JP2024005760A - 半導体装置、半導体装置の製造方法及び電子装置 - Google Patents

半導体装置、半導体装置の製造方法及び電子装置 Download PDF

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Abstract

【課題】ダメージを抑えたバリア層を有する、高性能の半導体装置を実現する。【解決手段】半導体装置１は、Ｇａを含有する窒化物半導体を含むチャネル層１０と、その面１０ａ側に設けられＩｎとＡｌとＧａとを含有する窒化物半導体を含むバリア層２０とを有する。バリア層２０の面２０ａ側に、ソース電極５０及びドレイン電極６０と、それらの間のゲート電極４０とが設けられる。バリア層２０とゲート電極４０との間に、ＳｉＮを含む第１絶縁膜３１と、ＳｉＡｌＮを含む第２絶縁膜３２と、ＳｉＮを含む第３絶縁膜３３とが積層された絶縁層３０が設けられる。第３絶縁膜３３は、ゲート電極４０が設けられる開口部３３ｂを有する。第２絶縁膜３２は、開口部３３ｂをエッチング形成する際のエッチングストッパとなる。エッチング時のバリア層２０の露出、それによるダメージが抑えられ、半導体装置１が高性能化される。【選択図】図１

Description

本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
窒化物半導体を用いた半導体装置が知られている。例えば、ＧａＮ（窒化ガリウム）等を用いたチャネル層（キャリア走行層、電子走行層等とも言う）、及びＡｌＧａＮ（窒化アルミニウムガリウム）等を用いたバリア層（キャリア供給層、電子供給層等とも言う）を含む高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。
このようなＨＥＭＴに関し、チャネル層上のバリア層の上、又はバリア層上のキャップ層の上に、エッチストップ層とその上の誘電体層とを設け、誘電体層及びエッチストップ層を貫通して広がるゲートリセス内にゲート接点を設ける技術が知られている（特許文献１）。この技術では、誘電体層にＳｉＮ（窒化ケイ素）等を用いること、エッチストップ層にＡｌＮ（窒化アルミニウム）等を用いること、及びキャップ層にＧａＮ等やその上にＳｉＮ等を形成したものを用いることが提案されている（特許文献１）。
また、チャネル層上のバリア層の上にゲート絶縁層を設け、その上にエッチング停止層を設け、その上に電極画定層を設け、その電極画定層に設けられた凹部内に電極を設ける技術が知られている（特許文献２）。この技術では、ゲート絶縁層にＳｉＮ等を用いること、エッチング停止層にＡｌＮ等を用いること、及び電極画定層にＳｉＮ等を用いることが提案されている（特許文献２）。
また、チャネルフィルム上のバリアフィルムの上に窒化ケイ素フィルムを設け、その上にＡｌＮフィルムを設け、その上に窒化ケイ素を含むキャップ層等を設け、そのキャップ層等に設けられたゲート電極開口にゲート電極を設ける技術が知られている（特許文献３）。
特開２０１４－３３０１号公報 特開２０１６－１６７６００号公報 米国特許出願公開第２０１４／０２６４３６７号明細書
ところで、窒化物半導体を用いた半導体装置として、チャネル層にＧａＮを用い、バリア層にＩｎＡｌＧａＮ（窒化インジウムアルミニウムガリウム）を用いたＨＥＭＴを備えたものが知られている。ＩｎＡｌＧａＮは、比較的高いＡｌ（アルミニウム）組成を実現することができ、Ａｌ組成を高めて大きな自発分極を得ることのできる材料である。バリア層にＩｎＡｌＧａＮを用いることで、ＡｌＧａＮを用いる場合に比べて、より高濃度の二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）をチャネル層内に生成させ、ＨＥＭＴを高出力化することができると期待されている。
しかし、バリア層に、Ａｌ及びＧａに加えてＩｎを含有する窒化物半導体を用いた場合には、次のようなことが起こり得る。即ち、半導体装置の製造過程でバリア層がエッチングに曝されるような場合、そのバリア層に、比較的弱いＩｎとＮとの結合が切れて欠陥が生じたり、Ｉｎが脱離したりする等のダメージが加わることがある。バリア層にダメージが加わると、リーク電流が増大する等、ＨＥＭＴを備えた半導体装置の性能低下を招く恐れがある。
１つの側面では、本発明は、ダメージを抑えたバリア層を有する、高性能の半導体装置を実現することを目的とする。
１つの態様では、Ｇａを含有する第１窒化物半導体を含むチャネル層と、前記チャネル層の第１面側に設けられ、ＩｎとＡｌとＧａとを含有する第２窒化物半導体を含むバリア層と、前記バリア層の、前記チャネル層側とは反対の第２面側に設けられたソース電極及びドレイン電極と、前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、前記バリア層の前記第２面と前記ゲート電極との間に設けられた絶縁層と、を有し、前記絶縁層は、前記バリア層の前記第２面側に設けられ、ＳｉＮを含む第１絶縁膜と、前記第１絶縁膜の、前記バリア層側とは反対の第３面側に設けられ、ＳｉＡｌＮを含む第２絶縁膜と、前記第２絶縁膜の、前記第１絶縁膜側とは反対の第４面側に設けられ、前記第４面に通じる開口部を有し、ＳｉＮを含む第３絶縁膜と、を含み、前記第３絶縁膜の前記開口部に前記ゲート電極が設けられる、半導体装置が提供される。
また、別の態様では、上記のような半導体装置の製造方法、及び上記のような半導体装置を備えた電子装置が提供される。
１つの側面では、ダメージを抑えたバリア層を有する、高性能の半導体装置を実現することが可能になる。
第１実施形態に係る半導体装置の一例について説明する図である。 第２実施形態に係る半導体装置の一例について説明する図である。 第２実施形態に係る半導体装置の製造方法の一例について説明する図（その１）である。 第２実施形態に係る半導体装置の製造方法の一例について説明する図（その２）である。 第２実施形態に係る半導体装置の製造方法の一例について説明する図（その３）である。 第３実施形態に係る半導体装置の一例について説明する図である。 第３実施形態に係る半導体装置の製造方法の一例について説明する図（その１）である。 第３実施形態に係る半導体装置の製造方法の一例について説明する図（その２）である。 第３実施形態に係る半導体装置の製造方法の一例について説明する図（その３）である。 第４実施形態に係る半導体パッケージの一例について説明する図である。 第５実施形態に係る力率改善回路の一例について説明する図である。 第６実施形態に係る電源装置の一例について説明する図である。 第７実施形態に係る増幅器の一例について説明する図である。
［第１実施形態］
図１は第１実施形態に係る半導体装置の一例について説明する図である。図１には、半導体装置の一例の要部断面図を模式的に示している。
図１に示す半導体装置１は、ＨＥＭＴを備えた半導体装置の一例である。半導体装置１は、チャネル層１０、バリア層２０、絶縁層３０、ゲート電極４０、ソース電極５０及びドレイン電極６０を有する。
チャネル層１０は、Ｇａを含有する窒化物半導体（「第１窒化物半導体」とも言う）を含む。例えば、チャネル層１０には、ＧａＮが用いられる。ここでは図示を省略するが、チャネル層１０は、所定の基板上に設けられる。基板には、ＳｉＣ（シリコンカーバイド）基板、ＧａＮ基板、Ｓｉ（シリコン）基板、サファイア基板等、或いはそのような基板上に核形成層が設けられたもの等が用いられてもよい。
バリア層２０は、チャネル層１０の一方の面１０ａ（「第１面」とも言う）側に設けられる。チャネル層１０の面１０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。バリア層２０は、チャネル層１０に含まれる窒化物半導体よりもバンドギャップの大きい窒化物半導体を含む。バリア層２０は、ＩｎとＡｌとＧａとを含有する窒化物半導体（「第２窒化物半導体」とも言う）を含む。例えば、バリア層２０には、ＧａＮよりもバンドギャップの大きいＩｎＡｌＧａＮが用いられる。
チャネル層１０及びバリア層２０は、例えば、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、若しくはMetal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法、又は分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法を用いて、成長される。チャネル層１０及びバリア層２０は、ＭＯＶＰＥ装置等の成膜装置内で、大気に曝すことなく、連続して形成される。これにより、チャネル層１０及びバリア層２０が大気に曝されず、チャネル層１０とバリア層２０との間の界面準位等の欠陥発生が抑えられる。
半導体装置１では、バリア層２０の自発分極及びチャネル層１０との格子定数差に起因した歪みによって発生するピエゾ分極により、チャネル層１０の、バリア層２０との接合界面近傍に、２ＤＥＧが生成される。
一般に、ＩｎとＡｌとＧａとを含有する窒化物半導体、例えば、ＩｎＡｌＧａＮは、比較的高いＡｌ組成を実現することのできる材料として知られている。バリア層２０に、Ａｌ組成が比較的高いＩｎＡｌＧａＮを用いると、大きな自発分極が得られ、バリア層２０にＡｌＧａＮを用いる場合に比べて、より高濃度の２ＤＥＧをチャネル層１０内に生成させることが可能になる。
絶縁層３０は、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３を含む。
第１絶縁膜３１は、バリア層２０の、チャネル層１０側とは反対の面２０ａ（「第２面」とも言う）側に設けられる。バリア層２０の面２０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。第１絶縁膜３１は、ＳｉＮ（窒化ケイ素又はシリコンナイトライド）を含む。
第２絶縁膜３２は、第１絶縁膜３１の、バリア層２０側とは反対の面３１ａ（「第３面」とも言う）側に設けられる。第２絶縁膜３２は、第１絶縁膜３１の面３１ａ上に積層される膜である。第２絶縁膜３２は、ＳｉＡｌＮ（窒化ケイ素アルミニウム又はシリコンアルミニウムナイトライド）を含む。
第３絶縁膜３３は、第２絶縁膜３２の、第１絶縁膜３１側とは反対の面３２ａ（「第４面」とも言う）側に設けられる。第３絶縁膜３３は、第２絶縁膜３２の面３２ａ上に積層される膜である。第３絶縁膜３３は、第２絶縁膜３２の面３２ａに通じる開口部３３ｂを有する。第３絶縁膜３３は、ＳｉＮを含む。
絶縁層３０において、第１絶縁膜３１及び第３絶縁膜３３は、バリア層２０（及びその下のチャネル層１０）を保護するパッシベーション膜としての役割を果たす。第２絶縁膜３２は、第３絶縁膜３３（及び第１絶縁膜３１）とは異なる材料が用いられ、第３絶縁膜３３にエッチングで開口部３３ｂを形成する際のエッチングストッパとしての役割を果たす。
絶縁層３０は、チャネル層１０及びバリア層２０と同様の手法、例えば、ＭＯＶＰＥ法を用いて、形成される。その際、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３は、ＭＯＶＰＥ装置等の成膜装置内で、大気に曝すことなく連続して形成されることが好ましい。例えば、成膜装置内で、まず、バリア層２０の面２０ａに第１絶縁膜３１が形成される。そして、その第１絶縁膜３１の形成に連続して、同一の成膜装置内で、第１絶縁膜３１の面３１ａに第２絶縁膜３２が形成される。更に、その第２絶縁膜３２の形成に連続して、同一の成膜装置内で、第２絶縁膜３２の面３２ａに第３絶縁膜３３が形成される。第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３をそれぞれ別の成膜装置で形成すると、形成後の表面が大気に曝されることで酸化し、特性劣化の要因となり得る。第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３の形成を、同一の成膜装置内で、大気に曝すことなく連続して行うと、このような特性劣化が抑えられる。
更に、絶縁層３０の形成は、チャネル層１０及びバリア層２０の形成に用いられた成膜装置内で、大気に曝すことなく、チャネル層１０及びバリア層２０の形成に連続して行われることが好ましい。絶縁層３０の形成前に、チャネル層１０及びバリア層２０を成膜装置外に取り出すと、バリア層２０の表面が大気に曝され、表面準位等の欠陥が発生し、特性劣化の要因となり得る。絶縁層３０の形成を、チャネル層１０及びバリア層２０の形成と同一の成膜装置内で、大気に曝すことなく連続して行うと、このような特性劣化が抑えられる。
ゲート電極４０、ソース電極５０及びドレイン電極６０は、バリア層２０の、チャネル層１０側とは反対の面２０ａ（（０００１）面）側に設けられる。ゲート電極４０、ソース電極５０及びドレイン電極６０には、それぞれ所定の金属が用いられる。
ゲート電極４０は、ソース電極５０とドレイン電極６０との間に設けられる。ゲート電極４０は、絶縁層３０における第３絶縁膜３３の開口部３３ｂの位置に設けられる。ゲート電極４０の、バリア層２０側の底面４１は、絶縁層３０における第２絶縁膜３２の面３２ａと接する。ゲート電極４０は、バリア層２０の面２０ａ側に、絶縁層３０を介して設けられる。ゲート電極４０は、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造で設けられる。
ソース電極５０及びドレイン電極６０は、ゲート電極４０の両側にそれぞれ、ゲート電極４０と離間して位置するように設けられる。ソース電極５０及びドレイン電極６０は、絶縁層３０を貫通するように設けられる。ソース電極５０及びドレイン電極６０は、例えば、バリア層２０の面２０ａと接する。ソース電極５０及びドレイン電極６０は、オーミック電極として機能するように設けられる。尚、ソース電極５０及びドレイン電極６０が接続されるバリア層２０の部位には、ｎ型不純物を含有するＧａＮやＡｌＧａＮ等の窒化物半導体を用いた再成長層がコンタクト層として設けられてもよい。
半導体装置１の動作時には、ソース電極５０とドレイン電極６０との間に所定の電圧が供給され、それらの間に位置するゲート電極４０に所定のゲート電圧が供給される。ソース電極５０とドレイン電極６０との間のチャネル層１０にキャリアである電子の輸送経路が形成され、半導体装置１のトランジスタ機能が実現される。
半導体装置１では、バリア層２０とゲート電極４０との間に、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３の３層積層構造を有する絶縁層３０が設けられる。ゲート電極４０は、絶縁層３０における第３絶縁膜３３の開口部３３ｂに設けられる。ゲート電極４０を形成する際には、絶縁層３０における第３絶縁膜３３にエッチングで開口部３３ｂが形成され、その開口部３３ｂにゲート電極４０が形成される。第３絶縁膜３３のエッチングの際、その下層にあって第３絶縁膜３３とは異なる材料が用いられた第２絶縁膜３２が、当該エッチングのエッチングストッパとして機能する。従って、エッチングが絶縁層３０を貫通してバリア層２０にまで達することが抑えられる。エッチングがバリア層２０にまで達することが抑えられるため、エッチングに曝されてバリア層２０にダメージが加わることが抑えられる。
ここで、チャネル層上のバリア層と、ゲート電極との間に、単一材料が用いられた絶縁層が設けられる場合を考える。この場合、絶縁層に、それを貫通してバリア層に達するような開口部をエッチングで形成すると、形成された開口部に露出するバリア層がエッチングに曝され、バリア層にダメージが加わることが起こり得る。バリア層として、ＩｎとＡｌとＧａとを含有するＩｎＡｌＧａＮ等の窒化物半導体が用いられている場合には、エッチングに曝されることで、比較的弱いＩｎとＮとの結合が切れて欠陥が生じたり、Ｉｎが脱離したりする等、バリア層にダメージが加わり易い。バリア層のダメージは、リーク電流の増大等、半導体装置の性能低下を招く恐れがある。このようなエッチングによるバリア層へのダメージを抑えるために、エッチングで絶縁層に形成する開口部を貫通させることなく、一部をバリア層の表面に残存させることも考えられる。しかし、この場合、バリア層の表面に残存させる絶縁層の一部の膜厚、即ち、エッチングの停止位置を制御することが難しい。絶縁層のエッチングの停止位置が制御できないと、エッチングにより形成された開口部に設けられるゲート電極と、チャネル層との距離が制御されず、ＨＥＭＴを備える半導体装置の性能が安定しないことが起こり得る。
これに対し、上記半導体装置１では、チャネル層１０上のバリア層２０と、ゲート電極４０との間に、３層構造の絶縁層３０が設けられる。絶縁層３０は、第１絶縁膜３１及び第３絶縁膜３３と、それらの間に設けられ且つそれらとは異なる材料が用いられた第２絶縁膜３２とを含む。第１絶縁膜３１及び第３絶縁膜３３には、ＳｉＮが用いられ、第２絶縁膜３２には、ＳｉＡｌＮが用いられる。
このような絶縁層３０における第３絶縁膜３３に、エッチングにより、第２絶縁膜３２をエッチングストッパとして、開口部３３ｂが形成される、そして、第３絶縁膜３３に形成された開口部３３ｂに、ゲート電極４０が形成される。バリア層２０とゲート電極４０との間に残存される第１絶縁膜３１及び第２絶縁膜３２の膜厚は、ゲート電極４０とチャネル層１０との間の適正な距離に基づいて設定されることが好ましい。第３絶縁膜３３の膜厚は、バリア層２０及びチャネル層１０を十分に保護することが可能な膜厚に設定されることが好ましい。
絶縁層３０における第２絶縁膜３２には、第３絶縁膜３３のエッチングに用いられるエッチングガスに対してエッチング耐性を有する材料、エッチング選択性を有する材料が用いられる。ここで、ＳｉＮが用いられる第３絶縁膜３３のエッチングには、フッ素系ガスが用いられる。一例として、Ｓｉ、Ａｌの各元素を含有する絶縁膜がフッ素系ガスを用いたエッチング環境下に置かれた時に生成するフッ化物であるＳｉＦ４（四フッ化ケイ素）、ＡｌＦ３（三フッ化アルミニウム）の沸点及び融点は、次の通りである。ＳｉＦ４は、沸点が－９５．５℃、融点が－８６℃である。ＡｌＦ３は、沸点が１２７２℃、融点が１０９０℃である。このような知見から、Ａｌフッ化物は、Ｓｉフッ化物に比べて沸点及び融点が高く、フッ素系ガスでは揮発性の高い反応生成物が得られ難いと言える。そのため、Ａｌを含有する第２絶縁膜３２は、第３絶縁膜３３のエッチングに用いられるフッ素系ガスに対し、高いエッチング耐性を有する。Ａｌを含有するＳｉＡｌＮを用いた第２絶縁膜３２は、ＳｉＮを用いた第３絶縁膜３３を、フッ素系ガスを用いてエッチングする際のエッチングストッパとして、好適である。また、第２絶縁膜３２にＳｉＡｌＮを用いると、ＡｌＮを用いる場合に比べて、ＳｉＮが用いられる第１絶縁膜３１及び第３絶縁膜３３との密着性が高められる。
以上説明したように、半導体装置１では、チャネル層１０上のバリア層２０と、ゲート電極４０との間に、ＳｉＮが用いられた第１絶縁膜３１及び第３絶縁膜３３と、それらの間に設けられるＳｉＡｌＮが用いられた第２絶縁膜３２を含む３層構造の絶縁層３０が設けられる。これにより、第３絶縁膜３３に開口部３３ｂを形成する際に、バリア層２０が露出すること、それによってバリア層２０にダメージが加わることが抑えられ、ダメージによるリーク電流の増大といった半導体装置１の性能低下が抑えられる。更に、開口部３３ｂを形成する際のエッチングストッパとなる第２絶縁膜３２とその下の第１絶縁膜３１とにより、開口部３３ｂに形成されるゲート電極４０とチャネル層１０との距離が制御され、半導体装置１の性能が安定化される。上記のような３層構造の絶縁層３０が採用されることで、ダメージが抑えられたバリア層２０を有する、高性能の半導体装置１が安定して実現される。
［第２実施形態］
図２は第２実施形態に係る半導体装置の一例について説明する図である。図２には、半導体装置の一例の要部断面図を模式的に示している。
図２に示す半導体装置１Ａは、ＨＥＭＴを備えた半導体装置の一例である。半導体装置１Ａは、下地基板７０、核形成層８０、チャネル層１０、スペーサ層９０、バリア層２０、絶縁層３０、ゲート電極４０、ソース電極５０及びドレイン電極６０を有する。
尚、半導体装置１Ａにおいて、チャネル層１０、バリア層２０、絶縁層３０、ゲート電極４０、ソース電極５０及びドレイン電極６０には、上記第１実施形態で述べた半導体装置１（図１）と同様のものが用いられる。
半導体装置１Ａにおいて、その下地基板７０には、例えば、半絶縁性ＳｉＣ基板が用いられる。このほか、下地基板７０には、導電性ＳｉＣ基板、ＧａＮ基板、Ｓｉ基板、サファイア基板等が用いられてもよい。下地基板７０の一方の面７０ａに、核形成層８０が設けられる。核形成層８０には、例えば、ＡｌＮが用いられる。
核形成層８０の、下地基板７０側とは反対の面８０ａ側に、上記第１実施形態で述べたようなチャネル層１０、例えば、ＧａＮのチャネル層１０が設けられる。核形成層８０の面８０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。
チャネル層１０の、核形成層８０側とは反対の面１０ａ（（０００１）面）側に、スペーサ層９０が設けられる。スペーサ層９０は、チャネル層１０に含まれる窒化物半導体よりもバンドギャップの大きい窒化物半導体を含む。スペーサ層９０は、Ａｌを含有する窒化物半導体（「第３窒化物半導体」とも言う）を含む。例えば、スペーサ層９０には、チャネル層１０のＧａＮよりもバンドギャップの大きいＡｌＧａＮ、ＡｌＮ等が用いられる。
スペーサ層９０の、チャネル層１０側とは反対の面９０ａ側に、上記第１実施形態で述べたようなバリア層２０、例えば、ＩｎＡｌＧａＮのバリア層２０が設けられる。スペーサ層９０の面９０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。
バリア層２０の、チャネル層１０（又はスペーサ層９０）側とは反対の面２０ａ（（０００１）面）側に、絶縁層３０が設けられる。絶縁層３０は、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３を含む。
第１絶縁膜３１は、バリア層２０の面２０ａに設けられる。第１絶縁膜３１には、ＳｉＮが用いられる。第２絶縁膜３２は、第１絶縁膜３１の、バリア層２０とは反対側の面３１ａに設けられる。第２絶縁膜３２には、ＳｉＡｌＮが用いられる。第３絶縁膜３３は、第２絶縁膜３２の、第１絶縁膜３１とは反対側の面３２ａに設けられる。第３絶縁膜３３には、第２絶縁膜３２の面３２ａに通じる開口部３３ｂが設けられる。第３絶縁膜３３には、ＳｉＮが用いられる。第２絶縁膜３２は、第３絶縁膜３３にエッチングで開口部３３ｂを形成する際のエッチングストッパとして機能する。
バリア層２０の、チャネル層１０（又はスペーサ層９０）側とは反対の面２０ａ（（０００１）面）側には、上記第１実施形態で述べたようなゲート電極４０、ソース電極５０及びドレイン電極６０が設けられる。
ゲート電極４０は、絶縁層３０における第３絶縁膜３３の開口部３３ｂに設けられる。ゲート電極４０の、バリア層２０側の底面４１は、第２絶縁膜３２の面３２ａと接する。ゲート電極４０は、バリア層２０の面２０ａ側に、絶縁層３０を介して設けられる。ゲート電極４０は、ＭＩＳ型ゲート構造で設けられる。ソース電極５０及びドレイン電極６０は、絶縁層３０を貫通するように設けられる。ソース電極５０及びドレイン電極６０は、オーミック電極として機能するように設けられる。尚、ソース電極５０及びドレイン電極６０の直下には、ｎ型不純物を含有するＧａＮ等を用いた再成長層がコンタクト層として設けられてもよい。
半導体装置１Ａでは、チャネル層１０上のバリア層２０に、所定のＡｌ組成のＩｎＡｌＧａＮが用いられることで、ＡｌＧａＮと比べて大きな自発分極が得られ、チャネル層１０に生成される２ＤＥＧの高濃度化、それによる半導体装置１Ａの高出力化が実現される。
半導体装置１Ａでは、バリア層２０とゲート電極４０との間に、ＳｉＮが用いられた第１絶縁膜３１と、ＳｉＡｌＮが用いられた第２絶縁膜３２と、ＳｉＮが用いられた第３絶縁膜３３とを含む３層構造の絶縁層３０が設けられる。第２絶縁膜３２が、第３絶縁膜３３にエッチングで開口部３３ｂを形成する際のエッチングストッパとして機能する。これにより、エッチングの際にバリア層２０が露出すること、それによってバリア層２０にダメージが加わることが抑えられる。例えば、ＩｎＡｌＧａＮのバリア層２０における比較的弱いＩｎとＮとの結合が切れて欠陥が生じたり、Ｉｎが脱離したりする等のダメージが、バリア層２０に加わることが抑えられる。バリア層２０に加わるダメージが抑えられることで、リーク電流の増大といった半導体装置１Ａの性能低下が抑えられる。更に、エッチング後に残存する第２絶縁膜３２と第１絶縁膜３１とにより、開口部３３ｂに形成されるゲート電極４０とチャネル層１０との距離が制御され、半導体装置１Ａの性能が安定化される。上記のような３層構造の絶縁層３０が採用されることで、ダメージが抑えられたバリア層２０を有する、高性能の半導体装置１Ａが安定して実現される。
続いて、上記構成を有する半導体装置１Ａの製造方法について、次の図３から図５、及び上記図２を参照して、説明する。
図３から図５は第２実施形態に係る半導体装置の製造方法の一例について説明する図である。図３、図４（Ａ）、図４（Ｂ）、図５（Ａ）及び図５（Ｂ）にはそれぞれ、半導体装置製造における各工程の要部断面図を模式的に示している。
まず、図３に示すような成膜装置１００が用いられ、下地基板７０上に、核形成層８０、チャネル層１０、スペーサ層９０及びバリア層２０が順次成長され、更にその上に、絶縁層３０が形成される。成膜装置１００は、ＭＯＶＰＥ法によって成膜を行うＭＯＶＰＥ装置である。
例えば、半絶縁性ＳｉＣの下地基板７０の面７０ａに、ＭＯＶＰＥ法を用いて、ＡｌＮの核形成層８０が成長される。核形成層８０の厚さは、例えば、１００ｎｍに設定される。核形成層８０の面８０ａに、ＭＯＶＰＥ法を用いて、ＧａＮのチャネル層１０が成長される。チャネル層１０の厚さは、例えば、３μｍに設定される。チャネル層１０の面１０ａに、ＭＯＶＰＥ法を用いて、ＡｌＧａＮ又はＡｌＮ（組成式ＡｌｘＧａ１－ｘＮ）のスペーサ層９０が成長される。スペーサ層９０の厚さは、例えば、２ｎｍに設定される。スペーサ層９０のＡｌｘＧａ１－ｘＮのＡｌ組成ｘは、例えば、０．４０≦ｘ≦１．００に設定される。スペーサ層９０の面９０ａに、ＭＯＶＰＥ法を用いて、ＩｎＡｌＧａＮ（組成式ＩｎｙＡｌｚＧａ１－ｙ－ｚＮ）のバリア層２０が成長される。バリア層２０の厚さは、例えば、６ｎｍに設定される。バリア層２０のＩｎｙＡｌｚＧａ１－ｙ－ｚＮは、そのＡｌ組成ｚが、例えば、０．１０≦ｚ＜１．００に設定される。バリア層２０のＩｎｙＡｌｚＧａ１－ｙ－ｚＮは、そのＩｎ組成ｙが、例えば、０．００＜ｙ≦０．２０に設定される。但し、０．００＜ｙ＋ｚ＜１．００である。
バリア層２０の面２０ａに、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３を含む絶縁層３０が形成される。まず、バリア層２０の面２０ａに、ＭＯＶＰＥ法を用いて、ＳｉＮの第１絶縁膜３１が形成される。第１絶縁膜３１の厚さは、例えば、４ｎｍに設定される。第１絶縁膜３１の面３１ａに、ＭＯＶＰＥ法を用いて、ＳｉＡｌＮの第２絶縁膜３２が形成される。第２絶縁膜３２の厚さは、例えば、２ｎｍに設定される。第２絶縁膜３２の面３２ａに、ＭＯＶＰＥ法を用いて、ＳｉＮの第３絶縁膜３３が形成される。第３絶縁膜３３の厚さは、例えば、４０ｎｍに設定される。
成膜装置１００を用いた各窒化物半導体層（核形成層８０、チャネル層１０、スペーサ層９０及びバリア層２０）の成長において、ＧａＮの成長には、Ｇａ源であるトリメチルガリウム（Tri-Methyl-Gallium；ＴＭＧａ）とＮＨ３（アンモニア）との混合ガスが用いられる。ＡｌＧａＮの成長には、Ａｌ源であるトリメチルアルミニウム（Tri-Methyl-Aluminum；ＴＭＡｌ）とＴＭＧａとＮＨ３との混合ガスが用いられる。ＡｌＮの成長には、ＴＭＡｌとＮＨ３との混合ガスが用いられる。ＩｎＡｌＧａＮの成長には、Ｉｎ源であるトリメチルインジウム（Tri-Methyl-Indium；ＴＭＩｎ）とＴＭＡｌとＴＭＧａとＮＨ３との混合ガスが用いられる。成長する窒化物半導体に応じて、ＴＭＧａ、ＴＭＡｌ、ＴＭＩｎの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。キャリアガスには、Ｈ２（水素）又はＮ２（窒素）が用いられる。成長時の圧力条件は、１ｋＰａ程度から１００ｋＰａ程度の範囲とされる。成長時の温度条件は、７００℃程度から１２００℃程度の範囲とされる。
成膜装置１００を用いた絶縁層３０の形成において、ＳｉＮの形成には、Ｓｉ源であるＳｉＨ４（シラン）とＮＨ３との混合ガスが用いられる。ＳｉＡｌＮの形成には、Ｓｉ源であるＳｉＨ４とＡｌ源であるＴＭＡｌとＮＨ３との混合ガスが用いられる。
成膜装置１００の供給口１０１から所定の原料が供給され、成膜装置１００内で所定の層の成長、形成が行われる。成膜装置１００内のガスは、排出口１０２から排出される。
ここで、核形成層８０、チャネル層１０、スペーサ層９０及びバリア層２０は、同一の成膜装置１００内で連続して行われることが好ましい。これにより、核形成層８０、チャネル層１０、スペーサ層９０及びバリア層２０が、各々の成長後に大気に曝されないため、各層間の界面準位等の欠陥発生が抑えられる。
また、絶縁層３０の第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３は、同一の成膜装置１００内で連続して行われることが好ましい。これにより、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３が、各々の形成後に大気に曝されないため、酸化が抑えられ、それによる特性劣化が抑えられる。
更に、絶縁層３０の第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３は、核形成層８０、チャネル層１０、スペーサ層９０及びバリア層２０の成膜装置１００内での成長に続けて、同一の成膜装置１００内で連続して行われることが好ましい。これにより、成長後のバリア層２０が大気に曝されないため、バリア層２０の表面準位等の欠陥発生が抑えられる。
核形成層８０、チャネル層１０、スペーサ層９０、バリア層２０、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３は、同一の成膜装置１００内で連続して順次形成されることが好ましい。
上記のような成膜装置１００を用いた成膜により、図４（Ａ）に示すような積層構造が形成される。即ち、下地基板７０上に、核形成層８０、チャネル層１０、スペーサ層９０及びバリア層２０が順次成長され、その上に、絶縁層３０の第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３が順次形成された積層構造が形成される。
尚、ここでは、スペーサ層９０を設ける例を示すが、スペーサ層９０を設けず、チャネル層１０上に直接、バリア層２０を成長することもできる。
積層構造の形成後、素子間分離領域（図示せず）が形成される。例えば、まず、フォトリソグラフィ技術を用いて、素子間分離領域を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、そのマスクの開口部の積層構造に対し、塩素系ガスを用いたドライエッチング、又はＡｒ（アルゴン）等のイオン注入が行われ、素子間分離領域が形成される。素子分離領域の形成後、マスクは除去される。
上記のような積層構造及び素子間分離領域の形成後、図４（Ｂ）に示すように、ソース電極５０及びドレイン電極６０を形成する領域の絶縁層３０がエッチングにより除去され、バリア層２０に通じる開口部３４が形成される。例えば、まず、フォトリソグラフィ技術を用いて、ソース電極５０及びドレイン電極６０を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、そのマスクの開口部の絶縁層３０に対し、フッ素系ガス又は塩素系ガスを用いたドライエッチングが行われ、第３絶縁膜３３、第２絶縁膜３２及び第１絶縁膜３１が除去される。これにより、図４（Ｂ）に示すような、開口部３４を有する絶縁層３０が形成される。開口部３４の形成後、マスクは除去される。
絶縁層３０の開口部３４の形成後、図５（Ａ）に示すように、絶縁層３０の開口部３４に、ソース電極５０及びドレイン電極６０が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極５０及びドレイン電極６０を形成する領域に電極用金属が形成される。例えば、電極用金属として、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。そして、電極用金属の形成後、窒素雰囲気中、４００℃から１０００℃の範囲の温度条件、例えば、５５０℃の温度で熱処理が行われ、電極用金属のオーミックコンタクトが確立される。これにより、絶縁層３０の開口部３４におけるバリア層２０上に、ソース電極５０及びドレイン電極６０が形成される。
ソース電極５０及びドレイン電極６０の形成後、図５（Ｂ）に示すように、絶縁層３０における第３絶縁膜３３に、開口部３３ｂが形成される。開口部３３ｂは、ゲート電極４０を形成する領域に設けられる。開口部３３ｂを形成する際は、まず、フォトリソグラフィ技術を用いて、ゲート電極４０を形成する領域に開口部を有するマスク（図示せず）が形成され、フッ素系ガスを用いたドライエッチングが行われる。このエッチングにより、マスクの開口部から露出するＳｉＮの第３絶縁膜３３が除去され、第３絶縁膜３３の開口部３３ｂが形成される。第２絶縁膜３２に用いられるＳｉＡｌＮは、第３絶縁膜３３に用いられるＳｉＮに比べて、フッ素系ガスに対するエッチング耐性が高い。従って、フッ素系ガスを用いたＳｉＮの第３絶縁膜３３のエッチングでは、その下層のＳｉＡｌＮの第２絶縁膜３２がエッチングストッパとして機能する。そのため、深さ精度の高いエッチングで開口部３３ｂが形成される。第３絶縁膜３３のエッチングによる開口部３３ｂの形成後、マスクは除去される。
絶縁層３０における第３絶縁膜３３の開口部３３ｂの形成後、その開口部３３ｂの位置に、上記図２に示したように、ゲート電極４０が形成される。その際は、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、第３絶縁膜３３の開口部３３ｂの位置に、電極用金属が形成される。例えば、電極用金属として、厚さ３０ｎｍのＮｉ（ニッケル）と厚さ４００ｎｍのＡｕ（金）との積層体が形成される。電極用金属は、第３絶縁膜３３の上面のほか、開口部３３ｂ内に入り込むように形成される。これにより、ＭＩＳ型ゲート構造を有するゲート電極４０が形成される。
以上のような工程により、上記図２に示したような半導体装置１Ａが製造される。
半導体装置１Ａでは、バリア層２０とゲート電極４０との間に、ＳｉＮが用いられた第１絶縁膜３１と、ＳｉＡｌＮが用いられた第２絶縁膜３２と、ＳｉＮが用いられた第３絶縁膜３３とを含む３層構造の絶縁層３０が設けられる。第２絶縁膜３２が、第３絶縁膜３３にエッチングで開口部３３ｂを形成する際のエッチングストッパとして機能する。これにより、エッチングの際にバリア層２０が露出すること、それによってバリア層２０にダメージが加わることが抑えられる。バリア層２０に加わるダメージが抑えられることで、リーク電流の増大といった半導体装置１Ａの性能低下が抑えられる。例えば、ＩｎＡｌＧａＮのバリア層２０における比較的弱いＩｎとＮとの結合が切れて欠陥が生じたり、Ｉｎが脱離したりする等のダメージが、バリア層２０に加わることが抑えられる。更に、エッチング後に残存する第２絶縁膜３２と第１絶縁膜３１とにより、開口部３３ｂに形成されるゲート電極４０とチャネル層１０との距離が制御され、半導体装置１Ａの性能が安定化される。上記のような３層構造の絶縁層３０が採用されることで、ダメージが抑えられたバリア層２０を有する、高性能の半導体装置１Ａが安定して実現される。
尚、半導体装置１Ａにおいて、ゲート電極４０、ソース電極５０及びドレイン電極６０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極４０、ソース電極５０及びドレイン電極６０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極５０及びドレイン電極６０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極４０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
［第３実施形態］
図６は第３実施形態に係る半導体装置の一例について説明する図である。図６には、半導体装置の一例の要部断面図を模式的に示している。
図６に示す半導体装置１Ｂは、ＨＥＭＴを備えた半導体装置の一例である。半導体装置１Ｂは、バリア層２０の、チャネル層１０（又はスペーサ層９０）側とは反対の面２０ａ側に、キャップ層１１０が設けられた構成を有する。キャップ層１１０は、バリア層２０と絶縁層３０との間に設けられる。絶縁層３０は、キャップ層１１０とゲート電極４０との間に設けられる。半導体装置１Ｂは、このような構成を有する点で、上記第２実施形態で述べた半導体装置１Ａと相違する。
尚、半導体装置１Ｂにおいて、チャネル層１０、バリア層２０、絶縁層３０、ゲート電極４０、ソース電極５０及びドレイン電極６０には、上記第１実施形態で述べた半導体装置１（図１）及び上記第２実施形態で述べた半導体装置１Ａ（図３等）と同様のものが用いられる。半導体装置１Ｂにおいて、下地基板７０、核形成層８０及びスペーサ層９０には、上記第２実施形態で述べた半導体装置１Ａ（図３等）と同様のものが用いられる。
キャップ層１１０は、バリア層２０の面２０ａ（（０００１）面）側に設けられる。キャップ層１１０の、バリア層２０側とは反対の面１１０ａ（「第５面」とも言う）側に、絶縁層３０と、その第３絶縁膜３３の開口部３３ｂに位置するゲート電極４０とが設けられる。キャップ層１１０の面１１０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。キャップ層１１０の面１１０ａとゲート電極４０との間に、絶縁層３０が設けられる。ゲート電極４０は、バリア層２０の面２０ａ側に、キャップ層１１０及び絶縁層３０を介して設けられる。キャップ層１１０は、Ｇａを含有する窒化物半導体（「第４窒化物半導体」とも言う）を含む。例えば、キャップ層１１０には、ＡｌＧａＮ、ＧａＮ等が用いられる。
半導体装置１Ｂでは、このようなキャップ層１１０により、バリア層２０が保護される。例えば、バリア層２０にＩｎを含有するＩｎＡｌＧａＮ等の窒化物半導体が用いられる場合には、次のようなことが起こり得る。即ち、バリア層２０が、加熱を伴う工程で熱に曝されると、比較的弱いＩｎとＮとの結合が切れて欠陥が生じてしまったり、バリア層２０からＩｎが脱離してしまったりする。Ｉｎを含有するバリア層２０には、このような欠陥の発生やＩｎの脱離等のダメージが加わり易い。バリア層２０にこのようなダメージが加わると、リーク電流の増大等を招く恐れがある。
これに対し、半導体装置１Ｂのように、バリア層２０の面２０ａにキャップ層１１０が設けられていると、欠陥の発生やＩｎの脱離等のダメージがバリア層２０に加わることが抑えられる。これにより、リーク電流の増大等が抑えられた、高性能の半導体装置１Ｂが実現される。
続いて、上記構成を有する半導体装置１Ｂの製造方法について、次の図７から図９、及び上記図６を参照して、説明する。
図７から図９は第３実施形態に係る半導体装置の製造方法の一例について説明する図である。図７、図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ）にはそれぞれ、半導体装置製造における各工程の要部断面図を模式的に示している。
まず、図７に示すような成膜装置１００が用いられ、下地基板７０上に、核形成層８０、チャネル層１０、スペーサ層９０、バリア層２０及びキャップ層１１０が順次成長され、更にその上に、絶縁層３０が形成される。成膜装置１００は、ＭＯＶＰＥ法によって成膜を行うＭＯＶＰＥ装置である。
例えば、半絶縁性ＳｉＣの下地基板７０の面７０ａに、ＭＯＶＰＥ法を用いて、ＡｌＮの核形成層８０が成長される。核形成層８０の厚さは、例えば、１００ｎｍに設定される。核形成層８０の面８０ａに、ＭＯＶＰＥ法を用いて、ＧａＮのチャネル層１０が成長される。チャネル層１０の厚さは、例えば、３μｍに設定される。チャネル層１０の面１０ａに、ＭＯＶＰＥ法を用いて、ＡｌＧａＮ又はＡｌＮ（組成式ＡｌｘＧａ１－ｘＮ）のスペーサ層９０が成長される。スペーサ層９０の厚さは、例えば、２ｎｍに設定される。スペーサ層９０のＡｌｘＧａ１－ｘＮのＡｌ組成ｘは、例えば、０．４０≦ｘ≦１．００に設定される。スペーサ層９０の面９０ａに、ＭＯＶＰＥ法を用いて、ＩｎＡｌＧａＮ（組成式ＩｎｙＡｌｚＧａ１－ｙ－ｚＮ）のバリア層２０が成長される。バリア層２０の厚さは、例えば、６ｎｍに設定される。バリア層２０のＩｎｙＡｌｚＧａ１－ｙ－ｚＮは、そのＡｌ組成ｚが、例えば、０．１０≦ｚ＜１．００に設定される。バリア層２０のＩｎｙＡｌｚＧａ１－ｙ－ｚＮは、そのＩｎ組成ｙが、例えば、０．００＜ｙ≦０．２０に設定される。但し、０．００＜ｙ＋ｚ＜１．００である。
更に、バリア層２０の面２０ａに、ＭＯＶＰＥ法を用いて、ＡｌＧａＮ又はＧａＮ（組成式ＡｌｔＧａ１－ｔＮ）のキャップ層１１０が成長される。キャップ層１１０の厚さは、例えば、４ｎｍに設定される。キャップ層１１０のＡｌｔＧａ１－ｔＮのＡｌ組成ｔは、例えば、０．００≦ｔ＜１．００に設定される。尚、キャップ層１１０にＡｌが含有されていると、Ａｌが含有されていない場合に比べて、バリア層２０に含有されるＩｎのキャップ層１１０への拡散が抑えられる。
キャップ層１１０の、バリア層２０側とは反対の面１１０ａ側に、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３を含む絶縁層３０が形成される。キャップ層１１０の面１１０ａは、例えば、（０００１）面（ｃ面、III族極性面）である。絶縁層３０の形成では、まず、キャップ層１１０の面１１０ａに、ＭＯＶＰＥ法を用いて、ＳｉＮの第１絶縁膜３１が形成される。第１絶縁膜３１の厚さは、例えば、４ｎｍに設定される。第１絶縁膜３１の面３１ａに、ＭＯＶＰＥ法を用いて、ＳｉＡｌＮの第２絶縁膜３２が形成される。第２絶縁膜３２の厚さは、例えば、２ｎｍに設定される。第２絶縁膜３２の面３２ａに、ＭＯＶＰＥ法を用いて、ＳｉＮの第３絶縁膜３３が形成される。第３絶縁膜３３の厚さは、例えば、４０ｎｍに設定される。
成膜装置１００を用いた各窒化物半導体層（核形成層８０、チャネル層１０、スペーサ層９０、バリア層２０及びキャップ層１１０）の成長において、ＧａＮの成長には、Ｇａ源であるＴＭＧａとＮＨ３との混合ガスが用いられる。ＡｌＧａＮの成長には、Ａｌ源であるＴＭＡｌとＴＭＧａとＮＨ３との混合ガスが用いられる。ＡｌＮの成長には、ＴＭＡｌとＮＨ３との混合ガスが用いられる。ＩｎＡｌＧａＮの成長には、Ｉｎ源であるＴＭＩｎとＴＭＡｌとＴＭＧａとＮＨ３との混合ガスが用いられる。成長する窒化物半導体に応じて、ＴＭＧａ、ＴＭＡｌ、ＴＭＩｎの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。キャリアガスには、Ｈ２又はＮ２が用いられる。成長時の圧力条件は、１ｋＰａ程度から１００ｋＰａ程度の範囲とされる。成長時の温度条件は、７００℃程度から１２００℃程度の範囲とされる。
成膜装置１００を用いた絶縁層３０の形成において、ＳｉＮの形成には、Ｓｉ源であるＳｉＨ４とＮＨ３との混合ガスが用いられる。ＳｉＡｌＮの形成には、Ｓｉ源であるＳｉＨ４とＡｌ源であるＴＭＡｌとＮＨ３との混合ガスが用いられる。
成膜装置１００の供給口１０１から所定の原料が供給され、成膜装置１００内で所定の層の成長、形成が行われる。成膜装置１００内のガスは、排出口１０２から排出される。
ここで、核形成層８０、チャネル層１０、スペーサ層９０、バリア層２０及びキャップ層１１０は、同一の成膜装置１００内で連続して行われることが好ましい。これにより、核形成層８０、チャネル層１０、スペーサ層９０、バリア層２０及びキャップ層１１０が、各々の成長後に大気に曝されないため、各層間の界面準位等の欠陥発生が抑えられる。
また、絶縁層３０の第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３は、同一の成膜装置１００内で連続して行われることが好ましい。これにより、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３が、各々の形成後に大気に曝されないため、酸化が抑えられ、それによる特性劣化が抑えられる。
更に、絶縁層３０の第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３は、核形成層８０、チャネル層１０、スペーサ層９０、バリア層２０及びキャップ層１１０の成膜装置１００内での成長に続けて、同一の成膜装置１００内で連続して行われることが好ましい。これにより、成長後のバリア層２０が大気に曝されないため、バリア層２０の表面準位等の欠陥発生が抑えられる。
核形成層８０、チャネル層１０、スペーサ層９０、バリア層２０、キャップ層１１０、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３は、同一の成膜装置１００内で連続して順次形成されることが好ましい。
上記のような成膜装置１００を用いた成膜により、図８（Ａ）に示すような積層構造が形成される。即ち、下地基板７０上に、核形成層８０、チャネル層１０、スペーサ層９０、バリア層２０及びキャップ層１１０が順次成長され、その上に、絶縁層３０の第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３が順次形成された積層構造が形成される。
尚、ここでは、スペーサ層９０を設ける例を示すが、スペーサ層９０を設けず、チャネル層１０上に直接、バリア層２０を成長することもできる。
積層構造の形成後、素子間分離領域（図示せず）が形成される。例えば、まず、フォトリソグラフィ技術を用いて、素子間分離領域を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、そのマスクの開口部の積層構造に対し、塩素系ガスを用いたドライエッチング、又はＡｒ等のイオン注入が行われ、素子間分離領域が形成される。素子分離領域の形成後、マスクは除去される。
上記のような積層構造及び素子間分離領域の形成後、図８（Ｂ）に示すように、ソース電極５０及びドレイン電極６０を形成する領域の絶縁層３０がエッチングにより除去され、キャップ層１１０に通じる開口部３４が形成される。例えば、まず、フォトリソグラフィ技術を用いて、ソース電極５０及びドレイン電極６０を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、そのマスクの開口部の絶縁層３０に対し、フッ素系ガス又は塩素系ガスを用いたドライエッチングが行われ、第３絶縁膜３３、第２絶縁膜３２及び第１絶縁膜３１が除去される。これにより、図８（Ｂ）に示すような、開口部３４を有する絶縁層３０が形成される。開口部３４の形成後、マスクは除去される。
絶縁層３０の開口部３４の形成後、図９（Ａ）に示すように、絶縁層３０の開口部３４に、ソース電極５０及びドレイン電極６０が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極５０及びドレイン電極６０を形成する領域に電極用金属が形成される。例えば、電極用金属として、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。そして、電極用金属の形成後、窒素雰囲気中、４００℃から１０００℃の範囲の温度条件、例えば、５５０℃の温度で熱処理が行われ、電極用金属のオーミックコンタクトが確立される。これにより、絶縁層３０の開口部３４におけるキャップ層１１０上に、ソース電極５０及びドレイン電極６０が形成される。
ソース電極５０及びドレイン電極６０の形成後、図９（Ｂ）に示すように、絶縁層３０における第３絶縁膜３３に、開口部３３ｂが形成される。開口部３３ｂは、ゲート電極４０を形成する領域に設けられる。開口部３３ｂを形成する際は、まず、フォトリソグラフィ技術を用いて、ゲート電極４０を形成する領域に開口部を有するマスク（図示せず）が形成され、フッ素系ガスを用いたドライエッチングが行われる。このエッチングにより、マスクの開口部から露出するＳｉＮの第３絶縁膜３３が除去され、第３絶縁膜３３の開口部３３ｂが形成される。第２絶縁膜３２に用いられるＳｉＡｌＮは、第３絶縁膜３３に用いられるＳｉＮに比べて、フッ素系ガスに対するエッチング耐性が高い。従って、フッ素系ガスを用いたＳｉＮの第３絶縁膜３３のエッチングでは、その下層のＳｉＡｌＮの第２絶縁膜３２がエッチングストッパとして機能する。そのため、深さ精度の高いエッチングで開口部３３ｂが形成される。第３絶縁膜３３のエッチングによる開口部３３ｂの形成後、マスクは除去される。
絶縁層３０における第３絶縁膜３３の開口部３３ｂの形成後、その開口部３３ｂの位置に、上記図６に示したように、ゲート電極４０が形成される。その際は、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、第３絶縁膜３３の開口部３３ｂの位置に、電極用金属が形成される。例えば、電極用金属として、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとの積層体が形成される。電極用金属は、第３絶縁膜３３の上面のほか、開口部３３ｂ内に入り込むように形成される。これにより、ＭＩＳ型ゲート構造を有するゲート電極４０が形成される。
以上のような工程により、上記図６に示したような半導体装置１Ｂが製造される。
半導体装置１Ｂでは、バリア層２０とゲート電極４０との間に、ＳｉＮが用いられた第１絶縁膜３１と、ＳｉＡｌＮが用いられた第２絶縁膜３２と、ＳｉＮが用いられた第３絶縁膜３３とを含む３層構造の絶縁層３０が設けられる。第２絶縁膜３２が、第３絶縁膜３３にエッチングで開口部３３ｂを形成する際のエッチングストッパとして機能する。更に、半導体装置１Ｂでは、絶縁層３０の下に、バリア層２０を覆うキャップ層１１０が設けられる。絶縁層３０及びキャップ層１１０により、バリア層２０にダメージが加わることが抑えられ、リーク電流の増大といった半導体装置１Ｂの性能低下が抑えられる。例えば、ＩｎＡｌＧａＮのバリア層２０における比較的弱いＩｎとＮとの結合が切れて欠陥が生じたり、Ｉｎが脱離したりする等のダメージが、バリア層２０に加わることが抑えられる。更に、エッチング後に残存する第２絶縁膜３２と第１絶縁膜３１とにより、開口部３３ｂに形成されるゲート電極４０とチャネル層１０との距離が制御され、半導体装置１Ｂの性能が安定化される。上記のような３層構造の絶縁層３０が採用されることで、ダメージが抑えられたバリア層２０を有する、高性能の半導体装置１Ｂが安定して実現される。
尚、半導体装置１Ｂにおいて、ゲート電極４０、ソース電極５０及びドレイン電極６０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極４０、ソース電極５０及びドレイン電極６０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極５０及びドレイン電極６０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極４０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
以上、第１から第３実施形態について説明した。
上記第１から第３実施形態で述べたような構成を有する半導体装置１、１Ａ、１Ｂ等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
［第４実施形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第４実施形態として説明する。
図１０は第４実施形態に係る半導体パッケージの一例について説明する図である。図１０には、半導体パッケージの一例の要部平面図を模式的に示している。
図１０に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１実施形態で述べた半導体装置１（図１）、半導体装置１が搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
半導体装置１は、例えば、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１には、上記ゲート電極４０と接続されたパッド４０ａ、ソース電極５０と接続されたパッド５０ａ、及びドレイン電極６０と接続されたパッド６０ａが設けられる。パッド４０ａ、パッド５０ａ及びパッド６０ａはそれぞれ、Ａｕ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
半導体装置１の、ゲート電極４０と接続されたパッド４０ａ及びドレイン電極６０と接続されたパッド６０ａが設けられる面とは反対側の面に、ソース電極５０と接続された外部接続用電極が設けられてもよい。当該外部接続用電極を、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて接続してもよい。
例えば、上記第１実施形態で述べた半導体装置１が用いられ、このような構成を有する半導体パッケージ２００が得られる。
上記のように、半導体装置１では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０上に、３層構造の絶縁層３０が設けられる。絶縁層３０は、ＳｉＮが用いられた第１絶縁膜３１と、ＳｉＡｌＮが用いられた第２絶縁膜３２と、ＳｉＮが用いられた第３絶縁膜３３とを含む。第３絶縁膜３３にエッチングで形成された開口部３３ｂに、ゲート電極４０が設けられる。第２絶縁膜３２が、エッチングで開口部３３ｂが形成される際のエッチングストッパとして機能し、エッチングによるバリア層２０へのダメージ、それによるリーク電流の増大等が抑えられる。これにより、ダメージが抑えられたバリア層２０を有する、高性能の半導体装置１が実現される。このような半導体装置１が用いられ、高性能の半導体パッケージ２００が実現される。
ここでは、半導体装置１を例にしたが、他の半導体装置１Ａ、１Ｂ等を用いて同様に半導体パッケージを得ることが可能である。
［第５実施形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第５実施形態として説明する。
図１１は第５実施形態に係る力率改善回路の一例について説明する図である。図１１には、力率改善回路の一例の等価回路図を示している。
図１１に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。
上記のように、半導体装置１、１Ａ、１Ｂ等では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０上に、３層構造の絶縁層３０が設けられる。絶縁層３０は、ＳｉＮが用いられた第１絶縁膜３１と、ＳｉＡｌＮが用いられた第２絶縁膜３２と、ＳｉＮが用いられた第３絶縁膜３３とを含む。第３絶縁膜３３にエッチングで形成された開口部３３ｂに、ゲート電極４０が設けられる。第２絶縁膜３２が、エッチングで開口部３３ｂが形成される際のエッチングストッパとして機能し、エッチングによるバリア層２０へのダメージ、それによるリーク電流の増大等が抑えられる。これにより、ダメージが抑えられたバリア層２０を有する、高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能のＰＦＣ回路３００が実現される。
［第６実施形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第６実施形態として説明する。
図１２は第６実施形態に係る電源装置の一例について説明する図である。図１２には、電源装置の一例の等価回路図を示している。
図１２に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
一次側回路４１０には、上記第５実施形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
上記のように、半導体装置１、１Ａ、１Ｂ等では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０上に、３層構造の絶縁層３０が設けられる。絶縁層３０は、ＳｉＮが用いられた第１絶縁膜３１と、ＳｉＡｌＮが用いられた第２絶縁膜３２と、ＳｉＮが用いられた第３絶縁膜３３とを含む。第３絶縁膜３３にエッチングで形成された開口部３３ｂに、ゲート電極４０が設けられる。第２絶縁膜３２が、エッチングで開口部３３ｂが形成される際のエッチングストッパとして機能し、エッチングによるバリア層２０へのダメージ、それによるリーク電流の増大等が抑えられる。これにより、ダメージが抑えられたバリア層２０を有する、高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能の電源装置４００が実現される。
［第７実施形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第７実施形態として説明する。
図１３は第７実施形態に係る増幅器の一例について説明する図である。図１３には、増幅器の一例の等価回路図を示している。
図１３に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１、１Ａ、１Ｂ等が用いられる。
上記のように、半導体装置１、１Ａ、１Ｂ等では、ＩｎとＡｌとＧａとを含有する窒化物半導体が用いられたバリア層２０上に、３層構造の絶縁層３０が設けられる。絶縁層３０は、ＳｉＮが用いられた第１絶縁膜３１と、ＳｉＡｌＮが用いられた第２絶縁膜３２と、ＳｉＮが用いられた第３絶縁膜３３とを含む。第３絶縁膜３３にエッチングで形成された開口部３３ｂに、ゲート電極４０が設けられる。第２絶縁膜３２が、エッチングで開口部３３ｂが形成される際のエッチングストッパとして機能し、エッチングによるバリア層２０へのダメージ、それによるリーク電流の増大等が抑えられる。これにより、ダメージが抑えられたバリア層２０を有する、高性能の半導体装置１、１Ａ、１Ｂ等が実現される。このような半導体装置１、１Ａ、１Ｂ等が用いられ、高性能の増幅器５００が実現される。
上記半導体装置１、１Ａ、１Ｂ等を適用した各種電子装置（上記第４から第７実施形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器（「電子装置」と称されてもよい）に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器に搭載することが可能である。
１、１Ａ、１Ｂ 半導体装置
１０ チャネル層
１０ａ、２０ａ、３１ａ、３２ａ、７０ａ、８０ａ、９０ａ、１１０ａ 面
２０ バリア層
３０ 絶縁層
３１ 第１絶縁膜
３２ 第２絶縁膜
３３ 第３絶縁膜
３３ｂ、３４ 開口部
４０ ゲート電極
４０ａ、５０ａ、６０ａ パッド
４１ 底面
５０ ソース電極
６０ ドレイン電極
７０ 下地基板
８０ 核形成層
９０ スペーサ層
１００ 成膜装置
１０１ 供給口
１０２ 排出口
１１０ キャップ層
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ

Claims (9)

  1. Ｇａを含有する第１窒化物半導体を含むチャネル層と、
    前記チャネル層の第１面側に設けられ、ＩｎとＡｌとＧａとを含有する第２窒化物半導体を含むバリア層と、
    前記バリア層の、前記チャネル層側とは反対の第２面側に設けられたソース電極及びドレイン電極と、
    前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    前記バリア層の前記第２面と前記ゲート電極との間に設けられた絶縁層と、
    を有し、
    前記絶縁層は、
    前記バリア層の前記第２面側に設けられ、ＳｉＮを含む第１絶縁膜と、
    前記第１絶縁膜の、前記バリア層側とは反対の第３面側に設けられ、ＳｉＡｌＮを含む第２絶縁膜と、
    前記第２絶縁膜の、前記第１絶縁膜側とは反対の第４面側に設けられ、前記第４面に通じる開口部を有し、ＳｉＮを含む第３絶縁膜と、
    を含み、
    前記第３絶縁膜の前記開口部に前記ゲート電極が設けられる、半導体装置。
  2. 前記ゲート電極の、前記バリア層側の底面は、前記第２絶縁膜の前記第４面と接する、請求項１に記載の半導体装置。
  3. 前記チャネル層と前記バリア層との間に、Ａｌを含有する第３窒化物半導体を含むスペーサ層を有する、請求項１に記載の半導体装置。
  4. 前記バリア層の前記第２面側に設けられ、Ｇａを含有する第４窒化物半導体を含むキャップ層を有し、
    前記絶縁層は、前記キャップ層の、前記バリア層側とは反対の第５面側に設けられる、請求項１に記載の半導体装置。
  5. Ｇａを含有する第１窒化物半導体を含むチャネル層の第１面側に、ＩｎとＡｌとＧａとを含有する第２窒化物半導体を含むバリア層を形成する工程と、
    前記バリア層の、前記チャネル層側とは反対の第２面側に、ソース電極及びドレイン電極を形成する工程と、
    前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に、ゲート電極を形成する工程と、
    前記バリア層の前記第２面と前記ゲート電極との間に、絶縁層を形成する工程と、
    を有し、
    前記絶縁層を形成する工程は、
    前記バリア層の前記第２面側に、ＳｉＮを含む第１絶縁膜を形成する工程と、
    前記第１絶縁膜の、前記バリア層側とは反対の第３面側に、ＳｉＡｌＮを含む第２絶縁膜を形成する工程と、
    前記第２絶縁膜の、前記第１絶縁膜側とは反対の第４面側に、前記第４面に通じる開口部を有し、ＳｉＮを含む第３絶縁膜を形成する工程と、
    を含み、
    前記ゲート電極を形成する工程は、前記第３絶縁膜の前記開口部に前記ゲート電極を形成する工程を含む、半導体装置の製造方法。
  6. 前記第３絶縁膜を形成する工程は、フッ素系ガスを用い、前記第２絶縁膜をエッチングストッパとして、前記第３絶縁膜の一部をエッチングすることによって、前記開口部を形成する工程を含む、請求項５に記載の半導体装置の製造方法。
  7. 前記絶縁層を形成する工程は、前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜を、成膜装置内で連続して形成する工程を含む、請求項５に記載の半導体装置の製造方法。
  8. 前記チャネル層を形成する工程、前記バリア層を形成する工程、及び前記絶縁層を形成する工程は、成膜装置内で連続して行われる、請求項５に記載の半導体装置の製造方法。
  9. Ｇａを含有する第１窒化物半導体を含むチャネル層と、
    前記チャネル層の第１面側に設けられ、ＩｎとＡｌとＧａとを含有する第２窒化物半導体を含むバリア層と、
    前記バリア層の、前記チャネル層側とは反対の第２面側に設けられたソース電極及びドレイン電極と、
    前記バリア層の前記第２面側の、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
    前記バリア層の前記第２面と前記ゲート電極との間に設けられた絶縁層と、
    を有し、
    前記絶縁層は、
    前記バリア層の前記第２面側に設けられ、ＳｉＮを含む第１絶縁膜と、
    前記第１絶縁膜の、前記バリア層側とは反対の第３面側に設けられ、ＳｉＡｌＮを含む第２絶縁膜と、
    前記第２絶縁膜の、前記第１絶縁膜側とは反対の第４面側に設けられ、前記第４面に通じる開口部を有し、ＳｉＮを含む第３絶縁膜と、
    を含み、
    前記第３絶縁膜の前記開口部に前記ゲート電極が設けられる半導体装置を備えた電子装置。
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