JP2024000933A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】書き込み特性を向上させることができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、積層体と、半導体層と、第１絶縁膜と、第１電荷蓄積膜と、第２電荷蓄積膜と、第２絶縁膜と、を備える。積層体は、電極層と絶縁層とが交互に第１方向に積層される。半導体層は、積層体内に第１方向に沿って配置される。第１絶縁膜は、積層体と半導体層との間に配置される。第１電荷蓄積膜は、積層体と第１絶縁膜との間に配置される。第２電荷蓄積膜は、第１電荷蓄積膜から電極層に向けて、第１方向に交差する第２方向に突出するように配置される。第１電荷蓄積膜および第２電荷蓄積膜の第２方向の厚さの和は、第１電荷蓄積膜の第２方向の厚さよりも大きい。第２絶縁膜は、電極層と第２電荷蓄積膜との間に配置され。第２電荷蓄積膜の第１方向の幅は、電極層の第１方向の幅よりも大きい。【選択図】図８
Description
本実施形態は、半導体装置およびその製造方法に関する。
半導体装置としてメモリセルを３次元に配置したＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリでは、複数の電極層と絶縁層が交互に積層された積層体にこの積層体を貫通するメモリホールが設けられている。このメモリホール内に電荷蓄積層と半導体層を設けることで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積層に保持される電荷の量を制御することでメモリセルにデータが記憶される。
書き込み特性を向上させることができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、積層体と、半導体層と、第１絶縁膜と、第１電荷蓄積膜と、第２電荷蓄積膜と、第２絶縁膜と、を備える。積層体は、電極層と絶縁層とが交互に第１方向に積層される。半導体層は、積層体内に第１方向に沿って配置される。第１絶縁膜は、積層体と半導体層との間に配置される。第１電荷蓄積膜は、積層体と第１絶縁膜との間に配置される。第２電荷蓄積膜は、第１電荷蓄積膜から電極層に向けて、第１方向に交差する第２方向に突出するように配置される。第１電荷蓄積膜および第２電荷蓄積膜の第２方向の厚さの和は、第１電荷蓄積膜の第２方向の厚さよりも大きい。第２絶縁膜は、電極層と第２電荷蓄積膜との間に配置され。第２電荷蓄積膜の第１方向の幅は、電極層の第１方向の幅よりも大きい。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
第１実施形態の半導体装置は、３次元ＮＡＮＤフラッシュメモリである。
第１実施形態の半導体装置は、３次元ＮＡＮＤフラッシュメモリである。
図１Ａおよび図１Ｂは、第１実施形態の半導体装置のメモリセルアレイ１００の模式断面図である。図１Ａおよび図１Ｂは、メモリセルアレイ１００の中の、１本のメモリストリングの中の複数のメモリセルＭＣの断面を示す。
図１Ａは、メモリセルアレイ１００のｙｚ断面図である。図１Ａは、図１ＢのＢＢ’断面である。図１Ｂは、メモリセルアレイ１００のｘｙ断面図である。図１Ｂは、図１ＡのＡＡ’断面である。図１Ａ中、破線で囲まれた領域が、１個のメモリセルＭＣである。
メモリセルアレイ１００は、図１Ａおよび図１Ｂに示すように、複数のワード線４０、半導体層３２、複数の絶縁層２１、トンネル絶縁膜３０、第１電荷蓄積膜２８、複数の第２電荷蓄積膜２９、複数のブロック膜３７、コア絶縁膜３３、カバー膜２６を備える。複数のワード線４０と複数の絶縁層２１が積層体３０を構成する。
メモリセルアレイ１００は、例えば、図示しない半導体基板の上に設けられる。半導体基板は、ｘ方向及びｙ方向に平行な表面を有する。
ワード線４０と絶縁層２１は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。ワード線４０は、ｚ方向に離間して配置される。ワード線４０は、互いに離間してｚ方向に繰り返し配置される。複数のワード線４０と複数の絶縁層２１が積層体３０を構成する。ワード線４０は、メモリセルトランジスタの制御電極として機能する。
ワード線４０は、板状の導電体である。ワード線４０は、例えば、金属、金属窒化物、金属炭化物、又は、半導体である。ワード線４０は、例えば、タングステン（Ｗ）である。ワード線４０のｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
絶縁層２１は、ワード線４０とワード線４０を分離する。絶縁層２１は、ワード線４０とワード線４０を電気的に分離する。
絶縁層２１、例えば、酸化物、酸窒化物、又は、窒化物である。絶縁層２１は、例えば、酸化シリコンである。絶縁層２１のｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
半導体層３２は、積層体３０の中に設けられる。半導体層３２は、ｚ方向に延びる。半導体層３２は、半導体基板の表面に垂直な方向に延びる。
半導体層３２は、積層体３０を貫通して設けられる。半導体層３２は、複数のワード線４０に囲まれる。半導体層３２は、例えば、円筒状である。半導体層３２は、メモリセルトランジスタのチャネルとして機能する。
半導体層３２は、例えば、多結晶の半導体である。半導体層３２は、例えば、多結晶シリコンである。
トンネル絶縁膜３０は、半導体層３２とワード線４０との間に設けられる。トンネル絶縁膜３０は、半導体層３２と複数のワード線４０との間に設けられる。トンネル絶縁膜３０は、半導体層３２と第２電荷蓄積膜２９との間に設けられる。トンネル絶縁膜３０は、半導体層３２と第１電荷蓄積膜２８との間に設けられる。
トンネル絶縁膜３０は、ワード線４０と半導体層３２との間に印加される電圧に応じて電荷を通過させる機能を有する。
トンネル絶縁膜３０は、例えば、シリコン（Ｓｉ）、及び、酸素（Ｏ）を含む。トンネル絶縁膜３０は、例えば、シリコン（Ｓｉ）、酸素（Ｏ）、及び、窒素（Ｎ）を含む。
トンネル絶縁膜３０は、例えば、酸化シリコン又は酸窒化シリコンを含む。トンネル絶縁膜３０は、例えば、酸化シリコン膜、酸窒化シリコン膜、及び、酸化シリコン膜の積層膜である。
トンネル絶縁膜３０のｙ方向の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
第１電荷蓄積膜２８は、トンネル絶縁膜３０と第２電荷蓄積膜２９との間に設けられる。第１電荷蓄積膜２８は、トンネル絶縁膜３０と絶縁層２１との間に設けられる。第１電荷蓄積膜２８は、第２電荷蓄積膜２９に接する。
第１電荷蓄積膜２８は、第２電荷蓄積膜２９を気相成長で形成する際のシード膜として機能する。
第１電荷蓄積膜２８は、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。第１電荷蓄積膜２８は、例えば、窒化シリコンを含む。第１電荷蓄積膜２８は、例えば、窒化シリコン膜である。
第１電荷蓄積膜２８は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び、酸素（Ｏ）を含む。第１電荷蓄積膜２８は、例えば、酸窒化シリコンを含む。
第１電荷蓄積膜２８のｙ方向の厚さは、例えば、１ｎｍ以上５ｎｍ以下である。
第２電荷蓄積膜２９は、トンネル絶縁膜３０とワード線４０との間に設けられる。第２電荷蓄積膜２９は、トンネル絶縁膜３０とブロック膜３７との間に設けられる。複数の第２電荷蓄積膜２９は、それぞれ分離される。ｚ方向に隣り合う２つの第２電荷蓄積膜２９の間に、絶縁層２１またはカバー膜２６が挟まれる。
第２電荷蓄積膜２９は、電荷をトラップして蓄積する機能を有する。電荷は、例えば、電子である。第２電荷蓄積膜２９に蓄積される電荷の量に応じて、メモリセルトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルＭＣがデータを記憶することが可能となる。
例えば、メモリセルトランジスタの閾値電圧が変化することで、メモリセルトランジスタがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
第２電荷蓄積膜２９は、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。第２電荷蓄積膜２９は、例えば、窒化シリコンを含む。第２電荷蓄積膜２９は、例えば、窒化シリコン層である。
第２電荷蓄積膜２９は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び、酸素（Ｏ）を含む。第２電荷蓄積膜２９は、例えば、酸窒化シリコンを含む。
第２電荷蓄積膜２９のｙ方向の厚さは、例えば、第１電荷蓄積膜２８のｙ方向の厚さよりも厚い。第２電荷蓄積膜２９のｙ方向の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
ブロック膜３７は、第２電荷蓄積膜２９とワード線４０との間に設けられる。ブロック膜３７は、ブロック膜３７は、ｚ方向で、絶縁層２１に接する。
ブロック膜３７は、第２電荷蓄積膜２９とワード線４０との間に流れる電流を阻止する機能を有する。
ブロック膜３７は、例えば、酸化アルミニウムを含む。ブロック膜３７は、例えば、酸化アルミニウム層である。
コア絶縁膜３３は、積層体３０の中に設けられる。コア絶縁膜３３は、ｚ方向に延びる。コア絶縁膜３３は、積層体３０を貫通して設けられる。コア絶縁膜３３は、半導体層３２に囲まれる。コア絶縁膜３３は、複数のワード線４０に囲まれる。コア絶縁膜３３は、柱状である。コア絶縁膜３３は、例えば、円柱状である。
コア絶縁膜３３は、例えば、酸化物、酸窒化物、又は、窒化物である。コア絶縁膜３３は、例えば、酸化シリコンを含む。コア絶縁膜３３は、例えば、酸化シリコン層である。
カバー膜２６は、第１電荷蓄積膜２８と絶縁層２１との間に設けられる。カバー膜２６は、第１電荷蓄積膜２８及び絶縁層２１に接する。
カバー膜２６のｙ方向の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
尚、第２電荷蓄積膜２９の詳細な構成については、図９を参照して、後で説明する。
第１実施形態による半導体装置について図２乃至図９を参照して説明する。この実施形態の半導体装置は、例えば以下に示す方法によって製造される。まず、図２に示すように、半導体基板１０の上に絶縁層２１と犠牲層２２とを交互に積層する。これにより、ｚ方向（図の上下方向）に積層された積層体２０が形成される。絶縁層２１は、例えばシリコン酸化層である。犠牲層２２は、例えばシリコン窒化層である。
絶縁層２１と犠牲層２２は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。絶縁層２１の一部は層間絶縁層となる。
より詳細には、絶縁層２１の少なくとも犠牲層２２に対向する面に不純物２１ａを導入しながら絶縁層２１を形成する。不純物２１ａは、図７を参照して後で説明する工程におけるエッチングレートの調整に用いられる。不純物２１ａは、例えば、カーボン（Ｃ）である。絶縁層２１は、少なくとも犠牲層２２に対向する面に、不純物含有層２１ｂを有する。不純物含有層２１ｂは、第１所定値以上の濃度の不純物２１ａを含む。第１所定値は、例えば、約１×１０２０ｃｍ－３である。不純物含有層２１ｂの厚さは、例えば、５ｎｍ以下である。不純物２１ａの導入は、例えば、ＣＶＤ法によって不純物含有層２１ｂに対応する絶縁層２１の形成中に、カーボンを含むガスを流すことにより行われる。カーボンを含むガスは、例えば、炭化水素系のガスまたは炭素と酸素を含むガスであり、メタン（ＣＨ４）、エチレン（Ｃ２Ｈ４）、プロピレン（Ｃ３Ｈ６）、アセチレン(Ｃ２Ｈ２)、一酸化炭素（ＣＯ）および二酸化炭素（ＣＯ２）の少なくともいずれかを含む。
次に、図３に示すように積層体２０に、ｚ方向に沿ったメモリホール２４を形成する。図３以下の図面では、半導体基板１０を省略している。このメモリホール２４は絶縁層２１と犠牲層２２を構成する積層体２０を貫通する。このメモリホール２４は例えばリソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて形成する。
次に、図４に示すように、メモリホール２４の内壁に、ストッパ膜（カバー膜）２６として、例えば厚さが２ｎｍのシリコン酸化膜を形成する。このカバー膜２６上に、電荷蓄積膜の一部となる第１電荷蓄積膜２８として、例えば厚さが２ｎｍのシリコン窒化膜を形成する。この第１電荷蓄積膜２８上に、トンネル絶縁膜３０として、例えば厚さが５ｎｍのシリコン酸窒化膜を形成する。このトンネル絶縁膜３０上に例えば厚さが７ｎｍの半導体層３２を形成する。カバー膜２６、第１電荷蓄積膜２８、およびトンネル絶縁膜３０は、例えばＣＶＤ法によって形成される。半導体層３２の材料として典型的にはポリシリコンが用いられる。しかし、表面ラフネスの観点から、アモルファスシリコンを低温（例えば５００℃程度）で形成した後に例えば８００℃以上での熱処理を施すによって結晶化する方法が用いられる。なお、カバー膜２６、第１電荷蓄積膜２８、トンネル絶縁膜３０の材料は一例であり、図１Ａ、図１Ｂ、および、後の図９に説明する実施形態の半導体装置の構造を実現可能な材料であれば特に限定されない。
次に、図５に示すように、メモリホール２４をコア絶縁膜３３で埋め込む。コア絶縁膜３３は、例えば、シリコン酸化膜である。以下の説明では、図５に示す中心線Ｃ－Ｃに対して対称の断面となるので、中心線ｃ－ｃより左側の断面について説明する。なお、以下の図面においては、コア絶縁膜３３は表示しない。
その後、メモリホール１４の周囲に積層体２０を貫通する溝を開口して、この溝から犠牲層２２を除去する。犠牲層２２の除去により、カバー膜２６が露出する。犠牲層２２の除去には、通常加熱したリン酸薬液が使用される。この薬液処理により、除去されたシリコン窒化層の跡には空隙２２ａが生ずる。もとの犠牲層２２の形状をトレースするような空隙２２ａが生ずる（図６参照）。
次に、図７に示すように、０．５％程度に希釈したフッ化水素酸（ＨＦ）薬液により、カバー膜２６を部分的に除去する。これにより、空隙２２ａには第１電荷蓄積膜２８の一部が露出する。しかし、絶縁層２１と第１電荷蓄積膜２８との間に位置するカバー膜２６の一部は残存する。カバー膜２６が除去される量は、例えば、ウェットエッチングの処理時間によって調整される。
ここで、絶縁層２１の表面は、不純物含有層２１ｂによってエッチングレートが低下している。例えば、不純物含有層２１ｂのエッチングレートは、カバー膜２６のエッチングレートよりも低い。これにより、図７に示すように、絶縁層２１と第１電荷蓄積膜２８との間に配置されるカバー膜２６のｚ方向の幅は、絶縁層２１のｚ方向の幅よりも小さくなっている。すなわち、不純物の比較的少ないカバー膜２６は、絶縁層２１の上端または下端を越えて後退している。この結果、絶縁層２１に対応する領域の一部における第１電荷蓄積膜２８も露出している。すなわち、カバー膜２６のエッチングレートが絶縁層２１のエッチングレートよりも高くなるようにカバー膜２６の一部を除去することにより、犠牲層２２が除去された領域における第１電荷蓄積膜２８、および、絶縁層２１に対応する領域の一部における第１電荷蓄積膜２８を露出させる。
次に、図８に示すように、露出した第１電荷蓄積膜２８の表面を基点として、第２電荷蓄積膜２９としてのシリコン窒化膜の選択成長を行う。このときの成長温度は例えば４５０℃程度である。実施形態の電荷蓄積膜は、第１電荷蓄積膜２８と第２電荷蓄積膜２９とを含む。この処理により電荷蓄積層の一部となる第２電荷蓄積膜２９をｙ方向の厚さが約３ｎｍ程度形成される。これにより、空隙２２ａのy方向において、電荷蓄積膜のｙ方向の厚さは、第１電荷蓄積膜２８の厚さ（約１ｎｍ～約３ｎｍ）と第２電荷蓄積膜２９の厚さ（約３ｎｍ）との和（約４ｎｍ～約６ｎｍ）となる。しかし、第２電荷蓄積膜２９が設けられない領域の電荷蓄積膜は第１電荷蓄積膜２８となり、その厚さが約１ｎｍ～約３ｎｍとなる。すなわち、電荷蓄積膜を構成する第１電荷蓄積膜２８は半導体層３２の延在する方向（ｚ方向）に連続しているが、第２電荷蓄積膜２９は、カバー膜２６によってｚ方向において分断されている。したがって、電荷蓄積膜の疑似分断構造が形成される。
第２電荷蓄積膜２９の第１電荷蓄積膜２８からの成膜は、例えば、ＡＬＤ（Atomic Layer Deposition）法により行われる。まず、第２電荷蓄積膜２９プリカーサ（前駆体）であるシリコン原料を、第１電荷蓄積膜２８の表面に吸着させる。シリコン原料は、例えばジクロロシラン（ＳｉＨ２Ｃｌ２）またはヘキサクロロジシラン（Ｓｉ２Ｃｌ６）等のシリコンを含むガスである。次に、窒化剤であるアンモニアを流してシリコン原料を窒化シリコンにする。上記の工程を繰り返し実行することにより、第２電荷蓄積膜２９が成膜される。
ここで、図８に示すように、第２電荷蓄積膜２９の上端および下端は、中央部と比較して厚く形成されづらい場合がある。これは、例えば、第２電荷蓄積膜２９の選択成長を行う際に、絶縁層２１およびカバー膜２６へのシリコン原料の吸着を阻害するインヒビタＩＮを用いる場合、インヒビタＩＮが、カバー膜２６付近の第１電荷蓄積膜２８の表面にわずかに付着してしまうためと考えられる。また、インヒビタＩＮを用いない場合であっても、第２電荷蓄積膜２９の上端および下端は、中央部と比較してシリコン原料が吸着しにくい場合がある。図８に示す例では、第２電荷蓄積膜２９の断面形状は、台形である。
また、第２電荷蓄積膜２９は、第１電荷蓄積膜２８から積層体２０に向けて、ｙ方向に突出するように配置される。従って、第１電荷蓄積膜２８は、半導体層３２に対向する面に凹凸を有しない。すなわち、第１電荷蓄積膜２８の半導体層３２に対向する面は平坦である。尚、第１電荷蓄積膜２８のｙ方向の厚さは、ｚ方向に沿ってほぼ一定である。第２電荷蓄積膜２９が設けられる領域で、電荷蓄積膜がｙ方向に厚くなっている。
次に、図９に示すように、空隙２２ａの底面および側面を覆うように、例えば酸化アルミニウムを含むブロック膜３７を形成する。尚、ブロック膜３７を覆うように、例えばＴｉＮを含むバリアメタルを形成してもよい。
次に、空隙２２ａを配線材料、例えばＷ（タングステン）で埋め込み、ワード線（電極）４０を形成し、半導体装置を完成する。
上記の電荷蓄積膜の疑似分断構造について説明したように、第１電荷蓄積膜２８および第２電荷蓄積膜２９のｙ方向の厚さの和は、第１電荷蓄積膜２８のｙ方向の厚さよりも大きい。
図９に示すように、電荷蓄積膜がｙ方向に厚い領域のｚ方向の幅、すなわち、第２電荷蓄積膜２９のｚ方向の幅Ｗ２９は、ワード線４０のｚ方向の幅Ｗ４０よりも大きい。また、第２電荷蓄積膜２９の上端部の位置は、絶縁層２１の下面より上方にもぐりこんでいる。第２電荷蓄積膜２９の下端部の位置は、絶縁層２１の上面よりも下方にもぐりこんでいる。
電荷蓄積膜は、電荷ｅをトラップして蓄積する機能を有する。電荷ｅは、例えば、電子である。電荷蓄積膜に蓄積される電荷の量に応じて、メモリセルトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。書き込み動作において、ワード線４０から電界が印加される。ワード線４０からの電気力線は、チャネルとなる半導体層３２に向かって真っ直ぐ進む成分だけでなく、放射状に広がる成分を有する。第２電荷蓄積膜２９が比較的広い幅Ｗ２９で設けられることにより、書き込み特性を向上させることができる。
また、より詳細には、第２電荷蓄積膜２９のうちワード線４０側の表面が第１電荷蓄積膜２８と略平行である部分のｚ方向の幅Ｗ２９ａは、ワード線４０のｚ方向の幅Ｗ４０よりも大きい。幅Ｗ２９ａは、第２電荷蓄積膜２９の断面形状の台形の裾を除いた部分の幅であり、第２電荷蓄積膜２９が厚く形成されている部分の幅である。これにより、書き込み特性をさらに向上させることができる。
また、より詳細には、幅Ｗ２９ａは、対応するワード線４０の幅Ｗ４０に対して、一方の側で２ｎｍ以上大きく、他方の側で２ｎｍ以上大きい。尚、幅Ｗ４０は、バリアメタルを含んだ幅であってもよい。
以上のように、第１実施形態では、第１電荷蓄積膜２８および第２電荷蓄積膜２９のｙ方向の厚さの和は、第１電荷蓄積膜２８のｙ方向の厚さよりも大きい。また、第２電荷蓄積膜２９のｚ方向の幅Ｗ２９は、ワード線４０のｚ方向の幅Ｗ４０よりも大きい。上記のように、第２電荷蓄積膜２９が比較的広い幅Ｗ２９で設けられることにより、書き込み特性を向上させることができる。
また、第１電荷蓄積膜２８はチャネルとなる半導体層３２が延びた方向（ｚ方向）に沿って連続しているが、第２電荷蓄積膜２９は絶縁層２１およびカバー膜２６によって、チャネルとなる半導体層３２が延びた方向（ｚ方向）で分断されているので、チャネルとなる半導体層３２が延びた方向（ｚ方向）に電荷が抜けるのを抑制することができる。これにより、本実施形態によれば、電荷保持特性の劣化を抑制することができる。
（比較例）
第１実施形態による半導体装置について図１０乃至図１３を参照して説明する。比較例は、不純物２１ａが設けられない点で、第１実施形態とは異なっている。
第１実施形態による半導体装置について図１０乃至図１３を参照して説明する。比較例は、不純物２１ａが設けられない点で、第１実施形態とは異なっている。
まず、第１実施形態の図２～図５とほぼ同様に、積層体２０およびメモリホール２４を形成し、メモリホール２４内にカバー膜２６、第１電荷蓄積膜２８、トンネル絶縁膜３０、半導体層３２、および、シリコン酸化膜３４を形成する。尚、比較例では、図２の工程における絶縁層２１への不純物２１ａの導入は行われない。
次に、第１実施形態の図６に対応する図１０に示すように、犠牲層２２を除去する。
次に、図１１に示すように、例えば、０．５％程度に希釈したフッ化水素酸（ＨＦ）薬液により、カバー膜２６を除去する。これにより、空隙２２ａの底部には電荷蓄積膜の一部となる第１電荷蓄積膜２８が露出する。また、絶縁層２１は、カバー膜２６とともに一部除去されている。図１１に示す例では、カバー膜２６は、下端および上端のそれぞれの位置が、絶縁層２１の下端および上端の位置とほぼ同じになるように除去される。従って、絶縁層２１に対応する領域における第１電荷蓄積膜２８は露出しない。
次に、図１２に示すように、露出した第１電荷蓄積膜２８（シード膜）の表面を基点として第２電荷蓄積膜２９の選択成長を行う。図１２に示す工程は、図８に示す工程と同じである。
次に、図１３に示すように、空隙２２ａ内にブロック膜３７およびワード線（電極）４０を形成し、半導体装置を完成する。尚、ワード線４０が形成される前に、例えばＴｉＮを含むバリアメタルが形成されてもよい。図１３に示す工程は、図９に示す工程と同じである。
図１３に示す例では、電荷蓄積膜がｙ方向に厚い領域、すなわち、第２電荷蓄積膜２９のｚ方向の幅Ｗ２９は、ワード線４０のｚ方向の幅Ｗ４０とほぼ同じである。また、第２電荷蓄積膜２９のうちワード線４０側の表面が第１電荷蓄積膜２８と略平行である部分のｚ方向の幅Ｗ２９ａは、幅Ｗ４０よりも小さい。この場合、ワード線４０からの電気力線のうち放射状に広がる成分による書き込みが困難になってしまう。すなわち、電荷蓄積膜の疑似分断構造によって、ワード線４０から電荷蓄積膜にかかる電界が、ワード線４０の上端および下端で弱くなり、書き込み効率が低下してしまう（スロープ劣化、書き込み飽和）。
図１４は、比較例による成膜中の第２電荷蓄積膜２９およびその周辺の構成の例を示す拡大断面図である。図１４の左側は、図１２に示す第２電荷蓄積膜２９の拡大図である。図１４の右側は、カバー膜２６のｚ方向の除去が不十分である場合における第２電荷蓄積膜２９の拡大図である。
図８を参照して説明したように、第１電荷蓄積膜２８のうちカバー膜２６に近い領域では、インヒビタＩＮが僅かに存在し、第２電荷蓄積膜２９が成膜されづらくなる。図１４の右側に示すように、カバー膜２６のｚ方向の除去が不十分である場合、第２電荷蓄積膜２９の上端および下端がさらに薄膜化しやすくなる。この結果、第２電荷蓄積膜２９の断面形状が台形から凸レンズ状になる可能性がある。この場合、電荷蓄積膜がｙ方向に薄くなるとともに、幅Ｗ２９がさらに小さくなってしまう。また、幅Ｗ２９ａはほぼゼロである。従って、上記の書き込み特性の劣化がさらに悪化してしまう。なお、図１４においてインヒビタＩＮを用いた第２電荷蓄積膜２９の選択成長について説明したが、シリコン窒化膜上にシリコン窒化膜を選択的に成長可能であれば、インヒビタＩＮを用いずに第２電荷蓄積膜２９を形成してもよい。
図１５は、書き込み性能の例を示す模式図である。図１５のグラフの縦軸は、書き込まれた電圧Ｖｔを示す。図１５のグラフの横軸は、書き込み電圧Ｖｐｇｍを示す。
比較例では、図１３参照して説明したように、幅Ｗ２９または幅Ｗ２９ａが比較的小さいため、書き込み特性が劣化してしまう。この結果、図１５に示すように、書き込み電圧Ｖｐｇｍの上昇に対して、書き込まれた電圧Ｖｔの上昇が鈍くなってしまう可能性がある。
一方、第１実施形態では、図９を参照して説明したように、幅Ｗ２９または幅Ｗ２９ａが比較的大きいため、書き込み特性の劣化を抑制することができる。この結果、図１５に示すように、書き込まれた電圧Ｖｔが書き込み電圧Ｖｐｇｍの上昇に追従する。
（変形例）
変形例による半導体装置について図１６および図１７を参照して説明する。変形例は、第１実施形態と比較して、絶縁層２１内の不純物２１ａの配置が異なっている。
変形例による半導体装置について図１６および図１７を参照して説明する。変形例は、第１実施形態と比較して、絶縁層２１内の不純物２１ａの配置が異なっている。
まず、図１６に示すように、半導体基板１０の上に絶縁層２１と犠牲層２２とを交互に積層する。図１６に示す例では、不純物２１ａが絶縁層２１のほぼ全体に設けられるように、絶縁層２１が形成される。不純物２１ａの導入は、例えば、ＣＶＤ法による絶縁層２１の形成中に、カーボンを含むガスを流すことにより行われる。
その後、図３～図９と同様の工程が実行される。第１実施形態の図９に対応する図１７に示すように、空隙２２ａ内にブロック膜３７およびワード線４０を形成し、半導体装置を完成する。尚、ワード線４０が形成される前に、例えばＴｉＮを含むバリアメタルを形成してもよい。
変形例のように、不純物２１ａが絶縁層２１のほぼ全体に配置されていてもよい。これにより、第１実施形態の図７と同様に、絶縁層２１のエッチングレートを低下させることができる。
変形例による半導体装置は、第１実施形態と同様の効果を得ることができる。
（第２実施形態）
第２実施形態による半導体装置について図１８乃至図２０を参照して説明する。第２実施形態は、第１実施形態と比較して、不純物２１ａを導入するタイミングが異なっている。
第２実施形態による半導体装置について図１８乃至図２０を参照して説明する。第２実施形態は、第１実施形態と比較して、不純物２１ａを導入するタイミングが異なっている。
まず、図１８に示すように、半導体基板１０の上に絶縁層２１と犠牲層２２とを交互に積層する。図１８に示す例では、絶縁層２１に不純物２１ａは導入されない。
その後、図３～図６と同様の工程が実行される。第１実施形態の図６に対応する図１９に示すように、犠牲層２２を除去する。
次に、図２０に示すように、絶縁層２１の表面に不純物２１ａを導入し、不純物含有層２１ｂを形成する。すなわち、犠牲層２２の除去により露出した絶縁層２１の表面に、カバー膜２６に対して選択的に不純物２１ａを導入する。例えば、絶縁層２１上に、不純物２１ａを含む膜をカバー膜２６に対して選択的に成膜し、アニール処理を行う。これにより、不純物含有層２１ｂが形成される。その後、第１実施形態の図７以降と同様の工程が実行される。
第２実施形態のように、犠牲層２２の除去後に、絶縁層２１内に不純物２１ａが導入されてもよい。第２実施形態による半導体装置は、第１実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０ 半導体基板、２０ 積層体、２１ 絶縁層、２１ａ 不純物、２１ｂ 不純物含有層、２２ 犠牲層、２２ａ 空隙、２４ メモリホール、２６ カバー膜、２８ 第１電荷蓄積膜、２９ 第２電荷蓄積膜、Ｗ２９ 幅、Ｗ２９ａ 幅、Ｗ４０ 幅
Claims (13)
- 電極層と絶縁層とが交互に第１方向に積層された積層体と、
前記積層体内に前記第１方向に沿って配置された半導体層と、
前記積層体と前記半導体層との間に配置された第１絶縁膜と、
前記積層体と前記第１絶縁膜との間に配置された第１電荷蓄積膜と、
前記第１電荷蓄積膜から前記電極層に向けて、前記第１方向に交差する第２方向に突出するように配置された第２電荷蓄積膜と、
前記電極層と前記第２電荷蓄積膜との間に配置された第２絶縁膜と、
を備え、
前記第１電荷蓄積膜および前記第２電荷蓄積膜の前記第２方向の厚さの和は、前記第１電荷蓄積膜の前記第２方向の厚さよりも大きく、
前記第２電荷蓄積膜の前記第１方向の幅は、前記電極層の前記第１方向の幅よりも大きい、半導体装置。 - 前記第１電荷蓄積膜は、前記半導体層に対向する面が平坦である、請求項１に記載の半導体装置。
- 前記第２電荷蓄積膜のうち前記電極層側の表面が前記第１電荷蓄積膜と略平行である部分の前記第１方向の幅は、前記電極層の前記第１方向の幅よりも大きい、請求項１に記載の半導体装置。
- 前記第２電荷蓄積膜のうち前記電極層側の表面が前記第１電荷蓄積膜と略平行である部分の前記第１方向の幅は、対応する前記電極層の前記第１方向の幅に対して、一方の側で２ｎｍ以上大きく、他方の側で２ｎｍ以上大きい、請求項３に記載の半導体装置。
- 前記絶縁層と前記第１電荷蓄積膜との間に配置された第３絶縁膜をさらに備え、
前記第３絶縁膜の前記第１方向の幅は、前記絶縁層の前記第１方向の幅よりも小さい、請求項１に記載の半導体装置。 - 前記絶縁層は、少なくとも前記電極層に対向する面に、第１所定値以上の濃度の不純物を有する、請求項１に記載の半導体装置。
- 前記第１所定値は、１×１０２０ｃｍ－３である、請求項６に記載の半導体装置。
- 前記絶縁層は、全体に不純物を有する、請求項６に記載の半導体装置。
- 前記第１電荷蓄積膜の前記第２方向の厚さは、１ｎｍ～３ｎｍであり、
前記第１電荷蓄積膜および前記第２電荷蓄積膜の前記第２方向の厚さの和は、４ｎｍ～６ｎｍである、請求項１に記載の半導体装置。 - 犠牲層と絶縁層とが交互に第１方向に積層された積層体を形成し、
前記積層体を前記第１方向に貫通するホールを形成し、
前記ホールの内側面に絶縁体の第１膜を形成し、
前記第１膜の上に第１電荷蓄積膜を形成し、
前記第１電荷蓄積膜の上に絶縁体の第２膜を形成し、
前記第２膜の上に半導体層を形成し、
前記第１膜が露出するように前記犠牲層を除去し、
前記第１膜のエッチングレートが前記絶縁層のエッチングレートよりも高くなるように前記第１膜の一部を除去することにより、前記犠牲層が除去された領域における前記第１電荷蓄積膜、および、前記絶縁層に対応する領域の一部における前記第１電荷蓄積膜を露出させ、
前記露出した第１電荷蓄積膜上に第２電荷蓄積膜を形成し、
前記第２電荷蓄積膜の上に絶縁体の第３膜を形成する、
ことを具備する、半導体装置の製造方法。 - 前記積層体を形成することは、前記第１膜の除去において前記第１膜のエッチングレートが前記絶縁層のエッチングレートよりも高くなるように、前記絶縁層の少なくとも前記犠牲層に対向する面に不純物を導入しながら前記絶縁層を形成する、ことを具備する、請求項１０に記載の半導体装置の製造方法。
- 前記犠牲層を除去した後、
前記第１膜の除去において前記第１膜のエッチングレートが前記絶縁層のエッチングレートよりも高くなるように、前記犠牲層の除去により露出した前記絶縁層の表面に、前記第１膜に対して選択的に不純物を導入する、
ことをさらに具備する、請求項１０に記載の半導体装置の製造方法。 - 前記不純物は、カーボン（Ｃ）であり、
前記第１膜の一部除去は、フッ化水素酸（ＨＦ）薬液を用いて行われる、請求項１１または請求項１２に記載の半導体装置の製造方法。
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