JP2023553163A - インタポーザ - Google Patents
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Abstract
試験システム用のインタポーザは、同軸ケーブルのそれぞれが電流源からの電流の第１の部分を輸送するように構成された同軸ケーブルと、プリント回路基板（ＰＣＢ）のそれぞれが同軸ケーブルからなるセットに接続されて、セット内の各同軸ケーブルから電流の第１の部分を受け取り、電流の第２の部分を輸送するＰＣＢと、を備える。ばね板アセンブリはばね板を含み、ばね板の各々はＰＣＢに接続され、ＰＣＢから得られた電流の第３の部分を、試験システムによって試験される試験対象デバイス（ＤＵＴ）に接続するデバイスインタフェースボード（ＤＩＢ）に輸送する。各ＰＣＢ上の同軸ケーブルは平行に配置されており、ＰＣＢは平行に配置されており、各ＰＣＢ上のばね板は平行に配置されている。
Description
本明細書は、試験システムにおけるデバイスインタフェースボード（ＤＩＢ）等のデバイスへのインタフェースとして機能するように構成されたインタポーザの例を説明する。
例示的なインタポーザは、ソースと宛先との間で信号を伝送するための相互接続を含む。例えば、インタポーザは、システムの構成要素間で電気信号を伝送するための電気経路を含み得る。
試験システム用のインタポーザは、それぞれが電流源からの電流の第１の部分を輸送するように構成された同軸ケーブルと、それぞれが同軸ケーブルからなるセットに接続されており、セット内の各同軸ケーブルから電流の第１の部分を受け取り、電流の第２の部分を輸送するプリント回路基板（ＰＣＢ）と、を備える。ばね板アセンブリはばね板を含み、ばね板の各々は、ＰＣＢから得られた電流の第３の部分を、試験システムによって試験される試験対象デバイス（ＤＵＴ）に接続するデバイスインタフェースボード（ＤＩＢ）に輸送するように、ＰＣＢに接続されている。各ＰＣＢ上の同軸ケーブルは、各ＰＣＢ上の同軸ケーブルの内部導体及び外部導体を含めて、平行に配置されており、ＰＣＢは平行に配置されており、各ＰＣＢ上のばね板は平行に配置されている。例示的なインタポーザは、以下の特徴のうちの１つ以上を、単独又は組み合わせのいずれかで含んでもよい。
インタポーザは、２０００アンペア（Ａ）以上の電流に対して１００ナノヘンリー（ｎＨ）以下のインダクタンスを有し得る。インタポーザは、２０００アンペア（Ａ）以上の電流に対して３ミリオーム（ｍΩ）以下の抵抗を有してもよい。インタポーザは、２０００アンペア（Ａ）以上の電流に対して５００ナノヘンリー（ｎＨ）以下のインダクタンスを有し得る。インタポーザは、２０００アンペア（Ａ）以上の電流に対して１０ミリオーム（ｍΩ）以下の抵抗を有してもよい。
電流の第１の部分は、電流の第２の部分と異なる場合もある。電流の第１の部分は、電流の第３の部分に等しい場合もある。電流の第２の部分は、電流の第３の部分と異なる場合もある。電流の第２部分は、第３部分及び第１部分と異なる場合もある。
各ＰＣＢ上で、ばね板のセットは、隣接するばね板が異なる極性を有するように配置される場合もある。各同軸ケーブルは、中心導体と、中心導体を取り囲むシールドと、を含むことができる。シールドは、中心導体を通して伝送される電流のための戻りを含んでもよい。シールド及び中心導体は、少なくともいくらかのインダクタンスキャンセレイションを実装してもよい。シールド及び中心導体は、インダクタンスキャンセレイションを最大化することができる。
インタポーザは、電気絶縁性の絶縁材料からなるシュラウドを含むことができる。シュラウドは、少なくとも部分的にばね板アセンブリの周囲にあってもよい。インタポーザは、試験システムの試験ヘッド内のブラインド嵌合接続部の一部であってもよい。インタポーザは、ＰＣＢの各々を分離する電気絶縁材料を含んでもよい。各ＰＣＢは、ＰＣＢ上の電圧スパイク又は電流スパイクから保護するためのサージ抑制器を含み得る。
同軸ケーブル、ＰＣＢ、及びばね板は、インタポーザの目標抵抗及び目標インダクタンスを達成するように構成及び配置され得る。インタポーザは、２インチ（５．０８センチメートル（ｃｍ））×３インチ（７．６２ｃｍ）以下の領域内でＤＩＢ上の低インダクタンス銅パッドに接続することができる。
例示的な試験システムは、試験対象デバイス（ＤＵＴ）に接続するためのデバイスインタフェースボード（ＤＩＢ）と、ＤＩＢへのブラインド嵌合接続部を備える試験ヘッドとを含む。ブラインド嵌合接続部は、インタポーザアセンブリを含む。インタポーザアセンブリは、同軸ケーブルのそれぞれが電流源からの電流の第１の部分を輸送するように構成された同軸ケーブルと、プリント回路基板（ＰＣＢ）のそれぞれが同軸ケーブルからなるセットに接続されており、かつセット内の各同軸ケーブルから電流の第１の部分を受け取り、電流の第２の部分を輸送するＰＣＢと、を含む。ばね板アセンブリはばね板を含み、ばね板の各々は、ＰＣＢから得られた電流の第３の部分をＤＩＢに輸送するようにＰＣＢに接続されている。各ＰＣＢ上の同軸ケーブルは平行に配置されており、ＰＣＢは平行に配置されており、各ＰＣＢ上のばね板は平行に配置されている。例示的な試験システムは、以下の特徴のうちの１つ以上を、単独又は組み合わせのいずれかで含んでもよい。
同軸ケーブルは、２桁メートル以下で規定される長さ、１桁メートル以下で規定される長さ、１桁デシメートル以下で規定される長さ、又は１桁センチメートル以下で規定される長さを有してもよい。同軸ケーブル、ＰＣＢ、及びばね板は、インタポーザアセンブリの抵抗及びインダクタンスを低減又は最小化するように構成及び配置されてもよい。同軸ケーブル、ＰＣＢ、及びばね板は、インタポーザアセンブリの目標抵抗及び目標インダクタンスを実現するように構成及び配置されてもよい。
この発明の概要の項に含む、本明細書において説明される特徴のうちの任意の２つ以上が組み合わされて、本明細書では具体的に説明されない実装形態を形成してもよい。
本明細書で説明されるシステム及び技法の少なくとも一部は、１つ又は複数の非一時的機械可読記憶媒体上に記憶された命令を１つ又は複数の処理デバイス上で実行することによって構成又は制御され得る。非一時的機械可読記憶媒体の例は、読取り専用メモリ、光ディスクドライブ、メモリディスクドライブ、及びランダムアクセスメモリを含む。本明細書で説明されるシステム及び技法の少なくとも一部は、１つ以上の処理デバイスと、高電流試験を含む種々の制御動作を行うために１つ以上の処理デバイスによって実行可能な命令を記憶するメモリとから成る、コンピューティングシステムを使用して、構成又は制御されてもよい。本明細書で説明されるデバイス、システム、及び／又は構成要素のうちの少なくともいくつかは、例えば、設計、構築、配列、配置、プログラミング、動作、アクティブ化、非アクティブ化、及び／又は制御を通して構成され得る。
１つ又は複数の実装形態の詳細を、添付の図面及び以下の説明で明らかにする。その他の特徴及び利点は、それらの説明、図面、及び特許請求の範囲から明らかとなるであろう。
例示的なインタポーザは、ソースと宛先との間で信号を伝送するための相互接続を含む。例えば、インタポーザは、試験システムの構成要素間で電気信号を伝送するための導電体を含むことができる。
例示的なインタポーザは同軸ケーブルを含み、同軸ケーブルの各々は、電流源からの電流の第１の部分を輸送するように構成される。例示的なインタポーザはまた、プリント回路基板（ＰＣＢ）を含み、プリント回路基板の各々は、セット内の各同軸ケーブルから電流の第１の部分を受け取り、電流の第２の部分を輸送するように、同軸ケーブルからなるセットに接続されている。ばね板アセンブリはばね板を含み、ばね板の各々は、ＰＣＢから得られた電流の第３の部分を、試験システムによって試験される試験対象デバイス（ＤＵＴ）に接続するデバイスインタフェースボード（ＤＩＢ）に輸送するように、ＰＣＢに接続されている。各ＰＣＢ上の同軸ケーブルの内部導体及び外部導体は平行に配置され、ＰＣＢは平行に配置され、各ＰＣＢ上のばね板は平行に配置されてもよい。いくつかの実装形態では、電流の第１の部分、電流の第２の部分、又は電流の第３の部分のうちの２つ以上（例えば、３つすべて）が異なる。
インタポーザの実装形態は、比較的高い電流を、比較的低いインダクタンス及び抵抗でインタポーザを通して伝送することを可能にし得る。この点に関して、インダクタンスは、流れる電流の変化に抵抗する導電体の傾向を含む。抵抗は、導体を流れる電流に対する抵抗の尺度である。したがって、インダクタンス値及び抵抗値を低く保つことが好ましい。インダクタンスに関して、いくつかの実装形態では、インタポーザを通る電流は、時間の少なくとも一部又は時間のすべてにおいてパルス化される。パルス電流は、「０」のようなベースライン値から高い値又は低い値への振幅の急速な過渡変化と、それに続くベースライン値への急速な戻りを含み得る。いくつかの実装形態では、電流は、例えば、周期的である。インダクタンスを減少させることは、これらのような電流の変化に対する抵抗を減少させる。
高電流の例としては、５００アンペア（Ａ）超、１０００Ａ超、２０００Ａ超、３０００Ａ超、又はそれ以上の電流が挙げられるが、これらに限定されない。低インダクタンスの例としては、１００ナノヘンリー（ｎＨ）～６０ｎＨ以下が挙げられるが、これらに限定されない。低抵抗の例としては、１０ミリオーム（ｍΩ）以下又は３ｍΩ以下が挙げられる。
インタポーザの実装形態は、物理的寸法に関して比較的小さくてもよい。例えば、図６を参照すると、インタポーザは、２インチ（５．０８センチメートル（ｃｍ））×３インチ（７．６２ｃｍ）以下の領域内でＤＩＢ（又はプローブカード）の領域上のＤＩＢ上（又は例えば、プローブカード上）の低インダクタンス銅パッド８０に接続することができる。一例では、インタポーザは、１．５インチ（３．８１ｃｍ）×２．５インチ（６．３５ｃｍ）の領域内でＤＩＢに接続する。インタポーザに含まれる平行導体は、比較的高い電流であっても比較的低い抵抗値及びインダクタンス値を維持しながら、かかる小さいサイズを可能にすることができる。しかし、本明細書で説明される特徴を有するインタポーザは、任意の特定の寸法又は抵抗値、インダクタンス値、若しくは電流値に限定されない。
図１～図４は、前の段落で説明したような特徴を有し得るインタポーザ１０の例示的な実装形態を示す。インタポーザ１０は、ＰＣＢ１２、１３、１４、１５、１６及び１７を含む。図１～図４の実装形態では６個のＰＣＢが含まれるが、インタポーザ１０は、６個よりも多いＰＣＢ又は６個よりも少ないＰＣＢを含む場合がある。各ＰＣＢは、ガラス強化エポキシ積層材料であるＧ１０ ＦＲ－４などの非導電性基板を含む。電流などの電気信号を各ＰＣＢの入力から各ＰＣＢの出力に搬送するために、１つ又は複数の導電性導管が基板を貫通して、又はその上を通っている。一般に、ＰＣＢを通る信号経路が多いほど、当該ＰＣＢの抵抗及びインダクタンスは低くなる。
非導電性スペーサ２０、２１、２２、２３、及び２４は、インタポーザ内の隣接するＰＣＢを分離する。非導電性スペーサ２０～２４は、Ｇ１０ ＦＲ－４又は任意の適切な誘電体、すなわち、非導電性材料で作られてもよい。図３に示すように、いくつかの実装形態では、各ＰＣＢはまた、そのＰＣＢ上の電圧スパイク又は電流スパイクから保護するためのサージ抑制器２６を含み得る。
各ＰＣＢへの入力は、複数の同軸ケーブル３０を含む。図１～図４の例示的な構成では、ＰＣＢごとに６本の同軸ケーブル３１、３２、３３、３４、３５、及び３６がある。同軸ケーブル３０の各々は、エッジめっき２９を使用してＰＣＢに接続することができ、各ケーブルはＰＣＢに接合されてはんだ付けされる。図１～図４では、基板ごとに６本の同軸ケーブルが示されているが、インタポーザ１０は、ＰＣＢごとに６本より多い同軸ケーブル、又はＰＣＢごとに６本より少ない同軸ケーブルを含む場合がある。したがって、図１～図４の例では、インタポーザ１０上に合計３６本の同軸ケーブルが存在する。同軸ケーブルは、同心導電シールドによって囲まれた内部導体を含む。内部導体及び同心導電シールドは、誘電体によって分離される。各同軸ケーブルはまた、非導電性でもある保護外側シースも含む。電流は各同軸ケーブル３０の内部導体を通過し、同心導電シールドは電流の戻り経路として作用する。例えば、フォースハイ（又は正）電流は内部導体を通過することができ、フォースロー（又は負）電流は外部導体を通過することができ、フォースハイ電流及びフォースロー電流は異なる極性を有する電流に対応する。中心導体及び同心導電性シールドを使用して、それぞれ、フォース電流の高フォース電流信号及び低フォース電流信号をそれぞれ伝送することにより、インダクタンスキャンセル効果により、同軸ケーブル内のインダクタンスを制限又は低減することができる。加えて、２ミル（０．５ミリメートル（ｍｍ））～１０ミル（０．２５ｍｍ）の範囲などの薄い誘電体もまた、インダクタンスキャンセレイションに寄与し得る。
ＰＣＢ用の同軸ケーブルは、エッジめっき技法を介してＰＣＢ内の導電性導管に電気的に接続されている。例えば、同軸ケーブルの内部導体は、ＰＣＢ内の導電性導管からなる第１のセットに電気的に接続することができ、この第１のセットは導電性導管のうちの１つ又は複数を含むことができる。同じ同軸ケーブルの外部（又は戻り）導体は、ＰＣＢ内の導電性導管からなる第２のセットに電気的に接続することができ、この第２のセットは第１のセットとは異なる導電性導管のうちの１つ又は複数を含むことができる。異なる同軸ケーブルは、このようにしてＰＣＢ上の導管からなる異なるセットに接続することができる。したがって、ＰＣＢ１７などのＰＣＢに接続された同軸ケーブルからの電流は、そのＰＣＢを通って流れ、戻り経路もＰＣＢを通って流れる。いくつかの実装形態では、異なる極性を有する電流を輸送するＰＣＢ上の導電性導管からなるセットは隣接している。例えば、ＰＣＢ上の導電性導管からなる２つのセットは、同じ極性の電流を輸送することができない。これにより、ＰＣＢ上で少なくともいくらかのインダクティブキャンセレイションを生成し得る。
各ＰＣＢ１２～１７の出力はまた、ばね板アセンブリ４０（図１参照）を含む。各ＰＣＢは、そのような接続を実装するためにエッジめっきを含んでもよい。各ばね板アセンブリ４０は、複数の板４１、４２、４３、及び４４を含む。各板は、ＰＣＢ上の導電性導管のうちの１つ以上に電気的に接続可能な導電性材料を含む。板は、安定した電気接触を提供するほど圧縮可能である予負荷されたばね指を含むことができる。図１及び図３に示すように、いくつかの実装形態では、各ＰＣＢ上に４つのばね板がある。しかし、いくつかの実装形態では、ＰＣＢごとに異なる数のばね板があってもよい。
いくつかの実装形態では、ばね板の各々は、ＰＣＢから得られた電流の一部を試験システムのデバイスインタフェースボード（ＤＩＢ）に輸送するために、対応するＰＣＢに接続されている。ばね板コネクタは、極性が交互になるように配置され得る。例えば、ＰＣＢ上に４個のばね板コネクタが存在する場合、第１板コネクタ４１は、フォースハイ電流経路用であってもよく、第１板コネクタに隣接する第２板コネクタ４２は、フォースロー又は戻り電流経路用であってもよく、第２板コネクタに隣接する第３板コネクタ４３は、フォースハイ電流経路用であってもよく、また、第３板コネクタに隣接する第４板コネクタ４４は、フォースロー又は戻り電流経路用であってもよい。本例では、第１（フォースハイ）板コネクタ４１は、ＰＣＢ内の導電性導管からなる第１のセットに電気的に接続することができ、当該第１のセットは、導電性導管のうち１つ又は複数を含むことができる。第２（フォースロー又は戻り）板コネクタ４２は、ＰＣＢ内の導電性導管からなる第２のセットに電気的に接続することができ、当該第２のセットは、第１のセットとは異なる導電性導管のうち１つ又は複数を含むことができる。第３（フォースハイ）板コネクタ４３は、ＰＣＢ内の導電性導管からなる第３のセットに電気的に接続することができ、当該第３のセットは、第１のセット及び第２のセットとは異なる導電性導管のうち１つ又は複数を含むことができる。第４（フォースロー又は戻り）板コネクタ４４は、ＰＣＢ内の導電性導管からなる第４のセットに電気的に接続することができ、当該第４のセットは、第１のセット、第２のセット、及び第３のセットとは異なる導電性導管のうち１つ又は複数を含むことができる。
図面に示すように、各ＰＣＢ上の同軸ケーブル３０は互いに平行に配置されており、ＰＣＢは互いに平行に配置されており、各ＰＣＢ上のばね板４０は互いに平行に配置されている。さらに、各ＰＣＢ上の同軸ケーブルのグループ（本例では、６本の同軸ケーブル）も互いに平行である。また、各ＰＣＢ上のばね板コネクタのグループ（本例では、４個のばね板コネクタ）も、互いに平行である。これらのような平行接続の使用は、限定されないが、５００アンペア（Ａ）超過、１０００Ａ以上、２０００Ａ以上、又は３０００Ａ以上の電流などの高電流値のサポートを提供する。これらのような平行接続の使用はまた、５００Ａ未満、５Ａ未満、１Ａ未満、及び１桁ミリアンペア範囲内又はそれ未満の電流などの低電流値のサポートを提供する。更に、同軸ケーブルの使用とともに、インタポーザ１０内で力経路と戻り経路とを交互にすることで、インタポーザ内のインダクタンスを、例えば、１００ナノヘンリー（ｎＨ）から６０ｎＨ以下に制限又は低減することができる。複数の平行経路はまた、インタポーザ内の抵抗を制限又は低減するように機能する。
この点に関して、図１～図４に示す例では、インタポーザ１０を通過する２０００Ａのパルス電流が存在し得る。例えば、それぞれインタポーザ１０を通過する力及び戻りに対し２０００アンペアのパルス電流があってもよい。この場合、３６本の同軸ケーブル（ＰＣＢ毎に６本）があり、その各々が５５Ａのパルス電流を輸送する。６個のＰＣＢがあり、それぞれが３００Ａのパルス電流を輸送する。２４個のばね板コネクタがあり、そのうちの１２個は、各々１６６．６Ａのパルス電流を輸送する力コネクタである。したがって、同軸ケーブルの各々は、ＰＣＢの各々及びばね板コネクタの各々とは異なる部分のパルス電流を輸送する。ばね板コネクタの各々は、ＰＣＢの各々及び同軸ケーブルの各々とは異なる部分の電流を輸送し、ＰＣＢの各々は、ＰＣＢの各々及びばね板コネクタの各々とは異なる部分の電流を輸送する。いくつかの実装形態では、異なる数のＰＣＢ、異なる数の同軸ケーブル、及び異なる数のばね板コネクタがあってもよい。例えば、各ばね板コネクタ及び各同軸ケーブルによって伝送される電流の部分が等しくなるようにばね板コネクタの数を増やしてもよい。いくつかの実装形態では、異なるＰＣＢは、異なる数の同軸ケーブル接続部及び異なる数のばね板接続部を含み得る。
同軸ケーブル、ＰＣＢ、及びばね板は、インタポーザアセンブリの抵抗及びインダクタンスを最小化するように構成及び配置されてもよい。例えば、インタポーザの様々な構成をシミュレートするためにコンピュータプログラムを実行することができ、所与の電流又は電流の範囲に対して最も低い抵抗及びインダクタンスを生成する構成を選択することができる。同軸ケーブル、ＰＣＢ、及びばね板は、インタポーザアセンブリの抵抗及びインダクタンスを低減するように構成及び配置されてもよい。例えば、導電性経路の数を増やすが、それらを平行に維持することにより、インタポーザのこれらの特性を低減することができる。ばね板は、インタポーザアセンブリの目標抵抗及び目標インダクタンスを実現するように構成及び配置されてもよい。例えば、インタポーザの構成要素（例えば、ＰＣＢ、同軸接続、及びばね板）の数及び配置を選択することで、インタポーザにおいて具体的な抵抗及びインダクタンスを生成することが可能である。
いくつかの実装形態では、インタポーザ１０は、電気絶縁性絶縁材料からなるシュラウド５０を含む。シュラウド５０は、少なくとも部分的にばね板アセンブリの周りにあり、特に人が導電体と接触する可能性がある領域にある。いくつかの実装形態では、シュラウド５０は、ばね板アセンブリ全体を取り囲む。いくつかの実装形態では、図４に示すように、シュラウド５０は、ばね板アセンブリの側面の周りにあり、ＰＣＢの側面に沿って途中まで延在して、ＰＣＢの側面に沿って存在し得る任意の電気接続部を覆う。
いくつかの実装形態では、インタポーザ１０は、自動試験機器（ＡＴＥ：automatic test equipment）などの試験システムによって試験されるＤＵＴを保持するＤＩＢ又はプローブカードに金又は銅パッドへのブラインド嵌合接続を行うために使用され得る。例えば、ブラインド嵌合接続部は、ＡＴＥの試験ヘッド内にあってもよい。ブラインド嵌合コネクタは、コネクタを正しい嵌合位置に案内する自己整合特徴部を含む。金又は銅パッドへの接続は、それぞれの正の接続がそれぞれの負の接続と隣りになるように極性が交互になってもよく、これによってインダクタンスを低減する。
図５を参照すると、ＡＴＥ７０などの例示的な試験システムは、電流源７１、極性反転器７２、本明細書で説明するタイプのインタポーザ７３、及びＤＩＢ７４を備えることができる。一例では、インタポーザは、２０００Ａ以上のパルス電流に対して１００ｎｈ以下のインダクタンスを有することができる。別の例では、インタポーザは、２０００Ａ以上の電流に対して３ミリオーム（ｍΩ）以下の抵抗を有してもよい。別の例では、インタポーザは、２０００Ａ以上のパルス電流に対して５００ｎＨ以下のインダクタンスを有してもよい。更に別の例では、インタポーザは、２０００Ａ以上のパルス電流に対して１０ｍΩ以下の抵抗を有してもよい。
動作中、電流は、電流源から極性反転器７２を通って流れ、その極性は、同一に維持されるか、試験システムに接続されたＤＵＴを試験するための要件に基づいて変更される。いくつかの例では、極性反転器を省略することができる。極性反転器からの電流出力は、本例ではＤＩＢ７４への電気的及び／又は機械的インタフェースを含むインタポーザ７３に送られる。電流は、同軸ケーブル３０などの同軸ケーブルを介して、極性反転器７２からインタポーザ７３に送られる。次いで、インタポーザからの電流がＤＩＢに流れる。ＤＩＢは、上述したように、試験のためにサイト内ＤＵＴ７５を保持し、インタポーザ７３からの電流を試験のためにサイト内ＤＵＴに分配する。いくつかの実装形態では、本明細書で説明するタイプの複数のインタポーザは、単一のＤＩＢに接続され得る。
いくつかの実装形態では、同軸ケーブルはそれぞれ、１３メートル又は１３．５メートルの長さを有する。しかし、異なる長さを使用してもよい。例えば、同軸ケーブルはそれぞれ、３桁メートル以下で規定される長さを有してもよい。同軸ケーブルはそれぞれ、２桁メートル以下で規定される長さを有してもよい。同軸ケーブルはそれぞれ、１桁メートル以下で規定される長さを有してもよい。同軸ケーブルはそれぞれ、１桁のデシメートル以下で規定される長さを有してもよい。又は、同軸ケーブルはそれぞれ、１桁センチメートル以下で規定される長さを有してもよい。いくつかの実装形態では、特にインタポーザと電流源との距離がより短い実装形態では、同軸ケーブル以外の電気導管を使用してもよい。
ＡＴＥ７０はまた、制御システム７６を含む。制御システムは、本明細書に説明する１つ以上のマイクロプロセッサ又は他の適切な処理デバイスからなるコンピューティングシステムを含み得る。制御システムとＡＴＥ７０の他の構成要素との間の通信は、線７７によって概念的に表される。ＤＩＢ７４は、ＡＴＥによって試験されている又は試験される１つ以上のＤＵＴへの機械的及び電気的インタフェースを含むサイトを有するＰＣＢを含む。電圧を含む電力は、ＤＩＢ内の１つ以上の層を介して、ＤＩＢに接続されたＤＵＴに供給され得る。ＤＩＢ７４はまた、１つ以上の接地層と、ＤＵＴに信号を伝送するための接続されたビアを有する１つ以上の信号層とを含んでもよい。
サイト７５は、パッド、導電性トレース、又はＤＵＴが接続し得る電気的及び機械的接続の他のポイントを含み得る。高電流信号を含む試験信号及び応答信号は、ＤＵＴと試験機器との間のサイトに試験チャネルを介して通じる。ＤＩＢ７４はまた、とりわけ、コネクタ、導電性トレース、導電層、並びに試験機器、サイト７５に接続されたＤＵＴ、及び他の回路の間で信号をルーティングするための回路を含み得る。
制御システム７６は、試験を制御する試験機器（図示せず）と通信する。制御システム７６はまた、試験に必要な極性で電圧／電流を提供するように極性反転器７２を構成してもよい。制御は、所望又は必要の場合には試験中に極性が変更され得るという点で、適応的であり得る。
本明細書に記載する試験システムの全部又は一部及びそれらの様々な変形例は、１つ以上の非一時的機械可読記憶媒体内などの、１つ以上の情報担体内に有形に具現化された１つ以上のコンピュータプログラムを使用して、制御システム７６などの１つ以上のコンピュータによって少なくとも部分的に構成又は制御され得る。コンピュータプログラムは、コンパイラ型又はインタープリタ型言語などの任意の形態のプログラミング言語で記述可能であり、スタンドアロンプログラムとして、又はモジュール、部分、サブルーチン、若しくはコンピューティング環境での使用に好適なその他のユニットとしてなど、任意の形態で配備することができる。コンピュータプログラムは、１つのコンピュータ上で実行するように、又は、一箇所にある複数のコンピュータ上、若しくは、複数箇所に分散し、ネットワークで相互接続する複数のコンピュータ上で実行されるように配備することができる。
本明細書に記載する試験システムの構成又は制御に関連する処置は、本明細書に記載の動作の全部又は一部を制御又は実行するために１つ又は複数のコンピュータプログラムを実行する１つ又は複数のプログラム可能プロセッサによって実行することができる。試験システム及び試験プロセスの全部又は一部は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／若しくはＡＳＩＣ（特定用途向け集積回路）又は機器ハードウェアに局所化された埋込型マイクロプロセッサ（単数又は複数）などの専用論理回路によって構成又は制御され得る。
コンピュータプログラムの実行に適したプロセッサには、例として、汎用マイクロプロセッサ及び専用マイクロプロセッサの両方、並びに、任意の種類のデジタルコンピュータの任意の１つ又は複数のプロセッサが含まれる。一般に、プロセッサは、読み取り専用記憶領域若しくはランダムアクセス記憶領域、又はその双方から、命令及びデータを受信する。コンピュータの諸要素は、命令を実行するための１つ又は複数のプロセッサ、並びに、命令及びデータを記憶するための１つ又は複数の記憶領域デバイスを含む。一般的には、コンピュータはまた、磁気ディスク、光磁気ディスク、又は光ディスクなどの、データを記憶するための大容量記憶デバイスなどの、１つ以上の機械読み取り可能記憶媒体も含むか、あるいは動作可能に結合され、それらの記憶媒体からデータを受け取るか、又はそれらの記憶媒体にデータを転送するか、若しくはその双方を行う。コンピュータプログラム命令及びデータを具現化するのに適した非一時的機械可読記憶媒体は、すべての形態の不揮発性記憶領域を含み、それは、例として、ＥＰＲＯＭ（消去可能プログラマブル読取り専用メモリ）、ＥＥＰＲＯＭ（電気的消去可能プログラマブル読取り専用メモリ）、及びフラッシュ記憶領域デバイスなどの半導体記憶領域デバイス、内部ハードディスク又はリムーバブルディスクなどの磁気ディスク、光磁気ディスク、並びにＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、及びＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が挙げられる。
説明される種々の実装形態の諸要素を組み合わせることにより、上記で具体的に記載されない他の実装形態を形成することができる。諸要素を、それらの動作又はシステム全体の動作に悪影響を及ぼすことなく、前述のシステムから除外してもよい。更に、本明細書に記載の機能を実行するために、様々な別個の要素を、１つ以上の個別の要素に組み合わせることができる。
本明細書で具体的に説明されない他の実装形態もまた、以下の特許請求の範囲内である。
Claims (26)
- 試験システム用のインタポーザであって、
電流源からの電流の第１の部分を輸送するように各々が構成される複数の同軸ケーブルと、
前記同軸ケーブルからなるセットに各々が接続されている複数のプリント回路基板（ＰＣＢ）であって、前記セット内の各同軸ケーブルから電流の前記第１の部分を受け取り、電流の第２の部分を輸送するＰＣＢと、
複数のばね板を備えるばね板アセンブリであって、前記ＰＣＢから得られた電流の第３の部分を、前記試験システムによって試験される試験対象デバイス（ＤＵＴ）に接続するデバイスインタフェースボード（ＤＩＢ）に輸送するように、各ばね板が前記ＰＣＢに接続されている、ばね板アセンブリと
を備え、
各ＰＣＢ上の前記同軸ケーブルは平行に配置され、前記ＰＣＢは平行に配置され、各ＰＣＢ上の前記ばね板は平行に配置される、インタポーザ。 - 前記インタポーザは、２０００アンペア（Ａ）以上の電流に対して１００ナノヘンリー（ｎＨ）以下のインダクタンスを有する、請求項１に記載のインタポーザ。
- 前記インタポーザは、２０００アンペア（Ａ）以上の電流に対して３ミリオーム（ｍΩ）以下の抵抗を有する、請求項１に記載のインタポーザ。
- 前記インタポーザは、２０００アンペア（Ａ）以上の電流に対して５００ナノヘンリー（ｎＨ）以下のインダクタンスを有する、請求項１に記載のインタポーザ。
- 前記インタポーザは、２０００アンペア（Ａ）以上の電流に対して１０ミリオーム（ｍΩ）以下の抵抗を有する、請求項１に記載のインタポーザ。
- 電流の前記第１の部分は、電流の前記第２の部分とは異なる、請求項１に記載のインタポーザ。
- 電流の前記第２の部分は、電流の前記第３の部分とは異なる、請求項１に記載のインタポーザ。
- 電流の前記第１の部分は、電流の前記第３の部分と等しい、請求項１に記載のインタポーザ。
- 電流の前記第２の部分は、前記第３の部分及び前記第１の部分とは異なる、請求項１に記載のインタポーザ。
- 前記ばね板のセットが、各ＰＣＢ上で、隣接するばね板が異なる極性を有するように配置される、請求項１に記載のインタポーザ。
- 各同軸ケーブルは、中心導体と、前記中心導体を取り囲むシールドとを備え、前記シールドは、前記中心導体を通して伝送される電流のための戻りを備え、前記シールド及び前記中心導体は、少なくとも一定のインダクタンスキャンセレイションを実装する、請求項１に記載のインタポーザ。
- 各同軸ケーブルは、中心導体と、前記中心導体を取り囲み、誘電体によって前記中心導体から分離されたシールドとを備え、前記シールドは、前記中心導体を通して伝送される電流のための戻りを備え、前記シールド、前記中心導体、及び前記誘電体の厚さは、インダクタンスキャンセレイションを最大化するように構成される、請求項１に記載のインタポーザ。
- 電気絶縁性の絶縁材料からなるシュラウドを更に備え、
前記シュラウドは、少なくとも部分的に前記ばね板アセンブリの周囲に存在する、請求項１に記載のインタポーザ。 - 前記試験システムの試験ヘッド内のブラインド嵌合接続部の一部を含む、請求項１に記載のインタポーザ。
- 前記ＰＣＢの各々を分離する電気絶縁材を更に備える、請求項１に記載のインタポーザ。
- 各ＰＣＢは、前記ＰＣＢ上の電圧スパイク又は電流スパイクから保護するサージ抑制器を備える、請求項１に記載のインタポーザ。
- 前記同軸ケーブル、前記ＰＣＢ、及び前記ばね板は、前記インタポーザの目標抵抗及び目標インダクタンスを達成するように構成及び配置される、請求項１に記載のインタポーザ。
- 前記インタポーザは、２インチ（５．０８センチメートル（ｃｍ））×３インチ（７．６２ｃｍ）以下の領域内で前記ＤＩＢ上の低インダクタンス銅パッドに接続する、請求項１に記載のインタポーザ。
- 試験システムであって、
試験対象デバイス（ＤＵＴ）に接続するデバイスインタフェースボード（ＤＩＢ）と、
前記ＤＩＢへのブラインド嵌合接続部を含む試験ヘッドであって、前記ブラインド嵌合接続部はインタポーザアセンブリを含む、試験ヘッドと
を備え、
前記インタポーザアセンブリは、
電流源からの電流の第１の部分を各々が輸送するように構成される複数の同軸ケーブルと、
前記同軸ケーブルからなるセットに各々が接続される複数のプリント回路基板（ＰＣＢ）であって、前記セット内の各同軸ケーブルから電流の前記第１の部分を受け取り、電流の第２の部分を輸送するＰＣＢと、
複数のばね板を備えるばね板アセンブリであって、前記ばね板の各々は、ＰＣＢから得られた電流の第３の部分を前記ＤＩＢに輸送するように前記ＰＣＢに接続される、ばね板アセンブリと
を備え、
各ＰＣＢ上の前記同軸ケーブルは平行に配置され、前記ＰＣＢは平行に配置され、各ＰＣＢ上の前記ばね板は平行に配置される、試験システム。 - 前記同軸ケーブルは、２桁メートル以下で規定される長さを有する、請求項１９に記載の試験システム。
- 前記同軸ケーブルは、１桁メートル以下で規定される長さを有する、請求項１９に記載の試験システム。
- 前記同軸ケーブルは、１桁デシメートル以下で規定される長さを有する、請求項１９に記載の試験システム。
- 前記同軸ケーブルは、１桁センチメートルで規定される長さを有する、請求項１９に記載の試験システム。
- 前記同軸ケーブル、前記ＰＣＢ、及び前記ばね板は、前記インタポーザアセンブリの抵抗及びインダクタンスを最小化するように構成及び配置される、請求項１９に記載の試験システム。
- 前記同軸ケーブル、前記ＰＣＢ、及び前記ばね板は、前記インタポーザアセンブリの抵抗及びインダクタンスを低減するように構成及び配置される、請求項１９に記載の試験システム。
- 前記同軸ケーブル、前記ＰＣＢ、及び前記ばね板は、前記インタポーザアセンブリの目標抵抗及び目標インダクタンスを実現するように構成及び配置される、請求項１９に記載の試験システム。
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