JP2023539974A - 量子状態準備回路の生成方法、超伝導量子チップ - Google Patents

Abstract

量子状態準備回路の生成方法、装置、超伝導量子チップ、及び記憶媒体であって、方法は、入力レジスタを配置するステップであって、入力レジスタはｎ個の量子ビットにより構成される、ステップと、ｍ個の補助量子ビットを取得し、且つ複製レジスタと位相レジスタをそれぞれ配置するステップであって、複製レジスタはｍ／２個の補助量子ビットにより構成され、位相レジスタはｍ／２個の補助量子ビットにより構成される、ステップと、入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットを処理して、対角ユニタリ行列量子回路を得るステップと、対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得るステップと、異なる均一制御行列回路を組み合わせて、量子状態準備回路を得るステップと、を含む。

Description

本願は、量子設計技術に関し、特に量子状態準備回路の生成方法、装置、超伝導量子チップ、及び記憶媒体に関する。

本願は、出願番号が第２０２１１０８９３３５４．３号、出願日が２０２１年８月４日である中国特許出願に基づいて提出されており、且つ該中国特許出願の優先権を主張し、該中国特許出願の全内容は、ここに参考として本願に組み込まれている。

超伝導チップ上の量子ビット（Ｑｕｂｉｔ、Ｑｕａｎｔｕｍ Ｂｉｔ）は、量子状態のキャリアであり、量子情報を運び、量子アルゴリズムを実行する。超伝導量子コンピューティングは、動作速度が速いという利点を有し、人々に広く応用されており、量子コンピューティングは、単一ビット論理ゲートコンピューティング、及び２ビット論理ゲートコンピューティングに分けられ、２ビット論理ゲートは、量子状態交換操作、制御されたＮＯＴゲート操作（ＣＮＯＴ、Ｃｏｎｔｒｏｌｌｅｄ－ＮＯＴ ｇａｔｅ ｏｐｅｒａｔｉｏｎ）、及び制御された位相ゲート操作（ＣＰ、Ｃｏｎｔｒｏｌｌｅｄ Ｐｈａｓｅ ｇａｔｅ ｏｐｅｒａｔｉｏｎ）などを含む。この過程において、量子状態準備は、量子アルゴリズムの設計における１つの基礎的且つ重要なステップであるが、関連技術において、量子状態準備回路は、単に補助量子ビットが指数関数的である状況のみを考慮するが、量子状態を準備するときに、指数関数的な補助量子ビットがないことが多く、補助量子ビットの個数が指数関数的である量子状態の準備のみを考慮することは実際の応用シナリオに適合せず、同時に、既存の量子状態準備回路はいずれも標準的な量子状態準備を完了しておらず、実際の使用ニーズに適合することができない。

本願の実施例は量子状態準備回路の生成方法を提供し、前記方法は、
入力レジスタを配置するステップであって、前記入力レジスタはｎ個の量子ビットにより構成される、ステップと、
ｍ個の補助量子ビットを取得し、且つ複製レジスタと位相レジスタをそれぞれ配置するステップであって、前記複製レジスタはｍ／２個の補助量子ビットにより構成され、前記位相レジスタはｍ／２個の補助量子ビットにより構成される、ステップと、
前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットを処理して、対角ユニタリ行列量子回路を得るステップと、
前記対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得るステップと、
異なる均一制御行列回路を組み合わせて、量子状態準備回路を得るステップと、を含む。

本願の実施例は量子状態準備回路の生成装置をさらに提供し、前記装置は、
入力レジスタを配置するように配置される量子準備モジュールであって、前記入力レジスタはｎ個の量子ビットにより構成される、量子準備モジュールと、
ｍ個の補助量子ビットを取得するように配置される量子伝送モジュールと、を含み、
前記量子準備モジュールはさらに、
複製レジスタと位相レジスタとがそれぞれ配置され、前記複製レジスタはｍ／２個の補助量子ビットにより構成され、前記位相レジスタはｍ／２個の補助量子ビットにより構成され、
前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットを処理して、対角ユニタリ行列量子回路を得て、
前記対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得て、
異なる均一制御行列回路を組み合わせて、量子状態準備回路を得るように配置される。

本願の実施例は超伝導量子チップをさらに提供し、前記超伝導量子チップは量子状態準備回路を含み、前記量子状態準備回路は、本願の実施例が提供する量子状態準備回路の生成方法により実現される。

本願の実施例は電子機器をさらに提供し、前記電子機器は、
実行可能命令を記憶することに用いられるメモリと、
前記メモリに記憶された実行可能命令を動作させるときに、本願の実施例が提供する量子状態準備回路の生成方法を実現することに用いられるプロセッサと、を含む。

本願の実施例はコンピュータ可読記憶媒体をさらに提供し、実行可能命令が記憶され、前記実行可能命令がプロセッサによって実行されるときに、本願の実施例が提供する量子状態準備回路の生成方法を実現する。

本願の実施例が提供する量子状態準備回路の生成方法の使用シナリオの模式図である。 本願の実施例が提供する量子状態準備回路の生成装置の構成構造の模式図である。 本願の実施例における量子状態準備回路を配置する１つの過程の模式図である。 本願の実施例における量子状態準備回路のユニタリ行列量子回路フレームワークの模式図である。 本願の実施例における量子状態準備回路を配置する１つの過程の模式図である。 本願の実施例における均一制御行列回路の構造模式図である。 本願の実施例における量子状態準備回路の構造模式図である。 本願の実施例における量子状態準備回路のユニタリ行列量子回路フレームワークの１つの模式図である。

本願の目的、技術的手段、及び利点をより明確にするために、以下、図面と併せて本願をさらに詳細に記述する。記述される実施例は、本願に対する制限とみなされるべきではなく、当業者が創造的な労働を必要としない前提下で取得した全ての他の実施例は、いずれも本願の保護範囲に属するものとする。

以下の記述において、「いくつかの実施例」が言及されており、それらは全ての可能な実施例のサブセットを記述するが、理解できるように、「いくつかの実施例」は、全ての可能な実施例の同じサブセット、又は異なるサブセットであってもよく、且つ矛盾がない場合に相互に組み合わせることができる。

本願の実施例をさらに詳細に説明する前に、本願の実施例に言及される名詞、及び用語を説明する。本願の実施例に言及される名詞、及び用語は以下の解釈に適用される。

１）超伝導量子ビット：ジョセフソン接合を利用して形成された超伝導量子回路である。

２）基づく：実行される操作が依存する条件、又は状態を表すことに用いられ、依存する条件、又は状態を満たすときに、実行される１つ、又は複数の操作はリアルタイムであってもよく、設定された遅延を有してもよく、特に説明がない場合には、実行される複数の操作には実行の前後順序の制限が存在しない。

３）超伝導量子チップ（Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ Ｑｕａｎｔｕｍ Ｃｈｉｐ）：超伝導量子コンピュータの中央プロセッサである。量子コンピュータは、量子力学原理を利用してコンピューティングを行う機械の一種である。量子力学の重ね合わせ原理、及び量子もつれに基づき、量子コンピュータは、比較的高い並行処理能力を有し、古典的なコンピュータでコンピューティングが困難ないくつかの問題を解決することができる。超伝導量子ビットのゼロ抵抗特性と集積回路に近い製造プロセスとによって、超伝導量子ビットを利用して構築された量子コンピューティング体系は、現在、実用的な量子コンピューティングを実現する最も有望な体系の１つである

４）量子回路：一種の量子コンピューティングモデルであり、一連の量子ゲートシーケンスで構成され、且つ量子ゲートによってコンピューティングを完了する。

５）グレイコードパス（Ｇｒａｙ ｃｏｄｅ ｐａｔｈ）：｛０，１｝^ｎにおけるビット列のシーケンスの一種であり、隣接する２つのビット列はちょうど１ビットだけが異なる。

６）漸近上界ο（・）：ｇ（ｎ）＝Ｏ（ｆ（ｎ））は、定数ｃとｎ_０が存在することを表し、全ての整数ｎ≧ｎ_０に対しては、任意の０≦ｇ（ｎ）≦ｃｆ（ｎ）である。

７）漸近下界Ω（・）：ｇ（ｎ）＝Ω（ｆ（ｎ））は、定数ｃとｎ_０が存在することを表し、全ての整数ｎ≧ｎ_０に対しては、任意のｇ（ｎ）≧ｃｆ（ｎ）≧０である。

８）ユニタリ変換（Ｕｎｉｔａｒｙ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）：ユニタリ空間Ｖの等距離変換を指す。∀α、β∈Ｖに対して、条件（σ（α），σ（β））＝（α，β）を満たす線形変換σはユニタリ変換と呼ばれる。ｎ次元ユニタリ空間Ｖの各ユニタリ変換σに対して、いずれもＶの標準的な正規直交基底が存在し、σのこの基底に関する行列は対角形であり、且つ対角線上の要素のモジュラスは１である。

以下、本願の実施例が提供する量子状態準備回路の生成方法を説明する。ここで、図１は本願の実施例が提供する量子状態準備回路の生成方法の使用シナリオの模式図であり、図１に参照されるように、超伝導量子コンピュータは、量子論理を使用して汎用コンピューティングを行う一種の機器である。従来のコンピュータと比較して、超伝導量子コンピュータは、いくつかの特定の問題を解決するときに演算効率を大幅に向上させることができるため、広く注目されている。超伝導量子チップは、関連する半導体プロセス技術を利用して大規模な集積を実現することができ、同時に、超伝導量子ビットは、相互作用制御、選択的操作、及び誤り訂正などの量子コンピューティングを行うのに必要な重要な指標の点で他の物理体系よりも優れた性能を示し、超伝導量子コンピュータを実現する最も有望なプラットフォームの１つである。超伝導量子コンピュータは、主に、超伝導量子チップと、チップの制御、測定に用いられるハードウェアシステムとを含み、ハードウェアシステムは、主に、各種のマイクロ波周波数帯の信号発生器と、各種のマイクロ波周波数帯のデバイスとを含み、フィルター、増幅器、及びアイソレーターなどを含むがこれらに限定されない。ハードウェアシステムは、マイクロ波伝送線が設けられた希釈冷凍機をさらに含む。超伝導量子チップの使用において、異なる量子アルゴリズムを実行できる。量子状態準備は、量子アルゴリズムの設計における１つの基礎的且つ重要なステップであり、関連技術において、量子状態準備回路は、単に補助量子ビットが指数関数的である状況のみを考慮するが、量子状態を準備するときには、指数関数的な補助量子ビットがないことが多く、補助量子ビットの個数が指数関数的である量子状態の準備のみを考慮することは実際の応用シナリオに適合しない。同時に、既存の量子状態準備回路はいずれも標準的な量子状態準備を完了しておらず、実際の使用ニーズに適合することができない。従って、本願の実施例は量子状態準備回路の生成方法を提供し、量子状態準備回路を得ることに用いられ、得られた量子状態準備回路は、量子機械学習、又は物理システムの模擬に応用できる。

以下、本願の実施例の量子状態準備回路の生成装置の構造を詳細に説明する。量子状態準備回路の生成装置は、各種の形態で実施されてもよく、例えば量子状態準備回路の生成装置の処理機能付きの超伝導量子チップであり、量子状態準備回路の生成装置の処理機能が設定されたＩＣチップであってもよく、たとえば図１における超伝導量子チップである。図２は本願の実施例が提供する量子状態準備回路の生成装置の構成構造の模式図であり、理解できるように、図２には、全部の構造ではなく、量子状態準備回路の生成装置の例示的な構造のみが図示されているため、必要に応じて図２に図示されている一部の構造、又は全部の構造を実施することができる。

本願の実施例が提供する量子状態準備回路の生成装置は、少なくとも１つのプロセッサ２０１と、メモリ２０２と、ユーザーインタフェース２０３と、少なくとも１つのネットワークインタフェース２０４とを含む。量子状態準備回路の生成装置におけるそれぞれのコンポーネントはバスシステム２０５を介して共に結合される。理解できるように、バスシステム２０５はこれらのコンポーネント間の接続通信を実現することに用いられる。バスシステム２０５は、データバスを含むことに加えて、電源バス、制御バス、及び状態信号バスをさらに含む。しかし、説明を明確にするために、図２において各種のバスがいずれもバスシステム２０５として表記される。

ここで、ユーザーインタフェース２０３は、ディスプレイ、キーボード、マウス、トラックボール、クリックホイール、キー、ボタン、タッチパッド、又はタッチスクリーンなどを含んでもよい。

理解できるように、メモリ２０２は、揮発性メモリ、又は不揮発性メモリであってもよく、揮発性メモリ、及び不揮発性メモリの両方を含んでもよい。本願の実施例におけるメモリ２０２は、データを記憶して電子機器（例えば端末機器）における超伝導量子チップにおける操作をサポートすることが可能である。これらのデータの例は、例えばオペレーティングシステム、及びアプリケーションプログラムなどの、電子機器の超伝導量子チップ上で操作することに用いられるいかなるコンピュータプログラムをも含む。ここで、オペレーティングシステムは、各種のシステムプログラム、たとえばフレームワーク層、コアライブラリ層、駆動層などを含み、各種の基礎サービスを実現し、及びハードウェアに基づくタスクを処理することに用いられる。アプリケーションプログラムは各種のアプリケーションプログラムを含んでもよい。本願の実施例が提供する電子機器は、各種のタイプの端末機器として実施されてもよく、サーバとして実施されてもよい。

いくつかの実施例において、本願の実施例が提供する量子状態準備回路の生成装置は、ソフトウェアとハードウェアとの組合せ方式を採用して実現されてもよく、一例として、本願の実施例が提供する量子状態準備回路の生成装置は、ハードウェアデコードプロセッサ形態を採用するプロセッサであってもよく、それは、本願の実施例が提供する量子状態準備回路の生成方法を実行するようにプログラミングされる。たとえば、ハードウェアデコードプロセッサ形態のプロセッサは、１つ、又は複数の特定用途向け集積回路（ＡＳＩＣ、Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、デジタル信号プロセッサ（ＤＳＰ、Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、プログラマブル論理デバイス（ＰＬＤ、Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、コンプレックスプログラマブル論理デバイス（ＣＰＬＤ、Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ、Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又は他の電子部品を採用してもよい。

本願の実施例が提供する量子状態準備回路の生成装置がソフトウェアとハードウェアとの組合せを採用して実施される例として、本願の実施例が提供する量子状態準備回路の生成装置は、プロセッサ２０１によって実行されるソフトウェアモジュールの組み合わせとして直接具現化されてもよく、ソフトウェアモジュールは記憶媒体において位置してもよく、記憶媒体はメモリ２０２に位置し、プロセッサ２０１はメモリ２０２におけるソフトウェアモジュールに含まれる実行可能命令を読み取り、必要なハードウェア（たとえば、プロセッサ２０１、及びバス２０５に接続された他のコンポーネントを含む）と組み合わせて本願の実施例が提供する量子状態準備回路の生成方法を完了する。

一例として、プロセッサ２０１は一種の超伝導量子チップであってもよく、信号の処理能力を有し、たとえば汎用プロセッサ、ＤＳＰ、又は他のプログラマブル論理デバイス、ディスクリートゲート、又はトランジスタ論理デバイス、ディスクリートハードウェアコンポーネントなどであり、ここで、汎用プロセッサは、マイクロプロセッサ、又はいかなる通常のプロセッサなどであってもよい。

本願の実施例が提供する量子状態準備回路の生成装置がハードウェアを採用して実施される例として、本願の実施例が提供する量子状態準備回路の生成装置は、ハードウェアデコードプロセッサ形態のプロセッサ２０１を直接採用して実現してもよく、たとえば、１つ、又は複数のＡＳＩＣ、ＤＳＰ、ＰＬＤ、ＣＰＬＤ、ＦＰＧＡ、又は他の電子部品によって実行されて、本願の実施例が提供する量子状態準備回路の生成方法を実現する。

本願の実施例におけるメモリ２０２は、各種のタイプのデータを記憶して量子状態準備回路の生成装置の操作をサポートすることに用いられる。これらのデータの例は、量子状態準備回路の生成装置上で操作することに用いられるいかなる実行可能命令を含み、本願の実施例の量子状態準備回路の生成方法を実現するプログラムは、実行可能命令に含まれてもよい。

いくつかの実施例において、本願の実施例が提供する量子状態準備回路の生成装置は、ソフトウェア方式を採用して実現されてもよく、図２にはメモリ２０２において記憶された量子状態準備回路の生成装置が図示されており、それは、プログラム、及びプラグインなどの形態のソフトウェアであってもよく、且つ一連のモジュールを含み、メモリ２０２において記憶されたプログラムの例としては、量子状態準備回路の生成装置を含んでもよく、量子状態準備回路の生成装置において、量子準備モジュール２０２１と、量子伝送モジュール２０２２とのソフトウェアモジュールが含まれる。量子状態準備回路の生成装置におけるソフトウェアモジュールがプロセッサ２０１によってランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ）に読み取られ且つ実行されるときに、本願の実施例が提供する量子状態準備回路の生成方法を実現する。ここで、量子状態準備回路の生成装置におけるそれぞれのソフトウェアモジュールの機能については以下が含まれる。量子準備モジュール２０２１は、入力レジスタを配置するように配置される。ここで、入力レジスタはｎ個の量子ビットにより構成され、量子伝送モジュール２０２２は、ｍ個の補助量子ビットを取得するように配置され、量子準備モジュール２０２１はさらに、複製レジスタと位相レジスタとがそれぞれ配置される。ここで、複製レジスタはｍ／２個の補助量子ビットにより構成され、位相レジスタはｍ／２個の補助量子ビットにより構成され、入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットを処理して、対角ユニタリ行列量子回路を得て、対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得て、異なる均一制御行列回路を組み合わせて、量子状態準備回路を得るように配置される。

図３に参照されるように、図３は本願の実施例における量子状態準備回路を配置する１つの過程の模式図であり、具体的に以下のステップを含む。

ステップ３０１：入力レジスタを配置し、ここで、入力レジスタはｎ個の量子ビットにより構成される。

ここでは、量子状態準備回路に入力レジスタを配置する。

ステップ３０２：ｍ個の補助量子ビットを取得し、且つ複製レジスタと位相レジスタをそれぞれ配置する。

ここでは、量子状態準備回路に複製レジスタと位相レジスタとがそれぞれ配置されるが、ここで、複製レジスタはｍ／２個の補助量子ビットにより構成され、位相レジスタはｍ／２個の補助量子ビットにより構成される。

ステップ３０３：入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットを処理して、量子状態準備回路に対応する対角ユニタリ行列量子回路を得る。

図４に参照されるように、図４は本願の実施例における量子状態準備回路のユニタリ行列量子回路フレームワークの模式図である。ここで、ｍ個の補助量子ビットは初期で｜０〉である。最初のｎ個の量子ビットは入力レジスタにより構成され、次のｍ／２個の補助量子ビットは複製レジスタにより構成され、最後のｍ／２個の補助量子ビットは位相レジスタにより構成される。該フレームワークは、プレフィックス複製段階、Ｇｒａｙ初期化処理段階、サフィックス複製段階、Ｇｒａｙパス処理段階、及び反転処理段階の５つの段階に分けられる。５つの段階の回路深度は、それぞれＯ（ｌｏｇｍ）、Ｏ（ｌｏｇｍ）、Ｏ（ｌｏｇｍ）、Ｏ（２^ｎ／ｍ）、及びＯ（ｌｏｇｍ＋２^ｎ／ｍ）であり、以下、異なる段階の対角ユニタリ行列量子回路をそれぞれ説明する。

図５に参照されるように、図５は本願の実施例における量子状態準備回路を配置する１つの過程の模式図であり、具体的に以下のステップを含む。

ステップ５０１：入力レジスタと複製レジスタにより量子ビットに対してプレフィックス複製処理を行って、プレフィックス複製段階の対角ユニタリ行列量子回路を得る。

本願のいくつかの実施例において、プレフィックス複製段階の対角ユニタリ行列量子回路の決定過程は、プレフィックス複製段階の対角ユニタリ行列量子回路における制御されたＮＯＴゲートにより、入力レジスタにおける各量子ビットを１回複製して、第１複製結果を得て、入力レジスタにおける各量子ビットを複製レジスタの異なる量子ビット上に複製する（すなわち、入力レジスタにおける各量子ビットを複製レジスタにおいて１回複製する）ことを実現するステップと、プレフィックス複製段階の対角ユニタリ行列量子回路における２つの制御されたＮＯＴゲートにより、入力レジスタにおける各量子ビットと複製レジスタにおける第１複製結果とを複製レジスタにおいて２回複製して、第２複製結果を得るステップと、第２複製結果に基づいて、入力レジスタにおける各量子ビットを反復複製し、入力レジスタにおける各々の量子ビットがｍ／２ｔ個複製されたときに、プレフィックス複製段階の対角ユニタリ行列量子回路の回路深度を決定するステップであって、ここで、ｔは入力レジスタにおける複製する必要がある量子ビットの数量である、ステップと、を含む。例を挙げると、プレフィックス複製段階では、入力レジスタにおける最初のｔ（整数ｔ＝［数１］とする）個のビットｘ_１，ｘ_２…ｘ_ｔをｍ／２ｔ個のコピーとして複製する。

従って、入力レジスタと複製レジスタ上に作用することを実現するユニタリ行列Ｕ_{ｃｏｐｙ，１}は、式１（［数２］）として表されてもよく、

ここで、２つの符号｜・〉は、それぞれ入力レジスタと複製レジスタを表し、且つ等式［数３］

のため、プレフィックス複製段階の対角ユニタリ行列量子回路の回路深度を決定するときに、ＣＮＯＴゲートを利用して各ｘ_ｉをいずれも１回複製する。各ｘ_ｉがいずれも複製レジスタの異なる量子ビット上に複製されるため、全てのＣＮＯＴゲートは、深度が１の回路において並行して実現できる。その後、２つのＣＮＯＴゲートを利用して入力レジスタにおけるｘ_ｉ、及び前のステップにおいて得られた複製レジスタにおけるｘ_ｉを複製レジスタにおいて２回複製する。この２ｔ個のＣＮＯＴゲートは深度が１の回路において並行して実現できる。複製レジスタにおいてｘ_１，ｘ_２…ｘ_ｔのｍ／２ｔ個のコピーを得るまで、この１つの過程を続ける。従って、複製段階の回路深度は［数４］であり、プレフィックス複製段階の対角ユニタリ行列量子回路は、深度が多くともｌｏｇｍのＣＮＯＴ回路Ｕ_{ｃｏｐｙ，１}により実現される必要がある。

ステップ５０２：入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットに対してＧｒａｙ初期化処理を行って、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路を得る。

本願のいくつかの実施例において、入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットに対してＧｒａｙ初期化処理を行って、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路を得るステップは、以下の方式により実現できる。すなわち、位相レジスタとマッチングする第１目標線形関数、及び第１目標線形関数の数量を決定し、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路における制御されたＮＯＴゲートにより、入力レジスタにおける量子ビットと複製レジスタにおける量子ビットとを位相レジスタへ複製し、位相レジスタの目標位置で第１目標線形関数を実行する。第１目標線形関数を実行することにより位相レジスタの各量子ビット上で目標量子状態を実現するときに、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第１回路深度を決定し、位相レジスタにおいて量子ビットの位相回転処理を行い、目標回転ゲートを位相レジスタにおける目標量子ビット上に作用させることを実現するときに、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第２回路深度を決定する。Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第１回路深度と、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第２回路深度との総和に基づいて、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の回路深度を決定する。例を挙げると、Ｇｒａｙ初期化処理段階では、回路の実現は２つのステップに分けられる。ステップＵ_１ではｍ／２個の線形関数ｆ_ｊ１（ｘ）＝〈ｓ（ｊ，１），１〉を実現し、ここでｓ（ｊ，１）はｎビット列であり、下付き文字ｊは該線形関数が位相レジスタのｊ番目のビットで実現されることを表す。ステップ２では、位相レジスタにおいて位相回転を実現し、任意のｎビット列を２つの部分に分割し、最初のｔビットはプレフィックスであり、次のｎ－ｔはサフィックスであり、セット｛ｓ（ｊ，１）：ｊ∈［ｌ］｝のプレフィックスに全てのｌ種のプレフィックスをカバーさせ、且つ各固定されたｊ∈［ｌ］に対しては、セット｛ｓ（ｊ，ｋ）：ｋ∈［２^ｎ／ｌ］｝のサフィックスが全ての可能なサフィックスをカバーする。従って、｛ｓ（ｊ，ｋ）：ｋ∈［２^ｎ／ｌ］｝は、「セット｛ｓ（ｊ，１）：ｊ∈［ｌ］｝におけるビット列の最後の（ｎ－ｔ）ビットが全て０であり、且つセットの各行｛ｓ（ｊ，ｋ）：ｋ∈［２^ｎ／ｌ］｝におけるビット列の最初のｔ個のビットが同じである」という条件を満たす。

ｊ番目のセット［数５］に対しては、その（ｎ－ｔ）－ビットサフィックスを（ｊ’，ｎ－ｔ）－グレイコードにし、ここで、ｊ’＝（（ｊ－１） ｍｏｄ （ｎ－ｔ））＋１∈［ｎ－ｔ］である。任意の［数６］、及び任意のｔ’∈｛ｔ＋１，…，ｎ｝に対しては、以下、ｓ（ｊ，ｋ）、及びｓ（ｊ，ｋ＋１）がｔ’番目のビットでのみ異なることを満たす整数ｊの個数を説明する。整数ｊがセットｎ－ｔをトラバースしたときに、ｓ（ｊ，ｋ）、及びｓ（ｊ，ｋ＋１）がｔ’番目のビットでのみ異なることを満たす整数ｊはちょうど１つだけがある。

整数ｊがセット［数７］をトラバースするときに、ｓ（ｊ，ｋ）、及びｓ（ｊ，ｋ＋１）がｔ’番目のビットでのみ異なることを満たす整数ｊもちょうど１つだけがある。この過程を繰り返すことから分かるように、整数ｊがセット［ｌ］をトラバースしたときに、ｓ（ｊ，ｋ）、及びｓ（ｊ，ｋ＋１）がｔ’番目のビットでのみ異なることを満たす整数ｊは最大で［数８］個である。

ｔ_ｊｋはｓ（ｊ，ｋ）とｓ（ｊ，ｋ＋１）が異なるビットの下付き文字を表すと仮定すると、ステップ５０２の実行が完了した後、位相レジスタの各ビットｊ上で量子状態｜ｆ_ｊ１（ｘ）〉を実現し、ここで、ｆ_ｊ，１（ｘ）＝〈ｓ（ｊ，１），ｘ〉であり、回転ゲート［数９］を位相レジスタのｊ番目の量子ビット上に作用させ、〈ｓ（ｊ，１），ｘ〉＝１であれば、ｊ番目の量子ビットの位相がα_{ｓ（ｊ，１）}回転し、そうでなければ、位相が変化しない。Ｒ_１＝Ｒ（α_{ｓ（ｊ，１）}）を定義する。

回路深度を決定するときに、位相レジスタにおける２^ｔ個の量子ビットの状態は［数１０］に転化される。すなわち、該過程では、位相レジスタにおけるｊ番目の量子ビットを｜ｆ_{（ｊ，１）}（ｘ）〉に転化する。ステップ２では、｜ｘ〉｜ｘ_ｐｒｅ〉｜０^ｍ／２〉に対しては、位相ｆ_ｊ，１（ｘ）・α_{ｓ（ｊ，１）}を追加する。従って、式２（［数１１］）を得ることができる。

以下、本願では、ステップ１であるＵ１を実現する浅層量子回路を説明する。各量子ビットｊ上で合計で１つの変数がｘ_１，ｘ_２…ｘ_ｔの線形関数を実現するため、線形関数の総個数はｌ＝２^ｔである。ｌ≦ｍ／２であるため、全てのｌ個の関数を実現し、位相レジスタにおけるビットの数は十分である。位相レジスタにおける量子ビットｊと対応する線形関数［数１２］に対しては、ＣＮＯＴゲートを利用して入力レジスタと複製レジスタからｘ_ｉ１，ｘ_ｉ２…ｘ_ｉｔを量子ビットｊに複製する。これらのＣＮＯＴゲートの位置を合理的に分配する必要があるだけで、量子回路の深度が小さくなる。ステップ１を［数１３］個の小さなステップに分割することができ、各小さなステップでは［数１４］個の量子ビットｊを処理し、それを量子状態｜〈ｓ（ｊ，１），ｘ〉〉に転化する。合計でｌ＝２^ｔ個の量子ビットを処理する必要があるので、［数１５］個の小さなステップがある。

ビット列ｓ（ｊ，１）が１の位置はｉ∈［ｔ］であり、すなわちｓ（ｊ，１）_ｉ＝１である。ＣＮＯＴゲートを利用してｘ_ｉを量子ビットｊ上に複製する。現在のｔ個の変数ｘ_１，ｘ_２…ｘ_ｔはそれぞれ［数１６］個のコピーを有する。これらのコピーを並行回路の設計に用いるために、位相レジスタにおけるｔ［数１６］個の量子ビットｊをｔ個のブロックに分割し、各ブロックの大きさは［数１６］である。各小さなステップにおいて、ｔ深度の回路を利用し、位相レジスタにおける［数１７］個の量子ビットｊに必要な全ての変数を該量子ビットにおいてコピーできる。第１層において、［数１６］個のｘ_１のコピーに対応する量子ビットをＣＮＯＴゲートの制御ビットとして用い、ｘ_１を１番目のブロックにおける量子ビットにおいてコピーし、［数１６］個のｘ_２のコピーに対応する量子ビットをＣＮＯＴゲートの制御ビットとして用い、ｘ_２を２番目のブロックにおける量子ビットにおいてコピーする。このように類推すると、［数１６］個のｘ_ｔのコピーに対応する量子ビットをＣＮＯＴゲートの制御ビットとしてコピーし、ｘ_ｔをｔ番目のブロックにおける量子ビットにおいてコピーすることになる。第２層において、ブロックを循環的にシフトし、その後、第１層の過程を繰り返し、ｘ_１を２番目のブロックにおいてコピーし、ｘ_２を３番目のブロックにおいてコピーし、…、ｘ_ｔ－１をｔ番目のブロックにおいてコピーし、ｘ_ｔを１番目のブロックにコピーする。このように類推すると、ｔ層の量子回路においてＵ_１を実現できることによって、位相レジスタにおけるｔ［数１６］個の量子ビットはいずれもそれに必要な変数のコピーを得ることになる。

該ステップは合計で［数１８］個の小さなステップを有し、各小さなステップの深度はｔであるため、総深度は、［数１９］であり、ステップ２に対しては、全ての回転ゲートがいずれも同一の量子ビット上に作用しないため、それらを同一層の回路において置くことができ、すなわち回路深度は１である。以上のように、Ｇｒａｙ初期化処理段階の回路深度は２ｌｏｇｍを超えない。

ステップ５０３：入力レジスタと複製レジスタにより量子ビットに対してサフィックス複製処理を行って、サフィックス複製段階の対角ユニタリ行列量子回路を得る。

本願のいくつかの実施例において、入力レジスタと複製レジスタにより量子ビットに対してサフィックス複製処理を行って、サフィックス複製段階の対角ユニタリ行列量子回路を得るステップは、以下の方式により実現できる。すなわち、プレフィックス複製処理された量子ビットに対して復元処理を行い、入力レジスタにおける各々の量子ビットを複製レジスタへｍ／（２（ｎ－ｔ））個複製し、ｍ／（２（ｎ－ｔ））個の複製された量子ビットを、復元処理された量子ビットのサフィックスにおいて追加し、復元処理された各量子ビットのサフィックスがｍ／（２（ｎ－ｔ））個の複製された量子ビットであるときに、サフィックス複製段階の対角ユニタリ行列量子回路の回路深度を決定する。

ここで、先ずプレフィックス複製段階で得られた量子状態を復元し、その後、各量子ビット上で各サフィックス変数ｘ_ｔ＋１，ｘ_ｔ＋２，…，ｘ_ｎの［数２０］個のコピーを実現し、入力レジスタにおける変数ｘ_ｔ＋１，…ｘ_ｎのそれぞれに対して［数２１］個のコピーを複製レジスタへ複製し、深度が多くともｌｏｇｍのＣＮＯＴ回路Ｕ_{ｃｏｐｙ，２}を｜ｘ〉０^ｍ／２〉に作用させることで実現する必要がある。

［数２２］であれば、Ｕ_{ｃｏｐｙ，２}で実現される効果は、［数２３］であり、サフィックス複製段階の演算子はＵ_{ｃｏｐｙ，２}Ｕ^＋ _{ｃｏｐｙ，１}であり、深度は多くとも２ｌｏｇｍである。従って、本段階の演算子Ｕ_{ｃｏｐｙ，２}Ｕ^＋ _{ｃｏｐｙ，１}の作用効果は式３（［数２４］）である。

ステップ５０４：入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットに対してＧｒａｙパス処理を行って、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路を得る。

本願のいくつかの実施例において、入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットに対してＧｒａｙパス処理を行って、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路を得るステップは、以下の方式により実現できる。すなわち、位相レジスタとマッチングする第２目標線形関数、及び第２目標線形関数の数量を決定し、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路における制御されたＮＯＴゲートにより、入力レジスタにおける量子ビットと複製レジスタにおける量子ビットとを位相レジスタへ複製し、位相レジスタの目標位置で第２目標線形関数を実行する。第２目標線形関数を実行することにより位相レジスタの各量子ビット上で目標量子状態を実現するときに、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第１回路深度を決定し、位相レジスタにおいて量子ビットの位相回転処理を行う。目標回転ゲートを位相レジスタにおける目標量子ビット上に作用させることを実現するときに、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第２回路深度を決定し、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第１回路深度と、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第２回路深度との総和に基づいて、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の回路深度を決定する。

Ｇｒａｙパス処理段階において、ｋ番目の段階で実現される変換は、式４（［数２５］）を参照し、ここで、［数２６］且つ［数２７］である。Ｇｒａｙパス処理段階の回路深度は最大で［数２８］である。

パス複製段階が合計で［数２９］回実行されたため、ｓ（ｊ，ｋ）、及びｓ（ｊ，ｋ＋１）は１つのビットだけが異なるので、１つのＣＮＯＴゲートは、前の段階における｜〈ｓ（ｊ，ｋ），ｘ〉〉を｜〈ｓ（ｊ，ｋ＋１），ｘ〉〉に転化することができ、該ＣＮＯＴゲートの制御ビットはｘ_ｔｊｋであり、目標ビットは位相レジスタのｊ番目の量子ビットである。各変数ｘ_ｉを最大で［数３０］個の異なる量子ビットｊ∈［ｌ］の制御ビットとする。入力レジスタ、及び複製レジスタにおいてｘ_ｉの［数３１］個のコピーが含まれるので、上記ステップにおけるＣＮＯＴゲートは、多くとも１層の回路深度において実現できる。上記処理において、単に異なる量子ビット上に作用する単一ビットゲートのみが含まれるため、該ステップは、１層の回路において並行して実現できる。従って、Ｇｒａｙパス処理段階は、多くとも（２^ｎ／ｌ）・（１＋１）≦２・２^ｎ／ｌの深度の回路において実現できる。

ステップ５０５：入力レジスタ、複製レジスタ、及び位相レジスタにより異なる処理段階の対角ユニタリ行列量子回路に対して組み合わせ処理を行って、反転処理段階の対角ユニタリ行列量子回路を得る。

本願のいくつかの実施例においては、入力レジスタ、複製レジスタ、及び位相レジスタにより異なる処理段階の対角ユニタリ行列量子回路に対して組み合わせ処理を行って、反転処理段階の対角ユニタリ行列量子回路を得るステップは、以下の方式により実現できる。すなわち、プレフィックス複製段階の対角ユニタリ行列量子回路、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路、サフィックス複製段階の対角ユニタリ行列量子回路、及びＧｒａｙパス処理段階の対角ユニタリ行列量子回路の組み合わせにより、反転処理段階の対角ユニタリ行列量子回路を決定する。ここで、反転処理段階の対角ユニタリ行列量子回路の回路深度はＯ（ｌｏｇｍ＋２^ｎ／ｍ）である。

ここでは、入力レジスタ、複製レジスタ、及び位相レジスタによりプレフィックス複製段階の対角ユニタリ行列量子回路、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路、サフィックス複製段階の対角ユニタリ行列量子回路、及びＧｒａｙパス処理段階の対角ユニタリ行列量子回路を決定するときに、プレフィックス複製段階の対角ユニタリ行列量子回路、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路、サフィックス複製段階の対角ユニタリ行列量子回路、及びＧｒａｙパス処理段階の対角ユニタリ行列量子回路の組み合わせにより、反転処理段階の対角ユニタリ行列量子回路を決定する。ここで、反転処理段階の回路Ｕ_{ｉｎｖｅｒｓｅ}の回路深度はＯ（ｌｏｇｍ＋２^ｎ／ｍ）であり、且つ以下の変換［数３２］を実現し、反転処理段階の回路深度が前の４つの処理段階（プレフィックス複製段階、Ｇｒａｙ初期化処理段階、サフィックス複製段階、及びＧｒａｙパス処理段階）におけるＣＮＯＴ回路深度の和、すなわち、［数３３］であるため、反転処理段階で実現される変換は以下の［数３４］のように示される。

図４に示される量子状態準備回路における各段階の対角ユニタリ行列量子回路を決定した後、ステップ３０４の実行を継続する。

ステップ３０４：対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得る。

ステップ３０５：異なる均一制御行列回路を組み合わせて、量子状態準備回路を得る。

本願のいくつかの実施例において、対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得るステップは、以下の方式により実現できる。プレフィックス複製段階の対角ユニタリ行列量子回路、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路、サフィックス複製段階の対角ユニタリ行列量子回路、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路、反転処理段階の対角ユニタリ行列量子回路、及び単一ビットゲートを組み合わせて、均一制御行列回路を得る。

本願のいくつかの実施例において、さらに設計された量子状態準備回路を検証することができ、たとえば、量子状態準備回路の回路深度を決定するステップと、目標対角ユニタリ行列により量子状態準備回路の回路深度を検出するステップと、量子状態準備回路の回路深度が目標対角ユニタリ行列を実現できることが検出されたときに、量子状態準備回路により任意の量子状態の準備を実現するステップと、を含む。

たとえば、ｍ個の補助量子ビット（２ｎ≦ｍ≦２^ｎ＋１）を与え、Λ_ｎは、深度がＯ（ｌｏｇｍ＋２^ｎ／ｍ）の量子回路を用いて実現できる。ｍ≧２^ｎ＋１のときに、２^ｎ＋１個の補助量子ビットのみを使用し、このとき、回路深度はＯ（ｎ）である。上記の２つの状況を統合すると、任意の補助量子ビットｍ（≧２ｎ）に対しては、対角ユニタリ行列の回路深度はＯ（ｎ＋２^ｎ／ｍ）である。

図６は本願の実施例における均一制御行列回路の構造模式図であり、図６に示すように、ｎビットの均一制御行列Ｖ_ｎの回路フレームワークにおける［数３５］はいずれもｎ量子ビットの対角ユニタリ行列であり、Ｄ（ｎ）で補助量子ビットの個数がｍであることを表すときに、ｎ量子ビットの対角ユニタリ行列の量子回路深度を実現する（１つのグローバル位相を無視する）。ここで、ＨとＳ（Ｓ^＋）は、１つの単一ビットゲートに合併することができる。Ｖ_１，Ｖ_２，…，Ｖ_ｎのグローバル位相は、１つの単一ビット位相ゲートのみにより実現でき、任意のｎビット量子状態準備回路の回路深度は［数３６］である。

対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得るときに、プレフィックス複製段階の対角ユニタリ行列量子回路、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路、サフィックス複製段階の対角ユニタリ行列量子回路、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路、反転処理段階の対角ユニタリ行列量子回路、及び単一ビットゲートを組み合わせて、均一制御行列回路を得る。

図７は本願の実施例における量子状態準備回路の構造模式図であり、図７に示すように、回路の初期状態は［数３７］である。任意のｋ∈［ｎ］に対しては、Ｖ_ｋはｋ量子ビットの均一制御ゲートを表す。ここで、ｎ量子ビットの均一制御ゲート（Ｕｎｉｆｏｒｍｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｇａｔｅ、ＵＣＧ）Ｖ_ｎは以下の［数３８］のように定義される。
ここで、任意のｋ∈［２^ｎ－１］に対しては、Ｕ^ｋ∈Ｃ^２×２はユニタリ行列である。

任意のｎ量子ビットの均一制御ゲートＶ_ｎの対角サブ行列は、以下の［数３９］のように分解でき、
従って、均一制御行列Ｖ_ｎは、以下の［数４０］の形態に分解できる。
ここで、Ｉ_ｎ－１はｎ－１量子ビットの単位演算子を表す。ｎ量子ビットの対角ユニタリ行列を定義する。
［数４１］

これにより、図４と図６の記述を併せて、異なる均一制御行列回路を組み合わせることにより、量子状態準備回路を得ると同時に、ｍ個の補助量子ビット（２ｎ≦ｍ≦２^ｎ＋１）を与え、Λ_ｎは、深度がＯ（ｌｏｇｍ＋２^ｎ／ｍ）の量子回路を用いて実現できる。ｍ≧２^ｎ＋１のときに、２^ｎ＋１個の補助量子ビットのみを使用し、このとき、回路深度はＯ（ｎ）である。上記の２つの状況を統合すると、任意の補助量子ビットｍ（≧２ｎ）に対しては、対角ユニタリ行列の回路深度はＯ（ｎ＋２^ｎ／ｍ）であり、これにより、補助量子ビットの数がｍ（≧２ｎ）である場合に、量子状態準備の回路深度がＯ（ｎ^２＋２^ｎ／ｍ）であることを決定できる。従って、補助量子ビットの数ｍ∈［２ｎ，Ｏ（２^ｎ／ｎ^２）］であれば、本願が提供する量子状態準備回路の生成方法を利用して生成された量子状態準備回路の回路深度はＯ（２^ｎ／ｍ）である。このとき、回路深度の下界はΩ（２^ｎ／ｍ）であり、回路深度の上界が下界とマッチングする（漸近的な意味では等しい）。従って、本願が提供する量子状態準備回路の生成方法で生成された量子状態準備回路の回路深度は最適であり、生成された量子状態準備回路を使用して量子減衰による影響を効果的に減少させることができる。

本願が提供する量子状態準備回路の生成方法をより良好に説明するために、図８に参照すると、図８は本願の実施例における量子状態準備回路のユニタリ行列量子回路フレームワークの１つの模式図である。以下、ｎ＝８、ｍ＝４を例として、説明を継続すると、ここで、８つの補助量子ビット付きの対角ユニタリ行列Λ_４の量子回路が実現される。後の８つの量子ビットは補助量子ビットであり、且つ初期状態は｜０〉である。最初の４つの量子ビットは入力レジスタにより構成され、次の８つの量子ビットは複製レジスタにより構成され、最後の４つの量子ビットは位相レジスタにより構成される。該フレームワークは、プレフィックス複製段階、Ｇｒａｙ初期化処理段階、サフィックス複製段階、Ｇｒａｙパス処理段階、及び反転処理段階の５つの段階に分けられる。この５つの段階の回路深度はそれぞれ２、３、４、６、及び１１層であり、以下、それぞれ説明する。

プレフィックス複製段階では、回路は、複製レジスタ上でプレフィックスｘ_１ｘ_２の２回のコピーを実現する。すなわち、以下の変換｜ｘ_１ｘ_２ｘ_３ｘ_４〉｜０^８〉→｜ｘ_１ｘ_２ｘ_３ｘ_４〉｜ｘ_１ｘ_２ｘ_１ｘ_２〉｜０^４〉．を実現し、従って、プレフィックス複製段階の回路深度は２である。

Ｇｒａｙ初期化処理段階では、量子状態準備回路は、先ず複製レジスタにおけるプレフィックスのコピーを利用し、位相レジスタの４つのビット上でサフィックスが００の線形関数をそれぞれ実現する。すなわち関数〈００００，ｘ〉、〈１０００，ｘ〉、〈０１００，ｘ〉、〈０１００，ｘ〉を実現し、その後、各関数に対応する位相を追加する。すなわち、以下の変換［数４２］を実現し、これにより、Ｇｒａｙ初期化処理段階の回路深度は３である。

サフィックス複製段階では、先ず複製レジスタ上で初期状態｜０^４〉に復元し、その後、複製レジスタ上でプレフィックスｘ_３ｘ_４の２回のコピーを実現する。すなわち、以下の変換［数４３］を実現し、これにより、サフィックス複製段階の回路深度は４である。

サフィックス複製段階が完了した後、既に全てのサフィックスが００の関数を実現した。続いで、各異なるプレフィックスに対しては、回路は全てのサフィックスを生成する。該過程をより良好に並行して実現するために、Ｇｒａｙパス処理段階では、サフィックスを生成する順序はグレイコードの順序である。１－グレイコードと２－グレイコードは、それぞれ００、１０、１１、０１と００、０１、１１、１０である。位相レジスタの最初の２つの量子ビットで１－グレイコードを実現し、後の２つの量子ビットで２－グレイコードを実現する。１つのサフィックスを毎回実現した後、回転ゲートを利用して相応な位相を追加する必要がある。従って、Ｇｒａｙパス処理段階では、以下の変換［数４４］
を実現し、これにより、Ｇｒａｙパス処理段階の回路深度は６である。

最後に、反転処理段階の目標は、複製レジスタにおける量子ビットと位相レジスタの量子ビットとをその初期状態｜０〉に復元することである。反転処理段階（ステップ１６）は、ステップ１４、１２、１０、９、８、７、６、４、３、２、及び１の逆回路を順番に並べて構成される。これにより、認証でき、反転処理段階では、以下の変換ｅ^{ｉθ（ｘ）}｜ｘ_１ｘ_２ｘ_３ｘ_４〉｜ｘ_１ｘ_２ｘ_１ｘ_２〉｜〈０００１，ｘ〉，〈１００１，ｘ〉，〈０１１０，ｘ〉，〈１１１０，ｘ〉〉→ｅ^{ｉθ（ｘ）}｜ｘ〉｜０^４〉｜０^４〉．を実現し、反転処理段階の回路深度は１１である。

図８における回路は、以下の変換｜ｘ〉｜０^８〉→ｅ^{ｉθ（ｘ）}｜ｘ〉｜０^８〉＝Λ_４｜ｘ〉｜０^８〉を実現したため、図６の回路は対角ユニタリ行列Λ_４の回路の実現である。

以下、本願の実施例が提供する量子状態準備回路の生成装置がソフトウェアモジュールとして実施される例示的な構造について説明を継続する。いくつかの実施例において、図２に示すように、メモリ２０２において記憶された量子状態準備回路の生成装置におけるソフトウェアモジュールは、入力レジスタを配置するように配置される量子準備モジュール２０２１である。ここで、入力レジスタはｎ個の量子ビットにより構成される、量子準備モジュール２０２１と、ｍ個の補助量子ビットを取得するように配置される量子伝送モジュール２０２２と、を含んでもよい。量子準備モジュール２０２１はさらに、複製レジスタと位相レジスタとがそれぞれ配置される。ここで、複製レジスタはｍ／２個の補助量子ビットにより構成され、位相レジスタはｍ／２個の補助量子ビットにより構成され、入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットを処理して、対角ユニタリ行列量子回路を得て、対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得ることにより、異なる均一制御行列回路を組み合わせて、量子状態準備回路を得るように配置される。

いくつかの実施例において、量子準備モジュール２０２１はさらに、入力レジスタと複製レジスタにより量子ビットに対してプレフィックス複製処理を行い、プレフィックス複製段階の対角ユニタリ行列量子回路を得て、入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットに対してＧｒａｙ初期化処理を行い、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路を得て、入力レジスタと複製レジスタにより量子ビットに対してサフィックス複製処理を行い、サフィックス複製段階の対角ユニタリ行列量子回路を得て、入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットに対してＧｒａｙパス処理を行い、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路を得て、入力レジスタ、複製レジスタ、及び位相レジスタにより異なる処理段階の対角ユニタリ行列量子回路に対して組み合わせ処理を行い、反転処理段階の対角ユニタリ行列量子回路を得るように配置される。

いくつかの実施例において、量子準備モジュール２０２１はさらに、プレフィックス複製段階の対角ユニタリ行列量子回路における制御されたＮＯＴゲートにより、入力レジスタにおける各量子ビットを複製レジスタにおいて１回複製し、第１複製結果を得る。プレフィックス複製段階の対角ユニタリ行列量子回路における２つの制御されたＮＯＴゲートにより、入力レジスタにおける各量子ビットと複製レジスタにおける第１複製結果とを複製レジスタにおいて２回複製して、第２複製結果を得る。第２複製結果に基づいて、入力レジスタにおける各量子ビットを反復複製し、入力レジスタにおける各々の量子ビットがｍ／２ｔ個複製されたときに、プレフィックス複製段階の対角ユニタリ行列量子回路の回路深度を決定するように配置される。ここで、ｔは入力レジスタにおける複製する必要がある量子ビットの数量である。

いくつかの実施例において、量子準備モジュール２０２１はさらに、位相レジスタとマッチングする第１目標線形関数、及び第１目標線形関数の数量を決定し、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路における制御されたＮＯＴゲートにより、入力レジスタにおける量子ビットと複製レジスタにおける量子ビットとを位相レジスタへ複製する。位相レジスタの目標位置で第１目標線形関数を実行し、第１目標線形関数を実行することにより位相レジスタの各量子ビット上で目標量子状態を実現するときに、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第１回路深度を決定し、位相レジスタにおいて量子ビットの位相回転処理を行う。目標回転ゲートを位相レジスタにおける目標量子ビット上に作用させることを実現するときに、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第２回路深度を決定し、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第１回路深度と、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第２回路深度との総和に基づいて、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の回路深度を決定するように配置される。

いくつかの実施例において、量子準備モジュール２０２１はさらに、プレフィックス複製処理された量子ビットに対して復元処理を行い、入力レジスタにおける各々の量子ビットを複製レジスタへｍ／（２（ｎ－ｔ））個複製し、ｍ／（２（ｎ－ｔ））個の複製された量子ビットを、復元処理された量子ビットのサフィックスにおいて追加し、復元処理された各量子ビットのサフィックスがｍ／（２（ｎ－ｔ））個の複製された量子ビットであるときに、サフィックス複製段階の対角ユニタリ行列量子回路の回路深度を決定するように配置される。

いくつかの実施例において、量子準備モジュール２０２１はさらに、位相レジスタとマッチングする第２目標線形関数、及び第２目標線形関数の数量を決定し、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路における制御されたＮＯＴゲートにより、入力レジスタにおける量子ビットと複製レジスタにおける量子ビットとを位相レジスタへ複製し、位相レジスタの目標位置で第２目標線形関数を実行する。第２目標線形関数を実行することにより位相レジスタの各量子ビット上で目標量子状態を実現するときに、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第１回路深度を決定し、位相レジスタにおいて量子ビットの位相回転処理を行う。目標回転ゲートを位相レジスタにおける目標量子ビット上に作用させることを実現するときに、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第２回路深度を決定し、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第１回路深度と、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第２回路深度との総和に基づいて、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の回路深度を決定するように配置される。

いくつかの実施例において、量子準備モジュール２０２１はさらに、プレフィックス複製段階の対角ユニタリ行列量子回路、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路、サフィックス複製段階の対角ユニタリ行列量子回路、及びＧｒａｙパス処理段階の対角ユニタリ行列量子回路の組み合わせにより、反転処理段階の対角ユニタリ行列量子回路を決定するように配置される。ここで、反転処理段階の対角ユニタリ行列量子回路の回路深度はＯ（ｌｏｇｍ＋２^ｎ／ｍ）である。

いくつかの実施例において、量子準備モジュール２０２１はさらに、プレフィックス複製段階の対角ユニタリ行列量子回路、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路、サフィックス複製段階の対角ユニタリ行列量子回路、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路、反転処理段階の対角ユニタリ行列量子回路、及び単一ビットゲートを組み合わせて、均一制御行列回路を得るように配置される。

いくつかの実施例において、量子準備モジュール２０２１はさらに、量子状態準備回路の回路深度を決定し、目標対角ユニタリ行列により量子状態準備回路の回路深度を検出し、量子状態準備回路の回路深度が目標対角ユニタリ行列を実現できることが検出されたときに、量子状態準備回路により任意の量子状態の準備を実現するように配置される。

本願の実施例はコンピュータプログラム製品、又はコンピュータプログラムを提供し、該コンピュータプログラム製品、又はコンピュータプログラムはコンピュータ命令（すなわち実行可能命令）を含み、該コンピュータ命令はコンピュータ可読記憶媒体において記憶される。電子機器のプロセッサは、コンピュータ可読記憶媒体から該コンピュータ命令を読み取り、プロセッサは該コンピュータ命令を実行することによって、該電子機器は本願の実施例の上記量子状態準備回路の生成方法を実行する。

本願の実施例はコンピュータ可読記憶媒体を提供し、ここで実行可能命令が記憶され、実行可能命令がプロセッサによって実行されるときに、プロセッサに本願の実施例が提供する量子状態準備回路の生成方法を実行させるようになる。

いくつかの実施例において、コンピュータ可読記憶媒体は、ＦＲＡＭ（登録商標）、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、磁気表面メモリ、光ディスク、又はＣＤ－ＲＯＭなどのメモリであってもよく、上記メモリの１つ、又は任意の組み合わせを含む各種の機器であってもよい。

いくつかの実施例において、実行可能命令は、プログラム、ソフトウェア、ソフトウェアモジュール、スクリプト、又はコードの形態を採用してもよく、任意の形態のプログラミング言語（コンパイル、又はインタープリター言語、又は宣言型言語、又は手続き型言語を含む）に応じて編集され、且つそれは、任意の形態に応じて展開されてもよく、独立したプログラムとして展開されるもの、又はモジュール、コンポーネント、サブルーチン、又はコンピューティング環境中での使用に適する他のユニットとして展開されるものを含む。

一例として、実行可能命令は、必ずしもファイルシステムにおけるファイルに対応するわけではなく、他のプログラム、又はデータを保存するファイルの一部に記憶されてもよく、たとえば、ハイパーテキストマークアップ言語（ＨＴＭＬ、Ｈｙｐｅｒ Ｔｅｘｔ Ｍａｒｋｕｐ Ｌａｎｇｕａｇｅ）文書における１つ、又は複数のスクリプトにおいて記憶されるか、検討されたプログラム専用の単一のファイルにおいて記憶されるか、又は、複数の連動ファイル（たとえば、１つ、又は複数のモジュール、サブプログラム、又はコードの一部を記憶するファイル）において記憶される。

一例として、実行可能命令は、１つの電子機器上で実行されるか、又は１つの場所に位置する複数の電子機器上で実行されるか、さらに、又は、複数の場所に分布し且つ通信ネットワークを介して相互に接続された複数の電子機器上で実行されるように展開されてもよい。

［有利な技術的効果］
本願の実施例は、入力レジスタを配置し、ｍ個の補助量子ビットを取得し、且つ複製レジスタと位相レジスタとがそれぞれ配置される。ここで、複製レジスタはｍ／２個の補助量子ビットにより構成され、位相レジスタはｍ／２個の補助量子ビットにより構成され、入力レジスタ、複製レジスタ、及び位相レジスタにより量子ビットを処理して、量子状態準備回路に対応する対角ユニタリ行列量子回路を得て、対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得る。このように、任意の数量の補助量子ビットにより、設計された量子状態準備回路により量子状態の準備を実現し、量子状態準備回路の深度を効果的に低減させ、量子状態準備回路の深度による量子減衰の欠陥を減少させ、量子プロセッサの性能を高めることが可能である。

以上は、本願の実施例に過ぎず、本願の保護範囲を限定することに用いられるものではなく、本願の精神、及び原則内に行ったいかなる修正、等価置換、及び改良などは、いずれも本願の保護範囲内に含まれるべきである。

２０１ プロセッサ
２０２ メモリ
２０３ ユーザーインタフェース
２０４ ネットワークインタフェース
２０５ バス
２０２１ 量子準備モジュール
２０２２ 量子伝送モジュール

Claims (15)

1. 電子機器によって実行される、量子状態準備回路の生成方法であって、前記方法は、
   入力レジスタを配置するステップであって、前記入力レジスタはｎ個の量子ビットにより構成される、ステップと、
   ｍ個の補助量子ビットを取得し、且つ複製レジスタと位相レジスタをそれぞれ配置するステップであって、前記複製レジスタはｍ／２個の補助量子ビットにより構成され、前記位相レジスタはｍ／２個の補助量子ビットにより構成される、ステップと、
   前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットを処理して、対角ユニタリ行列量子回路を得るステップと、
   前記対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得るステップと、
   異なる均一制御行列回路を組み合わせて、量子状態準備回路を得るステップと、を含む、量子状態準備回路の生成方法。
2. 前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットを処理して、対角ユニタリ行列量子回路を得る前記ステップは、
   前記入力レジスタと前記複製レジスタにより量子ビットに対してプレフィックス複製処理を行って、プレフィックス複製段階の対角ユニタリ行列量子回路を得るステップと、
   前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットに対してＧｒａｙ初期化処理を行って、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路を得るステップと、
   前記入力レジスタと前記複製レジスタにより量子ビットに対してサフィックス複製処理を行って、サフィックス複製段階の対角ユニタリ行列量子回路を得るステップと、
   前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットに対してＧｒａｙパス処理を行って、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路を得るステップと、
   前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより異なる処理段階の対角ユニタリ行列量子回路に対して組み合わせ処理を行って、反転処理段階の対角ユニタリ行列量子回路を得るステップと、を含む、請求項１に記載の方法。
3. 、前記入力レジスタと前記複製レジスタにより量子ビットに対してプレフィックス複製処理を行って、プレフィックス複製段階の対角ユニタリ行列量子回路を得る前記ステップは、
   前記プレフィックス複製段階の対角ユニタリ行列量子回路における制御されたＮＯＴゲートにより、前記入力レジスタにおける各量子ビットを前記複製レジスタにおいて１回複製して、第１複製結果を得るステップと、
   前記プレフィックス複製段階の対角ユニタリ行列量子回路における２つの制御されたＮＯＴゲートにより、前記入力レジスタにおける各量子ビットと前記複製レジスタにおける第１複製結果とを前記複製レジスタにおいて２回複製して、第２複製結果を得るステップと、
   前記第２複製結果に基づいて、前記入力レジスタにおける各量子ビットを反復複製し、前記入力レジスタにおける各々の量子ビットがｍ／２ｔ個複製されたときに、前記プレフィックス複製段階の対角ユニタリ行列量子回路の回路深度を決定するステップであって、ｔは前記入力レジスタにおける複製する必要がある量子ビットの数量である、ステップと、を含む、請求項２に記載の方法。
4. 前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットに対してＧｒａｙ初期化処理を行って、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路を得る前記ステップは、
   前記位相レジスタとマッチングする第１目標線形関数、及び前記第１目標線形関数の数量を決定するステップと、
   Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路における制御されたＮＯＴゲートにより、前記入力レジスタにおける量子ビットと前記複製レジスタにおける量子ビットとを前記位相レジスタへ複製するステップと、
   前記位相レジスタの目標位置で前記第１目標線形関数を実行するステップと、
   前記第１目標線形関数を実行することにより前記位相レジスタの各量子ビット上で目標量子状態を実現するときに、前記Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第１回路深度を決定するステップと、
   前記位相レジスタにおいて量子ビットの位相回転処理を行うステップと、
   目標回転ゲートを前記位相レジスタにおける目標量子ビット上に作用させることを実現するときに、前記Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第２回路深度を決定するステップと、
   前記Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第１回路深度と、前記Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の第２回路深度との総和に基づいて、前記Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路の回路深度を決定するステップと、を含む、請求項２に記載の方法。
5. 前記入力レジスタと前記複製レジスタにより量子ビットに対してサフィックス複製処理を行って、サフィックス複製段階の対角ユニタリ行列量子回路を得る前記ステップは、
   プレフィックス複製処理された量子ビットに対して復元処理を行うステップと、
   前記入力レジスタにおける各々の量子ビットを複製レジスタへｍ／（２（ｎ－ｔ））個複製するステップと、
   ｍ／（２（ｎ－ｔ））個の複製された量子ビットを、復元処理された量子ビットのサフィックスにおいて追加するステップと、
   復元処理された各量子ビットのサフィックスがｍ／（２（ｎ－ｔ））個の複製された量子ビットであるときに、前記サフィックス複製段階の対角ユニタリ行列量子回路の回路深度を決定するステップと、を含む、請求項２に記載の方法。
6. 前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットに対してＧｒａｙパス処理を行って、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路を得る前記ステップは、
   前記位相レジスタとマッチングする第２目標線形関数、及び前記第２目標線形関数の数量を決定するステップと、
   Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路における制御されたＮＯＴゲートにより、前記入力レジスタにおける量子ビットと前記複製レジスタにおける量子ビットとを前記位相レジスタへ複製するステップと、
   前記位相レジスタの目標位置で前記第２目標線形関数を実行するステップと、
   前記第２目標線形関数を実行することにより前記位相レジスタの各量子ビット上で目標量子状態を実現するときに、前記Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第１回路深度を決定するステップと、
   前記位相レジスタにおいて量子ビットの位相回転処理を行うステップと、
   目標回転ゲートを前記位相レジスタにおける目標量子ビット上に作用させることを実現するときに、前記Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第２回路深度を決定するステップと、
   前記Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第１回路深度と、前記Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の第２回路深度との総和に基づいて、前記Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の回路深度を決定するステップと、を含む、請求項２に記載の方法。
7. 前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより異なる処理段階の対角ユニタリ行列量子回路に対して組み合わせ処理を行って、反転処理段階の対角ユニタリ行列量子回路を得る前記ステップは、
   前記プレフィックス複製段階の対角ユニタリ行列量子回路、前記Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路、前記サフィックス複製段階の対角ユニタリ行列量子回路、及び前記Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路の組み合わせにより、前記反転処理段階の対角ユニタリ行列量子回路を決定するステップを含み、
   前記反転処理段階の対角ユニタリ行列量子回路の回路深度はＯ（ｌｏｇｍ＋２^ｎ／ｍ）である、請求項２に記載の方法。
8. 、前記対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得る前記ステップは、
   前記プレフィックス複製段階の対角ユニタリ行列量子回路、前記Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路、前記サフィックス複製段階の対角ユニタリ行列量子回路、前記Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路、前記反転処理段階の対角ユニタリ行列量子回路、及び単一ビットゲートを組み合わせて、均一制御行列回路を得るステップを含む、請求項２に記載の方法。
9. 前記方法は、
   前記量子状態準備回路の回路深度を決定するステップと、
   目標対角ユニタリ行列により前記量子状態準備回路の回路深度を検出するステップと、
   前記量子状態準備回路の回路深度が前記目標対角ユニタリ行列を実現できることが検出されたときに、前記量子状態準備回路により任意の量子状態の準備を実現するステップと、をさらに含む、請求項１に記載の方法。
10. 量子状態準備回路の生成装置であって、前記装置は、
    入力レジスタを配置するように配置される量子準備モジュールであって、前記入力レジスタはｎ個の量子ビットにより構成される、量子準備モジュールと、
    ｍ個の補助量子ビットを取得するように配置される量子伝送モジュールと、を含み、
    前記量子準備モジュールはさらに、
    複製レジスタと位相レジスタとがそれぞれ配置され、前記複製レジスタはｍ／２個の補助量子ビットにより構成され、前記位相レジスタはｍ／２個の補助量子ビットにより構成され、
    前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットを処理して、対角ユニタリ行列量子回路を得て、
    前記対角ユニタリ行列量子回路と単一ビットゲートとを組み合わせて、均一制御行列回路を得て、
    異なる均一制御行列回路を組み合わせて、量子状態準備回路を得るように配置される、量子状態準備回路の生成装置。
11. 前記量子準備モジュールはさらに、
    前記入力レジスタと前記複製レジスタにより量子ビットに対してプレフィックス複製処理を行って、プレフィックス複製段階の対角ユニタリ行列量子回路を得て、
    前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットに対してＧｒａｙ初期化処理を行って、Ｇｒａｙ初期化処理段階の対角ユニタリ行列量子回路を得て、
    前記入力レジスタと前記複製レジスタにより量子ビットに対してサフィックス複製処理を行って、サフィックス複製段階の対角ユニタリ行列量子回路を得て、
    前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより量子ビットに対してＧｒａｙパス処理を行って、Ｇｒａｙパス処理段階の対角ユニタリ行列量子回路を得て、
    前記入力レジスタ、前記複製レジスタ、及び前記位相レジスタにより異なる処理段階の対角ユニタリ行列量子回路に対して組み合わせ処理を行って、反転処理段階の対角ユニタリ行列量子回路を得るように配置される、請求項１０に記載の装置。
12. 前記量子準備モジュールはさらに、
    前記プレフィックス複製段階の対角ユニタリ行列量子回路における制御されたＮＯＴゲートにより、前記入力レジスタにおける各量子ビットを前記複製レジスタにおいて１回複製して、第１複製結果を得て、
    前記プレフィックス複製段階の対角ユニタリ行列量子回路における２つの制御されたＮＯＴゲートにより、前記入力レジスタにおける各量子ビットと前記複製レジスタにおける第１複製結果とを前記複製レジスタにおいて２回複製して、第２複製結果を得て、
    前記第２複製結果に基づいて、前記入力レジスタにおける各量子ビットを反復複製し、前記入力レジスタにおける各々の量子ビットがｍ／２ｔ個複製されたときに、前記プレフィックス複製段階の対角ユニタリ行列量子回路の回路深度を決定するように配置され、ｔは前記入力レジスタにおける複製する必要がある量子ビットの数量である、請求項１１に記載の装置。
13. 超伝導量子チップであって、前記超伝導量子チップは量子状態準備回路を含み、前記量子状態準備回路は請求項１～９のいずれか一項に記載の量子状態準備回路の生成方法により実現される、超伝導量子チップ。
14. 電子機器であって、前記電子機器は、
    実行可能命令を記憶することに用いられるメモリと、
    前記メモリに記憶された実行可能命令を動作させるときに、請求項１～９のいずれか一項に記載の量子状態準備回路の生成方法を実現することに用いられるプロセッサと、を含む、電子機器。
15. コンピュータ可読記憶媒体であって、実行可能命令が記憶され、前記実行可能命令がプロセッサによって実行されるときに、請求項１～９のいずれか一項に記載の量子状態準備回路の生成方法を実現する、コンピュータ可読記憶媒体。

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