CN117196048A - 量子态制备电路生成方法、量子态制备方法以及量子设备 - Google Patents

Abstract

本申请涉及一种量子态制备电路生成方法、量子态制备方法以及量子设备。所述量子态制备电路生成方法包括：基于量子态制备电路的电路制备参数，为量子态制备电路配置输入寄存器，并确定辅助量子比特数；根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器；根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路，量子比特复制方式基于网格限制条件得到；对对角酉矩阵量子电路和单比特量子门进行组合，得到与对角酉矩阵量子电路相对应的均匀控制门电路；基于至少一个均匀控制门电路生成量子态制备电路。采用本方法能够得到有效压缩电路深度的量子态制备电路，实现减少退相干影响。

Description

量子态制备电路生成方法、量子态制备方法以及量子设备

技术领域

本申请涉及量子计算技术领域，特别是涉及一种量子态制备电路生成方法、量子态制备方法以及量子设备。

背景技术

随着量子计算技术的发展，出现了量子态制备技术，量子态制备是指将满足给定条件的数据加载到量子态中，得到量子态数据。

传统技术中，是在无限制条件的情况下，基于输入的量子比特数进行量子态制备电路的设计，得到量子态制备电路，再基于量子态制备电路进行量子态制备的。

然而，现有量子设备的物理实现具有退相干性，也就是说，随着时间的增加，量子系统的相干性会逐渐消失退化为经典系统，发明人认为，针对在量子设备中量子比特的连接性受到网格结构的限制的情况，采用传统技术得到的量子态制备电路的深度大，会导致退相干现象出现，影响量子态制备。

发明内容

基于此，有必要针对上述技术问题，提供一种能够有效压缩电路深度以实现减少退相干影响的量子态制备电路生成方法、装置、计算机设备、计算机可读存储介质和计算机程序产品，并提供一种能够减小退相干影响的量子态制备方法、装置、计算机设备、计算机可读存储介质和计算机程序产品，以及一种能够压缩量子态制备电路深度以避免退相干现象的量子设备。

第一方面，本申请提供了一种量子态制备电路生成方法。所述方法包括：

基于量子态制备电路的电路制备参数，为量子态制备电路配置输入寄存器，并确定辅助量子比特数；

根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器；

根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路，量子比特复制方式基于网格限制条件得到；

对对角酉矩阵量子电路和单比特量子门进行组合，得到与对角酉矩阵量子电路相对应的均匀控制门电路；

基于至少一个均匀控制门电路生成量子态制备电路。

第二方面，本申请还提供了一种量子态制备电路生成装置。所述装置包括：

第一配置模块，用于基于量子态制备电路的电路制备参数，为量子态制备电路配置输入寄存器，并确定辅助量子比特数；

第二配置模块，用于根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器；

电路构建模块，用于根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路，量子比特复制方式基于网格限制条件得到；

电路组合模块，用于对对角酉矩阵量子电路和单比特量子门进行组合，得到与对角酉矩阵量子电路相对应的均匀控制门电路；

处理模块，用于基于至少一个均匀控制门电路生成量子态制备电路。

第三方面，本申请还提供了一种计算机设备。所述计算机设备包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：

基于量子态制备电路的电路制备参数，为量子态制备电路配置输入寄存器，并确定辅助量子比特数；

根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器；

根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路，量子比特复制方式基于网格限制条件得到；

对对角酉矩阵量子电路和单比特量子门进行组合，得到与对角酉矩阵量子电路相对应的均匀控制门电路；

基于至少一个均匀控制门电路生成量子态制备电路。

第四方面，本申请还提供了一种计算机可读存储介质。所述计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以下步骤：

基于量子态制备电路的电路制备参数，为量子态制备电路配置输入寄存器，并确定辅助量子比特数；

根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器；

根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路，量子比特复制方式基于网格限制条件得到；

对对角酉矩阵量子电路和单比特量子门进行组合，得到与对角酉矩阵量子电路相对应的均匀控制门电路；

基于至少一个均匀控制门电路生成量子态制备电路。

第五方面，本申请还提供了一种计算机程序产品。所述计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现以下步骤：

基于量子态制备电路的电路制备参数，为量子态制备电路配置输入寄存器，并确定辅助量子比特数；

根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器；

根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路，量子比特复制方式基于网格限制条件得到；

对对角酉矩阵量子电路和单比特量子门进行组合，得到与对角酉矩阵量子电路相对应的均匀控制门电路；

基于至少一个均匀控制门电路生成量子态制备电路。

第六方面，本申请提供了一种量子态制备方法。所述方法包括：

基于量子态制备电路对电路初始态数据进行量子态制备，得到量子态数据，量子态制备电路通过上述量子态制备电路生成方法实现。

第七方面，本申请提供了一种量子态制备装置。所述装置包括：

制备模块，用于基于量子态制备电路对电路初始态数据进行量子态制备，得到量子态数据，量子态制备电路通过上述量子态制备电路生成方法实现。

第八方面，本申请还提供了一种量子计算机。所述量子计算机包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：

基于量子态制备电路对电路初始态数据进行量子态制备，得到量子态数据，量子态制备电路通过上述量子态制备电路生成方法实现。

第九方面，本申请还提供了一种计算机可读存储介质。所述计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以下步骤：

基于量子态制备电路对电路初始态数据进行量子态制备，得到量子态数据，量子态制备电路通过上述量子态制备电路生成方法实现。

第十方面，本申请还提供了一种计算机程序产品。所述计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现以下步骤：

基于量子态制备电路对电路初始态数据进行量子态制备，得到量子态数据，量子态制备电路通过上述量子态制备电路生成方法实现。

第十一方面，本申请还提供了一种量子设备。所述量子设备通过上述量子态制备电路生成方法实现量子态制备电路。

上述量子态制备电路生成方法、装置、计算机设备、存储介质和计算机程序产品，基于电路制备参数，能够为量子态制备电路配置输入寄存器并确定辅助量子比特数，从而可以根据辅助量子比特数，实现对复制寄存器和目标寄存器的配置，根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，能够在考虑网格限制条件约束的情况下，利用组合技巧构造对角酉矩阵量子电路，进而可以通过对对角酉矩阵量子电路和单比特量子门进行组合，得到均匀控制门电路，基于均匀控制门电路生成量子态制备电路，整个过程，利用辅助量子比特和组合技巧实现了在网格限制条件约束下的量子态制备电路的并行化，能够得到有效地压缩了电路深度的量子态制备电路，实现减少退相干影响。

上述量子态制备方法、装置、量子计算机、存储介质和计算机程序产品，通过利用有效地压缩了电路深度的量子态制备电路，对电路初始态数据进行量子态制备，得到量子态数据，能够减小退相干影响。

上述量子设备，能够得到有效地压缩了电路深度的量子态制备电路，实现减少退相干影响。

附图说明

图1为一个实施例中量子态制备电路生成方法的应用环境图；

图2为一个实施例中量子电路网格约束的限制的示意图；

图3为一个实施例中量子态制备电路生成方法的流程示意图；

图4为一个实施例中n₁n₂-量子比特电路的n₁×n₂-网格限制的示意图；

图5为一个实施例中路径限制的示意图；

图6为一个实施例中任意n-量子比特的量子电路的示意图；

图7为一个实施例中列限制下复制电路的示意图；

图8为一个实施例中控制非门电路的示意图；

图9为一个实施例中量子态制备电路设计的步骤示意图；

图10为一个实施例中量子态制备电路生成装置的结构框图；

图11为一个实施例中计算机设备的内部结构图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

本申请实施例提供的量子态制备电路生成方法，可以应用于如图1所示的应用环境中。包括经典计算机102和量子计算机104。其中，量子计算机104可以通过网络与经典计算机102进行通信，量子计算机是一类遵循量子力学规律进行高速数学和逻辑运算、存储及处理量子信息的物理装置。经典计算机是相对于量子计算机而言的，经典计算机也可以称为普通计算机，是目前已发展成熟的计算设备。量子计算机中的量子比特之间可能是非全连通的，量子计算机中的量子比特的连接性受到限制，即只有部分量子比特之间可以连通。量子计算机只能在具有连通关系的量子比特对之间或单个量子比特上执行量子操作，即双比特量子门作用的量子比特受到图限制。举例说明，如图2所示，在量子计算机中，量子电路常常受到网格约束的限制，只有通过可调整耦合器相连接的两个量子比特可以作用一个双比特量子门。发明人认为，传统的量子态制备电路设计没有考虑在实际量子计算机中，量子比特的连接性受到网格结构的限制，所设计的量子态制备电路的深度大，会导致退相干现象出现，影响量子态制备，因此，可以利用辅助量子比特和组合技巧实现在网格限制条件约束下的量子态制备电路的并行化，得到有效地压缩电路深度的量子态制备电路，实现减少退相干影响。结合图1所示的应用场景，量子态制备电路生成方法可以由图1中的经典计算机执行。

在一个实施例中，经典计算机与量子计算机通信连接，经典计算机基于量子态制备电路的电路制备参数，为量子态制备电路配置输入寄存器，并确定辅助量子比特数，根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器，根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路，量子比特复制方式基于网格限制条件得到，对对角酉矩阵量子电路和单比特量子门进行组合，得到与对角酉矩阵量子电路相对应的均匀控制门电路，基于至少一个均匀控制门电路生成量子态制备电路，将由量子态制备电路构成的量子程序发送给量子计算机执行。

其中，经典计算机102可以但不限于是各种个人计算机、笔记本电脑、智能手机、平板电脑、物联网设备和便携式可穿戴设备，物联网设备可为智能音箱、智能电视、智能空调、智能车载设备等。便携式可穿戴设备可为智能手表、智能手环、头戴设备等。量子计算机104是一类遵循量子力学规律进行高速数学和逻辑运算、存储及处理量子信息的物理装置。

在一个实施例中，如图3所示，提供了一种量子态制备电路生成方法，以该方法应用于图1中的经典计算机102为例进行说明，包括以下步骤：

步骤302，基于量子态制备电路的电路制备参数，为量子态制备电路配置输入寄存器，并确定辅助量子比特数。

其中，量子态制备是指将满足给定条件的数据加载到量子态中，得到量子态数据。量子态制备电路是指用于制备量子态的电路。需要说明的是，本实施例中的量子态制备电路是一种量子计算模型，也被称为量子电路模型，由一系列量子比特门序列组成，并由量子比特门完成计算。本实施例中的量子态制备电路可以被实际的量子元器件实现，量子态制备电路里的每个量子比特门对应实际量子元器件的一个操作。在具体的应用中，量子态制备问题的数学描述如下：给定经典数据(复向量)且该经典数据满足‖v‖₂＝1(模长为1)，设计(n+m)-量子态制备电路QSP，该电路满足：

其中，n为输入的量子比特数，为给定初始态，{|k>:k＝0,1,…,2ⁿ-1}是量子系统的一组计算基，为m个辅助量子比特。

发明人认为，量子态制备问题广泛存在于各类量子机器学习算法中，因此高效地实现量子态制备电路QSP有助于提高量子机器学习算法的效率。并且，由于现有量子设备的物理实现具有退相干性，也就是说，随着时间的增加，量子系统的相干性会逐渐消失最终退化为经典系统。因此为了尽可能减小退相干带来的影响，必须并行化量子电路以减小其电路深度。

其中，量子比特是存储数据的基本单元，通过对量子比特进行相应的操作可实现具体的功能，本实施例中，主要是对量子比特进行相应的操作，实现量子态制备。量子门可以改变其作用的量子比特的状态，从而实现特定的量子操作。按照作用的量子比特数目，量子门可以分为单比特量子门和双比特量子门。单比特量子门只作用在一个特定的量子比特上，只可以改变该量子比特的状态，双比特量子门作用在两个量子比特上，可以改变两个量子比特的状态，如控制非门。

其中，电路制备参数是指用于设计量子态制备电路的参数。比如，电路制备参数具体可以包括量子态制备电路的制备目标以及量子计算机的量子比特参数，制备目标即基于量子态制备电路所需要制备的目标量子态，量子比特参数包括量子比特总数以及量子比特连通关系。输入寄存器是指输入量子比特，即存储输入初始态的量子比特的集合，输入初始态是指输入量子态制备电路的待制备数据。比如，输入初始态具体可以为任意n-量子比特组成的量子比特串，其中的n为输入的量子比特数。辅助量子比特数是指在量子态制备电路中辅助量子比特的数量，量子态制备电路包括输入寄存器和辅助量子比特。

具体的，经典计算机基于量子态制备电路的电路制备参数，可以确定输入的量子比特数，从而可以基于输入的量子比特数以及量子比特连通关系，为量子态制备电路配置输入寄存器，输入寄存器中量子比特数与输入的量子比特数相同。在确定输入的量子比特数后，经典计算机可根据输入的量子比特数和量子比特总数，确定辅助量子比特数。在一个具体的应用中，经典计算机可以将量子比特总数和输入的量子比特数的差值作为辅助量子比特数。

步骤304，根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器。

其中，复制寄存器是指存储复制数据的量子比特的集合。目标寄存器是指存储在量子态制备过程中需要实现的目标函数的量子比特的集合。

具体的，经典计算机会根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器，即将辅助量子比特划分为复制寄存器和目标寄存器。在一个具体的应用中，当辅助量子比特数量为m时，复制寄存器的量子比特数为m/2，目标寄存器的量子比特数为m/2。在另一个具体的应用中，当辅助量子比特数量为m时，复制寄存器的量子比特数为m/3，目标寄存器的量子比特数为m/3，辅助量子比特中剩下m/3个量子比特被划分为辅助寄存器，用于辅助量子态制备，以进一步压缩电路深度。

步骤306，根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路，量子比特复制方式基于网格限制条件得到。

其中，量子比特复制方式是指基于网格限制条件设计的对量子比特进行复制的方式，由于在网格限制条件下，控制非门只能作用于相连的两个量子比特上，若采用传统复制方式进行复制，会导致用于实现复制的复制电路深度大，因此需要基于网格限制条件设计复制电路。比如，量子比特复制方式具体可以为先对量子比特进行列复制，再基于列复制结果进行行复制。传统复制方式为先复制一次，得到第一复制结果，再基于第一复制结果复制两次，得到第二复制结果，再基于第二复制结果复制四次，得到第三复制结果，以此迭代复制的方式，实现量子比特复制。

其中，网格限制条件是指在量子设备中，量子电路常常受到网格约束的限制。举例说明，如图4所示表示的是n₁n₂-量子比特电路的n₁×n₂-网格限制，其中n₁是指网格中单列量子比特数，n₂为网格中单行量子比特数，顶点分别表示n₁×n₂个量子比特，如果两个量子比特在网格中被一条边相连，则控制非门可作用在这两个量子比特上。当n₁或者n₂为1时，网格限制退化为路径限制(如图5所示)。在本申请中，不失一般性假设n₁≥n₂。对角酉矩阵量子电路是指可以通过对角酉矩阵表示的量子电路。举例说明，n-量子比特对角酉矩阵的定义为：其中,diag是指对角矩阵(diagonal matrix)，等矩阵元素可通过基于制备目标对量子态制备电路进行拆分确定。

具体的，经典计算机会根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路。在具体的应用中，对角酉矩阵量子电路的作用是在量子系统的一组计算基的每个向量|x>上，实现如下变换：|x>→e^iθ(x)|x>,即针对一组计算基的每个向量，输出一个对应的带相位的向量，其中的e^iθ(x)是对角酉矩阵量子电路中对角酉矩阵的矩阵元素。

基于此，我们可以定义参数{α_s:s∈{0,1}ⁿ-{0ⁿ}}满足：Σ_s<s,x>α_s＝θ(x),其中，s和x为量子比特串，n为输入的量子比特数，α_s为相位，<s,x>表示量子比特串s与量子比特串x的内积，由此，可以通过生成2ⁿ个量子比特串s所对应的所有相位α_s来实现对角酉矩阵量子电路，2ⁿ个量子比特串s中每个量子比特串s都存在对应的相位α_s。其中，内积可以通过符号<x,y>表示，定义为其中，x＝(x₁,…,x_n)^T,y＝(y₁,…,y_n)^T∈{0,1}ⁿ，加法和乘法是二元域下的运算。

在一个具体的应用中，经典计算机会根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器，以生成2ⁿ个量子比特串s所对应的所有相位α_s为目标进行电路构建，得到对角酉矩阵量子电路。进一步的，经典计算机会根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器，逐步生成2ⁿ个量子比特串s中每个量子比特串s，并在生成每个量子比特串s时实现相应的相位α_s。每个量子比特串s所对应的相位α_s都可以根据Σ_s<s,x>α_s＝θ(x)计算得到，在x可以取非0量子比特串的情况下，针对每个量子比特串x都会有一个对应的等式，通过联立所有等式，即可得到每个量子比特串s所对应的相位α_s。

举例说明，针对2量子比特的情况，量子比特串s可以为01、10、11，量子比特串x也可以为01、10、11，针对量子比特串x为01来说，其对应的等式为<01,01>α_s(01)+<10,01>α_s(10)+<11,01>α_s(11)＝θ(01)，其中<01,01>、<10,01>和<11,01>分别为每个量子比特串s与量子比特串x为01时的内积，α_s(01)、α_s(10)、α_s(11)分别表示每个量子比特串s所对应的相位α_s。

步骤308，对对角酉矩阵量子电路和单比特量子门进行组合，得到与对角酉矩阵量子电路相对应的均匀控制门电路。

其中，单比特量子门只作用在一个特定的量子比特上，只可以改变该量子比特的状态。均匀控制门电路是指可以通过均匀控制门表示的量子电路。举例说明，n-量子比特均匀控制门(Uniformly controlled gate，UCG)V_n定义为：

其中，对于任意k∈[2^n-1]，是酉矩阵。任意n-量子比特的量子电路可分解为n个规模不同的均匀控制门的组合，即其中表示n-k量子比特的单位算子。基于电路分解原理，在忽略一个全局相位的情况下，均匀控制门可以被分解为对角酉矩阵和单比特量子门，即均匀控制门电路包括对角酉矩阵量子电路和单比特量子门。举例说明，均匀控制门可以被分解为3个对角酉矩阵和4个单比特量子门的组合。

具体的，由于任意n-量子比特的量子电路可分解为n个规模不同的均匀控制门的组合，且均匀控制门可以被分解为对角酉矩阵和单比特量子门的组合，因此，在设计量子态制备电路时，经典计算机需要预先基于量子态制备电路的电路制备参数对量子态制备电路进行分解，将量子态制备电路分解为均匀控制门的组合，再对均匀控制门进行分解，将均匀控制门分解为对角酉矩阵和单比特量子门的组合，以便通过先进行电路构建，得到对角酉矩阵量子电路，再对对角酉矩阵量子电路和单比特量子门进行组合的方式，得到与对角酉矩阵量子电路相对应的均匀控制门电路。

步骤310，基于至少一个均匀控制门电路生成量子态制备电路。

具体的，由于任意n-量子比特的量子电路可分解为n个规模不同的均匀控制门的组合，经典计算机在对量子态制备电路进行分解，将量子态制备电路分解为均匀控制门的组合后，就可以在得到均匀控制门电路后，基于至少一个均匀控制门电路生成量子态制备电路。举例说明，假设电路的初始态为任意n-量子比特的量子电路的示意图可以如图6所示，被分解为n个规模不同的均匀控制门的组合。

上述量子态制备电路生成方法，基于电路制备参数，能够为量子态制备电路配置输入寄存器并确定辅助量子比特数，从而可以根据辅助量子比特数，实现对复制寄存器和目标寄存器的配置，根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，能够在考虑网格限制条件约束的情况下，利用组合技巧构造对角酉矩阵量子电路，进而可以通过对对角酉矩阵量子电路和单比特量子门进行组合，得到均匀控制门电路，基于均匀控制门电路生成量子态制备电路，整个过程，利用辅助量子比特和组合技巧实现了在网格限制条件约束下的量子态制备电路的并行化，能够得到有效地压缩了电路深度的量子态制备电路，实现减少退相干影响。

在一个实施例中，量子比特复制方式包括在网格限制条件下对量子比特进行列复制，得到列复制结果，基于列复制结果进行行复制。

其中，列复制是指在列方向上对量子比特进行复制。行复制是指在行方向上对量子比特进行复制。

具体的，量子比特复制方式包括在网格限制条件下对量子比特进行列复制，得到列复制结果，基于列复制结果进行并行行复制。在一个具体的应用中，进行列复制是指单列复制，将量子比特复制到第一列中。并行行复制是指通过控制非门的作用，将第一列中的量子比特复制到每一行中。基于网格限制条件和量子比特复制方式，可以确定实现量子比特复制电路的电路深度。举例说明，在n₁×n₂网格限制下，对于任意x＝x₁x₂…x_n∈{0,1}ⁿ，复制变换 可以被深度为O(n²+n₁+n₂)的CNOT(控制非门，controlled-NOT)电路实现。

在一个具体的应用中，在n₁×n₂网格限制下的量子比特复制方式可以包括以下两个步骤。

步骤1：在第一列限制(n₁-路径限制n)下的复制，即实现如下变换：

即对|x>进行复制，复制到个量子比特上，复制上述变换可由如图7所示的列限制下复制电路实现，在该列限制下复制电路中，通过控制非门的作用，将x₁…x_n分别复制(n₁-n)次，每个控制非门实现一次复制，其中，第一个控制非门从(n,1)作用到(2n，1)的位置，实现对x_n的复制。进一步的，由控制非门在路径限制下的电路实现可知，在列限制下复制电路中的每个控制非门均可被在(n+1)-路径限制下深度为O(n)的控制非门电路实现。因此在n₁-路径限制n下，上述变换的电路深度为

其中，控制非门在路径限制下的电路实现是指在路径限制下，可以被深度和大小均为O(|i-j|)的CNOT电路实现(如图8所示，其中小黑点表示控制位，大圆圈表示目标位)，其中i为控制非门的控制位，j为控制非门的目标位。举例说明，在如图7所示的列限制下复制电路中，第一个控制非门从(n,1)作用到(2n，1)的位置，其中的(n,1)即为控制位，(2n，1)即为目标位。

步骤2：在n₂-路径(i,1)-(i,2)-…-(i,n₂)(网格的第i行)的限制下，将每个量子比特(i,1)复制n₂-1次。对于任意i∈[n₁],该步骤可由深度为O(n₂)的量子电路由于上述n₁个路径限制不相交，因此可以并行实现。

本实施例中，通过基于网格限制条件设计先进行列复制，再基于列复制结果进行行复制的量子比特复制方式，能够减小量子比特复制电路的电路深度，有效地压缩了量子态制备电路的电路深度，实现减少退相干影响。

在一个实施例中，输入寄存器包括前缀部分量子比特和后缀部分量子比特；根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路包括：

根据量子比特复制方式，对输入寄存器中后缀部分量子比特进行复制，将后缀部分量子比特复制到复制寄存器中，得到后缀复制阶段电路；

通过复制寄存器中后缀部分量子比特和目标寄存器进行格雷初始化处理，得到格雷初始化阶段电路；

根据量子比特复制方式，对输入寄存器中前缀部分量子比特进行复制，将前缀部分量子比特复制到复制寄存器中，得到前缀复制阶段电路；

通过复制寄存器中前缀部分量子比特和目标寄存器进行格雷路径处理，得到格雷路径阶段电路；

基于后缀复制阶段电路、格雷初始化阶段电路、前缀复制阶段电路以及格雷路径阶段电路进行求逆处理，得到求逆处理阶段电路；

基于后缀复制阶段电路、格雷初始化阶段电路、前缀复制阶段电路、格雷路径阶段电路以及求逆处理阶段电路，得到对角酉矩阵量子电路。

其中，输入寄存器包括前缀部分量子比特和后缀部分量子比特。比如，当输入寄存器为n-量子比特时，前缀部分量子比特是指在输入寄存器中的前n-p个量子比特，后缀部分量子比特是指输入寄存器中的后p个量子比特，其中的n-p可根据实际的应用场景进行配置。在一个具体的应用中，前缀部分量子比特和后缀部分量子比特的量子比特数量可以相同或者接近。举例说明，当输入寄存器为4-量子比特时，前缀部分量子比特可以是指输入寄存器中的前2个量子比特，后缀部分量子比特是指输入寄存器中的后2个量子比特。

其中，格雷初始化处理主要用于在目标寄存器的每个量子比特上实现格雷初始化阶段相匹配的目标函数以及相位旋转。每个量子比特上所实现的格雷初始化阶段相匹配的目标函数是基于后缀部分量子比特所构成的线性函数。举例说明，目标函数具体可以是基于预先构造的量子比特串集合确定的函数。预先构造的量子比特串集合是基于量子比特串集合需满足条件和格雷码圈(Gray code cycle)进行构建的。

在具体的应用中，与n-量子比特所对应的预先构造的量子比特串集合{0,1}ⁿ可以划分为一个由n比特串组成的2维数组{s(j,k):j∈[2^n-p],k∈[2^p]}，其中，p＝log₂(m/3)，m为辅助量子比特数，则格雷初始化阶段相匹配的目标函数具体可以为f_1,k(x)＝<s(1,k),x>，其中的s(1,k)为2维数组中第一行比特串，x为输入寄存器。相位旋转用于对所实现的目标函数的相位进行改变，每个量子比特上改变的相位可基于量子比特相匹配的目标函数确定。

其中，格雷码圈是{0,1}ⁿ中所有n-比特串的一个序列，在该序列中相邻两个比特串恰好有一个比特不相同，并且该序列中第一个比特串和最后一个比特串也恰有一个比特不同。下面对格雷码圈的构造方式进行举例说明。1-格雷码圈的构造方式如下：定义x¹＝0ⁿ，对于每个i＝1,2,…,2ⁿ-1，通过翻转xⁱ的第t个比特得到xⁱ⁺¹，其中，t表示1-格雷码圈中xⁱ和xⁱ⁺¹不相同的比特的标号，t满足2^t-1|i且对于任意k∈[n]，k-格雷码圈构造方式是：定义y¹＝0ⁿ，对于每个i＝1,2,…,2ⁿ-1，如果t+k-1≤n，则通过翻转yⁱ的第t+k-1个比特得到yⁱ⁺¹，如果t+k-1>n，则通过翻转yⁱ的第t+k-1-n个比特得到yⁱ⁺¹，其中t表示1-格雷码圈中xⁱ和xⁱ⁺¹不相同的比特的标号。进一步举例说明，针对2-比特串的1-格雷码圈可以为00、01、11、10。

在一个具体的应用中，量子比特串集合需满足条件可以包括以下几个：一是数组第一行{s(1,k):k∈[2^p]}中的比特串的前(n-p)位均为0，且数组的每一列{s(j,k):j∈[2^{n -p}]}中的比特串拥有相同的后p个比特。二是 s(j,k)和s(j+1,k)恰有1个比特不同。三是s(1+(l-1)(n-p),k)，s(2+(l-1)(n-p),k),…,s(l(n-p),k)的前缀部分比特分别为1-格雷码，2-格雷码，…,n-p格雷码。

其中，格雷路径处理主要用于在每个处理阶段，在目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换以及相位旋转。比如，在格雷路径处理阶段的第一个处理阶段，主要就是对进行格雷初始化处理所实现的目标函数进行变换。再比如，在格雷路径处理阶段的第二个处理阶段，主要就是对第一个处理阶段所得到的变换后目标函数进行变换。这里的目标函数变换主要是指实现新的目标函数。比如，目标函数变换具体可以为实现基于前缀部分量子比特所构成的线性函数。在具体的应用中，针对预先构造的量子比特串集合所划分的2维数组来说，每个处理阶段的目标函数变换就是分别实现不同行的比特串与输入寄存器的内积。比如，第一个处理阶段所实现的目标函数变换为f_2,k(x)＝<s(2,k),x>，其中的s(2,k)为2维数组中第二行比特串，x为输入寄存器。

具体的，经典计算机会对输入寄存器进行划分，将输入寄存器划分为前缀部分量子比特和后缀部分量子比特，根据量子比特复制方式，对输入寄存器中后缀部分量子比特进行复制，基于后缀复制阶段条件将后缀部分量子比特复制到复制寄存器中，得到后缀复制阶段电路，再通过复制寄存器中后缀部分量子比特和目标寄存器进行格雷初始化处理，以在目标寄存器的每个量子比特上实现格雷初始化阶段相匹配的目标函数以及相位旋转，得到格雷初始化阶段电路，再根据量子比特复制方式，对输入寄存器中前缀部分量子比特进行复制，基于前缀复制阶段条件将前缀部分量子比特复制到复制寄存器中，得到前缀复制阶段电路，再通过复制寄存器中前缀部分量子比特和目标寄存器进行格雷路径处理，以在格雷路径处理的每个处理阶段，在目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换以及相位旋转，得到格雷路径阶段电路。

其中，后缀复制阶段条件是指后缀复制阶段需要复制的后缀部分量子比特数，可基于实际的应用场景进行配置。比如，需要复制的后缀部分量子比特数可以为n-p，其中的n为输入的量子比特数，p＝log₂(m/3)，m为辅助量子比特数。前缀复制阶段条件是指前缀复制阶段需要复制的前缀部分量子比特数，可基于实际的应用场景进行配置。比如，需要复制的前缀部分量子比特数可以为n-p，其中的n为输入的量子比特数，p＝log₂(m/3)，m为辅助量子比特数。

具体的，由于对角酉矩阵量子电路的作用是针对一组计算基的每个向量，输出一个对应的带相位的向量，因此，在得到格雷路径阶段电路后，经典计算机会基于后缀复制阶段电路、格雷初始化阶段电路、前缀复制阶段电路以及格雷路径阶段电路进行求逆处理，以对复制寄存器和目标寄存器进行还原，得到求逆处理阶段电路，再基于后缀复制阶段电路、格雷初始化阶段电路、前缀复制阶段电路、格雷路径阶段电路以及求逆处理阶段电路，得到对角酉矩阵量子电路。

在具体的应用中，基于后缀复制阶段电路、格雷初始化阶段电路、前缀复制阶段电路以及格雷路径阶段电路进行求逆处理包括分别对后缀复制阶段电路、格雷初始化阶段电路、前缀复制阶段电路以及格雷路径阶段电路进行求逆处理，得到每个阶段相应求逆电路，将每个阶段相应求逆电路进行组合，得到求逆处理阶段电路。

举例说明，求逆处理阶段电路可以表示为其中的表示格雷路径阶段电路相应求逆电路，表示前缀复制阶段电路相应求逆电路，表示格雷初始化阶段电路相应求逆电路，表示后缀复制阶段电路相应求逆电路。其中，是指格雷路径阶段电路相应求逆电路可以通过对格雷路径处理的每个处理阶段进行求逆得到。

又举例说明，求逆处理阶段电路也可以表示为其中的表示格雷路径阶段电路相应求逆电路，表示前缀复制阶段电路相应求逆电路，表示格雷初始化阶段电路相应求逆电路，表示后缀复制阶段电路相应求逆电路。其中，是指格雷路径阶段电路相应求逆电路可以通过对格雷路径处理的最后一个处理阶段所得到的目标函数再次进行变换得到。在具体的应用中，针对预先构造的量子比特串集合所划分的2维数组来说，每个处理阶段的目标函数变换就是分别实现不同行的比特串与输入寄存器的内积。则在最后一个处理阶段的目标函数变换就是实现数组中最后一行的比特串与输入寄存器的内积，而对最后一个处理阶段所得到的目标函数再次进行变换即是指实现数组中第一行的比特串与输入寄存器的内积。

本实施例中，根据量子比特复制方式，通过进行后缀复制处理、格雷初始化处理、前缀复制处理、格雷路径处理以及求逆处理，能够利用格雷码圈的性质、复制寄存器和目标寄存器，基于组合技巧构造对角酉矩阵量子电路，实现了在网格限制条件下对对角酉矩阵量子电路的电路深度的压缩。

在一个实施例中，根据量子比特复制方式，对输入寄存器中后缀部分量子比特进行复制，将后缀部分量子比特复制到复制寄存器中，得到后缀复制阶段电路包括：

根据量子比特复制方式，将输入寄存器中后缀部分量子比特进行列复制，复制到复制寄存器中不同量子比特上，得到第一控制非门电路；

将已复制到复制寄存器中不同量子比特上的后缀部分量子比特在行方向上进行迭代复制，直到复制寄存器中后缀部分量子比特的数量满足后缀复制阶段条件，得到第二控制非门电路；

基于第一控制非门电路和第二控制非门电路，得到后缀复制阶段电路。

具体的，后缀复制阶段用于在网格限制条件下将输入寄存器中后缀部分量子比特复制到复制寄存器中，此时，经典计算机会根据量子比特复制方式，将输入寄存器中后缀部分量子比特进行一次列复制，将后缀部分量子比特分别复制到复制寄存器中单列的不同量子比特上，得到第一控制非门电路，再将已复制到复制寄存器中单列的不同量子比特上的后缀部分量子比特在行方向上进行迭代复制，直到复制寄存器中后缀部分量子比特的数量满足后缀复制阶段条件，得到第二控制非门电路，组合第一控制非门电路和第二控制非门电路，得到后缀复制阶段电路。

在一个具体的应用中，在将已复制到复制寄存器中单列的不同量子比特上的后缀部分量子比特在行方向上进行迭代复制时，经典计算机会根据后缀复制阶段条件中需要复制的后缀部分量子比特的数量，确定在行方向上需要复制的行数，需要复制的行数为后缀复制阶段条件中需要复制的后缀部分量子比特的数量减1。

本实施例中，通过根据量子比特复制方式，对后缀部分量子比特先进行列复制再在行方向上进行迭代复制，能够在网格限制条件下减小后缀复制阶段电路的电路深度，有效地压缩了量子态制备电路的电路深度，实现减少退相干影响。

在一个实施例中，通过复制寄存器中后缀部分量子比特和目标寄存器进行格雷初始化处理，得到格雷初始化阶段电路包括：

通过复制寄存器中后缀部分量子比特，在目标寄存器的每个量子比特上实现相匹配的目标函数，得到第三控制非门电路；

基于每个量子比特相匹配的目标函数，分别确定与目标寄存器的每个量子比特相匹配的第一相位；

在目标寄存器的每个量子比特上实现相匹配的第一相位的相位旋转，得到第一相位旋转电路；

基于第三控制非门电路和第一相位旋转电路，得到格雷初始化阶段电路。

其中，相匹配的目标函数是指基于后缀部分量子比特所构成的线性函数，即在进行格雷初始化处理时，需要先将目标寄存器中的量子比特的状态转化为

其中，x_n-p+1,x_n-p+2,…,x_n为后缀部分量子比特，该过程将目标寄存器中的第k个量子比特转化为|f_1,k(x)>，其中的f_1,k(x)＝<s(1,k),x>，其中的s(1,k)表示对预先构造的量子比特串集合进行划分得到的2维数组{s(j,k):j∈[2^n-p],k∈[2^p]}中第一行比特串的第k个比特串，x为输入寄存器，其中，p＝log₂(m/3)，m为辅助量子比特数。

其中，相匹配的第一相位是指与目标函数中比特串所对应的相位，经典计算机是以生成2ⁿ个量子比特串s所对应的所有相位α_s为目标进行电路构建的，因此针对目标函数中的每个比特串，都会存在对应的相位α_s。每个量子比特串s所对应的相位α_s都可以根据Σ_s<s,x>α_s＝θ(x)计算得到，在x可以取非0量子比特串的情况下，针对每个量子比特串x都会有一个对应的等式，通过联立所有等式，即可得到每个量子比特串s所对应的相位α_s。在一个具体的应用中，目标函数可以为f_1,k(x)＝<s(1,k),x>，则目标函数中的比特串是指s(1,k)，其中k∈[2^p]。

具体的，经典计算机会确定在目标寄存器的每个量子比特上需要实现的相匹配的目标函数，再通过复制寄存器中后缀部分量子比特，在目标寄存器的每个量子比特上实现相匹配的目标函数，得到第三控制非门电路，再基于每个量子比特相匹配的目标函数中比特串所对应的相位，分别确定与目标寄存器的每个量子比特相匹配的第一相位，在目标寄存器的每个量子比特上实现相匹配的第一相位的相位旋转，得到第一相位旋转电路，组合第三控制非门电路和第一相位旋转电路，得到格雷初始化阶段电路。

在一个具体的应用中，经典计算机在确定在目标寄存器的每个量子比特上需要实现的相匹配的目标函数后，会分别确定作用在目标寄存器的每个量子比特上的目标量子比特，目标量子比特可以为后缀部分量子比特中至少一个量子比特，也可以为空，进而可以基于目标量子比特与目标寄存器的每个量子比特之间的作用关系，从复制寄存器中选择已复制的后缀部分量子比特，作用到目标寄存器的每个量子比特上，以此在目标寄存器的每个量子比特上实现相匹配的目标函数。需要说明的是，若作用在目标寄存器的量子比特上的目标量子比特为空，表示不需要从复制寄存器中选择已复制的后缀部分量子比特，作用到该量子比特上。

举例说明，假设在目标寄存器的其中一个量子比特上需要实现的相匹配的目标函数为f_1,k(x)＝<s(1,k),x>＝<0000,x>＝<0000,x1x2x3x4>，其中s(1,k)＝0000，x＝x1x2x3x4，经典计算机根据内积结果(0*x1+0*x2+0*x3+0*x4＝0)可知，作用在该量子比特上的目标量子比特为空，从而不需要从复制寄存器中选择量子比特作用到目标寄存器的该量子比特上。

又举例说明，假设在目标寄存器的其中一个量子比特上需要实现的相匹配的目标函数为f_1,k(x)＝<s(1,k),x>＝<0010,x>＝<0010,x1x2x3x4>，其中s(1,k)＝0010，x＝x1x2x3x4，经典计算机根据内积结果(0*x1+0*x2+1*x3+0*x4＝x3)可知，作用在该量子比特上的目标量子比特为x3，进而可以从复制寄存器中选择一个x3作用到目标寄存器的该量子比特上。其中，由于x1x2x3x4为4-量子比特，其后缀部分量子比特可以为x3x4，若后缀阶段复制条件为需要复制的后缀部分量子比特的数量为2，此时复制寄存器中可以为x3x4x3x4。

在一个具体的应用中，在目标寄存器的每个量子比特上实现相匹配的第一相位的相位旋转可以通过旋转门实现，即将旋转门作用在目标寄存器的第k个量子比特上。也就是说，如果<s(1,k),x>＝1，那么目标寄存器上第k个量子比特的相位旋转α_s(1,k)，否则相位不变，其中α_s(1,k)是指与比特串s(1,k)对应的相位。

本实施例中，在通过复制寄存器中后缀部分量子比特，在目标寄存器的每个量子比特上实现相匹配的目标函数时，由于复制寄存器中后缀部分量子比特可以分别作用在目标寄存器的不同量子比特上，因此作用时的电路可以并行实现，从而可以得到压缩电路深度的第三控制非门电路，在目标寄存器的每个量子比特上实现相匹配的第一相位的相位旋转时，由于所有的相位旋转均不作用在同一个量子比特上，因此可以将所有的相位旋转摆放在同一层电路中，实现压缩电路深度。

在一个实施例中，基于每个量子比特相匹配的目标函数，分别确定与目标寄存器的每个量子比特相匹配的第一相位包括：

基于每个量子比特相匹配的目标函数，分别确定与目标寄存器的每个量子比特相对应的量子比特串；

确定与量子比特串对应的相位；

将与量子比特串对应的相位，作为与量子比特串对应的量子比特相匹配的第一相位。

其中，量子比特串是指目标函数中与输入寄存器进行内积的比特串。比如，目标函数为f_1,k(x)＝〈s(1,k),x>时，量子比特串指的是与输入寄存器x内积的s(1,k)。s(1,k)表示该量子比特串是2维数组{s(j,k):j∈[2^n-p],k∈[2^p]}中第一行比特串的第k个比特串，2维数组通过对预先构造的量子比特串集合进行划分得到。

具体的，由于每个量子比特相匹配的目标函数为比特串与输入寄存器进行内积，经典计算机基于每个量子比特相匹配的目标函数，就可以分别确定与目标寄存器的每个量子比特相对应的量子比特串，从而可以根据计算得到的每个量子比特串s所对应的相位α_s，确定与量子比特串对应的相位，将与量子比特串对应的相位，作为与量子比特串对应的量子比特相匹配的第一相位。

本实施例中，能够基于目标函数实现对量子比特相对应的量子比特串的确定，从而可以基于量子比特串实现对量子比特相匹配的第一相位的确定，以便基于第一相位实现相应的相位旋转。

在一个实施例中，根据量子比特复制方式，对输入寄存器中前缀部分量子比特进行复制，将前缀部分量子比特复制到复制寄存器中，得到前缀复制阶段电路包括：

对复制寄存器中经过后缀处理阶段的量子比特进行还原处理；

根据量子比特复制方式，将输入寄存器中前缀部分量子比特进行列复制，复制到复制寄存器中不同量子比特上，得到第四控制非门电路；

将已复制到复制寄存器中不同量子比特上的前缀部分量子比特在行方向上进行迭代复制，直到复制寄存器中前缀部分量子比特的数量满足前缀复制阶段条件，得到第五控制非门电路；

基于第四控制非门电路和第五控制非门电路，得到前缀复制阶段电路。

其中，还原处理是指将后缀复制阶段所得到的量子态还原，还原成后缀复制阶段之前的状态。

具体的，前缀复制阶段用于在网格限制条件下将输入寄存器中前缀部分量子比特复制到复制寄存器中，此时，由于复制寄存器中为经过后缀处理阶段的量子比特，经典计算机需要先对复制寄存器中经过后缀处理阶段的量子比特进行还原处理，将复制寄存器还原成后缀复制阶段之前的状态，再根据量子比特复制方式，将输入寄存器中前缀部分量子比特进行一次列复制，将前缀部分量子比特分别复制到复制寄存器中单列的不同量子比特上，得到第四控制非门，再将已复制到复制寄存器中单列的不同量子比特上的前缀部分量子比特在行方向上进行迭代复制，直到复制寄存器中前缀部分量子比特的数量满足前缀复制阶段条件，得到第五控制非门电路，组合第四控制非门电路和第五控制非门电路，得到前缀复制阶段电路。

在一个具体的应用中，在将已复制到复制寄存器中单列的不同量子比特上的前缀部分量子比特在行方向上进行迭代复制时，经典计算机会根据前缀复制阶段条件中需要在复制寄存器上复制的前缀部分量子比特的数量，确定在行方向上需要复制的行数，需要复制的行数为前缀复制阶段条件中需要在复制寄存器上复制的前缀部分量子比特的数量减1。

本实施例中，通过根据量子比特复制方式，对前缀部分量子比特先进行列复制再在行方向上进行迭代复制，能够在网格限制条件下减小前缀复制阶段电路的电路深度，有效地压缩了量子态制备电路的电路深度，实现减少退相干影响。

在一个实施例中，通过复制寄存器中前缀部分量子比特和目标寄存器进行格雷路径处理，得到格雷路径阶段电路包括：

在格雷路径处理的每个处理阶段，通过复制寄存器中前缀部分量子比特，在目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换，得到当前处理阶段的处理电路；

基于格雷路径处理中每个处理阶段的处理电路，得到格雷路径阶段电路。

其中，格雷路径处理阶段包括2^n-p-1个处理阶段，其中n为输入的量子比特数，p＝log₂(m/3)，m为辅助量子比特数。当前处理阶段相匹配的目标函数变换是指对上一处理阶段所得到的目标函数进行变换，实现新的目标函数。比如，目标函数变换具体可以为实现基于前缀部分量子比特所构成的线性函数。针对第一个处理阶段来说，其上一处理阶段是指的格雷初始化阶段，即在格雷路径处理阶段的第一个处理阶段，主要就是对进行格雷初始化处理所实现的目标函数进行变换。在具体的应用中，针对预先构造的量子比特串集合所划分的2维数组来说，每个处理阶段的目标函数变换就是分别实现不同行的比特串与输入寄存器的内积。比如，第一个处理阶段所实现的目标函数变换为f_2,k(x)＝<s(2,k),x>，其中的s(2,k)为2维数组中第二行比特串，x为输入寄存器。

具体的，在格雷路径处理的每个处理阶段，经典计算机会通过复制寄存器中前缀部分量子比特，对上一处理阶段所得到的目标函数进行变换，在目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换，得到当前处理阶段的处理电路，组合格雷路径处理中每个处理阶段的处理电路，得到格雷路径阶段电路。

本实施例中，通过复制寄存器中前缀部分量子比特，在目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换，能够得到当前处理阶段的处理电路，进而可以基于格雷路径处理中每个处理阶段的处理电路，得到格雷路径阶段电路。

在一个实施例中，通过复制寄存器中前缀部分量子比特，在目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换，得到当前处理阶段的处理电路包括：

基于与当前处理阶段相匹配的目标函数变换，分别确定作用在目标寄存器的每个量子比特上的量子比特控制位以及每个量子比特相匹配的第二相位；

根据量子比特控制位，通过复制寄存器中前缀部分量子比特实现目标函数变换控制，得到目标函数变换电路；

在目标寄存器的每个量子比特上实现相匹配的第二相位的相位旋转，得到第二相位旋转电路；

根据目标函数变换电路和第二相位旋转电路，得到当前处理阶段的处理电路。

其中，相匹配的目标函数变换是指基于前缀部分量子比特所实现的对上一处理阶段的目标函数的变换。量子比特控制位是指对量子比特的改变进行控制的量子比特。比如，量子比特控制位具体可以是指对量子比特的改变进行控制的输入寄存器中量子比特。对量子比特的改变进行控制可以通过控制非门实现，量子比特控制位为控制非门中的控制位，需要被改变的量子比特为目标位。

其中，相匹配的第二相位是指与当前处理阶段的变换后目标函数中比特串所对应的相位。经典计算机是以生成2ⁿ个量子比特串s所对应的所有相位α_s为目标进行电路构建的，因此针对变换后目标函数中的每个比特串，也都会存在对应的相位α_s。每个量子比特串s所对应的相位α_s都可以根据Σ_s<s,x>α_s＝θ(x)计算得到，在x可以取非0量子比特串的情况下，针对每个量子比特串x都会有一个对应的等式，通过联立所有等式，即可得到每个量子比特串s所对应的相位α_s。在一个具体的应用中，变换后目标函数可以为f_2,k(x)＝<s(2,k),x>，则变换后目标函数中的比特串是指s(2,k)，其中k∈[2^p]。

具体的，经典计算机会确定在当前处理阶段的每个量子比特上需要实现的相匹配的目标函数变换，基于与当前处理阶段相匹配的目标函数变换，分别确定作用在目标寄存器的每个量子比特上的量子比特控制位以及每个量子比特相匹配的第二相位，量子比特控制位为前缀部分量子比特中至少一个量子比特，进而可以基于量子比特控制位与目标寄存器的每个量子比特之间的作用关系，从复制寄存器中选择已复制的前缀部分量子比特，作用到目标寄存器的每个量子比特上，以此通过复制寄存器中前缀部分量子比特在目标寄存器的每个量子比特上实现目标函数函数变换，得到目标函数变换电路。

其中，在确定与当前处理阶段相匹配的目标函数变换后，经典计算机可以基于与当前处理阶段相匹配的变换后目标函数中比特串所对应的相位，确定每个量子比特相匹配的第二相位。在具体的应用中，由于变换后目标函数为比特串与输入寄存器的进行内积，经典计算机基于变换后目标函数，可以分别确定当前处理阶段与目标寄存器的每个量子比特相对应的量子比特串，从而可以根据计算得到的每个量子比特串s所对应的相位α_s，确定与量子比特串对应的相位，将与量子比特串对应的相位，作为与量子比特串对应的量子比特相匹配的第二相位。

举例说明，假设在目标寄存器的其中一个量子比特上需要实现的目标函数变换为从f_1,k(x)＝<s(1,k),x>＝<0000,x>＝<0000,x1x2x3x4>变换为f_2k(x)＝<s(2,k),x>＝<1000,x>＝<1000,x1x2x3x4>时，经典计算机根据内积结果(0*x1+0*x2+0*x3+0*x4＝0，1*x1+0*x2+0*x3+0*x4＝x1)可知，作用在该量子比特上的量子比特控制位为x1，进而可以从复制寄存器中选择一个x1作用到目标寄存器的该量子比特上。其中，由于x1x2x3x4为4-量子比特，其前缀部分量子比特可以为x1x2，若后缀阶段复制条件为需要复制的后缀部分量子比特的数量为2，此时复制寄存器中可以为x1x2x1x2。

具体的，在得到目标函数变换电路后，经典计算机会在目标寄存器的每个量子比特上实现相匹配的第二相位的相位旋转，得到第二相位旋转电路，根据目标函数变换电路和第二相位旋转电路，得到当前处理阶段的处理电路。在一个具体的应用中，在目标寄存器的每个量子比特上实现相匹配的第二相位的相位旋转可以通过旋转门实现，即将旋转门作用在目标寄存器的第k个量子比特上。也就是说，如果<s(j,k),x>＝1，那么目标寄存器上第k个量子比特的相位旋转α_s(j,k)，否则相位不变，其中α_s(j,k)是指与比特串s(j,k)对应的相位,j用于表示当前处理阶段，格雷路径处理包括2^n-p-1个处理阶段，其中n为输入的量子比特数，p＝log₂(m/3)，m为辅助量子比特数，j＝2,3,…,2^n-p用于分别表示每个处理阶段，此处格雷初始化阶段可以被看做是j＝1的处理阶段。

本实施例中，能够基于与当前处理阶段相匹配的目标函数变换，分别确定作用在目标寄存器的每个量子比特上的量子比特控制位以及每个量子比特相匹配的第二相位，在根据量子比特控制位，通过复制寄存器中前缀部分量子比特实现目标函数变换控制时，由于复制寄存器中前缀部分量子比特可以分别作用在目标寄存器的不同量子比特上，因此作用时的电路可以并行实现，从而可以得到压缩电路深度的目标函数变换电路，在目标寄存器的每个量子比特上实现相匹配的第二相位的相位旋转时，由于所有的相位旋转均不作用在同一个量子比特上，因此可以将所有的相位旋转摆放在同一层电路中，实现压缩电路深度。

在一个实施例中，量子态制备电路生成方法还包括：

基于辅助量子比特数，为量子态制备电路配置辅助寄存器；

根据量子比特复制方式，对输入寄存器中前缀部分量子比特进行复制，将前缀部分量子比特复制到复制寄存器中，得到前缀复制阶段电路包括：

根据量子比特复制方式，对输入寄存器中前缀部分量子比特进行复制，将前缀部分量子比特复制到复制寄存器中，并将前缀部分量子比特复制到辅助寄存器中，得到前缀复制阶段电路；

通过复制寄存器中前缀部分量子比特和目标寄存器进行格雷路径处理，得到格雷路径阶段电路包括：

通过复制寄存器中前缀部分量子比特、辅助寄存器中前缀部分量子比特和目标寄存器进行格雷路径处理，得到格雷路径阶段电路。

其中，辅助寄存器是指存储辅助数据的量子比特的集合，本实施例中，辅助数据主要是指前缀部分量子比特。辅助寄存器用于辅助量子态制备，以进一步压缩电路深度。

具体的，经典计算机根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器之外，还会配置辅助寄存器。在一个具体的应用中，当辅助量子比特数量为m时，复制寄存器的量子比特数为m/3，目标寄存器的量子比特数为m/3，辅助量子比特中剩下m/3个量子比特被划分为辅助寄存器。在对输入寄存器中前缀部分量子比特进行复制时，经典计算机会对复制寄存器中经过后缀处理阶段的量子比特进行还原处理，根据量子比特复制方式，将输入寄存器中前缀部分量子比特进行列复制，复制到复制寄存器中不同量子比特上，得到第四控制非门电路，将已复制到复制寄存器中不同量子比特上的前缀部分量子比特在行方向上进行迭代复制，直到复制寄存器中前缀部分量子比特的数量满足前缀复制阶段条件，得到第五控制非门电路。

同时，经典计算机会根据量子比特复制方式，将前缀部分量子比特复制到辅助寄存器中，得到第六控制非门电路，进而可以通过组合第四控制非门电路、第五控制非门电路和第六控制非门电路，得到前缀复制阶段电路。

在具体的应用中，经典计算机在根据量子比特复制方式，将前缀部分量子比特复制到辅助寄存器中时也会先将输入寄存器中前缀部分量子比特进行一次列复制，将前缀部分量子比特分别复制到辅助寄存器中单列的不同量子比特上，再将已复制到辅助寄存器中单列的不同量子比特上前缀部分量子比特在行方向上进行迭代复制，直到辅助寄存器中前缀部分量子比特的数量满足前缀复制阶段条件，得到第六控制非门电路。在一个具体的应用中，在将已复制到辅助寄存器中单列的不同量子比特上的前缀部分量子比特在行方向上进行迭代复制时，经典计算机会根据前缀复制阶段条件中需要在辅助寄存器上复制的前缀部分量子比特的数量，确定在行方向上需要复制的行数，需要复制的行数为前缀复制阶段条件中需要在辅助寄存器上复制的前缀部分量子比特的数量减1。

具体的，在格雷路径处理的每个处理阶段，经典计算机会通过复制寄存器中前缀部分量子比特以及辅助寄存器中前缀部分量子比特，在目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换，得到当前处理阶段的处理电路。基于格雷路径处理中每个处理阶段的处理电路，得到格雷路径阶段电路。在具体的应用中，在通过复制寄存器中前缀部分量子比特以及辅助寄存器中前缀部分量子比特，在目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换时，经典计算机会基于与当前处理阶段相匹配的目标函数变换，分别确定作用在目标寄存器的每个量子比特上的量子比特控制位以及每个量子比特相匹配的第二相位，根据量子比特控制位，通过复制寄存器中前缀部分量子比特以及辅助寄存器中前缀部分量子比特实现目标函数变换控制，得到目标函数变换电路，在目标寄存器的每个量子比特上实现相匹配的第二相位的相位旋转，得到第二相位旋转电路，根据目标函数变换电路和第二相位旋转电路，得到当前处理阶段的处理电路。

在一个具体的应用中，量子比特控制位为前缀部分量子比特中至少一个量子比特，经典计算机可以基于量子比特控制位与目标寄存器的每个量子比特之间的作用关系，从复制寄存器或辅助寄存器中选择已复制的前缀部分量子比特，作用到目标寄存器的每个量子比特上，以此通过复制寄存器中前缀部分量子比特和辅助寄存器中量子比特在目标寄存器的每个量子比特上实现目标函数变换，得到目标函数变换电路。

本实施例中，通过引入辅助寄存器进行格雷路径处理，能够利用辅助寄存器对复制寄存器进行辅助，能够有效格雷路径阶段电路的电路深度。

在一个实施例中，提供了一种量子态制备方法，以该方法应用于图1中的量子计算机104为例进行说明，包括以下步骤：

基于量子态制备电路对电路初始态数据进行量子态制备，得到量子态数据，量子态制备电路通过上述量子态制备电路生成方法实现。

其中，电路初始态数据是指需要制备量子态数据的初始数据。比如，电路初始态数据可以为其中的n为输入的量子比特数。再比如，电路初始态数据可以为量子系统的任意一组计算基。

具体的，经典计算机会将由量子态制备电路构成的量子程序发送给量子计算机，量子计算机通过执行量子程序，可以实现基于量子态制备电路对电路初始态数据进行量子态制备，得到量子态数据。

上述量子态制备方法，通过利用有效地压缩了电路深度的量子态制备电路，对电路初始态数据进行量子态制备，得到量子态数据，能够减小退相干影响。

本申请还提供一种应用场景，上述实施例中涉及的量子态制备电路生成方法可以用于任意n-量子比特的量子电路的实现，下面任意n-量子比特的量子电路的设计进行说明，即对上述量子态制备电路生成方法进行说明。首先，对本应用场景下所使用的符号进行定义，本应用场景下所使用的主要符号如表1所示。

表1

具体的，如图9所示，在本应用场景下，量子态制备电路设计可以被拆分为以下三个步骤。步骤1：构造电路框架，将量子态制备电路分解为一系列均匀控制门V₁,V₂,…,V_n；步骤2：将量子态制备电路中每个均匀控制门分解为3个对角酉矩阵和4个单比特量子门；步骤3：在网格限制条件下实现带辅助量子比特的对角酉矩阵量子电路。其中，步骤3具体可以通过生成2ⁿ个量子比特串s所对应的所有相位α_s实现，包括：步骤3.1：后缀复制阶段；步骤3.2：格雷初始化阶段；步骤3.3：前缀复制阶段；步骤3.4：格雷圈阶段；步骤3.5：求逆阶段。由此可知，只要能够在网格限制条件下实现带辅助量子比特的对角酉矩阵量子电路，就可以对对角酉矩阵量子电路和单比特量子门进行组合，得到均匀控制门电路，通过对均匀控制门电路进行组合，就可以生成量子态制备电路。下面分别对每个步骤进行展开说明。

步骤1：构造电路框架，将量子态制备电路分解为一系列均匀控制门V₁,V₂,…,V_n。

首先定义均匀控制门，n-量子比特均匀控制门V_n定义为：

其中，对于任意k∈[2^n-1]，是酉矩阵。任意n-量子比特的量子电路可分解为n个规模不同的均匀控制门的组合，即其中表示n-k量子比特的单位算子。基于电路分解原理，在忽略一个全局相位的情况下，均匀控制门可以被分解为对角酉矩阵和单比特量子门，即均匀控制门电路包括对角酉矩阵量子电路和单比特量子门。在本应用场景下，均匀控制门被分解为3个对角酉矩阵和4个单比特量子门的组合。

步骤2：将量子态制备电路中每个均匀控制门分解为3个对角酉矩阵和4个单比特量子门。

首先，定义n-量子比特对角酉矩阵：由电路分解原理可知，忽略一个全局相位的情况下，均匀控制门可以分解为如下形式：其中的为n-量子比特对角酉矩阵，即量子态制备电路中每个均匀控制门可以分解为3个对角酉矩阵和4个单比特量子门。

步骤3：在网格限制条件下实现带辅助量子比特的对角酉矩阵量子电路。

经过步骤1和步骤2，量子态制备电路已经被分解为一系列对角酉矩阵和一些单比特量子门。因此，仅需实现任意对角酉矩阵的量子电路即可得到量子态制备电路，故在步骤3，在网格限制条件下本应用场景利用辅助量子比特，实现对角酉矩阵量子电路的并行，从而达到降低电路深度的目的。

其中，对角酉矩阵量子电路的作用是在量子系统的一组计算基的每个向量|x>上，实现如下变换：|x>→e^iθ(x)|x>,基于此，我们可以定义参数{α_s:s∈{0,1}ⁿ-{0ⁿ}}满足：Σ_s<s,x>α_s＝θ(x),其中，s和x为量子比特串，n为输入的量子比特数，α_s为相位，<s,x>表示量子比特串s与量子比特串x的内积，由此，可以通过生成2ⁿ个量子比特串s所对应的所有相位α_s来实现对角酉矩阵量子电路，2ⁿ个量子比特串s中每个量子比特串s都存在对应的相位α_s。

首先，我们引入三个在网格限制条件下的电路构造，下述三个电路将会用于步骤3的实现。一是控制非门在路径限制下的电路实现。在路径限制下，可以被深度和大小均为O(|i-j|)的CNOT电路实现(如图8所示)。二是n-量子比特可逆线性变换在路径限制下的电路实现。假设U是n量子比特的可逆线性变换。在n路径限制下，U可以被电路深度为O(n²)的n量子比特CNOT量子电路实现。三是复制变换在网格限制下的电路实现。在n₁×n₂网格限制下，对于任意x＝x₁x₂…x_n∈{0,1}ⁿ，复制变换可以被深度为O(n²+n₁+n₂)的CNOT电路实现。

其中，在n₁×n₂网格限制下的复制变换的实现分为两个步骤。

步骤1：在第一列限制(n₁-路径限制n)下的复制，即实现如下变换：

上述变换可由如图7所示的列限制下复制电路实现，在该列限制下复制电路中，由控制非门在路径限制下的电路实现可知，每个控制非门均可被在(n+1)-路径限制下深度为O(n)的CNOT电路实现。因此在n₁-路径限制下，上述变换的电路深度为

步骤2：在n₂-路径(i,1)-(i,2)-…-(i,n₂)(网格的第i行)的限制下，将每个量子比特(i,1)复制n₂-1次。对于任意i∈[n₁],该步骤可由深度为O(n₂)的量子电路由于上述n₁个路径限制不相交，因此可以并行实现。

进一步的，为了更清楚地描述每个步骤的量子电路构造，本应用场景首先引入一些符号。定义p＝log(m/3)，r＝2^p/(n-t)，x＝x_prex_suf∈{0,1}ⁿ，x_pre＝x₁x₂…x_n-p且x_suf＝x_n-p+1…x_n。其中m为辅助量子比特数，x为输入寄存器中量子比特，x_pre为输入寄存器中前缀部分量子比特，x_suf为输入寄存器中后缀部分量子比特，n为输入的量子比特数，不失一般性地，n₁≥n₂。在设计网格限制下的量子态制备电路之前，本应用场景先引入后续要使用的酉变换的电路实现。不失一般性假设n₂≤2^n/3且如果n₂大于2^n/3，本应用场景仅使用宽度为2^n/3的网格，如果本发明仅使用不超过的辅助量子比特。输入量子比特被称为输入寄存器，记为I＝{ι₁,ι₂,…,ι_n}。辅助量子比特划分为三个寄存器：复制寄存器C：C＝{c₁,c₂,…,c_m/3}、目标寄存器T：T＝{t₁,t₂,…,t_m/3}、辅助寄存器A：A＝{a₁,a₂,…,a_m/3}。

在n₁×n₂-网格中，存在一条长为n+m＝n₁×n₂的路径。这三个寄存器中的量子比特在n+m-路径限制下的排列如下：

R₁:c₁,t₁,c₂,t₂,…,c_n-p,t_n-p,a₁,a₂,…,a_n-p

R₂:c_n-p+1,t_n-p+1,c_n-p+2,t_n-p+2,…,c_2(n-p),t_2(n-p),a_n-p+1,a_n-p+2,…,a_2(n-p)

R_k:c_(k-1)(n-p)+1,t_(k-1)(n-p)+1,c_(k-1)(n-p)+2,t_(k-1)(n-p)+2,…,c_k(n-p),t_k(n-p),a_(k-1)(n-p)+1,a_(k-1)(n-p)+2,…,a_k(n-p)

下面分别对步骤3中所包括的每个细分步骤进行说明。

步骤3.1：后缀复制阶段。

在后缀复制阶段，需要在网格限制下实现将输入寄存器中后p个量子比特x_n-p+1,x_n-p+2,…,x_n复制个拷贝到复制寄存器C中。也就是说，实现在网格限制下，作用在输入寄存器和复制寄存器上的对角酉矩阵U_copy,1：

其中

由复制变换在网格限制下的电路实现可知，在网格限制下，U_copy,1可以被深度为O(p²+n₁+n₂)＝O(log²m+n₁+n₂)的CNOT电路实现。

步骤3.2：格雷初始化阶段。

在格雷初始化阶段，电路实现分为两个步骤。第一步U₁实现m/3个线性函数f_1,k(x)＝<s(1,k),x>，其中s(1,k)为n比特串，下标j表示该线性函数在目标寄存器的第k位实现。第二步在目标寄存器中实现相位旋转。为了清楚地说明在第一步中所实现的线性函数，本应用场景下构造了如下比特串集合。

其中，令p＝log(m/3)。集合{0,1}ⁿ可以划分为一个由n比特串组成的2维数组{s(j,k):j∈[2^n-p],k∈[2^p]}，该2维数组满足如下三个条件：一是数组第一行{s(1,k):k∈[2^p]}中的比特串的前(n-p)位均为0，且数组的每一列{s(j,k):j∈[2^n-p]}中的比特串拥有相同的后p个比特。二是 s(j,k)和s(j+1,k)恰有1个比特不同。三是s(1+(l-1)(n-p),k)，s(2+(l-1)(n-p),k),…,s(l(n-p),k)的前缀部分比特分别为1-格雷码，2-格雷码，…,n-p格雷码。

其中，第一步U₁的目标是在该步骤结束后在目标寄存器的每个量子比特k上实现量子态|f_1,k(x)>，其中f_1,k(x)＝<s(1,k),x>。第二步用于将旋转门作用在目标寄存器的第k个量子比特上。也就是说，如果<s(1,k),x>＝1，那么第k个量子比特的相位旋转α_s(1,k)，否则相位不变。定义R₁＝R(α_s(1,k))。

下面阐明格雷初始化阶段所实现的变换和实现该变换的电路深度。

格雷初始化阶段通常用U_GrayInit表示，它可以完成下面操作：

其中，在路径(网格)限制下，格雷初始化阶段可以被深度为O(log²m)的量子电路实现。

首先说明在第一步U₁中如何实现p个由后缀变量x_n-p+1,x_n-p+2,…,x_n构成的线性函数。在第一步U₁之后，目标寄存器中的2^p个量子比特的状态被转化为即该过程将目标寄存器中的第k个量子比特转化为|f_1,k(x)>。在第二步，对于基|x>_I|x_SufCopy>_C|0^m/3>_T添加相位f_1,k(x)·α_s(1,k)。因此可以得到：

在步骤3.1之后，对于复制寄存器C和目标寄存器T中的量子比特具有如下形式：

其中，c_1+(l-1)p、c_2+(l-1)p、…c_lp分别表示复制寄存器C中量子比特，t_1+(l-1)p、t_2+(l-1)p、…t_lp分别表示目标寄存器T中量子比特，即此时复制寄存器中已经复制了后缀部分量子比特，目标寄存器中仍然是0。

因此，U₁的变换可以写作如下形式：

对于每个变换

为p-量子比特的可逆线性变换，因此在路径(网格)限制下，上述过程可以在被O(p²)深度的CNOT电路实现。由于上述的每个变换的电路约束图互不相交，因此所有变换能够并行实现。故变换U₁可以被在路径(网格)限制下深度为O(p²)的CNOT电路实现。

对于算子R₁，由于所有的旋转门均不作用在同一个量子比特上，因此可以将它们摆放在同一层电路中，即电路深度为1。综上所述，Gray初始化阶段的电路深度不超过O(p²)＝O(log²m)。

步骤3.3：前缀复制阶段。

在前缀复制阶段，首先将后缀复制阶段所得到的量子态还原，然后分别在复制寄存器和辅助寄存器中实现前缀变量x₁,x₂,…,x_n-p的个拷贝。前缀复制阶段与后缀复制阶段类似，此处对其电路构造不再赘述。

前缀复制阶段通常用U_copy,2表示，将输入寄存器中的变量x₁,…,x_n-p各复制个拷贝到复制寄存器和辅助寄存器中，需要将深度至多为O(n²+n₁+n₂)的CNOT电路实现。

U_copy,2所实现的效果为：

其中，|0^m/3>_C表示复制寄存器，|0^m/3>_A表示辅助寄存器，

前缀复制阶段的算子为深度至多为O(p²+n₁+n₂)+2·O((n-p)²+n₁+n₂)＝O(n²+n₁+n₂)，其中表示将后缀复制阶段所得到的量子态还原。因此本阶段的算子的作用效果为：

步骤3.4：格雷圈阶段(即格雷路径处理阶段)。

格雷圈阶段包含2^n-p-1个处理阶段，用j＝2,3,…,2^n-p作为这些处理阶段的下标。格雷初始化阶段可以被看作j＝1的处理阶段。在每个处理阶段j，电路C实现以下两个步骤：步骤一由CNOT门组成的量子电路U_j实现，CNOT门由控制，目标位是目标寄存器的第k位，其中t_jk表示在2维数组中s(j,k)和s(j+1,k)不同的比特的下标。步骤二是在目标寄存器的第k个量子比特上作用旋转R(α_s(j,k))。令

因此，在格雷圈阶段中，第j阶段实际是实现如下变换：

其中f_j,k(x)＝<s(j,k),x>且格雷圈阶段的电路深度最多为O(2^n-p)。

下面给出格雷圈阶段的电路的构造的证明。格雷圈阶段即重复每个处理阶段实现的两个步骤共2^n-p-1次。

针对步骤一，为了方便描述，我们将上述格雷圈第j阶段中U_j变换写成如下等价形式：

在寄存器R₁上，我们实现下述变换：

其中，f_j,1(x)＝<s(j,1),x>，f_j+1,1(x)＝<s(j+1,1),x>，即在寄存器R₁上，实现的是与所构造的2维数组中第j行比特串到第j+1行比特串相对应的变换。

不失一般性地，假设s(j,1)和s(j+1,1)在第γ位不同。由格雷码圈的性质可知，s(j,1),…,s(j,n-p)和s(j+1,1),…,s(j+1,n-p)分别在第γ,γ+1,γ+2,…,n-p,1,2,…,γ-1位不同。

如果γ＝1，该变换可由下述CNOT电路实现：

该电路中每个CNOT门的控制位和目标位均相邻，且任意两个CNOT门的控制位和目标位均不相同，故它的电路深度为1。如果γ严格大于1，该变换可由下述CNOT电路实现：

其中，上述电路表示可以将辅助寄存器里的量子比特作用到目标寄存器上，即γ-1个用的是辅助寄存器中的量子比特，剩下的用的是复制寄存器中的量子比特，所以在上述电路中，C_k中所有CNOT门都被不相交的路径所限制，这些CNOT门可以并行实现，即可以利用辅助寄存器来进一步压缩电路深度。且CNOT门的控制位和目标位距离为O(γ)，故在网格(路径)限制下C_k可被深度为O(γ)的电路实现。因此，在网格限制下，可以被深度为O(γ)·(γ-1)的电路实现。在所有寄存器R_l上和变换和R₁相同，并且这些寄存器上的图限制不相交，故U_j的电路深度为O(γ²)。

针对步骤二，其仅仅包含作用在不同量子比特上的单比特量子门，故该步骤可以并行地在一层电路中实现。

值得一提是，根据格雷码性质可知格雷圈的2^n-p-1个处理阶段中，s(j,1)和s(j+1,1)在第γ位的这种情况会出现2^n-p-γ。所以在路径(网格)限制下，格雷圈阶段可以被深度的电路实现。

步骤3.5：求逆阶段；

求逆阶段量子电路为

其实现了如下变换：

即还原复制寄存器、目标寄存器和辅助寄存器。

需要说明的是，求逆阶段量子电路是步骤3.1～步骤3.4中所有CNOT电路的逆电路，深度为

将上述五个步骤组合起来即可得到步骤3(对角酉矩阵Λ_n)对应的对角酉矩阵量子电路。

将上述五个阶段的量子电路深度相机，即得到所有的电路深度为

上述步骤3中五个阶段实现对角酉矩阵Λ_n的过程可以通过如下公式表示：

其中，U_copy,1是指后缀复制阶段，U_GrayInit是指格雷初始化阶段，是指前缀复制阶段，R₂U₂是指格雷圈阶段的第一个处理阶段，是指格雷圈阶段的最后一个处理阶段，U_Inverse是指求逆阶段。e^θ(x)是指对角酉矩阵要实现的相位旋转。

由上述分析可得结论，在辅助量子比特个数为m≥3n且m+n＝n₁n₂的情况下，在n₁×n₂-网格限制下，任意n-量子比特的对角酉矩阵可以被电路深度为的量子电路实现。

进一步推理可得，设m+n＝n₁n₂。在给定m(m≥3n)个辅助量子比特，在n₁×n₂-二维网格的约束下，任意n-量子比特量子态|ψ_v>可以被深度为的量子电路制备。

应该理解的是，虽然如上所述的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上所述的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

基于同样的发明构思，本申请实施例还提供了一种用于实现上述所涉及的量子态制备电路生成方法的量子态制备电路生成装置。该装置所提供的解决问题的实现方案与上述方法中所记载的实现方案相似，故下面所提供的一个或多个量子态制备电路生成装置实施例中的具体限定可以参见上文中对于量子态制备电路生成方法的限定，在此不再赘述。

在一个实施例中，如图10所示，提供了一种量子态制备电路生成装置，包括：第一配置模块1002、第二配置模块1004、电路构建模块1006、电路组合模块1008和处理模块1010，其中：

第一配置模块1002，用于基于量子态制备电路的电路制备参数，为量子态制备电路配置输入寄存器，并确定辅助量子比特数；

第二配置模块1004，用于根据辅助量子比特数，为量子态制备电路配置复制寄存器和目标寄存器；

电路构建模块1006，用于根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，得到对角酉矩阵量子电路，量子比特复制方式基于网格限制条件得到；

电路组合模块1008，用于对对角酉矩阵量子电路和单比特量子门进行组合，得到与对角酉矩阵量子电路相对应的均匀控制门电路；

处理模块1010，用于基于至少一个均匀控制门电路生成量子态制备电路。

上述量子态制备电路生成装置，基于电路制备参数，能够为量子态制备电路配置输入寄存器并确定辅助量子比特数，从而可以根据辅助量子比特数，实现对复制寄存器和目标寄存器的配置，根据量子比特复制方式，通过输入寄存器、复制寄存器以及目标寄存器进行电路构建，能够在考虑网格限制条件约束的情况下，利用组合技巧构造对角酉矩阵量子电路，进而可以通过对对角酉矩阵量子电路和单比特量子门进行组合，得到均匀控制门电路，基于均匀控制门电路生成量子态制备电路，整个过程，利用辅助量子比特和组合技巧实现了在网格限制条件约束下的量子态制备电路的并行化，能够得到有效地压缩了电路深度的量子态制备电路，实现减少退相干影响。

在一个实施例中，量子比特复制方式包括在网格限制条件下对量子比特进行列复制，得到列复制结果，基于列复制结果进行行复制。

在一个实施例中，输入寄存器包括前缀部分量子比特和后缀部分量子比特，电路构建模块还用于根据量子比特复制方式，对输入寄存器中后缀部分量子比特进行复制，将后缀部分量子比特复制到复制寄存器中，得到后缀复制阶段电路，通过复制寄存器中后缀部分量子比特和目标寄存器进行格雷初始化处理，得到格雷初始化阶段电路，根据量子比特复制方式，对输入寄存器中前缀部分量子比特进行复制，将前缀部分量子比特复制到复制寄存器中，得到前缀复制阶段电路，通过复制寄存器中前缀部分量子比特和目标寄存器进行格雷路径处理，得到格雷路径阶段电路，基于后缀复制阶段电路、格雷初始化阶段电路、前缀复制阶段电路以及格雷路径阶段电路进行求逆处理，得到求逆处理阶段电路，基于后缀复制阶段电路、格雷初始化阶段电路、前缀复制阶段电路、格雷路径阶段电路以及求逆处理阶段电路，得到对角酉矩阵量子电路。

在一个实施例中，电路构建模块还用于根据量子比特复制方式，将输入寄存器中后缀部分量子比特进行列复制，复制到复制寄存器中不同量子比特上，得到第一控制非门电路，将已复制到复制寄存器中不同量子比特上的后缀部分量子比特在行方向上进行迭代复制，直到复制寄存器中后缀部分量子比特的数量满足后缀复制阶段条件，得到第二控制非门电路，基于第一控制非门电路和第二控制非门电路，得到后缀复制阶段电路。

在一个实施例中，电路构建模块还用于通过复制寄存器中后缀部分量子比特，在目标寄存器的每个量子比特上实现相匹配的目标函数，得到第三控制非门电路，基于每个量子比特相匹配的目标函数，分别确定与目标寄存器的每个量子比特相匹配的第一相位，在目标寄存器的每个量子比特上实现相匹配的第一相位的相位旋转，得到第一相位旋转电路，基于第三控制非门电路和第一相位旋转电路，得到格雷初始化阶段电路。

在一个实施例中，电路构建模块还用于基于每个量子比特相匹配的目标函数，分别确定与目标寄存器的每个量子比特相对应的量子比特串，确定与量子比特串对应的相位，将与量子比特串对应的相位，作为与量子比特串对应的量子比特相匹配的第一相位。

在一个实施例中，电路构建模块还用于对复制寄存器中经过后缀处理阶段的量子比特进行还原处理，根据量子比特复制方式，将输入寄存器中前缀部分量子比特进行列复制，复制到复制寄存器中不同量子比特上，得到第四控制非门电路，将已复制到复制寄存器中不同量子比特上的前缀部分量子比特在行方向上进行迭代复制，直到复制寄存器中前缀部分量子比特的数量满足前缀复制阶段条件，得到第五控制非门电路，基于第四控制非门电路和第五控制非门电路，得到前缀复制阶段电路。

在一个实施例中，电路构建模块还用于在格雷路径处理的每个处理阶段，通过复制寄存器中前缀部分量子比特，在目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换，得到当前处理阶段的处理电路，基于格雷路径处理中每个处理阶段的处理电路，得到格雷路径阶段电路。

在一个实施例中，电路构建模块还用于基于与当前处理阶段相匹配的目标函数变换，分别确定作用在目标寄存器的每个量子比特上的量子比特控制位以及每个量子比特相匹配的第二相位，根据量子比特控制位，通过复制寄存器中前缀部分量子比特实现目标函数变换控制，得到目标函数变换电路，在目标寄存器的每个量子比特上实现相匹配的第二相位的相位旋转，得到第二相位旋转电路，根据目标函数变换电路和第二相位旋转电路，得到当前处理阶段的处理电路。

在一个实施例中，第二配置模块还用于基于辅助量子比特数，为量子态制备电路配置辅助寄存器，电路构建模块还用于根据量子比特复制方式，对输入寄存器中前缀部分量子比特进行复制，将前缀部分量子比特复制到复制寄存器中，并将前缀部分量子比特复制到辅助寄存器中，得到前缀复制阶段电路，通过复制寄存器中前缀部分量子比特、辅助寄存器中前缀部分量子比特和目标寄存器进行格雷路径处理，得到格雷路径阶段电路。

基于同样的发明构思，本申请实施例还提供了一种用于实现上述所涉及的量子态制备方法的量子态制备装置。该装置所提供的解决问题的实现方案与上述方法中所记载的实现方案相似，故下面所提供的一个或多个量子态制备装置实施例中的具体限定可以参见上文中对于量子态制备方法的限定，在此不再赘述。

在一个实施例中，提供了一种量子态制备装置，包括：制备模块，用于基于量子态制备电路对电路初始态数据进行量子态制备，得到量子态数据，量子态制备电路通过上述量子态制备电路生成方法实现。

上述量子态制备装置，通过利用有效地压缩了电路深度的量子态制备电路，对电路初始态数据进行量子态制备，得到量子态数据，能够减小退相干影响。

上述量子态制备电路生成装置以及量子态制备装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

在一个实施例中，提供了一种计算机设备，该计算机设备可以是服务器，其内部结构图可以如图11所示。该计算机设备包括处理器、存储器、输入/输出接口(Input/Output，简称I/O)和通信接口。其中，处理器、存储器和输入/输出接口通过系统总线连接，通信接口通过输入/输出接口连接到系统总线。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质和内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的数据库用于存储电路制备参数等数据。该计算机设备的输入/输出接口用于处理器与外部设备之间交换信息。该计算机设备的通信接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种量子态制备电路生成方法。

本领域技术人员可以理解，图11中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，还提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现上述各量子态制备电路生成方法实施例中的步骤。

在一个实施例中，提供了一种量子计算机，包括存储器和处理器，存储器存储有计算机程序，该处理器执行计算机程序时实现上述量子态制备方法实施例中的步骤。

在一个实施例中，提供了一种计算机可读存储介质，存储有计算机程序，该计算机程序被处理器执行时实现上述各方法实施例中的步骤。

在一个实施例中，提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行上述各方法实施例中的步骤。

在一个实施例中，提供了一种量子设备，量子设备通过上述量子态制备电路生成方法实现量子态制备电路。

其中，量子设备是指利用量子力学原理来进行计算的设备。基于量子力学的叠加原理和量子纠缠，量子设备具有较强的并行处理能力，可以解决一些经典计算机难以计算的问题。比如，量子设备具体可以是指量子计算机。又比如，量子设备具体可以是指量子芯片。量子芯片是量子计算机的中央处理器。

具体的，量子设备可以通过执行基于上述量子态制备电路生成方法对应的量子程序，实现量子态制备电路。需要说明的是，本实施例中所指的实现量子态制备电路是指在实际的量子元器件上实现量子态制备电路，即所实现的量子态制备电路为物理电路。

上述量子设备，能够得到有效地压缩了电路深度的量子态制备电路，实现减少退相干影响。

需要说明的是，本申请所涉及的数据(包括但不限于用于分析的数据、存储的数据、展示的数据等)，均为经用户授权或者经过各方充分授权的数据，且相关数据的收集、使用和处理需要遵守相关国家和地区的相关法律法规和标准。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-OnlyMemory，ROM)、磁带、软盘、闪存、光存储器、高密度嵌入式非易失性存储器、阻变存储器(ReRAM)、磁变存储器(Magnetoresistive Random Access Memory，MRAM)、铁电存储器(Ferroelectric Random Access Memory，FRAM)、相变存储器(Phase Change Memory，PCM)、石墨烯存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器等。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)等。本申请所提供的各实施例中所涉及的数据库可包括关系型数据库和非关系型数据库中至少一种。非关系型数据库可包括基于区块链的分布式数据库等，不限于此。本申请所提供的各实施例中所涉及的处理器可为通用处理器、中央处理器、图形处理器、数字信号处理器、可编程逻辑器、基于量子计算的数据处理逻辑器等，不限于此。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (16)

1.一种量子态制备电路生成方法，其特征在于，所述量子态制备电路生成方法包括：

基于量子态制备电路的电路制备参数，为所述量子态制备电路配置输入寄存器，并确定辅助量子比特数；

根据所述辅助量子比特数，为所述量子态制备电路配置复制寄存器和目标寄存器；

根据量子比特复制方式，通过所述输入寄存器、所述复制寄存器以及所述目标寄存器进行电路构建，得到对角酉矩阵量子电路，所述量子比特复制方式基于网格限制条件得到；

对所述对角酉矩阵量子电路和单比特量子门进行组合，得到与所述对角酉矩阵量子电路相对应的均匀控制门电路；

基于至少一个所述均匀控制门电路生成所述量子态制备电路。

2.根据权利要求1所述的方法，其特征在于，所述量子比特复制方式包括在网格限制条件下对量子比特进行列复制，得到列复制结果，基于所述列复制结果进行行复制。

3.根据权利要求1或2所述的方法，其特征在于，所述输入寄存器包括前缀部分量子比特和后缀部分量子比特；所述根据量子比特复制方式，通过所述输入寄存器、所述复制寄存器以及所述目标寄存器进行电路构建，得到对角酉矩阵量子电路包括：

根据量子比特复制方式，对所述输入寄存器中后缀部分量子比特进行复制，将所述后缀部分量子比特复制到所述复制寄存器中，得到后缀复制阶段电路；

通过所述复制寄存器中后缀部分量子比特和所述目标寄存器进行格雷初始化处理，得到格雷初始化阶段电路；

根据所述量子比特复制方式，对所述输入寄存器中前缀部分量子比特进行复制，将所述前缀部分量子比特复制到所述复制寄存器中，得到前缀复制阶段电路；

通过所述复制寄存器中前缀部分量子比特和所述目标寄存器进行格雷路径处理，得到格雷路径阶段电路；

基于所述后缀复制阶段电路、所述格雷初始化阶段电路、所述前缀复制阶段电路以及所述格雷路径阶段电路进行求逆处理，得到求逆处理阶段电路；

基于所述后缀复制阶段电路、所述格雷初始化阶段电路、所述前缀复制阶段电路、所述格雷路径阶段电路以及所述求逆处理阶段电路，得到对角酉矩阵量子电路。

4.根据权利要求3所述的方法，其特征在于，所述根据量子比特复制方式，对所述输入寄存器中后缀部分量子比特进行复制，将所述后缀部分量子比特复制到所述复制寄存器中，得到后缀复制阶段电路包括：

根据量子比特复制方式，将所述输入寄存器中后缀部分量子比特进行列复制，复制到所述复制寄存器中不同量子比特上，得到第一控制非门电路；

将已复制到所述复制寄存器中不同量子比特上的后缀部分量子比特在行方向上进行迭代复制，直到所述复制寄存器中后缀部分量子比特的数量满足后缀复制阶段条件，得到第二控制非门电路；

基于所述第一控制非门电路和所述第二控制非门电路，得到后缀复制阶段电路。

5.根据权利要求3所述的方法，其特征在于，所述通过所述复制寄存器中后缀部分量子比特和所述目标寄存器进行格雷初始化处理，得到格雷初始化阶段电路包括：

通过所述复制寄存器中后缀部分量子比特，在所述目标寄存器的每个量子比特上实现相匹配的目标函数，得到第三控制非门电路；

基于每个量子比特相匹配的目标函数，分别确定与所述目标寄存器的每个量子比特相匹配的第一相位；

在所述目标寄存器的每个量子比特上实现所述相匹配的第一相位的相位旋转，得到第一相位旋转电路；

基于所述第三控制非门电路和所述第一相位旋转电路，得到格雷初始化阶段电路。

6.根据权利要求5所述的方法，其特征在于，所述基于每个量子比特相匹配的目标函数，分别确定与所述目标寄存器的每个量子比特相匹配的第一相位包括：

基于每个量子比特相匹配的目标函数，分别确定与所述目标寄存器的每个量子比特相对应的量子比特串；

确定与所述量子比特串对应的相位；

将与所述量子比特串对应的相位，作为与所述量子比特串对应的量子比特相匹配的第一相位。

7.根据权利要求3所述的方法，其特征在于，所述根据所述量子比特复制方式，对所述输入寄存器中前缀部分量子比特进行复制，将所述前缀部分量子比特复制到所述复制寄存器中，得到前缀复制阶段电路包括：

对所述复制寄存器中经过后缀处理阶段的量子比特进行还原处理；

根据所述量子比特复制方式，将所述输入寄存器中前缀部分量子比特进行列复制，复制到所述复制寄存器中不同量子比特上，得到第四控制非门电路；

将已复制到所述复制寄存器中不同量子比特上的前缀部分量子比特在行方向上进行迭代复制，直到所述复制寄存器中前缀部分量子比特的数量满足前缀复制阶段条件，得到第五控制非门电路；

基于所述第四控制非门电路和所述第五控制非门电路，得到前缀复制阶段电路。

8.根据权利要求3所述的方法，其特征在于，所述通过所述复制寄存器中前缀部分量子比特和所述目标寄存器进行格雷路径处理，得到格雷路径阶段电路包括：

在格雷路径处理的每个处理阶段，通过所述复制寄存器中前缀部分量子比特，在所述目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换，得到所述当前处理阶段的处理电路；

基于所述格雷路径处理中每个处理阶段的处理电路，得到格雷路径阶段电路。

9.根据权利要求8所述的方法，其特征在于，所述通过所述复制寄存器中前缀部分量子比特，在所述目标寄存器的每个量子比特上实现与当前处理阶段相匹配的目标函数变换，得到所述当前处理阶段的处理电路包括：

基于与当前处理阶段相匹配的目标函数变换，分别确定作用在所述目标寄存器的每个量子比特上的量子比特控制位以及每个量子比特相匹配的第二相位；

根据所述量子比特控制位，通过所述复制寄存器中前缀部分量子比特实现目标函数变换控制，得到目标函数变换电路；

在所述目标寄存器的每个量子比特上实现所述相匹配的第二相位的相位旋转，得到第二相位旋转电路；

根据所述目标函数变换电路和所述第二相位旋转电路，得到当前处理阶段的处理电路。

10.根据权利要求3所述的方法，其特征在于，所述方法还包括：

基于所述辅助量子比特数，为所述量子态制备电路配置辅助寄存器；

所述根据所述量子比特复制方式，对所述输入寄存器中前缀部分量子比特进行复制，将所述前缀部分量子比特复制到所述复制寄存器中，得到前缀复制阶段电路包括：

根据所述量子比特复制方式，对所述输入寄存器中前缀部分量子比特进行复制，将所述前缀部分量子比特复制到所述复制寄存器中，并将所述前缀部分量子比特复制到所述辅助寄存器中，得到前缀复制阶段电路；

所述通过所述复制寄存器中前缀部分量子比特和所述目标寄存器进行格雷路径处理，得到格雷路径阶段电路包括：

通过所述复制寄存器中前缀部分量子比特、所述辅助寄存器中前缀部分量子比特和所述目标寄存器进行格雷路径处理，得到格雷路径阶段电路。

11.一种量子态制备方法，其特征在于，所述量子态制备方法包括：

基于量子态制备电路对电路初始态数据进行量子态制备，得到量子态数据，所述量子态制备电路通过权利要求1至10中任一项所述的量子态制备电路生成方法实现。

12.一种量子态制备电路生成装置，其特征在于，所述装置包括：

第一配置模块，用于基于量子态制备电路的电路制备参数，为所述量子态制备电路配置输入寄存器，并确定辅助量子比特数；

第二配置模块，用于根据所述辅助量子比特数，为所述量子态制备电路配置复制寄存器和目标寄存器；

电路构建模块，用于根据量子比特复制方式，通过所述输入寄存器、所述复制寄存器以及所述目标寄存器进行电路构建，得到对角酉矩阵量子电路，所述量子比特复制方式基于网格限制条件得到；

电路组合模块，用于对所述对角酉矩阵量子电路和单比特量子门进行组合，得到与所述对角酉矩阵量子电路相对应的均匀控制门电路；

处理模块，用于基于至少一个所述均匀控制门电路生成所述量子态制备电路。

13.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至11中任一项所述的方法的步骤。

14.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至11中任一项所述的方法的步骤。

15.一种计算机程序产品，包括计算机程序，其特征在于，该计算机程序被处理器执行时实现权利要求1至11中任一项所述的方法的步骤。

16.一种量子设备，其特征在于，所述量子设备通过权利要求1至10中任一项所述的量子态制备电路生成方法实现量子态制备电路。