KR20230168174A - 양자 상태 제조 회로 생성 방법, 양자 상태 제조 방법 및 양자 기기 - Google Patents

Abstract

본 출원은 양자 상태 제조 회로 생성 방법, 양자 상태 제조 방법 및 양자 기기에 관한 것이다. 상기 양자 상태 제조 회로 생성 방법은, 양자 상태 제조 회로의 회로 제조 파라미터에 기반하여, 양자 상태 제조 회로를 위해 입력 레지스터를 구성하고, 보조 양자 비트수를 결정하는 단계(302); 보조 양자 비트수에 따라, 양자 상태 제조 회로를 위해 복제 레지스터 및 타깃 레지스터를 구성하는 단계(304); 양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득하되, 양자 비트 복제 방식은 그리드 제한 조건에 기반하여 획득되는 단계(306); 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하여, 대각 유니터리 행렬 양자 회로에 서로 대응되는 균일 제어 게이트 회로를 획득하는 단계(308); 및 적어도 하나의 균일 제어 게이트 회로에 기반하여 양자 상태 제조 회로를 생성하는 단계(310)를 포함한다. 본 방법을 사용하여 결잃음 영향을 감소시킬 수 있다.

Description

양자 상태 제조 회로 생성 방법, 양자 상태 제조 방법 및 양자 기기

본 출원은 2022년 05월 30일에 제출한, 출원 번호가 202210602826X이고, 명칭이 “양자 상태 제조 회로 생성 방법, 양자 상태 제조 방법 및 양자 기기”인 중국 특허 출원의 우선권을 주장하는 바, 그 모든 내용은 참조로서 본 발명에 인용된다.

본 출원은 양자 컴퓨팅 기술 분야에 관한 것으로서, 특히 양자 상태 제조 회로 생성 방법, 양자 상태 제조 방법 및 양자 기기에 관한 것이다.

양자 컴퓨팅 기술의 발전에 따라, 양자 상태 제조 기술이 나타났으며, 양자 상태 제조는 주어진 조건을 만족하는 데이터를 양자 상태에 로딩하여, 양자 상태 데이터를 획득하는 것을 가리킨다.

종래 기술에서는, 무제한적인 조건인 경우, 입력된 양자 비트수에 기반하여 양자 상태 제조 회로의 설계를 수행하여, 양자 상태 제조 회로를 획득한 다음, 양자 상태 제조 회로에 기반하여 양자 상태 제조를 수행한다.

그러나, 기존의 양자 기기의 물리적 구현은 결잃음을 구비하고, 다시 말해, 시간이 증가됨에 따라, 양자 시스템의 결맞음은 점차 소실되어 고전적 시스템으로 퇴화되며, 양자 기기 중 양자 비트의 연결성이 그리드 구조의 제한을 받을 경우에 있어서, 종래 기술을 사용하여 획득된 양자 상태 제조 회로의 깊이가 크므로, 결잃음 현상이 나타나는 것을 초래할 수 있어, 양자 상태 제조에 영향을 미친다.

본 출원에서 제공된 여러 가지 실시예에 따라, 양자 상태 제조 회로 생성 방법, 장치, 컴퓨터 기기, 컴퓨터 판독 가능한 저장 매체 및 컴퓨터 프로그램 제품을 제공하고, 양자 상태 제조 방법, 장치, 컴퓨터 기기, 컴퓨터 판독 가능한 저장 매체, 컴퓨터 프로그램 제품 및 양자 기기를 제공한다.

제1 측면에 있어서, 본 출원은 양자 상태 제조 회로 생성 방법을 제공하고, 상기 방법은 컴퓨터 기기에 의해 실행되며, 상기 방법은, 양자 상태 제조 회로의 회로 제조 파라미터에 기반하여, 양자 상태 제조 회로를 위해 입력 레지스터를 구성하고, 보조 양자 비트수를 결정하는 단계;

보조 양자 비트수에 따라, 양자 상태 제조 회로를 위해 복제 레지스터 및 타깃 레지스터를 구성하는 단계;

양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득하되, 양자 비트 복제 방식은 그리드 제한 조건에 기반하여 획득되는 단계;

대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하여, 대각 유니터리 행렬 양자 회로에 서로 대응되는 균일 제어 게이트 회로를 획득하는 단계; 및

적어도 하나의 균일 제어 게이트 회로에 기반하여 양자 상태 제조 회로를 생성하는 단계를 포함한다.

제2 측면에 있어서, 본 출원은 양자 상태 제조 회로 생성 장치를 더 제공하다. 상기 장치는,

양자 상태 제조 회로의 회로 제조 파라미터에 기반하여, 양자 상태 제조 회로를 위해 입력 레지스터를 구성하고, 보조 양자 비트수를 결정하기 위한 제1 구성 모듈;

보조 양자 비트수에 따라, 양자 상태 제조 회로를 위해 복제 레지스터 및 타깃 레지스터를 구성하기 위한 제2 구성 모듈;

양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득하되, 양자 비트 복제 방식은 그리드 제한 조건에 기반하여 획득되는 회로 구축 모듈;

대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하여, 대각 유니터리 행렬 양자 회로에 서로 대응되는 균일 제어 게이트 회로를 획득하기 위한 회로 조합 모듈; 및

적어도 하나의 균일 제어 게이트 회로에 기반하여 양자 상태 제조 회로를 생성하기 위한 처리 모듈을 포함한다.

제3 측면에 있어서, 본 출원은 컴퓨터 기기를 더 제공한다. 상기 컴퓨터 기기는 메모리 및 프로세서를 포함하고, 상기 메모리에는 컴퓨터 판독 가능한 명령어가 저장되어 있으며, 상기 프로세서는 상기 컴퓨터 판독 가능한 명령어를 실행할 경우 상기 양자 상태 제조 회로 생성 방법의 단계를 구현한다.

제4 측면에 있어서, 본 출원은 컴퓨터 판독 가능한 저장 매체를 더 제공한다. 상기 컴퓨터 판독 가능한 저장 매체에는, 컴퓨터 판독 가능한 명령어가 저장되어 있고, 상기 컴퓨터 판독 가능한 명령어가 프로세서에 의해 실행될 경우 상기 양자 상태 제조 회로 생성 방법의 단계를 구현한다.

제5 측면에 있어서, 본 출원은 컴퓨터 프로그램 제품을 더 제공한다. 상기 컴퓨터 프로그램 제품은, 컴퓨터 판독 가능한 명령어를 포함하고, 상기 컴퓨터 판독 가능한 명령어가 프로세서에 의해 실행될 경우 상기 양자 상태 제조 회로 생성 방법의 단계를 구현한다.

제6 측면에 있어서, 본 출원은 양자 상태 제조 방법을 제공하고, 상기 양자 상태 제조 방법은 양자 컴퓨터에 의해 실행되며, 상기 방법은,

양자 상태 제조 회로에 기반하여 회로 초기 상태 데이터에 대해 양자 상태 제조를 수행하여, 양자 상태 데이터를 획득하는 단계를 포함하고, 양자 상태 제조 회로는 상기 양자 상태 제조 회로 생성 방법을 통해 구현된다.

제7 측면에 있어서, 본 출원은 양자 상태 제조 장치를 제공한다. 상기 장치는,

양자 상태 제조 회로에 기반하여 회로 초기 상태 데이터에 대해 양자 상태 제조를 수행하여, 양자 상태 데이터를 획득하기 위한 제조 모듈을 포함하고, 양자 상태 제조 회로는 상기 양자 상태 제조 회로 생성 방법을 통해 구현된다.

제8 측면에 있어서, 본 출원은 양자 컴퓨터를 더 제공한다. 상기 양자 컴퓨터는 메모리 및 프로세서를 포함하고, 상기 메모리에는 컴퓨터 판독 가능한 명령어가 저장되어 있으며, 상기 프로세서는 상기 컴퓨터 판독 가능한 명령어를 실행할 경우 상기 양자 상태 제조 방법의 단계를 구현한다.

제9 측면에 있어서, 본 출원은 컴퓨터 판독 가능한 저장 매체를 더 제공한다. 상기 컴퓨터 판독 가능한 저장 매체에는, 컴퓨터 판독 가능한 명령어가 저장되어 있고, 상기 컴퓨터 판독 가능한 명령어가 프로세서에 의해 실행될 경우 상기 양자 상태 제조 방법의 단계를 구현한다.

제10 측면에 있어서, 본 출원은 컴퓨터 프로그램 제품을 더 제공한다. 상기 컴퓨터 프로그램 제품은, 컴퓨터 판독 가능한 명령어를 포함하고, 상기 컴퓨터 판독 가능한 명령어가 프로세서에 의해 실행될 경우 상기 양자 상태 제조 방법의 단계를 구현한다.

제11 측면에 있어서, 본 출원은 양자 기기를 더 제공한다. 상기 양자 기기는 상기 양자 상태 제조 회로 생성 방법을 통해 양자 상태 제조 회로를 구현한다.

본 출원의 하나 또는 복수 개의 실시예의 세부 사항은 아래의 도면 및 설명에서 제공된다. 본 출원의 다른 특징, 목적 및 장점은 명세서, 도면 및 청구범위로부터 명백해질 것이다.

본 출원의 실시예 또는 종래 기술에서의 기술 방안을 더욱 명확하게 설명하기 위해, 아래에서 실시예 또는 종래 기술 설명에 사용되어야 하는 도면을 간단히 설명하며, 아래 설명에서의 도면은 다만 본 출원의 일부 실시예일 뿐, 본 분야의 통상의 기술자는 창의적 노동을 부여하지 않는 전제 하에서, 개시된 도면에 따라 다른 도면을 획득할 수 있음은 자명한 것이다.
도 1은 하나의 실시예 중 양자 상태 제조 회로 생성 방법의 응용 환경도이다.
도 2는 하나의 실시예 중 양자 회로 그리드가 제약한 제한의 예시도이다.
도 3은 하나의 실시예 중 양자 상태 제조 회로 생성 방법의 흐름 예시도이다.
도 4는 하나의 실시예 중 - 양자 비트 회로의 -그리드 제한의 예시도이다.
도 5는 하나의 실시예 중 경로 제한의 예시도이다.
도 6은 하나의 실시예 중 임의의 - 양자 비트의 양자 회로의 예시도이다.
도 7은 하나의 실시예 중 열 제한 하에서의 복제 회로의 예시도이다.
도 8은 하나의 실시예 중 제어 NOT 게이트 회로의 예시도이다.
도 9는 하나의 실시예 중 양자 상태 제조 회로 설계의 단계 예시도이다.
도 10은 하나의 실시예 중 양자 상태 제조 회로 생성 장치의 구조 블록도이다.
도 11은 하나의 실시예 중 컴퓨터 기기의 내부 구조도이다.

아래에서 본 출원의 실시예에서의 도면을 참조하여, 본 출원의 실시예에서의 기술 방안을 명확하고 완전하게 설명하며, 설명된 실시예는 본 출원의 일부 실시예일 뿐이며, 모든 실시예가 아닌 것은 명백하다. 본 출원에서의 실시예에 기반하여, 본 분야의 통상의 기술자가 창의적 노동을 부여하지 않는 전제 하에서 획득한 모든 다른 실시예는, 모두 본 출원의 보호 범위에 속한다.

본 출원의 실시예에서 제공한 양자 상태 제조 회로 생성 방법은, 도 1에 도시된 바와 같은 응용 환경에 적용될 수 있다. 이는 고전적 컴퓨터(102) 및 양자 컴퓨터(104)를 포함한다. 여기서, 양자 컴퓨터(104)는 네트워크를 통해 고전적 컴퓨터(102)와 통신할 수 있으며, 양자 컴퓨터는 양자 역학 법칙에 따라 고속 수학 및 로직 연산을 수행하고, 양자 정보를 저장 및 처리하는 한 타입의 물리적 장치이다. 고전적 컴퓨터는 양자 컴퓨터에 대하여 지칭되는 것이고, 고전적 컴퓨터는 일반 컴퓨터로도 지칭될 수 있으며, 이는 현재 충분히 발전된 컴퓨팅 기기이다. 양자 컴퓨터에서의 양자 비트 사이는 완전하게 연통된 것이 아닐 수 있고, 양자 컴퓨터에서의 양자 비트의 연결성은 제한을 받으며, 즉 일부 양자 비트 사이만 연통될 수 있다. 양자 컴퓨터는 연통 관계를 구비한 양자 비트 쌍 사이 또는 단일 양자 비트에서만 양자 동작을 실행할 수 있으며, 즉 더블 비트 양자 게이트가 작용하는 양자 비트는 맵 제한을 받는다. 예를 들어, 도 2에 도시된 바와 같이, 양자 컴퓨터에서, 양자 회로는 흔히 그리드 제약의 제한을 받으므로, 조정 가능한 커플러를 통해 서로 연결된 두 개의 양자 비트만 하나의 더블 비트 양자 게이트에 작용될 수 있다. 종래의 양자 상태 제조 회로 설계는 실제 양자 컴퓨터에서, 양자 비트의 연결성이 그리드 구조의 제한을 받는 것을 고려하지 않아, 설계된 양자 상태 제조 회로의 깊이가 크고, 결잃음 현상이 나타나, 양자 상태 제조에 영향을 미치므로, 보조 양자 비트 및 조합 기교를 이용하여 그리드 제한 조건 제약 하에서의 양자 상태 제조 회로 병행화를 구현하여, 회로 깊이를 유효하게 압축한 양자 상태 제조 회로를 획득하여, 결잃음 영향의 감소를 구현할 수 있다. 도 1에 도시된 응용 시나리오를 결합하면, 양자 상태 제조 회로 생성 방법은 도 1에서의 고전적 컴퓨터에 의해 실행될 수 있다.

하나의 실시예에서, 고전적 컴퓨터와 양자 컴퓨터는 통신 연결되고, 고전적 컴퓨터는 양자 상태 제조 회로의 회로 제조 파라미터에 기반하여, 양자 상태 제조 회로를 위해 입력 레지스터를 구성하고, 보조 양자 비트수를 결정하며, 보조 양자 비트수에 따라, 양자 상태 제조 회로를 위해 복제 레지스터 및 타깃 레지스터를 구성하고, 양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득하되, 양자 비트 복제 방식은 그리드 제한 조건에 기반하여 획득되며, 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하여, 대각 유니터리 행렬 양자 회로에 서로 대응되는 균일 제어 게이트 회로를 획득하고, 적어도 하나의 균일 제어 게이트 회로에 기반하여 양자 상태 제조 회로를 생성하며, 양자 상태 제조 회로에 의해 구성된 양자 프로그램을 양자 컴퓨터에 송신하여 실행한다.

여기서, 고전적 컴퓨터(102)는 여러 가지 개인용 컴퓨터, 노트북, 스마트폰, 태블릿 컴퓨터, 사물 인터넷 기기 및 휴대용 웨어러블 기기일수 있지만 이에 한정되지 않으며, 사물 인터넷 기기는 스마트 스피커, 스마트 TV, 스마트 에어컨, 스마트 차량용 기기 등일 수 있다. 휴대용 웨어러블 기기는 스마트 워치, 스마트 밴드, 헤드셋 기기 등일 수 있다. 양자 컴퓨터(104)는 양자 역학 법칙에 따라 고속 수학 및 로직 연산을 수행하고, 양자 정보를 저장 및 처리하는 한 타입의 물리적 장치이다.

하나의 실시예에서, 도 3에 도시된 바와 같이, 양자 상태 제조 회로 생성 방법을 제공하고, 상기 방법이 도 1에서의 고전적 컴퓨터(102)에 적용되는 것을 예로 하여 설명하며, 상기 방법은 아래의 단계를 포함한다.

단계 302에 있어서, 양자 상태 제조 회로의 회로 제조 파라미터에 기반하여, 양자 상태 제조 회로를 위해 입력 레지스터를 구성하고, 보조 양자 비트수를 결정한다.

여기서, 양자 상태 제조는 주어진 조건을 만족하는 데이터를 양자 상태에 로딩하여, 양자 상태 데이터를 획득하는 것을 가리킨다. 양자 상태 제조 회로는 양자 상태를 제조하기 위한 회로를 가리킨다. 설명해야 할 것은, 본 실시예에서의 양자 상태 제조 회로는 양자 컴퓨팅 모델이고, 양자 회로 모델로도 지칭되며, 일련의 양자 비트 게이트 시퀀스에 의해 구성되고, 양자 비트 게이트에 의해 컴퓨팅이 완료된다. 본 실시예에서의 양자 상태 제조 회로는 실제의 양자 컴포넌트에 의해 구현될 수 있으며, 양자 상태 제조 회로 내의 각 양자 비트 게이트는 실제 양자 컴포넌트의 하나의 동작에 대응된다. 구체적인 응용에서, 양자 상태 제조 문제의 수학적 설명은 아래와 같다. 고전적 데이터(복소 벡터) 이 주어지고, 상기 고전적 데이터는 (모듈 길이는 1임)을 만족하며, - 양자 상태 제조 회로 를 설계하고, 상기 회로는,

을 만족하며,

여기서, 은 입력된 양자 비트수이고, 은 주어진 초기 상태이며, 이고, 은 양자 시스템의 한 그룹의 컴퓨팅 베이스이며, 는 개의 보조 양자 비트이고, m은 보조 양자 비트수이다.

양자 상태 제조 문제는 각 타입의 양자 기계 학습 알고리즘에 광범위하게 존재하므로, 양자 상태 제조 회로 QSP를 효율적으로 구현하면 양자 기계 학습 알고리즘의 효율의 향상에 도움을 준다. 또한, 기존의 양자 기기의 물리적 구현은 결잃음을 구비하므로, 다시 말해, 시간이 증가됨에 따라, 양자 시스템의 결맞음이 점차 소실되어 최종적으로 고전적 시스템으로 퇴화된다. 따라서 결잃음으로 인한 영향을 최대한 감소시키기 위해, 반드시 양자 회로를 병행화하여 양자 회로의 회로 깊이를 감소해야 한다.

여기서, 양자 비트는 데이터를 저장하는 기본 유닛이고, 양자 비트에 대해 상응한 동작을 수행하는 것을 통해 구체적인 기능을 구현하며, 본 실시예에서, 주로 양자 비트에 대해 상응한 동작을 수행하여, 양자 상태 제조를 구현한다. 양자 게이트는 양자 게이트가 작용하는 양자 비트의 상태를 변경할 수 있음으로써, 특정된 양자 동작을 구현할 수 있다. 양자 게이트가 작용하는 양자 비트수에 따라, 양자 게이트는 단일 비트 양자 게이트 및 더블 비트 양자 게이트로 나눌 수 있다. 단일 양자 비트 게이트는 하나의 특정된 양자 비트에만 작용되고, 상기 양자 비트의 상태만 변경할 수 있으며, 더블 비트 양자 게이트는 두 개의 양자 비트에 작용되고, 제어 NOT 게이트와 같이, 두 개의 양자 비트의 상태를 제어할 수 있다.

여기서, 회로 제조 파라미터는 양자 상태 제조 회로를 설계하기 위한 파라미터를 가리킨다. 예컨대, 회로 제조 파라미터는 구체적으로 양자 상태 제조 회로의 제조 타깃 및 양자 컴퓨터의 양자 비트 파라미터를 포함할 수 있고, 제조 타깃은 양자 상태 제조 회로에 기반하여 제조해야 하는 타깃 양자 상태이고, 양자 비트 파라미터는 양자 비트의 총 개수 및 양자 비트 연통 관계를 포함한다. 입력 레지스터는 입력 양자 비트, 즉 입력 초기 상태를 저장하는 양자 비트의 집합을 가리키고, 입력 초기 상태는 입력 양자 상태 제조 회로의 제조될 데이터를 가리킨다. 예컨대, 입력 초기 상태는 구체적으로 임의의 - 양자 비트로 구성된 양자 비트 스트링일 수 있으며, 여기서의 은 입력된 양자 비트수이다. 보조 양자 비트수는 양자 상태 제조 회로 중 보조 양자 비트의 개수를 가리키고, 양자 상태 제조 회로는 입력 레지스터 및 보조 양자 비트를 포함한다.

구체적으로, 고전적 컴퓨터는 양자 상태 제조 회로의 회로 제조 파라미터에 기반하여, 입력된 양자 비트수를 결정할 수 있음으로써, 입력된 양자 비트수 및 양자 비트 연통 관계에 기반하여, 양자 상태 제조 회로를 위해 입력 레지스터를 구성할 수 있으며, 입력 레지스터 중 양자 비트수는 입력된 양자 비트수와 동일하다. 입력된 양자 비트수를 결정한 후, 고전적 컴퓨터는 입력된 양자 비트수 및 양자 비트 총 개수에 따라, 보조 양자 비트수를 결정할 수 있다. 하나의 구체적인 응용에서, 고전적 컴퓨터는 양자 비트의 총 개수와 입력된 양자 비트수의 차이값을 보조 양자 비트수로 사용할 수 있다.

단계 304에 있어서, 보조 양자 비트수에 따라, 양자 상태 제조 회로를 위해 복제 레지스터 및 타깃 레지스터를 구성한다.

여기서, 복제 레지스터는 복제 데이터를 저장하는 양자 비트의 집합을 가리킨다. 타깃 레지스터는 양자 상태 제조 과정에서 구현해야 하는 타깃 함수에 저장된 양자 비트의 집합을 가리킨다.

구체적으로, 고전적 컴퓨터는 보조 양자 비트수에 따라, 양자 상태 제조 회로를 위해 복제 레지스터 및 타깃 레지스터를 구성하며, 즉 보조 양자 비트를 복제 레지스터 및 타깃 레지스터로 분할한다. 하나의 구체적인 응용에서, 보조 양자 비트 개수가 m일 경우, 복제 레지스터의 양자 비트수는 m/2이고, 타깃 레지스터의 양자 비트수는 m/2이다. 다른 하나의 구체적인 응용에서, 보조 양자 비트 개수가 m일 경우, 복제 레지스터의 양자 비트수는 m/3이고, 타깃 레지스터의 양자 비트수는 m/3이며, 보조 양자 비트 중 나머지 m/3 개의 양자 비트는 보조 레지스터로 분할되어, 보조 양자 상태 제조에 사용되어, 회로 깊이를 추가로 압축시킨다.

단계 306에 있어서, 양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득하고, 양자 비트 복제 방식은 그리드 제한 조건에 기반하여 획득된다.

여기서, 양자 비트 복제 방식은 그리드 제한 조건에 기반하여 설계한, 양자 비트를 복제하는 방식을 가리키고, 그리드 제한 조건에서, 제어 NOT 게이트는 서로 연결된 두 개의 양자 비트에만 작용되므로, 종래 복제 방식을 사용하여 복제하면, 복제를 구현하기 위한 복제 회로 깊이가 커지므로, 그리드 제한 조건에 기반하여 복제 회로를 설계해야 한다. 예컨대, 양자 비트 복제 방식은 구체적으로 먼저 양자 비트에 대해 열 복제를 수행한 다음, 열 복제 결과에 기반하여 행 복제를 수행하는 것일 수 있다. 종래 복제 방식은 먼저 한 번 복제하여, 제1 복제 결과를 획득한 다음, 제1 복제 결과에 기반하여 두 번 복제하여, 제2 복제 결과를 획득한 다음, 제2 복제 결과에 기반하여 4 번 복제하여, 제3 복제 결과를 획득하며, 이와 같은 반복 복제의 방식으로, 양자 비트 복제를 구현한다.

여기서, 그리드 제한 조건은 양자 기기에서, 양자 회로가 흔히 그리드 제약의 제한을 받는 것을 가리킨다. 예를 들어, 도 4에서 도시된 바가 나타낸 것은 - 양자 비트 회로의 - 그리드 제한이며, 여기서 은 그리드 중 단일 열 양자 비트수를 가리키고, 는 그리드 중 단일 행 양자 비트수이며, 꼭지점 는 개의 양자 비트를 각각 나타내고, 두 개의 양자 비트가 그리드에서 하나의 변에 의해 서로 연결되면, 제어 NOT 게이트는 이 두 개의 양자 비트에 작용될 수 있다. 또는 가 1일 경우, 그리드 제한은 경로 제한(도 5에 도시된 바와 같음)으로 퇴화된다. 본 출원에서, 일반성을 잃지 않고 로 가정한다. 대각 유니터리 행렬 양자 회로는 대각 유니터리 행렬을 통해 나타낼 수 있는 양자 회로를 가리킨다. 예를 들어, - 양자 비트 대각 유니터리 행렬의 정의는, 이며, 여기서, 는 대각 행렬(diagonal matrix)을 가리키고, 등 행렬 요소는 제조 타깃에 기반하여 양자 상태 제조 회로를 분열하는 것을 통해 결정될 수 있다.

구체적으로, 고전적 컴퓨터는 양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득한다. 구체적인 응용에서, 대각 유니터리 행렬 양자 회로의 역할은 양자 시스템의 한 그룹의 컴퓨팅 베이스의 각 벡터 에서, 과 같은 변환을 구현하는 것이고, 즉 한 그룹의 컴퓨팅 베이스의 각 벡터 에 대해, 하나의 대응되는, 위상을 캐리한 벡터 를 출력하는 것이며, 여기서의 는 대각 유니터리 행렬 양자 회로 중 대각 유니터리 행렬의 행렬 요소이다.

이에 기반하여, 파라미터 이 을 만족하는 것으로 정의할 수 있으며, 여기서, 및 는 양자 비트 스트링이고, 은 입력된 양자 비트수이며, 는 위상이고, 는 양자 비트 스트링 와 양자 비트 스트링 의 내적을 나타내며, 이로써, 개의 양자 비트 스트링 에 대응되는 모든 위상 를 생성하는 것을 통해 대각 유니터리 행렬 양자 회로를 구현할 수 있고, 개의 양자 비트 스트링 중 각 양자 비트 스트링 에는 대응되는 위상 가 모두 존재한다. 여기서, 내적은 심볼 를 통해 나타낼 수 있고, 로 정의되며, 여기서, 이고, 덧셈 및 곱셈은 이진 영역(Binary Domain) 하에서의 연산이다.

하나의 구체적인 응용에서, 고전적 컴퓨터는 양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해, 개의 양자 비트 스트링 에 대응되는 모든 위상 를 생성하는 것을 타깃으로 하여 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득한다. 더 나아가, 고전적 컴퓨터는 양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해, 개의 양자 비트 스트링 중 각 양자 비트 스트링 를 점차 생성하고, 각 양자 비트 스트링 를 생성할 경우 상응한 위상 를 구현한다. 각 양자 비트 스트링 에 대응되는 위상 는 모두 에 따라 계산하여 획득될 수 있고, 가 0이 아닌 양자 비트 스트링을 취할 수 있는 경우, 각 양자 비트 스트링 에 대한 하나의 대응되는 등식이 모두 존재할 수 있으며, 모든 등식을 연립하는 것을 통해, 각 양자 비트 스트링 에 대응되는 위상 를 획득할 수 있다.

예를 들어, 2 양자 비트의 경우에 있어서, 양자 비트 스트링 는 01, 10, 11일 수 있고, 양자 비트 스트링 는 01, 10, 11일 수도 있으며, 양자 비트 스트링 가 01인 경우, 양자 비트 스트링 에 대응되는 등식은 이고, 여기서, , 및 은 각각, 각 양자 비트 스트링 와 양자 비트 스트링 가 01일 경우의 내적이며, , , 은 각각, 각 양자 비트 스트링 에 대응되는 위상 를 나타낸다.

단계 308에 있어서, 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하여, 대각 유니터리 행렬 양자 회로에 서로 대응되는 균일 제어 게이트 회로를 획득한다.

여기서, 단일 비트 양자 게이트는 하나의 특정된 양자 비트에만 작용되고, 상기 양자 비트의 상태만 변경할 수 있다. 균일 제어 게이트 회로는 균일 제어 게이트를 통해 나타낼 수 있는 양자 회로를 가리킨다. 예를 들어, - 양자 비트 균일 제어 게이트(Uniformly controlled gate, UCG) 은,

로 정의되고,

여기서, 임의의 에 있어서, 는 유니터리 행렬이다. 임의의 - 양자 비트의 양자 회로는 개의 규모가 상이한 균일 제어 게이트의 조합으로 분해될 수 있고, 즉 이며, 여기서 는 양자 비트의 단위 연산자를 나타낸다. 회로 분해 원리에 기반하여, 하나의 전역 위상을 무시할 경우, 균일 제어 게이트는 대각 유니터리 행렬 및 단일 비트 양자 게이트로 분해될 수 있으며, 즉 균일 제어 게이트 회로는 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 포함한다. 예를 들어, 균일 제어 게이트는 3 개의 대각 유니터리 행렬 및 4 개의 단일 비트 양자 게이트의 조합으로 분해될 수 있다.

구체적으로, 임의의 - 양자 비트의 양자 회로는 개의 규모가 상이한 균일 제어 게이트의 조합으로 분해될 수 있고, 균일 제어 게이트는 대각 유니터리 행렬 및 단일 비트 양자 게이트의 조합으로 분해될 수 있으므로, 양자 상태 제조 회로를 설계할 경우, 고전적 컴퓨터는 미리 양자 상태 제조 회로의 회로 제조 파라미터에 기반하여 양자 상태 제조 회로를 분해하여, 양자 상태 제조 회로를 균일 제어 게이트의 조합으로 분해한 다음, 균일 제어 게이트를 분해하여, 균일 제어 게이트를 대각 유니터리 행렬 및 단일 비트 양자 게이트의 조합으로 분해해야 함으로써, 먼저 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득한 다음, 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하는 방식을 통해, 대각 유니터리 행렬 양자 회로에 서로 대응되는 균일 제어 게이트 회로를 획득하는데 편이하다.

단계 310에 있어서, 적어도 하나의 균일 제어 게이트 회로에 기반하여 양자 상태 제조 회로를 생성한다.

구체적으로, 임의의 - 양자 비트의 양자 회로는 개의 규모가 상이한 균일 제어 게이트의 조합으로 분해될 수 있으므로, 고전적 컴퓨터가 양자 상태 제조 회로를 분해하고, 양자 상태 제조 회로를 균일 제어 게이트의 조합으로 분해한 후, 고전적 컴퓨터는 균일 제어 게이트 회로를 획득한 다음, 적어도 하나의 균일 제어 게이트 회로에 기반하여 양자 상태 제조 회로를 생성할 수 있다. 예를 들어, 회로의 초기 상태가 인 것으로 가정하면, 임의의 - 양자 비트의 양자 회로의 예시도는 도 6에 도시된 것과 같이, 개의 규모가 상이한 균일 제어 게이트의 조합으로 분해될 수 있다.

상기 양자 상태 제조 회로 생성 방법은, 회로 제조 파라미터에 기반하여, 양자 상태 제조 회로를 위해 입력 레지스터를 구성하고 보조 양자 비트수를 결정할 수 있음으로써, 보조 양자 비트수에 따라, 복제 레지스터 및 타깃 레지스터에 대한 구성을 구현할 수 있고, 양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해 회로 구축을 수행하여, 그리드 제한 조건 제약을 고려한 경우, 조합 기교를 이용하여 대각 유니터리 행렬 양자 회로를 구축할 수 있음으로써, 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하는 것을 통해, 균일 제어 게이트 회로를 획득하고, 균일 제어 게이트 회로에 기반하여 양자 상태 제조 회로를 생성할 수 있으며, 전체 과정에서, 보조 양자 비트 및 조합 기교를 이용하여 그리드 제한 조건 제약 하에서의 양자 상태 제조 회로의 병행화를 구현하므로, 회로 깊이를 효과적으로 압축한 양자 상태 제조 회로를 획득하여, 결잃음 영향의 감소를 구현할 수 있다.

하나의 실시예에서, 양자 비트 복제 방식은 그리드 제한 조건 하에서 양자 비트에 대해 열 복제를 수행하여, 열 복제 결과를 획득하고, 열 복제 결과에 기반하여 행 복제를 수행하는 것을 포함한다.

여기서, 열 복제는 열 방향에서 양자 비트를 복제하는 것을 가리킨다. 행 복제는 행 방향에서 양자 비트를 복제하는 것을 가리킨다.

구체적으로, 양자 비트 복제 방식은 그리드 제한 조건 하에서 양자 비트에 대해 열 복제를 수행하여, 열 복제 결과를 획득하고, 열 복제 결과에 기반하여 병행 행 복제를 수행하는 것을 포함한다. 하나의 구체적인 응용에서, 열 복제를 수행하는 것은, 양자 비트를 제1 열에 복제하는 단일 열 복제를 가리킨다. 병행 행 복제는 제어 NOT 게이트의 작용을 통해, 제1 열에서의 양자 비트를 각 행에 복제하는 것을 가리킨다. 그리드 제한 조건 및 양자 비트 복제 방식에 기반하여, 양자 비트 복제 회로를 구현하는 회로 깊이를 결정할 수 있다. 예를 들어, 그리드 제한 하에서, 임의의 에 있어서, 복제 변환 은, 깊이가 인 제어 NOT 게이트(controlled-NOT, CNOT) 회로에 의해 구현될 수 있다.

하나의 구체적인 응용에서, 그리드 제한 하에서의 양자 비트 복제 방식은 아래의 두 개의 단계를 포함할 수 있다.

단계 1에 있어서, 제1 열 제한() 하에서의 복제, 즉 아래와 같은 변환,

을 구현하며,

즉 를 복제하여, 개의 양자 비트에 복제하고, 상기 변환을 복제하는 것은 도 7에 도시된 바와 같은 열 제한 하에서의 복제 회로에 의해 구현될 수 있으며, 상기 열 제한 하에서의 복제 회로에서, 제어 NOT 게이트의 작용을 통해, …을 각각 () 번 복제하고, 각 제어 NOT 게이트는 한 번의 복제를 구현하며, 여기서, 첫 번째 제어 NOT 게이트는 (,1)로부터 (,1)의 위치까지 작용되어, 에 대한 복제를 구현한다. 더 나아가, 제어 NOT 게이트가 경로 제한 하에서의 회로 구현으로부터, 열 제한 하에서의 복제 회로 중 각 제어 NOT 게이트는 모두 - 경로 제한 하에서의 깊이가 인 제어 NOT 게이트 회로에 의해 구현될 수 있음을 알 수 있다. 따라서 - 경로 제한 하에서, 상기 변환의 회로 깊이는 이다.

여기서, 제어 NOT 게이트가 경로 제한 하에서의 회로 구현은 경로 제한 하에서, 가 깊이 및 크기가 모두 인 CNOT 회로에 의해 구현 가능한 것을 가리키며(도 8에 도시된 바와 같이, 여기서 작은 검은 점은 제어 비트를 나타내고, 큰 원은 타깃 비트를 나타냄), 여기서 는 제어 NOT 게이트의 제어 비트이고, 는 제어 NOT 게이트의 타깃 비트이다. 예를 들어, 도 7에 도시된 바와 같은 열 제한 하에서의 복제 회로에서, 첫 번째 제어 NOT 게이트는 (,1)로부터 (,1)의 위치까지 작용되며, 여기서의 (,1)은 제어 비트이고, (,1)은 타깃 비트이다.

단계 2에 있이서, - 경로 (그리드의 제 행)의 제한 하에서, 각 양자 비트 을 번 복제한다. 임의의 에 있어서, 상기 단계는 깊이가 인 양자 회로 에 의해 구현될 수 있다. 상기 개의 경로 제한은 교차되지 않으므로, 병행되어 구현될 수 있다.

본 실시예에서, 그리드 제한 조건에 기반하여 먼저 열 복제를 수행한 다음, 열 복제 결과에 기반하여 행 복제를 수행하는 양자 비트 복제 방식을 설계하는 것을 통해, 양자 비트 복제 회로의 회로 깊이를 감소할 수 있어, 양자 상태 제조 회로의 회로 깊이가 효과적으로 압축되고, 결잃음 영향의 감소를 구현한다.

하나의 실시예에서, 입력 레지스터는 프리픽스 부분 양자 비트 및 서픽스 부분 양자 비트를 포함하고; 양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득하는 단계는,

양자 비트 복제 방식에 따라, 입력 레지스터 중 서픽스 부분 양자 비트를 복제하고, 서픽스 부분 양자 비트를 복제 레지스터에 복제하여, 서픽스 복제 스테이지 회로를 획득하는 단계;

복제 레지스터 중 서픽스 부분 양자 비트 및 타깃 레지스터를 통해 그레이 초기화 처리를 수행하여, 그레이 초기화 스테이지 회로를 획득하는 단계;

양자 비트 복제 방식에 따라, 입력 레지스터 중 프리픽스 부분 양자 비트를 복제하고, 프리픽스 부분 양자 비트를 복제 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득하는 단계;

복제 레지스터 중 프리픽스 부분 양자 비트 및 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하는 단계;

서픽스 복제 스테이지 회로, 그레이 초기화 스테이지 회로, 프리픽스 복제 스테이지 회로 및 그레이 경로 스테이지 회로에 기반하여 인버전 처리를 수행하여, 인버전 처리 스테이지 회로를 획득하는 단계; 및

서픽스 복제 스테이지 회로, 그레이 초기화 스테이지 회로, 프리픽스 복제 스테이지 회로, 그레이 경로 스테이지 회로 및 인버전 처리 스테이지 회로에 기반하여, 대각 유니터리 행렬 양자 회로를 획득하는 단계를 포함한다.

여기서, 입력 레지스터는 프리픽스 부분 양자 비트 및 서픽스 부분 양자 비트를 포함한다. 예컨대, 입력 레지스터가 - 양자 비트일 경우, 프리픽스 부분 양자 비트는 입력 레지스터에서의 처음 개의 양자 비트를 가리키고, 서픽스 부분 양자 비트는 입력 레지스터에서의 마지막 개의 양자 비트를 가리키며, 여기서의 는 실제의 응용 시나리오에 따라 구성될 수 있다. 하나의 구체적인 응용에서, 프리픽스 부분 양자 비트와 서픽스 부분 양자 비트의 양자 비트 개수는 동일할 수 있거나 가까울 수 있다. 예를 들어, 입력 레지스터가 4- 양자 비트일 경우, 프리픽스 부분 양자 비트는 입력 레지스터에서의 처음 2 개의 양자 비트를 가리킬 수 있고, 서픽스 부분 양자 비트는 입력 레지스터에서의 마지막 2 개의 양자 비트를 가리킨다.

여기서, 그레이 초기화 처리는 주로 타깃 레지스터의 각 양자 비트에서 그레이 초기화 스테이지에 서로 매칭되는 타깃 함수 및 위상 회전을 구현하기 위한 것이다. 각 양자 비트에서 구현된, 그레이 초기화 스테이지에 서로 매칭되는 타깃 함수는 서픽스 부분 양자 비트에 기반하여 구성된 선형 함수이다. 예를 들어, 타깃 함수는 구체적으로 미리 구축된 양자 비트 스트링 집합에 기반하여 결정된 함수일 수 있다. 미리 구축된 양자 비트 스트링 집합은 양자 비트 스트링 집합이 만족해야 하는 조건 및 그레이 코드 사이클(Gray code cycle)에 기반하여 구축된 것이다.

구체적인 응용에서, - 양자 비트에 대응되는 미리 구축된 양자 비트 스트링 집합 은 비트 스트링에 의해 구성된 하나의 2 차원 배열 로 분할될 수 있으며, 여기서, 이고, 는 보조 양자 비트수이며, 그레이 초기화 스테이지에 서로 매칭되는 타깃 함수는 구체적으로 일 수 있고, 여기서의 은 2 차원 배열 중 제1 행 비트 스트링이고, 는 입력 레지스터이다. 위상 회전은 구현된 타깃 함수의 위상을 변경하기 위한 것이고, 각 양자 비트에서 변경된 위상은 양자 비트에 서로 매칭되는 타깃 함수에 기반하여 결정될 수 있다.

여기서, 그레이 코드 사이클은 중 모든 - 비트 스트링의 하나의 시퀀스이고, 상기 시퀀스에서 서로 인접된 두 개의 비트 스트링 중 마침 하나의 비트가 상이하며, 상기 시퀀스 중 첫 번째 비트 스트링과 마지막 하나의 비트 스트링 중에도 마침 하나의 비트가 상이하다. 아래에서 그레이 코드 사이클의 구축 방식에 대해 예를 들어 설명한다. - 그레이 코드 사이클의 구축 방식은 아래와 같다. 으로 정의하고, 각 에 있어서, 의 번째 비트를 플립하여 을 획득하며, 여기서, 는 - 그레이 코드 사이클 중 와 가 상이한 비트의 레이블을 나타내고, 는 를 만족하고 이다. 임의의 에 있어서, - 그레이 코드 사이클 구축 방식은 아래와 같다. 으로 정의하고, 각 에 있어서, 이면, 의 번째 비트를 플립하여 을 획득하고, 이면, 의 번째 비트를 플립하여 를 획득하며, 여기서 는 - 그레이 코드 사이클 중 와 가 상이한 비트의 레이블을 나타낸다. 더 나아가 예를 들어, 2- 비트 스트링에 대한 1- 그레이 코드 사이클은 00, 01, 11, 10일 수 있다.

하나의 구체적인 응용에서, 양자 비트 스트링 집합이 만족해야 하는 조건은 아래의 몇 개 조건을 포함할 수 있다. 첫 번째 조건은, 배열의 제1 행 에서의 비트 스트링의 처음 비트는 모두 0이고, 배열의 각 열 에서의 비트 스트링은 동일한 마지막 개의 비트를 갖는 것이다. 두 번째 조건은, , 및 중 마침 1 개의 비트가 상이한 것이다. 세 번째 조건은, , , ,의 프리픽스 부분 비트가 각각 - 그레이 코드, - 그레이 코드, …, 그레이 코드인 것이다.

여기서, 그레이 경로 처리는 각 처리 스테이지에서, 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환 및 위상 회전을 구현하기 위한 것이다. 예컨대, 그레이 경로 처리 스테이지의 첫 번째 처리 스테이지는, 주로 그레이 초기화 처리를 수행하여 구현된 타깃 함수를 변환하는 것이다. 또 예컨대, 그레이 경로 처리 스테이지의 두 번째 처리 스테이지는, 주로 첫 번째 처리 스테이지에서 획득된 변환된 후의 타깃 함수를 변환하는 것이다. 여기서의 타깃 함수 변환은 주로 새로운 타깃 함수를 구현하는 것을 가리킨다. 예컨대, 타깃 함수 변환은 구체적으로 프리픽스 부분 양자 비트에 기반하여 구성된 선형 함수를 구현하는 것일 수 있다. 구체적인 응용에서, 미리 구축된 양자 비트 스트링 집합에 의해 분할된 2차원 배열의 경우, 각 처리 스테이지의 타깃 함수 변환은 상이한 행의 비트 스트링과 입력 레지스터의 내적을 각각 구현하는 것이다. 예컨대, 첫 번째 처리 스테이지에 의해 구현된 타깃 함수 변환은 이며, 여기서의 는 2차원 배열 중 제2 행의 비트 스트링이고, 는 입력 레지스터이다.

구체적으로, 고전적 컴퓨터는 입력 레지스터를 분할하여, 입력 레지스터를 프리픽스 부분 양자 비트 및 서픽스 부분 양자 비트로 분할하고, 양자 비트 복제 방식에 따라, 입력 레지스터 중 서픽스 부분 양자 비트를 복제하고, 서픽스 복제 스테이지 조건에 기반하여 서픽스 부분 양자 비트를 복제 레지스터에 복제하여, 서픽스 복제 스테이지 회로를 획득한 다음, 복제 레지스터 중 서픽스 부분 양자 비트 및 타깃 레지스터에 대해 그레이 초기화 처리를 수행하는 것을 통해, 타깃 레지스터의 각 양자 비트에서 그레이 초기화 스테이지에 서로 매칭되는 타깃 함수 및 위상 회전을 구현하여, 그레이 초기화 스테이지 회로를 획득한 다음, 양자 비트 복제 방식에 따라, 입력 레지스터 중 프리픽스 부분 양자 비트를 복제하고, 프리픽스 복제 스테이지 조건에 기반하여 프리픽스 부분 양자 비트를 복제 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득한 다음, 복제 레지스터 중 프리픽스 부분 양자 비트 및 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 처리의 각 처리 스테이지에서, 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환 및 위상 회전을 구현하여, 그레이 경로 스테이지 회로를 획득한다.

여기서, 서픽스 복제 스테이지 조건은 서픽스 복제 스테이지가 복제해야 하는 서픽스 부분 양자 비트수를 가리키며, 실제의 응용 시나리오에 기반하여 구성될 수 있다. 예컨대, 복제해야 하는 서픽스 부분 양자 비트수는 일 수 있으며, 여기서의 은 입력된 양자 비트수이고, 이며, m은 보조 양자 비트수이다. 프리픽스 복제 스테이지 조건은 프리픽스 복제 스테이지에서 복제해야 하는 프리픽스 부분 양자 비트수를 가리키며, 실제의 응용 시나리오에 기반하여 구성될 수 있다. 예컨대, 복제해야 하는 프리픽스 부분 양자 비트수는 일 수 있으며, 여기서의 은 입력된 양자 비트수이고, 이며, m은 보조 양자 비트수이다.

구체적으로, 대각 유니터리 행렬 양자 회로의 역할은 한 그룹의 컴퓨팅 베이스의 각 벡터에 대해, 하나의 대응되는, 위상을 개리한 벡터를 출력하는 것이므로, 그레이 경로 스테이지 회로를 획득한 후, 고전적 컴퓨터는 서픽스 복제 스테이지 회로, 그레이 초기화 스테이지 회로, 프리픽스 복제 스테이지 회로 및 그레이 경로 스테이지 회로에 기반하여 인버전 처리를 수행하여, 복제 레지스터 및 타깃 레지스터를 환원하여, 인버전 처리 스테이지 회로를 획득한 다음, 서픽스 복제 스테이지 회로, 그레이 초기화 스테이지 회로, 프리픽스 복제 스테이지 회로, 그레이 경로 스테이지 회로 및 인버전 처리 스테이지 회로에 기반하여, 대각 유니터리 행렬 양자 회로를 획득한다.

구체적인 응용에서, 서픽스 복제 스테이지 회로, 그레이 초기화 스테이지 회로, 프리픽스 복제 스테이지 회로 및 그레이 경로 스테이지 회로에 기반하여 인버전 처리를 수행하는 단계는, 서픽스 복제 스테이지 회로, 그레이 초기화 스테이지 회로, 프리픽스 복제 스테이지 회로 및 그레이 경로 스테이지 회로에 대해 각각 인버전 처리를 수행하여, 각 스테이지에 상응한 인버전 회로를 획득하고, 각 스테이지에 상응한 인버전 회로를 조합하여, 인버전 처리 스테이지 회로를 획득하는 단계를 포함한다.

예를 들어, 인버전 처리 스테이지 회로는 로 나타낼 수 있으며, 여기서의 는 그레이 경로 스테이지 회로에 상응한 인버전 회로를 나타내고, 는 프리픽스 복제 스테이지 회로에 상응한 인버전 회로를 나타내며, 은 그레이 초기화 스테이지 회로에 상응한 인버전 회로를 나타내고, 은 서픽스 복제 스테이지 회로에 상응한 인버전 회로를 나타낸다. 여기서, 는 그레이 경로 스테이지 회로에 상응한 인버전 회로가 그레이 경로 처리의 각 처리 스테이지에 대해 인버전을 수행하는 것을 통해 획득될 수 있음을 가리킨다.

또 예를 들어, 인버전 처리 스테이지 회로는 로 나타낼 수도 있으며, 여기서의 은 그레이 경로 스테이지 회로에 상응한 인버전 회로를 나타내고, 는 프리픽스 복제 스테이지 회로에 상응한 인버전 회로를 나타내며, 은 그레이 초기화 스테이지 회로에 상응한 인버전 회로를 나타내고, 은 서픽스 복제 스테이지 회로에 상응한 인버전 회로를 나타낸다. 여기서, 은 그레이 경로 스테이지 회로에 상응한 인버전 회로가 그레이 경로 처리의 마지막 하나의 처리 스테이지에 의해 획득된 타깃 함수에 대해 변환을 재차 수행하는 것을 통해 획득될 수 있음을 나타낸다. 구체적인 응용에서, 미리 구축된 양자 비트 스트링 집합에 의해 분할된 2차원 배열의 경우, 각 처리 스테이지의 타깃 함수 변환은 상이한 행의 비트 스트링과 입력 레지스터의 내적을 각각 구현하는 것이다. 마지막 하나의 처리 스테이지의 타깃 함수 변환은 배열 중 마지막 한 행의 비트 스트링과 입력 레지스터의 내적을 구현하는 것이고, 마지막 하나의 처리 스테이지에 의해 획득된 타깃 함수에 대해 변환을 재차 수행하는 것은 배열 중 첫 번째 행의 비트 스트링과 입력 레지스터의 내적을 구현하는 것이다.

본 실시예에서, 양자 비트 복제 방식에 따라, 서픽스 복제 처리, 그레이 초기화 처리, 프리픽스 복제 처리, 그레이 경로 처리 및 인버전 처리를 수행하는 것을 통해, 그레이 코드 사이클의 성질, 복제 레지스터 및 타깃 레지스터를 이용하여, 조합 기교에 기반하여 대각 유니터리 행렬 양자 회로를 구축할 수 있어, 그리드 제한 조건 하에서 대각 유니터리 행렬 양자 회로의 회로 깊이에 대한 압축을 구현한다.

하나의 실시예에서, 양자 비트 복제 방식에 따라, 입력 레지스터 중 서픽스 부분 양자 비트를 복제하여, 서픽스 부분 양자 비트를 복제 레지스터에 복제하여, 서픽스 복제 스테이지 회로를 획득하는 단계는,

양자 비트 복제 방식에 따라, 입력 레지스터 중 서픽스 부분 양자 비트에 대해 열 복제를 수행하여, 복제 레지스터 중 상이한 양자 비트에 복제하여, 제1 제어 NOT 게이트 회로를 획득하는 단계;

복제 레지스터 중 서픽스 부분 양자 비트의 개수가 서픽스 복제 스테이지 조건을 만족할 때까지, 복제 레지스터 중 상이한 양자 비트에 이미 복제된 서픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행하여, 제2 제어 NOT 게이트 회로를 획득하는 단계; 및

제1 제어 NOT 게이트 회로 및 제2 제어 NOT 게이트 회로에 기반하여, 서픽스 복제 스테이지 회로를 획득하는 단계를 포함한다.

구체적으로, 서픽스 복제 스테이지는 그리드 제한 조건 하에서 입력 레지스터 중 서픽스 부분 양자 비트를 복제 레지스터에 복제하기 위한 것이며, 이때, 고전적 컴퓨터는 양자 비트 복제 방식에 따라, 입력 레지스터 중 서픽스 부분 양자 비트에 대해 한 번의 열 복제를 수행하고, 서픽스 부분 양자 비트를 복제 레지스터 중 단일 열의 상이한 양자 비트에 각각 복제하여, 제1 제어 NOT 게이트 회로를 획득한 다음, 복제 레지스터 중 서픽스 부분 양자 비트의 개수가 서픽스 복제 스테이지 조건을 만족할 때까지, 복제 레지스터 중 단일 열의 상이한 양자 비트에 이미 복제된 서픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행하여, 제2 제어 NOT 게이트 회로를 획득하며, 제1 제어 NOT 게이트 회로 및 제2 제어 NOT 게이트 회로를 조합하여, 서픽스 복제 스테이지 회로를 획득한다.

하나의 구체적인 응용에서, 복제 레지스터 중 단일 열의 상이한 양자 비트에 이미 복제된 서픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행할 경우, 고전적 컴퓨터는 서픽스 복제 스테이지 조건 중 복제해야 하는 서픽스 부분 양자 비트의 개수에 따라, 행 방향에서 복제해야 하는 행 개수를 결정하고, 복제해야 하는 행 개수는 서픽스 복제 스테이지 조건 중 복제해야 하는 서픽스 부분 양자 비트의 개수에서 1을 뺀 값이다.

본 실시예에서, 양자 비트 복제 방식에 따라, 서픽스 부분 양자 비트에 대해 먼저 열 복제를 수행한 다음 행 방향에서 반복 복제를 수행하는 것을 통해, 그리드 제한 조건 하에서 서픽스 복제 스테이지 회로의 회로 깊이를 감소시킬 수 있어, 양자 상태 제조 회로의 회로 깊이를 효과적으로 압축하고, 결잃음 영향의 감소를 구현한다.

하나의 실시예에서, 복제 레지스터 중 서픽스 부분 양자 비트 및 타깃 레지스터에 대해 그레이 초기화 처리를 수행하는 것을 통해, 그레이 초기화 스테이지 회로를 획득하는 단계는,

복제 레지스터 중 서픽스 부분 양자 비트를 통해, 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 타깃 함수를 구현하여, 제3 제어 NOT 게이트 회로를 획득하는 단계;

각 양자 비트에 서로 매칭되는 타깃 함수에 기반하여, 타깃 레지스터의 각 양자 비트에 서로 매칭되는 제1 위상을 각각 결정하는 단계;

타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 제1 위상의 위상 회전을 구현하여, 제1 위상 회전 회로를 획득하는 단계; 및

제3 제어 NOT 게이트 회로 및 제1 위상 회전 회로에 기반하여, 그레이 초기화 스테이지 회로를 획득하는 단계를 포함한다.

여기서, 서로 매칭되는 타깃 함수는 서픽스 부분 양자 비트에 기반하여 구성된 선형 함수를 가리키며, 즉 그레이 초기화 처리를 수행할 경우, 먼저 타깃 레지스터에서의 양자 비트의 상태를 전환해야 한다.

여기서, 은 서픽스 부분 양자 비트이고, 상기 과정에서는 타깃 레지스터에서의 번 째의 양자 비트를 로 전환하며, 여기서 이고, 여기서의 은 미리 구축된 양자 비트 스트링 집합을 분할하여 획득된 2차원 배열 중 제1 행 비트 스트링의 번째 비트 스트링을 나타내고, 는 입력 레지스터이며, 여기서, 이고, 은 보조 양자 비트수이다.

여기서, 서로 매칭되는 제1 위상은 타깃 함수 중 비트 스트링에 대응되는 위상을 가리키고, 고전적 컴퓨터는 개의 양자 비트 스트링 에 대응되는 모든 위상 를 생성하는 것을 타깃으로 하여 회로 구축을 수행하는 것이므로, 타깃 함수에서의 각 비트 스트링의 경우, 대응되는 위상 가 모두 존재하게 된다. 각 양자 비트 스트링 에 대응되는 위상 는 모두 에 따라 계산하여 획득될 수 있고, 가 0이 아닌 양자 비트 스트링을 취할 수 있는 경우, 각 양자 비트 스트링 에 대한 하나의 대응되는 등식이 모두 존재하며, 모든 등식을 연립하는 것을 통해, 각 양자 비트 스트링 에 대응되는 위상 를 획득할 수 있다. 하나의 구체적인 응용에서, 타깃 함수는 일 수 있으므로, 타깃 함수에서의 비트 스트링은 를 가리키며, 여기서 이다.

구체적으로, 고전적 컴퓨터는 타깃 레지스터의 각 양자 비트에서 구현해야 하는 서로 매칭되는 타깃 함수를 결정한 다음, 복제 레지스터 중 서픽스 부분 양자 비트를 통해, 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 타깃 함수를 구현하여, 제3 제어 NOT 게이트 회로를 획득한 다음, 각 양자 비트에 서로 매칭되는 타깃 함수 중 비트 스트링에 대응되는 위상에 기반하여, 타깃 레지스터의 각 양자 비트에 서로 매칭되는 제1 위상을 각각 결정하고, 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 제1 위상의 위상 회전을 구현하여, 제1 위상 회전 회로를 획득하며, 제3 제어 NOT 게이트 회로 및 제1 위상 회전 회로를 조합하여, 그레이 초기화 스테이지 회로를 획득한다.

하나의 구체적인 응용에서, 고전적 컴퓨터는 타깃 레지스터의 각 양자 비트에서 구현해야 하는 서로 매칭되는 타깃 함수를 결정한 다음, 타깃 레지스터의 각 양자 비트에 작용되는 타깃 양자 비트를 각각 결정하며, 타깃 양자 비트는 서픽스 부분 양자 비트 중 적어도 하나의 양자 비트일 수 있고, 빈 것일 수도 있음으로써, 타깃 양자 비트와 타깃 레지스터의 각 양자 비트 사이의 작용 관계에 기반하여, 복제 레지스터로부터 이미 복제된 서픽스 부분 양자 비트를 선택하여, 타깃 레지스터의 각 양자 비트에 작용하며, 이로써 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 타깃 함수를 구현한다. 설명해야 할 것은, 타깃 레지스터의 양자 비트에 작용되는 타깃 양자 비트가 빈 것일 경우, 복제 레지스터로부터 이미 복제된 서픽스 부분 양자 비트를 선택하여, 상기 양자 비트에 작용할 필요가 없는 것을 나타낸다.

예를 들어, 타깃 레지스터에서의 하나의 양자 비트에서 구현해야 하는 서로 매칭되는 타깃 함수가 ==이고, 여기서 =0000이고, 인 것으로 가정하면, 고전적 컴퓨터는 내적 결과 ()에 따라, 상기 양자 비트에 작용되는 타깃 양자 비트는 빈 것임을 알 수 있음으로써, 복제 레지스터로부터 양자 비트를 선택하여 타깃 레지스터의 상기 양자 비트에 작용할 필요가 없다.

또 예를 들어, 타깃 레지스터에서의 하나의 양자 비트에서 구현해야 하는 서로 매칭되는 타깃 함수가 ==이고, 여기서 =0010이고, 인 것으로 가정하면, 고전적 컴퓨터는 내적 결과 ()에 따라, 상기 양자 비트에 작용되는 타깃 양자 비트가 인 것을 알 수 있음으로써, 복제 레지스터로부터 하나의 을 선택하여 타깃 레지스터의 상기 양자 비트에 작용할 수 있다. 여기서, 는 4- 양자 비트이므로, 그 서픽스 부분 양자 비트는 일 수 있으며, 서픽스 스테이지 복제 조건이, 복제해야 하는 서픽스 부분 양자 비트의 개수가 2인 것이면, 이때 복제 레지스터는 일 수 있다.

하나의 구체적인 응용에서, 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 제1 위상의 위상 회전을 구현하는 것은 회전 게이트를 통해 구현될 수 있으며, 즉 회전 게이트 를 타깃 레지스터의 번째 양자 비트에 작용한다. 다시 말해, 이면, 타깃 레지스터에서 번째 양자 비트의 위상은 회전되고, 그렇지 않은 경우 위상이 변하지 않으며, 여기서 은 비트 스트링 에 대응되는 위상을 가리킨다.

본 실시예에서, 복제 레지스터 중 서픽스 부분 양자 비트를 통해, 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 타깃 함수를 구현할 경우, 복제 레지스터 중 서픽스 부분 양자 비트는 타깃 레지스터의 상이한 양자 비트에 각각 작용될 수 있으므로, 작용될 경우의 회로는 병행되어 구현될 수 있음으로써, 회로 깊이를 압축한 제3 제어 NOT 게이트 회로를 획득할 수 있고, 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 제1 위상의 위상 회전을 구현할 경우, 모든 위상 회전이 모두 동일한 양자 비트에 작용되지 않으므로, 모든 위상 회전을 동일한 층 회로에 배치하여, 회로 깊이의 압축을 구현할 수 있다.

하나의 실시예에서, 각 양자 비트에 서로 매칭되는 타깃 함수에 기반하여, 타깃 레지스터의 각 양자 비트에 서로 매칭되는 제1 위상을 각각 결정하는 단계는,

각 양자 비트에 서로 매칭되는 타깃 함수에 기반하여, 타깃 레지스터의 각 양자 비트에 서로 대응되는 양자 비트 스트링을 각각 결정하는 단계;

양자 비트 스트링에 대응되는 위상을 결정하는 단계; 및

양자 비트 스트링에 대응되는 위상을, 양자 비트 스트링에 대응되는 양자 비트에 서로 매칭되는 제1 위상으로 사용하는 것을 포함한다.

여기서, 양자 비트 스트링은 타깃 함수 중 입력 레지스터와 내적을 수행하는 비트 스트링을 가리킨다. 예컨대, 타깃 함수가 일 경우, 양자 비트 스트링은 입력 레지스터 와 내적을 수행하는 를 가리킨다. 는 상기 양자 비트 스트링이 2차원 배열 중 제1 행 비트 스트링의 번째 비트 스트링인 것을 나타내고, 2차원 배열은 미리 구축된 양자 비트 스트링 집합을 분할하는 것을 통해 획득된다.

구체적으로, 각 양자 비트에 서로 매칭되는 타깃 함수는 비트 스트링과 입력 레지스터가 내적을 수행하는 것이므로, 고전적 컴퓨터는 각 양자 비트에 서로 매칭되는 타깃 함수에 기반하여, 타깃 레지스터의 각 양자 비트에 서로 대응되는 양자 비트 스트링을 각각 결정할 수 있음으로써, 계산하여 획득된 각 양자 비트 스트링 에 대응되는 위상 에 따라, 양자 비트 스트링에 대응되는 위상을 결정할 수 있고, 양자 비트 스트링에 대응되는 위상을, 양자 비트 스트링에 대응되는 양자 비트에 서로 매칭되는 제1 위상으로 사용한다.

본 실시예에서, 타깃 함수에 기반하여 양자 비트에 서로 대응되는 양자 비트 스트링에 대한 결정을 구현할 수 있음으로써, 양자 비트 스트링에 기반하여 양자 비트에 서로 매칭되는 제1 위상에 대한 결정을 구현할 수 있어, 제1 위상에 기반하여 상응한 위상 회전을 구현하는데 편이하다.

하나의 실시예에서, 양자 비트 복제 방식에 따라, 입력 레지스트 중 프리픽스 부분 양자 비트를 복제하여, 프리픽스 부분 양자 비트를 복제 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득하는 단계는,

복제 레지스터 중 서픽스 처리 스테이지를 거친 양자 비트에 대해 환원 처리를 수행하는 단계;

양자 비트 복제 방식에 따라, 입력 레지스터 중 프리픽스 부분 양자 비트에 대해 열 복제를 수행하여, 복제 레지스터 중 상이한 양자 비트에 복제하여, 제4 제어 NOT 게이트 회로를 획득하는 단계;

복제 레지스터 중 프리픽스 부분 양자 비트의 개수가 프리픽스 복제 스테이지 조건을 만족할 때까지, 복제 레지스터 중 상이한 양자 비트에 이미 복제된 프리픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행하여, 제5 제어 NOT 게이트 회로를 획득하는 단계; 및

제4 제어 NOT 게이트 회로 및 제5 제어 NOT 게이트 회로에 기반하여, 프리픽스 복제 스테이지 회로를 획득하는 단계를 포함한다.

여기서, 환원 처리는 서픽스 복제 스테이지에 의해 획득된 양자 상태 환원을, 서픽스 복제 스테이지 이전의 상태로 환원시키는 것을 가리킨다.

구체적으로, 프리픽스 복제 스테이지는 그리드 제한 조건 하에서 입력 레지스터 중 프리픽스 부분 양자 비트를 복제 레지스터에 복제하기 위한 것이고, 이때, 복제 레지스터에 존재하는 것이 서픽스 처리 스테이지를 거친 양자 비트이므로, 고전적 컴퓨터는 먼저 복제 레지스터 중 서픽스 처리 스테이지를 거친 양자 비트에 대해 환원 처리를 수행하여, 복제 레지스터를 서픽스 복제 스테이지 이전의 상태로 환원해야 하며, 다음, 양자 비트 복제 방식에 따라, 입력 레지스터 중 프리픽스 부분 양자 비트에 대해 한 번의 열 복제를 수행하고, 프리픽스 부분 양자 비트를 복제 레지스터 중 단일 열의 상이한 양자 비트에 각각 복제하여, 제4 제어 NOT 게이트를 획득한 다음, 복제 레지스터 중 프리픽스 부분 양자 비트의 개수가 프리픽스 복제 스테이지 조건을 만족할 때까지, 복제 레지스터 중 단일 열의 상이한 양자 비트에 이미 복제된 프리픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행하여, 제5 제어 NOT 게이트 회로를 획득하고, 제4 제어 NOT 게이트 회로 및 제5 제어 NOT 게이트 회로를 조합하여, 프리픽스 복제 스테이지 회로를 획득한다.

하나의 구체적인 응용에서, 복제 레지스터 중 단일 열의 상이한 양자 비트에 이미 복제된 프리픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행할 경우, 고전적 컴퓨터는 프리픽스 복제 스테이지 조건 중 복제 레지스터에서 복제해야 하는 프리픽스 부분 양자 비트의 개수에 따라, 행 방향에서 복제해야 하는 행 개수를 결정하며, 복제해야 하는 행 개수는 프리픽스 복제 스테이지 조건 중 복제 레지스터에서 복제해야 하는 프리픽스 부분 양자 비트의 개수에서 1을 뺀 값이다.

본 실시예에서, 양자 비트 복제 방식에 따라, 프리픽스 부분 양자 비트에 대해 먼저 열 복제를 수행한 다음 행 방향에서 반복 복제를 수행하는 것을 통해, 그리드 제한 조건 하에서 프리픽스 복제 스테이지 회로의 회로 깊이를 감소시킬 수 있어, 양자 상태 제조 회로의 회로 깊이를 효과적으로 압축하므로, 결잃음 영향의 감소를 구현한다.

하나의 실시예에서, 복제 레지스터 중 프리픽스 부분 양자 비트 및 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하는 단계는,

그레이 경로 처리의 각 처리 스테이지에서, 복제 레지스터 중 프리픽스 부분 양자 비트를 통해, 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 구현하여, 현재 처리 스테이지의 처리 회로를 획득하는 단계; 및

그레이 경로 처리 중 각 처리 스테이지의 처리 회로에 기반하여, 그레이 경로 스테이지 회로를 획득하는 단계를 포함한다.

여기서, 그레이 경로 처리 스테이지는 개의 처리 스테이지를 포함하며, 여기서 은 입력된 양자 비트수이고, 이며, 은 보조 양자 비트수이다. 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환은 이전 처리 스테이지에 의해 획득된 타깃 함수를 변환하여, 새로운 타깃 함수를 구현하는 것을 가리킨다. 예컨대, 타깃 함수 변환은 구체적으로 프리픽스 부분 양자 비트에 의해 구성된 선형 함수를 구현하는 것일 수 있다. 첫 번째 처리 스테이지의 경우, 그 이전 처리 스테이지는 그레이 초기화 스테이지를 가리키고, 즉 그레이 경로 처리 스테이지에서의 첫 번째 처리 스테이지에서는, 주로 그레이 초기화 처리를 수행하여 구현된 타깃 함수를 변환한다. 구체적인 응용에서, 미리 구축된 양자 비트 스트링 집합에 의해 분할된 2차원 배열의 경우, 각 처리 스테이지의 타깃 함수 변환은 상이한 행의 비트 스트링과 입력 레지스터의 내적을 각각 구현하는 것이다. 예컨대, 첫 번째 처리 스테이지에 의해 구현된 타깃 함수 변환은 이며, 여기서의 는 2차원 배열 중 제2 행 비트 스트링이고, 는 입력 레지스터이다.

구체적으로, 그레이 경로 처리의 각 처리 스테이지에서, 고전적 컴퓨터는 복제 레지스터 중 프리픽스 부분 양자 비트를 통해, 이전 처리 스테이지에 의해 획득된 타깃 함수를 변환하고, 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 구현하여, 현재 처리 스테이지의 처리 회로를 획득하며, 그레이 경로 처리 중 각 처리 스테이지의 처리 회로를 조합하여, 그레이 경로 스테이지 회로를 획득한다.

본 실시예에서, 복제 레지스터 중 프리픽스 부분 양자 비트를 통해, 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 구현하여, 현재 처리 스테이지의 처리 회로를 획득할 수 있음으로써, 그레이 경로 처리 중 각 처리 스테이지의 처리 회로에 기반하여, 그레이 경로 스테이지 회로를 획득할 수 있다.

하나의 실시예에서, 복제 레지스터 중 프리픽스 부분 양자 비트를 통해, 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 구현하여, 현재 처리 스테이지의 처리 회로를 획득하는 단계는,

현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환에 기반하여, 타깃 레지스터의 각 양자 비트에 작용되는 양자 비트 제어 비트 및 각 양자 비트에 서로 매칭되는 제2 위상을 각각 결정하는 단계;

양자 비트 제어 비트에 따라, 복제 레지스터 중 프리픽스 부분 양자 비트를 통해 타깃 함수 변환 제어를 구현하여, 타깃 함수 변환 회로를 획득하는 단계;

타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 제2 위상의 위상 회전을 구현하여, 제2 위상 회전 회로를 획득하는 단계; 및

타깃 함수 변환 회로 및 제2 위상 회전 회로에 따라, 현재 처리 스테이지의 처리 회로를 획득하는 단계를 포함한다.

여기서, 서로 매칭되는 타깃 함수 변환은 프리픽스 부분 양자 비트에 기반하여 구현된 이전 처리 스테이지의 타깃 함수에 대한 변환을 가리킨다. 양자 비트 제어 비트는 양자 비트의 변경을 제어하는 양자 비트를 가리킨다. 예컨대, 양자 비트 제어 비트는 구체적으로 양자 비트의 변경을 제어하는, 입력 레지스터에서의 양자 비트를 가리킬 수 있다. 양자 비트의 변경을 제어하는 것은 제어 NOT 게이트를 통해 구현될 수 있으며, 양자 비트 제어 비트는 제어 NOT 게이트에서의 제어 비트이고, 변경되어야 하는 양자 비트는 타깃 비트이다.

여기서, 서로 매칭되는 제2 위상은 현재 처리 스테이지의 변환된 후의 타깃 함수 중 비트 스트링에 대응되는 위상을 가리킨다. 고전적 컴퓨터는 개의 양자 비트 스트링 에 대응되는 모든 위상 를 생성하는 것을 타깃으로 하여 회로 구축을 수행하므로, 변환된 후의 타깃 함수에서의 각 비트 스트링의 경우, 대응되는 위상 가 모두 존재한다. 각 양자 비트 스트링 에 대응되는 위상 는 모두 에 따라 계산하여 획득될 수 있고, 가 0이 아닌 양자 비트 스트링을 취할 수 있는 경우, 각 양자 비트 스트링 에 대한 하나의 대응되는 등식이 모두 존재할 수 있으며, 모든 등식을 연립하는 것을 통해, 각 양자 비트 스트링 에 대응되는 위상 를 획득할 수 있다. 하나의 구체적인 응용에서, 변환된 후의 타깃 함수는 일 수 있으므로, 변환된 후의 타깃 함수에서의 비트 스트링은 를 가리키고, 여기서 이다.

구체적으로, 고전적 컴퓨터는 현재 처리 스테이지의 각 양자 비트에서 구현해야 하는 서로 매칭되는 타깃 함수 변환을 결정하고, 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환에 기반하여, 타깃 레지스터의 각 양자 비트에 작용되는 양자 비트 제어 비트 및 각 양자 비트에 서로 매칭되는 제2 위상을 각각 결정하며, 양자 비트 제어 비트는 프리픽스 부분 양자 비트 중 적어도 하나의 양자 비트임으로써, 양자 비트 제어 비트와 타깃 레지스터의 각 양자 비트 사이의 작용 관계에 기반하여, 복제 레지스터로부터, 이미 복제된 프리픽스 부분 양자 비트를 선택하여, 타깃 레지스터의 각 양자 비트에 작용할 수 있으며, 이로써 복제 레지스터 중 프리픽스 부분 양자 비트를 통해 타깃 레지스터의 각 양자 비트에서 타깃 함수 함수 변환을 구현하여, 타깃 함수 변환 회로를 획득할 수 있다.

여기서, 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 결정한 후, 고전적 컴퓨터는 현재 처리 스테이지에 서로 매칭되는 변환된 후의 타깃 함수 중 비트 스트링에 대응되는 위상에 기반하여, 각 양자 비트에 서로 매칭되는 제2 위상을 결정할 수 있다. 구체적인 응용에서, 변환된 후의 타깃 함수는 비트 스트링과 입력 레지스터가 내적을 수행하는 것이므로, 고전적 컴퓨터는 변환된 후의 타깃 함수에 기반하여, 현재 처리 스테이지에서 타깃 레지스터의 각 양자 비트에 서로 대응되는 양자 비트 스트링을 각각 결정할 수 있음으로써, 계산하여 획득된 각 양자 비트 스트링 에 대응되는 위상 에 따라, 양자 비트 스트링에 대응되는 위상을 결정하고, 양자 비트 스트링에 대응되는 위상을, 양자 비트 스트링에 대응되는 양자 비트에 서로 매칭되는 제2 위상으로 사용할 수 있다.

예를 들어, 타깃 레지스터에서의 하나의 양자 비트에서 구현해야 하는 타깃 함수 변환이 ==로부터 ==로 변환하는 것인 것으로 가정하면, 고전적 컴퓨터는 내적 결과(, )에 따라, 상기 양자 비트에 작용되는 양자 비트 제어 비트가 인 것임을 알 수 있음으로써, 복제 레지스터로부터 하나의 을 선택하여 타깃 레지스터의 상기 양자 비트에 작용할 수 있다. 여기서, 는 4- 양자 비트이므로, 그 프리픽스 부분 양자 비트는 일 수 있고, 서픽스 스테이지 복제 조건이 복제해야 하는 서픽스 부분 양자 비트의 개수가 2인 것이면, 이때 복제 레지스터는 일 수 있다.

구체적으로, 타깃 함수 변환 회로를 획득한 후, 고전적 컴퓨터는 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 제2 위상의 위상 회전을 구현하여, 제2 위상 회전 회로를 획득하고, 타깃 함수 변환 회로 및 제2 위상 회전 회로에 따라, 현재 처리 스테이지의 처리 회로를 획득한다. 하나의 구체적인 응용에서, 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 제2 위상의 위상 회전을 구현하는 것은 회전 게이트를 통해 구현될 수 있으며, 즉 회전 게이트 를 타깃 레지스터의 번째 양자 비트에 작용시킨다. 다시 말해, 이면, 타깃 레지스터에서의 번째 양자 비트의 위상은 회전하고, 그렇지 않은 경우 위상은 변하지 않으며, 여기서 는 비트 스트링 에 대응되는 위상을 가리키고, 는 현재 처리 스테이지를 나타내기 위한 것이며, 그레이 경로 처리는 개의 처리 스테이지를 포함하고, 여기서 은 입력된 양자 비트수이고, 이며, 은 보조 양자 비트수이며, 는 각 처리 스테이지를 각각 나타내기 위한 것이고, 여기서의 그레이 초기화 스테이지는 의 처리 스테이지로 간주할 수 있다.

본 실시예에서, 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환에 기반하여, 타깃 레지스터의 각 양자 비트에 작용되는 양자 비트 제어 비트 및 각 양자 비트에 서로 매칭되는 제2 위상을 각각 결정할 수 있고, 양자 비트 제어 비트에 따라, 복제 레지스터 중 프리픽스 부분 양자 비트를 통해 타깃 함수 변환 제어를 구현할 경우, 복제 레지스터 중 프리픽스 부분 양자 비트는 타깃 레지스터의 상이한 양자 비트에 각각 작용될 수 있으므로, 작용될 경우의 회로는 병행되어 구현될 수 있음으로써, 회로 깊이가 압축된 타깃 함수 변환 회로를 획득할 수 있고, 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 제2 위상의 위상 회전을 구현할 경우, 모든 위상 회전이 모두 동일한 양자 비트에 작용되지 않으므로, 모든 위상 회전을 동일한 층의 회로에 배치하여, 회로 깊이의 압축을 구현할 수 있다.

하나의 실시예에서, 양자 상태 제조 회로 생성 방법은,

보조 양자 비트수에 기반하여, 양자 상태 제조 회로를 위해 보조 레지스터를 구성하는 단계를 더 포함하고;

양자 비트 복제 방식에 따라, 입력 레지스터 중 프리픽스 부분 양자 비트를 복제하고, 프리픽스 부분 양자 비트를 복제 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득하는 단계는,

양자 비트 복제 방식에 따라, 입력 레지스터 중 프리픽스 부분 양자 비트를 복제하고, 프리픽스 부분 양자 비트를 복제 레지스터에 복제하고, 프리픽스 부분 양자 비트를 보조 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득하는 단계를 포함하며;

복제 레지스터 중 프리픽스 부분 양자 비트 및 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하는 단계는,

복제 레지스터 중 프리픽스 부분 양자 비트, 보조 레지스터 중 프리픽스 부분 양자 비트 및 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하는 단계를 포함한다.

여기서, 보조 레지스터는 보조 데이터를 저장하는 양자 비트의 집합을 가리키며, 본 실시예에서, 보조 데이터는 주로 프리픽스 부분 양자 비트를 가리킨다. 보조 레지스터는 양자 상태 제조를 보조하여, 회로 깊이를 추가로 압축시키기 위한 것이다.

구체적으로, 고전적 컴퓨터는 보조 양자 비트수에 따라, 양자 상태 제조 회로를 위해 복제 레지스터 및 타깃 레지스터를 구성하는 것 이외에, 또한 보조 레지스터를 구성한다. 하나의 구체적인 응용에서, 보조 양자 비트 개수가 m일 경우, 복제 레지스터의 양자 비트수는 m/3이고, 타깃 레지스터의 양자 비트수는 m/3이며, 보조 양자 비트 중 나머지 m/3 개의 양자 비트는 보조 레지스터로 분할된다. 입력 레지스터 중 프리픽스 부분 양자 비트를 복제할 경우, 고전적 컴퓨터는 복제 레지스터 중 서픽스 처리 스테이지를 거친 양자 비트에 대해 환원 처리를 수행하고, 양자 비트 복제 방식에 따라, 입력 레지스터 중 프리픽스 부분 양자 비트에 대해 열 복제를 수행하여, 복제 레지스터 중 상이한 양자 비트에 복제하여, 제4 제어 NOT 게이트 회로를 획득하며, 복제 레지스터 중 프리픽스 부분 양자 비트의 개수가 프리픽스 복제 스테이지 조건을 만족할 때까지, 복제 레지스터 중 상이한 양자 비트에 이미 복제된 프리픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행하여, 제5 제어 NOT 게이트 회로를 획득한다.

이와 동시에, 고전적 컴퓨터는 양자 비트 복제 방식에 따라, 프리픽스 부분 양자 비트를 보조 레지스터에 복제하여, 제6 제어 NOT 게이트 회로를 획득함으로써, 제4 제어 NOT 게이트 회로, 제5 제어 NOT 게이트 회로 및 제6 제어 NOT 게이트 회로를 조합하는 것을 통해, 프리픽스 복제 스테이지 회로를 획득할 수 있다.

구체적인 응용에서, 고전적 컴퓨터는 양자 비트 복제 방식에 따라, 프리픽스 부분 양자 비트를 보조 레지스터에 복제할 경우 먼저 입력 레지스터 중 프리픽스 부분 양자 비트에 대해 한 번의 열 복제를 수행하고, 프리픽스 부분 양자 비트를 보조 레지스터 중 단일 열의 상이한 양자 비트에 각각 복제한 다음, 보조 레지스터 중 프리픽스 부분 양자 비트의 개수가 프리픽스 복제 스테이지 조건을 만족할 때까지, 보조 레지스터 중 단일 열의 상이한 양자 비트에 이미 복제된 프리픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행하여, 제6 제어 NOT 게이트 회로를 획득한다. 하나의 구체적인 응용에서, 보조 레지스터 중 단일 열의 상이한 양자 비트에 이미 복제된 프리픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행할 경우, 고전적 컴퓨터는 프리픽스 복제 스테이지 조건 중 보조 레지스터에서 복제해야 하는 프리픽스 부분 양자 비트의 개수에 따라, 행 방향에서 복제해야 하는 행 개수를 결정하고, 복제해야 하는 행 개수는 프리픽스 복제 스테이지 조건 중 보조 레지스터에서 복제해야 하는 프리픽스 부분 양자 비트의 개수에서 1을 뺀 값이다.

구체적으로, 그레이 경로 처리의 각 처리 스테이지에서, 고전적 컴퓨터는 복제 레지스터 중 프리픽스 부분 양자 비트 및 보조 레지스터 중 프리픽스 부분 양자 비트를 통해, 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 구현하여, 현재 처리 스테이지의 처리 회로를 획득한다. 그레이 경로 처리 중 각 처리 스테이지의 처리 회로에 기반하여, 그레이 경로 스테이지 회로를 획득한다. 구체적인 응용에서, 복제 레지스터 중 프리픽스 부분 양자 비트 및 보조 레지스터 중 프리픽스 부분 양자 비트를 통해, 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 구현할 경우, 고전적 컴퓨터는 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환에 기반하여, 타깃 레지스터의 각 양자 비트에 작용되는 양자 비트 제어 비트 및 각 양자 비트에 서로 매칭되는 제2 위상을 각각 결정하고, 양자 비트 제어 비트에 따라, 복제 레지스터 중 프리픽스 부분 양자 비트 및 보조 레지스터 중 프리픽스 부분 양자 비트를 통해 타깃 함수 변환 제어를 구현하여, 타깃 함수 변환 회로를 획득하며, 타깃 레지스터의 각 양자 비트에서 서로 매칭되는 제2 위상의 위상 회전을 구현하여, 제2 위상 회전 회로를 획득하고, 타깃 함수 변환 회로 및 제2 위상 회전 회로에 따라, 현재 처리 스테이지의 처리 회로를 획득한다.

하나의 구체적인 응용에서, 양자 비트 제어 비트는 프리픽스 부분 양자 비트 중 적어도 하나의 양자 비트이고, 고전적 컴퓨터는 양자 비트 제어 비트와 타깃 레지스터의 각 양자 비트 사이의 작용 관계에 기반하여, 복제 레지스터 또는 보조 레지스터로부터, 이미 복제된 프리픽스 부분 양자 비트를 선택하여, 타깃 레지스터의 각 양자 비트에 작용하며, 이로써 복제 레지스터 중 프리픽스 부분 양자 비트 및 보조 레지스터 중 양자 비트를 통해 타깃 레지스터의 각 양자 비트에서 타깃 함수 변환을 구현하여, 타깃 함수 변환 회로를 획득할 수 있다.

본 실시예에서, 보조 레지스터를 도입하는 것을 통해 그레이 경로 처리를 수행하므로, 보조 레지스터를 이용하여 복제 레지스터를 보조할 수 있어, 그레이 경로 스테이지 회로의 회로 깊이를 효과적으로 압축할 수 있다.

하나의 실시예에서, 양자 상태 제조 방법을 제공하고, 상기 방법이 도 1에서의 양자 컴퓨터(104)에 적용되는 것을 예로 하여 설명하며, 상기 방법은 아래의 단계를 포함한다.

양자 상태 제조 회로에 기반하여 회로 초기 상태 데이터에 대해 양자 상태 제조를 수행하여, 양자 상태 데이터를 획득하고, 양자 상태 제조 회로는 상기 양자 상태 제조 회로 생성 방법을 통해 구현된다.

여기서, 회로 초기 상태 데이터는 양자 상태 데이터를 제조해야 하는 초기 데이터를 가리킨다. 예컨대, 회로 초기 상태 데이터는 일 수 있으며, 여기서의 은 입력된 양자 비트수이다. 또 예컨대, 회로 초기 상태 데이터는 양자 시스템의 어느 한 그룹의 컴퓨팅 베이스일 수 있다.

구체적으로, 고전적 컴퓨터는 양자 상태 제조 회로에 의해 구성된 양자 프로그램을 양자 컴퓨터에 송신하고, 양자 컴퓨터는 양자 프로그램을 실행하는 것을 통해, 양자 상태 제조 회로에 기반하여 회로 초기 상태 데이터에 대해 양자 상태 제조를 수행하여, 양자 상태 데이터를 획득하는 것을 구현할 수 있다.

상기 양자 상태 제조 방법은, 회로 깊이가 효과적으로 압축된 양자 상태 제조 회로를 이용하여, 회로 초기 상태 데이터에 대해 양자 상태 제조를 수행하여, 양자 상태 데이터를 획득하여, 결잃음 영향을 감소할 수 있다.

본 출원은 응용 시나리오를 더 제공하고, 상기 실시예에서 언급된 양자 상태 제조 회로 생성 방법은 임의의 - 양자 비트의 양자 회로의 구현에 사용될 수 있으며, 아래에서 임의의 - 양자 비트의 양자 회로의 설계를 설명하고, 즉 상기 양자 상태 제조 회로 생성 방법을 설명한다. 먼저, 본 응용 시나리오에서 사용된 심볼을 정의하며, 본 응용 시나리오에서 사용된 주요한 심볼은 표 1에 도시된 바와 같다.

구체적으로, 도 9에 도시된 바와 같이, 본 응용 시나리오에서, 양자 상태 제조 회로 설계는 아래의 3 개의 단계로 분열될 수 있다. 단계 1에 있어서, 회로 프레임 워크를 구축하고, 양자 상태 제조 회로를 일련의 균일 제어 게이트 로 분해하며; 단계 2에 있어서, 양자 상태 제조 회로 중 각 균일 제어 게이트를 3 개의 대각 유니터리 행렬 및 4 개의 단일 비트 양자 게이트로 분해하고; 단계 3에 있어서, 그리드 제한 조건 하에서 보조 양자 비트를 캐리한 대각 유니터리 행렬 양자 회로를 구현한다. 여기서, 단계 3은 구체적으로 개의 양자 비트 스트링 에 대응되는 모든 위상 를 생성하는 것을 통해 구현될 수 있고, 단계 3은 아래의 단계 3.1 내지 3.5를 포함하며, 즉 단계3.1는, 서픽스 복제 스테이지이고; 단계 3.2는, 그레이 초기화 스테이지이고; 단계 3.3는, 프리픽스 복제 스테이지이며; 단계 3.4는, 그레이 사이클 스테이지이고; 단계 3.5는, 인버전 스테이지이다. 이로부터 알 수 있다시피, 그리드 제한 조건 하에서 보조 양자 비트를 캐리한 대각 유니터리 행렬 양자 회로를 구현할 수만 있으면, 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하여, 균일 제어 게이트 회로를 획득할 수 있고, 균일 제어 게이트 회로를 조합하는 것을 통해, 양자 상태 제조 회로를 생성할 수 있다. 아래에서 각 단계를 각각 전개하여 설명한다.

단계 1에 있어서, 회로 프레임 워크를 구축하고, 양자 상태 제조 회로를 일련의 균일 제어 게이트 로 분해한다.

먼저 균일 제어 게이트를 정의하고, - 양자 비트 균일 제어 게이트 은,

로 정의된다.

여기서, 임의의 에 있어서, 는 유니터리 행렬이다. 임의의 - 양자 비트의 양자 회로는 개의 규모가 상이한 균일 제어 게이트의 조합으로 분해될 수 있고, 즉 이고, 여기서 는 양자 비트의 단위 연산자를 나타낸다. 회로 분해 원리에 기반하여, 하나의 전역 위상을 무시한 경우, 균일 제어 게이트는 대각 유니터리 행렬 및 단일 비트 양자 게이트로 분해될 수 있으며, 즉 균일 제어 게이트 회로는 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 포함한다. 본 응용 시나리오에서, 균일 제어 게이트는 3 개의 대각 유니터리 행렬 및 4 개의 단일 비트 양자 게이트의 조합으로 분해된다.

단계 2에 있어서, 양자 상태 제조 회로 중 각 균일 제어 게이트를 3 개의 대각 유니터리 행렬 및 4 개의 단일 비트 양자 게이트로 분해한다.

먼저, - 양자 비트 대각 유니터리 행렬을 으로 정의하고, 회로 분해 원리로부터 알 수 있다시피, 하나의 전역 위상을 무시할 경우, 균일 제어 게이트는 아래의 형태, 즉 으로 분해될 수 있음을 알 수 있으며, 여기서의 은 - 양자 비트 대각 유니터리 행렬이고, 즉 양자 상태 제조 회로 중 각 균일 제어 게이트는 3 개의 대각 유니터리 행렬 및 4 개의 단일 비트 양자 게이트로 분해될 수 있다.

단계 3에 있어서, 그리드 제한 조건 하에서 보조 양자 비트를 캐리한 대각 유니터리 행렬 양자 회로를 구현한다.

단계 1 및 단계 2를 거쳐, 양자 상태 제조 회로는 일련의 대각 유니터리 행렬 및 일부 단일 비트 양자 게이트로 이미 분해되었다. 따라서, 임의의 대각 유니터리 행렬의 양자 회로만 구현하면 양자 상태 제조 회로를 획득할 수 있으므로, 단계 3에서, 그리드 제한 조건 하에서 본 응용 시나리오는 보조 양자 비트를 이용하여, 대각 유니터리 행렬 양자 회로의 병행을 구현함으로써, 회로 깊이를 저하시키려는 목적을 달성한다.

여기서, 대각 유니터리 행렬 양자 회로의 역할은 양자 시스템의 한 그룹의 컴퓨팅 베이스의 각 벡터 에서, 과 같은 변환을 구현하는 것이며, 이에 기반하여, 파라미터 이 을 만족하는 것으로 정의할 수 있으며, 여기서, 및 는 양자 비트 스트링이고, 은 입력된 양자 비트수이며, 는 위상이고, 는 양자 비트 스트링 와 양자 비트 스트링 의 내적을 나타내며, 이로써, 개의 양자 비트 스트링 에 대응되는 모든 위상 를 생성하는 것을 통해 대각 유니터리 행렬 양자 회로를 구현할 수 있고, 개의 양자 비트 스트링 중 각 양자 비트 스트링 에는 모두 대응되는 위상 가 존재한다.

먼저, 그리드 제한 조건 하에서의 3 개의 회로 구축를 도입하며, 아래에서 기재된 3 개의 회로는 단계 3의 구현을 위한 것이다. 첫 번째는, 제어 NOT 게이트 가 경로 제한 하에서의 회로 구현이다. 경로 제한에서, 는 깊이 및 크기가 모두 인 CNOT 회로에 의해 구현될 수 있다(도 8에 도시된 바와 같음). 두 번째는, - 양자 비트 가역 선형 변환이 경로 제한 하에서의 회로 구현이다. 가 양자 비트의 가역 선형 변환인 것으로 가정한다. 경로 제한 하에서, 는 회로 깊이가 인 양자 비트 CNOT 양자 회로에 의해 구현될 수 있다. 세 번째는, 복제 변환이 그리드 제한 하에서의 회로 구현이다. 그리드 제한 하에서, 임의의 에 있어서, 복제 변환 은, 깊이가 인 CNOT 회로에 의해 구현될 수 있다.

여기서, 그리드 제한 하에서의 복제 변환의 구현은 두 개의 단계로 나눈다.

단계 1에 있어서, 제1 열 제한() 하에서의 복제, 즉,

와 같은 변환을 구현하며,

즉 를 복제하여, 개의 양자 비트에 복제하고, 상기 변환을 복제하는 것은 도 7에 도시된 바와 같은 열 제한 하에서의 복제 회로에 의해 구현될 수 있으며, 상기 열 제한 하에서의 복제 회로에서, 제어 NOT 게이트가 경로 제한 하에서의 회로 구현으로부터, 각 제어 NOT 게이트가 모두 - 경로 제한 하에서 깊이가 인 CNOT 회로에 의해 구현될 수 있음을 알 수 있다. 따라서 - 경로 제한 하에서, 상기 변환의 회로 깊이는 이다.

단계 2에 있어서, - 경로 (그리드의 제 행)의 제한 하에서, 각 양자 비트 을 번 복제한다. 임의의 에 있어서, 상기 단계는 깊이가 인 양자 회로 에 의해 구현될 수 있다. 상기 개의 경로 제한은 교차되지 않으므로, 병행되어 구현될 수 있다.

더 나아가, 각 단계의 양자 회로 구축를 더욱 명확하게 설명하기 위해, 본 응용 시나리오에서 먼저 일부 심볼을 도입한다. 이고, 이며, 이고, 인 것으로 정의한다. 여기서 은 보조 양자 비트수이고, 는 입력 레지스터 중 양자 비트이며, 는 입력 레지스터 중 프리픽스 부분 양자 비트이고, 는 입력 레지스터 중 서픽스 부분 양자 비트이며, 은 입력된 양자 비트수이고, 일반성을 잃지 않고, 이다. 그리드 제한 하에서의 양자 상태 제조 회로를 설계하기 전, 본 응용 시나리오에서 먼저 향후 사용될 유니터리 변환된 회로 구현을 도입한다. 일반성을 잃지 않고 이고, 인 것으로 가정한다. 가 보다 크면, 본 응용 시나리오는 너비가 인 그리드만 사용하고, 이면, 본 출원은 를 초과하지 않는 보조 양자 비트만 사용한다. 입력 양자 비트는 입력 레지스터로 지칭되고, 으로 기록된다. 보조 양자 비트는, 복제 레지스터 ：, 타깃 레지스터 ： 및 보조 레지스터 ：인 3 개의 레지스터로 분할된다.

- 그리드에는, 하나의 길이가 인 경로가 존재한다. 이 3 개의 레지스터에서의 양자 비트가 - 경로 제한 하에서의 배열은,

와 같으며,

여기서의 , 및 ()은 - 그리드 내의 각 양자 비트의 명명이고, ()는 명명된 후의 양자 비트를 그룹으로 나눈 후의 그룹 명이다.

아래에서 단계 3에 포함된 각 세분 단계를 각각 설명한다.

단계 3.1에 있어서, 서픽스 복제 스테이지이다.

서픽스 복제 스테이지에서, 그리드 제한 하에서, 입력 레지스터 중 마지막 개의 양자 비트 를 개 복제하여 복제 레지스터 에 코피해야 한다. 다시 말해, 그리드 제한 하에서, 입력 레지스터 및 복제 레지스터에 작용되는 대각 유니터리 행렬 이,

인 것을 구현하고,

여기서,

이며,

복제 변환이 그리드 제한 하에서의 회로 구현으로부터, 그리드 제한 하에서, 은 깊이가 인 CNOT 회로에 의해 구현될 수 있음을 알 수 있다.

단계 3.2에 있어서, 그레이 초기화 스테이지이다.

그레이 초기화 스테이지에서, 회로 구현은 두 개의 단계로 나눈다. 제1 단계에 있어서, 은 개의 선형 함수 를 구현하며, 여기서 은 비트 스트링이고, 첨자된 는 상기 선형 함수가 타깃 레지스터의 제 비트에서 구현되는 것을 나타낸다. 제2 단계에 있어서, 타깃 레지스터에서 위상 회전을 구현한다. 제1 단계에서 구현된 선형 함수를 더욱 명확하게 설명하기 위해, 본 응용 시나리오에서 아래와 같은 비트 스트링 집합을 구축하였다.

여기서, 이도록 한다. 집합 은 비트 스트링으로 구성된 하나의 2차원 배열 로 분할될 수 있으며, 상기 2차원 배열은 아래의 3 개의 조건을 만족한다. 첫 번째 조건은, 배열 제1 행 에서의 비트 스트링의 처음 비트는 모두 0이고, 배열의 각 열 에서의 비트 스트링은 동일한 마지막 개의 비트를 구비하는 것이다. 두 번째 조건은 , , 및 중 마침 1 개의 비트가 상이한 것이다. 세 번째 조건은, , , , 의 프리픽스 부분 비트가 각각 - 그레이 코드, - 그레이 코드, …, 그레이 코드인 것이다.

여기서, 제1 단계에서 의 타깃은 상기 단계가 종료된 후 타깃 레지스터의 각 양자 비트 에서 양자 상태 를 구현하는 것이고, 여기서 이다. 제2 단계는 회전 게이트 를 타깃 레지스터의 번째 양자 비트에 작용시키기 위한 것이다. 다시 말해, 이면, 번째 양자 비트의 위상은 회전하고, 그렇지 않은 경우 위상은 변하지 않는다. 로 정의한다.

아래에서 그레이 초기화 스테이지에 의해 구현된 변환 및 상기 변환을 구현하는 회로 깊이를 설명한다.

그레이 초기화 스테이지는 흔히 로 나타내고, 그레이 초기화 스테이지는 아래의 동작, 즉,

를 완료할 수 있으며,

여기서, 이다. 경로(그리드) 제한 하에서, 그레이 초기화 스테이지는 깊이가 인 양자 회로에 의해 구현될 수 있다.

먼저 제1 단계의 에서 서픽스 변수 로 구성된 개의 선형 함수를 구현하는 방법에 대해 설명한다. 제1 단계의 이후, 타깃 레지스터에서의 개의 양자 비트의 상태는 로 전환되고, 즉 상기 과정은 타깃 레지스터에서의 번째의 양자 비트를 로 전환한다. 제2 단계에서, 베이스 에 위상 를 추가한다. 따라서,

을 획득할 수 있다.

단계 3.1 이후, 복제 레지스터 및 타깃 레지스터 에서의 양자 비트는,

와 같은 형태를 구비하고,

여기서, , , … 는 복제 레지스터 중 양자 비트를 각각 나타내고, , , … 는 타깃 레지스터 중 양자 비트를 각각 나타내며, 즉 이때 복제 레지스터에서는 서픽스 부분 양자 비트를 이미 복제하였고, 타깃 레지스터에는 여전히 0이다.

따라서, 의 변환은,

와 같은 형태로 작성될 수 있고,

각 에 있어서, 변환

은,

- 양자 비트의 가역 선형 변환이므로, 경로(그리드) 제한 하에서, 상기 과정은 깊이인 CNOT 회로에 의해 구현될 수 있다. 상기 각 변환된 회로 제약맵은 서로 교차되지 않으므로, 모든 변환은 병행되어 구현될 수 있다. 따라서 의 변환은 경로(그리드) 제한 하에서 깊이가 인 CNOT 회로에 의해 구현될 수 있다.

연산자 에 있어서, 모든 회전 게이트는 모두 동일한 양자 비트에 작용되지 않으므로, 이들을 동일한 층 회로에 배치할 수 있으며, 즉 회로 깊이는 1이다. 요컨대, Gray 초기화 스테이지의 회로 깊이는 를 초과하지 않는다.

단계 3.3에 있어서, 프리픽스 복제 스테이지이다.

프리픽스 복제 스테이지에서, 먼저 서픽스 복제 스테이지에 의해 획득된 양자 상태를 환원한 다음, 각각 복제 레지스터 및 보조 레지스터에서 프리픽스 변수 의 개의 코피를 구현한다. 프리픽스 복제 스테이지는 서픽스 복제 스테이지와 유사하므로, 여기서 그 회로 구축에 대해 반복하여 설명하지 않는다.

프리픽스 복제 스테이지는 흔히 로 나타내고, 입력 레지스터에서의 변수 를 각각 개 복제하여 복제 레지스터 및 보조 레지스터에 코피하며, 깊이가 최대로 인 CNOT 회로를 구현해야 한다.

에 의해 구현된 효과는,

이며,

여기서, 는 복제 레지스터를 나타내고, 는 보조 레지스터를 나타내며, 이다.

프리픽스 복제 스테이지의 연산자는 이고, 깊이는 최대로 이며, 여기서 은 서픽스 복제 스테이지에 의해 획득된 양자 상태를 환원하는 것을 나타낸다. 따라서 본 스테이지의 연산자 의 작용 효과는,

이다.

단계 3.4에서 있어서, 그레이 사이클 스테이지(즉 그레이 경로 처리 스테이지)이다.

그레이 사이클 스테이지는 개의 처리 스테이지를 포함하고, 를 이러한 처리 스테이지의 첨자로 사용한다. 그레이 초기화 스테이지는 의 처리 스테이지로 간주될 수 있다. 각 처리 스테이지 에서, 회로 는 아래의 두 개의 단계를 구현한다. 단계 1에 있어서, CNOT 게이트로 구성된 양자 회로 에 의해 구현되고, CNOT 게이트는 에 의해 제어되며, 타깃 비트는 타깃 레지스터의 제 비트이며, 여기서 는 2차원 배열에서 와 가 상이한 비트의 첨자를 나타낸다. 단계 2는, 타깃 레지스터의 번째 양자 비트에서 회전 을 작용하는 것이다. 이도록 한다.

따라서, 그레이 사이클 스테이지에서, 제j 스테이지는 실제적으로 아래와 같은 변환, 즉

을 구현한다.

여기서 이고, 이다. 그레이 사이클 스테이지의 회로 깊이는 최대로 이다.

아래에서 그레이 사이클 스테이지의 회로의 구축의 증명을 제공한다. 그레이 사이클 스테이지는 각 처리 스테이지에서 구현되는 두 개의 단계를 총 번 중복하는 것이다.

단계 1의 경우, 설명의 편의를 위해, 상기 그레이 사이클의 제 스테이지 중 변환을 아래와 같은 등가 형태, 즉

로 작성하고,

레지스터 에서, 아래와 같은 변환, 즉

을 구현하며,

여기서, =이고, =이며, 즉 레지스터 에서, 구현된 것은 구축된 2차원 배열 중 제j 행 비트 스트링으로부터 제j+1 행 비트 스트링에 대응되는 변환이다.

일반성을 잃지 않고, 및 은 제 비트에서 상이한 것으로 가정한다. 그레이 코드 사이클의 성질로부터, 및 은 각각 제 비트에서 상이한 것을 알 수 있다.

이면, 상기 변환은 아래에 기재된 CNOT 회로, 즉

에 의해 구현될 수 있다.

상기 회로 중 각 CNOT 게이트의 제어 비트와 타깃 비트는 모두 서로 인접되고, 임의의 두 개의 CNOT 게이트의 제어 비트와 타깃 비트는 모두 상이하므로, 상기 의 회로 깊이는 1이다., 상기 변환은 아래에 기재된 CNOT 회로, 즉

에 의해 구현될 수 있다.

여기서, 상기 회로는 보조 레지스터 내의 양자 비트를 타깃 레지스터에 작용할 수 있음을 나타내며, 즉 개가 사용한 것은 보조 레지스터에서의 양자 비트이고, 나머지가 사용하는 것은 복제 레지스터에서의 양자 비트이므로, 상기 회로에서, 중 모든 CNOT 게이트는 모두 서로 교차되지 않은 경로에 의해 제한되고, 이러한 CNOT 게이트는 병행되어 구현될 수 있으며, 즉 보조 레지스터를 이용하여 회로 깊이를 추가로 압축할 수 있다. CNOT 게이트의 제어 비트와 타깃 비트의 거리는 이므로, 그리드(경로) 제한 하에서 는 깊이가 인 회로에 의해 구현될 수 있다. 따라서, 그리드 제한 하에서, 는 깊이가 인 회로에 의해 구현될 수 있다. 모든 레지스터 에서의 변환은 와 동일하고, 이러한 레지스터에서의 맵 제한은 교차되지 않으므로, 의 회로 깊이는 이다.

단계 2의 경우, 단계 2는 상이한 양자 비트에 작용되는 단일 비트 양자 게이트만 포함하므로, 상기 단계는 병행되어 한 층의 회로에서 구현될 수 있다.

제기해야 할 것은, 그레이 코드 성질에 따라 그레이 사이클의 개의 처리 스테이지에서, 및 이 제 비트에 있는 경우 가 발생됨을 알 수 있다. 따라서 경로(그리드) 제한 하에서, 그레이 사이클 스테이지는 깊이인 회로에 의해 구현될 수 있다.

단계 3.5에 있어서, 인버전 스테이지이다.

인버전 스테이지 양자 회로는 이다.

상기 인버전 스테이지 양자 회로는 아래와 같은 변환, 즉

을 구현하고,

즉 복제 레지스터, 타깃 레지스터 및 보조 레지스터를 환원한다.

설명해야 할 것은, 인버전 스테이지 양자 회로는 단계 3.1 내지 단계 3.4 중 모든 CNOT 회로의 역회로이고, 깊이는 이다.

상기 5 개의 단계를 조합하면 단계 3(대각 유니터리 행렬)에 대응되는 대각 유니터리 행렬 양자 회로를 획득할 수 있다.

상기 5 개의 스테이지의 양자 회로 깊이를 서로 가하면, 모든 회로 깊이가 인 것을 획득한다.

상기 단계 3 중 5 개의 스테이지가 대각 유니터리 행렬 을 구현하는 과정은 아래와 같은 공식, 즉

로 나타낼 수 있으며,

여기서, 은 서픽스 복제 스테이지를 가리키고, 는 그레이 초기화 스테이지를 가리키며, 은 프리픽스 복제 스테이지를 가리키고, 는 그레이 사이클스 스테이지의 첫 번째 처리 스테이지를 가리키며, 는 그레이 사이클 스테이지의 마지막 하나의 처리 스테이지를 가리키고, 는 인버전 스테이지를 가리킨다. 는 대각 유니터리 행렬이 구현해야 하는 위상 회전을 가리킨다.

상기 분석으로부터, 보조 양자 비트 개수가 이고, 인 경우, 제한 하에서, 임의의 - 양자 비트의 대각 유니터리 행렬 이 회로 깊이가 인 양자 회로에 의해 구현될 수 있는 결론을 획득할 수 있다.

로 설정한다. 개의 보조 양자 비트가 주어지며, 2 차원 그리드의 제약 하에서, 임의의 - 양자 비트 양자 상태 가 깊이가 인 양자 회로에 의해 제조될 수 있음을 추가로 추론하는 것을 통해 획득할 수 있다.

이해해야 할 것은, 상기 각 실시예에서 언급된 흐름도에서의 각 단계는 화살표의 지시에 따라 순차적으로 표시되었지만, 이러한 단계는 무조건 화살표에 의해 지시된 순서에 따라 순차적으로 실행되는 것은 아니다. 본 문에 명확한 설명이 있지 않은 한, 이러한 단계의 실행은 엄격한 순서 제한이 없으며, 이러한 단계는 다른 순서로 실행될 수 있다. 또한, 상기 각 실시예에서 언급된 흐름도에서의 적어도 일부 단계는 복수 개의 단계 또는 복수 개의 스테이지를 포함할 수 있고, 이러한 단계 또는 스테이지는 모조건 동일한 시각에 실행 완료되는 것이 아니라, 상이한 시각에 실행될 수 있으며, 이러한 단계 또는 스테이지의 실행 순서도 무조건 순차적으로 수행되는 것이 이니라, 다른 단계 또는 다른 단계에서의 단계 또는 스테이지의 적어도 일부와 교대 또는 교체적으로 실행될 수 있다.

동일한 발명 구상에 기반하여, 본 출원의 실시예는 위에서 언급된 양자 상태 제조 회로 생성 방법을 구현하는 양자 상태 제조 회로 생성 장치를 더 제공한다. 상기 장치가 제공한 과제를 해결하는 구현 방안과 상기 방법에 기재된 구현 방안은 유사하므로, 아래에서 제공한 하나 또는 복수 개의 양자 상태 제조 회로 생성 장치 실시예에서의 구체적인 한정은 본 문의 양자 상태 제조 회로 생성 방법의 한정을 참조할 수 있으며, 여기서 더이상 반복하여 설명하지 않는다.

하나의 실시예에서, 도 10에 도시된 바와 같이, 양자 상태 제조 회로 생성 장치를 제공하고, 상기 장치는, 제1 구성 모듈(1002), 제2 구성 모듈(1004), 회로 구축 모듈(1006), 회로 조합 모듈(1008) 및 처리 모듈(1010)을 포함하며, 여기서,

제1 구성 모듈(1002)은, 양자 상태 제조 회로의 회로 제조 파라미터에 기반하여, 양자 상태 제조 회로를 위해 입력 레지스터를 구성하고, 보조 양자 비트수를 결정하기 위한 것이고;

제2 구성 모듈(1004)은, 보조 양자 비트수에 따라, 양자 상태 제조 회로를 위해 복제 레지스터 및 타깃 레지스터를 구성하기 위한 것이며;

회로 구축 모듈(1006)은, 양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득하기 위한 것이고, 양자 비트 복제 방식은 그리드 제한 조건에 기반하여 획득되며;

회로 조합 모듈(1008)은, 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하여, 대각 유니터리 행렬 양자 회로에 서로 대응되는 균일 제어 게이트 회로를 획득하기 위한 것이고;

처리 모듈(1010)은, 적어도 하나의 균일 제어 게이트 회로에 기반하여 양자 상태 제조 회로를 생성하기 위한 것이다.

상기 양자 상태 제조 회로 생성 장치는, 회로 제조 파라미터에 기반하여, 양자 상태 제조 회로를 위해 입력 레지스터를 구성하고 보조 양자 비트수를 결정할 수 있음으로써, 보조 양자 비트수에 따라, 복제 레지스터 및 타깃 레지스터에 대한 구성을 구현할 수 있고, 양자 비트 복제 방식에 따라, 입력 레지스터, 복제 레지스터 및 타깃 레지스터를 통해 회로 구축을 수행하여, 그리드 제한 조건 제약을 고려한 경우, 조합 기교를 이용하여 대각 유니터리 행렬 양자 회로를 구축할 수 있음으로써, 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하는 것을 통해, 균일 제어 게이트 회로를 획득하고, 균일 제어 게이트 회로에 기반하여 양자 상태 제조 회로를 구성할 수 있으며, 전체 과정은, 보조 양자 비트 및 조합 기교를 이용하여 그리드 제한 조건 제약 하에서 양자 상태 제조 회로의 병행화를 구현하므로, 회로 깊이를 효과적으로 압축한 양자 상태 제조 회로를 획득할 수 있으므로, 결잃음 영향의 감소를 구현한다.

하나의 실시예에서, 양자 비트 복제 방식은, 그리드 제한 조건 하에서 양자 비트에 대해 열 복제를 수행하여, 열 복제 결과를 획득하고, 열 복제 결과에 기반하여 행 복제를 수행하는 것을 포함한다.

하나의 실시예에서, 입력 레지스터는 프리픽스 부분 양자 비트 및 서픽스 부분 양자 비트를 포함하고, 회로 구축 모듈은 또한, 양자 비트 복제 방식에 따라, 입력 레지스터 중 서픽스 부분 양자 비트를 복제하고, 서픽스 부분 양자 비트를 복제 레지스터에 복제하여, 서픽스 복제 스테이지 회로를 획득하고, 복제 레지스터 중 서픽스 부분 양자 비트 및 타깃 레지스터를 통해 그레이 초기화 처리를 수행하여, 그레이 초기화 스테이지 회로를 획득하며, 양자 비트 복제 방식에 따라, 입력 레지스터 중 프리픽스 부분 양자 비트를 복제하고, 프리픽스 부분 양자 비트를 복제 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득하고, 복제 레지스터 중 프리픽스 부분 양자 비트 및 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하며, 서픽스 복제 스테이지 회로, 그레이 초기화 스테이지 회로, 프리픽스 복제 스테이지 회로 및 그레이 경로 스테이지 회로에 기반하여 인버전 처리를 수행하여, 인버전 처리 스테이지 회로를 획득하고, 서픽스 복제 스테이지 회로, 그레이 초기화 스테이지 회로, 프리픽스 복제 스테이지 회로, 그레이 경로 스테이지 회로 및 인버전 처리 스테이지 회로에 기반하여, 대각 유니터리 행렬 양자 회로를 획득하기 위한 것이다.

하나의 실시예에서, 회로 구축 모듈은 또한, 양자 비트 복제 방식에 따라, 입력 레지스터 중 서픽스 부분 양자 비트에 대해 열 복제를 수행하여, 복제 레지스터 중 상이한 양자 비트에 복제하여, 제1 제어 NOT 게이트 회로를 획득하고, 복제 레지스터 중 서픽스 부분 양자 비트의 개수가 서픽스 복제 스테이지 조건을 만족할 때까지, 복제 레지스터 중 상이한 양자 비트에 이미 복제된 서픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행하여, 제2 제어 NOT 게이트 회로를 획득하며, 제1 제어 NOT 게이트 회로 및 제2 제어 NOT 게이트 회로에 기반하여, 서픽스 복제 스테이지 회로를 획득하기 위한 것이다.

하나의 실시예에서, 회로 구축 모듈은 또한, 복제 레지스터 중 서픽스 부분 양자 비트를 통해, 타깃 레지스터의 각 양자 비트에서 서로 매칭되는 타깃 함수를 구현하여, 제3 제어 NOT 게이트 회로를 획득하고, 각 양자 비트에 서로 매칭되는 타깃 함수에 기반하여, 타깃 레지스터의 각 양자 비트에 서로 매칭되는 제1 위상을 각각 결정하며, 타깃 레지스터의 각 양자 비트에서 서로 매칭되는 제1 위상의 위상 회전을 구현하여, 제1 위상 회전 회로를 획득하고, 제3 제어 NOT 게이트 회로 및 제1 위상 회전 회로에 기반하여, 그레이 초기화 스테이지 회로를 획득하기 위한 것이다.

하나의 실시예에서, 회로 구축 모듈은 또한, 각 양자 비트에 서로 매칭되는 타깃 함수에 기반하여, 타깃 레지스터의 각 양자 비트에 서로 대응되는 양자 비트 스트링을 각각 결정하고, 양자 비트 스트링에 대응되는 위상을 결정하며, 양자 비트 스트링에 대응되는 위상을, 양자 비트 스트링에 대응되는 양자 비트에 서로 매칭되는 제1 위상으로 사용하기 위한 것이다.

하나의 실시예에서, 회로 구축 모듈은 또한, 복제 레지스터 중 서픽스 처리 스테이지를 거친 양자 비트에 대해 환원 처리를 수행하고, 양자 비트 복제 방식에 따라, 입력 레지스터 중 프리픽스 부분 양자 비트에 대해 열 복제를 수행하여, 복제 레지스터 중 상이한 양자 비트에 복제하여, 제4 제어 NOT 게이트 회로를 획득하며, 복제 레지스터 중 프리픽스 부분 양자 비트의 개수가 프리픽스 복제 스테이지 조건을 만족할 때까지, 복제 레지스터 중 상이한 양자 비트에 이미 복제된 프리픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행하여, 제5 제어 NOT 게이트 회로를 획득하고, 제4 제어 NOT 게이트 회로 및 제5 제어 NOT 게이트 회로에 기반하여, 프리픽스 복제 스테이지 회로를 획득하기 위한 것이다.

하나의 실시예에서, 회로 구축 모듈은 또한, 그레이 경로 처리의 각 처리 스테이지에서, 복제 레지스터 중 프리픽스 부분 양자 비트를 통해, 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 구현하여, 현재 처리 스테이지의 처리 회로를 획득하고, 그레이 경로 처리 중 각 처리 스테이지의 처리 회로에 기반하여, 그레이 경로 스테이지 회로를 획득하기 위한 것이다.

하나의 실시예에서, 회로 구축 모듈은 또한, 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환에 기반하여, 타깃 레지스터의 각 양자 비트에 작용되는 양자 비트 제어 비트 및 각 양자 비트에 서로 매칭되는 제2 위상을 각각 결정하고, 양자 비트 제어 비트에 따라, 복제 레지스터 중 프리픽스 부분 양자 비트를 통해 타깃 함수 변환 제어를 구현하여, 타깃 함수 변환 회로를 획득하며, 타깃 레지스터의 각 양자 비트에서 서로 매칭되는 제2 위상의 위상 회전을 구현하여, 제2 위상 회전 회로를 획득하고, 타깃 함수 변환 회로 및 제2 위상 회전 회로에 따라, 현재 처리 스테이지의 처리 회로를 획득하기 위한 것이다.

하나의 실시예에서, 제2 구성 모듈은 또한, 보조 양자 비트수에 기반하여, 양자 상태 제조 회로를 위해 보조 레지스터를 구축하기 위한 것이고, 회로 구축 모듈은 또한, 양자 비트 복제 방식에 따라, 입력 레지스터 중 프리픽스 부분 양자 비트를 복제하여, 프리픽스 부분 양자 비트를 복제 레지스터에 복제하고, 프리픽스 부분 양자 비트를 보조 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득하며, 복제 레지스터 중 프리픽스 부분 양자 비트, 보조 레지스터 중 프리픽스 부분 양자 비트 및 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하기 위한 것이다.

동일한 발명 구상에 기반하여, 본 출원의 실시예는 위에서 언급된 양자 상태 제조 방법을 구현하기 위한 양자 상태 제조 장치를 더 제공한다. 상기 장치가 제공한 과제를 해결하는 구현 방안과 상기 방법에 기재된 구현 방안은 유사하므로, 아래에서 제공한 하나 또는 복수 개의 양자 상태 제조 장치 실시예에서의 구체적인 한정은 본 문에서의 양자 상태 제조 방법의 한정을 참조할 수 있으며, 여기서 더 이상 반복하여 설명하지 않는다.

하나의 실시예에서, 양자 상태 제조 장치를 제공하고, 상기 장치는, 양자 상태 제조 회로에 기반하여 회로 초기 상태 데이터에 대해 양자 상태 제조를 수행하여, 양자 상태 데이터를 획득하기 위한 제조 모듈을 포함하며, 양자 상태 제조 회로는 상기 양자 상태 제조 회로 생성 방법을 통해 구현된다.

상기 양자 상태 제조 장치는, 회로 깊이가 효과적으로 압축된 양자 상태 제조 회로를 이용하여, 회로 초기 상태 데이터에 대해 양자 상태 제조를 수행하여, 양자 상태 데이터를 획득하므로, 결잃음 영향을 감소할 수 있다.

상기 양자 상태 제조 회로 생성 장치 및 양자 상태 제조 장치에서의 각 모듈의 전부 또는 일부는 소프트웨어, 하드웨어 및 이들의 조합을 통해 구현될 수 있다. 상기 각 모듈은 하드웨어 형태로 컴퓨터 기기에서의 프로세서에 내장되거나 독립될 수 있고, 소프트웨어 형태로 컴퓨터 기기에서의 메모리에 저장될 수도 있어, 프로세서가 상기 각 모듈에 대응되는 동작을 호출하고 실행하는데 편이하다.

하나의 실시예에서, 컴퓨터 기기를 제공하고, 상기 컴퓨터 기기는 서버일 수 있으며, 컴퓨터 기기의 내부 구조도는 도 11에 도시된 바와 같을 수 있다. 상기 컴퓨터 기기는 프로세서, 메모리, 입력/출력 인터페이스(Input/Output, 약칭 I/O) 및 통신 인터페이스를 포함한다. 여기서, 프로세서, 메모리 및 입력/출력 인터페이스는 시스템 버스를 통해 연결되고, 통신 인터페이스는 입력/출력 인터페이스를 통해 시스템 버스에 연결된다. 여기서, 상기 컴퓨터 기기의 프로세서는 컴퓨팅 및 제어 능력을 제공하기 위한 것이다. 상기 컴퓨터 기기 및 메모리는 비휘발성 저장 매체 및 내부 메모리를 포함한다. 상기 비휘발성 저장 매체에는 동작 시스템, 컴퓨터 판독 가능한 명령어 및 데이터 베이스가 저장되어 있다. 상기 내부 메모리는 비휘발성 저장 매체에서의 동작 시스템 및 컴퓨터 판독 가능한 명령어의 작동에 환경을 제공한다. 상기 컴퓨터 기기의 데이터 베이스는 회로 제조 파라미터 등 데이터를 저장하기 위한 것이다. 상기 컴퓨터 기기의 입력/출력 인터페이스는 프로세서와 외부 기기 사이에서 정보를 교환하기 위한 것이다. 상기 컴퓨터 기기의 통신 인터페이스는 네트워크를 통해 외부의 단말과 통신하기 위한 것이다. 상기 컴퓨터 판독 가능한 명령어는 프로세서에 의해 실행될 경우 양자 상태 제조 회로 생성 방법을 구현한다.

본 분야의 통상의 기술자는, 도 11에서 도시된 구조는, 다만 본 출원 방안과 관련된 일부 구조의 블록도일 뿐, 본 출원의 방안이 적용되는 컴퓨터 기기에 의해 한정되지 않으며, 구체적인 컴퓨터 기기는 도면에 도시된 것보다 더욱 많은 부품을 포함하거나 더욱 적은 부품을 포함하거나, 일부 부품이 조합되거나, 상이한 부품을 구비한 배치일 수 있음을 이해할 수 있다.

하나의 실시예에서, 컴퓨터 기기를 더 제공하며, 상기 컴퓨터 기기는 메모리 및 프로세서를 포함하고, 메모리에는 컴퓨터 판독 가능한 명령어가 저장되어 있으며, 상기 프로세서가 컴퓨터 판독 가능한 명령어를 실행할 경우 상기 각 양자 상태 제조 회로 생성 방법 실시예에서의 단계를 구현한다.

하나의 실시예에서, 양자 컴퓨터를 제공하며, 상기 양자 컴퓨터는 메모리 및 프로세서를 포함하고, 메모리에는 컴퓨터 판독 가능한 명령어가 저장되어 있으며, 상기 프로세서가 컴퓨터 판독 가능한 명령어를 실행할 경우 상기 양자 상태 제조 방법 실시예에서의 단계를 구현한다.

하나의 실시예에서, 컴퓨터 판독 가능한 저장 매체를 제공하며, 상기 컴퓨터 판독 가능한 저장 매체에는 컴퓨터 판독 가능한 명령어가 저장되어 있으며, 상기 컴퓨터 판독 가능한 명령어가 프로세서에 의해 실행될 경우 상기 각 방법 실시예에서의 단계를 구현한다.

하나의 실시예에서, 컴퓨터 프로그램 제품을 제공하고, 상기 컴퓨터 프로그램 제품은 컴퓨터 판독 가능한 명령어를 포함하며, 상기 컴퓨터 판독 가능한 명령어는 컴퓨터 판독 가능한 저장 매체에 저장된다. 컴퓨터 기기의 프로세서는 컴퓨터 판독 가능한 저장 매체로부터 상기 컴퓨터 판독 가능한 명령어를 판독하고, 프로세서는 상기 컴퓨터 판독 가능한 명령어를 실행하여, 상기 컴퓨터 기기로 하여금 상기 각 방법 실시예에서의 단계를 구현하도록 한다.

하나의 실시예에서, 양자 기기를 제공하고, 양자 기기는 상기 양자 상태 제조 회로 생성 방법을 통해 양자 상태 제조 회로를 구현한다.

여기서, 양자 기기는 양자 역학 원리를 이용하여 컴퓨팅을 수행하는 기기를 가리킨다. 양자 역학의 중첩 원리 및 양자 얽힘에 기반하여, 양자 기기는 비교적 강한 병행 처리 능력을 구비하여, 일부 고전적 컴퓨터가 컴퓨팅하기 어려운 문제를 해결할 수 있다. 예컨대, 양자 기기는 구체적으로 양자 컴퓨터를 가리킬 수 있다. 또 예컨대, 양자 기기는 구체적으로 양자 칩을 가리킬 수 있다. 양자 칩은 양자 컴퓨터의 중앙처리장치이다.

구체적으로, 양자 기기는 상기 양자 상태 제조 회로 생성 방법에 대응되는 양자 프로그램을 실행하여, 양자 상태 제조 회로를 구현할 수 있다. 설명해야 할 것은, 본 실시예에서 가리킨 양자 상태 제조 회로를 구현하는 것은 실제로 양자 컴포넌트에서 양자 상태 제조 회로를 구현하는 것을 가리키며, 즉 구현된 양자 상태 제조 회로는 물리적 회로이다.

상기 양자 기기는, 회로 깊이를 효과적으로 압축한 양자 상태 제조 회로를 획득할 수 있어, 결잃음 영향의 감소를 구현한다.

설명해야 할 것은, 본 출원에서 언급된 데이터(분석하기 위한 데이터, 저장된 데이터, 전시된 데이터 등을 포함하지만 이에 한정되지 않음)는, 모두 사용자에 의해 허가되거나 각 측면의 충분한 허가를 거친 정보 및 데이터이고, 관련 데이터의 수집, 사용 및 처리는 관련 국가 및 지역의 관련 법률, 법규 및 표준을 준수해야 한다.

본 분야의 통상의 기술자는, 상기 실시예 방법에서의 전부 또는 일부 포로세스의 구현은, 컴퓨터 판독 가능한 명령어를 통해 관련된 하드웨어를 명령하여 완료될 수 있고, 상기 컴퓨터 판독 가능한 명령어는 비휘발성 컴퓨터 판독 가능한 저장 매체에 저장될 수 있으며, 상기 컴퓨터 판독 가능한 명령어가 실행될 경우, 상기 각 방법의 실시예의 프로세스를 포함할 수 있음을 이해할 수 있다. 여기서, 본 출원에서 제공된 각 실시예에서 사용된 메모리, 데이터 베이스 또는 다른 매체에 대한 임의의 인용은, 모두 비휘발성 메모리 및 휘발성 메모리 중의 적어도 하나를 포함할 수 있다. 비휘발성 메모리는 판독 전용 메모리(Read-Only Memory, ROM), 테이프, 플로피 디스크, 플래시 메모리, 광 메모리, 고밀도 임베디드 비휘발성 메모리, 저항성 메모리(ReRAM), 자기 변환 메모리(Magnetoresistive Random Access Memory, MRAM), 강유전체 메모리(Ferroelectric Random Access Memory, FRAM), 상변화 메모리(Phase Change Memory, PCM), 그래?? 메모리 등을 포함할 수 있다. 휘발성 메모리는 랜덤 액세스 메모리(Random Access Memory, RAM) 또는 외부 캐시 메모리 등을 포함할 수 있다. 한정적이 아닌 설명에 있어서, RAM은, 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM) 또는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM) 등과 같은 다양한 형태일 수 있다. 본 출원에서 제공된 각 실시예에서 언급된 데이터 베이스는 관계형 데이터 베이스 및 비관계형 데이터 베이스 중 적어도 하나를 포함할 수 있다. 비관계형 데이터 베이스는 블록체인에 기반한 분포식 데이터 베이스 등을 포함할 수 있지만, 이에 한정되지 않는다. 본 출원에서 제공된 각 실시예에서 언급된 프로세서는 범용 프로세서, 중앙처리장치, 그래픽 프로세서, 디지털 신호 프로세서, 프로그래머블 로직 디바이스, 양자 컴퓨팅에 기반한 데이터 처리 로직 디바이스 등일 수 있지만, 이에 한정되지 않는다.

상기 실시예의 각 기술 특징은 임의로 조합될 수 있으며, 설명의 간결함을 위해, 상기 실시예에서의 각 기술 특징의 모든 가능한 조합에 대해 설명하지 않았으나, 이러한 기술 특징의 조합은 모순되지 않는 한, 모두 본 명세서에 기재된 범위로 간주해야 한다.

상기 실시예는 본 출원의 일부 실시 형태를 표현할 뿐이고, 그 설명은 구체적이고 상세하지만, 본 출원 특허 범위에 대한 한정으로 이해해서는 안된다. 지적해야 할 것은, 본 분야의 통상의 기술자는, 본 출원의 구상을 벗어나지 않는 전제 하에, 일정한 변형 및 개진을 수행할 수 있으며, 이들은 모두 본 출원의 보호 범위에 속한다. 따라서, 본 출원 특허의 보호 범위는 첨부된 청구범위를 기준으로 해야 한다.

Claims (20)

1. 양자 상태 제조 회로 생성 방법으로서,
   컴퓨터 기기에 의해 실행되고, 상기 양자 상태 제조 회로 생성 방법은,
   양자 상태 제조 회로의 회로 제조 파라미터에 기반하여, 상기 양자 상태 제조 회로를 위해 입력 레지스터를 구성하고, 보조 양자 비트수를 결정하는 단계;
   상기 보조 양자 비트수에 따라, 상기 양자 상태 제조 회로를 위해 복제 레지스터 및 타깃 레지스터를 구성하는 단계;
   양자 비트 복제 방식에 따라, 상기 입력 레지스터, 상기 복제 레지스터 및 상기 타깃 레지스터릍 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득하되, 상기 양자 비트 복제 방식은 그리드 제한 조건에 기반하여 획득되는 단계;
   상기 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하여, 상기 대각 유니터리 행렬 양자 회로에 서로 대응되는 균일 제어 게이트 회로를 획득하는 단계; 및
   적어도 하나의 상기 균일 제어 게이트 회로에 기반하여 상기 양자 상태 제조 회로를 생성하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
2. 제1항에 있어서,
   상기 양자 비트 복제 방식은, 그리드 제한 조건 하에서 양자 비트에 대해 열 복제를 수행하여, 열 복제 결과를 획득하고, 상기 열 복제 결과에 기반하여 행 복제를 수행하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
3. 제1항 또는 제2항에 있어서,
   상기 입력 레지스터는 프리픽스 부분 양자 비트 및 서픽스 부분 양자 비트를 포함하고;
   상기 양자 비트 복제 방식에 따라, 상기 입력 레지스터, 상기 복제 레지스터 및 상기 타깃 레지스터를 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득하는 단계는,
   양자 비트 복제 방식에 따라, 상기 입력 레지스터 중 서픽스 부분 양자 비트를 복제하고, 상기 서픽스 부분 양자 비트를 상기 복제 레지스터에 복제하여, 서픽스 복제 스테이지 회로를 획득하는 단계;
   상기 복제 레지스터 중 서픽스 부분 양자 비트 및 상기 타깃 레지스터를 통해 그레이 초기화 처리를 수행하여, 그레이 초기화 스테이지 회로를 획득하는 단계;
   상기 양자 비트 복제 방식에 따라, 상기 입력 레지스터 중 프리픽스 부분 양자 비트를 복제하고, 상기 프리픽스 부분 양자 비트를 상기 복제 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득하는 단계;
   상기 복제 레지스터 중 프리픽스 부분 양자 비트 및 상기 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하는 단계;
   상기 서픽스 복제 스테이지 회로, 상기 그레이 초기화 스테이지 회로, 상기 프리픽스 복제 스테이지 회로 및 상기 그레이 경로 스테이지 회로에 기반하여 인버전 처리를 수행하여, 인버전 처리 스테이지 회로를 획득하는 단계; 및
   상기 서픽스 복제 스테이지 회로, 상기 그레이 초기화 스테이지 회로, 상기 프리픽스 복제 스테이지 회로, 상기 그레이 경로 스테이지 회로 및 상기 인버전 처리 스테이지 회로에 기반하여, 대각 유니터리 행렬 양자 회로를 획득하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
4. 제3항에 있어서,
   상기 양자 비트 복제 방식에 따라, 상기 입력 레지스터 중 서픽스 부분 양자 비트를 복제하고, 상기 서픽스 부분 양자 비트를 상기 복제 레지스터에 복제하여, 서픽스 복제 스테이지 회로를 획득하는 단계는,
   양자 비트 복제 방식에 따라, 상기 입력 레지스터 중 서픽스 부분 양자 비트에 대해 열 복제를 수행하여, 상기 복제 레지스터 중 상이한 양자 비트에 복제하여, 제1 제어 NOT 게이트 회로를 획득하는 단계;
   상기 복제 레지스터 중 서픽스 부분 양자 비트의 개수가 서픽스 복제 스테이지 조건을 만족할 때까지, 상기 복제 레지스터 중 상이한 양자 비트에 이미 복제된 서픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행하여, 제2 제어 NOT 게이트 회로를 획득하는 단계; 및
   상기 제1 제어 NOT 게이트 회로 및 상기 제2 제어 NOT 게이트 회로에 기반하여, 서픽스 복제 스테이지 회로를 획득하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
5. 제3항에 있어서,
   상기 복제 레지스터 중 서픽스 부분 양자 비트 및 상기 타깃 레지스터를 통해 그레이 초기화 처리를 수행하여, 그레이 초기화 스테이지 회로를 획득하는 단계는,
   상기 복제 레지스터 중 서픽스 부분 양자 비트를 통해, 상기 타깃 레지스터의 각 양자 비트에서, 서로 매칭되는 타깃 함수를 구현하여, 제3 제어 NOT 게이트 회로를 획득하는 단계;
   각 양자 비트에 서로 매칭되는 타깃 함수에 기반하여, 상기 타깃 레지스터의 각 양자 비트에 서로 매칭되는 제1 위상을 각각 결정하는 단계;
   상기 타깃 레지스터의 각 양자 비트에서 상기 서로 매칭되는 제1 위상의 위상 회전을 구현하여, 제1 위상 회전 회로를 획득하는 단계; 및
   상기 제3 제어 NOT 게이트 회로 및 상기 제1 위상 회전 회로에 기반하여, 그레이 초기화 스테이지 회로를 획득하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
6. 제5항에 있어서,
   상기 각 양자 비트에 서로 매칭되는 타깃 함수에 기반하여, 상기 타깃 레지스터의 각 양자 비트에 서로 매칭되는 제1 위상을 각각 결정하는 단계는,
   각 양자 비트에 서로 매칭되는 타깃 함수에 기반하여, 상기 타깃 레지스터의 각 양자 비트에 서로 대응되는 양자 비트 스트링을 각각 결정하는 단계;
   상기 양자 비트 스트링에 대응되는 위상을 결정하는 단계; 및
   상기 양자 비트 스트링에 대응되는 위상을, 상기 양자 비트 스트링에 대응되는 양자 비트에 서로 매칭되는 제1 위상으로 사용하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
7. 제3항에 있어서,
   상기 양자 비트 복제 방식에 따라, 상기 입력 레지스터 중 프리픽스 부분 양자 비트를 복제하고, 상기 프리픽스 부분 양자 비트를 상기 복제 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득하는 단계는,
   상기 복제 레지스터 중 서픽스 처리 스테이지를 거친 양자 비트에 대해 환원 처리를 수행하는 단계;
   상기 양자 비트 복제 방식에 따라, 상기 입력 레지스터 중 프리픽스 부분 양자 비트에 대해 열 복제를 수행하여, 상기 복제 레지스터 중 상이한 양자 비트에 복제하여, 제4 제어 NOT 게이트 회로를 획득하는 단계;
   상기 복제 레지스터 중 프리픽스 부분 양자 비트의 개수가 프리픽스 복제 스테이지 조건을 만족할 때까지, 상기 복제 레지스터 중 상이한 양자 비트에 이미 복제된 프리픽스 부분 양자 비트에 대해 행 방향에서 반복 복제를 수행하여, 제5 제어 NOT 게이트 회로를 획득하는 단계; 및
   상기 제4 제어 NOT 게이트 회로 및 상기 제5 제어 NOT 게이트 회로에 기반하여, 프리픽스 복제 스테이지 회로를 획득하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
8. 제3항에 있어서,
   상기 복제 레지스터 중 프리픽스 부분 양자 비트 및 상기 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하는 단계는,
   그레이 경로 처리의 각 처리 스테이지에서, 상기 복제 레지스터 중 프리픽스 부분 양자 비트를 통해, 상기 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 구현하여, 상기 현재 처리 스테이지의 처리 회로를 획득하는 단계; 및
   상기 그레이 경로 처리 중 각 처리 스테이지의 처리 회로에 기반하여, 그레이 경로 스테이지 회로를 획득하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
9. 제8항에 있어서,
   상기 복제 레지스터 중 프리픽스 부분 양자 비트를 통해, 상기 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 구현하여, 상기 현재 처리 스테이지의 처리 회로를 획득하는 단계는,
   현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환에 기반하여, 상기 타깃 레지스터의 각 양자 비트에 작용되는 양자 비트 제어 비트 및 각 양자 비트에 서로 매칭되는 제2 위상을 각각 결정하는 단계;
   상기 양자 비트 제어 비트에 기반하여, 상기 복제 레지스터 중 프리픽스 부분 양자 비트를 통해 타깃 함수 변환 제어를 구현하여, 타깃 함수 변환 회로를 획득하는 단계;
   상기 타깃 레지스터의 각 양자 비트에서 상기 서로 매칭되는 제2 위상의 위상 회전을 구현하여, 제2 위상 회전 회로를 획득하는 단계; 및
   상기 타깃 함수 변환 회로 및 상기 제2 위상 회전 회로에 따라, 현재 처리 스테이지의 처리 회로를 획득하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
10. 제9항에 있어서,
    상기 양자 비트 제어 비트는 상기 프리픽스 부분 양자 비트 중 적어도 하나의 양자 비트이고;
    상기 양자 비트 제어 비트에 기반하여, 상기 복제 레지스터 중 프리픽스 부분 양자 비트를 통해 타깃 함수 변환 제어를 구현하여, 타깃 함수 변환 회로를 획득하는 단계는,
    상기 타깃 레지스터의 각 양자 비트의 경우, 대상 양자 비트에 작용되는 양자 비트 제어 비트에 기반하여, 상기 복제 레지스터로부터 적어도 하나의 이미 복제된 프리픽스 부분 양자 비트를 선택하여, 상기 대상 양자 비트에 작용하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
11. 제3항에 있어서,
    상기 서픽스 복제 스테이지 회로, 상기 그레이 초기화 스테이지 회로, 상기 프리픽스 복제 스테이지 회로 및 상기 그레이 경로 스테이지 회로에 기반하여 인버전 처리를 수행하여, 인버전 처리 스테이지 회로를 획득하는 단계는,
    상기 서픽스 복제 스테이지 회로, 상기 그레이 초기화 스테이지 회로, 상기 프리픽스 복제 스테이지 회로 및 상기 그레이 경로 스테이지 회로에 대해 각각 인버전 처리를 수행하여, 상기 서픽스 복제 스테이지 회로에 상응한 인버전 회로, 상기 그레이 초기화 스테이지 회로에 상응한 인버전 회로, 상기 프리픽스 복제 스테이지 회로에 상응한 인버전 회로 및 상기 그레이 경로 스테이지 회로에 상응한 인버전 회로를 획득하는 단계; 및
    상기 서픽스 복제 스테이지 회로에 상응한 인버전 회로, 상기 그레이 초기화 스테이지 회로에 상응한 인버전 회로, 상기 프리픽스 복제 스테이지 회로에 상응한 인버전 회로 및 상기 그레이 경로 스테이지 회로에 상응한 인버전 회로를 조합하여, 인버전 처리 스테이지 회로를 획득하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
12. 제3항에 있어서,
    상기 양자 상태 제조 회로 생성 방법은,
    상기 보조 양자 비트수에 기반하여, 상기 양자 상태 제조 회로를 위해 보조 레지스터를 구성하는 단계를 더 포함하고;
    상기 양자 비트 복제 방식에 따라, 상기 입력 레지스터 중 프리픽스 부분 양자 비트를 복제하고, 상기 프리픽스 부분 양자 비트를 상기 복제 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득하는 단계는,
    상기 양자 비트 복제 방식에 따라, 상기 입력 레지스터 중 프리픽스 부분 양자 비트를 복제하고, 상기 프리픽스 부분 양자 비트를 상기 복제 레지스터에 복제하며, 상기 프리픽스 부분 양자 비트를 상기 보조 레지스터에 복제하여, 프리픽스 복제 스테이지 회로를 획득하는 단계를 포함하며;
    상기 복제 레지스터 중 프리픽스 부분 양자 비트 및 상기 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하는 단계는,
    상기 복제 레지스터 중 프리픽스 부분 양자 비트, 상기 보조 레지스터 중 프리픽스 부분 양자 비트 및 상기 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
13. 제12항에 있어서,
    상기 복제 레지스터 중 프리픽스 부분 양자 비트, 상기 보조 레지스터 중 프리픽스 부분 양자 비트 및 상기 타깃 레지스터를 통해 그레이 경로 처리를 수행하여, 그레이 경로 스테이지 회로를 획득하는 단계는,
    그레이 경로 처리의 각 처리 스테이지에서, 상기 복제 레지스터 중 프리픽스 부분 양자 비트 및 상기 보조 레지스터 중 프리픽스 부분 양자 비트를 통해, 상기 타깃 레지스터의 각 양자 비트에서 현재 처리 스테이지에 서로 매칭되는 타깃 함수 변환을 구현하여, 상기 현재 처리 스테이지의 처리 회로를 획득하는 단계; 및
    상기 그레이 경로 처리 중 각 처리 스테이지의 처리 회로에 기반하여, 그레이 경로 스테이지 회로를 획득하는 단계를 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 방법.
14. 양자 상태 제조 방법으로서,
    양자 컴퓨터에 의해 실행되고, 상기 양자 상태 제조 방법은,
    양자 상태 제조 회로에 기반하여 회로 초기 상태 데이터에 대해 양자 상태 제조를 수행하여, 양자 상태 데이터를 획득하고, 상기 양자 상태 제조 회로는 제1항 내지 제13항 중 어느 한 항에 따른 양자 상태 제조 회로 생성 방법을 통해 구현되는 것을 특징으로 하는 양자 상태 제조 방법.
15. 양자 상태 제조 회로 생성 장치로서,
    양자 상태 제조 회로의 회로 제조 파라미터에 기반하여, 상기 양자 상태 제조 회로를 위해 입력 레지스터를 구성하고, 보조 양자 비트수를 결정하기 위한 제1 구성 모듈;
    상기 보조 양자 비트수에 따라, 상기 양자 상태 제조 회로를 위해 복제 레지스터 및 타깃 레지스터를 구성하기 위한 제2 구성 모듈;
    양자 비트 복제 방식에 따라, 상기 입력 레지스터, 상기 복제 레지스터 및 상기 타깃 레지스터릍 통해 회로 구축을 수행하여, 대각 유니터리 행렬 양자 회로를 획득하되, 상기 양자 비트 복제 방식은 그리드 제한 조건에 기반하여 획득되는 회로 구축 모듈;
    상기 대각 유니터리 행렬 양자 회로 및 단일 비트 양자 게이트를 조합하여, 상기 대각 유니터리 행렬 양자 회로에 서로 대응되는 균일 제어 게이트 회로를 획득하기 위한 회로 조합 모듈; 및
    적어도 하나의 상기 균일 제어 게이트 회로에 기반하여 상기 양자 상태 제조 회로를 생성하기 위한 처리 모듈을 포함하는 것을 특징으로 하는 양자 상태 제조 회로 생성 장치.
16. 양자 상태 제조 장치로서,
    양자 상태 제조 회로에 기반하여 회로 초기 상태 데이터에 대해 양자 상태 제조를 수행하여, 양자 상태 데이터를 획득하기 위한 제조 모듈을 포함하고, 양자 상태 제조 회로는 제1항 내지 제13항 중 어느 한 항에 따른 양자 상태 제조 회로 생성 방법에 의해 구현되는 것을 특징으로 하는 양자 상태 제조 장치.
17. 컴퓨터 기기로서,
    메모리 및 프로세서를 포함하고, 상기 메모리는 컴퓨터 판독 가능한 명령어를 저장하며, 상기 프로세서가 상기 컴퓨터 판독 가능한 명령어를 실행할 경우 제1항 내지 제14항 중 어느 한 항에 따른 방법의 단계를 구현하는 것을 특징으로 하는 컴퓨터 기기.
18. 컴퓨터 판독 가능한 저장 매체로서,
    상기 컴퓨터 판독 가능한 저장 매체에는 컴퓨터 판독 가능한 명령어가 저장되며, 상기 컴퓨터 판독 가능한 명령어가 프로세서에 의해 실행될 경우 제1항 내지 제14항 중 어느 한 항에 따른 방법의 단계를 구현하는 것을 특징으로 하는 컴퓨터 판독 가능한 저장 매체.
19. 컴퓨터 프로그램 제품으로서,
    컴퓨터 판독 가능한 명령어를 포함하고, 상기 컴퓨터 판독 가능한 명령어가 프로세서에 의해 실행될 경우 제1항 내지 제14항 중 어느 한 항에 따른 방법의 단계를 구현하는 것을 특징으로 하는 컴퓨터 프로그램 제품.
20. 양자 기기로서,
    상기 양자 기기는 제1항 내지 제13항 중 어느 한 항에 따른 양자 상태 제조 회로 생성 방법을 통해 양자 상태 제조 회로를 구현하는 것을 특징으로 하는 양자 기기.