JP2024520249A - 量子状態準備回路の生成方法、装置、量子チップ、及び電子機器 - Google Patents

Abstract

本願は、量子状態準備回路の生成方法、装置、量子チップ、及び電子機器に関し、該量子チップは、各スマート端末、及び車載機器に応用できる。前記方法は、ｎ個の量子ビットに対応する第１ユニタリ演算子を決定するステップ（Ｓ７０２）と、ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得するステップ（Ｓ７０４）と、制御レジスタの量子ビット、及びターゲットレジスタの量子ビットをｒｃ個の量子ビット、及びｒｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定するステップ（Ｓ７０６）と、第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、ｒｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及びｒｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成するステップ（Ｓ７０８）と、各対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得するステップ（Ｓ７１０）と、少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせるステップ（Ｓ７１２）と、を含む。

Description

本願は、量子技術分野に関し、特に量子状態準備回路の生成方法、装置、電子機器、記憶媒体、及びコンピュータプログラム製品に関する。

本願は、２０２２年４月２９日に中国特許局に提出された、出願番号が第２０２２１０４６５９２８１号であり、発明の名称が「量子状態準備回路の生成方法、装置、量子チップ、及び電子機器」である中国特許出願の優先権を主張し、その全部の内容は、引用によって本願に組み込まれている。

量子技術分野において、通常、古典的なデータを量子状態の中にロードする必要があり、該過程は、量子状態準備と呼ばれる。量子状態準備過程は、量子技術分野における重要な過程であり、往々にして量子アルゴリズムのほとんどの動作時間を占め、したがって、量子状態準備を最適化することは、量子アルゴリズムの動作効率の改良に寄与する。

現状の量子状態準備回路の回路深さは、Ｏ（２^ｎ）であり、ｎは、量子ビット数であり、理論的には、量子状態準備回路の深さ下限は、Ω（２^ｎ／ｎ）である。即ち、従来の量子状態準備回路は、漸進的意味において深さが最適な回路ではなく、まだ比較的大きな改良の余地を有する。

本願の様々な実施例に従って、量子状態準備回路の生成方法、装置、電子機器、コンピュータ可読記憶媒体、及びコンピュータプログラム製品を提供する。

第１態様では、本願は、量子状態準備回路の生成方法を提供し、電子機器により実行され、前記方法は、
ｎ個の量子ビットに対応する第１ユニタリ演算子を決定するステップであって、前記第１ユニタリ演算子は、前記ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、ステップと、
前記ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得するステップと、
前記制御レジスタの量子ビット、及び前記ターゲットレジスタの量子ビットを前記ｒ_ｃ個の量子ビット、及び前記ｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定するステップと、
前記第１ユニタリ演算子、前記第２ユニタリ演算子、前記第３ユニタリ演算子、前記ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及び前記ｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成するステップと、
各前記対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得するステップと、
前記少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせるステップと、を含む。

第２態様では、本願は、さらに量子状態準備回路の生成装置を提供する。前記装置は、
ｎ個の量子ビットに対応する第１ユニタリ演算子を決定することに用いられる第１決定モジュールであって、前記第１ユニタリ演算子は、前記ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、第１決定モジュールと、
前記ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得することに用いられる第１取得モジュールと、
前記制御レジスタの量子ビット、及び前記ターゲットレジスタの量子ビットを前記ｒ_ｃ個の量子ビット、及び前記ｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定することに用いられる第２決定モジュールと、
前記第１ユニタリ演算子、前記第２ユニタリ演算子、前記第３ユニタリ演算子、前記ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及び前記ｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成することに用いられる生成モジュールと、
各前記対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得することに用いられる第１組み合わせモジュールと、
前記少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせることに用いられる第２組み合わせモジュールと、を含む。

第３態様では、量子状態準備回路を含む量子チップであって、前記量子状態準備回路は、量子状態準備回路の生成方法によって実現され、前記量子状態準備回路の生成方法は、
ｎ個の量子ビットに対応する第１ユニタリ演算子を決定するステップであって、前記第１ユニタリ演算子は、前記ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、ステップと、
前記ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得するステップと、
前記制御レジスタの量子ビット、及び前記ターゲットレジスタの量子ビットを前記ｒ_ｃ個の量子ビット、及び前記ｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定するステップと、
前記第１ユニタリ演算子、前記第２ユニタリ演算子、前記第３ユニタリ演算子、前記ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及び前記ｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成するステップと、
各前記対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得するステップと、
前記少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせるステップと、を含むことを特徴とする。

第４態様では、本願は、さらに電子機器を提供する。前記電子機器は、メモリと、プロセッサとを含み、前記メモリにコンピュータプログラムが記憶されており、前記プロセッサは、前記コンピュータプログラムを実行するときに、
ｎ個の量子ビットに対応する第１ユニタリ演算子を決定するステップであって、前記第１ユニタリ演算子は、前記ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、ステップと、
前記ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得するステップと、
前記制御レジスタの量子ビット、及び前記ターゲットレジスタの量子ビットを前記ｒ_ｃ個の量子ビット、及び前記ｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定するステップと、
前記第１ユニタリ演算子、前記第２ユニタリ演算子、前記第３ユニタリ演算子、前記ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及び前記ｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成するステップと、
各前記対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得するステップと、
前記少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせるステップと、を実現する。

第５態様では、本願は、さらにコンピュータ可読記憶媒体を提供する。前記コンピュータ可読記憶媒体においてコンピュータプログラムが記憶されており、前記コンピュータプログラムは、プロセッサにより実行されるときに、
ｎ個の量子ビットに対応する第１ユニタリ演算子を決定するステップであって、前記第１ユニタリ演算子は、前記ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、ステップと、
前記ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得するステップと、
前記制御レジスタの量子ビット、及び前記ターゲットレジスタの量子ビットを前記ｒ_ｃ個の量子ビット、及び前記ｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定するステップと、
前記第１ユニタリ演算子、前記第２ユニタリ演算子、前記第３ユニタリ演算子、前記ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及び前記ｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成するステップと、
各前記対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得するステップと、
前記少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせるステップと、を実現する。

第六態様では、本願は、さらにコンピュータプログラム製品を提供する。前記コンピュータプログラム製品は、コンピュータプログラムを含み、該コンピュータプログラムは、プロセッサにより実行されるときに、
ｎ個の量子ビットに対応する第１ユニタリ演算子を決定するステップであって、前記第１ユニタリ演算子は、前記ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、ステップと、
前記ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得するステップと、
前記制御レジスタの量子ビット、及び前記ターゲットレジスタの量子ビットを前記ｒ_ｃ個の量子ビット、及び前記ｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定するステップと、
前記第１ユニタリ演算子、前記第２ユニタリ演算子、前記第３ユニタリ演算子、前記ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及び前記ｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成するステップと、
各前記対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得するステップと、
前記少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせるステップと、を実現する。

本願の１つ又は複数の実施例の細部は、以下の図面、及び記述において提示される。本願の他の特徴、及び利点は、明細書、図面、及び特許請求の範囲から明らかになる。

１つの実施例における量子状態準備回路の生成方法の応用環境図である。 １つの実施例における量子回路のｎ－パス制限の模式図である。 １つの実施例におけるｎ量子ビットの量子状態準備回路のフレームワークの模式図である。 １つの実施例におけるｎ量子ビットの均一性制御ゲートの構造模式図である。 １つの実施例において対角ユニタリ行列を分解して第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、第４ユニタリ演算子、及び対角ユニタリ行列演算子を獲得する模式図である。 １つの実施例におけるパス制限下での対角ユニタリ行列の量子回路フレームワークである。 １つの実施例における量子状態準備回路の生成方法のフローチャートである。 １つの実施例におけるパス制限下でのＣＮＯＴゲート［数１］の実現の模式図である。 １つの実施例における量子状態準備のフローチャートである。 １つの実施例における量子状態準備回路の生成装置の構造ブロック図である。 別の実施例における量子状態準備回路の生成装置の構造ブロック図である。 １つの実施例における電子機器の内部構造図である。

本願の目的、技術的解決手段、及び利点をより明確にするために、以下、図面、及び実施例と併せて、本願を更に詳細に説明する。理解すべきであるように、ここで記述される具体的な実施例は、単に本願を解釈するためのものであり、本願を限定することに用いられるものではない。

説明する必要がある点として、以下の記述において、係る用語「第１、第２、第３、第４、及び第５」は、単に類似する対象を区別するものであり、対象に対する特定の秩序を表すものではない。理解できるように、「第１、第２、第３、第４、及び第５」は、許可される状況下で特定の順序、又は優先順位を交換することができ、それによって、ここに記述される本願の実施例は、ここに図示、又は記述される順序以外のもので実施することができる。

本願の実施例が提供する量子状態準備回路の生成方法は、図１に示される応用環境において応用できる。ここで、電子機器１０２は、センサ、又はネットワークによって量子チップ１０４とインタラクションする。データ記憶システムは、電子機器１０２が処理する必要があるデータを記憶することができる。データ記憶システムは、電子機器１０２において集積されてもよく、クラウド、又は他のネットワークサーバにおいて配置されてもよい。電子機器１０２は、量子状態準備回路１０４２を生成することに用いることができ、量子状態準備回路１０４２に従って、最終的に量子チップ１０４を製造することができる。

ここで、電子機器１０２は、量子状態準備回路１０４２を製造することに用いられる工業化されたスマート機器であってもよく、例えば、フォトエッチング機器、ロボットアーム、及び工業生産に必要な他の機器である。量子状態準備回路１０４２を利用して量子チップ１０４を製造した後に、該量子チップ１０４を、スマートフォン、タブレットパソコン、ノートパソコン、デスクトップコンピュータ、スマートスピーカー、スマートウォッチ、モノのインターネット機器、及びポータブルウェアラブル機器を含む様々なスマート端末において集積することができ、モノのインターネット機器は、スマートスピーカー、スマートテレビ、スマートエアコン、及びスマート車載機器等であってもよい。ポータブルウェアラブル機器は、スマートウォッチ、スマートブレスレット、及びヘッドマウント機器等であってもよい。

本発明の実施例に対して更に詳細な説明を行う前に、本発明の実施例に係る名詞、用語、記号、係るパラメータ、及び基本的な量子ゲートを説明する。本発明の実施例に係る名詞、及び用語は、以下の解釈に適用する。

（１）量子計算（Ｑｕａｎｔｕｍ Ｃｏｍｐｕｔａｔｉｏｎ）：量子状態の重ね合わせ、及びもつれ等の性質を利用して計算タスクを迅速に完了する一種の計算方式である。

（２）量子ビット（Ｑｕｂｉｔ）：量子情報を運ぶ形式である。

（３）量子回路（Ｑｕａｎｔｕｍ Ｃｉｒｃｕｉｔ）：一種の量子計算モデルであり、一連の量子ゲートシーケンスからなり、且つ量子ゲートにより計算を完了する。

（４）量子チップ（ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ ｑｕａｎｔｕｍ ｃｈｉｐ）：量子コンピュータの中央プロセッサである。該量子コンピュータは、量子力学の重ね合わせ原理、及び量子もつれを利用して計算する一種の機械であり、比較的高い並列処理能力を有し、古典的なコンピュータが計算しにくいいくつかの問題を解決することができる。

（５）ｉ－グレイコードサイクル（ｉ－Ｇｒａｙ ｃｏｄｅ ｃｙｃｌｅ）：｛０，１｝^ｎにおけるすべてのｎ－ビットストリングのシーケンス（ｎビットストリングシーケンスと略称する）であり、隣接する２つのビットストリングではちょうど１つのビットが異なり、且つ最初、及び最後のビットストリングではちょうど１つのビットが異なることを満たす。任意のｉ∈［ｎ］については、［数２］がｎビットストリングシーケンスを表すようにし、且つ任意のｉ∈［ｎ］については、［数３］である。任意のｊ∈｛２，３，…，２^ｎ｝については、ｈ_ｉｊは、［数４］、及び［数５］が異なるビットの下付き文字を表し、ｈ_ｉ１は、［数６］、及び［数７］が異なるビットの下付き文字を表すようにすると、以下の式［数８］となる。

上記構造のビットストリングシーケンス［数９］は、（ｉ，ｎ）－グレイコードサイクルと呼ばれ、本願においてｉ－グレイコードサイクルと略称する。指摘する必要がある点として、後続の実施例において、特に説明しない場合、グレイコードサイクルはｉ－グレイコードサイクルも指すことができる。

（６）ｎ－パス制限（パス制限と略称する）：もしｎ－量子回路において、２ビットゲート（ＣＮＯＴ）が隣接する２つの量子ビットのみにおいて作用することを許可するとすれば、該ｎ－量子回路は、ｎ－パス制限下にあると呼ばれる。図２（ａ）に示すように、図２（ａ）は、ｎ－量子ビット回路のｎ－パス制限を表し、頂点Ｒ_１、Ｒ_２、…、Ｒ_ｎは、ｎ個の量子ビットをそれぞれ表す。もし２つの量子ビットが１本の辺により連結されるなら、２ビットゲートは、この２つの量子ビットにおいて作用することができる。

（７）ｄ－次元グリッド制限（即ち、多次元グリッド制限）：ｄ次元グリッドで配列されたｎ－量子回路において、２ビットゲートは、隣接する２つの量子ビットにおいて作用することのみを許可し、その場合、ｄ次元グリッドで配列された該量子回路がｄ－次元グリッド制限下にあると呼ばれる。図２（ｂ）に示すように、２次元グリッドで配列された量子回路において、該２次元グリッドにおける点は、量子ビットを表し、合計でｍ１×ｍ２＝ｎ個の量子ビットになる。もし２つの量子ビットが１本の辺により連結されるなら、２ビットゲートは、この２つの量子ビットにおいて作用することができる。また、図２（ｃ）に示すように、３次元グリッドで配列された量子回路において、該３次元グリッドにおける点は、量子ビットを表し、合計でｍ１×ｍ２×ｍ３＝ｎ個の量子ビットになり、もし２つの量子ビットが１本の辺により連結されるなら、２ビットゲートは、この２つの量子ビットにおいて作用することができる。

（８）本願に係る基本的な記号：［ｎ］は、集合｛１，２，…，ｎ｝を表す。Ｆ_２は、バイナリフィールド（有限フィールドに属する）を表す。任意のｘ＝（ｘ_１，…，ｘ_ｎ）^Ｔ、ｙ＝（ｙ_１，…，ｙ_ｎ）^Ｔ∈｛０，１｝^ｎについては、［数１０］であり、且つ内積が［数１１］であり、ここで加算、及び乗算は、いずれもバイナリフィールドにおいて定義される。０^ｎ、及び１^ｎは、長さがｎであり、且つ要素がすべて０、及びすべて１であるベクトルをそれぞれ表す。ｅ_ｉは、ｉ番目の要素が１であり、他の要素が０であるベクトルを表す。任意の正整数集合Ｓについては、［数１２］は、量子状態［数１３］が集合Ｓにおける量子ビットからなることを表す。

（９）本願に係る基本的な量子ゲートは、具体的に［表１］に示される。

（１０）本願に係る基本的な量子ゲートパラメータは、具体的に以下の［数１４］とおりである。

ここで、［数１５］は、切り上げを表す。

（１１）パス制限下での量子状態準備の問題は、以下の［数１８］のとおり定義される。||ｖ||_２＝１を満たす任意の複素ベクトル［数１６］を与え、初期状態［数１７］を与え、ｎビットの量子状態を準備する。

ここで｛｜ｋ＞：ｋ＝０，１，…，２^ｎ－１｝は、量子システムの１グループの計算ベースである。量子状態準備回路の設計において、任意の１ビット量子ゲート、及び２ビットゲートの使用のみを許可し、且つ２ビットゲートは、隣接する２つのビットにおいて作用することのみを許可する。

本願をより明確で直感的に理解するために、ここに、まず１つの実施例と併せてｎ－パス制限下での量子状態準備回路の設計過程を説明すると、図６に示すように、具体的な内容は、以下のとおりである。

Ｓ６０２：ターゲット量子状態に従って量子状態準備回路を均一性制御ゲートに分解する。

ここで、分解して得られた均一性制御ゲートの数量は、ｎであり、それぞれＶ_１、Ｖ_２、…、Ｖ_ｎであり、図３に示すとおりである。

Ｓ６０４：各々の均一性制御ゲートを更に分解し、対角ユニタリ行列、及び１ビットゲートを獲得する。

ここで、各々の均一性制御ゲートを分解した後に、３つの対角ユニタリ行列、及び４つの１量子ビットゲートを獲得することができ、図４に示すとおりである。

Ｓ３６０２、及びＳ６０４の２つのステップによって、量子状態準備回路を一連の対角ユニタリ行列Λ_ｊ（ｊ∈［ｎ］）、及び１ビットゲート（即ち、１量子ビットゲート）に分解する。したがって、パス制限下で任意の対角ユニタリ行列量子回路を実現すれば、パス制限下での量子状態準備回路を直接獲得することができる。

Ｓ６０６：パス制限下での対角ユニタリ行列量子回路を構成する。

組み合わせ技法、及び再帰方式を利用し、パス制限下で対角ユニタリ行列の量子回路を実現し、且つ該量子回路は、漸進的意味において、最適な深さの回路である。

表１から分かるように、対角ユニタリ行列Λ_ｎの作用は、計算ベースにおける各々のベクトル｜ｘ＞において、以下の変換を実現することである。

｜ｘ＞→ｅ^{ｉθ（ｘ）}｜ｘ＞，∀ｘ∈｛０，１｝^ｎ－｛０^ｎ｝，θ（ｘ）∈Ｒ，θ（０^ｎ）＝１

｛α_ｓ：ｓ∈｛０，１｝^ｎ－｛０^ｎ｝｝が存在し、以下の式を満たす。

Σ_ｓ＜ｓ，ｘ＞α_ｓ＝θ（ｘ），∀ｘ∈｛０，１｝^ｎ－｛０^ｎ｝ （２）

パス制限下での対角ユニタリ行列量子回路の構造において、該実数集合｛α_ｓ：ｓ∈｛０，１｝^ｎ－｛０^ｎ｝｝を使用することとなる。

したがって、Ｓ６０６の実現は、５つのサブステップに分けられ、具体的に以下のとおりである。

Ｓ６０６２：ｎ－量子ビットのユニタリ演算子［数１９］を構成する。

Ｓ６０６４：ｎ－量子ビットのユニタリ演算子Ｇ_１，Ｇ_２，…，Ｇ_ｌを構成する。

Ｓ６０６６：ｎ－量子ビットのユニタリ演算子［数２０］を構成する。

Ｓ６０６８：ｒ_ｔ－量子ビットのユニタリ演算子Ｒを構成する。

Ｓ６０７０：ｒ_ｃ－量子ビットの対角ユニタリ演算子［数２１］を構成する。

その後、上記のユニタリ演算子［数２２］、Ｇ_１，Ｇ_２，…，Ｇ_ｌ、［数２３］、Ｒ、及び［数２４］を利用して対角ユニタリ行列Λ_ｎを獲得し、図５に示されるとおりであり、それにより対角ユニタリ行列量子回路を構成し、該対角ユニタリ行列量子回路、及び１ビットゲートを均一性制御ゲートとして組み合わせ、最終的に均一性制御ゲートを利用して量子状態準備回路を組み合わせる。

１つの実施例において、図７に示すように、量子状態準備回路の生成方法を提供し、該方法が電子機器に応用されることを例に説明すると、以下のステップＳ７０２～Ｓ７１２を含む。

Ｓ７０２：ｎ個の量子ビットに対応する第１ユニタリ演算子を決定する。

ここで、第１ユニタリ演算子（［数２５］）は、ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である。該第１ユニタリ演算子［数２６］によって、前ｒ_ｃ個の量子ビットを制御レジスタの中に置き換え、最後ｒ_ｔ個の量子ビットをターゲットレジスタの中に置き換えることができ、即ち、以下の［数２７］のとおりである。

第１ユニタリ演算子［数２８］が計算ベースにおける１つの可逆線形変換であるため、可逆線形変換は、パス制限、又は多次元グリッド制限下での回路で実現され、第１ユニタリ演算子［数２９］の回路深さを獲得することができる。したがって、パス制限、又は多次元グリッド制限下で、第１ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲートにより実現され得る。ここで、パス制限は、２ビットゲートがｎ量子ビットにおける隣接する２つの量子ビットに作用することを表す。

２ビットゲート［数３０］については、［数３０］は、２ビットゲートの制御ビットが制御レジスタの第ｉ量子ビット上にあり、ターゲットビットがターゲットレジスタのｊ番目の量子ビットにあることを表す。パス制限下で、２ビットゲート［数３０］は、回路深さ、及びサイズがいずれもＯ（｜ｉ－ｊ｜）である２ビット回路により実現され得る。図８に示すとおりである。

Ｓ７０４：ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得する。

ここで、第２ユニタリ演算子（Ｇ_１，…，Ｇ_ｌ）は、ｎ個の量子ビットに対して位相シフトを行うことに用いられるユニタリ演算子である。

１つの実施例において、電子機器は、まず、ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を構成し、次に記憶することができる。量子状態準備回路を生成する必要があるときに、該少なくとも２つの第２ユニタリ演算子を取得する。

第２ユニタリ演算子を構成する前に、第２ユニタリ演算子に関連する内容を説明する。まず、以下の２つの性質を満たす［数３１］個の集合Ｔ^（１）、Ｔ^（２）、…、Ｔ^（ｌ）を定義し、具体的な性質は、以下のとおりである。

（１）各々のｋ∈［ｌ］については、集合［数３２］は、有限フィールドＦ_２において線形独立である。

（２）集合Ｔ^（１）、Ｔ^（２）、…、Ｔ^（ｌ）は、集合［数３３］をカバーすることができ、即ち、［数３４］である。

各々のｋ∈［ｌ］∪｛０｝については、ターゲットレジスタＴにおけるｒ_ｔビットの量子状態を以下［数３５］のように定義する。

即ち、ｙ^（０）とｘ_{ｔａｒｇｅｔ}とは同じであり、［数３６］は、［数３７］と関連する線形関数である。以下［数３８］で、互いに素な集合Ｆ_１、Ｆ_２、…、Ｆ_ｌを定義する。

任意のｉ≠ｊ∈［ｌ］については、集合Ｆ_１、Ｆ_２、…、Ｆ_ｌは、［数３９］を満たし、且つ以下［数４０］のとおりである。

以下、第２ユニタリ演算子Ｇ_ｋの定義を与え、任意のｋ∈［ｌ］については、以下［数４１］のとおりである。

上の式から分かるように、第２ユニタリ演算子Ｇ_ｋは、２つの作用を有する。第１に、位相を導入し、第２に、ｋ－１ステップからｋステップに移行する。

１つの実施例において、第２ユニタリ演算子を決定した後に、電子機器は、さらに該第２ユニタリ演算子を根拠にしてパス制限下でのユニタリ行列量子回路を構成することができ、それによって該ユニタリ行列量子回路、及び他のユニタリ演算子に対応するユニタリ行列量子回路を利用して対角ユニタリ行列量子回路を構成する。

第２ユニタリ演算子に対応するユニタリ行列量子回路を構成することについては、生成段階、及びグレイコードサイクル段階の２つの段階を含んでもよい。ここで、生成段階は、主に生成ユニタリ演算子の回路構造を実現し、該生成ユニタリ演算子は、ｒ_ｔ個の量子ビットにおいて、計算ベースを有限フィールドにおける可逆線形変換に転化することに用いられ、グレイコードサイクル段階は、主にグレイコードサイクル演算子の回路構造を実現する。該グレイコードサイクル演算子は、ｒ_ｃ個の量子ビットに対応するグレイコードサイクルによってｎ個の量子ビットに対して量子状態の位相シフトを行うことに用いられる。

（１）生成段階

生成段階で生成ユニタリ演算子［数４２］が以下［数４３］を満たすことを実現する。

ここで、ｙ^{（ｋ－１）}、及びｙ^（ｋ）は、それぞれ集合Ｔ^{（ｋ－１）}、及びＴ^（ｋ）により決定され、ｋ∈［ｌ］∪｛０｝については、［数４４］である。集合における要素の順序を固定し、任意のｋ∈［ｌ］については、行列［数４５］を定義し、ｋ＝０であるときに、［数４６］である。したがって、ベクトルｙ^（ｋ）は、以下の［数４７］と記すことができる。

［数４８］が有限フィールドＦ_２において線形独立であるため、［数４９］は、有限フィールドＦ_２において可逆であり、生成ユニタリ演算子を以下［数５０］のように定義する。

ここで、上記等式の右辺の行列ベクトル乗算は、有限フィールドＦ_２において定義され、等式（９）と併せて以下［数５１］を獲得できる。

上記内容から分かるように、生成ユニタリ演算子［数５２］によって計算ベースを有限フィールドＦ_２における可逆線形変換に転化することができる。したがって、パス制限下で、生成ユニタリ演算子［数５２］は、深さがＯ（ｎ^２）である２ビットゲート回路により実現され得る。ここで、パス制限は、２ビットゲートがｎ量子ビットにおける隣接する２つの量子ビットに作用することを表す。

（２）グレイコードサイクル段階

グレイコードサイクル段階でグレイコードサイクル演算子Ｕ_{ＧｒａｙＣｙｃｌｅ}を実現することができ、以下［数５３］を満たす。

ここで、ｋ∈［ｌ］、且つＦ_ｋは、等式（４）に定義される。任意のｉ∈［ｒ_ｔ］については、［数５４］は、ビット数がｒ_ｃであるｉ－グレイコードサイクルを表すようにし、且つ任意のｉ∈［ｒ_ｔ］については、［数５５］である。任意の［数５６］については、［数５７］、及び［数５８］が異なるビットの下付き文字を表し、ｈ_ｉ１は、［数５９］、及び［数６０］が異なるビットの下付き文字を表すようにする。ｒ_ｃビットのｉ－グレイコードサイクルについては、ｈ_ｉｊの定義は、以下［数６１］のとおりである。

ｈ_ｉｊの定義から分かるように、ｈ_１ｊ＝ｋは、最大で［数６２］回出現する。

指摘する必要がある点として、グレーコード段階は、［数６３］個の段階を含み、ここで、
１）段階１：［数６３］個の段階のうちの１番目の段階は、第１回転ゲート回路により実現され、第１回転ゲート回路は、ターゲットレジスタのｉ番目の量子ビットにおいて作用する。たとえば、任意のｉ∈［ｒ_ｔ］については、もしビットストリング［数６４］であれば、回路Ｃ_１の回転［数６５］は、ターゲットレジスタのｉ番目のビットにおいて作用する。

２）段階［数６６］では、２つのステップからなる。

ステップｐ．１において、［数６７］個の段階のうちのｐ番目の段階は、第一２ビットゲート回路により実現され、第一２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉｐ番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにある。たとえば、各々のｉ∈［ｒ_ｔ］については、第一２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉｐ番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタＴのｉ番目のビットにある。つまり、各々のｉ∈［ｒ_ｔ］については、もしｈ_ｉｐ≦ｒ_ｔであるとすれば、２ビットゲート［数６８］を作用させ、もしｈ_ｉｐ＞ｒ_ｔであるとすれば、２ビットゲート［数６９］を作用させる。

ステップｐ．２において、［数７０］個の段階におけるｐ番目の段階は、第２回転ゲート回路により実現され、第２回転ゲート回路は、ターゲットレジスタのｉ番目の量子ビットに作用する。たとえば、各々のｉ∈［ｒ_ｔ］については、もし［数７１］であるとすれば、回転ゲート［数７２］は、ターゲットレジスタのｉ番目の量子ビット（符号は、２ｉである）に作用する。

３）段階［数７０］：［数７０］個の段階における［数７０］番目の段階は、第二２ビットゲート回路により実現され、第二２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉ１番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにある。たとえば、各々のｉ∈［ｒ_ｔ］については、第二２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉ１番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにある。つまり、各々のｉ∈［ｒ_ｔ］については、もしｈ_ｉ１≦_ｒｔであるとすれば、２ビットゲート［数７３］を作用させ、もしｈ_ｉ１＞ｒ_ｔであるとすれば、２ビットゲート［数７４］を作用させる。

したがって、グレイコードサイクル段階で、グレイコードサイクル演算子は、回路深さが［数７５］である回路によって実現され得る。

ここに、上記回路の正確性を証明し、各々の［数７６］については、集合［数７７］を以下［数７８］のように定義する。

等式（６）におけるＦ_ｋの定義に基づいて理解できるように、集合［数７９］は、以下［数８０］を満たす。

続いて、［数８１］を利用してグレイサイクル演算子Ｕ_{ＧｒａｙＣｙｃｌｅ}を実現することを段階的に検証し、該グレイサイクル演算子Ｕ_{ＧｒａｙＣｙｃｌｅ}は、等式（１２）を参照できる。

以下、グレイサイクル段階のうちの各段階の回路深さを分析し、ここで、
１）段階１は、ターゲットレジスタにおける異なる量子ビットにおいて作用する第１回転ゲート回路から構成され、したがって、それは、一層の回路において実現することができ、即ち、回路深さは、１である。

２）段階［数８３］において、以下の異なる状況に分けて検討する。

もし段階ｐにおいてｈ_１ｐ＝１であるなら、ステップｐ．１は、以下［数８４］の第一２ビットゲート回路により実現され得る。

第一２ビットゲート回路における各々の２ビットゲートのパス制限が交差していないため、第一２ビットゲート回路の回路深さは、１である。ステップｐ．２は、ターゲットレジスタにおける異なる量子ビットにおいて作用する回転ゲートから構成され得る。したがって、それは、一層の回転ゲート回路において実現でき、したがって、第１回転ゲート回路の回路深さは、１である。

もし段階ｐにおいて２≦ｈ_１ｐ≦τであるなら、ステップｐ．１は、以下［数８５］の第一２ビットゲート回路により実現され得る。

該２ビットゲート回路［数８６］における各々の２ビットゲートのパス制限は、いずれも交差しておらず、即ち、該２ビットゲート回路におけるすべての２ビットゲートは、同時に実現できる。その理由としては、Ｃ_ｋにおける各々の２ビットゲートの制御ビットとターゲットビットとの間の距離は、最大でＯ（ｈ_１ｐ）である。ステップｐ．１が回路［数８７］から構成されるため、ステップｐ．１の総回路深さは、［数８８］である。ステップｐ．２は、ターゲットレジスタにおける異なる量子ビットにおいて作用する回転ゲートから構成され得る。したがって、それは、一層の回転ゲート回路において実現できる。ここで、上記の［数８９］は、切り捨てを表す。

段階ｐにおいてｈ_１ｐ＞τである場合、ステップｐ．１が第一２ビットゲート回路により実現され得るため、可逆線形変換がパス制限、又は多次元グリッド制限下での回路で実現されることに基づいて理解できるように、パス制限下でステップｐ．１の深さは、Ｏ（ｎ^２）に圧縮され得る。ステップｐ．２は、ターゲットレジスタにおける異なるビットにおいて作用する回転ゲートから構成され得る。したがって、それは、一層の回転ゲート回路において実現できる。

３）段階［数９０］は、第二２ビットゲート回路により実現され、可逆線形変換がパス制限、又は多次元グリッド制限下での回路で実現されることから分かるように、パス制限下で該段階の回路深さは、Ｏ（ｎ^２）に圧縮され得る。

１つの実施例において、電子機器は、第１回転ゲート回路、第２回転ゲート回路、第一２ビットゲート回路、及び第二２ビットゲート回路にそれぞれ対応する回路深さを根拠にして、グレイコードサイクル演算子を実現するゲート回路の回路深さを決定する。

たとえば、グレイコードサイクルの性質から分かるように、段階［数９１］
で、ｈ_１ｐは、最大で［数９２］回出現し、そのため、すべての［数９３］段階の総回路深さは、［数９４］である。したがって、パス制限下で、グレイコードサイクル演算子は、回路深さが［数９５］であるゲート回路により実現され得る。

指摘する必要がある点として、上記回路深さは、パス制限下での回路深さであるが、多次元グリッド制限の状況下でも、回路深さは、一致する。

したがって、生成段階の回路とグレイサイクル段階の回路とを構成して組み合わせて、演算子Ｇ_ｋのパス制限下での回路構造を獲得することができ、即ち、パス制限、又は多次元グリッド制限下で、第２ユニタリ演算子Ｇ_ｋは、深さが［数９６］である量子回路により実現され得る。ここで、該量子回路は、１ビットゲート（例えば、回転ゲート）、及び２ビットゲートから構成され得る。

Ｓ７０６：制御レジスタの量子ビット、及びターゲットレジスタの量子ビットをｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定する。

ここで、第３ユニタリ［数９７］の作用は、制御レジスタの量子ビットを前ｒ_ｃ個の量子ビット上に置き換え、及びターゲットレジスタの量子ビットを最後ｒ_ｔ個の量子ビット上に置き換えることであり、即ち、以下［数９８］のとおりである。

したがって、パス制限、又は多次元グリッド制限下で、第３ユニタリ演算子は、深さがＯ（ｎ^２）である量子回路により実現され得る。

Ｓ７０８：第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及びｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成する。

１つの実施例において、電子機器は、ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子を取得し、該第４ユニタリ演算子は、入力レジスタの最後ｒ_ｔ個の量子ビットにおいて作用し、それは、最後ｒ_ｔ個の量子ビットに対応する量子状態を入力状態に復元し、即ち、以下［数９９］のとおりである。

第４ユニタリ演算子Ｒが計算ベースにおける１つの可逆線形変換であるため、可逆線形変換がパス制限下での回路で実現されることから、第４ユニタリ演算子Ｒの２ビットゲート回路を獲得することができる。

第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、及び第４ユニタリ演算子がいずれも対象の回路によって実現された後に、ｎ量子ビットの対角ユニタリ行列は、回路が設計された対角ユニタリ行列、及び回路が設計されていない対角ユニタリ行列を含む２つの部分に分けることができる。回路が設計されていない対角ユニタリ行列［数１００］については、再帰方式で引き続き設計することができ、具体的に以下のとおりである。

１つの実施例において、電子機器は、対角ユニタリ行列演算子を取得し、該対角ユニタリ行列演算子は、ｒ_ｃ個の量子ビットの対角ユニタリ行列であり、以下の［数１０１］を満たす。

パス制限、又は多次元グリッド制限下で、再帰方式によって該対角ユニタリ行列演算子を実現することができる。即ち、対角ユニタリ行列演算子を新しい対角ユニタリ行列とし、再帰方式で新しい対角ユニタリ行列を更に解析し、新しい第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、第４ユニタリ演算子、及び対角ユニタリ行列演算子を獲得し、次に新しい第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、及び第４ユニタリ演算子に対して回路を設計することで実現する。このように類推して、回路が設計されていない行列が存在しなくなるまで継続する。

具体的に、電子機器は、第１ユニタリ演算子を実現する２ビットゲート回路、第２ユニタリ演算子を実現する量子回路、第３ユニタリ演算子を実現する量子回路、第４ユニタリ演算子を実現する２ビットゲート回路、及びｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成する。ここで、該対角ユニタリ行列演算子は、再帰方式によって実現される。パス制限、又は多次元グリッド制限下で、対角ユニタリ行列Λ_ｎは、図５のｎ－量子ビットの量子回路により実現され得る。且つ回路深さは、Ｏ（２^ｎ／ｎ）である。

証明：まず、該回路フレームワークの正確性を証明する。まず、［数１０２］を作用させ、前入力量子状態｜ｘ＞の前半部、及び後半部を制御レジスタ、及びターゲットレジスタの中にそれぞれ置き換えることができる。

次に一連のユニタリ演算子Ｇ_１、…、Ｇ_ｌを作用させ、以下［数１０４］の変換を実現できる。

その後、［数１０５］を作用させ、入力量子状態の前半部、及び後半部を初期位置に復元する。

次に、演算子Ｒを作用させ、最後ｒ_ｔ個の量子ビットをその初期状態に復元する。

最後に、対角ユニタリ行列［数１０８］を再帰的に実現する。

上記検討から、図５の回路フレームワークは、パス制限下でのΛ_ｎの量子回路を実現することができると説明される。

１つの実施例において、電子機器は、第１ユニタリ演算子に対応する２ビットゲート回路の回路深さ、第２ユニタリ演算子の量子回路の回路深さ、第３ユニタリ演算子に対応する量子回路の回路深さ、及び第４ユニタリ演算子に対応する２ビットゲート回路の回路深さを根拠にして、量子状態準備回路の回路深さを決定し、ここで、回路深さは、Ｏ（２^ｎ／ｎ）である。

以下、回路深さがＤ（ｎ）＝Ｏ（２^ｎ／ｎ）であることを証明し、１つの実数α＞０が存在し、演算子Ｇ_ｋの回路深さが最大で［数１１０］である。１つの実数β＞０が存在し、演算子Ｒの回路深さが最大でβｎ^２である。したがって、Ｄ（ｎ）は、以下［数１１１］の漸化式を満たす。

上記漸化式に従ってＤ（ｎ）＝Ｏ（２^ｎ／ｎ）を獲得できる。

Ｓ７１０：各対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得する。

Ｓ７１２：少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせる。

１つの実施例において、電子機器は、さらに量子状態準備回路の回路深さを検出することができ、具体的なステップは、電子機器が対角ユニタリ行列を取得するステップと、対角ユニタリ行列によって量子状態準備回路の回路深さを検出するステップと、を含む。検出した結果に基づいて、量子状態準備回路が対角ユニタリ行列を実現できると判定するときに、ターゲットデータベクトルを取得し、量子状態準備回路に基づいてターゲットデータベクトルに対して量子状態の準備を行う。

たとえば、量子状態準備を行うときに、まず、量子状態準備を行う必要があるアルゴリズム、例えば、線形連立方程式求解、推薦システム、サポートベクターマシン、クラスタリングアルゴリズム、及びハミルトニアンシミュレート等のアルゴリズムを決定し、アルゴリズムのパラメータをベクトル化してから、得られたデータベクトルをターゲットデータベクトルとして量子状態に符号化することができる。例えば、データベクトルｘ＝（ｘ_１，…，ｘ_ｎ）^Ｔ∈Ｒ^ｎを量子状態［数１１２］に符号化する。該ステップは、量子状態準備であり、図９に示すとおりであり、それにより量子線形連立方程式求解、量子推薦システム、量子サポートベクターマシン、量子クラスタリングアルゴリズム、及びハミルトニアンシミュレート等の量子アルゴリズムを獲得することができる。

上記実施例において、ｎ個の量子ビットに対応する第１ユニタリ演算子を決定し、第１ユニタリ演算子は、ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数であり、ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得し、制御レジスタの量子ビット、及びターゲットレジスタの量子ビットをｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定し、第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及びｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成し、それにより、対角ユニタリ行列量子回路の回路深さを効果的に低減させることができる。その後、各対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得し、少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせ、それにより、量子状態準備回路の回路深さを効果的に低減させることができ、更に量子状態準備の時間を効果的に低減させ、量子計算の動作効率を向上させることができる。

理解すべきであるように、上記の各実施例に係るフローチャートにおける各ステップは、矢印の指示に応じて順に表示されているが、これらのステップは、必ずしも矢印で指示される順序に応じて順に実行されない。本明細書において明確に説明されない限り、これらのステップの実行は、厳密な順序に制限されず、これらのステップは、他の順序で実行されてもよい。そして、上記の各実施例に係るフローチャートにおける少なくとも一部のステップは、複数のステップ、又は複数の段階を含んでもよく、これらのステップ、又は段階は、必ずしも同一の時点で実行して完了するのではなく、異なる時点で実行されてもよく、これらのステップ、又は段階の実行順序は、必ずしも順に行われるのではなく、他のステップ、又は他のステップにおけるステップ、又は段階の少なくとも一部と順番、又は交互に実行されてもよい。

同一の発明思想に基づいて、本願の実施例は、上記に係る量子状態準備回路の生成方法を実現することに用いられる量子状態準備回路の生成装置をさらに提供する。該装置が提供する問題を解決する実現手段は、上記方法に記載の実現手段と類似しており、そのため、以下に提供される１つ又は複数の量子状態準備回路の生成装置の実施例における具体的な限定は、上記における量子状態準備回路の生成方法についての限定を参照することができるため、ここで繰り返して説明しない。

１つの実施例において、図１０に示すように、量子状態準備回路の生成装置を提供し、第１決定モジュール１００２、第１取得モジュール１００４、第２決定モジュール１００６、生成モジュール１００８、第１組み合わせモジュール１０１０、及び第２組み合わせモジュール１０１２を含み、ここで、
第１決定モジュール１００２は、ｎ個の量子ビットに対応する第１ユニタリ演算子を決定することに用いられ、第１ユニタリ演算子は、ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数であり、
第１取得モジュール１００４は、ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得することに用いられ、
第２決定モジュール１００６は、制御レジスタの量子ビット、及びターゲットレジスタの量子ビットをｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定することに用いられ、
生成モジュール１００８は、第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及びｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成することに用いられ、
第１組み合わせモジュール１０１０は、各対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得することに用いられ、
第２組み合わせモジュール１０１２は、少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせることに用いられる。

そのうちの１つの実施例において、パス制限、又は多次元グリッド制限下で、第１ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

そのうちの１つの実施例において、第２ユニタリ演算子は、グレイコードサイクル演算子と、生成ユニタリ演算子とを含み、グレイコードサイクル演算子は、ｒ_ｃ個の量子ビットに対応するグレイコードサイクルによってｎ個の量子ビットに対して量子状態の位相シフトを行うことに用いられ、生成ユニタリ演算子は、ｒ_ｔ個の量子ビットにおいて、計算ベースを有限フィールドにおける可逆線形変換に転化することに用いられる。

そのうちの１つの実施例において、パス制限、又は多次元グリッド制限下で、生成ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現される。パス制限、又は多次元グリッド制限下で、グレイコードサイクル演算子は、回路深さが［数１１３］であるゲート回路により実現され、ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

そのうちの１つの実施例において、グレイコードサイクル演算子は、［数１１４］個の段階を含み、［数１１４］個の段階のうちの１番目の段階は、第１回転ゲート回路により実現され、第１回転ゲート回路は、ターゲットレジスタのｉ番目の量子ビットにおいて作用し、［数１１４］個の段階のうちのｐ番目の段階は、第一２ビットゲート回路により実現され、第一２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉｐ番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにあるか、又は、［数１１４］個の段階のうちのｐ番目の段階は、第２回転ゲート回路により実現され、第２回転ゲート回路は、ターゲットレジスタのｉ番目の量子ビットに作用し、［数１１４］個の段階のうちの［数１１４］番目の段階は、第二２ビットゲート回路により実現され、第二２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉ１番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにあり、ここで、ｉ∈［ｒ_ｔ，ｎ］であり、ｈ_ｉｐとｈ_ｉ１とは、ｎビットストリングシーケンスにおける隣接するビットストリング間の異なるビットの下付き文字、又はｎビットストリングシーケンスにおける最初のビットストリングと最後のビットストリングとの間の異なるビットの下付き文字を表す。

そのうちの１つの実施例において、第１回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、第２回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、第一２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、Ｏ（ｎ^２）であり、第二２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、［数１１５］である。

そのうちの１つの実施例において、図１１に示すように、該装置は、
第１回転ゲート回路、第２回転ゲート回路、第一２ビットゲート回路、及び第二２ビットゲート回路にそれぞれ対応する回路深さを根拠にして、グレイコードサイクル演算子を実現するゲート回路の回路深さを決定することに用いられる第３決定モジュール１０１４をさらに含む。

そのうちの１つの実施例において、パス制限、又は多次元グリッド制限下で、第３ユニタリ演算子は、回路深さがＯ（ｎ^２）である量子回路により実現され、第４ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

そのうちの１つの実施例において、図１１に示すように、該装置は、
第１ユニタリ演算子に対応する２ビットゲート回路の回路深さ、第２ユニタリ演算子の量子回路の回路深さ、第３ユニタリ演算子に対応する量子回路の回路深さ、及び第４ユニタリ演算子に対応する２ビットゲート回路の回路深さを根拠にして、量子状態準備回路の回路深さを決定することに用いられる第４決定モジュール１０１６をさらに含み、ここで、回路深さは、Ｏ（２^ｎ／ｎ）である。

そのうちの１つの実施例において、図１１に示すように、該装置は、第２取得モジュール１０１８と、検出モジュール１０２０と、準備モジュール１０２２と、をさらに含み、
第２取得モジュール１０１８は、対角ユニタリ行列を取得することに用いられ、
検出モジュール１０２０は、対角ユニタリ行列によって量子状態準備回路の回路深さを検出することに用いられ、
該第２取得モジュール１０１８は、さらに、検出した結果に基づいて、量子状態準備回路が対角ユニタリ行列を実現できると判定するときに、ターゲットデータベクトルを取得することに用いられ、
準備モジュール１０２２は、量子状態準備回路に基づいてターゲットデータベクトルに対して量子状態の準備を行うことに用いられる。

上記実施例において、ｎ個の量子ビットに対応する第１ユニタリ演算子を決定し、第１ユニタリ演算子は、ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数であり、ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得し、制御レジスタの量子ビット、及びターゲットレジスタの量子ビットをｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定し、第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及びｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成し、それにより、対角ユニタリ行列量子回路の回路深さを効果的に低減させることができる。その後、各対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得し、少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせ、それにより、量子状態準備回路の回路深さを効果的に低減させることができ、更に量子状態準備の時間を効果的に低減させ、量子計算の動作効率を向上させることができる。

上記量子状態準備回路の生成装置における各モジュールは、全部、又は部分的にソフトウェア、ハードウェア、及びそれらの組み合わせによって実現されてもよい。上記各モジュールは、ハードウェアの形式で電子機器におけるプロセッサに組み込まれ、又はそれから独立するようにしてもよく、ソフトウェア形式で電子機器におけるメモリに記憶されてもよく、それによってプロセッサは、以上の各モジュールに対応する操作を呼び出して実行する。

１つの実施例において、電子機器を提供し、該電子機器は、工業化されたスマート機器であってもよく、その内部構造図は、図１２に示されてもよい。該電子機器は、プロセッサ、メモリ、入力／出力インタフェース（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ、Ｉ／Ｏと略称する）、及び通信インタフェースを含む。ここで、プロセッサ、メモリ、及び入力／出力インタフェースは、システムバスによって接続され、通信インタフェースは、入力／出力インタフェースによってシステムバスに接続される。ここで、該電子機器のプロセッサは、計算、及び制御能力を提供することに用いられる。該電子機器のメモリは、不揮発性記憶媒体、及び内部メモリを含む。該不揮発性記憶媒体には、オペレーティングシステム、コンピュータプログラム、及びデータベースが記憶されている。該内部メモリは、不揮発性記憶媒体におけるオペレーティングシステム、及びコンピュータプログラムの動作に環境を提供する。該電子機器のデータベースは、ターゲットデータベクトルを記憶することに用いられる。該電子機器の入力／出力インタフェースは、プロセッサと外部機器との間の情報交換に用いられる。該電子機器の通信インタフェースは、ネットワークによって外部の端末と接続して通信することに用いられる。該コンピュータプログラムは、プロセッサにより実行されるときに、量子状態準備回路の生成方法を実現する。

当業者が理解できるように、図１２において示される構造は、単に本願の手段と関連する一部の構造のブロック図であり、本願の手段を応用する電子機器に対する限定を構成せず、具体的な電子機器は、図面において示されるものよりも多くの、又は少ない部材を含んでもよく、又はある部材を組み合わせる、又は異なる部材配置を有してもよい。

１つの実施例において、量子状態準備回路を含む量子チップを提供し、上記量子状態準備回路は、本願における量子状態準備回路の生成方法によって実現される。

１つの実施例において、電子機器を提供し、メモリと、プロセッサとを含み、メモリにおいてコンピュータプログラムが記憶されており、該プロセッサは、コンピュータプログラムを実行するときに、
ｎ個の量子ビットに対応する第１ユニタリ演算子を決定するステップであって、第１ユニタリ演算子は、ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、ステップと、ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得するステップと、制御レジスタの量子ビット、及びターゲットレジスタの量子ビットをｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定するステップと、第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及びｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成するステップと、各対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得するステップと、少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせるステップと、を実現する。

１つの実施例において、パス制限、又は多次元グリッド制限下で、第１ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

１つの実施例において、第２ユニタリ演算子は、グレイコードサイクル演算子と、生成ユニタリ演算子とを含み、グレイコードサイクル演算子は、ｒ_ｃ個の量子ビットに対応するグレイコードサイクルによってｎ個の量子ビットに対して量子状態の位相シフトを行うことに用いられ、生成ユニタリ演算子は、ｒ_ｔ個の量子ビットにおいて、計算ベースを有限フィールドにおける可逆線形変換に転化することに用いられる。

１つの実施例において、パス制限、又は多次元グリッド制限下で、生成ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現され、パス制限、又は多次元グリッド制限下で、グレイコードサイクル演算子は、回路深さが［数１１６］であるゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

１つの実施例において、グレイコードサイクル演算子は、［数１１７］個の段階を含み、［数１１７］個の段階のうちの１番目の段階は、第１回転ゲート回路により実現され、第１回転ゲート回路は、ターゲットレジスタのｉ番目の量子ビットにおいて作用し、［数１１７］個の段階のうちのｐ番目の段階は、第一２ビットゲート回路により実現され、第一２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉｐ番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにあるか、又は、［数１１７］個の段階のうちのｐ番目の段階は、第２回転ゲート回路により実現され、第２回転ゲート回路は、ターゲットレジスタのｉ番目の量子ビットに作用し、［数１１７］個の段階のうちの［数１１７］番目の段階は、第二２ビットゲート回路により実現され、第二２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉ１番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにあり、ここで、ｉ∈［ｒ_ｔ，ｎ］であり、ｈ_ｉｐとｈ_ｉ１とは、ｎビットストリングシーケンスにおける隣接するビットストリング間の異なるビットの下付き文字、又はｎビットストリングシーケンスにおける最初のビットストリングと最後のビットストリングとの間の異なるビットの下付き文字を表す。

１つの実施例において、第１回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、第２回転ゲート回路のパス制限、又は多次元えグリッド制限下での回路深さは、１であり、第一２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、Ｏ（ｎ^２）であり、第二２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、［数１１８］である。

１つの実施例において、プロセッサは、コンピュータプログラムを実行するときに、
第１回転ゲート回路、第２回転ゲート回路、第一２ビットゲート回路、及び第二２ビットゲート回路にそれぞれ対応する回路深さを根拠にして、グレイコードサイクル演算子を実現するゲート回路の回路深さを決定するステップをさらに実現する。

１つの実施例において、パス制限、又は多次元グリッド制限下で、第３ユニタリ演算子は、回路深さがＯ（ｎ^２）である量子回路により実現され、第４ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

１つの実施例において、プロセッサは、コンピュータプログラムを実行するときに、
第１ユニタリ演算子に対応する２ビットゲート回路の回路深さ、第２ユニタリ演算子の量子回路の回路深さ、第３ユニタリ演算子に対応する量子回路の回路深さ、及び第４ユニタリ演算子に対応する２ビットゲート回路の回路深さを根拠にして、量子状態準備回路の回路深さを決定するステップをさらに実現し、ここで、回路深さは、Ｏ（２^ｎ／ｎ）である。

１つの実施例において、プロセッサは、コンピュータプログラムを実行するときに、
対角ユニタリ行列を取得するステップと、対角ユニタリ行列によって量子状態準備回路の回路深さを検出するステップと、検出した結果に基づいて、量子状態準備回路が対角ユニタリ行列を実現できると判定するときに、ターゲットデータベクトルを取得するステップと、量子状態準備回路に基づいてターゲットデータベクトルに対して量子状態の準備を行うステップと、をさらに実現する。

１つの実施例において、コンピュータ可読記憶媒体を提供し、それにおいてコンピュータプログラムが記憶されており、コンピュータプログラムは、プロセッサにより実行されるときに、
ｎ個の量子ビットに対応する第１ユニタリ演算子を決定するステップであって、第１ユニタリ演算子は、ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、ステップと、ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得するステップと、制御レジスタの量子ビット、及びターゲットレジスタの量子ビットをｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定するステップと、第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及びｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成するステップと、各対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得するステップと、少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせるステップと、を実現する。

１つの実施例において、パス制限、又は多次元グリッド制限下で、第１ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

１つの実施例において、第２ユニタリ演算子は、グレイコードサイクル演算子と、生成ユニタリ演算子とを含み、グレイコードサイクル演算子は、ｒ_ｃ個の量子ビットに対応するグレイコードサイクルによってｎ個の量子ビットに対して量子状態の位相シフトを行うことに用いられ、生成ユニタリ演算子は、ｒ_ｔ個の量子ビットにおいて、計算ベースを有限フィールドにおける可逆線形変換に転化することに用いられる。

１つの実施例において、パス制限、又は多次元グリッド制限下で、生成ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現され、パス制限、又は多次元グリッド制限下で、グレイコードサイクル演算子は、回路深さが［数１１９］であるゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

１つの実施例において、グレイコードサイクル演算子は、［数１２０］個の段階を含み、［数１２０］個の段階のうちの１番目の段階は、第１回転ゲート回路により実現され、第１回転ゲート回路は、ターゲットレジスタのｉ番目の量子ビットにおいて作用し、［数１２０］個の段階のうちのｐ番目の段階は、第一２ビットゲート回路により実現され、第一２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉｐ番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにあるか、又は、［数１２０］個の段階のうちのｐ番目の段階は、第２回転ゲート回路により実現され、第２回転ゲート回路は、ターゲットレジスタのｉ番目の量子ビットに作用し、［数１２０］個の段階のうちの［数１２０］番目の段階は、第二２ビットゲート回路により実現され、第二２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉ１番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにあり、ここで、ｉ∈［ｒ_ｔ，ｎ］であり、ｈ_ｉｐとｈ_ｉ１とは、ｎビットストリングシーケンスにおける隣接するビットストリング間の異なるビットの下付き文字、又はｎビットストリングシーケンスにおける最初のビットストリングと最後のビットストリングとの間の異なるビットの下付き文字を表す。

１つの実施例において、第１回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、第２回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、第一２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、Ｏ（ｎ^２）であり、第二２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、［数１２１］である。

１つの実施例において、コンピュータプログラムは、プロセッサにより実行されるときに、
第１回転ゲート回路、第２回転ゲート回路、第一２ビットゲート回路、及び第二２ビットゲート回路にそれぞれ対応する回路深さを根拠にして、グレイコードサイクル演算子を実現するゲート回路の回路深さを決定するステップをさらに実現する。

１つの実施例において、パス制限、又は多次元グリッド制限下で、第３ユニタリ演算子は、回路深さがＯ（ｎ^２）である量子回路により実現され、第４ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

１つの実施例において、コンピュータプログラムは、プロセッサにより実行されるときに、
第１ユニタリ演算子に対応する２ビットゲート回路の回路深さ、第２ユニタリ演算子の量子回路の回路深さ、第３ユニタリ演算子に対応する量子回路の回路深さ、及び第４ユニタリ演算子に対応する２ビットゲート回路の回路深さを根拠にして、量子状態準備回路の回路深さを決定するステップをさらに実現し、ここで、回路深さは、Ｏ（２^ｎ／ｎ）である。

１つの実施例において、コンピュータプログラムは、プロセッサにより実行されるときに、
対角ユニタリ行列を取得するステップと、対角ユニタリ行列によって量子状態準備回路の回路深さを検出するステップと、検出した結果に基づいて、量子状態準備回路が対角ユニタリ行列を実現できると判定するときに、ターゲットデータベクトルを取得するステップと、量子状態準備回路に基づいてターゲットデータベクトルに対して量子状態の準備を行うステップと、をさらに実現する。

１つの実施例において、コンピュータプログラムを含むコンピュータプログラム製品を提供し、該コンピュータプログラムは、プロセッサにより実行されるときに、
ｎ個の量子ビットに対応する第１ユニタリ演算子を決定するステップであって、第１ユニタリ演算子は、ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、ステップと、ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得するステップと、制御レジスタの量子ビット、及びターゲットレジスタの量子ビットをｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定するステップと、第１ユニタリ演算子、第２ユニタリ演算子、第３ユニタリ演算子、ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及びｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成するステップと、各対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得するステップと、少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせるステップと、を実現する。

１つの実施例において、パス制限、又は多次元グリッド制限下で、第１ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

１つの実施例において、第２ユニタリ演算子は、グレイコードサイクル演算子と、生成ユニタリ演算子とを含み、グレイコードサイクル演算子は、ｒ_ｃ個の量子ビットに対応するグレイコードサイクルによってｎ個の量子ビットに対して量子状態の位相シフトを行うことに用いられ、生成ユニタリ演算子は、ｒ_ｔ個の量子ビットにおいて、計算ベースを有限フィールドにおける可逆線形変換に転化することに用いられる。

１つの実施例において、パス制限、又は多次元グリッド制限下で、生成ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現され、パス制限、又は多次元グリッド制限下で、グレイコードサイクル演算子は、回路深さが［数１２２］であるゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

１つの実施例において、グレイコードサイクル演算子は、［数１２３］個の段階を含み、［数１２３］個の段階のうちの１番目の段階は、第１回転ゲート回路により実現され、第１回転ゲート回路は、ターゲットレジスタのｉ番目の量子ビットにおいて作用し、［数１２３］個の段階のうちのｐ番目の段階は、第一２ビットゲート回路により実現され、第一２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉｐ番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにあるか、又は、［数１２３］個の段階のうちのｐ番目の段階は、第２回転ゲート回路により実現され、第２回転ゲート回路は、ターゲットレジスタのｉ番目の量子ビットに作用し、［数１２３］個の段階のうちの［数１２３］番目の段階は、第二２ビットゲート回路により実現され、第二２ビットゲート回路における２ビットゲートの制御ビットは、制御レジスタのｈ_ｉ１番目の量子ビットにあり、且つターゲットビットは、ターゲットレジスタのｉ番目の量子ビットにあり、ここで、ｉ∈［ｒ_ｔ，ｎ］であり、ｈ_ｉｐとｈ_ｉ１とは、ｎビットストリングシーケンスにおける隣接するビットストリング間の異なるビットの下付き文字、又はｎビットストリングシーケンスにおける最初のビットストリングと最後のビットストリングとの間の異なるビットの下付き文字を表す。

１つの実施例において、第１回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、第２回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、第一２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、Ｏ（ｎ^２）であり、第二２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、［数１２４］である。

１つの実施例において、コンピュータプログラムは、プロセッサにより実行されるときに、
第１回転ゲート回路、第２回転ゲート回路、第一２ビットゲート回路、及び第二２ビットゲート回路にそれぞれ対応する回路深さを根拠にして、グレイコードサイクル演算子を実現するゲート回路の回路深さを決定するステップをさらに実現する。

１つの実施例において、パス制限、又は多次元グリッド制限下で、第３ユニタリ演算子は、回路深さがＯ（ｎ^２）である量子回路により実現され、第４ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現される。ここで、パス制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが線状に配列されたｎ量子ビットにおける量子ビットであることを表す。多次元グリッド制限は、２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ隣接する２つの量子ビットが多次元グリッドで配列されたｎ量子ビットにおける量子ビットであることを表す。

１つの実施例において、コンピュータプログラムは、プロセッサにより実行されるときに、
第１ユニタリ演算子に対応する２ビットゲート回路の回路深さ、第２ユニタリ演算子の量子回路の回路深さ、第３ユニタリ演算子に対応する量子回路の回路深さ、及び第４ユニタリ演算子に対応する２ビットゲート回路の回路深さを根拠にして、量子状態準備回路の回路深さを決定するステップをさらに実現し、ここで、回路深さは、Ｏ（２^ｎ／ｎ）である。

１つの実施例において、コンピュータプログラムは、プロセッサにより実行されるときに、
対角ユニタリ行列を取得するステップと、対角ユニタリ行列によって量子状態準備回路の回路深さを検出するステップと、検出した結果に基づいて、量子状態準備回路が対角ユニタリ行列を実現できると判定するときに、ターゲットデータベクトルを取得するステップと、量子状態準備回路に基づいてターゲットデータベクトルに対して量子状態の準備を行うステップと、をさらに実現する。

説明する必要がある点として、本願に係るユーザ情報（ユーザ機器情報、及びユーザ個人情報等を含むが、それらに限定されない）、及びデータ（分析することに用いられるデータ、記憶されるデータ、及び展示されるデータ等を含むが、それらに限定されない）は、いずれもユーザにより認可された、又は各当事者により十分に認可された情報、及びデータであり、且つ関連するデータの収集、使用、及び処理は、関連する国、及び地域の関連する法律法規、及び標準に準拠する必要がある。

当業者であれば理解できるように、上記実施例の方法における全部、又は一部のプロセスを実現することは、コンピュータプログラムによって関連するハードウェアに命令を出して完了させてもよく、上記コンピュータプログラムは、不揮発性コンピュータ可読記憶媒体に記憶されてもよく、該コンピュータプログラムが実行されるときに、上記各方法の実施例のプロセスを含んでもよい。ここで、本願が提供する各実施例において使用されるメモリ、データベース、又は他の媒体に対する何らの例示は、いずれも不揮発性メモリ、及び揮発性メモリのうちの少なくとも一種を含んでもよい。不揮発性メモリは、読み出し専用メモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）、磁気テープ、フロッピーディスク、フラッシュメモリ、光メモリ、高密度組み込み式不揮発性メモリ、抵抗変化メモリ（ＲｅＲＡＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＦＲＡＭ（登録商標））、相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ、ＰＣＭ）、及びグラフェンメモリ等を含んでもよい。揮発性メモリは、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ）、又は外部キャッシュメモリ等を含んでもよい。非制限的な説明として、ＲＡＭは、例えばスタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＳＲＡＭ）、又はダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＤＲＡＭ）等の複数の形式のものであってもよい。本願が提供する各実施例において、係るデータベースは、リレーショナルデータベース、及び非リレーショナルデータベースのうちの少なくとも一種を含んでもよい。非リレーショナルデータベースは、ブロックチェーンに基づく分散型データベース等を含んでもよく、それに限定されない。本願が提供する各実施例において、係るプロセッサは、汎用プロセッサ、中央プロセッサ、グラフィックプロセッサ、デジタル信号プロセッサ、プログラマブル論理器、及び量子計算に基づくデータ処理論理器等であってもよく、それらに限定されない。

以上の実施例の各技術的特徴は任意に組み合わせることができ、記述を簡潔にするために、上記実施例における各技術的特徴のすべての可能な組み合わせを記述していない。しかし、これらの技術的特徴の組み合わせに互いに矛盾が存在しない限り、本明細書に記載された範囲であるとみなすべきである。

上記の実施例は、本願の複数種の実施形態のみを表現しており、その記述は、比較的具体的で詳細であるが、それにより本願の特許範囲に対する制限として理解されるものとしてはならない。指摘すべきであるように、当業者にとっては、本願の思想から逸脱しない前提下で、若干の変形や改良を行うこともでき、これらは、いずれも本願の保護範囲に属する。したがって、本願の保護範囲は、添付の特許請求の範囲に準じるべきである。

１０２ 電子機器
１０４ 量子チップ
１００２ 第１決定モジュール
１００４ 第１取得モジュール
１００６ 第２決定モジュール
１００８ 生成モジュール
１０１０ 第１組み合わせモジュール
１０１２ 第２組み合わせモジュール
１０１４ 第３決定モジュール
１０１６ 第４決定モジュール
１０１８ 第２取得モジュール
１０２０ 検出モジュール
１０２２ 準備モジュール
１０４２ 量子状態準備回路

Claims (20)

1. 電子機器により実行される、量子状態準備回路の生成方法であって、前記方法は、
   ｎ個の量子ビットに対応する第１ユニタリ演算子を決定するステップであって、前記第１ユニタリ演算子は、前記ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、ステップと、
   前記ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得するステップと、
   前記制御レジスタの量子ビット、及び前記ターゲットレジスタの量子ビットを前記ｒ_ｃ個の量子ビット、及び前記ｒ_ｔ個の量子ビットにそれぞれ置き換えることに用いられる第３ユニタリ演算子を決定するステップと、
   前記第１ユニタリ演算子、前記第２ユニタリ演算子、前記第３ユニタリ演算子、前記ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及び前記ｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成するステップと、
   各前記対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得するステップと、
   前記少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせるステップと、を含む、量子状態準備回路の生成方法。
2. パス制限、又は多次元グリッド制限下で、前記第１ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現され、
   前記パス制限は、前記２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ前記隣接する２つの量子ビットが線状に配列された前記ｎ量子ビットにおける量子ビットであることを表し、
   前記多次元グリッド制限は、前記２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ前記隣接する２つの量子ビットが多次元グリッドで配列された前記ｎ量子ビットにおける量子ビットであることを表す、請求項１に記載の方法。
3. 前記第２ユニタリ演算子は、グレイコードサイクル演算子と、生成ユニタリ演算子とを含み、
   前記グレイコードサイクル演算子は、前記ｒ_ｃ個の量子ビットに対応するグレイコードサイクルによって前記ｎ個の量子ビットに対して量子状態の位相シフトを行うことに用いられ、
   前記生成ユニタリ演算子は、前記ｒ_ｔ個の量子ビットにおいて、計算ベースを有限フィールドにおける可逆線形変換に転化することに用いられる、請求項１に記載の方法。
4. パス制限、又は多次元グリッド制限下で、前記生成ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現され、
   パス制限、又は多次元グリッド制限下で、前記グレイコードサイクル演算子は、回路深さが［数１］であるゲート回路により実現され、
   前記パス制限は、前記２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ前記隣接する２つの量子ビットが線状に配列された前記ｎ量子ビットにおける量子ビットであることを表し、
   前記多次元グリッド制限は、前記２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ前記隣接する２つの量子ビットが多次元グリッドで配列された前記ｎ量子ビットにおける量子ビットであることを表す、請求項３に記載の方法。
   
5. 前記グレイコードサイクル演算子は、［数２］個の段階を含み、
   前記［数２］個の段階のうちの１番目の段階は、第１回転ゲート回路により実現され、前記第１回転ゲート回路は、前記ターゲットレジスタのｉ番目の量子ビットにおいて作用し、
   前記［数２］個の段階のうちのｐ番目の段階は、第一２ビットゲート回路により実現され、前記第一２ビットゲート回路における２ビットゲートの制御ビットは、前記制御レジスタのｈ_ｉｐ番目の量子ビットにあり、且つターゲットビットは、前記ターゲットレジスタのｉ番目の量子ビットにあるか、又は、前記［数２］個の段階のうちのｐ番目の段階は、第２回転ゲート回路により実現され、前記第２回転ゲート回路は、前記ターゲットレジスタのｉ番目の量子ビットに作用し、
   前記［数２］個の段階のうちの［数２］番目の段階は、第二２ビットゲート回路により実現され、前記第二２ビットゲート回路における２ビットゲートの制御ビットは、前記制御レジスタのｈ_ｉ１番目の量子ビットにあり、且つターゲットビットは、前記ターゲットレジスタのｉ番目の量子ビットにあり、
   ｉ∈［ｒ_ｔ，ｎ］であり、ｈ_ｉｐとｈ_ｉ１とは、ｎビットストリングシーケンスにおける隣接するビットストリング間の異なるビットの下付き文字、又は前記ｎビットストリングシーケンスにおける最初のビットストリングと最後のビットストリングとの間の異なるビットの下付き文字を表す、請求項３に記載の方法。
   
6. 前記第１回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、
   前記第２回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、
   前記第１２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、Ｏ（ｎ^２）であり、
   前記第二２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、［数３］である、請求項５に記載の方法。
   
7. 前記方法は、
   前記第１回転ゲート回路、前記第２回転ゲート回路、前記第一２ビットゲート回路、及び前記第二２ビットゲート回路にそれぞれ対応する回路深さを根拠にして、前記グレイコードサイクル演算子を実現するゲート回路の回路深さを決定するステップをさらに含む、請求項６に記載の方法。
8. パス制限、又は多次元グリッド制限下で、前記第３ユニタリ演算子は、回路深さがＯ（ｎ^２）である量子回路により実現され、前記第４ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現され、
   前記パス制限は、前記２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ前記隣接する２つの量子ビットが線状に配列された前記ｎ量子ビットにおける量子ビットであることを表し、
   前記多次元グリッド制限は、前記２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ前記隣接する２つの量子ビットが多次元グリッドで配列された前記ｎ量子ビットにおける量子ビットであることを表す、請求項１に記載の方法。
9. 前記方法は、
   前記第１ユニタリ演算子に対応する２ビットゲート回路の回路深さ、前記第２ユニタリ演算子の量子回路の回路深さ、前記第３ユニタリ演算子に対応する量子回路の回路深さ、及び前記第４ユニタリ演算子に対応する２ビットゲート回路の回路深さを根拠にして、前記量子状態準備回路の回路深さを決定するステップをさらに含み、前記回路深さは、Ｏ（２^ｎ／ｎ）である、請求項１～８のいずれか一項に記載の方法。
10. 前記方法は、
    対角ユニタリ行列を取得するステップと、
    前記対角ユニタリ行列によって前記量子状態準備回路の回路深さを検出するステップと、
    検出した結果に基づいて前記量子状態準備回路が前記対角ユニタリ行列を実現できると判定するときに、ターゲットデータベクトルを取得するステップと、
    前記量子状態準備回路に基づいて前記ターゲットデータベクトルに対して量子状態の準備を行うステップと、をさらに含む、請求項９に記載の方法。
11. 量子状態準備回路の生成装置であって、前記装置は、
    ｎ個の量子ビットに対応する第１ユニタリ演算子を決定することに用いられる第１決定モジュールであって、前記第１ユニタリ演算子は、前記ｎ個の量子ビットのうちのｒ_ｃ個の量子ビット、及びｒ_ｔ個の量子ビットを制御レジスタ、及びターゲットレジスタにそれぞれ符号化することに用いられ、ｎは、２以上の整数である、第１決定モジュールと、
    前記ｎ個の量子ビットに対して位相シフトを行うことに用いられる少なくとも２つの第２ユニタリ演算子を取得することに用いられる第１取得モジュールと、
    前記制御レジスタの量子ビット、及び前記ターゲットレジスタの量子ビットを前記ｒ_ｃ個の量子ビット、及び前記ｒ_ｔ個の量子ビットに置き換えることに用いられる第３ユニタリ演算子を決定することに用いられる第２決定モジュールと、
    前記第１ユニタリ演算子、前記第２ユニタリ演算子、前記第３ユニタリ演算子、前記ｒ_ｔ個の量子ビットを復元することに用いられる第４ユニタリ演算子、及び前記ｒ_ｃ個の量子ビットに対応する対角ユニタリ行列演算子に基づいて、対角ユニタリ行列量子回路を生成することに用いられる生成モジュールと、
    各前記対角ユニタリ行列量子回路と１ビットゲートとを組み合わせて、少なくとも２つの均一性制御ゲートを獲得することに用いられる第１組み合わせモジュールと、
    前記少なくとも２つの均一性制御ゲートを量子状態準備回路として組み合わせることに用いられる第２組み合わせモジュールと、を含む、量子状態準備回路の生成装置。
12. パス制限、又は多次元グリッド制限下で、前記第１ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現され、
    前記パス制限は、前記２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ前記隣接する２つの量子ビットが線状に配列された前記ｎ量子ビットにおける量子ビットであることを表す、請求項１１に記載の装置。
13. 前記第２ユニタリ演算子は、グレイコードサイクル演算子と、生成ユニタリ演算子とを含み、
    前記グレイコードサイクル演算子は、前記ｒ_ｃ個の量子ビットに対応するグレイコードサイクルによって前記ｎ個の量子ビットに対して量子状態の位相シフトを行うことに用いられ、
    前記生成ユニタリ演算子は、前記ｒ_ｔ個の量子ビットにおいて、計算ベースを有限フィールドにおける可逆線形変換に転化することに用いられる、請求項１１に記載の装置。
14. パス制限、又は多次元グリッド制限下で、前記生成ユニタリ演算子は、回路深さがＯ（ｎ^２）である２ビットゲート回路により実現され、
    パス制限、又は多次元グリッド制限下で、前記グレイコードサイクル演算子は、回路深さが［数４］であるゲート回路により実現され、
    前記パス制限は、前記２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ前記隣接する２つの量子ビットが線状に配列された前記ｎ量子ビットにおける量子ビットであることを表し、
    前記多次元グリッド制限は、前記２ビットゲート回路が隣接する２つの量子ビットに作用し、且つ前記隣接する２つの量子ビットが多次元グリッドで配列された前記ｎ量子ビットにおける量子ビットであることを表す、請求項１３に記載の装置。
    
15. 前記グレイコードサイクル演算子は、［数５］個の段階を含み、
    前記［数５］個の段階のうちの１番目の段階は、第１回転ゲート回路により実現され、前記第１回転ゲート回路は、前記ターゲットレジスタのｉ番目の量子ビットにおいて作用し、
    前記［数５］個の段階のうちのｐ番目の段階は、第一２ビットゲート回路により実現され、前記第一２ビットゲート回路における２ビットゲートの制御ビットは、前記制御レジスタのｈ_ｉｐ番目の量子ビットにあり、且つターゲットビットは、前記ターゲットレジスタのｉ番目の量子ビットにあるか、又は、前記［数５］個の段階のうちのｐ番目の段階は、第２回転ゲート回路により実現され、前記第２回転ゲート回路は、前記ターゲットレジスタのｉ番目の量子ビットに作用し、
    前記［数５］個の段階のうちの［数５］番目の段階は、第二２ビットゲート回路により実現され、前記第二２ビットゲート回路における２ビットゲートの制御ビットは、前記制御レジスタのｈ_ｉ１番目の量子ビットにあり、且つターゲットビットは、前記ターゲットレジスタのｉ番目の量子ビットにあり、
    ｉ∈［ｒ_ｔ，ｎ］であり、ｈ_ｉｐとｈ_ｉ１とは、ｎビットストリングシーケンスにおける隣接するビットストリング間の異なるビットの下付き文字、又は前記ｎビットストリングシーケンスにおける最初のビットストリングと最後のビットストリングとの間の異なるビットの下付き文字を表す、請求項１３に記載の装置。
    
16. 前記第１回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、
    前記第２回転ゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、１であり、
    前記第一２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、Ｏ（ｎ^２）であり、
    前記第二２ビットゲート回路のパス制限、又は多次元グリッド制限下での回路深さは、［数６］である、請求項１５に記載の装置。
    
17. 量子チップであって、量子状態準備回路を含み、前記量子状態準備回路は、請求項１～１０のうちのいずれか一項に記載の量子状態準備回路の生成方法によって実現される、量子チップ。
18. 電子機器であって、メモリと、プロセッサとを含み、前記メモリにコンピュータプログラムが記憶されており、前記プロセッサは、前記コンピュータプログラムを実行するときに、請求項１～１０のうちのいずれか一項に記載の量子状態準備回路の生成方法のステップを実現する、電子機器。
19. コンピュータ可読記憶媒体であって、それにおいてコンピュータプログラムが記憶されており、前記コンピュータプログラムは、プロセッサにより実行されるときに、請求項１～１０のうちのいずれか一項に記載の量子状態準備回路の生成方法のステップを実現する、コンピュータ可読記憶媒体。
20. コンピュータプログラム製品であって、コンピュータプログラムを含み、該コンピュータプログラムは、プロセッサにより実行されるときに、請求項１～１０のうちのいずれか一項に記載の方法のステップを実現する、コンピュータプログラム製品。

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