JP2023538473A - 形状記憶サーマルキャパシタ及びそれに関する方法 - Google Patents

Abstract

サーマルキャパシタを含むエレクトロニクスアセンブリが開示される。当該エレクトロニクスアセンブリのエレクトロニクス基板は、１つ以上の絶縁層と、該１つ以上の絶縁層に沿って設けられた１つ以上の導電体層とを含む。該１つ以上の導電体層は導電材料を含む。上記エレクトロニクス基板内に形状記憶サーマルキャパシタが受け入れられる。該形状記憶サーマルキャパシタは、形状記憶材料を含んだ形状記憶コアを含む。

Description

この特許出願は、２０２０年６月１２日に出願された米国特許出願第１６／９００，３９０号に対する優先権の利益を主張するものであり、それをその全体にてここに援用する。

この文書は、限定ではないが、概して電子デバイスの熱管理に関する。

電子デバイスは、プリント配線基板（ＰＷＢ）又はプリント回路基板（ＰＣＢ）などと呼ばれるエレクトロニクス基板を含んでいる。プリント配線基板と結合されるデバイスと電気的に相互接続される導電トレースの介在層とともに誘電体（絶縁）層が積み重ねられる。一部の例において、プリント配線基板の１つ以上の層を介して導電トレースとデバイスとの間で通信するために、相互接続用の導電ビアが誘電体層を貫いて延びる。プリント配線基板と結合されるデバイスは、例えば半導体、プロセッサ、メモリ、増幅器、無線周波数（ＲＦ）コンポーネント、マイクロ波コンポーネント、電力スイッチングデバイス、又はこれらに類するものなどの電子コンポーネントを含む。デバイスは、プリント配線基板と機械的に結合されるとともに、導電トレース及び導電ビアと電気的（且つ機械的）に結合される。

プリント配線基板と結合されたデバイスは熱を発し、その熱は、デバイスから放散され、プリント配線基板を介して他のデバイスに伝えられる。デバイスは、冷たいときに、より信頼性高く、より高い効率で動作し、従って、性能は熱とともに低下する。誘電体（絶縁体）を含むプリント配線基板は一般に熱を伝導するのに乏しく、デバイスで発せられた熱がデバイスによって保持される。

一部の例では、より冷たい（環境）空気を引き込みながらデバイス及びプリント配線基板の周りから暖かい周囲空気を引き抜くファンを用いて、デバイスからの熱伝達が支援される。他の例では、例えばサーマルインタフェース材料（ＴＩＭ）などの材料が、デバイスを、該デバイスの表面積を増やして該デバイスからの熱伝達を促進する、例えばフィン又はポストなどのアレイなどの、熱伝達促進機構と結合する。

他の例において、プリント配線基板に銅製の金属タブ又は‘コイン’が埋め込まれる。銅コインは、ＰＷＢ自体よりも比較的良好にデバイスから熱を吸収する。例えば、銅は０．３８５Ｊ／ｇ℃の比熱を持ち、従って、１℃の温度変化毎に１グラムの銅コイン当たり０．３８５ジュールを吸収する。プリント配線基板上のデバイスによって伝導的に加熱されるとき、銅コインはこの熱を吸収し、それを時間の経過とともに周囲のＰＷＢ材料に放散する。

本発明者らがとりわけ認識したことには、解決すべき課題は、短時間（例えば、一時的な動作モード）でかなりの熱を発する電子デバイスを含め、電子デバイスからの放熱能力を最大化することを含む。例えば高出力のＲＦコンポーネント、増幅器、又はこれらに類するものなどである、これらの電子デバイスは、かなりの熱を発する。これらの加熱されたコンポーネントは、より低い効率で動作し、一部例では故障する。

以前の熱吸収・輸送機構は、デバイスからの熱を十分に吸収しない。例えば、１５０℃の最高動作温度を持つデバイスを含む例において、０．３８５Ｊ／ｇ℃の比熱を持つ金属コイン（例えば、銅）は、（２１℃の室温に対して）４９．６７Ｊ／ｇという対応する顕熱吸収を持つ。顕熱吸収は、金属コインの熱吸収能力又は熱容量の尺度である。金属コインはプリント配線基板内に埋め込まれ、導電トレースとコインに共通の材料（例えば、銅）でオーバーメッキされる。１３－３０秒以上の一時的動作モードで動作する例えば増幅器又は他のＲＦコンポーネントなどのデバイスから熱を吸収するとき、（ここに示すように）金属コインの熱容量を飽和させるのに十分な熱が６秒以内又はそれ未満で発生する。金属コインはその後に非常に少ない熱しか吸収しないので、デバイスの温度はすぐに１５０℃の最高動作温度より高くまで上昇し、デバイスの動作が劣化する。ここにも示すように、デバイス温度は１０秒以内に、デバイスの効率的な動作を妨げるとともに可能性として故障イベントを引き起こすのに十分な１８５℃近くまで上昇する。

本主題は、この課題に対して、形状記憶サーマルキャパシタを用いたソリューションを提供し、該形状記憶サーマルキャパシタは、顕熱吸収に加えて潜熱蓄熱を利用することによって熱吸収を促進する（１つ以上の）固相間（solid to solid（Ｓ－Ｓ）、シングル又はマルチを含む）相転移を提供し、それに対応して、金属コイン（例えば上述の銅コインなど）よりも優れた実際上の比熱容量を提供する。ここで説明するように、形状記憶サーマルキャパシタは、熱吸収の促進を提供し、それに従って、関連する電子デバイスが、低下された温度で、より長く動作することを支援する。

形状記憶サーマルキャパシタは、例えばニッケル合金（例えば、ニチノールなどのニッケルチタン合金、ＮｉＴｉＣｕなどの三元形状記憶合金）を含んだ、形状記憶コアを含む。固相間相変化（例えば、マルテンサイトからオーステナイトへ）は、相転移温度（又は三元合金の場合の複数の相転移温度）の上下で起こる顕熱吸収に加えて熱を吸収する。

一部の例において、ここに記載される形状記憶サーマルキャパシタは、例えば銅コインなどの金属コインのものよりも１桁以上大きい実効容量を提供する。例えば、ここに記載される一例の形状記憶サーマルキャパシタは、小さい温度範囲（５－１０℃）で２８．５６Ｊ／ｇ℃の潜熱を提供する。比較して、銅コインの例での０．３８５Ｊ／ｇ℃の場合には、同じ熱エネルギー貯蔵密度（２８．５６Ｊ／ｇ）を達成するには、温度を７４．２℃上げる必要があることになる。従って、当該形状記憶サーマルキャパシタは、例えば銅コインなどの他の埋め込みコインと比較して、大幅に高められた熱吸収能力を提供する。それにより、近接埋め込み形状記憶サーマルキャパシタの恩恵を受けるデバイスは、例えば１３－３０秒などの一時的動作の全期間にわたって、指定された最大動作温度に近い温度を含む一時的動作モードで、この温度を超えることなく動作することができる。他の例において、デバイスは、一時的動作のかなりの部分で、指定最大動作温度以下で動作する一方で、一時的動作のうち、例えば銅コインなどの以前の金属コインと比較して少ない部分では該温度を超えて動作する。

一部の例において、サーマルキャパシタの形状記憶コアは、プリント配線基板内に容易に組み込まれるものではない。例えば、プリント配線基板は導電トレース又はビアなどを含み、それらは、例えば銅などの整合（matching）導電材料を含むことが多い。銅コインは整合導電材料と容易に結合する。しかし、ここで説明するように、銅コインは多くのデバイスに対して、特に、一時的動作中に比較的高い動作温度を持つデバイスに対して、十分な熱容量を提供しない。

当該形状記憶サーマルキャパシタは、形状記憶コアとプリント配線基板の導電コンポーネントとの両方に結合するインタフェースジャケットを含む。インタフェースジャケットは、例えば銅などのプリント配線基板の導電材料に対する整合導電材料を含む。さらに、インタフェースジャケットは、形状記憶コアをプリント配線基板からアイソレート（隔離）し、それにより、プリント配線基板の処理を容易にする。

他の一例において、インタフェースジャケットは、形状記憶材料の処理の複雑さを軽減する。例えば、形状記憶材料に沿って成長する酸化チタンは、銅を含む他のコンポーネントとの形状記憶材料の結合を妨げる。インタフェースジャケットは、形状記憶材料と容易に結合する例えば無電解プロセスを用いたニッケルめっきなどのシード層を含む。このめっきされたニッケルは、多様な他の金属でのオーバーめっきを容易にするシード層として機能する。ボンド層がシード層と形状記憶コアとを包み込む。ボンド層は、プリント配線基板の導電材料と整合する（例えば、同じであるか、互いに結合する１つ以上の整合する成分を含むか、結合を容易にするのに十分に類似しているかである）導電材料を含み、従って、基板の導電材料と容易に結合する。

オプションで、形状記憶コアとボンド層との間に１つ以上の層が介在する。他の層の一例は、シード層とボンド層との間に介在する延性インタフェース層である。この例において、延性インタフェース層は、形状記憶コア及びシード層に対する保護層を提供し、シード層が延性インタフェース層と形状記憶コアとのアイソレートを維持する。例えば、シード層に使用される無電解めっきニッケルは脆くて割れやすい（クラッキングしやすい）。延性インタフェース層は、形状記憶コア及びシード層を、保護となる層で封入し、該層が、クラッキングを最小化し、また、シード層のクラッキングがあっても形状記憶コアと周囲のボンド層との間の強固なインタフェースを維持する。延性インタフェース層は、以下に限られないが、例えば電解めっきニッケルなどの電解めっき材料を含む。

インタフェースジャケットにより、形状記憶サーマルキャパシタは、例えば銅などの導電体を含む現在のプリント回路基板に組み込まれ、基板の導電コンポーネントと容易に結合する。さらに、当該形状記憶サーマルキャパシタは、例えば以前の金属コインなどの他の埋め込み熱伝達機構と比較して高められた熱容量を提供する。

この概要は、本特許出願の主題の概要を提供することを意図している。本発明の排他的又は網羅的な説明を提供することは意図されていない。詳細な説明は、本特許出願に関する更なる情報を提供するために含められている。

図面は必ずしも縮尺通りに描かれたものではなく、図面において、異なる図中の同様のコンポーネントを、似通った参照符号で記述することがある。同様のコンポーネントの異なるインスタンスを、異なる添え字を持つ似通った参照符号で表すことがある。図面は、本文書で説明される様々な実施形態を、限定としてではなく、大まかに、例として示すものである。
一例の形状記憶サーマルキャパシタを含むエレクトロニクスアセンブリの透視図である。 図１に示す形状記憶サーマルキャパシタの一例の透視図である。 図２Ａの形状記憶サーマルキャパシタの断面図である。 形状記憶サーマルキャパシタの重ね合わせ例を有する一例のユニタリコインの断面図である。 図２Ａ及び２Ｂの形状記憶サーマルキャパシタを含む一例のエレクトロニクスアセンブリについての温度・時間プロットである。 デバイスに近接してエレクトロニクス基板内に他の一例の形状記憶サーマルキャパシタを含むエレクトロニクスアセンブリの透視図である。 不規則な形状を持つ一追加例の形状記憶サーマルキャパシタを含むエレクトロニクスアセンブリの透視図である。 一補足例の形状記憶サーマルキャパシタをデバイスと相互接続して含むエレクトロニクスアセンブリの透視図である。 エレクトロニクスアセンブリを製造する方法の一例を示すブロック図である。

図１は、例えばプリント配線基板（ＰＷＢ）、プリント回路基板（ＰＣＢ）、又はこれらに類するものなどのエレクトロニクス基板１０２と結合された１つ以上の電子デバイス１０８を含むエレクトロニクスアセンブリ１００の一例の透視図である。エレクトロニクス基板１０２は、この例において、絶縁層１０４の間に介在する１つ以上の導電体層１０６を含んでいる。絶縁層１０４は、以下に限られないが、ガラス充填エポキシ（例えば、ＦＲ－４）、磁器、マイカ、ガラス、ポリマー、金属酸化物、又はこれらに類するものを含む誘電体を含む。導電体層１０６は、１つ以上の導電トレース、パッド、又はこれらに類するものを含む。例えば、導電体層１０６は、パターニングされた銅トレース、デバイスとの相互接続用のパッド、又はビアを含む。オプションで、１つ以上の導電ビアが、例えばビアリセス内にめっき銅を設けて、２つ以上の導電体層１０６の間を延在してデバイス、導電トレース、パッド、又はこれらに類するものを相互接続する。

図１に示す電子デバイス１０８は、以下に限られないが、指定動作温度、最大動作温度、又はこれらに類するものよりも高い温度で性能劣化又は故障を経験し得る電子デバイスを含む。他の例において、電子デバイス１０８は、対応するかなりの熱生成を伴う期間（例えば、１３－３０秒以上続く一時的な動作モード）に動作の増強を経験し得るデバイスを含む。指定温度又は最大動作温度よりも高い温度で、これらのデバイスは性能劣化を経験したり、それどころか、一時的期間にわたって性能増強が指定された場合に故障したりし得る。電子デバイス１０８は、以下に限られないが、高出力ＲＦコンポーネント（例えば、ガリウム砒素マイクロ波集積デバイス）、電力スイッチングデバイス、半導体、増幅器、プロセッサ、メモリ、マザーボード、又はこれらに類するものを含む。

再び図１を参照するに、エレクトロニクス基板１０２と結合された電子デバイス１０８は熱を発する。一部の例において、排熱カバー１１２が、デバイス１０８と、オプションでエレクトロニクス基板１０２の一部とを囲む。デバイス１０８で発せられた熱は、エレクトロニクス基板１０２を通って、該基板に結合された排熱カバー１１２の部分に伝導され、そして、カバー１１２を通って、例えば、コールドプレート１１４、又はフィン、ファン、若しくは冷媒アレイなどを含む他の素子などの、熱伝達素子に伝導される。

絶縁層１０４は、殆どの例で劣った熱伝導体である。従って、デバイス１０８で発せられた熱がデバイス１０８の近傍に蓄積し、性能を低下させたり故障を生じさせたりする上昇した温度での動作を容易に進めてしまう。一部の例において、電子デバイス１０８に近接してエレクトロニクス基板１０２に、例えば銅‘コイン’などの金属タブが埋め込まれて、デバイス１０８からの熱を吸収し、逸らした熱を蓄え、そして、エレクトロニクス基板１０２を通して徐々に熱を放散させる。金属タブは電子デバイス１０８からの熱を逸らし、より低温での電子デバイスの動作を手助けする。しかしながら、ここに説明するように、金属タブはいくらかの熱を吸収するが、一部の例において、必要時に性能増強を可能にすべく、指定の又は最大の動作温度を超えないように、電子デバイス１０８の一時的動作を可能にする強化手法で十分に熱を逸らし、吸収し、蓄えることができない。

図１に示す形状記憶サーマルキャパシタ１１０は、増強された熱吸収及び蓄熱を提供して、一時的期間にわたる指定の又は最大の動作温度以下での電子デバイスの強化動作を容易する。図１に示すように、形状記憶サーマルキャパシタ１１０は電子デバイス１０８に近接している。例えば、形状記憶サーマルキャパシタ１１０は、電子デバイス１０８の下でエレクトロニクス基板１０２に埋め込まれる。ここで図示して説明するように、他の例では、１つ以上のキャパシタプロファイル（例えば、大きさ、形状、又はこれらに類するもの）を持つ形状記憶サーマルキャパシタが、電子デバイスに近接した位置又は離れた位置でエレクトロニクス基板１０２と結合される（例えば、相互接続するサーマルダクトを用いて）。

ここで説明するように、形状記憶サーマルキャパシタ１１０は、キャパシタの熱吸収及び蓄熱を高める１つ以上の相変化を有する形状記憶合金を含む。該相変化は、キャパシタ１１０の加熱によって引き起こされる形状記憶合金の固相間の相変化に対応する。形状記憶サーマルキャパシタ１１０は、例えばニッケルチタン合金（例えば、ＮｉＴｉ、ＮｉＴｉＣｕ）又はこれに類するものなど形状記憶材料を含んだ形状記憶コアを含む。他の例において、形状記憶コアは、以下に限られないが、ＮｉＴｉ、ＮｉＴｉＣｕ、ＡｇＣｄ、ＡｕＣｄ、ＣｏＮｉＡｌ、ＣｏＮｉＧａ、ＣｕＡｌＢｅＸ（Ｘ：Ｚｒ，Ｂ，Ｃｒ，Ｇｄ）、ＣｕＡｌＮｉ、ＣｕＡｌＮｉＨｆ、ＣｕＳｎ、ＣｕＺｎ、ＣｕＺｎＸ（Ｘ：Ｓｉ，Ａｌ，Ｓｎ）、ＦｅＭｎＳｉ、ＦｅＰｔ、ＭｎＣｕ、ＮｉＦｅＧａ、ＮｉＴｉＨｆ、ＮｉＴｉＰｄ、ＮｉＭｎＧａ、ＴｉＮｂ、ＮｉＴｉＺｒを含む。形状記憶材料は、２つ以上の相を持ち、従って、加熱時に１つ以上の相変化を持つ二元及び三元形状記憶材料を含む。形状記憶サーマルキャパシタ１１０は、それにより、キャパシタの比熱容量が、形状記憶材料の相変化で提供されるキャパシタの潜熱と組み合わされるので、金属タブ（例えば銅）よりも増強された熱吸収を提供する。対照的に、ここに記載される金属タブはその比熱容量に基づいて熱を吸収するが、１つ以上の相変化を持つ形状記憶材料の潜熱に基づく追加の熱吸収を提供しない。

動作時、形状記憶サーマルキャパシタ１１０は、関連する（１つ以上の）電子デバイス１０８から発せられた熱を吸収して、デバイス１０８の温度を最小限に抑え、例えば、一時的動作（一時的動作の一部を通してを含む）の間に、指定動作温度又は最大動作温度以下での電子デバイス１０８の動作を確保する。形状記憶サーマルキャパシタ１１０は、キャパシタ材料（例えば、形状記憶コア又はインタフェースジャケットなど）の比熱容量に基づいて熱を吸収する。（更なる熱吸収に伴って）キャパシタ１１０の温度が上昇すると、１つ以上の相変化温度に達する。形状記憶コアは、１つ以上の形状記憶相変化を行いながら熱を吸収し続ける。（１つ以上の）相変化が完了した後、形状記憶コアはキャパシタの比熱容量に基づいて熱を吸収し続ける。それにより、キャパシタの比熱容量と形状記憶コアの潜熱とで、電子デバイス１０８からの熱吸収を増強する。

形状記憶サーマルキャパシタ１１０によって吸収された熱は、その後、徐々に放散される。例えば、エレクトロニクス基板１０２（例えば、絶縁層及び導電体層１０４、１０６）を通じてキャパシタ１１０から熱が伝導される。例えば排熱カバー１１２又はコールドプレート１１４（又は他の要素）などの熱伝達機構を含む例において、熱はこれらの機構を通じて放散される。形状記憶サーマルキャパシタ１１０は、それにより、電子デバイス１０８から熱を逸らし、逸らした熱を吸収し、そして、指定の動作温度又は最大動作温度を超える温度での電子デバイス１０８の動作を最小化（例えば、減少又は排除）しながら熱の放散を支援する。

図２Ａは、エレクトロニクス基板１０２と結合された電子デバイス１０８を含むエレクトロニクスアセンブリ１００の断面図である。エレクトロニクス基板１０２は絶縁層及び導電体層１０４、１０６を有して示されている。図２Ａには、導電体層１０６のうちの１つ以上の間を延在する導電ビア２００も示されている。導電ビア２００は、デバイス、導電トレース、コンタクトパッド、又はこれらに類するものを相互接続する。

エレクトロニクス基板１０２のキャパシタリセス２０７内に形状記憶サーマルキャパシタ１１０が設けられている。キャパシタリセス２０７を取り囲む基板層は、形状記憶サーマルキャパシタ（例えば、長方形、正方形、不規則な形状、又はこれらに類するもの）に対して相補的なプロファイルを持つ。形状記憶サーマルキャパシタ１１０とエレクトロニクス基板との間に、それらの間の結合を強化するとともにキャパシタ１１０と基板１０２との間の導通熱伝達を容易にするインタフェースが提供される（例えば、放熱のため）。一例において、該インタフェースは以下に限られないが、形状記憶サーマルキャパシタ１１０からエレクトロニクス基板１０２に熱（及び電気）を容易に伝導する例えば銅などの導電材料を含む。該インタフェースは、オプションで、導電体層１０６の材料に整合するキャパシタめっき２０５である。例えば、銅の導電体層１０６では、キャパシタめっき２０５は、以下に限られないが、導電体層１０６の材料と同じであるか、１つ以上の整合する成分を含むか、それらの間の結合を容易にするのに十分に類似しているかである、銅、銅合金、樹脂、又は他の材料を含む。他の一例において、キャパシタめっき２０６は、インタフェースジャケット２０４（図２Ａ、２Ｂに示す）のボンド層２０８（図２Ｂに示す）と整合する材料を含む。例えば、キャパシタめっき２０６は、インタフェースジャケット２０４のボンド層２０８と整合する（例えば、同じであるか、１つ以上の整合する成分を含むか、結合を容易にするのに十分に類似しているかである）。更なる他の例において、キャパシタめっき２０６は、形状記憶サーマルキャパシタ１１０を周囲のエレクトロニクス基板１０２と結合してキャパシタ１１０から基板１０２への熱伝達を容易にする例えばポリマーなどの樹脂を含む。

図２Ａに更に示すように、形状記憶コア２０２はインタフェースジャケット２０４で封入されている。一部の例において、コア２０２の形状記憶材料は、エレクトロニクス基板と、又は例えばキャパシタめっき２０５などのインタフェースと、容易に結合しないことがある。他の例では、エレクトロニクス基板１０２又は形状記憶材料の一方又は両方が、形状記憶材料又は基板１０２の他方に悪影響を与えずに処理するのが困難である。例えば、エレクトロニクス基板１０２の処理中に形状記憶材料上に、除去困難な酸化物が成長し得る。それらの酸化物は、コンポーネント間の熱伝達又は結合の一方又は両方を妨害する。

インタフェースジャケット２０４は、形状記憶コア２０２の周りを（例えば、途切れなく又は部分的に）延在し、例えば、キャパシタリセス２０７内の形状記憶サーマルキャパシタ１１０のめっきを含むエレクトロニクス基板１０２の処理中に、形状記憶コア２０２をアイソレートする。さらに、動作時、インタフェースジャケット２０４は、熱を、吸収のため及び形状記憶材料における相変化を引き起こすために、電子デバイス１０８から形状記憶コア２０２に送り届ける。インタフェースジャケット２０４は、熱を、時間に伴う熱の放散のために、（コア２０２を含む）キャパシタ１１０からエレクトロニクス基板１０２に送り届ける。さらに、インタフェースジャケット２０４は、キャパシタ１１０に近接するエレクトロニクス基板の他のコンポーネントと形状記憶コア２０２との間のインタフェースを提供して、それらの間の結合を容易にする。

インタフェースジャケット２０４の一例を図２Ｂに詳細に示す。この例において、インタフェースジャケット２０４は複数のコンポーネント層を含んでいる。例えば、インタフェースジャケット２０４は、形状記憶コア２０２と結合されたシード層２０６、及びエレクトロニクス基板１０２に近接したボンド層２０８を含む。ボンド層２０８とシード層２０６の間に、オプションで、別の層である延性インタフェース層２１０が介在する。

再び図２Ｂを参照するに、シード層２０６は、形状記憶コア２０２に沿って結合され、インタフェースジャケット２０４の最初の層を提供する。コア２０２自体は例えば銅などのエレクトロニクス基板１０２の導電体材料と容易に結合しないことがあるが、シード層２０６は形状記憶コア２０２と容易に結合する。一例において、シード層２０６は、以下に限られないがニッケル、金、白金、又はパラジウムを含む形状記憶コア２０２と容易に結合する材料である。オプションで、シード層２０６は、例えば無電解めっきなどの無電解プロセスを用いて形状記憶コア２０２に付与される。

前述のように、形状記憶コア２０２は、露出されると、除去するのが困難な酸化物（例えば、酸化チタン）を成長させることがあり、コアの結合又はキャパシタ１１０の更なる処理を妨げる。シード層２０６は形状記憶コア２０２を囲んでコアをアイソレートし、それら酸化物の成長を最小化する（例えば、減少させる又は排除する）。さらに、シード層２０６は、例えばインタフェースジャケット２０４の層、キャパシタめっき２０５、又はこれらに類するものなどの、他の材料との結合を容易にするインタフェース（接着層）として機能する。また、シード層２０６に沿って酸化物が成長する場合、それらの酸化物は一般的に、さもなければ形状記憶コア２０２に沿って成長し得る酸化物と比較して容易に除去される。

図２Ｂに更に示すように、この例において、インタフェースジャケット２０４は延性インタフェース層２１０を含んでいる。一例において、シード層２０６は、脆くてエレクトロニクス基板１０２又はキャパシタ１１０の処理（又はキャパシタの相変化）中に割れたり砕けたりして形状記憶コア２０２と他のコンポーネントとの間の結合及び熱伝達を妨げてしまい得る材料を含む。延性インタフェース層２１０は、シード層２０６よりも柔らかく（よりいっそう延性があり、従って脆性が低い）、処理又は動作で生じる破砕又はクラッキングに対していっそう耐性がある。さらに、動作中又は処理中にシード層２０６が割れたり砕けたりした場合であっても、延性インタフェース層２１０がシード層２０６と形状記憶コア２０２との間の結合を維持する。延性インタフェース層２１０は、シード層２０６の周りに、シード層２０６と形状記憶コア２０２の間の結合を維持する柔軟（コンプライアント）な囲いを提供する。

加えて、他の一例において、延性インタフェース層２１０は、形状記憶サーマルキャパシタの下に位置するコンポーネントと上に位置するコンポーネント（例えば、それぞれ、コア２０２、シード層２０６と、ボンド層２０８）の間の拡散（これは、堅牢な結合又は熱伝達などの維持を妨げ得る）を最小限に抑る。従って、延性インタフェース層２１０は、場合により、（ここで説明する延性を含みながら、あるいは含まずに）拡散アイソレーション層と称される。

延性インタフェース層２１０は、オプションで、例えばニッケル、金、白金、パラジウム、又はこれらに類するものなど、シード層２０６と同様の材料を含む。一例において、延性インタフェース層２１０は、例えば電解めっきなどの電解プロセスを用いてなど、シード層２０６とは異なる手法で付与される。

インタフェースジャケット２０４は、形状記憶サーマルキャパシタ１１０の外観部分に沿ってボンド層２０８を含む。ボンド層２０８は、キャパシタ１１０とエレクトロニクス基板１０２との間の結合を容易にする。例えば、ボンド層は、シード層２０６又は延性インタフェース層２１０などのうちの１つ以上と結合する。一例において、ボンド層２０８は、例えば導電体層１０６などのエレクトロニクス基板１０２の１つ以上のコンポーネント材料と整合する整合導電材料を含む。例えば、ボンド層は、同じであるか、導電体層と結合する１つ以上の整合する成分を含むか、基板１０２との結合を容易にするのに十分に類似しているかである導電性の整合材料を含む。ボンド層２０８は、形状記憶コア２０２又は介在層（例えば、シード層２０６、延性インタフェース層２１０）などのうちの１つ以上に沿って延びる銅を含む。このエレクトロニクスアセンブリ１００の例では、導電体層１０６及びキャパシタめっき２０５が銅を含むとともに、ボンド層２０８が銅（例えば、銅めっき）を含む。これら一致する導電材料は、層２０８とエレクトロニクス基板１０２のコンポーネントとの間の結合を容易にする。

従って、インタフェースジャケット２０４は、形状記憶サーマルキャパシタ１１０とエレクトロニクス基板１０２との間の結合を容易にする。さらに、インタフェースジャケット２０４は、ここで説明されるように、形状記憶コア２０２及びエレクトロニクス基板１０２を互いにアイソレートしながら、キャパシタ１１０が存在したエレクトロニクス基板１０２の処理と、熱吸収の増強を提供する形状記憶コア２０２の動作との両方を可能にする。

図３は、金属（例えば、銅）タブ３０２の上に重ねられた形状記憶サーマルキャパシタ１１０（破線）を含む一例のエレクトロニクスアセンブリ３００の断面図である。この図では、金属タブ３０２と、より小さいプロファイルの形状記憶サーマルキャパシタ１１０とがどちらも、熱の吸収及び放熱に関して似た性能を提供する。例えば、形状記憶サーマルキャパシタ１１０は形状記憶キャパシタプロファイル３０８を持ち、金属タブ３０２は、より大きいタブプロファイル３０６を持つ（例示のために誇張されている）。形状記憶コア２０２（図２Ａ、２Ｂ参照）は、形状記憶材料の（１つ以上の）相変化の潜熱により、タブ３０２（例えば、銅又はそれに類するもの）の比熱を頼りにする金属タブ３０２と比較して高い実際上の比熱容量を提供する。従って、金属タブ３０２に似た性能を提供しながら、形状記憶サーマルキャパシタ１１０のプロファイル３０６の方が小さい。形状記憶サーマルキャパシタ１１０のこの小さいプロファイル３０６は、エレクトロニクス基板１０２のうち、対応して金属タブ３０２よりも小さい部分を消費する。それにより、利用可能なエレクトロニクス基板１０２が、さもなければ金属タブ３０２では利用可能でない追加のデバイス、導電体層１０６（トレース又はパッド）、又はビアのために解放される。

他の一例では、形状記憶サーマルキャパシタ１１０は、オプションで、金属タブ３０２に対して増強された性能を提供すべく、例えば、金属タブプロファイル３０６に一致するように、又はプロファイル３０６と３０８との間であるように大きくされる。前述のように、図３に示す形状記憶サーマルキャパシタ１１０は、金属タブ３０２に似た性能を提供する。従って、形状記憶サーマルキャパシタ１１０を大きくすることにより、金属タブ３０２と比較して増強された熱吸収（例えば、実際上の比熱）が実現される。金属タブ３０２に対する形状記憶サーマルキャパシタ１１０の性能増強は、キャパシタ１１０をタブプロファイル３０６と一致するプロファイルまで大きくすることなく達成される。従って、形状記憶サーマルキャパシタ１１０を用いることで、（金属タブ３０２のタブプロファイル３０６に対して）エレクトロニクス基板１０２の一部を追加の導電コンポーネント又はデバイスなどのために解放しながら、同時に性能増強がもたらされる。

図４は、デバイス１０８（又はデバイス１０８が付随する関連ペデスタル）の温度を示す温度・時間プロット４００の例である。摂氏単位での温度がｙ軸に沿って与えられ、時間がｘ軸（対数スケール）に沿って与えられている。プロット４００は、デバイス１０８の一時的動作を含む３つのデバイスシナリオについての、時間に対してプロットした温度応答を含んでおり、デバイスは１５０℃の指定又は最大動作温度４１０を含む。一例において、指定動作温度４１０は、感知できる性能劣化又は故障のないデバイス１０８の動作温度に対応し、該温度よりも上で動作することは、デバイス１０８の劣化又は故障の可能性があることに対応する。

１つめの温度応答４０２は、例えば金属タブ又は形状記憶サーマルキャパシタ１１０などの付随する熱吸収コンポーネントを持たない電子デバイス１０８に対応する。代わりに、デバイス１０８は、これらの機構をなくした図２Ａに示す基板１０２などのエレクトロニクス基板と結合される。図４に示すように、温度応答４０２は、一時的動作とともに着実に上昇し、約２．５秒に相当する交点４１２で指定動作温度４１０と交わっている。デバイス１０８の温度は、図示のように（例えば、約２５秒で）１８５℃の最高温度まで上昇し続ける。

２つめの温度応答４０４は、例えばエレクトロニクス基板１０２に埋め込まれた銅の金属タブといった、ここに記載される金属タブを備えた電子デバイス１０８に対応する。図示のように、２つめの温度応答４０４は、金属タブによる電子デバイス１０８からの熱の吸収に対応して、１つめの温度応答４０２に対して遅延した応答を有している。この例では、２つめの温度応答４０４の交点４１４は約６．５秒（１つめの応答４０２より４秒遅い）で発生している。従って、この例において、電子デバイス１０８は、温度応答４０２を持つ金属タブなしの電子デバイスよりも長い期間、指定又は最大動作温度４１０（１５０℃）以下で一時的動作を行う。２つめの温度応答４０４では、電子デバイスの温度は、交点４１４の後、１つめの温度応答と同様に上昇し続け、約１００秒で最高温度（１８５℃）となる。従って、金属タブは、金属タブのないデバイス１０８（及び関連する応答４０２）と比較して４秒間の追加の電子デバイス１０８の一時的動作を提供する。

３つめの温度応答４０６は、ここで説明される形状記憶サーマルキャパシタ例のうちの１つ（例えば、キャパシタ１１０）がエレクトロニクス基板１０２に埋め込まれた電子デバイス１０８に対応する。図示のように、３つめの温度応答４０６は、大幅に長い期間にわたって電子デバイスの動作を指定又は最大動作温度（例えば、１５０℃）以下に維持する、１つめ及び２つめの温度応答４０２、４０４の各々に対して遅延した応答を有する。例えば、３つめの温度応答４０６は、約２５秒に指定又は最大動作温度との交点４１６を持ち、これは、２つめの温度応答４０４（金属タブ付き）より１８．５秒長く、桁違いに大きい。

図４に示すように、３つめの温度応答４０６は、他の応答４０２、４０４にはない平面的なセグメント４０８を含んでいる。平面的なセグメント４０８は、キャパシタ１１０の形状記憶コア２０２の１つ以上の相変化に伴う潜熱に対応する。図示のように、平面的なセグメント４０８（及び対応する相変化）は、指定又は最大動作温度４１０以下での電子デバイス１０８の動作を延長し、従って、２つめの温度応答４０４での早めの交点４１４（６．５秒）と比較して遅い３つめの温度応答４０６の交点４１６（２５秒）を支援する。一例において、形状記憶コア２０２は、３つめの温度応答４０６の交点を２つめの温度応答よりも遅延させ又は押し延ばし、さもなければ１つめの温度応答４０２及び金属タブを用いて利用できる２つめの温度応答４０４よりも長い期間にわたる電子デバイス１０８の強化動作を支援する。

形状記憶サーマルキャパシタ１１０が相変化した後、デバイス１０８の温度は１８５℃の最高温度に向かって上昇し、その温度に約１００秒で達している。この例での形状記憶サーマルキャパシタ１１０を備えた電子デバイス１０８は、１５０℃の指定又は最大動作温度４１０よりも高い温度での動作を経験する。しかし、温度４１０より上で動作する時間の長さは約２５秒で始まっており、一方、金属タブ付きのデバイス１０８は約６．５秒で始まっている。一部の例において、電子デバイス１０８の一時的動作は１３秒から３０秒続き得る。従って、形状記憶サーマルキャパシタ１１０は、３０秒以下の一時的動作のうちの大部分の期間が指定又は最大動作温度４１０以下である間であることを容易にし、一方、金属タブは逆に、温度４１０未満での電子デバイスの動作を、１３秒という底値の一時的動作例であってもそれより短い期間に制限する。

図５Ａ－図５Ｃは、それぞれの形状記憶サーマルキャパシタ５０２、５１２、５２２を有するエレクトロニクスアセンブリ５００、５１０、５２０の例を含んでいる。図１、図５Ａ－図５Ｃは、様々なプロファイルと電子デバイス１０８に対する位置とを持つ形状記憶サーマルキャパシタの例を示している。図１に示したように、形状記憶サーマルキャパシタ１１０は電子デバイス１０８に近接している。例えば、キャパシタ１１０は、電子デバイス１０８の下でエレクトロニクス基板１０２に埋め込まれる。図１に示した例において、形状記憶サーマルキャパシタ１１０は、電子デバイス１０８に対して同様のプロファイル（例えば、大きさ、形状、又は体積などのうちの１つ以上）を含んでいる。例えば、キャパシタ１１０は、近接した電子デバイス１０８の下面表面積と同等の上面表面積を含み、デバイスからエレクトロニクス基板１０２への直接的な熱伝達を最小限に抑えながら、デバイス１０８からキャパシタ１１０への熱伝達を容易にする。

ここで図５Ａを参照するに、電子デバイス１０８に近接してエレクトロニクス基板１０２に埋め込まれた形状記憶サーマルキャパシタ５０２を有する別のエレクトロニクスアセンブリ５００が示されている。この例では、キャパシタ５０２は電子デバイス１０８より小さいプロファイルを持つ。前述したように、形状記憶サーマルキャパシタ１１０（この例では５０２）は、金属タブ（例えば、図３に示したタブ３０２）に対して増強された熱吸収及び蓄熱を提供する。従って、より小さいプロファイルの形状記憶サーマルキャパシタ５０２が、より大きい金属タブと比較して同等又はより良い熱吸収及び蓄熱を提供する。より小さいキャパシタ５０２のプロファイルは、電子デバイス１０８への更なるアクセスを提供する。例えば、さもなければもっと大きいプロファイルの金属タブ３０２によって消費されることになるスペース内で、エレクトロニクス基板１０２を介してデバイス１０８まで追加の導電トレース又はコンタクトパッドなどが容易にルーティングされる。一部の例において、電子デバイス１０８は、より小さいプロファイルの形状記憶サーマルキャパシタ５０２を用いて利用可能となるエレクトロニクス基板１０２を利用する異なるアーキテクチャを含む。

さらに、図５Ａに示すように、形状記憶サーマルキャパシタ５０２は、オプションで、例えばデバイスの下、デバイスの横、又はそれらの間など、電子デバイス１０８に近接して位置付けられる。図１に示したようにキャパシタはデバイス１０８の下に容易に位置付けられるものの、形状記憶サーマルキャパシタ（この例では５０２）の増強された性能は、デバイス１０８のすぐ下にキャパシタを組み込むことを必要とすることなく、近接してキャパシタを位置付けることを容易にする。

図５Ｂは、形状記憶サーマルキャパシタ５１２を含むエレクトロニクスアセンブリ５１０の別の例である。図示のように、形状記憶サーマルキャパシタ５１２は、以下に限られないが、Ｌ字プロファイル（図５Ｂに示す）、卵形プロファイル、線形プロファイル、又はこれらに類するものを含む不規則なプロファイルを持つ。キャパシタ５１２は電子デバイス１０８に近接しており、熱を吸収して蓄える。不規則なプロファイルのキャパシタ５１２は、不規則なプロファイル、コンタクトパッドの不規則な配置、又はこれらに類するものを持つ電子デバイス１０８の使用を容易にする。他の例において、不規則なプロファイルの形状記憶サーマルキャパシタ５１２は、デバイス１０８に近接したキャパシタ５１２の熱吸収及び蓄熱をなおも提供しながら、デバイス１０８の下にあるスペースにデバイス、導電トレース、又はビアなどを組み込むことを容易にする。

図５Ｃは、エレクトロニクス基板１０２に組み込まれた形状記憶サーマルキャパシタ５２２を含む別のエレクトロニクスアセンブリ５２０を示している。この例では、形状記憶サーマルキャパシタ５２２が電子デバイス１０８から間隔を空けられている。一例において、サーマルダクト５２４がエレクトロニクス基板１０２に設けられ、キャパシタ５２２を電子デバイス１０８に近接した位置と相互接続する。サーマルダクト５２４は、電子デバイス１０８から形状記憶サーマルキャパシタ５２２への熱伝達を促進するように構成された１つ以上の材料を含む。例えば、サーマルダクト５２４は、以下に限られないが、熱を電子デバイス１０８から形状記憶サーマルキャパシタ５２２に（エレクトロニクス基板１０２よりも）優先的に伝達する金属、形状記憶材料、熱伝導性ポリマー若しくは樹脂、又はこれらに類するものを含む。

動作時、電子デバイス１０８が熱を発し、発せられた熱をサーマルダクト５２４が、デバイス１０８及び近接するエレクトロニクス基板から遠ざけるように形状記憶サーマルキャパシタ５２２の方に導く。図５Ｃに示すように、形状記憶サーマルキャパシタ５２２は電子デバイス１０８から間隔を空けられている。サーマルダクト５２４は、熱を吸収及び蓄積（そして最終的には放散）のためにデバイス１０８から遠隔キャパシタ５２２に送り届ける。一例において、キャパシタ５２２は、例えば、図５Ｃ（及び図１）に示す排熱カバー１１２、フィンのアレイ、ポスト、ファン、又はこれらに類するものなどの、１つ以上の他の熱伝達コンポーネントに近接して位置付けられる。従って、キャパシタ５２２は吸収して蓄えた熱を局在化し、付随した（例えば、近接した）熱伝達コンポーネントを用いて熱の放散を容易にする。さらに、形状記憶サーマルキャパシタ５２２を電子デバイス１０８から間隔を空けることは、さもなければ金属タブに充てられることになるスペースを解放する。代わりに、電子デバイス１０８に近接して、デバイス、導電トレース、ビア、コンタクトパッド、又はこれらに類するものがエレクトロニクス基板に容易に含められ、同時に、形状記憶サーマルキャパシタ５２２による増強された熱吸収及び蓄熱が提供される。

図６は、例えばここで説明したアセンブリ１００などのエレクトロニクスアセンブリを製造する方法６００の一例を示している。方法６００を説明する際、ここで説明した１つ以上のコンポーネント、機構、機能、又はステップなどを参照する。そこでは、それらのコンポーネント、機構、機能、又はステップなどを簡便に参照符号で参照する。与えられる参照符号は例示的なものであり、排他的なものではない。例えば、方法６００で説明される機構、コンポーネント、機能、及びステップなどは、以下に限られないが、対応する符号付きの要素、符号付きと符号なしの両方のここで説明された他の対応する機構、及びそれらに均等なものを含む。

方法６００は、６０２にて、形状記憶材料を有する形状記憶サーマルキャパシタ１１０を形成することを含む。形成することは、６０４にて、形状記憶コア２０２をインタフェースジャケット２０４で封入することを含む。一例において、コア２０２を封入することは、６０６にて、形状記憶コア２０２を例えばニッケル（例えば、無電解付与されたニッケル）などのシード層２０６で囲むことを含む。封入は、６０８にて、シード層２０６及び形状記憶コア２０２の周りにボンド層２０８を付与することを含む。ボンド層２０８は例えば銅などの導電材料を含む。６１０にて、封入は、形状記憶コア２０２を、インタフェースジャケット２０４で、エレクトロニクス基板１０２及びエレクトロニクス基板の処理からアイソレートすることを含む。

方法６００は、６１２にて、形状記憶サーマルキャパシタ１１０をエレクトロニクス基板１０２に組み込むことを含む。組み込むことは、６１４にて、形状記憶サーマルキャパシタをエレクトロニクス基板１０２のキャパシタリセス２０７内に位置付けることを含む。６１６にて、例えば導電材料、樹脂、又はこれらに類するもの（例えば、銅、めっき、接着剤、ポリマーであり、以下に限られないが、熱伝導性又は導電性の接着剤若しくはポリマー又はこれらに類するものを含む）を用いて、形状記憶サーマルキャパシタ１１０がエレクトロニクス基板１０２に固定される。オプションで、例えばめっきなどの固定用の導電材料は、構成する成分として、要素ボンド層又は導電体層１０６の導電材料を含む。６１８にて、方法６００は、導電材料を有するボンド層２０８を、整合導電材料を有するエレクトロニクス基板１０２の１つ以上の導電コンポーネントと相互接続することを含む。ここで説明したように、整合材料とは、同じであるか、互いに結合する１つ以上の整合成分を含むか、結合を容易にするのに十分に類似しているかである材料を含む。

方法６００の幾つかの例は次の通りである。一例において、形状記憶コアを封入することは、シード層２０６の上にインタフェース延性層２１０を付与することを含む。この例において、ボンド層２０８を付与することは、インタフェース延性層２１０の上にボンド層２０８を付与することを含む。他の一例において、形状記憶コア２０２をシード層２０６で囲むことは、形状記憶コア２０２にシード層２０６を無電解めっきすることを含む。インタフェース延性層２１０（含められる場合）は、オプションで、電解めっきを用いてシード層２０６の上に付与される。

他の一例において、導電材料を有するボンド層２０８を、整合導電材料を有するエレクトロニクス基板１０２の１つ以上の導電コンポーネント（例えば、トレース、コンタクトパッド、又はビアなどを有する導電体層１０６）と相互接続することは、基板１０２の導電材料とボンド層２０８の整合導電材料とが同じであることを含む。

様々な注記及び態様
態様１は、サーマルキャパシタを含む例えばエレクトロニクスアセンブリなどの主題であって、エレクトロニクス基板であり、１つ以上の絶縁層、及び前記１つ以上の絶縁層に沿って設けられた１つ以上の導電体層であり、導電材料を含む１つ以上の導電体層、を含むエレクトロニクス基板と、前記エレクトロニクス基板内に受け入れられた形状記憶サーマルキャパシタであり、形状記憶材料を含んだ形状記憶コア、を含む形状記憶サーマルキャパシタと、を有するエレクトロニクスアセンブリを含むことができる。

態様２は、前記形状記憶材料は、対応する相変化潜熱吸収を持つ固相間相変化材料を含む、ことをオプションで含むように、態様１の主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様３は、前記形状記憶材料はニッケルチタン合金を含む、ことをオプションで含むように、態様１又は２のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様４は、前記形状記憶サーマルキャパシタは、前記形状記憶コアに沿って結合されたインタフェースジャケットを含み、該インタフェースジャケットは、前記形状記憶コアを前記１つ以上の導電体層からアイソレートし、該インタフェースジャケットは、前記１つ以上の導電体層の前記導電材料に対する整合導電材料を含む、ことをオプションで含むように、態様１乃至３のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様５は、前記インタフェースジャケットは複数のコンポーネント層を含む、ことをオプションで含むように、態様１乃至４のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様６は、前記複数のコンポーネント層は、前記形状記憶コアと直接結合されたシード層であり、前記形状記憶コアを囲むシード層、及び前記シード層及び前記形状記憶コアを包むボンド層であり、当該ボンド層は前記導電材料を含み、当該ボンド層は前記エレクトロニクス基板の前記１つ以上の導電体層と結合されている、ボンド層、を含む、ことをオプションで含むように、態様１乃至５のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様７は、前記複数のコンポーネント層は、前記シード層と前記ボンド層との間に介在する延性インタフェース層を含み、該延性インタフェース層は、前記シード層よりも大きい延性を持つ、ことをオプションで含むように、態様１乃至６のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様８は、前記シード層は、無電解めっきされた材料を含み、前記延性インタフェース層は、電解めっきされた材料を含む、ことをオプションで含むように、態様１乃至７のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様９は、前記導電材料と前記整合導電材料とが同じである、ことをオプションで含むように、態様１乃至８のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様１０は、導電材料を有する前記１つ以上の導電体層が、前記整合導電材料を有する前記インタフェースジャケットと結合されている、ことをオプションで含むように、態様１乃至９のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様１１は、前記形状記憶サーマルキャパシタは、前記導電材料で前記エレクトロニクス基板内に固定されている、ことをオプションで含むように、態様１乃至１０のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様１２は、当該エレクトロニクスアセンブリは、前記エレクトロニクス基板と結合された発熱する電子デバイスを含み、前記形状記憶サーマルキャパシタは、前記発熱する電子デバイスに近接している、ことをオプションで含むように、態様１乃至１１のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様１３は、電子デバイス用の形状記憶サーマルキャパシタであって、対応する相変化潜熱吸収を持つ固相間相変化材料を有する形状記憶材料を含む形状記憶コアと、前記形状記憶コアに沿って結合されたインタフェースジャケットであり、当該インタフェースジャケットは前記形状記憶コアを封入しており、当該インタフェースジャケットは、前記形状記憶コアと結合されたシード層であり、前記形状記憶コアを囲むシード層、及び前記シード層及び前記形状記憶コアの周りに結合されたボンド層であり、導電材料を含むボンド層、
を含む、インタフェースジャケットと、を有する形状記憶サーマルキャパシタ、をオプションで含むように、態様１乃至１２のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様１４は、前記シード層又は前記ボンド層のうちの１つ以上が、前記形状記憶コアを外部環境からアイソレートする、ことをオプションで含むように、態様１乃至１３のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様１５は、前記シード層又は前記ボンド層のうちの１つ以上が、前記形状記憶コアを完全に封入している、ことをオプションで含むように、態様１乃至１４のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様１６は、前記インタフェースジャケットは、前記シード層と前記ボンド層との間に介在する延性インタフェース層を含み、該延性インタフェース層は、前記シード層よりも大きい延性を持つ、ことをオプションで含むように、態様１乃至１５のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様１７は、前記シード層は、無電解めっきされた材料を含み、前記延性インタフェース層は、電解めっきされた材料を含む、ことをオプションで含むように、態様１乃至１６のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様１８は、前記シード層又は前記延性インタフェース層の一方又は両方がニッケルを含み、前記ボンド層が銅を含む、ことをオプションで含むように、態様１乃至１７のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様１９は、前記形状記憶材料はニッケルチタン合金を含む、ことをオプションで含むように、態様１乃至１８のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様２０は、エレクトロニクスアセンブリを製造する方法であって、形状記憶材料を有する形状記憶サーマルキャパシタを形成することであり、当該形成することは、形状記憶コアをインタフェースジャケットで封入し、当該封入は、前記形状記憶コアをシード層で囲み、前記シード層及び前記形状記憶コアの周りにボンド層を付与し、該ボンド層は導電材料を含み、前記形状記憶コアを、前記インタフェースジャケットで、エレクトロニクス基板及び該エレクトロニクス基板の処理からアイソレートする、ことを含む、形成することと、前記形状記憶サーマルキャパシタを前記エレクトロニクス基板に組み込むことであり、当該組み込むことは、前記形状記憶サーマルキャパシタを前記エレクトロニクス基板のキャパシタリセス内に位置付け、前記形状記憶サーマルキャパシタを前記エレクトロニクス基板に固定し、前記導電材料を有する前記ボンド層を、整合導電材料を有する前記エレクトロニクス基板の１つ以上の導電コンポーネントと相互接続する、ことを含む、組み込むことと、を有する方法、をオプションで含むように、態様１乃至１９のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様２１は、前記形状記憶サーマルキャパシタを固定することは、前記導電材料を含む導電めっきで前記形状記憶サーマルキャパシタをめっきすることを含む、ことをオプションで含むように、態様１乃至２０のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様２２は、前記形状記憶コアを封入することは、前記シード層の上にインタフェース延性層を付与することを含み、前記ボンド層を付与することは、前記インタフェース延性層の上に前記ボンド層を付与することを含む、ことをオプションで含むように、態様１乃至２１のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様２３は、前記形状記憶コアを前記シード層で囲むことは、前記形状記憶コアに前記シード層を無電解めっきすることを含み、前記インタフェース延性層を付与することは、前記シード層の上に前記インタフェース延性層を電解めっきすることを含む、ことをオプションで含むように、態様１乃至２２のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

態様２４は、前記導電材料を有する前記ボンド層を、前記整合導電材料を有する前記エレクトロニクス基板の前記１つ以上の導電コンポーネントと相互接続することは、前記導電材料と前記整合導電材料とが同じであることを含む、ことをオプションで含むように、態様１乃至２３のいずれか１つ又は組み合わせの主題を含むことができ、あるいはオプションでそれと組み合わされることができる。

これらの非限定的な態様の各々は、独自に成立することができ、あるいは、１つ以上の他の態様と様々な置き換え又は組み合わせで組み合わされることができる。

以上の説明は、詳細な説明の一部を形成するものである添付の図面への参照を含んでいる。図面は、例示として、本発明が実施され得る特定の実施形態を示している。これらの実施形態は、ここでは“態様”又は“例”としても参照される。そのような態様又は例は、図示又は説明されたものに加えての要素を含むことができる。しかしながら、本発明者らは、図示又は説明された要素のみが設けられる態様又は例も企図している。また、本発明者らは、特定の態様又は例（又はその１つ以上の特徴）に関して、又はここに図示又は説明された他の態様（又はその１つ以上の特徴）に関して、のいずれかで図示又は説明された要素（又はその１つ以上の特徴）の組み合わせ又は置き換えを使用する態様又は例も企図している。

この文書といずれかの援用する文献との間に矛盾した用法がある場合、この文書における用法が支配する。

この文書において、用語“ａ”又は“ａｎ”は、特許文献において一般的であるように、“少なくとも１つ”又は“１つ以上”の他のインスタンス又は用法とは無関係に、１つ又は１つ以上、を含むように使用されている。この文書において、用語“ｏｒ”（“又は”、“若しくは”）は、特段の断りがない限り、非排他的であることを指すように使用されており、故に、“Ａ又はＢ”は、“ＢではなくＡ”、“ＡではなくＢ”、及び“Ａ及びＢ”を含む。この文書において、用語“ｉｎｃｌｕｄｉｎｇ”及び“ｉｎ ｗｈｉｃｈ”は、それぞれ用語“ｃｏｍｐｒｉｓｉｎｇ”及び“ｗｈｅｒｅｉｎ”の平易な英語での等価語として使用されている。また、以下の特許請求の範囲において、用語“ｉｎｃｌｕｄｉｎｇ”及び“ｃｏｍｐｒｉｓｉｎｇ”は、オープンエンドであり、すなわち、請求項内でそれらの用語の後に列挙されるものに加えての要素を含むシステム、装置、品目、組成物、製法、又はプロセスもなおも、その請求項の範囲に入ると見なされる。また、以下の特許請求の範囲において、用語“第１の”、“第２の”及び“第３の”などは、単にラベルとして使用されており、それらのものについて番号的要件を課すことを意図したものではない。

例えば“平行”、“垂直”、“円形”、“正方形”などの幾何学用語は、文脈が別のことを示していない限り、絶対的な数学的精度を要求することを意図していない。代わりに、このような幾何学用語は、製造又は同等の機能によるバリエーションを可能にする。例えば、ある要素が“丸い”又は“概して丸い”として記述される場合、正確には円形でないコンポーネント（例えば、少し長円形であるもの又は多面の多角形であるもの）もなおもこの記述に含まれる。

以上の説明は、限定的ではなく、例示的であることを意図している。例えば、上述の態様又は例（又はそれらの１つ以上の態様）は、互いに組み合わせて使用されてもよい。以上の説明を検討した例えば当業者によって、その他の実施形態も使用されることができる。要約書は、読者が技術的開示の本質を素早く確かめることを可能にするために提供されている。それは、請求項の範囲又は意味を解釈あるいは限定するためには使用されないという理解の下で提出されている。また、以上の詳細な説明においては、開示を効率化するために、様々な機構が一緒に集められていることがある。これは、請求項にはない開示特徴がいかなるクレームにも不可欠であることを意図していると解釈されるべきでない。むしろ、発明主題は、特定の開示実施形態の全ての特徴よりも少ないところにあり得る。従って、以下の特許請求の範囲は、態様、例、又は実施形態として詳細な説明に組込まれ、各請求項が、別個の実施形態として独自に成立し、そして、そのような実施形態を様々な組み合わせ又は置き換えで互いに組み合わせることができると企図される。発明の範囲は、添付の請求項を参照して、それら請求項が権利を与えられる全ての均等範囲とともに決定されるべきである。

Claims (24)

1. サーマルキャパシタを含むエレクトロニクスアセンブリであって、
   エレクトロニクス基板であり、
   １つ以上の絶縁層、及び
   前記１つ以上の絶縁層に沿って設けられた１つ以上の導電体層であり、導電材料を含む１つ以上の導電体層、
   を含むエレクトロニクス基板と、
   前記エレクトロニクス基板内に受け入れられた形状記憶サーマルキャパシタであり、
   形状記憶材料を含んだ形状記憶コア、
   を含む形状記憶サーマルキャパシタと、
   を有するエレクトロニクスアセンブリ。
2. 前記形状記憶材料は、対応する相変化潜熱吸収を持つ固相間相変化材料を含む、請求項１に記載のエレクトロニクスアセンブリ。
3. 前記形状記憶材料はニッケルチタン合金を含む、請求項１に記載のエレクトロニクスアセンブリ。
4. 前記形状記憶サーマルキャパシタは、前記形状記憶コアに沿って結合されたインタフェースジャケットを含み、該インタフェースジャケットは、前記形状記憶コアを前記１つ以上の導電体層からアイソレートし、該インタフェースジャケットは、前記１つ以上の導電体層の前記導電材料に対する整合導電材料を含む、請求項１に記載のエレクトロニクスアセンブリ。
5. 前記インタフェースジャケットは複数のコンポーネント層を含む、請求項４に記載のエレクトロニクスアセンブリ。
6. 前記複数のコンポーネント層は、
   前記形状記憶コアと直接結合されたシード層であり、前記形状記憶コアを囲むシード層、及び
   前記シード層及び前記形状記憶コアを包むボンド層であり、当該ボンド層は前記導電材料を含み、当該ボンド層は前記エレクトロニクス基板の前記１つ以上の導電体層と結合されている、ボンド層、
   を含む、請求項５に記載のエレクトロニクスアセンブリ。
7. 前記複数のコンポーネント層は、前記シード層と前記ボンド層との間に介在する延性インタフェース層を含み、該延性インタフェース層は、前記シード層よりも大きい延性を持つ、請求項６に記載のエレクトロニクスアセンブリ。
8. 前記シード層は、無電解めっきされた材料を含み、前記延性インタフェース層は、電解めっきされた材料を含む、請求項７に記載のエレクトロニクスアセンブリ。
9. 前記導電材料と前記整合導電材料とが同じである、請求項４に記載のエレクトロニクスアセンブリ。
10. 導電材料を有する前記１つ以上の導電体層が、前記整合導電材料を有する前記インタフェースジャケットと結合されている、請求項４に記載のエレクトロニクスアセンブリ。
11. 前記形状記憶サーマルキャパシタは、前記導電材料で前記エレクトロニクス基板内に固定されている、請求項１に記載のエレクトロニクスアセンブリ。
12. 当該エレクトロニクスアセンブリは、前記エレクトロニクス基板と結合された発熱する電子デバイスを含み、前記形状記憶サーマルキャパシタは、前記発熱する電子デバイスに近接している、請求項１に記載のエレクトロニクスアセンブリ。
13. 電子デバイス用の形状記憶サーマルキャパシタであって、
    対応する相変化潜熱吸収を持つ固相間相変化材料を有する形状記憶材料を含む形状記憶コアと、
    前記形状記憶コアに沿って結合されたインタフェースジャケットであり、当該インタフェースジャケットは前記形状記憶コアを封入しており、当該インタフェースジャケットは、
    前記形状記憶コアと結合されたシード層であり、前記形状記憶コアを囲むシード層、及び
    前記シード層及び前記形状記憶コアの周りに結合されたボンド層であり、導電材料を含むボンド層、
    を含む、インタフェースジャケットと、
    を有する形状記憶サーマルキャパシタ。
14. 前記シード層又は前記ボンド層のうちの１つ以上が、前記形状記憶コアを外部環境からアイソレートする、請求項１３に記載の形状記憶サーマルキャパシタ。
15. 前記シード層又は前記ボンド層のうちの１つ以上が、前記形状記憶コアを完全に封入している、請求項１３に記載の形状記憶サーマルキャパシタ。
16. 前記インタフェースジャケットは、前記シード層と前記ボンド層との間に介在する延性インタフェース層を含み、該延性インタフェース層は、前記シード層よりも大きい延性を持つ、請求項１３に記載の形状記憶サーマルキャパシタ。
17. 前記シード層は、無電解めっきされた材料を含み、前記延性インタフェース層は、電解めっきされた材料を含む、請求項１６に記載の形状記憶サーマルキャパシタ。
18. 前記シード層又は前記延性インタフェース層の一方又は両方がニッケルを含み、前記ボンド層が銅を含む、請求項１６に記載の形状記憶サーマルキャパシタ。
19. 前記形状記憶材料はニッケルチタン合金を含む、請求項１３に記載の形状記憶サーマルキャパシタ。
20. エレクトロニクスアセンブリを製造する方法であって、
    形状記憶材料を有する形状記憶サーマルキャパシタを形成することであり、当該形成することは、
    形状記憶コアをインタフェースジャケットで封入し、当該封入は、
    前記形状記憶コアをシード層で囲み、
    前記シード層及び前記形状記憶コアの周りにボンド層を付与し、該ボンド層は導電材料を含み、
    前記形状記憶コアを、前記インタフェースジャケットで、エレクトロニクス基板及び該エレクトロニクス基板の処理からアイソレートする、
    ことを含む、形成することと、
    前記形状記憶サーマルキャパシタを前記エレクトロニクス基板に組み込むことであり、当該組み込むことは、
    前記形状記憶サーマルキャパシタを前記エレクトロニクス基板のキャパシタリセス内に位置付け、
    前記形状記憶サーマルキャパシタを前記エレクトロニクス基板に固定し、
    前記導電材料を有する前記ボンド層を、整合導電材料を有する前記エレクトロニクス基板の１つ以上の導電コンポーネントと相互接続する、
    ことを含む、組み込むことと、
    を有する方法。
21. 前記形状記憶サーマルキャパシタを固定することは、前記導電材料を含む導電めっきで前記形状記憶サーマルキャパシタをめっきすることを含む、請求項２０に記載の方法。
22. 前記形状記憶コアを封入することは、前記シード層の上にインタフェース延性層を付与することを含み、
    前記ボンド層を付与することは、前記インタフェース延性層の上に前記ボンド層を付与することを含む、
    請求項２０に記載の方法。
23. 前記形状記憶コアを前記シード層で囲むことは、前記形状記憶コアに前記シード層を無電解めっきすることを含み、
    前記インタフェース延性層を付与することは、前記シード層の上に前記インタフェース延性層を電解めっきすることを含む、
    請求項２２に記載の方法。
24. 前記導電材料を有する前記ボンド層を、前記整合導電材料を有する前記エレクトロニクス基板の前記１つ以上の導電コンポーネントと相互接続することは、前記導電材料と前記整合導電材料とが同じであることを含む、請求項２０に記載の方法。
    

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