JP2023534936A - 強誘電体メモリのための炭素を含まない積層された酸化ハフニウム／酸化ジルコニウム膜 - Google Patents

強誘電体メモリのための炭素を含まない積層された酸化ハフニウム／酸化ジルコニウム膜 Download PDF

Info

Publication number
JP2023534936A
JP2023534936A JP2023502601A JP2023502601A JP2023534936A JP 2023534936 A JP2023534936 A JP 2023534936A JP 2023502601 A JP2023502601 A JP 2023502601A JP 2023502601 A JP2023502601 A JP 2023502601A JP 2023534936 A JP2023534936 A JP 2023534936A
Authority
JP
Japan
Prior art keywords
film
atomic percent
film stack
stack
iridium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023502601A
Other languages
English (en)
Inventor
ジュン－フェイ チェン，
トーマス エイチ． バウム，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Entegris Inc
Original Assignee
Entegris Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Entegris Inc filed Critical Entegris Inc
Publication of JP2023534936A publication Critical patent/JP2023534936A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/405—Oxides of refractory metals or yttrium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31678—Of metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)
  • Inorganic Insulating Materials (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)

Abstract

炭素を含まない（すなわち、約０．１原子百分率未満の炭素）ＺｒドープＨｆＯ２膜が提供され、ここで、Ｚｒは原子百分率を単位として最大でＨｆと同じレベルまで可能である（すなわち、１％～６０％）。Ｚｒドーピングは、強誘電体メモリ（ＦｅＲＡＭ）に有用なナノメートルｍで積層されたＺｒＯ２膜及びＨｆＯ２膜によっても達成することができる。積層された膜は、約５～１０層のＨｆＯ２膜及びＺｒＯ２（すなわち、交互）膜で構成されており、その各々は、例えば、約１～約２ｎｍの厚さであり得、積層された膜は、合計で約５～１０ｎｍの厚さである。【選択図】図１

Description

本発明は、マイクロエレクトロニクスの分野に属する。特に、本発明は、二酸化ハフニウム膜、二酸化ジルコニウム膜、二酸化ハフニウムと二酸化ジルコニウムとの混合組成物、及び電極を備える、強誘電体メモリ材料及び構造の改善に関する。
特定の電子デバイスは、メモリ構造又はセルに情報を記憶する、及びメモリ構造又はセルから情報を取り出す能力を有する。そのようなメモリセルは、情報をビット単位で記憶するように構成されている。例えば、メモリセルは、論理１及び論理０を表す少なくとも２つの状態を有し得る。このように記憶された情報は、メモリセルの状態を判定することによって読み出され得る。そのようなセルは、１つ以上の論理回路とともにウエハ又はチップ上に集積され得る。
揮発性メモリの１つのタイプは、高速かつ大容量のデータ記憶を可能にするＤＲＡＭ構造である。不揮発性メモリ構造の例には、ＲＯＭ、フラッシュ構造、強誘電体構造（例えば、ＦｅＲＡＭデバイス及びＦｅＦＥＴデバイス）、及びＭＲＡＭ構造が含まれる。
強誘電体構造の場合、それらは、キャパシタ（例えば、ＦｅＲＡＭ）又はトランジスタ（ＦｅＦＥＴ）の形態で適合させることができ、情報は、構造内の強誘電体材料の特定の分極状態として記憶することができる。強誘電体材料及び構造の一例は、二酸化ジルコニウムと混合された二酸化ハフニウム等の遷移金属酸化物を利用する。
酸化ハフニウム及び酸化ジルコニウムで構成された誘電体膜は、一般に、有機金属ハフニウム及びジルコニウムジアルキルアミド前駆体を使用する原子層堆積及び／又は化学蒸着技術を用いて調製される。例えば、「Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｈａｆｎｉｕｍ ａｎｄ Ｚｉｒｃｏｎｉｕｍ Ｏｘｉｄｅｓ ｕｓｉｎｇ Ｍｅｔａｌ Ａｍｉｄｅ Ｐｒｅｃｕｒｓｏｒｓ」、Ｄｅｎｎｉｓ Ｍ．Ｈａｕｓｍａｎｎら、Ｃｈｅｍ．Ｍａｔｅｒ．２００２，１４，４３５０～４３５８を参照されたい。残念なことに、そのような方法論は、酸化ハフニウム／酸化ジルコニウム誘電体膜に漏れ及び電荷トラップ欠陥をもたらす低レベルの炭素汚染を有する誘電体膜をもたらす。これらの膜はまた、デバイス製造中の後続のプロセスステップ中に炭素を発生させ、それによって膜の特性を変える可能性がある。したがって、これらのレベルの炭素、したがってそれらの付随する欠点を有さないそのような誘電体膜を製造するための方法論が必要とされている。
要約すると、本発明は、炭素を含まない（すなわち、約０．１原子百分率未満の炭素）ＺｒドープＨｆＯ２膜を提供し、ここで、Ｚｒは、原子百分率を単位として最大でＨｆと同じレベルまで可能である（すなわち、前駆体の同時導入を介して約１％～約６０％、又は約４５％～約５５％若しくは約５０％）。Ｚｒドーピングはまた、強誘電体メモリ（ＦｅＲＡＭ）に有用なナノメートルで積層されたＺｒＯ２及びＨｆＯ２膜（Ｈｆと比較して１％～６０％のＺｒ）によって効果的に達成することができる。積層された膜は、約５～１０層のＨｆＯ２及びＺｒＯ２（すなわち、交互）膜で構成されており、その各々は、例えば、約１～約２ｎｍの厚さであり得、積層された膜は、合計で約５～２０ｎｍの厚さである。本発明の積層された膜は、ＭＩＭ（金属－絶縁体－金属）及びＭＩＳ（（金属－絶縁体－シリコン（又は他のチャネル））構造ベースの強誘電体メモリ用途に使用するための優れた強誘電体特性及び電気特性を示すことが期待される。このような不揮発性メモリは、一般に、高密度、低電力、高速スイッチング、低コスト、及び高耐久性を実現する。
本発明の積層された膜は、ＨｆＣｌ４（又はＨｆＢｒ４若しくはＨｆＩ４）及びＺｒＣｌ４（又はＺｒＢｒ４若しくはＺｒＩ４）、並びに共反応体としてオゾン、酸素、水、Ｎ２Ｏ、若しくはプラズマＯ２等の酸化性ガスを利用して、それぞれＨｆＯ２及びＺｒＯ２の高品質の炭素を含まない膜を堆積させる、ＡＬＤ型熱堆積技術を用いて調製することができる。
本発明はまた、約０．１原子百分率未満の炭素を有する酸化ハフニウム及び酸化ジルコニウム膜を堆積させるために、ＨｆＣｌ４、ＨｆＢｒ４、ＨｆＩ４、ＺｒＣｌ４、ＺｒＢｒ４、及びＺｒＩ４を使用するための方法論を提供する。さらに、そのような膜はまた、約０．１原子百分率未満の対応するハロゲン、例えば、塩素、臭素、又はヨウ素を含有し得る。
金属－絶縁体－金属（Ｍ－Ｉ－Ｍ）メモリデバイスの実施形態において、本発明の積層酸化ハフニウム／酸化ジルコニウム膜は、電極として、窒化チタン、ルテニウム、モリブデン、イリジウム、コバルト、タングステン、白金、又はイリジウム及びルテニウムの導電性酸化物のうちの少なくとも１つで構成された、頂部層及び底部層を有する。電極としての頂部層及び底部層は、同じ材料であってもなくてもよい。金属－絶縁体－半導体（Ｍ－Ｉ－Ｓ）メモリデバイスの実施形態において、積層酸化ハフニウム／酸化ジルコミウム膜は、窒化チタン、ルテニウム、モリブデン、イリジウム、コバルト、タングステン、白金、又はイリジウム及びルテニウムの導電性酸化物のうちの少なくとも１つで構成された電極として、半導体及び頂部層上に直接堆積され得る。
さらなる実施形態では、本発明の積層酸化ハフニウム／酸化ジルコニウム膜は、イリジウム又は酸化イリジウムで構成された少なくとも１つの外面をさらに備える。さらなる実施形態では、本発明の積層酸化ハフニウム／酸化ジルコニウム膜は、窒化チタンで構成された少なくとも１つの外面をさらに備える。
メモリ用途（ＦｅＲＡＭ）のためのＭ－Ｉ－Ｍ構造を形成するように適合された本発明の積層構造体の断面図である。 ＦｅＦＥＴ用途のためのＭ－Ｉ－Ｓ構造を形成するように適合された本発明の積層構造体の断面図である。
本発明の積層膜において、図１及び図２に描写するように、最初の、すなわち「開始」膜は、酸化ハフニウム又は酸化ジルコニウムのいずれかであり得、同様に、最終の、すなわち「仕上げ」膜は、酸化ハフニウム又は酸化ジルコニウムのいずれかであり得る。図１及び図２では、酸化ハフニウムが開始膜として描写されており、酸化ジルコニウムが仕上げ膜として描写されている。
図１及び図２において、濃い黒色層は金属層を示し、白色層は酸化ハフニウムの層を示し、灰色層（図１）は酸化ジルコニウム層を表し、薄い灰色層（図２）はシリコン層又は他のチャネル材料を含む層を示している。
一態様では、本発明は、酸化ハフニウム膜であって、酸化ハフニウム膜が、膜の合計原子百分率に基づいて、約１～約６０原子百分率の酸化ジルコニウムをドープしており、膜が、約０．１原子百分率未満の炭素及び約０．１原子百分率未満のハロゲンを含有する、酸化ハフニウム膜を提供する。他の実施形態では、膜は、約４５～５５、又は約５０原子百分率の酸化ジルコニウムをドープしている。
第２の態様において、本発明は、酸化ハフニウム及び酸化ジルコニウムの交互膜を備える積層膜であって、該積層膜が、厚さが約５～約１０ｎｍの厚さを有し、該積層膜が、約０．１原子百分率未満の炭素を有する、積層膜を提供する。
一実施形態では、頂部膜及び底部膜は酸化ハフニウムである。別の実施形態では、頂部膜及び底部膜は酸化ジルコニウムである。別の実施形態では、積層膜は、シリコン、アルミニウム、イットリウム、及びランタンから選択された少なくとも１つのドーパント元素をさらに含む。
図１で上述したように、積層膜（すなわち、強誘電体スタック）は、各側に金属層をさらに備え得る。特定の実施形態では、該金属層は、窒化チタン、ルテニウム、モリブデン、イリジウム、コバルト、タングステン、白金、又はイリジウム若しくはルテニウムの導電性酸化物で構成されている。
図２で上述したように、積層膜は、一方の側に金属層又は金属表面を、かつ他方の側にシリコン膜又はシリコン含有膜をさらに備え得る（例えば、Ｓｉ１－ｘＧｅｘであり、ここで、ｘは０より大きいが１未満であり、簡略化のために本明細書で「ＳｉＧｅ」と呼ばれる合金中の各元素の様々な割合を表す）。
さらなる実施形態では、本発明の積層酸化ハフニウム／酸化ジルコニウム膜は、イリジウム又は酸化イリジウムで構成された少なくとも１つの外面をさらに備える。
さらなる実施形態では、本発明の積層酸化ハフニウム／酸化ジルコニウム膜は、窒化チタン、ルテニウム、モリブデン、イリジウム、コバルト、タングステン、白金、又はイリジウム及びルテニウムの導電性酸化物のうちの少なくとも１つで構成された少なくとも１つの外面をさらに備える。一実施形態では、少なくとも１つの外面は、窒化チタンである。
一実施形態では、本発明の積層酸化ハフニウム／酸化ジルコニウム膜は、イリジウム及び酸化イリジウムのうちの少なくとも１つで構成された頂部層（すなわち、膜）、並びに／又は窒化チタン、イリジウム、若しくは酸化イリジウムのうちの少なくとも１つの底部層（すなわち、膜）を有し、いずれも、メモリスタックアセンブリ中の電極として使用される。
約０．１原子百分率未満の炭素を有する酸化ハフニウム及び酸化ジルコニウム膜は、蒸着（すなわち、熱）プロセスを利用することによって、基板、例えばマイクロ電子デバイス基板上に膜として堆積され得る。
特定の実施形態では、蒸着条件は、化学蒸着、パルス化学蒸着、及び原子層堆積として知られている反応条件を含む。パルス化学蒸着の場合、中間（不活性ガス）パージステップの有無にかかわらず、前駆体化合物及び共反応体の一連の交互パルスを利用して、膜厚を所望の終点まで構築することができる。
特定の実施形態では、上記の前駆体化合物のパルス時間（すなわち、基板に対する前駆体曝露の持続時間）は、約０．１～１０秒の範囲である。パージステップを利用する場合、持続時間は約１～４秒又は１～２秒である。他の実施形態では、共反応体のパルス時間は１～６０秒の範囲である。他の実施形態では、共反応体のパルス時間は約１～約１０秒の範囲である。
一実施形態では、蒸着条件は、約２５０℃～約７５０℃の温度及び約１～約１０００Ｔｏｒｒの圧力を含む。別の実施形態では、蒸着条件は、約２５０°～約６５０℃の温度を含む。
四塩化ハフニウム（又はヨウ化ハフニウム）及び四塩化ジルコニウム（又はヨウ化ジルコニウム）は、ＣＶＤ、デジタル（パルス）ＣＶＤ、ＡＬＤ、及びパルスプラズマプロセス等の任意の適切な蒸着技術によって高純度の二酸化ハフニウム及び二酸化ジルコニウム含有膜を形成するために採用され得る。そのような蒸着プロセスは、約２５０°～約５５０℃の堆積温度を利用して約２０オングストローム～約２０００オングストロームの厚さを有する膜を形成することによって、マイクロ電子デバイス上にそのような膜を形成するために利用することができる。
本発明のプロセスでは、上記化合物は、任意の適切な様式で、例えば、単一ウエハＣＶＤ、ＡＬＤ、及び／又はＰＥＣＶＤ若しくはＰＥＡＬＤチャンバ内で、又は複数のウエハを包有する炉内で、所望のマイクロ電子デバイス基板と反応させてもよい。
あるいは、本発明のプロセスは、ＡＬＤ又はＡＬＤに類似したプロセスとして行うことができる。本明細書で使用される場合、「ＡＬＤ又はＡＬＤに類似した」という用語は、（ｉ）ハフニウム又はジルコニウム前駆体化合物（Ｉ）及び酸化性ガスを含む各反応体が、単一ウエハＡＬＤ反応器、セミバッチＡＬＤ反応器、又はバッチ炉ＡＬＤ反応器等の反応器内に順次導入される、又は（ｉｉ）反応器の異なる区画に基板を移動又は回転させることにより、前駆体化合物及び酸化性ガスを含む各反応体が基板又はマイクロ電子デバイス表面に曝露されて、各区画が不活性ガスカーテンによって分離される、すなわち空間ＡＬＤ反応器又はロール・ツー・ロールＡＬＤ反応器である、プロセスを指す。
上記のように、蒸着プロセスは、基板をＯ２、Ｏ３、Ｎ２Ｏ、水蒸気、アルコール、又は酸素プラズマ等の酸化性ガスに曝露することを伴うステップをさらに含む。特定の実施形態では、酸化性ガスには、アルゴン、ヘリウム、窒素、又はそれらの組合せ等の不活性キャリアガスがさらに含まれる。
本明細書に開示される堆積方法は、１つ以上のパージガスを伴い得る。未消費の反応体及び／又は反応副生成物をパージして取り除くために使用されるパージガスは、前駆体と反応しない不活性ガスである。例示的なパージガスには、アルゴン、窒素、ヘリウム、ネオン、水素、及びそれらの混合物が含まれるが、これらに限定されない。特定の実施形態では、窒素又はアルゴン等のパージガスが約１０～約２０００ｓｃｃｍの範囲の流量で約０．１～１０００秒間反応器内に供給され、それによって未反応材料及び反応器内に残留し得る任意の副生成物をパージする。
前駆体化合物及び酸化性ガスのうちの少なくとも一方にエネルギーを印加して反応を誘導し、マイクロ電子デバイス基板上に二酸化ハフニウム膜又は二酸化ジルコニウム膜を形成する。そのようなエネルギーは、熱、パルス熱、プラズマ、パルスプラズマ、ヘリコンプラズマ、高密度プラズマ、誘導結合プラズマ、Ｘ線、電子ビーム、光子、リモートプラズマ法、及びそれらの組合せによって提供され得るが、これらに限定されない。特定の実施形態では、二次ＲＦ周波数源を使用して、基板表面のプラズマ特性を改質することができる。堆積がプラズマを伴う実施形態では、プラズマ生成プロセスは、プラズマが反応器内で直接生成される直接プラズマ生成プロセス、又は代替的に、プラズマが反応ゾーン及び基板の「リモート」で生成され反応器内に供給されるリモートプラズマ生成プロセスを含み得る。
一実施形態では、膜は、原子層堆積技術を用いて、例えば、ＡＳＭ Ｐｕｌｓａｒ（登録商標）ＸＰ ＡＬＤ反応器を利用して堆積される。例として、堆積プロセスは、以下の条件下で行うことができる。
ＨｆＣｌ４（又はＺｒＣｌ４）アンプル温度＝１７０℃
Ｈ２Ｏアンプル温度＝１８～２０℃
圧力＝２～３Ｔｏｒｒ
流量＝４００～６００ｓｃｃｍ（ＨｆＣｌ４（又はＺｒＣｌ４）を通して１００～２００）アンプル
基板（すなわち、チャンバ）温度（Ｔ基板）＝３００℃
ＨｆＣｌ４（又はＺｒＣｌ４）パルス＝０．５～１秒
Ｈ２０パルス＝０．１～０．２秒
原子層堆積法の別の例では、ＨｆＣｌ４（又はＺｒＣｌ４）を、以下の条件下で３００ｍｍのベアシリコンウエハ上に堆積させることができる。
Figure 2023534936000002
上記のように、他の実施形態では、この方法論を利用してそのように形成された膜はまた、ヨウ素、臭化物、及び塩素等の約０．１原子百分率未満のハロゲンを有する。
したがって、さらなる態様では、本発明は、ＨｆＣｌ４、ＨｆＢｒ４、又はＨｆＩ４を使用して基板上に酸化ハフニウム膜を堆積させる方法を提供し、該膜は、約０．１原子百分率未満の炭素を有し、方法は、反応ゾーン内の蒸着条件下で、基板を（ｉ）ＨｆＣｌ４、ＨｆＢｒ４、又はＨｆＩ４、及び（ｉｉ）酸化性ガスに交互に曝露することを含む。一実施形態では、膜は、約０．１原子百分率未満のハロゲンを有する。
さらなる態様では、本発明は、ＺｒＣｌ４、ＺｒＢｒ４、又はＺｒＩ４を使用して基板上に酸化ジルコニウム膜を堆積させる方法を提供し、該膜は、約０．１原子百分率未満の炭素を有し、方法は、反応ゾーン内の蒸着条件下で、基板を（ｉ）ＺｒＣｌ４、ＺｒＢｒ４、又はＺｒＩ４、及び（ｉｉ）酸化性ガスに交互に曝露することを含む。別の実施形態では、膜は、約０．１原子百分率未満のハロゲンを有する。
四塩化ハフニウム（及び四ヨウ化ハフニウム）及び四塩化ジルコニウム（及びヨウ化ジルコニウム）が室温で固体である限りにおいて、Ｅｎｔｅｇｒｉｓ，Ｉｎｃ．によって販売されているＰｒｏＥ－Ｖａｐ（登録商標）１００送達システム等の貯蔵送達デバイスが有利に利用され得る。参照により本明細書に組み込まれる、米国特許第１０，４６５，２８６号明細書、第１０，３９２，７００号明細書、第１０，３８５，４５２号明細書、第９，４６９，８９号明細書、及び第９，００４，４６２号明細書も参照されたい。したがって、これらのような二重固体送達システムを備える構成は、二酸化ハフニウム及び二酸化ジルコニウムを交互に堆積させることによって、上述のような積層膜を調製するための蒸着プロセスにおいて利用することができる。
本発明は、その特定の実施形態を特に参照して詳細に説明されているが、本発明の趣旨及び範囲内で変形及び修正が影響を受け得ることが理解されよう。

Claims (18)

  1. 酸化ハフニウム膜であって、前記酸化ハフニウム膜が、前記膜の合計原子百分率に基づいて、約１～約６０原子百分率の酸化ジルコニウムをドープしており、前記膜が、約０．１原子百分率未満の炭素及び約０．１原子百分率未満のハロゲンを含有する、酸化ハフニウム膜。
  2. 前記膜が、約４５～約５５原子百分率の酸化ジルコニウムをドープしている、請求項１に記載の膜。
  3. 酸化ハフニウム及び酸化ジルコニウムの交互膜を備える積層膜であって、前記積層膜が、厚さが約５～約１０ｎｍの厚さを有し、前記積層膜が、約０．１原子百分率未満の炭素を有する、積層膜。
  4. 頂部膜及び底部膜が、酸化ハフニウムである、請求項３に記載の積層膜。
  5. 頂部膜及び底部膜が、酸化ジルコニウムである、請求項３に記載の積層膜。
  6. シリコン、アルミニウム、イットリウム、及びランタンから選択された少なくとも１つのドーパント元素をさらに含む、請求項３に記載の積層膜。
  7. 前記積層膜が、各側に金属層をさらに備える、請求項３に記載の積層膜。
  8. 前記金属層が、窒化チタン、ルテニウム、モリブデン、イリジウム、コバルト、タングステン、白金、又はイリジウム及びルテニウムの導電性酸化物のうちの少なくとも１つで構成されている、請求項７に記載の積層膜。
  9. 前記積層膜が、一方の側に金属表面を、かつ他方の側にシリコン含有膜をさらに備える、請求項３に記載の積層膜。
  10. イリジウム又は酸化イリジウムで構成された少なくとも１つの外面をさらに備える、請求項３に記載の積層膜。
  11. 前記積層膜が、窒化チタンで構成された少なくとも１つの外面をさらに備える、請求項３に記載の積層膜。
  12. 前記積層膜が、イリジウム及び酸化イリジウムのうちの少なくとも１つで構成された頂部層と、窒化チタンの底部層と、を有する、請求項３に記載の積層膜。
  13. 前記積層膜が、一方の側に金属層又は金属表面を、かつ他方の側にシリコン膜又はシリコン含有膜をさらに備える、請求項３に記載の積層膜。
  14. 前記シリコン含有膜が、ＳｉＧｅである、請求項１３に記載の積層膜。
  15. ＨｆＣｌ４、ＨｆＢｒ４、又はＨｆＩ４を使用して基板上に酸化ハフニウム膜を堆積させる方法であって、前記膜が、約０．１原子百分率未満の炭素を有し、前記方法が、反応ゾーン内の蒸着条件下で、基板を（ｉ）ＨｆＣｌ４、ＨｆＢｒ４、又はＨｆＩ４、及び（ｉｉ）酸化性ガスに交互に曝露することを含む、方法。
  16. 前記膜が、約０．１原子百分率未満のハロゲンを有する、請求項１５に記載の方法。
  17. ＺｒＣｌ４、ＺｒＢｒ４、又はＺｒＩ４を使用して基板上に酸化ジルコニウム膜を堆積させる方法であって、前記膜が、約０．１原子百分率未満の炭素を有し、前記方法が、反応ゾーン内の蒸着条件下で、基板を（ｉ）ＺｒＣｌ４、ＺｒＢｒ４、又はＺｒＩ４、及び（ｉｉ）酸化性ガスに交互に曝露することを含む、方法。
  18. 前記膜が、約０．１原子百分率未満のハロゲンを有する、請求項１７に記載の方法。
JP2023502601A 2020-07-16 2021-07-14 強誘電体メモリのための炭素を含まない積層された酸化ハフニウム／酸化ジルコニウム膜 Pending JP2023534936A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202063052722P 2020-07-16 2020-07-16
US63/052,722 2020-07-16
PCT/US2021/041621 WO2022015850A1 (en) 2020-07-16 2021-07-14 Carbon-free laminated hafnium oxide/zirconium oxide films for ferroelectric memories

Publications (1)

Publication Number Publication Date
JP2023534936A true JP2023534936A (ja) 2023-08-15

Family

ID=79292849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023502601A Pending JP2023534936A (ja) 2020-07-16 2021-07-14 強誘電体メモリのための炭素を含まない積層された酸化ハフニウム／酸化ジルコニウム膜

Country Status (7)

Country Link
US (1) US20220020862A1 (ja)
EP (1) EP4182966A1 (ja)
JP (1) JP2023534936A (ja)
KR (1) KR20230038542A (ja)
CN (1) CN115968501A (ja)
TW (1) TWI803905B (ja)
WO (1) WO2022015850A1 (ja)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6060755A (en) * 1999-07-19 2000-05-09 Sharp Laboratories Of America, Inc. Aluminum-doped zirconium dielectric film transistor structure and deposition method for same
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
JP4614639B2 (ja) * 2002-06-10 2011-01-19 アイメック Ｈｆ含有組成物の誘電率（ｋ値）増進
US7393736B2 (en) * 2005-08-29 2008-07-01 Micron Technology, Inc. Atomic layer deposition of Zrx Hfy Sn1-x-y O2 films as high k gate dielectrics
US20080087890A1 (en) * 2006-10-16 2008-04-17 Micron Technology, Inc. Methods to form dielectric structures in semiconductor devices and resulting devices
US7772073B2 (en) * 2007-09-28 2010-08-10 Tokyo Electron Limited Semiconductor device containing a buried threshold voltage adjustment layer and method of forming
US8866121B2 (en) * 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
CN104528823B (zh) * 2015-01-06 2018-03-23 武汉拓柏仕科技有限公司 一种氧化锆粉体、其制品及制备方法
US10790149B2 (en) * 2018-07-26 2020-09-29 Tokyo Electron Limited Method of forming crystallographically stabilized ferroelectric hafnium zirconium based films for semiconductor devices

Also Published As

Publication number Publication date
KR20230038542A (ko) 2023-03-20
TWI803905B (zh) 2023-06-01
US20220020862A1 (en) 2022-01-20
WO2022015850A1 (en) 2022-01-20
CN115968501A (zh) 2023-04-14
EP4182966A1 (en) 2023-05-24
TW202212550A (zh) 2022-04-01

Similar Documents

Publication Publication Date Title
US7396719B2 (en) Method of forming high dielectric film using atomic layer deposition and method of manufacturing capacitor having the high dielectric film
TWI423334B (zh) 作為閘極介電質之經Ｚｒ取代ＢａＴｉＯ3膜之原子層沈積（ＡＬＤ）
JP4823260B2 (ja) 原子層蒸着法を用いた薄膜形成方法
JP4700181B2 (ja) 原子層蒸着法を用いた薄膜形成方法
US8405167B2 (en) Hafnium tantalum titanium oxide films
US7183186B2 (en) Atomic layer deposited ZrTiO4 films
US6576053B1 (en) Method of forming thin film using atomic layer deposition method
KR100542736B1 (ko) 원자층 증착법을 이용한 산화막의 형성방법 및 이를이용한 반도체 장치의 캐패시터 형성방법
US7491654B2 (en) Method of forming a ZrO2 thin film using plasma enhanced atomic layer deposition and method of fabricating a capacitor of a semiconductor memory device having the thin film
CN100481461C (zh) 具有纳米复合电介质结构的电容器及其制造方法
US7682899B2 (en) Method of manufacturing semiconductor device
US7446053B2 (en) Capacitor with nano-composite dielectric layer and method for fabricating the same
JP2000058777A (ja) 原子層蒸着方法で形成したアルミナ／アルミニウムナイトライド複合誘電体膜を持つキャパシタとその製造方法
US20080182427A1 (en) Deposition method for transition-metal oxide based dielectric
TW200427858A (en) Atomic layer deposition of high k dielectric films
US20050170566A1 (en) Thin film structure, capacitor, and methods for forming the same
KR20020079561A (ko) 반도체 집적 회로 장치 및 그 제조 방법
KR100968427B1 (ko) 불순물이 도핑된 유전막을 포함하는 캐패시터 및 그 제조방법
US20040126983A1 (en) Method for forming capacitor in semiconductor device
TWI803905B (zh) 用於鐵電記憶體之無碳的疊層氧化鉿/氧化鋯膜
KR20000027836A (ko) 반도체장치의 캐퍼시터 형성방법
KR20020002156A (ko) 커패시터 제조방법
Ahn et al. Zr-substituted BaTiO 3 films

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230329

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230329

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240409