JP2023533709A

JP2023533709A - 拡張された離散－時間フィードフォワード等化器

Info

Publication number: JP2023533709A
Application number: JP2023500004A
Authority: JP
Inventors: マニアンアビシェク; コッティルヴァラッピルヴィジャヤンアシュウィン; レーンアミット; ロシャンザミルアシュカン
Original assignee: テキサスインスツルメンツインコーポレイテッド
Priority date: 2020-06-29
Filing date: 2021-06-29
Publication date: 2023-08-04
Also published as: WO2022006030A1; US20210409246A1; DE112021003481T5; CN115552853A; US11539555B2

Abstract

Ｎタップフィードフォワード等化器（ＦＥＥ）（１００）が、並列に共に結合されるＮ個のＦＦＥタップのセットと、（Ｎ－１）番目のＦＦＥタップとＮ番目のＦＦＥタップとの間に結合されるフィルタ（１４０）と、Ｎ個のＦＦＥタップのセットの出力に結合される加算器とを含む。各ＦＦＥタップは、固有の時間遅延信号を生成する固有のサンプルアンホールド（Ｓ／Ｈ）回路（１２０、１３０、１５０）と、固有の時間遅延信号に基づいて固有の相互コンダクタンス出力を生成する固有の相互コンダクタンス段（１２５、１３５、１５５）とを含む。フィルタは、ＮタップＦＦＥに、Ｎタップよりも大きい挙動を持たせる。幾つかの例において、フィルタが、Ｎよりも高次の係数がＮ番目の係数とは逆極性を有するようにする１次ハイパスフィルタである。幾つかの例において、フィルタがＮよりも高次の係数がＮ番目の係数と同じ極性を有するようにする１次ローパスフィルタである。

Description

等化は、チャネル誘導符号間干渉（ＩＳＩ）を補償し、シグナルインテグリティを改善するために、送信機又は受信機のいずれかにおいて電気信号を調整する処理である。フィードフォワード等化（ＦＦＥ）は、信号のインパルス及び周波数応答を調節するようにプログラムされた一連のタップ重みで有限インパルス応答（ＦＩＲ）フィルタを用いる一般的な等化技術である。ＦＦＥの性能は、実装されるタップの数に対応する。しかしながら、ＦＦＥタップは大量の電力を消費する可能性があり、そのため、ＦＦＥの性能を改善することは、電力消費の増加という犠牲を伴う。

フィードフォワード等化器（ＦＦＥ）が、並列に共に結合されるＮ個のＦＦＥタップのセットと、（Ｎ－１）番目のＦＦＥタップとＮ番目のＦＦＥタップとの間に結合されるフィルタと、Ｎ個のＦＦＥタップのセットの出力に結合される加算器とを含む。各ＦＦＥタップは、固有の時間遅延信号を生成する固有のサンプルアンドホールド（Ｓ／Ｈ）回路と、固有の時間遅延信号に基づいて固有の相互コンダクタンス出力を生成するように構成される固有の相互コンダクタンス段とを含む。（Ｎ－１）番目のＦＦＥタップとＮ番目のＦＦＥタップとの間に結合されたフィルタは、ＦＦＥに、Ｎ個のタップより大きい挙動を持たせる。

幾つかの実装において、フィルタは１次ハイパスフィルタであり、Ｎよりも大きい係数は、Ｎ番目の係数と反対の極性を有する。幾つかの実装において、フィルタは１次ローパスフィルタであり、Ｎよりも大きい係数は、Ｎ番目の係数と同じ極性を有する。幾つかの実装において、特定のＦＦＥタップにおける特定のＳ／Ｈ回路が、第１のトラックアンドホールド（Ｔ/Ｈ）回路と第２のＴ／Ｈ回路とを含む。第１及び第２のＴ／Ｈ回路のうちの少なくとも一方が、プリアンプとスイッチド・エミッタ・フォロワとを含むことができる。

幾つかの例において、プリアンプはディジェネレーションコンデンサを含み、ディジェネレーションコンデンサの静電容量は、プリアンプの帯域幅を拡張するように選択される。幾つかの例において、第１及び第２のＴ／Ｈ回路のうちの少なくとも一方が、プリアンプとスイッチド・エミッタ・フォロワとの間に結合されるフィードフォワードコンデンサを含む。フィードフォワードコンデンサの静電容量は、ホールドモードフィードスルーを低減するように選択される。Ｎ番目のＳ／Ｈ回路の場合、第１のＴ／Ｈ回路のプリアンプは、（Ｎ－１）番目のＦＦＥタップとフィルタリングコンデンサなどのＮ番目のＦＦＥタップとの間に結合されるフィルタを含むことができる。

ここから
種々の例の詳細な説明のため、ここで、下記のように添付の図面を参照する。

拡張タップを備えるフィードフォワード等化器を図示する。

理想的な３タップフィードフォワード等化器における様々なフィルタに対するサンプルパルス応答を例示するグラフを示す。

図１に示されるフィードフォワード等化器に含まれるサンプルアンドホールド回路に用いられるトラックアンドホールド増幅器を図示する。図１に示されるフィードフォワード等化器に含まれるサンプルアンドホールド回路に用いられるトラックアンドホールド増幅器を図示する。

説明されるＮタップフィードフォワード等化器は、Ｎ番目のサンプルアンドホールド（Ｓ／Ｈ）回路の前に受動フィルタを含むことによって、Ｎタップフィードフォワード等化器より大きい挙動を有することができる。フィルタは、ポストカーソルタップにおいて適切な大きさのテールを作成して、Ｎ個よりも大きいタップを模倣する。フィルタは受動であるため、付加的な電力を消費しない。フィルタが１次ハイパスフィルタである場合、Ｎよりも高次の係数は、Ｎ番目の係数とは逆の極性を有する。フィルタが１次ローパスフィルタである場合、Ｎよりも高次の係数は、Ｎ番目の係数と同じ極性を有する。フィルタは、任意の適切な次数のフィルタとすることができる。幾つかの例において、Ｎ番目のＳ／Ｈ回路のマスタートラックアンドホールド（Ｔ/Ｈ）回路のプリアンプはフィルタを含む。

図１は、拡張タップを備えるフィードフォワード等化器１００を図示する。フィードフォワード等化器１００は、サンプルアンドホールド（Ｓ／Ｈ）回路１２０、１３０、１５０と、プログラマブルフィルタ１４０と、相互コンダクタンス段１２５、１３５、１５５と、抵抗器ＲＬとを含む。Ｓ／Ｈ回路１２０、１３０、１５０は、クロック信号ＣＬＫ１１０を受信する。Ｓ／Ｈ回路１２０はまた、入力信号Ｖｉｎ１０５を受信する。Ｓ／Ｈ回路１２０の出力は、相互コンダクタンス段１２５及びＳ／Ｈ回路１３０に提供される。Ｓ／Ｈ回路１３０の出力は、相互コンダクタンス段１３５及びフィルタ１４０に提供される。フィルタ１４０の出力は、Ｓ／Ｈ回路１５０に提供される。Ｓ／Ｈ回路１５０の出力は、相互コンダクタンス段１５５に提供される。

相互コンダクタンス段１２５、１３５、及び１５５の出力は、抵抗器ＲＬに結合され、抵抗器ＲＬは供給電圧レールＶｃｃ１１５に更に結合される。出力信号Ｖｏｕｔ１６０はノードに提供され、そこで、相互コンダクタンス段１２５、１３５、及び１５５の出力が抵抗器ＲＬに結合される。Ｓ／Ｈ回路１２０及び相互コンダクタンス段１２５はプレカーソルタップを含み、Ｓ／Ｈ回路１３０及び相互コンダクタンス段１３５はメインタップを含み、Ｓ／Ｈ回路１５０及び相互コンダクタンス段１５５はポストカーソルタップを含む。この例では、フィードフォワード等化器１００はＮタップフィードフォワード等化器であり、Ｎは３に等しい。しかしながら他の例において、フィードフォワード等化器１００は、付加的なＳ／Ｈ回路を含むことによって４つ以上のタップを有することができる。

Ｎタップフィードフォワード等化器１００は、フィルタ１４０を有するポストカーソルタップにおいて適切な大きさのテールを生成することによって、Ｎタップより多い挙動を有するように拡張することができる。フィルタ１４０は、フィードフォワード等化器１００にフィルタ１４０を含めることがフィードフォワード等化器１００の電力消費を実質的に変化させないように、受動フィルタとすることができる。フィルタ１４０が１次ローパスフィルタである場合、Ｎより高次の係数は、Ｎ番目の係数と同じ極性を有する。フィルタ１４０が一次ハイパスフィルタである場合、Ｎより高次の係数は、Ｎ番目の係数と逆の極性を有する。フィルタ１４０は、可変抵抗器、コンデンサ、並びに抵抗器及びコンデンサのネットワークを用いてプログラム可能にすることができ、また、スイッチを用いて、ネットワークを結合及び結合解除することができる。

図２は、図１に示される理想的な３タップフィードフォワード等化器１００における様々なフィルタに対するサンプルパルス応答を図示するグラフ２００を示す。時間２１０におけるパルスはプレカーソルタップに対応する。時間２２０におけるパルスはメインタップに対応する。時間２３０におけるパルスは第１のポストカーソルタップに対応する。サンプル応答２４０は１次ハイパスフィルタ１４０に対応し、３よりも高次の係数は、第３の係数とは逆の極性を有する。サンプル応答２５０は、付加的なタップなしで、１に等しい伝達関数を有するフィルタ１４０に対応する。サンプル応答２６０は１次ローパスフィルタ１４０に対応し、３よりも高次の係数は第３の係数と同じ極性を有する。

フィルタ１４０は、所望のフィルタリング挙動を得るために、任意の次数のフィルタとすることができる。フィルタ１４０が一次ローパスフィルタである例において、Ｎ番目の係数ｃｔａｐ（Ｎ）は下記のように表すことができる。

ここで、Ｇｍ（Ｎ）は、Ｎ番目のタップの相互コンダクタンス段の利得を表し、ＲＬは抵抗器ＲＬの抵抗を表し、Ｔｂは、入力信号Ｖｉｎ１０５のためのビット期間を表し、τはフィルタ１４０のための時定数を表す。フィルタ１４０の時定数τは、チャネル損失特性に基づいて選択することができる。ｎがＮより大きい高次係数ｃｔａｐ（ｎ）は、下記のように表すことができる。

フィルタ１４０が一次ハイパスフィルタである例において、Ｎ番目の係数ｃｔａｐ（Ｎ）は、下記のように表すことができる。

ここで、Ｇｍ（Ｎ）は、Ｎ番目のタップの前の相互コンダクタンス段の利得を表す。ｎがＮより大きい高次係数ｃｔａｐ（ｎ）は、下記のように表すことができる。

図３Ａ～図３Ｂは、図１に示されるフィードフォワード等化器１００に含まれるＳ／Ｈ回路１２０、１３０、及び１５０などのＳ／Ｈ回路で用いるための、例示のトラックアンドホールド（Ｔ/Ｈ）増幅器３００を示す。Ｔ／Ｈ増幅器３００は、２つのスイッチド・エミッタ・フォロワ３５０Ａ～Ｂを備えるプリアンプ３４０を含む。図３Ａにおいて、プリアンプ３４０は、ディジェネレーション抵抗器Ｒと並行して、ディジェネレーションコンデンサＣｓ３６０Ａを含んでおり、プリアンプ３４０は、およそ、

のポールを示す。ここで、Ｃ１は、スイッチド・エミッタ・フォロワ３５０Ａ又は３５０Ｂの入力容量、及びおよそ、

のポールを表す。ここで、ＧｍはトランジスタＱ１及びＱ２の相互コンダクタンスを表す。プリアンプ３４０は、

でゼロを示す。Ｃｓ３６０Ａの静電容量は、

におけるゼロが、

でポールを相殺し、Ｔ／Ｈ増幅器３００Ａの帯域幅を拡張するように選択することができる。フィードフォワードコンデンサＣｆ３７０Ａ～Ｂは、それぞれ、プリアンプタ３４０とスイッチド・エミッタ・フォロワ３５０Ａ～Ｂの間に結合され、それぞれ、トランジスタＱＥＦ１、２のベース・エミッタ静電容量の影響を対向することにより、ホールドモードフィードスルーを相殺又は削減する。

図３Ｂは、Ｓ／Ｈ回路１５０のためのマスターＴ／Ｈ増幅器を図示し、これは、フィルタ１４０のフィルタリング挙動を組み込み、別個のフィルタリング回路１４０の必要性をなくすように、プリアンプ３４０が再構成され得る。一構成において、マスターＴ／Ｈ増幅器３００Ｂ内のプリアンプ３４０は、ディジェネレーションコンデンサＣｓ３６０Ｂを省く。別の構成において、マスターＴ／Ｈ増幅器３００Ｂ内のプリアンプ３４０は、ディジェネレーションコンデンサＣｓ３６０Ｂと、フィードフォワードコンデンサＣｆ３７０Ａ～Ｂ間に接続される付加的なコンデンサＣＬ３８０とを含む。両方の構成において、プリアンプ３４０は、Ｓ／Ｈ回路１５０のためのマスターＴ／Ｈ増幅器の一部に加えて、フィルタ１４０として作用する。

「結合する」という用語は、本明細書全体を通して用いられている。この用語は、本記載と一貫する機能的関係を可能にする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが或る行為を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例において、デバイスＡはデバイスＢに結合され、又は第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能関係を実質的に変化させない場合にデバイスＢがデバイスＡによって生成される制御信号を介してデバイスＡによって制御されるように、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims

フィードフォワード等化器（ＦＦＥ）であって、
並列に共に結合されるＮ個のＦＦＥタップのセットであって、前記Ｎ個のＦＦＥタップの各ＦＦＥタップが、
固有の時間遅延信号を生成するように構成される固有のサンプルアンドホールド（Ｓ／Ｈ）回路と、
前記固有の時間遅延信号に基づいて固有の相互コンダクタンス出力を生成するように構成される固有の相互コンダクタンス段と、
を含む、前記Ｎ個のＦＦＥタップのセットと、
（Ｎ－１）番目のＦＦＥタップとＮ番目のＦＦＥタップとの間に結合されるフィルタと、
前記Ｎ個のＦＦＥタップのセットの出力に結合される加算器と、
を含む、ＦＦＥ。
請求項１に記載のＦＦＥであって、Ｎより大きい係数がＮ番目の係数と反対の極性を有するように、前記フィルタが１次ハイパスフィルタを含む、ＦＦＥ。
請求項１に記載のＦＦＥであって、Ｎより大きい係数がＮ番目の係数と同じ極性を有するように、前記フィルタが１次ローパスフィルタを含む、ＦＦＥ。
請求項１に記載のＦＦＥであって、特定のＦＦＥタップにおける特定のＳ／Ｈ回路が、第１のトラックアンドホールド（Ｔ/Ｈ）回路及び第２のＴ／Ｈ回路を含む、ＦＦＥ。
請求項４に記載のＦＦＥであって、前記特定のＳ／Ｈ回路内の前記第１及び第２のＴ／Ｈ回路のうちの少なくとも一方が、プリアンプと、スイッチド・エミッタ・フォロワとを含む、方法。
請求項５に記載のＦＦＥであって、前記プリアンプがディジェネレーションコンデンサを含み、前記ディジェネレーションコンデンサの静電容量が、前記プリアンプの帯域幅を拡張するように選択される、ＦＦＥ。
請求項５に記載のＦＦＥであって、前記第１及び第２のＴ／Ｈ回路のうちの前記少なくとも一方が、前記プリアンプと前記スイッチド・エミッタ・フォロワとの間に結合されるフィードフォワードコンデンサを更に含み、前記フィードフォワードコンデンサの静電容量が、ホールドモードフィードスルーを低減するように選択される、ＦＦＥ。
請求項５に記載のＦＦＥであって、前記特定のＦＦＥタップが前記Ｎ番目のＦＦＥタップであり、前記特定のＳ／Ｈ回路がＮ番目のＳ／Ｈ回路であり、前記第１及び第２のＴ／Ｈ回路のうちの前記少なくとも一方が前記第１のＴ／Ｈ回路であり、前記プリアンプが更に、前記（Ｎ－１）番目のＦＦＥタップと前記Ｎ番目のＦＦＥタップとの間に結合される前記フィルタを含む、ＦＦＥ。
請求項８に記載のＦＦＥであって、前記プリアンプがフィルタリングコンデンサを含む、ＦＦＥ。
装置であって、
直列に結合されるＮ個のサンプルアンドホールド（Ｓ／Ｈ）回路のセットと、
（Ｎ－１）番目のＳ／Ｈ回路とＮ番目のＳ／Ｈ回路との間に結合されるフィルタと、
Ｎ個の相互コンダクタンス段のセットであって、各相互コンダクタンス段が、前記Ｎ個のＳ／Ｈ回路内の固有のＳ／Ｈ回路の出力に結合される、前記相互コンダクタンス段のセットと、
前記Ｎ個の相互コンダクタンス段の出力に結合される加算器と、
を含む、装置。
請求項１０に記載の装置であって、Ｎより大きい係数がＮ番目の係数と反対の極性を有するように、前記フィルタが１次ハイパスフィルタを含む、装置。
請求項１０に記載の装置であって、Ｎよりも大きい係数がＮ番目の係数と同じ極性を有するように、前記フィルタが１次ローパスフィルタを含む、装置。
請求項１０に記載の装置であって、前記Ｎ個のＳ／Ｈ回路のセット内のＳ／Ｈ回路がトラックアンドホールド（Ｔ/Ｈ）回路を含む、機器。
請求項１０に記載の装置であって、前記Ｔ／Ｈ回路が、
前記Ｔ／Ｈ回路の入力に結合されるプリアンプと、
前記プリアンプの出力及びＴ／Ｈ回路の出力に結合されるスイッチド・エミッタ・フォロワと、
を含む、装置。
請求項１４に記載の装置であって、前記プリアンプがディジェネレーションコンデンサを含み、前記Ｔ／Ｈ回路が更に、前記プリアンプと前記スイッチド・エミッタ・フォロワとの間に結合されるフィードフォワードコンデンサを含む、装置。
請求項１４に記載の装置であって、前記Ｓ／Ｈ回路が前記Ｎ番目のＳ／Ｈ回路であり、前記プリアンプが前記フィルタを更に含む、装置。
フィードフォワード等化器（ＦＦＥ）であって、
入力信号及びクロック信号を受信し、第１のリタイミングされた信号を出力するように構成される第１のサンプルアンドホールド（Ｓ／Ｈ）回路と、
前記第１のリタイミングされた信号を受信し、第１の重み付けされた信号を出力するように構成される第１の増幅器と、
前記第１のリタイミングされた信号及び前記クロック信号を受信し、第２のリタイミングされた信号を出力するように構成される第２のＳ／Ｈ回路と、
前記第２のリタイミングされた信号を受信し、第２の重み付けされた信号を出力するように構成される第２の増幅器と、
前記第２のリタイミングされた信号を受信し、フィルタリングされた信号を出力するように構成されるフィルタと、
前記フィルタリングされた信号及び前記クロック信号を受信し、第３のリタイミングされた信号を出力するように構成される第３のＳ／Ｈ回路と、
前記第３のリタイミングされた信号を受信し、第３の重み付けされた信号を出力するように構成される第３の増幅器と、
前記第１、第２、及び第３の重み付けされた信号を組み合わせるように構成される加算器と、
を含むＦＦＥ。
請求項１７に記載のＦＦＥであって、前記ＦＦＥの等化が３タップよりも大きくなるように、前記フィルタが１次ハイパスフィルタを含み、第３の係数を超える高次係数が前記第３の係数とは反対の極性を有する、ＦＦＥ。
請求項１７に記載のＦＦＥであって、前記ＦＦＥの等化が３タップよりも大きくなるように、前記フィルタが１次ローパスフィルタを含み、第３の係数を超える高次係数が前記第３の係数と同じ極性を有する、ＦＦＥ。
請求項１７に記載のＦＦＥであって、前記第３のＳ／Ｈ回路が、マスタートラックアンドホールド（Ｔ/Ｈ）回路及びスレーブＴ／Ｈ回路を含む、方法。
請求項２０に記載のＦＦＥであって、前記マスターＴ／Ｈ回路が、
前記フィルタを含むプリアンプと、
スイッチド・エミッタ・フォロワと、
を含む、方法。
請求項２１に記載のＦＦＥであって、前記プリアンプがディジェネレーションコンデンサを更に含み、前記マスターＴ／Ｈ回路が更に、前記プリアンプと前記スイッチド・エミッタ・フォロワとの間に結合されるフィードフォワードコンデンサを含む、ＦＦＥ。