JP2023531481A - メモリデバイスおよびその消去動作 - Google Patents

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Abstract

いくつかの態様では、メモリデバイスは、メモリセルの複数の行を含むメモリセルのアレイと、メモリセルの複数の行にそれぞれ結合された複数のワード線と、複数のワード線に結合され、メモリセルの複数の行のうちのメモリセルの選択された行に対する消去動作を実行するように構成された周辺回路とを含む。メモリセルの選択された行は、選択されたワード線に結合される。消去動作を実行するために、周辺回路が、メモリセルの複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線を第1の時間期間内に初期電圧から放電電圧まで放電し、第1の時間期間の後の第2の時間期間において選択されないワード線をフローティングにするように構成される。

Description

本開示は、メモリデバイスおよびその動作方法に関する。
フラッシュメモリは、電子的に消去され、再プログラムされ得る、低コスト、高密度、不揮発性ソリッドステート記憶媒体である。フラッシュメモリは、NORフラッシュメモリとNANDフラッシュメモリとを含む。各メモリセルのしきい値電圧を所望のレベルに変更するために、読み出し、プログラム(書き込み)、および消去などの様々な動作が、フラッシュメモリによって実行され得る。NANDフラッシュメモリに対して、消去動作はブロックレベルで実行され得、プログラム動作はページレベルで実行され得、読み出し動作はセルレベルで実行され得る。
一態様では、メモリデバイスは、メモリセルの複数の行を含むメモリセルのアレイと、メモリセルの複数の行にそれぞれ結合された複数のワード線と、複数のワード線に結合され、メモリセルの複数の行のうちのメモリセルの選択された行に対する消去動作を実行するように構成された周辺回路とを含む。メモリセルの選択された行は、選択されたワード線に結合される。消去動作を実行するために、周辺回路が、メモリセルの複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線を第1の時間期間内に初期電圧から放電電圧まで放電し、第1の時間期間の後の第2の時間期間内に選択されないワード線をフローティングにするように構成される。
別の態様では、システムは、データを記憶するように構成されたメモリデバイスと、メモリデバイスに結合されてメモリデバイスを制御するように構成されたメモリコントローラとを含む。メモリデバイスは、メモリセルの複数の行を含むメモリセルのアレイと、メモリセルの複数の行にそれぞれ結合された複数のワード線と、複数のワード線に結合され、メモリセルの複数の行のうちのメモリセルの選択された行に対する消去動作を実行するように構成された周辺回路とを含む。メモリセルの選択された行は、選択されたワード線に結合される。消去動作を実行するために、周辺回路が、メモリセルの複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線を第1の時間期間内に初期電圧から放電電圧まで放電し、第1の時間期間の後の第2の時間期間内に選択されないワード線をフローティングにするように構成される。
さらに別の態様では、メモリデバイスを動作させるための方法が提供される。メモリデバイスは、メモリセルの複数の行と、メモリセルの複数の行にそれぞれ結合された複数のワード線とを含むメモリセルのアレイを含む。消去動作は、メモリセルの複数の行のうちのメモリセルの選択された行に対して形成される。メモリセルの選択された行は、選択されたワード線に結合される。消去動作を実行するために、メモリセルの複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線が、第1の時間期間内に初期電圧から放電電圧まで放電され、第1の時間期間の後の第2の時間期間内に選択されないワード線がフローティングにされる。
本明細書に組み込まれて本明細書の一部を形成する添付の図は、説明とともに本開示の態様を示し、さらに、本開示の原理を説明して、当業者が本開示を作成して使用することを可能にするための役割を果たす。
本開示のいくつかの態様による、メモリデバイスを有する例示的なシステムのブロック図である。 本開示のいくつかの態様による、メモリデバイスを有する例示的なメモリカードの図である。 本開示のいくつかの態様による、メモリデバイスを有する例示的なソリッドステートドライブ(SSD)の図である。 本開示のいくつかの態様による、周辺回路を含む例示的なメモリデバイスの概略図である。 本開示のいくつかの態様による、NANDメモリストリングを含む例示的なメモリセルアレイの断面の側面図である。 本開示のいくつかの態様による、メモリセルアレイおよび周辺回路を含む例示的なメモリデバイスのブロック図である。 本開示のいくつかの態様による、メモリセルアレイおよび周辺回路を含む例示的なメモリデバイスの詳細ブロック図である。 メモリデバイスによって実行される消去動作のタイミング図である。 本開示のいくつかの態様による、メモリデバイスによって実行される例示的な消去動作のタイミング図である。 本開示のいくつかの態様による、消去動作の実行において選択されない駆動トランジスタの例示的な動作方式を示す図である。 本開示のいくつかの態様による、メモリデバイスを動作させるための方法のフローチャートである。
本開示は、添付の図を参照しながら説明される。
特定の構成および配置が説明されるが、これは、単に説明を目的とするために行われることを理解されたい。そのため、他の構成および配置が、本開示の範囲から逸脱することなく使用され得る。同じく、本開示は、様々な他のアプリケーションにおいて採用され得る。本開示の中で説明される機能的および構造的特徴は、図に具体的に示されていない方法で互いに組み合わされ、調整され、かつ修正され得、それにより、これらの組合せ、調整および修正は、本開示の範囲の中にある。
一般に、用語は、少なくとも部分的に文脈の中の使用法から理解され得る。たとえば、本明細書で使用される「1つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、任意の特徴、構造もしくは特性を単数の意味で説明するために使用されてもよく、または特徴、構造もしくは特性の組合せを複数の意味で説明するために使用されてもよい。同様に、「1つの(a)」、「1つの(an)」、または「その(the)」などの用語は、再び、少なくとも部分的に文脈に応じて、単数の用法を伝達するか、または複数の用法を伝達するものと理解され得る。加えて、「に基づいて」という用語は、必ずしも要因の排他的セットを伝達することが意図されているとは限らず、代わりに再び、少なくとも部分的に文脈に応じて、必ずしも明示的説明されるとは限らない追加の要因の存在を可能にし得るものと理解され得る。
NANDフラッシュメモリデバイスなどのいくつかのメモリデバイスは、ブロックレベルにおける消去動作、すなわち、同じ選択されたブロック内のすべてのメモリセルを同時に消去することを実行することができる。消去動作の間、選択されたブロックと同じ平面内にあるそれらの選択されないブロック(消去されない)は、選択されないブロック内の各ワード線(選択されないワード線)はフローティングであるので消去禁止を有し得、それは、チャネル昇圧電位によって結合され得る。しかしながら、選択されないワード線上にすでにある(たとえば、前の読み出し動作から残っている)初期電圧(たとえば、システム電圧Vdd)が、高い消去電圧(Vers、たとえば、20V以上)からチャネル昇圧電位に追加され得、それにより、特に、駆動トランジスタがオフにされるときの消去動作の間に、選択されないワード線に結合された駆動トランジスタ(時には、ストリングドライバとして知られている)のドレインから本体への漏れ電流を生じる。その上、漏れの問題は、駆動トランジスタのサイズが減少するときに悪化することがあり、それは、ワード線の数が増加し続ける間に駆動トランジスタサイズの縮小をさらに制限する。
前述の問題のうちの1つまたは複数に対処するために、本開示は、消去動作中にフローティングの選択されないワード線上の電圧が低減され得、それにより、漏れ電流を低減して駆動トランジスタサイズの縮小を可能にすることができる解決策を紹介する。本開示のいくつかの態様に沿って、各選択されないワード線は、初期電圧から、消去動作の開始における初期電圧より低い放電電圧まで放電され得、それにより、選択されないワード線が消去動作の間にフローティングにされるとき、選択されないワード線上の全電圧は、放電を伴わない既知の手法と比較して低減され得る。選択されないワード線は、消去動作の終了時に必要に応じて充電電圧まで、たとえば元の初期電圧まで、充電され得る。いくつかの実装形態では、放電および/または充電の持続時間は、付加的な電力消費を低減するために制御され得る。
図1は、本開示のいくつかの態様による、メモリデバイスを有する例示的なシステム100のブロック図を示す。システム100は、モバイルフォン、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車両コンピュータ、ゲーミングコンソール、プリンタ、位置決めデバイス、装着型電子デバイス、スマートセンサ、仮想現実(VR)デバイス、拡張現実(AR)デバイス、またはそれらの中に記憶装置を有する任意の他の好適な電子デバイスであり得る。図1に示すように、システム100は、ホスト108と、1つまたは複数のメモリデバイス104およびメモリコントローラ106を有するメモリシステム102とを含むことができる。ホスト108は、中央処理装置(CPU)などの電子デバイス、またはアプリケーションプロセッサ(AP)などのシステムオンチップ(SoC)のプロセッサであり得る。ホスト108は、データを、メモリデバイス104に送るか、またはそこから受信するように構成され得る。
メモリデバイス104は、本開示で開示する任意のメモリデバイスであり得る。以下で詳細に開示するように、NANDフラッシュメモリデバイス、たとえば3次元(3D)NANDフラッシュメモリデバイスなどのメモリデバイス104は、消去動作の間に選択されないワード線に結合された駆動トランジスタ(たとえば、ストリングドライバ)からの低減された漏れ電流を有することができ、それは、駆動トランジスタのさらなるサイズ縮小を可能にする。
いくつかの実装形態によれば、メモリコントローラ106は、メモリデバイス104およびホスト108に結合され、メモリデバイス104を制御するように構成される。メモリコントローラ106は、メモリデバイス104に記憶されたデータを管理し、ホスト108と通信することができる。いくつかの実装形態では、メモリコントローラ106は、セキュアデジタル(SD)カード、コンパクトフラッシュ(CF)カード、ユニバーサルシリアルバス(USB)フラッシュドライブ、またはパーソナルコンピュータ、デジタルカメラ、モバイルフォンなどの電子デバイス内で使用するための他の媒体のような、低デューティサイクル環境内で動作するように設計される。いくつかの実装形態では、メモリコントローラ106は、スマートフォン、タブレット、ラップトップコンピュータなど、およびエンタープライズストレージアレイなどのモバイルデバイスに対するデータ記憶装置として使用される、高デューティサイクル環境SSDまたは埋め込み型マルチメディアカード(eMMC)内で動作するように設計される。メモリコントローラ106は、読み出し、消去、またはプログラム動作など、メモリデバイス104の動作を制御するように構成され得る。メモリコントローラ106は、同じく、限定はしないが、バッドブロック管理、ごみ収集、論理アドレスから物理アドレスへの変換、ウェアレベリングなどを含む、メモリデバイス104に記憶されたデータもしくは記憶されるべきデータに関する様々な機能を管理するように構成され得る。いくつかの実装形態では、メモリコントローラ106は、メモリデバイス104から読み出されたまたはそこに書き込まれたデータに関するエラー訂正コード(ECC)を処理するようにさらに構成される。任意の他の好適な機能が、同様にメモリコントローラ106によって、たとえば、メモリデバイス104をフォーマットして実行され得る。メモリコントローラ106は、特定の通信プロトコルに従って外部デバイス(たとえば、ホスト108)と通信することができる。たとえば、メモリコントローラ106は、USBプロトコル、MMCプロトコル、周辺コンポーネント相互接続(PCI:peripheral component interconnection)プロトコル、PCIエクスプレス(PCI-E)プロトコル、先端技術アタッチメント(ATA:advanced technology attachment)プロトコル、シリアルATAプロトコル、パラレルATAプロトコル、小型コンピュータの小型インターフェース(SCSI:small computer small interface)プロトコル、強化された小型ディスクインターフェース(ESDI)プロトコル、統合ドライブエレクトロニクス(IDE:integrated drive electronics)プロトコル、ファイヤーワイヤプロトコルなどの様々なインターフェースプロトコルのうちの少なくとも1つを介して外部デバイスと通信し得る。
メモリコントローラ106および1つまたは複数のメモリデバイス104は、様々なタイプの記憶デバイスに統合され得、たとえば、ユニバーサルフラッシュストレージ(UFS:universal Flash storage)パッケージまたはeMMCパッケージなど、同じパッケージ内に含まれ得る。すなわち、メモリシステム102は、異なるタイプの最終的な電子製品に実装およびパッケージされ得る。図2Aに示す一例では、メモリコントローラ106および単一のメモリデバイス104が、メモリカード202内に統合され得る。メモリカード202は、PCカード(PCMCIA、パーソナルコンピュータメモリカード国際協会)、CFカード、スマートメディア(SM)カード、メモリスティック、マルチメディアカード(MMC、RS-MMC、MMCマイクロ)、SDカード(SD、ミニSD、マイクロSD、SDHC)、UFSなどを含むことができる。メモリカード202は、メモリカード202とホスト(たとえば、図1のホスト108)とを結合するメモリカードコネクタ204をさらに含むことができる。図2Bに示す別の例では、メモリコントローラ106および複数のメモリデバイス104が、SSD206内に統合され得る。SSD206は、SSD206とホスト(たとえば、図1のホスト108)とを結合するSSDコネクタ208をさらに含むことができる。いくつかの実装形態では、SSD206の記憶能力および/または動作速度は、メモリカード202の記憶能力および/または動作速度より大きい
図3は、本開示のいくつかの態様による、周辺回路を含む例示的なメモリデバイス300の概略回路図を示す。メモリデバイス300は、図1のメモリデバイス104の一例であり得る。メモリデバイス300は、メモリセルアレイ301と、メモリセルアレイ301に結合された周辺回路302とを含むことができる。メモリセルアレイ301は、メモリセル306が、基板(図示せず)の上にそれぞれ垂直に延びるNANDメモリストリング308のアレイの形で提供されるNANDフラッシュメモリセルアレイであり得る。いくつかの実装形態では、各NANDメモリストリング308は、直列に結合されて垂直に積み重ねられる複数のメモリセル306を含む。各メモリセル306は、メモリセル306の領域内にトラップされた電子の数に応じた、電圧または電荷などの連続的なアナログ値を保持することができる。各メモリセル306は、フローティングゲートトランジスタを含むフローティングゲートタイプのメモリセル、または電荷トラップトランジスタを含む電荷トラップタイプのメモリセルのいずれかであり得る。
いくつかの実装形態では、各メモリセル306は、2つの可能なメモリ状態を有し、したがって、1ビットのデータを記憶することができるシングルレベルセル(SLC)である。たとえば、第1のメモリ状態「0」は、電圧の第1の範囲に対応し、第2のメモリ状態「1」は、電圧の第2の範囲に対応することができる。いくつかの実装形態では、各メモリセル306は、5つ以上のメモリ状態において2ビット以上のデータを記憶することができるマルチレベルセル(MLC)である。たとえば、MLCは、セル当たり2ビット、セル当たり3ビット(トリプルレベルセル(TLC)としても知られている)、またはセル当たり4ビット(クワッドレベルセル(QLC)としても知られている)を記憶することができる。各MLCは、可能な公称記憶値の範囲を取るためにプログラムされ得る。一例では、各MLCが2ビットのデータを記憶する場合、MLCは、3つの可能な公称記憶値のうちの1つをセルに書き込むことによって、消去された状態から3つの可能なプログラミングレベルのうちの1つを取るようにプログラムされ得る。第4の公称記憶値は、消去状態に対して使用され得る
図3に示すように、各NANDメモリストリング308は、そのソース端におけるソース選択ゲート(SSG)310と、そのドレイン端におけるドレイン選択ゲート(DSG)312とを含むことができる。SSG310およびDSG312は、読み出しおよびプログラム動作の間に選択されたNANDメモリストリング308(アレイの列)を活性化するように構成され得る。いくつかの実装形態では、同じブロック304内のNANDメモリストリング308のソースが、同じソース線(SL)314、たとえば共通SLを介して結合される。言い換えれば、いくつかの実装形態によれば、同じブロック304内のすべてのNANDメモリストリング308は、アレイ共通ソース(ACS)を有する。いくつかの実装形態によれば、各NANDメモリストリング308のDSG312は、データが出力バス(図示せず)を介して読み出され得るかまたは書き込まれ得るそれぞれのビット線316に結合される。いくつかの実装形態では、各NANDメモリストリング308は、選択電圧(たとえば、DSG312を有するトランジスタのしきい値電圧より上)もしくは選択解除電圧(たとえば、0V)を1つまたは複数のDSG線313を介してそれぞれのDSG312に印加することによって、および/または選択電圧(たとえば、SSG310を有するトランジスタのしきい値電圧より上)もしくは選択解除電圧(たとえば、0V)を1つまたは複数のSSG線315を介してそれぞれのSSG310に印加することによって、選択または選択解除されるように構成される。
図3に示すように、NANDメモリストリング308は、複数のブロック304の中に構成され得、複数のブロック304の各々は、たとえば、ACSに結合された共通ソース線314を有することができる。いくつかの実装形態では、各ブロック304は、消去動作のための基本データ単位であり、すなわち、同じブロック304上のすべてのメモリセル306は、同時に消去される。選択されたブロック304a内のメモリセル306を消去するために、選択されたブロック304aならびに選択されたブロック304aと同じ平面内の選択されないブロック304bに結合されたソース線314が、高い正電圧(たとえば、20V以上)などの消去電圧(Vers)でバイアスされ得る。いくつかの例では、消去動作は、ハーフブロックレベル、クオータブロックレベル、または任意の好適なブロックの数もしくは任意の好適なブロックの部分(fractions of a block)を有するレベルにおいて実行され得ることを理解される。隣接するNANDメモリストリング308のメモリセル306は、メモリセル306のどの行が読み出しおよびプログラム動作によって影響を受けるかを選択するワード線318を介して結合され得る。いくつかの実装形態では、各ワード線318は、メモリセル306のページ320に結合され、それは、プログラム動作に対する基本データ単位である。ビットにおける1つのページ320のサイズは、1つのブロック304内のワード線318に結合されたNANDメモリストリング308の数に関連付けられ得る。各ワード線318は、それぞれのページ320内の各メモリセル306における複数の制御ゲート(ゲート電極)と、制御ゲートを結合するゲート線とを含むことができる。
図4は、本開示のいくつかの態様による、NANDメモリストリング308を含む例示的なメモリセルアレイ301の断面の側面図を示す。図4に示すように、NANDメモリストリング308は、メモリスタック404を通って基板402の上に垂直に延びることができる。基板402は、シリコン(たとえば、単結晶シリコン)、シリコンゲルマニウム(SiGe)、ガリウムひ素(GaAs)、ゲルマニウム(Ge)、シリコンオンインシュレータ(SOI)、ゲルマニウムオンインシュレータ(GOI)、または任意の他の好適な材料を含むことができる。
メモリスタック404は、交互配置されたゲート導電層406およびゲートツーゲート誘電体層408を含むことができる。メモリスタック404内のゲート導電層406およびゲートツーゲート誘電体層408のペアの数は、メモリセルアレイ301内のメモリセル306の数を決定することができる。ゲート導電層406は、限定はしないが、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、ポリシリコン、ドープシリコン、シリサイド、または任意のそれらの組合せを含む導体材料を含むことができる。いくつかの実装形態では、各ゲート導電層406は、タングステン層などの金属層を含む。いくつかの実装形態では、各ゲート導電層406は、ドープポリシリコン層を含む。各ゲート導電層406は、メモリセル306を取り囲む制御ゲートを含むことができ、メモリスタック404の最上部におけるDSG線313として、メモリスタック404の最下部におけるSSG線315として、またはDSG線313とSSG線315との間のワード線318として横に延びることができる。
図4に示すように、NANDメモリストリング308は、メモリスタック404を介して垂直に延びるチャネル構造412を含む。いくつかの実装形態では、チャネル構造412は、(たとえば、半導体チャネル420として)半導体材料および(たとえば、メモリフィルム418として)誘電体材料で満たされたチャネル穴を含む。いくつかの実装形態では、半導体チャネル420は、ポリシリコンなどのシリコンを含む。いくつかの実装形態では、メモリフィルム418は、トンネル層426、記憶層424(「電荷トラップ/記憶層」としても知られている)、およびブロッキング層422を含む複合誘電体層である。チャネル構造412は、円筒形(たとえば、柱の形)を有することができる。いくつかの実装形態によれば、半導体チャネル420、トンネル層426、記憶層424、ブロッキング層422は、この順序で柱の中心から外面に向けて半径方向に配置される。トンネル層426は、酸化シリコン、酸窒化シリコン、または任意のそれらの組合せを含むことができる。記憶層424は、窒化シリコン、酸窒化シリコン、シリコン、または任意のそれらの組合せを含むことができる。ブロッキング層422は、酸化シリコン、酸窒化シリコン、高誘電率(高k)誘電体、または任意のそれらの組合せを含むことができる。一例では、メモリフィルム418は、酸化シリコン/酸窒化シリコン/酸化シリコン(ONO)の複合層を含み得る。
いくつかの実装形態によれば、図4に示すように、ウェル414(たとえば、Pウェルおよび/またはNウェル)が、基板402内に形成され、NANDメモリストリング308のソース端が、ウェル414と接触している。たとえば、ソース線314は、消去動作の間に、ウェル414、すなわちNANDメモリストリング308のソースに消去電圧を印加するために、ウェル414に結合され得る。いくつかの実装形態では、NANDメモリストリング308は、NANDメモリストリング308のドレイン端においてチャネルプラグ416をさらに含む。図4に示さないが、限定はしないが、ゲート線スリット/ソース接点、ローカル接点、相互接続層などを含むメモリセルアレイ301の追加の構成要素が形成され得ることが理解される。
図3に戻って参照すると、周辺回路302は、ビット線316、ワード線318、ソース線314、SSG線315、およびDSG線313を介してメモリセルアレイ301に結合され得る。周辺回路302は、ビット線316、ワード線318、ソース線314、SSG線315、およびDSG線313を介して各目標メモリセル306に電圧信号および/または電流信号を印加し、そこから電圧信号および/または電流信号を感知することによって、メモリセルアレイ301の動作を容易にするために、任意の好適なアナログ、デジタル、および混合信号の回路を含むことができる。周辺回路302は、金属酸化物半導体(MOS)技術を使用して形成された様々なタイプの周辺回路を含むことができる。たとえば、図5は、ページバッファ/感知増幅器504、列デコーダ/ビット線ドライバ506、行デコーダ/ワード線ドライバ508、電圧発生器510、制御論理回路512、レジスタ514、インターフェース516、およびデータバス518を含むいくつかの例示的な周辺回路を示す。いくつかの例では、図5に示されない追加の周辺回路が含まれてもよいことが理解される。
ページバッファ/感知増幅器504は、制御論理回路512からの制御信号に従ってデータをメモリセルアレイ301から読み出し、そこにプログラムする(書き込む)ように構成され得る。一例では、ページバッファ/感知増幅器504は、メモリセルアレイ301の1つのページ320にプログラムされるプログラムデータ(書き込みデータ)の1ページを記憶し得る。別の例では、ページバッファ/感知増幅器504は、データが、選択されたワード線318に結合されたメモリセル306内に適切にプログラムされたことを保証するために、プログラム検証動作を実行し得る。また別の例では、ページバッファ/感知増幅器504は、同じく、メモリセル306内に記憶されているデータビットを表すビット線316からの低電力信号を感知し、小電圧振幅を、読み出し動作中に認識可能な論理レベルまで増幅し得る。列デコーダ/ビット線ドライバ506は、制御論理回路512によって制御されるように構成され、電圧発生器510から生成されたビット線電圧を印加することによって、1つまたは複数のNANDメモリストリング308を選択することができる。
行デコーダ/ワード線ドライバ508は、制御論理回路512と、メモリセルアレイ301の選択/選択解除ブロック304と、ブロック304の選択/選択解除ワード線318とによって制御されるように構成され得る。行デコーダ/ワード線ドライバ508は、電圧発生器510から生成されたワード線電圧を使用してワード線318を駆動するようにさらに構成され得る。いくつかの実装形態では、行デコーダ/ワード線ドライバ508は、同じく、SSG線315およびDSG線313も、選択/選択解除および駆動することができる。以下で詳細に説明するように、行デコーダ/ワード線ドライバ508は、選択されたワード線318に結合されたメモリセル306に対する消去動作を実行するように構成される。電圧発生器510は、制御論理回路512によって制御されるように、およびメモリセルアレイ301に供給されるワード線電圧(たとえば、読み出し電圧、プログラム電圧、パス電圧、ローカル電圧、検証電圧など)、ビット線電圧、およびソース線電圧を生成するように構成され得る。
制御論理回路512は、上記で説明した各周辺回路に結合され、各周辺回路の動作を制御するように構成され得る。レジスタ514は、制御論理回路512に結合され、ステータス情報、コマンドオペレーションコード(command operation code)(OPコード)および各周辺回路の動作を制御するためのコマンドアドレスを記憶するためのステータスレジスタ、コマンドレジスタおよびアドレスレジスタを含むことができる。インターフェース516は、制御論理回路512に結合され、ホスト(図示せず)から受信された制御コマンドをバッファリングして制御論理回路512に中継するため、および制御論理回路512から受信されたステータス情報をバッファリングしてホストに中継するための制御バッファとして働くことができる。インターフェース516は、同じく、データバス518を介して列デコーダ/ビット線ドライバ506に結合され、データI/Oインターフェースとして、およびデータをバッファリングしてメモリセルアレイ301へ、およびそこから中継するためのデータバッファとして働くことができる。
図6は、本開示のいくつかの態様による、メモリセルアレイ301と、周辺回路504、506、508および510とを含む例示的なメモリデバイス300の詳細ブロック図を示す。図6に示し、上記で説明したように、メモリデバイス300は、複数のワード線318にそれぞれ結合されたメモリセル306の複数の行を含むメモリセルアレイ301を含むことができる。消去動作では、メモリセルアレイ301の各ブロック304は、ブロックレベル消去方式に従って選択されたブロック304aと選択されないブロック304bのいずれかであり得る。説明を容易にするために、ブロックレベル消去方式が、本開示における消去動作を説明するための例として使用される。しかしながら、いくつかの例では、消去動作は、ハーフブロックレベル、クオータブロックレベル、または任意の好適なブロックの数もしくは任意の好適なブロックの部分を有するレベルにおいて実行され得ることが理解される。図6は、1つの選択されたブロック304aおよび1つの選択されないブロック304bを示すが、消去動作における選択されたブロック304aおよび/または選択されないブロック304bの数は、制限されないことも理解される。いくつかの実装形態では、各平面上で実行される消去動作に対して、ブロック304のうちの1つが、選択されたブロック304aであり、残りのすべてのブロック304が、選択されないブロック304bである。説明を容易にするために、選択されたブロック304a内のまたはそれと関連付けられた各構成要素は、(選択されたワード線318aのように)文字「a」で終端するその参照番号を有してよく、選択されないブロック304b内のまたはそれと関連付けられた各構成要素は、(選択されないワード線318bのように)文字「b」で終端するその参照番号を有してよい。
図6に示し、上記で説明したように、メモリセルアレイ301は、複数のNANDメモリストリング308(選択されたブロック304a内の選択されたNANDメモリストリング308aと選択されないブロック304b内の選択されないNANDメモリストリング308bとを含む)を含むことができる。いくつかの実装形態によれば、各NANDメモリストリング308は、ドレイン端においてそれぞれのビット線316に結合される。たとえば、選択されたNANDメモリストリング308aおよび選択されないNANDメモリストリング308bのドレインは、同じビット線316に結合されてよく、すなわち、同じビット線316を共有する。すなわち、同じビット線電圧が、同じビット線316に結合された、選択されたNANDメモリストリング308aのドレインおよび選択されないNANDメモリストリング308bのドレインに印加され得る。同じ選択されたブロック304a内の選択されたNANDメモリストリング308aのソースは、共通の選択されたソース線314aに結合され得、同じ選択されないブロック304b内の選択されないNANDメモリストリング308bのソースは、共通の選択されないソース線314bに結合され得る。いくつかの実装形態では、同じ平面内のソース線314は、消去動作の間に同じソース電圧(たとえば、Vers)を受けるために一緒に結合される。たとえば、同じ消去電圧(Vers)が、同じ平面内の選択されたブロック304aまたは選択されないブロック304bのいずれかにおける各NANDメモリストリング308のソースに印加され得る。
図6は、同じく、各ビット線316に結合されたページバッファ/感知増幅器504および列デコーダ/ビット線ドライバ506と、各ワード線318に結合された行デコーダ/ワード線ドライバ508と、ページバッファ/感知増幅器504、列デコーダ/ビット線ドライバ506および行デコーダ/ワード線ドライバ508に結合された電圧発生器510とを含む、消去動作を実行するための様々な周辺回路を示す。電圧発生器510は、以下で詳細に説明するように、消去動作において使用される、ページバッファ/感知増幅器504、列デコーダ/ビット線ドライバ506および行デコーダ/ワード線ドライバ508に、様々な電圧信号を供給するように構成され得る。図6に示さないが、制御論理回路512は、電圧発生器510、ページバッファ/感知増幅器504、列デコーダ/ビット線ドライバ506、および行デコーダ/ワード線ドライバ508の各々に結合され、たとえば、制御信号を送ってステータス信号を受信することによって、以下で詳細に説明するように、消去動作の間にそれらの動作を制御するように構成され得ることが理解される。
消去動作では、ページバッファ/感知増幅器504および/または列デコーダ/ビット線ドライバ506は、ビット線電圧(ドレイン電圧)を各ビット線316、すなわち各NANDメモリストリング308のドレインに印加することができる。いくつかの実装形態では、ページバッファ/感知増幅器504および/または列デコーダ/ビット線ドライバ506は、消去段階において各ビット線316をフローティングにし、消去動作の消去検証段階において0-V電圧を印加することから各ビット線316をフローティングにすることに切り替えるように構成される。同じく図6に示さないが、同じ平面内の各ソース線314は、行デコーダ/ワード線ドライバ508(または、任意の他の好適な周辺回路302)に結合され、消去動作の消去段階において同じ消去電圧(Vers)、たとえば高い正バイアス電圧パルス(たとえば、20V以上)を受け得る。いくつかの実装形態では、消去電圧は、図4に示すように、各NANDメモリストリング308のウェル414に印加される。すなわち、同じ平面内のすべてのNANDメモリストリング308のソースは、消去動作のために正の消去電圧においてバイアスされ得る。
図6に示すように、行デコーダ/ワード線ドライバ508は、ワード線ドライバ602と、デコーダ604と、ワード線318にそれぞれ結合された複数の駆動トランジスタ606とを含むことができる。駆動トランジスタ606は、選択されたワード線318aにそれぞれ結合された選択された駆動トランジスタ606a、ならびに選択されないワード線318bにそれぞれ結合された選択されない駆動トランジスタ606bを含むことができる。行デコーダ/ワード線ドライバ508は、同じく、選択された駆動トランジスタ606aにそれぞれ結合された選択されたローカルワード線608a、ならびに選択されない駆動トランジスタ606bにそれぞれ結合された選択されないローカルワード線608bを含む、複数のローカルワード線608(LWL)を含むことができる。いくつかの実装形態では、ワード線ドライバ602は、選択されたローカルワード線608aを介して選択された駆動トランジスタ606aに結合された選択されたワード線ドライバ602a、ならびに選択されないローカルワード線608bを介して選択されない駆動トランジスタ606bに結合された選択されないワード線ドライバ602bを含み、同様に、デコーダ604は、選択された駆動トランジスタ606aに結合された選択されたデコーダ604aと、選択されない駆動トランジスタ606bに結合された選択されないデコーダ604bとを含む。いくつかの例では、単一のワード線ドライバ602および/または単一のデコーダ604が、すべての駆動トランジスタ606に結合され得ることが理解される。
各駆動トランジスタ606(時には、ストリングドライバとして知られている)は、PMOSまたはNMOSなどのp型トランジスタまたはN型トランジスタであり得る。いくつかの実装形態では、各選択された駆動トランジスタ606aは、選択されたデコーダ604aに結合されたゲートと、それぞれの選択されたローカルワード線608aに結合されたソース/ドレインと、それぞれの選択されたワード線318aに結合された別のソース/ドレインとを含む。同様に、いくつかの実装形態では、各選択されない駆動トランジスタ606bは、選択されないデコーダ604bに結合されたゲートと、それぞれの選択されないローカルワード線608bに結合されたソース/ドレインと、それぞれの選択されないワード線318bに結合された別のソース/ドレインとを含む。消去動作では、選択されたデコーダ604aは、たとえば、選択された駆動トランジスタ606aのしきい値電圧より大きい電圧信号を印加することによって、各選択された駆動トランジスタ606aをオンにするように構成され得、選択されたワード線ドライバ602aは、0-V電圧を各選択されたローカルワード線608aに印加し、それにより、0-V電圧が、消去動作の消去と消去検証の両方の段階において、それぞれの選択されたワード線318aに、各選択された駆動トランジスタ606aによって印加されるように構成され得る。すなわち、0-V電圧は、消去動作において各選択されたメモリセル306aのゲートを制御するために印加され得る。言い換えれば、デコーダ604は、このブロック304内の各メモリセル306の制御ゲートに0-V電圧を印加するために、このブロック304に結合された各ワード線318に結合された駆動トランジスタ606をオンにすることによって、選択されたブロック304aとしてブロック304を選択することができる。対照的に、消去動作では、選択されないデコーダ604bは、たとえば、選択されない駆動トランジスタ606bのしきい値電圧より小さい電圧信号を印加することによって、各選択されない駆動トランジスタ606bをオフにし、それにより、各選択されない駆動トランジスタ606bは、消去動作の消去と消去検証の両方の段階において、それぞれの選択されないワード線318bをフローティングにするように構成され得る。すなわち、消去動作における各選択されないメモリセル306bの制御ゲートは、フローティング状態にある。言い換えれば、デコーダ604は、このブロック304内の各メモリセル306の制御ゲートをフローティングにするために、このブロック304に結合された各ワード線318に結合された駆動トランジスタ606をオフにすることによって、選択されないブロック304bとしてブロック304を選択解除することができる。
図7に示すように、消去動作は、消去電圧をソース線314に印加することによって時間T1において開始し、それにより、各NANDメモリストリング308のソース電圧は、システム電圧(Vdd)などの初期電圧から消去電圧(Vers、たとえば、20V以上)まで増加する。同じ時間T1において、選択されたワード線318a上の初期電圧(Vdd)が、0Vまで減少することを開始する。時間T1において、各選択されたNANDメモリストリング308aの選択されたDSG312aと選択されたSSG310aの両方は、選択されたDSG線313aおよび選択されたSSG線315aのそれぞれから電圧を受け、選択されたDSG312aおよび選択されたSSG310aを有するトランジスタをオンにし、それぞれの選択されたNANDメモリストリング308aの半導体チャネル420通ってホールが流れることを可能にして、各選択されたメモリセル306aのしきい値電圧をより負の方に、すなわち消去状態にシフトさせる。
対照的に、各選択されないNANDメモリストリング308bの選択されないDSG312bおよび選択されないSSG310bを有するトランジスタのうちの少なくとも1つが、時間T1においてオフにされ、それにより、消去電圧(Vers、たとえば、20V以上)によって生じたチャネル昇圧電位が、チャネル結合/昇圧効果に起因してそれぞれの選択されないNANDメモリストリング308bの半導体チャネル420に結合される。図7に示すように、各選択されないワード線318bは、時間T1からフローティングにされるので、選択されないワード線318b上の初期電圧(Vdd)は、各選択されないNANDメモリストリング308b内で(たとえば、Versにおいて)チャネル昇圧電位と結合され、消去動作の間に最終的に初期電圧と消去電圧との合計(Vdd+Vers)まで増加する。上記で説明したように、消去動作の間に相対的に高い電圧(Vdd+Vers)が、同じく、各選択されない駆動トランジスタ606bに印加され、それにより、選択されない駆動トランジスタ606bの漏れ電流が増加し、選択されない駆動トランジスタ606bのサイズの縮小が制限される。その上、各ワード線318が、駆動トランジスタ606に結合されるので、ワード線318の数が増加するにつれて、駆動トランジスタ606の合計のサイズが、メモリデバイス300のサイズを制御する重要な要因となった。
本開示の範囲に沿って、漏れ電流の問題を解決して駆動トランジスタのサイズの縮小を可能にするにするために、電圧放電(voltage discharging)が、選択されないNANDメモリストリング308b内でチャネル昇圧電位に結合され得る初期電圧を低減するために、消去電圧を印加する前に各選択されないワード線318b上で実行され得、それにより、選択されない駆動トランジスタ606bに印加され得る最大電圧が低減される。たとえば、図8は、本開示のいくつかの態様による、メモリデバイス300によって実行される例示的な消去動作のタイミング図を示す。時間T0において、ソース線314(SL)、選択されたワード線318a(WL_SEL)、および選択されないワード線318b(WL_UNSEL)の各々は、それらの初期電圧を有することができる。いくつかの実装形態では、初期電圧は、システム電圧(Vdd)に等しい。いくつかの例では、初期電圧は、ソース線314、選択されたワード線318a、および選択されないワード線318bの各々の上で同じではなくてもよいことが理解される。いくつかの実装形態によれば、初期電圧は、読み出し動作など、消去動作の直前の前の動作から残っている残留電圧である。
行デコーダ/ワード線ドライバ508は、第1の時間期間内に、選択されないワード線318bを、初期電圧から放電電圧(Vdis)まで放電するように構成され得る。初期電圧は、放電電圧より大きくあり得る。すなわち、電圧放電が、フローティング状態に入る前に初期電圧を低減するために、選択されないワード線318bに適用され得る。図8に示すように、時間T0と時間T1との間の第1の時間期間内に、選択されないワード線318bに印加された電圧は、初期電圧(Vdd)から放電電圧(Vdis)まで放電される。いくつかの実装形態では、放電電圧は、それがチャネル昇圧電位(たとえば、Vers)に加えられるとき、選択されない駆動トランジスタ606bにおいてもたらされる漏れ電流が、たとえば所望のレベルまで最小化され得るような安全な電圧になるように考慮される。一例では、放電電圧は、0Vであり得る。別の例では、放電電圧は、負のバイアス電圧であり得る。たとえば、図7に示す既知の手法と比較すると、時間T1(消去段階が開始するとき)における電圧は、初期電圧(Vdd、図7に示す)から放電電圧(Vdis、図8に示す)まで低減され得る。
いくつかの実装形態では、選択されないワード線318bを放電するために、選択されないデコーダ604bが、選択されない駆動トランジスタ606bをオンにするように構成され、選択されないワード線ドライバ602bが、放電電圧を選択されないローカルワード線608bに印加し、それにより、選択されない駆動トランジスタ606bは、放電電圧を選択されないワード線318bに印加するように構成される。たとえば、図9は、本開示のいくつかの態様による、消去動作の実行において選択されない駆動トランジスタ606bの例示的な動作方式を示す。図9に示すように、放電のために、選択されないデコーダ604bが、選択されない駆動トランジスタ606bのしきい値電圧(Vth)より大きい制御信号(Vxd)を、選択されない駆動トランジスタ606bのゲートに送り、選択されない駆動トランジスタ606bをオンにし得る。同時に、選択されないワード線ドライバ602bは、放電電圧(Vdis)を選択されないローカルワード線608bに印加して、ローカルワード線電圧(Vlwl)を、放電電圧(Vdis)と等しくなるように設定し得る。その結果、選択されない駆動トランジスタ606bは、そのソース/ドレインのうちの1つにおける放電電圧(Vdis)を別のソース/ドレインにおける選択されないワード線318bに印加し得る。選択されない駆動トランジスタ606bは、ワード線電圧(Vwl)を初期電圧(Vdd)から放電電圧(Vdis)まで放電し得る。
行デコーダ/ワード線ドライバ508は、第1の時間期間の後の第2の時間期間内に選択されないワード線318bをフローティングにするようにさらに構成され得る。第2の時間期間の間に、消去電圧(Vers)が、ソース線314を介してNANDメモリストリング308のソースに印加され得る。いくつかの実装形態によれば、図8に示すように、時間T1と時間T2との間の第2の時間期間(たとえば、消去動作の消去段階および消去検証状態に対応する)において、選択されないワード線318bに印加された電圧は、フローティング状態にある。上記で説明したように、半導体チャネル420の閉止に起因して、ソース線314に印加された消去電圧(Vers)によって生じたチャネル昇圧電位が、時間T1において、選択されないワード線318b上の電圧(すなわち、Vdis)に結合され、消去動作の間の時間T1と時間T2との間に、選択されないワード線318b上の電圧を、放電電圧と消去電圧との合計(Vdis+Vers)まで上げることができる。たとえば、図7に示す既知の手法と比較すると、時間T1と時間T2との間(たとえば、消去動作の間)の選択されないワード線318b上の最大電圧が、初期電圧と消去電圧との合計(Vdd+Vers、図7に示す)から放電電圧と消去電圧との合計(Vdis+Vers、図8に示す、ここでVdis<Vdd)まで低減され得る。たとえば、図8における時間T1と時間T2との間の第2の時間期間の間に、行デコーダ/ワード線ドライバ508は、選択されたワード線318aに結合された選択されたメモリセル306aを消去するために、0-V電圧(すなわち、0Vの電圧、たとえば、接地基準電圧)を選択されたワード線318aに印加するように構成され得る。
いくつかの実装形態では、選択されないワード線318bをフローティングにするために、選択されないデコーダ604bが、選択されない駆動トランジスタ606bをオフにし、それにより、選択されない駆動トランジスタ606bが、選択されないワード線318bをフローティングにするように構成される。図9に示すように、消去のために、選択されないデコーダ604bが、しきい値電圧(Vth)より小さい制御信号(Vxd)を、選択されない駆動トランジスタ606bのゲートに送り、選択されない駆動トランジスタ606bをオフにし得る。その結果、そのソース/ドレインのうちの1つにおける選択されないワード線318bが、フローティングにされる。半導体チャネル420の閉止および消去電圧(Vers)によって生じたチャネル昇圧電位の存在に起因して、フローティング状態における電圧は、放電電圧(Vdis)から放電電圧と消去電圧との合計(Vdis+Vers)まで増加され得る。
いくつかの実装形態では、選択されないワード線318b上の電圧は、次の動作において正常に機能するために、元の初期電圧(たとえば、Vdd)にリセットされる必要がある。したがって、行デコーダ/ワード線ドライバ508は、第2の時間期間の後の第3の時間期間内に、選択されないワード線318bを充電電圧まで充電するようにさらに構成され得る。初期電圧および充電電圧は、同じであり得、たとえば、両方がシステム電圧(Vdd)に等しくてよい。すなわち、消去動作の終了において、充電電圧が、選択されないワード線318bに印加されて、選択されないワード線318bのワード線電圧を元の初期電圧(Vdd)にリセットし得る。いくつかの例では、充電電圧は、初期電圧と異なってもよいことが理解される。図8に示すように、時間T2と時間T3との間の第3の時間期間内に、選択されないワード線318bに印加された電圧は、フローティング状態から元の初期電圧(Vdd)まで充電される。
いくつかの実装形態では、選択されないワード線318bを充電するために、選択されないデコーダ604bが、選択されない駆動トランジスタ606bをオンにするように構成され、選択されないワード線ドライバ602bが、充電電圧を選択されないローカルワード線608bに印加し、それにより、選択されない駆動トランジスタ606bが、充電電圧を選択されないワード線318bに印加するように構成される。図9に示すように、充電のために、選択されないデコーダ604bが、しきい値電圧(Vth)より大きい制御信号(Vxd)を、選択されない駆動トランジスタ606bのゲートに送り、選択されない駆動トランジスタ606bをオンにし得る。同時に、選択されないワード線ドライバ602bは、充電電圧(たとえば、初期電圧Vdd)を選択されないローカルワード線608bに印加し、ローカルワード線電圧(Vlwl)を初期電圧(Vdd)と等しくなるように設定し得る。その結果、選択されない駆動トランジスタ606bは、そのソース/ドレインのうちの1つにおける初期電圧(Vdd)を別のソース/ドレインにおける選択されないワード線318bに印加し得る。選択されない駆動トランジスタ606bは、ワード線電圧(Vwl)をフローティング状態から初期電圧(Vdd)まで充電し得る。
上記で説明した消去動作は、同様に、消去動作における各選択されない駆動トランジスタ606bおよび各選択されないワード線318b、たとえば各選択されないブロック304b内のすべての選択されないワード線318bに適用され得ることが理解される。電圧の充電/放電によって生じる付加的な電力消費を低減するために、第1および第3の時間期間(たとえば、T0～T1およびT2～T3)が、各消去動作の持続時間の1/10より大きくないように、たとえば500μsより大きくないように、制御され得ることも理解される。
図10は、本開示のいくつかの態様による、メモリデバイスを動作させるための方法1000のフローチャートを示す。メモリデバイスは、メモリデバイス300など、本明細書で開示する任意の好適なメモリデバイスであり得る。方法1000は、行デコーダ/ワード線ドライバ508などの周辺回路302によって実装され得る。方法1000において示される動作は、包括的でないこと、および他の動作が、説明される動作のいずれかの前、後、または間に同様に実行され得ることが理解される。さらに、動作のうちのいくつかは、同時に、または図10に示す順序と異なる順序で実行され得る。
図10を参照すると、方法1000は、動作1002において開始し、メモリセルの複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線は、第1の時間期間内に、初期電圧から放電電圧まで放電される。初期電圧は、システム電圧(Vdd)と等しくてよい。初期電圧は、放電電圧より大きくあり得る。たとえば、行デコーダ/ワード線ドライバ508は、第1の時間期間内に、選択されないワード線318bを初期電圧(たとえば、Vdd)から放電電圧まで放電し得る。いくつかの実装形態では、選択されないワード線を放電するために、選択されない駆動トランジスタがオンにされ、放電電圧が、選択されないローカルワード線に印加される。たとえば、行デコーダ/ワード線ドライバ508は、選択されない駆動トランジスタ606bをオンにし、T0とT1との間に、放電電圧を選択されないローカルワード線608bに印加し得る。
方法1000は、図10に示すように、動作1004に進み、選択されないワード線が、第1の時間期間の後の第2の時間期間内にフローティングにされる。たとえば、行デコーダ/ワード線ドライバ508は、第2の時間期間内に、選択されないワード線318bをフローティングにし得る。いくつかの実装形態では、選択されないワード線をフローティングにするために、選択されない駆動トランジスタがオフにされる。たとえば、行デコーダ/ワード線ドライバ508は、T1とT2との間に、選択されない駆動トランジスタ606bをオフにし得る。いくつかの実装形態では、第2の時間期間内に、消去電圧が、複数のメモリストリングのソースに印加され、0-V電圧(すなわち、0Vの電圧、たとえば、接地基準電圧)が、選択されたワード線に印加される。
方法1000は、図10に示すように、動作1006に進み、選択されないワード線が、第2の時間期間の後の第3の時間期間内に、充電電圧まで充電される。初期電圧および充電電圧は、同じであり得、たとえばシステム電圧(Vdd)であり得る。たとえば、行デコーダ/ワード線ドライバ508は、第3の時間期間内に、選択されないワード線318bを充電電圧(たとえば、Vdd)まで充電し得る。いくつかの実装形態では、選択されないワード線を充電するために、選択されない駆動トランジスタがオンにされ、充電電圧(たとえば、初期電圧)が、選択されないローカルワード線に印加される。たとえば、行デコーダ/ワード線ドライバ508は、選択されない駆動トランジスタ606bをオンにし、T2とT3との間に、充電電圧(たとえば、Vdd)を選択されないローカルワード線608bに印加し得る。
本開示の一態様によれば、メモリデバイスは、メモリセルの複数の行を含むメモリセルのアレイと、メモリセルの複数の行にそれぞれ結合された複数のワード線と、複数のワード線に結合され、メモリセルの複数の行のうちのメモリセルの選択された行に対する消去動作を実行するように構成された周辺回路とを含む。メモリセルの選択された行は、選択されたワード線に結合される。消去動作を実行するために、周辺回路が、メモリセルの複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線を第1の時間期間内に初期電圧から放電電圧まで放電し、第1の時間期間の後の第2の時間期間内に選択されないワード線をフローティングにするように構成される。
いくつかの実装形態では、周辺回路は、第2の時間期間の後の第3の時間期間内に、選択されないワード線を充電電圧まで充電するようにさらに構成される。
いくつかの実装形態では、初期電圧および充電電圧は、システム電圧(Vdd)に等しい。
いくつかの実装形態では、初期電圧は、放電電圧より大きい。
いくつかの実装形態では、周辺回路は、デコーダと、複数のローカルワード線に結合されたワード線ドライバと、複数の駆動トランジスタとを含む。いくつかの実装形態では、複数の駆動トランジスタのうちの選択されない駆動トランジスタは、デコーダに結合されたゲートと、複数のローカルワード線のうちの選択されないローカルワード線に結合されたソースおよびドレインのうちの1つと、選択されないワード線に結合されたソースおよびドレインのうちの別の1つとを含む。
いくつかの実装形態では、選択されないワード線を放電するために、デコーダが、選択されない駆動トランジスタをオンにするように構成され、ワード線ドライバが、放電電圧を選択されないローカルワード線に印加し、それにより、選択されない駆動トランジスタが、放電電圧を選択されないワード線に印加するように構成される。
いくつかの実装形態では、選択されないワード線をフローティングにするために、デコーダが、選択されない駆動トランジスタをオフにし、それにより、選択されない駆動トランジスタが、選択されないワード線をフローティングにするように構成される。
いくつかの実装形態では、メモリセルのアレイは複数のメモリストリングを含み、複数のメモリストリングの各メモリストリングはソースを含み、メモリデバイスは、複数のメモリストリングにそれぞれ結合された複数のビット線をさらに含む。いくつかの実装形態では、消去動作を実行するために、周辺回路が、第2の時間期間内に、消去電圧を複数のメモリストリングのソースに印加するようにさらに構成される。
いくつかの実装形態では、複数のメモリストリングは、メモリセルの選択された行に対応する選択されたブロック内の第1のメモリストリングと、メモリセルの選択されない行に対応する選択されないブロック内の第2のメモリストリングとを含む。
いくつかの実装形態では、消去動作を実行するために、周辺回路が、第2の時間期間内に、0-V電圧を選択されたワード線に印加するようにさらに構成される。
いくつかの実装形態では、メモリデバイスは、3D NANDフラッシュメモリデバイスを含む。
本開示の別の態様によれば、システムは、データを記憶するように構成されたメモリデバイスと、メモリデバイスに結合されてメモリデバイスを制御するように構成されたメモリコントローラとを含む。メモリデバイスは、メモリセルの複数の行を含むメモリセルのアレイと、メモリセルの複数の行にそれぞれ結合された複数のワード線と、複数のワード線に結合され、メモリセルの複数の行のうちのメモリセルの選択された行に対する消去動作を実行するように構成された周辺回路とを含む。メモリセルの選択された行は、選択されたワード線に結合される。消去動作を実行するために、周辺回路が、メモリセルの複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線を第1の時間期間内に初期電圧から放電電圧まで放電し、第1の時間期間の後の第2の時間期間内に選択されないワード線をフローティングにするように構成される。
いくつかの実装形態では、周辺回路は、第2の時間期間の後の第3の時間期間内に、選択されないワード線を充電電圧まで充電するようにさらに構成される。
いくつかの実装形態では、初期電圧および充電電圧は、システム電圧(Vdd)に等しい。
いくつかの実装形態では、初期電圧は、放電電圧より大きい。
いくつかの実装形態では、周辺回路は、デコーダと、複数のローカルワード線に結合されたワード線ドライバと、複数の駆動トランジスタとを含む。いくつかの実装形態では、複数の駆動トランジスタのうちの選択されない駆動トランジスタは、デコーダに結合されたゲートと、複数のローカルワード線のうちの選択されないローカルワード線に結合されたソースおよびドレインのうちの1つと、選択されないワード線に結合されたソースおよびドレインのうちの別の1つとを含む。
いくつかの実装形態では、選択されないワード線を放電するために、デコーダが、選択されない駆動トランジスタをオンにするように構成され、ワード線ドライバが、放電電圧を選択されないローカルワード線に印加し、それにより、選択されない駆動トランジスタが、放電電圧を選択されないワード線に印加するように構成される。
いくつかの実装形態では、選択されないワード線をフローティングにするために、デコーダが、選択されない駆動トランジスタをオフにし、それにより、選択されない駆動トランジスタが、選択されないワード線をフローティングにするように構成される。
いくつかの実装形態では、メモリセルのアレイは複数のメモリストリングを含み、複数のメモリストリングの各メモリストリングはソースを含み、メモリデバイスは、複数のメモリストリングにそれぞれ結合された複数のビット線をさらに含む。いくつかの実装形態では、消去動作を実行するために、周辺回路が、第2の時間期間内に、消去電圧を複数のメモリストリングのソースに印加するようにさらに構成される。
いくつかの実装形態では、複数のメモリストリングは、メモリセルの選択された行に対応する選択されたブロック内の第1のメモリストリングと、メモリセルの選択されない行に対応する選択されないブロック内の第2のメモリストリングとを含む。
いくつかの実装形態では、消去動作を実行するために、周辺回路が、第2の時間期間内に、0-V電圧を選択されたワード線に印加するようにさらに構成される。
いくつかの実装形態では、メモリデバイスは、3D NANDフラッシュメモリデバイスを含む。
いくつかの実装形態では、メモリデバイスは、メモリコントローラに結合され、データを送るかまたは受信するように構成されたホストをさらに含む。
本開示のさらに別の態様によれば、メモリデバイスを動作させるための方法が提供される。メモリデバイスは、メモリセルの複数の行と、メモリセルの複数の行にそれぞれ結合された複数のワード線とを含むメモリセルのアレイを含む。消去動作は、メモリセルの複数の行のうちのメモリセルの選択された行に対して形成される。メモリセルの選択された行は、選択されたワード線に結合される。消去動作を実行するために、メモリセルの複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線が、第1の時間期間内に初期電圧から放電電圧まで放電され、第1の時間期間の後の第2の時間期間内に選択されないワード線がフロートにされる。
いくつかの実装形態では、消去動作を実行するために、選択されないワード線が、第2の時間期間の後の第3の時間期間内に、充電電圧まで充電される。
いくつかの実装形態では、初期電圧および充電電圧は、システム電圧(Vdd)に等しい。
いくつかの実装形態では、初期電圧は、放電電圧より大きい。
いくつかの実装形態では、周辺回路は、選択されないローカルワード線および選択されないワード線に結合された選択されない駆動トランジスタを含む。いくつかの実装形態では、選択されないワード線を放電するために、選択されない駆動トランジスタがオンにされ、放電電圧が、選択されないローカルワード線に印加される。
いくつかの実装形態では、選択されないワード線をフローティングにするために、選択されない駆動トランジスタがオフにされる。
いくつかの実装形態では、メモリセルのアレイは複数のメモリストリングを含み、複数のメモリストリングの各メモリストリングはソースを含み、メモリデバイスは、複数のメモリストリングにそれぞれ結合された複数のビット線をさらに含む。いくつかの実装形態では、消去動作を実行するために、消去電圧が、第2の時間期間内に、複数のメモリストリングのソースに印加される。
いくつかの実装形態では、消去動作を実行するために、0-V電圧が、第2の時間期間内に、選択されたワード線に印加される。
特定の実装形態の前述の説明は、様々なアプリケーションに対して容易に修正および/または適応され得る。それゆえ、そのような適応形態および修正形態は、本明細書で提示された教示および案内に基づいて開示された実装形態の均等物の意味および範囲内にあることが意図される。
本開示の広がりおよび範囲は、上記で説明した例示的な実装形態のいずれかによって制限されるべきではなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ定義されるべきである。
100 システム
102 メモリシステム
104 メモリデバイス
106 メモリコントローラ
108 ホスト
202 メモリカード
204 メモリカードコネクタ
206 ソリッドステートドライブ(SSD)
208 SSDコネクタ
300 メモリデバイス
301 メモリセルアレイ
302 周辺回路
304 ブロック
304a 選択されたブロック
304b 選択されないブロック
306 メモリセル
306a 選択されたメモリセル
306b 選択されないメモリセル
308 NANDメモリストリング
308a 選択されたNANDメモリストリング
308b 選択されないNANDメモリストリング
310 ソース選択ゲート(SSG)
310a 選択されたSSG
310b 選択されないSSG
312 ドレイン選択ゲート(DSG)
312a 選択されたDSG
312b 選択されないDSG
313 DSG線
313a 選択されたDSG線
313b 選択されないDSG線
314 ソース線(SL)
314a 選択されたソース線
314b 選択されないソース線
315 SSG線
315a 選択されたSSG線
315b 選択されないSSG線
316 ビット線
318 ワード線
318a 選択されたワード線
318b 選択されないワード線
320 ページ
402 基板
404 メモリスタック
406 ゲート導電層
408 ゲートツーゲート誘電体層
412 チャネル構造
414 ウェル
416 チャネルプラグ
418 メモリフィルム
420 半導体チャネル
422 ブロッキング層
424 記憶層
426 トンネル層
504 ページバッファ/感知増幅器
506 列デコーダ/ビット線ドライバ
508 行デコーダ/ワード線ドライバ
510 電圧発生器
512 制御論理回路
514 レジスタ
516 インターフェース
518 データバス
602 ワード線ドライバ
602a 選択されたワード線ドライバ
602b 選択されないワード線ドライバ
604 デコーダ
604a 選択されたデコーダ
604b 選択されないデコーダ
606 駆動トランジスタ
606a 選択された駆動トランジスタ
606b 選択されない駆動トランジスタ
608 ローカルワード線(LWL)
608a 選択されたローカルワード線
608b 選択されないローカルワード線

Claims (34)

  1. メモリセルの複数の行を含むメモリセルのアレイと、
    メモリセルの前記複数の行にそれぞれ結合された複数のワード線と、
    前記複数のワード線に結合され、メモリセルの前記複数の行のうちのメモリセルの選択された行に対して消去動作を実行するように構成された周辺回路とを含み、メモリセルの前記選択された行は、選択されたワード線に結合され、前記消去動作を実行するために、前記周辺回路が、
    メモリセルの前記複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線を、第1の時間期間内に、初期電圧から放電電圧まで放電することと、
    前記第1の時間期間の後の第2の時間期間内に、前記選択されないワード線をフローティングにすることとを行うように構成される、メモリデバイス。
  2. 前記周辺回路は、前記第2の時間期間の後の第3の時間期間内に、前記選択されないワード線を充電電圧まで充電するようにさらに構成される、請求項1に記載のメモリデバイス。
  3. 前記初期電圧および前記充電電圧は同じである、請求項2に記載のメモリデバイス。
  4. 前記初期電圧および前記充電電圧は、システム電圧(Vdd)に等しい、請求項3に記載のメモリデバイス。
  5. 前記初期電圧は、前記放電電圧より大きい、請求項1から4のいずれか一項に記載のメモリデバイス。
  6. 前記周辺回路は、デコーダと、複数のローカルワード線に結合されたワード線ドライバと、複数の駆動トランジスタとを含み、
    前記複数の駆動トランジスタのうちの選択されない駆動トランジスタが、前記デコーダに結合されたゲートと、前記複数のローカルワード線のうちの選択されないローカルワード線に結合されたソースおよびドレインのうちの1つと、前記選択されないワード線に結合された前記ソースおよび前記ドレインのうちの別の1つとを含む、請求項1から5のいずれか一項に記載のメモリデバイス。
  7. 前記選択されないワード線を放電するために、前記デコーダが、前記選択されない駆動トランジスタをオンにするように構成され、前記ワード線ドライバが、前記放電電圧を前記選択されないローカルワード線に印加し、それにより、前記選択されない駆動トランジスタが、前記放電電圧を前記選択されないワード線に印加するように構成される、請求項6に記載のメモリデバイス。
  8. 前記選択されないワード線をフローティングにするために、前記デコーダが、前記選択されない駆動トランジスタをオフにし、それにより、前記選択されない駆動トランジスタが、前記選択されないワード線をフローティングにするように構成される、請求項6または7に記載のメモリデバイス。
  9. メモリセルの前記アレイは、複数のメモリストリングを含み、前記複数のメモリストリングの各メモリストリングは、ソースを含み、
    前記メモリデバイスは、前記複数のメモリストリングにそれぞれ結合された複数のビット線をさらに含み、
    前記消去動作を実行するために、前記周辺回路が、前記第2の時間期間内に、消去電圧を前記複数のメモリストリングの前記ソースに印加するようにさらに構成される、請求項1から8のいずれか一項に記載のメモリデバイス。
  10. 前記複数のメモリストリングは、メモリセルの前記選択された行に対応する選択されたブロック内の第1のメモリストリングと、メモリセルの前記選択されない行に対応する選択されないブロック内の第2のメモリストリングとを含む、請求項9に記載のメモリデバイス。
  11. 前記消去動作を実行するために、前記周辺回路が、前記第2の時間期間内に、0-V電圧を前記選択されたワード線に印加するようにさらに構成される、請求項1から10のいずれか一項に記載のメモリデバイス。
  12. 3次元(3D)NANDフラッシュメモリデバイスを含む、請求項1から11のいずれか一項に記載のメモリデバイス。
  13. システムであって、
    データを記憶するように構成されたメモリデバイスと、
    前記メモリデバイスに結合され、前記メモリデバイスを制御するように構成されたメモリコントローラとを含み、
    前記メモリデバイスが、
    メモリセルの複数の行を含むメモリセルのアレイと、
    メモリセルの前記複数の行にそれぞれ結合された複数のワード線と、
    前記複数のワード線に結合され、メモリセルの前記複数の行のうちのメモリセルの選択された行に対して消去動作を実行するように構成された周辺回路とを含み、メモリセルの前記選択された行は、選択されたワード線に結合され、前記消去動作を実行するために、前記周辺回路が、
    メモリセルの前記複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線を、第1の時間期間内に、初期電圧から放電電圧まで放電することと、
    前記第1の時間期間の後の第2の時間期間内に、前記選択されないワード線をフローティングにすることとを行うように構成される、システム。
  14. 前記周辺回路は、前記第2の時間期間の後の第3の時間期間内に、前記選択されないワード線を充電電圧まで充電するようにさらに構成される、請求項13に記載のシステム。
  15. 前記初期電圧および前記充電電圧は同じである、請求項14に記載のシステム。
  16. 前記初期電圧および前記充電電圧は、システム電圧(Vdd)に等しい、請求項15に記載のシステム。
  17. 前記初期電圧は、前記放電電圧より大きい、請求項13から16のいずれか一項に記載のシステム。
  18. 前記周辺回路は、デコーダと、複数のローカルワード線に結合されたワード線ドライバと、複数の駆動トランジスタとを含み、
    前記複数の駆動トランジスタのうちの選択されない駆動トランジスタが、前記デコーダに結合されたゲートと、前記複数のローカルワード線のうちの選択されないローカルワード線に結合されたソースおよびドレインのうちの1つと、前記選択されないワード線に結合された前記ソースおよび前記ドレインのうちの別の1つとを含む、請求項13から17のいずれか一項に記載のシステム。
  19. 前記選択されないワード線を放電するために、前記デコーダが、前記選択されない駆動トランジスタをオンにするように構成され、前記ワード線ドライバが、前記放電電圧を前記選択されないローカルワード線に印加し、それにより、前記選択されない駆動トランジスタが、前記放電電圧を前記選択されないワード線に印加するように構成される、請求項18に記載のシステム。
  20. 前記選択されないワード線をフローティングにするために、前記デコーダが、前記選択されない駆動トランジスタをオフにし、それにより、前記選択されない駆動トランジスタが、前記選択されないワード線をフローティングにするように構成される、請求項18または19に記載のシステム。
  21. メモリセルの前記アレイは、複数のメモリストリングを含み、前記複数のメモリストリングの各メモリストリングは、ソースを含み、
    前記メモリデバイスは、前記複数のメモリストリングにそれぞれ結合された複数のビット線をさらに含み、
    前記消去動作を実行するために、前記周辺回路が、前記第2の時間期間内に、消去電圧を前記複数のメモリストリングの前記ソースに印加するようにさらに構成される、請求項13から20のいずれか一項に記載のシステム。
  22. 前記複数のメモリストリングは、メモリセルの前記選択された行に対応する選択されたブロック内の第1のメモリストリングと、メモリセルの前記選択されない行に対応する選択されないブロック内の第2のメモリストリングとを含む、請求項21に記載のシステム。
  23. 前記消去動作を実行するために、前記周辺回路が、前記第2の時間期間内に、0-V電圧を前記選択されたワード線に印加するようにさらに構成される、請求項13から22のいずれか一項に記載のシステム。
  24. 前記メモリデバイスは、3次元(3D)NANDフラッシュメモリデバイスを含む、請求項13から23のいずれか一項に記載のシステム。
  25. 前記メモリコントローラに結合され、前記データを送るかまたは受信するように構成されたホストをさらに含む、請求項13から24のいずれか一項に記載のシステム。
  26. メモリデバイスを動作させるための方法であって、前記メモリデバイスは、メモリセルの複数の行と、メモリセルの前記複数の行にそれぞれ結合された複数のワード線とを含むメモリセルのアレイを含み、前記方法は、
    メモリセルの前記複数の行のうちのメモリセルの選択された行に対して消去動作を実行するステップを含み、メモリセルの前記選択された行は、選択されたワード線に結合され、前記消去動作を実行するステップが、
    メモリセルの前記複数の行のうちのメモリセルの選択されない行に結合された選択されないワード線を、第1の時間期間内に、初期電圧から放電電圧まで放電するステップと、
    前記第1の時間期間の後の第2の時間期間内に、前記選択されないワード線をフローティングにするステップとを含む、方法。
  27. 前記消去動作を実行するステップが、前記第2の時間期間の後の第3の時間期間内に、前記選択されないワード線を充電電圧まで充電するステップをさらに含む、請求項26に記載の方法。
  28. 前記初期電圧および前記充電電圧は同じである、請求項27に記載の方法。
  29. 前記初期電圧および前記充電電圧は、システム電圧(Vdd)に等しい、請求項28に記載の方法。
  30. 前記初期電圧は、前記放電電圧より大きい、請求項26から29のいずれか一項に記載の方法。
  31. 前記メモリデバイスは、選択されないローカルワード線および前記選択されないワード線に結合された選択されない駆動トランジスタをさらに含み、
    前記選択されないワード線を放電するステップが、前記選択されない駆動トランジスタをオンにするステップと、前記放電電圧を前記選択されないローカルワード線に印加するステップとを含む、請求項26から30のいずれか一項に記載の方法。
  32. 前記選択されないワード線をフローティングにするステップが、前記選択されない駆動トランジスタをオフにするステップを含む、請求項31に記載の方法。
  33. メモリセルの前記アレイは、複数のメモリストリングを含み、前記複数のメモリストリングの各メモリストリングは、ソースを含み、
    前記メモリデバイスは、前記複数のメモリストリングにそれぞれ結合された複数のビット線をさらに含み、
    前記消去動作を実行するステップが、前記第2の時間期間内に、消去電圧を前記複数のメモリストリングの前記ソースに印加するステップをさらに含む、請求項26から32のいずれか一項に記載の方法。
  34. 前記消去動作を実行するステップが、前記第2の時間期間内に、0-V電圧を前記選択されたワード線に印加するステップをさらに含む、請求項26から33のいずれか一項に記載の方法。
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