JP2023529563A - 裏面エッチングによる超伝導量子ビットの寿命およびコヒーレンス改善 - Google Patents

裏面エッチングによる超伝導量子ビットの寿命およびコヒーレンス改善 Download PDF

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Abstract

量子力学的デバイスの量子ビットの寿命およびコヒーレンス時間を改善するための方法が提供される。この方法は、前面および裏面を有する基板を準備することを含み、前面が、前面上に形成される少なくとも１つの量子ビットを有し、少なくとも１つの量子ビットが、コンデンサ・パッドを有する。この方法は、少なくとも１つの量子ビットの寿命（Ｔ１）およびコヒーレンス時間（Ｔ２）を増大させるために、シリコン－空気（ＳＡ）界面、金属－空気（ＭＡ）界面、またはシリコン－金属（ＳＭ）界面のうちの少なくとも１つによる、高周波電流損失を減少させるように、基板の裏面の、少なくとも１つの量子ビットの反対側のエリアから、所定の量の基板材料を除去することか、または基板の裏面の、少なくとも１つの量子ビットの反対側のエリアに、超伝導金属層を堆積させることのうちの少なくとも一方をさらに含む。

Description

現在特許請求している本発明の実施形態は、超伝導量子力学的デバイスに関し、より詳細には、量子力学的デバイスにおける量子ビットの寿命およびコヒーレンス時間を改善するための方法、ならびに寿命およびコヒーレンス時間が改善された１つまたは複数の量子ビットを有する、量子力学的デバイスに関する。
超伝導量子コンピューティング・システムにおいて、量子ビットの寿命（Ｔ１）およびコヒーレンス時間（Ｔ２）は、システム性能の基本的な評価基準であり、一般的な目標は、適切な関連する量子ビットと量子との相互作用を維持しながら、Ｔ１およびＴ２が可能な限り長くなるシステムを作成することである。量子コンピュータにおける時間的な評価基準がより長いことで、一層複雑な計算が可能になるので、Ｔ１時間およびＴ２時間がより長いほど、量子コンピュータを使用して、一層高度な問題を解決することができる。Ｔ１時間およびＴ２時間は、前面エッチングを使用して、様々な材料間の界面に存在する表面状態を軽減することにより、改善されている。表面状態は、Ｔ１およびＴ２の両方を劣化させる、高周波（ＲＦ：radiofrequency）損失を引き起こす。現在、量子ビットの前面エッチングは、ＲＦエネルギーと相互作用して損失を生み出す、量子ビットの分路コンデンサに近接する既存の表面状態を低減するために使用される。こうした損失を引き起こす表面状態は、シリコン－空気（ＳＡ：silicon-air）、シリコン－金属（ＳＭ：silicon-metal）、および金属－空気（ＭＡ：metal-air）の界面に存在する可能性がある。ＲＦ損失の仕組みには、ＳＡ、ＳＭ、およびＭＡの表面状態ばかりでなく、バルクＳｉの損失正接による寄与も含まれ得る。
従来、量子ビットの性能仕様は、前面エッチングによって修正されてきた。しかし、前面エッチングは、（ｉ）電磁（たとえば、マイクロ波または高周波）界の強度が非常に強い場合、量子ビットに著しく摂動を加え（perturb）、（ｉｉ）チップは、フリップ・チップのバンプがボンディングされると、チップをデボンディングしてさらなる処理を行わなければ、前面エッチングを実行することができず、かつ（ｉｉｉ）バンプのボンディング工程自体が、最終的な量子ビットの性能評価基準に影響を与える可能性があるので、望ましくない。
本発明の態様は、量子力学的デバイスの量子ビットの寿命およびコヒーレンス時間を改善するための方法を提供することである。この方法は、前面および裏面を有する基板を準備することであって、前面が、前面上に形成される少なくとも１つの量子ビットを有し、少なくとも１つの量子ビットが、コンデンサ・パッドを有する、準備することと、少なくとも１つの量子ビットの寿命（Ｔ１）およびコヒーレンス時間（Ｔ２）を増大させるために、シリコン－空気（ＳＡ）界面、金属－空気（ＭＡ）界面、またはシリコン－金属（ＳＭ）界面のうちの少なくとも１つによる、高周波電流損失を減少させるように、基板の裏面の、少なくとも１つの量子ビットの反対側のエリアから、所定の量の基板材料を除去することか、または基板の裏面の、少なくとも１つの量子ビットの反対側のエリアに、超伝導金属層を堆積させることのうちの少なくとも一方とを含む。
一実施形態では、高周波電流損失を低減することは、量子力学的デバイスの、より低損失の幾何学的フィーチャとの高周波オーバラップを増加させること、および量子力学的デバイスの、より損失の大きい幾何学的フィーチャとの高周波オーバラップを減少させることによって、電流損失を低減することを含む。
一実施形態では、基板の裏面の、少なくとも１つの量子ビットの反対側のエリアから、基板材料を除去することは、基板材料に応じて選択した化学エッチング液を使用して、基板の裏面を選択的に化学エッチングすることを含む。一実施形態では、基板の裏面を化学エッチングする前に、基板の裏面から材料を機械的に除去することにより、基板の裏面の少なくとも１つの量子ビット近傍に初期の凹みを形成し、次いで、基板の裏面の、形成された初期の凹みを化学エッチングする。一実施形態では、基板の裏面に初期の凹みを形成することは、１つまたは複数の第１の結晶面および１つまたは複数の第２の結晶面を有する初期の凹みの面を画定することを含み、これにより化学エッチング液は、基板材料を、該１つまたは複数の第１の結晶面から優先的にエッチングするが、該１つまたは複数の第２の結晶面から基板材料を実質的にエッチングせず、少なくとも１つの量子ビット近傍に、エッチングされた最終の凹みを形成する。
一実施形態では、基板の裏面から所定の量の基板材料を除去することは、基板の裏面のエリア内で所定の量の基板材料を除去し、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の近傍に、トレンチを形成することを含む。一実施形態では、基板の裏面のエリア内で所定の量の基板材料を除去し、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の近傍にトレンチを形成することは、トレンチが、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の辺りでほぼ中心に位置するように、所定の量の基板材料を除去することを含む。
一実施形態では、トレンチが、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の辺りでほぼ中心に位置するように、所定の量の基板材料を除去することは、シリコン－金属（ＳＭ）界面のＲＦエネルギー密度を有する表面状態の関与率を低減するためにトレンチを形成することと、シリコン－空気（ＳＡ）界面のＲＦエネルギー密度を有する表面状態の関与率を高めることとを含む。一実施形態では、トレンチの深さが増すにつれて、ＲＦエネルギー密度の、シリコン－金属（ＳＭ）界面の表面状態とのオーバラップは減少し、シリコン－空気（ＳＡ）界面の表面状態のＲＦエネルギー密度のオーバラップは増加する。
一実施形態では、基板の裏面から所定の量の基板材料を除去することは、基板の裏面のエリア内で所定の量の基板材料を除去し、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の近傍に、トレンチを形成することと、金属－空気（ＭＡ）界面による高周波電流損失を低減するために、トレンチ内に超伝導金属層を堆積させることとを含む。一実施形態では、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の近傍にトレンチを形成することは、少なくとも１つの量子ビットのコンデンサ・パッドのうちの１つの下に、かつその１つの辺りで中心に位置する、トレンチを形成することを含む。一実施形態では、金属－空気（ＭＡ）界面による高周波電流損失は、トレンチの裏面幅に基づいて減少する。
一実施形態では、基板の裏面の、少なくとも１つの量子ビットの反対側のエリアから基板材料を除去することは、エッチング用マスク膜を基板の裏面に付着させることと、基板の裏面の、少なくとも１つの量子ビットの反対側の、選択したエリアをエッチングすることとを含む。一実施形態では、この方法は、基板の裏面にエッチング用膜マスクを付着させた後で、基板の裏面の選択したエリアをエッチングする前に、エッチング用膜マスクの選択したエリアに、１つまたは複数の開口部を形成することをさらに含む。一実施形態では、基板の裏面の、少なくとも１つの量子ビットの反対側の選択したエリアをエッチングすることは、選択したエリアで基板の所望の厚さを化学エッチングして、選択したエリアにトレンチを形成することを含む。一実施形態では、この方法はまた、トレンチ内に超伝導金属層を堆積させることも含む。
一実施形態では、基板の裏面の、少なくとも１つの量子ビットの反対側のエリアから基板材料を除去することは、マスク膜を基板の裏面に付着させることと、基板の裏面のマスクされたエリアに、金属超伝導体を堆積させることとを含む。
本発明の別の態様は、量子力学的デバイスを提供することである。量子力学的デバイスは、前面および裏面を有する基板と、基板の前面に形成された複数の量子ビットとを含み、複数の量子ビットは、複数のコンデンサ・パッドを有する。基板は、基板の裏面の、複数の量子ビットのうちの少なくとも１つの量子ビットの反対側に形成される、少なくとも１つのトレンチを含み、少なくとも１つの量子ビットの寿命（Ｔ１）およびコヒーレンス時間（Ｔ２）を増大させるために、シリコン－空気（ＳＡ）界面、金属－空気（ＭＡ）界面、もしくはシリコン－金属（ＳＭ）界面のうちの少なくとも１つ、またはこれらの任意の組合せによる、高周波電流損失を低減するように、少なくとも１つのトレンチまたはトレンチ内に堆積される超伝導材料のサイズ、形状、または位置のうちの少なくとも１つが選択される。
一実施形態では、基板は、シリコン、高抵抗率シリコン、およびサファイアからなる群から選択される。一実施形態では、複数のコンデンサ・パッドは、超伝導材料から作られる。一実施形態では、超伝導材料は、アルミニウム（Ａｌ）およびニオブ（Ｎｂ）のうちの一方であり得る。
一実施形態では、トレンチは、複数のコンデンサ・パッドのうちの、２つのコンデンサ・パッド間の間隙の近傍に設けられる。一実施形態では、トレンチは、シリコン－金属（ＳＭ）界面の表面状態のエネルギー密度を減少させ、シリコン－空気（ＳＡ）界面の表面状態のエネルギー密度を増加させるように、間隙の辺りでほぼ中心に位置する。
一実施形態では、超伝導金属層は、金属－空気（ＭＡ）界面による高周波電流損失を低減するために、トレンチ内に設けられる。一実施形態では、トレンチは、複数のコンデンサ・パッドのうちの１つまたは複数のパッドの下に、かつその１つまたは複数のパッドの辺りで中心に位置するよう形成される。
特許または出願書類のファイルは、カラーで作成された少なくとも１つの図面を含む。要求および必要な料金の支払いに応じて、カラーの図面を含むこの特許または特許出願公開のコピーを、Ｏｆｆｉｃｅ（Ｒ）で提供する。
本開示ばかりでなく、構造体の関係する要素の動作方法および機能、部品の組合せ、ならびに製造の経済性も、そのすべてがこの明細書の一部を形成し、様々な図において同じ参照番号が対応する部品を表す、添付図面を参照して、以下の説明および添付の特許請求の範囲を検討すると、より明らかとなろう。しかし、図面は、例示および説明のみを目的としており、本発明を制限する定義として意図するものではないことを、明確に理解されたい。
（Ａ）は、本発明の一実施形態による、量子ビット・デバイスの概略断面図である。（Ｂ）は、本発明の一実施形態による、量子ビット・デバイスのジョセフソン接合の電子顕微鏡（ＥＭ：Electron Microscope）画像である。（Ｃ）は、本発明の一実施形態による、コンデンサを介して電磁信号線に結合された、量子ビット・デバイスの電子図である。 本発明の一実施形態による、ジョセフソン接合に接続されたコンデンサ・パッドによって生成される、シミュレーションされた２次元電界の等高線図である。 本発明の一実施形態による、コンデンサ・パッドおよびジョセフソン接合（ＪＪ：Josephson junction）の相対位置を示す、量子ビット・デバイスの概略上面図である。 本発明の実施形態による、コンデンサ・パッドの周囲の、電位の分布の等高線図である。 本発明の実施形態による、コンデンサ・パッドの周囲の、電位の分布の等高線図である。 本発明の実施形態による、コンデンサ・パッドの周囲の、電位の分布の等高線図である。 本発明の一実施形態による、基板の裏面で除去された基板材料の量に対応するエッチング深さ（単位はμｍ）に対する、表面状態エネルギー密度のグラフである。 本発明の一実施形態による、基板の裏面で除去された基板材料の量に対応するエッチング深さ（単位はμｍ）に対する、バルク・エネルギー密度を示す図である。 本発明の一実施形態による、裏面エッチング幅に対する、金属－空気（ＭＡ）オーバラップのパーセントでの割合のグラフである。 本発明の実施形態による、コンデンサ・パッドのうちの一方の下にトレンチが形成される場合の、コンデンサ・パッドの周囲の電位の分布の等高線図である。 本発明の実施形態による、コンデンサ・パッドのうちの一方の下にトレンチが形成される場合の、コンデンサ・パッドの周囲の電位の分布の等高線図である。 本発明の一実施形態による、それぞれが幾何学的にエッチングされたトレンチを有する、複数の量子ビットの概略図である。 （Ａ）～（Ｄ）は、本発明の一実施形態による、基板の裏面の、少なくとも１つの量子ビット（量子ビット１、量子ビット２、量子ビット３）の反対側のエリアから、基板材料を除去する工程のステップを示す図である。 本発明の一実施形態による、量子力学的デバイスにおける量子ビットの寿命およびコヒーレンス時間を改善するための方法の流れ図である。
本発明の実施形態では、バルク・シリコン、空気、および様々な材料の界面とのＲＦオーバラップは、裏面エッチングまたは接地される裏面の金属被覆、あるいはその両方によって修正され得る。様々な損失の仕組み（すなわち、バルク・シリコンの損失正接、ＳＡ、ＭＡ、およびＳＭの表面状態）の重大さは様々であり、量子ビットのＲＦ総損失は、基本的に、ＲＦオーバラップの、量子ビットの特定の幾何学的フィーチャに関連する様々な損失の仕組みとの加重平均である。
低損失の幾何学的フィーチャとのＲＦオーバラップを増加させ、より損失の大きいフィーチャとのオーバラップを減少させることで、全体的な損失を低減する（たとえば、最小限に抑える）ことにより、寿命（Ｔ１）およびコヒーレンス時間（Ｔ２）を増大させる（たとえば、最大化する）機会がある。
同様の物理的構造体を実現するために、異なる工程の流れが実施される場合がある。また、製造ラインが異なれば、異なる処理プロトコルが使用される場合がある。これらの問題はどちらも、どの材料の界面がＲＦ損失に最も寄与するかを変える可能性がある。したがって、最も懸念される材料の界面は、製造中に行われた特定の処理の選択に応じて変わる可能性がある。
したがって、ＲＦ損失を低減する（たとえば、最小限に抑える）ために、全体的な損失を最小限に抑えることを目標に、量子ビット内の様々な幾何学的フィーチャとのＲＦオーバラップの量を操作して、異なる工程の流れによって生じる可能性のある、様々な潜在的な損失の仕組みに適応させることができる、柔軟な戦略を持つことが有益であり得る。
以下の段落でさらに説明されるように、超伝導量子ビット・システムにおけるＴ１およびＴ２の増大または増加（たとえば、最大化）は、２つのデバイス修正手法を使用することによって達成され得る。第１の手法は、量子ビットまたは量子ビットのチップの裏面から、基板をエッチングすることを含む。第２の手法は、量子ビットまたは量子ビットのチップの裏面を金属被膜して接地することを含む。これら２つの手法は、別個にまたは別々に実施することができ、または必要な場合に、特定の状況に応じて、一緒に実施することもできる。
以下の段落で示されるように、シミュレーションは、バルク・シリコンと同様に、完全に裏面エッチングした量子ビットも、シリコン－空気（ＳＡ）およびシリコン－金属（ＳＭ）表面状態とのＲＦオーバラップ（またはＲＦ関与因子：RF participation factor）の低減を可能にすることを示している。しかし、完全に裏面エッチングされたデバイスの幾何形状によって、金属－空気（ＭＡ）のオーバラップは増加する。量子ビットに近接するチップの裏面を適切にエッチングし、チップの裏面を金属被膜し、任意選択でチップの裏面を接地することにより、ＭＡのオーバラップを低減する（最小限に抑える）ことができる。したがって、ＭＡの界面によるＲＦ障害が、損失へもたらす寄与が、たとえばバルクＳｉ、ならびにＳＡおよびＳＭの寄与よりも小さい場合、量子ビットの裏面が完全にエッチングされると、Ｔ１およびＴ２の全体的な改善が達成され得る。ＭＡの界面に起因するＲＦ損失が、バルクＳｉ、ならびにＳＡおよびＳＭの寄与と比較して、ＲＦ損失により大きく寄与する場合、全体的なＲＦ損失を最小限に抑えるために、チップの裏面が適切にエッチングされ、超伝導体で金属被膜され、任意選択で接地され得る。前の段落では、基板の例として、多くの場合、シリコン（Ｓｉ）またはバルクＳｉに言及している。しかし、以下の段落において理解され、さらに説明されるように、高抵抗率シリコンおよびサファイアなどの他の材料も使用することができる。
図１（Ａ）は、本発明の一実施形態による、量子ビット・デバイス１００の概略断面図である。図１（Ａ）に示されているように、量子ビット・デバイス１００は、ジョセフソン接合１０２と、コンデンサ・パッド１０４Ａおよび１０４Ｂとを含む。ジョセフソン接合１０２は、コンデンサ・パッド１０４Ａおよび１０４Ｂに接続されている。コンデンサ・パッド１０４Ａおよび１０４Ｂはさらに、たとえば、コンデンサ１０８Ａ、１０８Ｂ、および１０８Ｃを介して、電磁（たとえば、マイクロ波または高周波）信号線１０６Ａ、１０６Ｂ、および１０６Ｃに容量結合され得る。
図１（Ｂ）は、本発明の一実施形態による、ジョセフソン接合の電子顕微鏡（ＥＭ）画像である。一実施形態では、ジョセフソン接合は、約１００×１００ｎｍ２のサイズを有することができる。
図１（Ｃ）は、本発明の一実施形態による、コンデンサ１０８Ａ、１０８Ｂ、および１０８Ｃを介して電磁信号線に結合された、量子ビット・デバイス１００の電子図である。ジョセフソン接合１０２は、内部キャパシタンスＣｊおよび内部インダクタンスＬｊ（たとえば、Ｌｊは約２０ｎＨ、Ｃｊは約１ｆＦ）を有する。しかし、ジョセフソン接合の内部インダクタンスＬｊおよび内部キャパシタンスＣｊは、ジョセフソン接合１０２の構造に応じて、他の値を有する場合があることを理解されたい。量子ビット１００は、ジョセフソン接合の内部キャパシタンスＣｊに加えて、コンデンサ・パッド１０４Ａおよび１０４Ｂによる結合キャパシタンスまたは信号キャパシタンスＣｓも有する。一実施形態では、（コンデンサ・パッド１０４Ａおよび１０４Ｂによる）キャパシタンスＣｓは、約６０ｆＦであり得る。しかし、キャパシタンスＣｓもまた、コンデンサ・パッド１０４Ａおよび１０４Ｂのサイズ、幾何形状、または形状に応じて、他の値を有する場合がある。
一実施形態では、共振周波数は、ジョセフソン接合（内部キャパシタンスＣｊおよび内部インダクタンスＬｊを含む）と、コンデンサ・パッド１０４Ａおよび１０４Ｂによる、関連するコンデンサＣｓとの両方からの、容量性および抵抗性の寄与によって決定される。したがって、たとえば、量子ビットの第１共振周波数ｆ０１は、デバイスのキャパシタンスに依存し、数学的に、以下の式（１）で表すことができる。たとえば、添字の「０」は、ジョセフソン接合１０２の基底状態を示し、添字の「１」は、ジョセフソン接合１０２の第１の励起状態を示す。
Figure 2023529563000002
ここで、エネルギーＥｊおよびＥｃは、以下の２つの式（２）および（３）で表すことができる。
Figure 2023529563000003
Figure 2023529563000004
ここで、ｅは電子電荷、ｈはプランク定数、ＣΣはすべてのキャパシタンスの合計、Ｉｃは臨界電流（アンベガオカ－バラトフ：Ambegaokar-Baratoff）であり、以下の式（４）で与えられる。
Figure 2023529563000005
ここで、Ｒｎは、ジョセフソン接合（ＪＪ）の抵抗値、Δは、超伝導エネルギー・ギャップであり、材料の幾何形状に依存しない材料特性である。ここで、超伝導エネルギー・ギャップのサイズは、２つの電子がクーパー対を形成するとき、２つの電子のエネルギー利得を示している。エネルギー・ギャップは温度に依存し、温度が低下すると増大する。
したがって、キャパシタンスＣｓの寄与を含む、キャパシタンスＣΣに関連する高周波界分布を変化させることによって、量子ビットの共振周波数（たとえば、第１の共振周波数ｆ０１）を変更または変化させ、高周波電流の、シリコン－空気（ＳＡ）界面、金属－空気（ＭＡ）界面、またはシリコン－金属（ＳＭ）界面のうちの少なくとも１つに関連する損失源とのオーバラップ（または関与率）を変えることが可能であり、これにより、少なくとも１つの量子ビットにおける寿命（Ｔ１）およびコヒーレンス時間（Ｔ２）を増大させるために、全体的な高周波損失の量を低減することができる。
図２は、本発明の一実施形態による、ジョセフソン接合１０２に接続されたコンデンサ・パッド１０４Ａおよび１０４Ｂによって生成される、シミュレーションされた２次元電界の等高線図である。量子ビット１００の２つのコンデンサ・パッド１０４Ａおよび１０４Ｂは、図２において、バーで表されている。ジョセフソン接合１０２（図示せず）は、２本のバー１０４Ａと１０４Ｂとの間に位置する。たとえば、コンデンサ・パッド１０４Ａに対応する左側のバーを、ゼロ電位に接続することができ、一方コンデンサ・パッド１０４Ｂに対応する右側のバーを、より高い電位である１Ｖに接続することができる（この結果、たとえば、約７ １０３Ｖ／ｍの電界強度を得ることができた）。図２では、量子力学的デバイス２００の一部であるコンデンサ・パッド１０４Ａ、１０４Ｂの表現上に、電気的等高線図が重ね合わされている。量子ビット１００はまた、基板２０２も含む、量子力学的デバイス２００の一部である。基板２０２は、前面２０２Ａおよび裏面２０２Ｂを有する。図２においてバーで表されているコンデンサ・パッド１０４Ａおよび１０４Ｂ、ならびに量子ビット１００の２つのコンデンサ・パッド１０４Ａと１０４Ｂとの間に位置するジョセフソン接合１０２は、量子力学的デバイス２００の基板２０２の前面２００Ａ上に位置する。
電界分布の変化は、基板２０２の実効誘電率の変化を示している。量子力学的デバイス２００のキャパシタンスは、基板２０２の実効誘電率に関係する。電界分布の変化は、基板２０２の特定の場所において、基板２０２の厚さを変えることによって実施することができる。これは、たとえば、裏面２０２Ｂから基板２０２をエッチングすること、すなわち裏面２０２Ｂから基板材料を除去することによって実行され得る。基板２０２の裏面２０２Ｂでのエッチングによる電界分布の変化は、量子力学的デバイスのキャパシタンスの変化を示している。
図３は、本発明の一実施形態による、コンデンサ・パッド１０４Ａおよび１０４Ｂならびにジョセフソン接合（ＪＪ）１０２の相対位置を示す、量子ビット・デバイス１００の概略上面図である。量子ビット・デバイス１００は、量子力学的デバイス２００の一部である、接地面３００で取り囲まれている。
図４Ａ～図４Ｃは、本発明の実施形態による、コンデンサ・パッド１０４Ａおよび１０４Ｂの周囲の、電位の分布の等高線図である。図４Ａは、図３で示された断面線４－４に沿った、ジョセフソン接合１０２に接続されたコンデンサ・パッド１０４Ａおよび１０４Ｂによって生成される、シミュレーションされた２次元電界の等高線図である。静電計算を使用して、ＲＦエネルギー密度の、様々な表面状態とのオーバラップを推定することができる。ＲＦ波長は、デバイスの幾何学的寸法よりもはるかに大きいので、これは妥当な手法である。等電位線４００は、コンデンサ・パッド１０４Ａおよび１０４Ｂの端部の周囲に描かれている。図４Ａは、量子力学的デバイス２００の基板２０２の裏面２０２Ｂがエッチングされていない状態での、ジョセフソン接合１０２の周囲の電位分布を示している。コンデンサ・パッド１０４Ａ、１０４Ｂの端部は、電位４００の、より高く集中する存在によって認識することができる。ジョセフソン接合１０２は、コンデンサ・パッド１０４Ａの端部とコンデンサ・パッド１０４Ｂの端部との間に位置する。図４Ｂは、ジョセフソン接合１０２の周囲の、電位の分布を示している。ジョセフソン接合１０２はやはり、コンデンサ・パッド１０４Ａの端部とコンデンサ・パッド１０４Ｂの端部との間に位置する。しかし、図４Ｂに示されているように、基板２０２の裏面２０２Ｂは、ジョセフソン接合１０２近傍でエッチングされている。基板２０２のエッチングされた材料のプロファイルが、台形の形状４０２で示され、ジョセフソン接合１０２から離れたところよりも、ジョセフソン接合１０２近傍で、より多くの材料が除去されている。基板２０２の裏面２０２Ｂでの材料の除去は、電位線４００の形状を修正し、これにより、ジョセフソン接合１０２の周囲または近傍における電位の分布を修正する。したがって、これは、ジョセフソン接合１０２ならびにコンデンサ・パッド１０４Ａおよび１０４Ｂの周囲の、量子ビット１００のキャパシタンスが変更されることを示している。図４Ｃは、ジョセフソン接合１０２の周囲の、電位の分布を示している。ジョセフソン接合１０２はやはり、コンデンサ・パッド１０４Ａの端部とコンデンサ・パッド１０４Ｂの端部との間に位置する。図４Ｃに示されているように、基板２０２の裏面２０２Ｂは、図４Ｂで示されたエッチングのプロファイルと比較して、ジョセフソン接合１０２の近傍でより一層エッチングされている。基板２０２のエッチングされた材料のプロファイルが、台形の形状４０４で示され、図４Ｂに示された台形プロファイル４０２と比較して、ジョセフソン接合１０２近傍で、さらにより多くの材料が除去されている。基板２０２の裏面２０２Ｂでの材料の除去は、電位線４００の形状を修正し、これにより、ジョセフソン接合１０２の周囲または近傍における電位の分布を修正する。したがって、これは、ジョセフソン接合１０２ならびにコンデンサ・パッド１０４Ａおよび１０４Ｂの周囲の、量子ビットのキャパシタンスが、図４Ｂと比較して、より一層変更されることを示している。
図５Ａは、本発明の一実施形態による、基板２０２の裏面２０２Ｂで除去された基板材料の量に対応するエッチング深さ（μｍ）に対する、表面状態エネルギー密度のグラフを示している。図５Ａの曲線５０２は、シリコン－空気（ＳＡ）界面の表面状態エネルギー密度の変化を、エッチング深さの関数として示している。図５Ａの曲線５０４は、シリコン－金属（ＳＭ）界面の表面状態エネルギー密度の変化を、エッチング深さの関数として示している。図５Ａの曲線５０６は、金属－空気（ＭＡ）界面の表面状態エネルギー密度の変化を、エッチング深さの関数として示している。
図５Ａに示されているように、より多くの材料が量子ビット１００の裏面から除去されてトレンチ４０２、４０４を形成すると、図４Ａ～図４Ｃに示されたように、深さが増すにつれて、シリコン－空気（ＳＡ）界面のＲＦエネルギー密度を有する表面状態の関与率が増加する（曲線５０２）。図５Ａに示されているように、より多くの材料が量子ビットの裏面から除去されてトレンチを形成すると、図４Ａ～図４Ｃに示されたように、深さが増すにつれて、シリコン－金属（ＳＭ）界面のＲＦエネルギー密度を有する表面状態の関与率が減少する（曲線５０４）。図５Ａに示されているように、より多くの材料が量子ビットの裏面から除去されてトレンチを形成すると、図４Ａ～図４Ｃに示されたように、深さが増すにつれて、金属－空気（ＭＡ）界面のＲＦエネルギー密度を有する表面状態の関与率は、実質的に平坦または一定のままである（曲線５０６）。図５Ａの点「ＰＡ」は、材料が基板２０２の裏面２０２Ｂから除去されていない、図４Ａに示された構成に対応する。図５Ａの点「ＰＢ」は、基板２０２の裏面２０２Ｂから除去される材料が比較的少ない、図４Ｂに示された構成に対応する。図５Ａの点「ＰＣ」は、基板２０２の裏面２０２Ｂから除去される材料が比較的多い、図４Ｃに示された構成に対応する。点「ＰＣ」は、ジョセフソン接合の真下のエリアに材料が実質的に残っていない、図４Ｃに示された構成に対応する。点「ＰＣ」において、曲線５０２は急激に低下する。
図５Ａに示されているように、ＳＡ表面状態とのＲＦオーバラップは、約９０％を超えて減少し、ＳＭ表面状態とのＲＦオーバラップは、約９０％を超えて減少し、ＭＡ表面状態とのＲＦオーバラップは、約２倍を超えて増加する。
図５Ｂは、本発明の一実施形態による、基板２０２の裏面２０２Ｂで除去された基板材料の量に対応するエッチング深さ（μｍ）に対する、バルク・エネルギー密度を示す。図５Ｂの曲線５０８は、シリコンのバルク・エネルギー密度の変化を、エッチング深さの関数として示している。図５Ｂの曲線５０９は、空気のバルク・エネルギー密度の変化を、エッチング深さの関数として示している。図５Ｂに示されているように、より多くの材料が量子ビット１００の裏面から除去されてトレンチ４０２、４０４を形成すると、図４Ａ～図４Ｃに示されたように、深さが増すにつれて、シリコンのバルク・エネルギー密度の関与率が低下する（曲線５０８）。図５Ｂに示されているように、より多くの材料が量子ビット１００、２００の裏面から除去されてトレンチ４０２、４０４を形成すると、図４Ａ～図４Ｃに示されたように、深さが増すにつれて、空気のバルク・エネルギー密度の関与率が高まる（曲線５０９）。図５Ｂに示されているように、点「ＰＣ」において、シリコンとのＲＦオーバラップは、約８５％から約１５％まで低下し、空気とのＲＦオーバラップは、約８倍を超えて約８５％まで増加する。
図６は、本発明の一実施形態による、裏面エッチング幅に対する、ＭＡのパーセントでの割合のグラフを示している。「裏面エッチング幅」という用語は、本明細書では、台形のトレンチの頂点（すなわち、基板の最も薄い箇所）における、台形のトレンチの幅を指す。図６のグラフにおける様々な曲線は、グラフに示されているように、上部の曲線から底部の曲線へ、エッチング深さが増加するのに対応している。たとえば、上部の曲線は、２５μｍの、台形のトレンチの頂点での基板の厚さ（たとえば、Ｓｉ）に対応し、一方底部の曲線は、２μｍの、台形のトレンチの頂点での基板（たとえば、Ｓｉ）の厚さに対応する。裏面エッチング幅の関数であるＭＡの割合の変動は、図６の底部の曲線で示されているように、最も深いトレンチ、すなわち量子ビットに近接した基板の最も薄い部分で、より顕著である。
図７Ａおよび図７Ｂは、本発明の実施形態による、コンデンサ・パッドのうちの一方の下にトレンチが形成される場合の、コンデンサ・パッド１０４Ａおよび１０４Ｂの周囲の電位の分布の等高線図である。一実施形態では、図７Ａおよび図７Ｂに示されているように、コンデンサ・パッドの一方がバイアスされ、他方のコンデンサ・パッドは接地されている。一実施形態では、トレンチは、特定のコンデンサ・パッドの周囲に生成される電位の電界を変更するために、バイアスされたコンデンサ・パッドの真下に配置されている。一実施形態では、トレンチ内に金属層を堆積させることができる。金属層は、接地することができる。基板がこのようにエッチングされると、キャパシタンスが増加し、その分、量子ビットの動作周波数に変化が生じることに留意されたい。適切な動作周波数を維持するために、分路コンデンサの幾何学的フィーチャを修正して、分路コンデンサの全体的なキャパシタンスを減少させ、エッチングされていないデバイスの例の動作周波数により近づけることができ、これは、ＲＦエネルギー密度の様々な表面状態の領域とのオーバラップ因子に対して、さらなる影響を有することになる。
図７Ａは、図６の点「ＰＬ」に対応するＭＡの割合を実現する、デバイス・プロファイルを示している。このデバイス・プロファイルは、ＲＦエネルギー密度のＭＡとのオーバラップを、エッチングされておらず、裏面に金属がない設計と比較して、約４０％低減する。このデバイス・プロファイルは、デバイス・プロファイルの幾何形状を適切に修正することによって、様々な種類の表面状態とのエネルギー密度のオーバラップを最小限に抑えることができるという概念の、例示的表現であることを意味する。シリコンとのＲＦオーバラップは、約９５％に増加する。空気とのＲＦオーバラップは、約５％に減少する。ＳＡの表面状態とのＲＦオーバラップは、約４０％減少する。ＳＭの表面状態とのＲＦオーバラップは、約４０％増加する。ＭＡの表面状態とのＲＦオーバラップは、約４０％減少する。
図７Ｂは、図６の点「ＰＭ」に対応するＭＡの割合を実現する、デバイス・プロファイルを示している。このデバイス・プロファイルは、ＲＦエネルギー密度のＭＡとのオーバラップを、エッチングされておらず、裏面に金属がない設計と比較して、約８５％低減する。このデバイス・プロファイルは、デバイス・プロファイルの幾何形状を適切に修正することによって、様々な種類の表面状態とのエネルギー密度のオーバラップを最小限に抑えることができるという概念の、例示的表現であることを意味する。シリコンとのＲＦオーバラップは、約９９％に増加する。空気とのＲＦオーバラップは、約１％に減少する。ＳＡの表面状態とのＲＦオーバラップは、約８５％減少する。ＳＭの表面状態とのＲＦオーバラップは、約１４倍増加する。ＭＡの表面状態とのＲＦオーバラップは、約８５％減少する。
図８は、本発明の一実施形態による、それぞれが幾何学的にエッチングされたトレンチを有する、複数の量子ビットの概略図を示している。図８に示されているように、裏面エッチングの幾何学的形状は、たとえば、ＫＯＨまたはＴＭＡＨなどの化学エッチング液を使用して、乾式エッチングと組み合わせて、基板裏面エッチングを実施するために使用される工程の流れを変更することで、変えることができる。加えて、異方性エッチング、およびその結果として生じる自己制限エッチングのフィーチャにより、様々な幾何学的プロファイルを裏面エッチングで実現することができる。たとえば、基板材料は、選択的化学エッチングを使用することによって、少なくとも１つの量子ビットの反対側のエリアで、基板の裏面から除去することができる。化学エッチング液は、基板材料に応じて選択することができる。一実施形態では、裏面を化学エッチングする前に、たとえば基板の裏面から材料を機械的に除去することによって、基板の裏面の、少なくとも１つの量子ビットの近傍に、１つまたは複数の初期の凹みを形成することができる。機械的除去に続いて、たとえば、基板の裏面の形成された初期の凹みで、化学エッチングを実行することができる。基板の裏面に初期の凹みを形成することによって、１つまたは複数の第１の結晶面および１つまたは複数の第２の結晶面を有する初期の凹みの面を画定することができ、これにより化学エッチング液は、基板材料を、１つまたは複数の第１の結晶面から優先的にエッチングするが、１つまたは複数の第２の結晶面から基板材料を実質的にエッチングせず、少なくとも１つの量子ビットの近傍に、エッチングされた最終の凹みまたはトレンチを形成する。
図８は、本発明の一実施形態による、複数のトレンチ８００を有する基板２０２の裏面２０２Ｂをさらに示している。トレンチのサイズまたは形状、あるいはその両方を、たとえば、初期の凹みの適切な形状を選択することによって、制御することができる。このようにして、基板材料のエッチングは、１つまたは複数の第１の結晶面（たとえば、（１１１）面）が実質的に取り除かれたときに、サイズが自己制限されてエッチングされた最終のトレンチ８００を形成するように、停止する。一実施形態では、エッチングされる材料の量を制御することは、エッチングされる最終のトレンチの、基板２０２の裏面から前面までのエッチング深さを制御することを含む。
図９（Ａ）～図９（Ｄ）は、本発明の一実施形態による、基板２０２の裏面２０２Ｂの、少なくとも１つの量子ビット１００（量子ビット１、量子ビット２、量子ビット３）の反対側のエリアから、基板材料を除去するための工程のステップを示している。エッチング・マスク膜９００（図９（Ｂ）に示されている）を、基板２０２の裏面２０２Ｂ（図９（Ａ）に示されている）に付着させ、基板２０２の裏面２０２Ｂの、少なくとも１つの量子ビット１００（図９（Ｃ）には示されていない）の反対側の、選択したエリア９０２（図９（Ｃ）に示されている）をエッチングすることができる。一実施形態では、エッチング・マスク膜９００を基板２０２の裏面２０２Ｂに付着させることは、基板２０２の裏面２０２Ｂにニオブ（Ｎｂ）を堆積させることを含む。別の実施形態では、エッチング・マスク膜９００を基板２０２の裏面２０２Ｂに付着させることは、基板２０２の裏面２０２Ｂに酸化物または窒化ケイ素（ＳｉＮ）を堆積させることを含む。図９（Ｄ）は、ウェハに形成された複数のトレンチ９０４を示す、エッチングされた量子ビットのウェハ上のパターン化された裏面マスク膜を示している。
一実施形態では、基板２０２上にエッチング・マスク９００を付着または作成後、コンデンサ・パッド、ジョセフソン接合などを作成するために、基板２０２の前面にアルミニウム蒸着を実行することによって、基板２０２を処理する。次いで、裏面コーティングされた処理済み基板をダイシングして、１つまたは複数の量子ビットを有する複数のチップを作成する。
図１０は、本発明の一実施形態による、量子力学的デバイスにおける量子ビットの寿命およびコヒーレンス時間を改善するための方法の流れ図である。この方法は、１００２で、前面および裏面を有する基板を準備することを含み、前面が、前面上に形成される少なくとも１つの量子ビットを有し、少なくとも１つの量子ビットが、コンデンサ・パッドを含む。この方法は、１００４で、少なくとも１つの量子ビットの寿命（Ｔ１）およびコヒーレンス時間（Ｔ２）を増大させるために、シリコン－空気（ＳＡ）界面、金属－空気（ＭＡ）界面、またはシリコン－金属（ＳＭ）界面のうちの少なくとも１つによる、高周波電流損失を減少させるように、基板の裏面の、少なくとも１つの量子ビットの反対側のエリアから、所定の量の基板材料を除去することか、または基板の裏面の、少なくとも１つの量子ビットの反対側のエリアに、超伝導金属層を堆積させることのうちの少なくとも一方をさらに含む。一実施形態では、超伝導金属層は、接地することができる。
一実施形態では、高周波電流損失を低減することは、量子力学的デバイスの、より低損失の幾何学的フィーチャとの高周波オーバラップを増加させること、および量子力学的デバイスの、より損失の大きい幾何学的フィーチャとの高周波オーバラップを減少させることによって、電流損失を低減することを含む。
一実施形態では、基板の裏面の、少なくとも１つの量子ビットの反対側のエリアから、基板材料を除去することは、基板材料に応じて選択した化学エッチング液を使用して、基板の裏面を選択的に化学エッチングすることを含む。一実施形態では、基板の裏面を化学エッチングする前に、基板の裏面から材料を機械的に除去することにより、基板の裏面の少なくとも１つの量子ビット近傍に初期の凹みを形成し、次いで、基板の裏面の、形成された初期の凹みを化学エッチングする。一実施形態では、基板の裏面に初期の凹みを形成することは、１つまたは複数の第１の結晶面および１つまたは複数の第２の結晶面を有する、初期の凹みの面を画定することを含み、これにより化学エッチング液は、基板材料を、該１つまたは複数の第１の結晶面から優先的にエッチングするが、該１つまたは複数の第２の結晶面から基板材料を実質的にエッチングせず、少なくとも１つの量子ビットの近傍に、エッチングされた最終の凹みを形成する。
一実施形態では、基板の裏面から所定の量の基板材料を除去することは、基板の裏面のエリア内で所定の量の基板材料を除去し、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の近傍に、トレンチを形成することを含む。一実施形態では、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の近傍にトレンチを形成するために、基板の裏面のエリア内の、所定の量の基板材料を除去することは、トレンチが、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の辺りでほぼ中心に位置するように、所定の量の基板材料を除去することを含む。一実施形態では、トレンチが、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の辺りでほぼ中心に位置するように、所定の量の基板を除去することは、シリコン－金属（ＳＭ）界面のＲＦエネルギー密度を有する表面状態の関与率を低減するためにトレンチを形成することと、シリコン－空気（ＳＡ）界面のＲＦエネルギー密度を有する表面状態の関与率を高めることとを含む。一実施形態では、トレンチの深さが増すにつれて、ＲＦエネルギー密度の、シリコン－金属（ＳＭ）界面の表面状態とのオーバラップは減少し、シリコン－空気（ＳＡ）界面の表面状態の、ＲＦエネルギー密度のオーバラップは増加する。
一実施形態では、基板の裏面から所定の量の基板材料を除去することは、基板の裏面のエリア内で所定の量の基板材料を除去し、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の近傍にトレンチを形成することと、金属－空気（ＭＡ）界面による高周波電流損失を低減するために、トレンチ内に超伝導金属層を堆積させることとを含む。一実施形態では、少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の近傍にトレンチを形成することは、少なくとも１つの量子ビットのコンデンサ・パッドのうちの１つの下に、かつその１つの辺りで中心に位置する、トレンチを形成することを含む。一実施形態では、金属－空気（ＭＡ）界面による高周波電流損失は、トレンチの裏面幅に基づいて減少する。
一実施形態では、基板の裏面の、少なくとも１つの量子ビットの反対側のエリアから基板材料を除去することは、エッチング用マスク膜を基板の裏面に付着させることと、基板の裏面の、少なくとも１つの量子ビットの反対側の、選択したエリアをエッチングすることとを含む。一実施形態では、基板の裏面にエッチング用膜マスクを付着させた後で、基板の裏面の選択したエリアをエッチングする前に、エッチング用膜マスクの選択したエリアに、１つまたは複数の開口部を形成する。一実施形態では、基板の裏面の、少なくとも１つの量子ビットの反対側の選択したエリアをエッチングすることは、選択したエリアで基板の所望の厚さを化学エッチングして、選択したエリアにトレンチを形成することを含む。一実施形態では、この方法は、トレンチ内に超伝導金属層を堆積させることをさらに含む。
一実施形態では、基板の裏面の、少なくとも１つの量子ビットの反対側のエリアから基板材料を除去することは、マスク膜を基板の裏面に付着させることと、基板の裏面のマスクされたエリアに、金属超伝導体を堆積させることとを含む。
上記の段落から理解され得るように、量子力学的デバイスがさらに提供される。量子力学的デバイスは、１）前面および裏面を有する基板と、２）基板の前面に形成された複数の量子ビットとを含み、複数の量子ビットは、複数のコンデンサ・パッドを含む。基板は、基板の裏面の、複数の量子ビットのうちの少なくとも１つの量子ビットの反対側に形成される、少なくとも１つのトレンチを含む。少なくとも１つの量子ビットの寿命（Ｔ１）およびコヒーレンス時間（Ｔ２）を増大させるために、シリコン－空気（ＳＡ）界面、金属－空気（ＭＡ）界面、もしくはシリコン－金属（ＳＭ）界面のうちの少なくとも１つ、またはこれらの任意の組合せによる、高周波電流損失を低減するように、少なくとも１つのトレンチまたはトレンチ内に堆積される超伝導材料のサイズ、形状、または位置のうちの少なくとも１つが選択される。
一実施形態では、基板は、シリコン、高抵抗率シリコン、およびサファイアのうちのいずれか１つであり得る。一実施形態では、複数のコンデンサ・パッドは、超伝導材料から作られる。一実施形態では、超伝導材料は、アルミニウム（Ａｌ）およびニオブ（Ｎｂ）のいずれか一方であり得る。
一実施形態では、トレンチは、複数のコンデンサ・パッドのうちの、２つのコンデンサ・パッド間の間隙の近傍に設けられる。一実施形態では、トレンチは、シリコン－金属（ＳＭ）界面の表面状態のエネルギー密度を減少させ、シリコン－空気（ＳＡ）界面の表面状態のエネルギー密度を増加させるように、間隙の辺りでほぼ中心に位置する。
一実施形態では、超伝導金属層は、金属－空気（ＭＡ）界面による高周波電流損失を低減するために、トレンチ内に設けられる。一実施形態では、トレンチは、複数のコンデンサ・パッドのうちの１つまたは複数のパッドの下に、かつその１つまたは複数のパッドの辺りで中心に位置するよう形成される。
上記の裏面エッチング方法には多くの利点がある。様々な損失の仕組み（すなわち、バルク・シリコンの損失正接、ＳＡ、ＭＡ、およびＳＭの表面状態）の重大さは様々であり、量子ビットのＲＦ総損失は、基本的に、重みづけが、ＲＦ電界強度の、様々な損失の仕組みとのオーバラップによって決定づけられるように、すべての損失要因を重みづけ線形加算したものである。これらの損失の仕組みは、偶然、量子ビット内の特定の幾何学的フィーチャに関連する。バルク・シリコン、空気、ならびにＳＡ、ＭＡ、およびＳＭの界面の表面状態とのＲＦオーバラップは、ウェハ裏面のエッチングを使用して修正される。デバイス電極の全体的なサイズが大幅に変更されない限り、エネルギー密度の、所与のデバイスの幾何学的表面とのオーバラップを低減させると、通常、エネルギー密度の、デバイスの幾何形状の他の表面とのオーバラップが増加することに留意されたい。したがって、上記の方法は、ある表面が、他の表面タイプよりもＲＦ損失を増加させる、より高い可能性を生み出す場合に使用することができる。様々な界面、およびバルク基板（シリコン基板であるか、または別の基板材料であるかにかかわらず）とのＲＦオーバラップ量の変化を使用することで、ウェハの裏面エッチングまたは裏面を金属被膜すること、あるいはその両方により、全体的なＲＦ損失が最小限に抑えられる。したがって、低損失の幾何学的フィーチャとのＲＦオーバラップを増加させ、より損失の大きいフィーチャとのＲＦオーバラップを減少させることで、全体的な損失を低減する（たとえば、最小限に抑える）ことにより、Ｔ１およびＴ２を増加させる（たとえば、最大化する）ことができる。また、様々な製造施設および工程の流れが、どの材料の界面がＲＦ損失に最も寄与するかに影響を与える可能性があり、そのため、最も懸念される界面は、工程の流れまたは製造ライン、あるいはその両方に依存することにも留意されたい。したがって、様々な製造ラインで、様々なＲＦ損失の仕組みが全体的な損失に寄与する状態を最小限に抑えるために、様々な量子ビットの幾何学的フィーチャを用いて、様々にＲＦオーバラップ強度のバランスをとる必要があり得るので、ＲＦ損失を最小限に抑えるための柔軟な戦略を持つことが有益である。
本発明の様々な実施形態の説明は、例示する目的で提示されてきたものであり、網羅的であること、または開示された実施形態に限定されることを意図するものではない。多くの修正形態および変形形態が、説明された実施形態の範囲および思想から逸脱することなく、当分野の技術者には明らかであろう。本明細書で使用する用語は、実施形態の原理、実際上の用途、もしくは市場で見られる技術に対する技術的改善を最良に説明するために、または当分野の他の技術者が、本明細書に説明された実施形態を理解できるようにするために、選択したものである。

Claims (25)

  1. 量子力学的デバイスの量子ビットの寿命およびコヒーレンス時間を改善するための方法であって、
    前面および裏面を有する基板を準備することであって、前記前面が、前記前面上に形成される少なくとも１つの量子ビットを有し、前記少なくとも１つの量子ビットが、コンデンサ・パッドを備える、前記準備することと、
    前記少なくとも１つの量子ビットの寿命（Ｔ１）およびコヒーレンス時間（Ｔ２）を増大させるために、シリコン－空気（ＳＡ）界面、金属－空気（ＭＡ）界面、またはシリコン－金属（ＳＭ）界面のうちの少なくとも１つによる高周波電流損失を減少させるように、前記基板の前記裏面の、前記少なくとも１つの量子ビットの反対側のエリアから、所定の量の基板材料を除去することか、または前記基板の前記裏面の、前記少なくとも１つの量子ビットの反対側の前記エリアに、超伝導金属層を堆積させることのうちの少なくとも一方と
    を含む、方法。
  2. 高周波電流損失を減少させることが、前記量子力学的デバイスの、より低損失の幾何学的フィーチャとの高周波オーバラップを増加させること、および前記量子力学的デバイスの、より損失の大きい幾何学的フィーチャとの高周波オーバラップを減少させることによって、電流損失を低減することを含む、請求項１に記載の方法。
  3. 前記基板の前記裏面の、前記少なくとも１つの量子ビットの反対側の前記エリアから、前記基板材料を除去することが、前記基板材料に応じて選択した化学エッチング液を使用して、前記基板の前記裏面を選択的に化学エッチングすることを含む、請求項１または２に記載の方法。
  4. 前記基板の前記裏面を化学エッチングすることの前に、前記基板の前記裏面から材料を機械的に除去することにより、前記基板の前記裏面の前記少なくとも１つの量子ビットの近傍に初期の凹みを形成することと、次いで、前記基板の前記裏面の、前記形成された初期の凹みを化学エッチングすることとをさらに含む、請求項３に記載の方法。
  5. 前記基板の前記裏面に前記初期の凹みを形成することが、１つまたは複数の第１の結晶面および１つまたは複数の第２の結晶面を有する、前記初期の凹みの面を画定することを含み、これにより前記化学エッチング液が、前記基板材料を、前記１つまたは複数の第１の結晶面から優先的にエッチングするが、前記１つまたは複数の第２の結晶面から基板材料を実質的にエッチングせず、前記少なくとも１つの量子ビットの前記近傍に、エッチングされた最終の凹みを形成する、請求項４に記載の方法。
  6. 前記基板の前記裏面から前記所定の量の基板材料を除去することが、前記基板の前記裏面のエリア内で前記所定の量の基板材料を除去し、前記少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の近傍に、トレンチを形成することを含む、請求項１ないし５のいずれかに記載の方法。
  7. 前記基板の前記裏面の前記エリア内で前記所定の量の基板材料を除去し、前記少なくとも１つの量子ビットの前記コンデンサ・パッド間の前記間隙の前記近傍に前記トレンチを形成することが、前記トレンチが、前記少なくとも１つの量子ビットの前記コンデンサ・パッド間の前記間隙の辺りでほぼ中心に位置するように、前記所定の量の基板材料を除去することを含む、請求項６に記載の方法。
  8. 前記トレンチが、前記少なくとも１つの量子ビットの前記コンデンサ・パッド間の前記間隙の辺りでほぼ中心に位置するように、前記所定の量の基板を除去することが、シリコン－金属（ＳＭ）界面のＲＦエネルギー密度を有する表面状態の関与率を低減するために前記トレンチを形成することと、シリコン－空気（ＳＡ）界面の前記ＲＦエネルギー密度を有する表面状態の関与率を高めることとを含む、請求項７に記載の方法。
  9. 前記トレンチの深さが増すにつれて、ＲＦエネルギー密度の、シリコン－金属（ＳＭ）界面の表面状態とのオーバラップが減少し、シリコン－空気（ＳＡ）界面の前記表面状態の、ＲＦエネルギー密度のオーバラップが増加する、請求項１ないし８のいずれかに記載の、および請求項６のフィーチャを有する方法。
  10. 前記基板の前記裏面から前記所定の量の基板材料を除去することが、前記基板の前記裏面のエリア内で前記所定の量の基板材料を除去し、前記少なくとも１つの量子ビットのコンデンサ・パッド間の間隙の近傍に、トレンチを形成することと、金属－空気（ＭＡ）界面による前記高周波電流損失を低減するために、前記トレンチ内に前記超伝導金属層を堆積させることとを含む、請求項１ないし９のいずれかに記載の方法。
  11. 前記少なくとも１つの量子ビットのコンデンサ・パッド間の前記間隙の前記近傍に前記トレンチを形成することが、前記少なくとも１つの量子ビットの前記コンデンサ・パッドのうちの１つの下に、前記コンデンサ・パッドのうちの１つの辺りで中心に位置する、前記トレンチを形成することを含む、請求項１０に記載の方法。
  12. 金属－空気（ＭＡ）界面による前記高周波電流損失が、前記トレンチの裏面幅に基づいて減少する、請求項１０または１１に記載の方法。
  13. 前記基板の前記裏面の、前記少なくとも１つの量子ビットの反対側の前記エリアから前記基板材料を除去することが、エッチング用マスク膜を前記基板の前記裏面に付着させることと、前記基板の前記裏面の、前記少なくとも１つの量子ビットの反対側の、前記選択したエリアをエッチングすることとを含む、請求項１ないし１２のいずれかに記載の方法。
  14. 前記基板の前記裏面に前記エッチング用膜マスクを付着させることの後で、前記基板の前記裏面の前記選択したエリアをエッチングすることの前に、前記エッチング用膜マスクの前記選択したエリアに、１つまたは複数の開口部を形成することをさらに含む、請求項１３に記載の方法。
  15. 前記基板の前記裏面の、前記少なくとも１つの量子ビットの反対側の、前記選択したエリアをエッチングすることが、前記選択したエリアで前記基板の所望の厚さを化学エッチングして、前記選択したエリアにトレンチを形成することを含む、請求項１３または１４に記載の方法。
  16. 前記トレンチ内に、前記超伝導金属層を堆積させることをさらに含む、請求項１５に記載の方法。
  17. 前記基板の前記裏面の、前記少なくとも１つの量子ビットの反対側の前記エリアから前記基板材料を除去することが、マスク膜を前記基板の前記裏面に付着させることと、前記基板の前記裏面のマスクされたエリアに、金属超伝導体を堆積させることとを含む、請求項１ないし１６のいずれかに記載の方法。
  18. 前面および裏面を有する基板と、
    前記基板の前記前面に形成された複数の量子ビットと
    を備える量子力学的デバイスであって、前記複数の量子ビットが、複数のコンデンサ・パッドを備え、
    前記基板が、前記基板の前記裏面の、前記複数の量子ビットのうちの少なくとも１つの量子ビットの反対側に形成される、少なくとも１つのトレンチを備え、
    前記少なくとも１つの量子ビットの寿命（Ｔ１）およびコヒーレンス時間（Ｔ２）を増大させるために、シリコン－空気（ＳＡ）界面、金属－空気（ＭＡ）界面、もしくはシリコン－金属（ＳＭ）界面のうちの少なくとも１つ、またはこれらの任意の組合せによる、高周波電流損失を低減するように、前記少なくとも１つのトレンチまたは前記トレンチ内に堆積される超伝導材料のサイズ、形状、または位置のうちの少なくとも１つが選択される、量子力学的デバイス。
  19. 前記基板が、シリコン、高抵抗率シリコン、およびサファイアからなる群から選択される、請求項１８に記載の量子力学的デバイス。
  20. 前記複数のコンデンサ・パッドが、超電導材料から作られる、請求項１９に記載の量子力学的デバイス。
  21. 前記超伝導材料が、アルミニウム（Ａｌ）およびニオブ（Ｎｂ）からなる群から選択される、請求項２０に記載の量子力学的デバイス。
  22. 前記トレンチが、前記複数のコンデンサ・パッドのうちの２つのコンデンサ・パッド間の間隙の近傍に設けられる、請求項１８ないし２１のいずれかに記載の量子力学的デバイス。
  23. 前記トレンチが、シリコン－金属（ＳＭ）界面の表面状態のエネルギー密度を減少させ、シリコン－空気（ＳＡ）界面の表面状態のエネルギー密度を増加させるように、前記間隙の辺りでほぼ中心に位置する、請求項２２に記載の量子力学的デバイス。
  24. 超伝導金属層が、金属－空気（ＭＡ）界面による前記高周波電流損失を低減するために、前記トレンチ内に設けられる、請求項１８ないし２３のいずれかに記載の量子力学的デバイス。
  25. 前記トレンチが、前記複数のコンデンサ・パッドのうちの１つまたは複数のパッドの下に、かつ前記１つまたは複数のパッドの辺りで中心に位置するよう形成される、請求項２４に記載の量子力学的デバイス。
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US7411187B2 (en) 2005-05-23 2008-08-12 The Regents Of The University Of Michigan Ion trap in a semiconductor chip
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US10446736B2 (en) * 2017-11-27 2019-10-15 International Business Machines Corporation Backside coupling with superconducting partial TSV for transmon qubits
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