KR20210143798A - 플립 칩 양자 컴퓨팅 디바이스들을 위한 큐비트 주파수 튜닝 구조들 및 제조 방법들 - Google Patents
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Abstract
플립 칩 양자 컴퓨팅 디바이스들을 위한 큐비트 주파수 튜닝 구조들 및 제조 방법들(QUBIT FREQUENCY TUNING STRUCTURES AND FABRICATION METHODS FOR FLIP CHIP QUANTUM COMPUTING DEVICES)
양자 컴퓨팅 디바이스는 제1 기판 및 상기 제1 기판 상에 배치된 하나 또는 그 이상의 큐비트들을 갖는 제1 칩을 포함한다. 상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 갖는다. 상기 양자 컴퓨팅 디바이스는 제2 기판 및 상기 하나 또는 그 이상의 큐비트들에 대향하는 제2 기판 상에 배치된 적어도 하나의 전도성 표면을 갖는 제2 칩을 더 포함한다. 상기 적어도 하나의 전도성 표면은 상기 하나 또는 그 이상의 큐비트들 중 적어도 하나와 연관된 상기 공진 주파수를 결정된 주파수 조정 값으로 조정하도록 구성된 적어도 하나의 치수를 갖는다.
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Description
[0001] 본 발명은 일반적으로 초전도 양자 디바이스들에서 큐비트 주파수들을 튜닝하기 위한 초전도체 디바이스, 제조 방법 및 제조 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 디바이스, 방법 및 플립 칩 양자 컴퓨팅 디바이스들을 위한 큐비트 주파수 튜닝 구조들과 제조 방법들을 위한 시스템에 관한 것이다.
[0002] 이하, 명세서의 문구의 단어에서 "Q" 접두어는 명백하게 구별되게 표시하지 않는 한 양자 컴퓨팅 컨텍스트에서 단어 또는 문구를 참조함을 표시한다.
[0003] 분자들과 아원자 입자들(Molecules and subatomic particles)은 양자역학의 법칙을 따르며, 양자역학은 물리 세계가 가장 근본적인 레벨들에서 어떻게 작동하는지를 탐구하는 물리학의 한 분야이다. 이 레벨에서 입자들은 둘 이상의 상태를 동시에 띠며 매우 멀리 있는 다른 입자와 상호작용하면서 이상한 방식으로 동작한다. 양자 컴퓨팅은 이러한 양자 현상을 이용하여 정보를 처리한다.
[0004] 오늘날 사용하는 컴퓨터들을 클래식 컴퓨터들(여기서는 "종래의" 컴퓨터들 또는 종래의 노드들. 또는"CN"이라고도 함)라고 한다. 종래의 컴퓨터는 반도체 재료들과 기술을 사용하여 제작된, Von Neumann 아키텍처로 알려져 있는, 종래의 프로세서, 반도체 메모리, 자기 또는 솔리드-스테이트 스토리지 디바이스를 사용한다. 특히 종래 컴퓨터들에서 프로세서는 이진 프로세서들로서, 즉, 1과 0으로 표시된 이진 데이터에 대해 연산한다.
[0005] 양자 프로세서(q-processor)는 컴퓨터 작업들을 수행하기 위해 얽힌 큐비트 디바이스들(여기서는 간단히 "큐비트", 복수 "큐비트들" 모두를 가리킴)의 특이한 특성(the odd nature of entangled qubit devices)을 사용한다. 양자역학이 작동하는 특정한 영역에서, 물질의 입자들은, "온(on)" 상태, "오프(off)" 상태, 그리고 동시에 "온" 상태 및 "오프" 상태와 같은, 여러 상태들로 존재할 수 있습니다. 반도체 프로세서를 이용한 바이너리 컴퓨팅은 단지 온과 오프 상태(이진 코드의 경우 1과 0에 해당)만 사용하도록 제한되지만, 양자 프로세서는 물질의 이들 양자 상태들을 이용하여 데이터 컴퓨팅에 사용할 수 있는 신호를 출력한다.
[0006] 종래 컴퓨터는 정보를 비트들로 인코드 한다. 각 비트는 1 또는 0의 값을 취할 수 있다. 이들 1들과 0들은 궁극적으로 컴퓨터 기능을 구동하는 온/오프 스위치 역할을 한다. 반면에 양자 컴퓨터는 양자 물리학의 두 가지 핵심 원리인 중첩과 얽힘(superposition and entanglement)에 따라 작동하는 큐비트들을 기반으로 한다. 중첩은 각 큐비트가 1과 0을 동시에 나타낼 수 있음을 의미한다.
[0007] 얽힘은 하나의 중첩에 있는 큐비트들이 비-고전적 방식으로(in a non-classical way) 서로 상관될 수 있음을 의미하며, 즉, 하나의 상태(1 또는 0 또는 둘 모두)는 다른 하나의 상태에 따라 달라질 수 있고, 두 개의 큐비트들이 개별적으로 처리될 때보다 서로 얽혔을 때 두 개의 큐비트들에 관해 확인될(ascertained) 수 있는 정보가 더 많다.
[0008] 이들 두 개의 원리들을 사용하여, 큐비트들은 보다 정교한 정보의 프로세서들로서 작동하며, 이는 양자 컴퓨터들이 종래의 컴퓨터를 사용하여 다루기 곤란한 어려운 문제들을 해결할 수 있도록 해주는 방식으로 작동할 수 있게 한다. IBM은 초전도 큐비트들을 사용하여 양자 프로세서의 작동 가능성을 성공적으로 구축하였고 보여주었다(IBM은 미국 및 기타 국가들에서 인터내셔널 비즈니스 머신즈 코포레이션의 등록 상표이다).
[0009] 초전도 큐비트는 조셉슨 접합을 포함된다. 조셉슨 접합은 초전도 터널 접합이고, 이는 두 개의 박-막 초전도 금속층들을 비-초전도 재료에 의해서 분리함으로써 형성된다. 초전도층들의 금속이 초전도체가 되면 - 예를 들어, 금속의 온도를 명시된 극저온으로 낮추면 - 전자들의 쌍들이 한 초전도층으로부터 비-초전도층을 통해 다른 초전도층으로 터널이동(tunnel)할 수 있다. 큐비트에서, 조셉슨 접합은 - 분산형 비선형 인덕터(a dispersive nonlinear inductor)로 기능하여 - 하나 또는 그 이상의 용량성 디바이스들(one or more capacitive devices)과 병렬로 전기적으로 결합되어 비선형 마이크로파 발진기를 형성한다. 상기 발진기는 큐비트 회로의 인덕턴스와 커패시턴스 값에 의해 결정되는 공진/천이 주파수(a resonance/transition frequency)를 갖는다. "큐비트"라는 용어에 대한 모든 참조는 사용되는 곳에서 명시적으로 구별하여 표현하지 않는 한 조셉슨 접합을 채용하는 초전도 큐비트 회로에 대한 참조이다.
[0010] 초전도 상태에서, 물질은 첫째 전류의 통과에 대한 저항을 제공하지 않는다. 저항이 0으로 떨어지면, 에너지 소실 없이 전류가 상기 물질 내부를 순환할 수 있다. 둘째, 상기 물질은 마이스너 효과(Meissner effect)를 나타내는데, 즉, 충분히 약하면 외부 자기장들은 초전도체를 관통하지 않고, 표면에 남아 있다. 이들 특성들 중 하나 또는 둘 모두가 상기 물질에 더 이상 나타나지 않으면, 상기 물질은 정상 상태에 있고 더 이상 초전도 상태에 있지 않다고 한다.
[0011] 초전도 재료의 임계온도는 상기 재료가 초전도 특성들을 나타내기 시작하는 온도이다. 초전도 재료들은 전류 흐름에 대한 저항이 매우 낮거나 0이다. 임계장(A critical field)은, 주어진 온도에서, 재료가 초전도성을 유지하는 가장 높은 자기장이다.
[0012] 초전도체들은 일반적으로 두 가지 유형들 중 하나로 분류된다. 유형 I 초전도체들은 임계장(the critical field)에서 단일 전이(a single transition)를 나타낸다. 유형 I 초전도체들은 임계장에 도달하면 비-초전도 상태에서 초전도 상태로 전이된다. 유형 II 초전도체들은 두 개의 임계장들과 두 개의 전이들을 포함한다. 낮은 임계장(the lower critical field) 또는 그 이하에서, 유형 II 초전도체들은 초전도 상태를 나타낸다. 높은 임계장(the upper critical field) 이상에서, 유형 II 초전도체들은 초전도 특성들을 나타내지 않는다. 높은 임계장과 낮은 임계장 사이에서, 유형 II 초전도체들은 혼합 상태(a mixed state)를 나타낸다. 혼합 상태에서, 유형 II 초전도체들은 불완전한 마이스너 효과, 즉, 초전도체 재료를 통해 특정 위치들에서 양자화된 패킷들에서 외부 자기장들의 침투를 나타낸다.
[0013] 큐비트들에 의해 처리된 정보는 마이크로파 주파수들의 범위에서 마이크로파 신호들/광자들의 형태로 전달되거나 전송된다. 마이크로파 신호들은 그 안에 인코드 된 양자 정보를 해독하기 위해 캡처, 처리, 및 분석된다. 판독 회로는 큐비트의 양자 상태를 캡처, 판독, 및 측정하기 위해 큐비트와 결합된 회로이다. 판독 회로의 출력은 q-프로세서가 계산들을 수행하는 데 사용할 수 있는 정보이다.
[0014] 초전도 큐비트는 두 개의 양자 상태들 -|0> 및 |1을 갖는다. 이 두 개의상태들은 원자들의 두 개의 에너지 상태들, 예를 들어, 초전도 인공 원자의 접지(|g>) 및 제1 들뜸 상태(|e>)(the ground (|g>) and first excited state (|e>))(초전도 큐비트) 일 수 있다. 다른 예들은 핵 또는 전자 스핀들의 스핀-업 및 스핀-다운(spin-up and spin-down of the nuclear or electronic spins), 결정 결함의 두 위치들 및 양자 도트의 두 상태들(two states of a quantum dot)를 포함한다. 상기 시스템은 양자 성질을 갖고 있기 때문에 두 개의 상태들의 모든 조합이 허용되고 유효하다.
[0015] 큐비트들과 같은 초전도 디바이스들은 알려진 반도체 제조 기술들에서 초전도 및 반도체 재료들을 사용하여 제조된다. 초전도 디바이스는 일반적으로 디바이스 특성들과 기능을 구현하기 위해 서로 다른 재료들의 하나 또는 그 이상의 층들을 사용한다. 재료 층은 초전도성, 전도성, 반-도체성, 절연성, 저항성, 유도성, 용량성 또는 기타 여러 속성들을 가질 수 있다. 재료의 특성들, 재료의 모양, 크기 또는 배치, 재료에 인접한 기타 재료들 및 기타 여러 고려 사항들을 고려할 때 재료들의 다른 층들은 다른 방법들을 사용하여 형성되어야 할 수 있다.
[0016] 초전도 디바이스들은 종종 평면이며, 즉, 초전도체 구조들은 한 평면에서 제작된다. 비-평면 디바이스는 3-차원(3D) 디바이스이고, 이 디바이스에서 일부 구조들은 주어진 제작 평면 위 또는 아래에 형성된다.
[0017] 일부 큐비트들은 플립 칩 구조(a flip chip geometry)를 사용하여 제조된다. 플립 칩 구조에서, 큐비트 칩("Q칩"이라고도 함)은 하나의 기판 위에 여러 개의 개별 큐비트들을 갖도록 제조되고, 인터포저 칩은 하나 또는 그 이상의 연결들을 갖도록 별도의 기판에 제조된다. 솔더 범프들은 큐비트 칩 및/또는 인터포저 칩의 제1 표면 상의 칩 패드들에 배치되고, 큐비트 칩 또는 인터포저 칩은 제1면이 아래를 향하도록 뒤집힌다(flipped over). 큐비트 칩과 인터포저 칩이 정렬되고 범프-본딩이 이루어지면, 솔더 범프들의 솔더가 큐비트 칩과 인터포저 칩의 전기적 연결이 완료된다.
[0018] 판독 회로는 일반적으로 공진기를 사용하는 전자기 공진(일반적으로 마이크로파 또는 무선-주파수 공진)에 의해 큐비트와 결합된다. 판독 회로의 공진기는 유도성 및 용량성 엘리멘트들을 포함한다. 일부 큐비트들은 고정-주파수 큐비트들이다, 즉, 공진 주파수는 변경될 수 없다. 다른 큐비트들은 주파수-튜닝 가능 큐비트들이다. q-프로세서는 고정-주파수 큐비트들, 주파수-튜닝 가능 큐비트들, 또는 이들의 조합을 사용할 수 있다.
[0019] 예시적 실시예들은 고정-주파수 큐비트는 노이즈에 대한 내성을 개선하기 위해 주파수가 고정되도록 설계됨을 인식한다. 예시적 실시예들은 하나의 칩 상의 2개의 결합된 큐비트들의 공진 주파수들이 동일하거나 또는 주파수들의 임계 밴드 내에 있거나, 또는 그들의 더 높은 전이 주파수들이 공진 상에 있거나 또는 공진에 가까울 때, 혼선, 양자 디코히어런스, 에너지 붕괴, 혼합 상태 생성들, 의도하지 않은 정보 전달, 양자 상태 누출 등의 부정적인 영향들이 발생될 수 있음을 인식한다. 예시적 실시예들은 그러한 큐비트들이 또한 게이트가 작동하는 큐비트들의 공진 주파수들 스펙트럼에 대한 엄격한 요건들을 갖는 교차-공진 게이트들와 같은 특정 양자 게이트들의 성능 또는 유용성에 부정적인 영향을 미칠 수 있음을 더 인식한다. 예시된 실시예들은 고정-주파수 큐비트들에 기초하는 양자 프로세서들의 한 가지 문제가 인접 큐비트들 간의 주파수 크라우딩 또는 주파수 충돌임을 인식한다.
[0020] 예시적 실시예들은 고정-주파수 큐비트들에 기초하는 양자 프로세서들의 다른 문제는 마이크로파 신호들이 상호작용을 턴온(turn On)할 때(On 상호작용 강도) 사이의 낮은 On/Off 비율들과, 이들 신호들이 디스에이블 될 때 결합된 큐비트들 간의 상호 작용들(Off 상호 작용 강도)임을 인식한다. 예시적 실시예들은 고정-주파수 큐비트들에 기초하는 양자 프로세서들의 또 다른 문제는 다른 사이트들에서 원치 않는 상호 작용을 생성하지 않고 관심 게이트를 인에이블 하는 것임을 추가로 인식한다. 예시적 실시예들은 고정-주파수 큐비트들에 대해 현재 이용 가능한 제조 방법들에 사용되는 재료들 및 제조의 불완전성들이 의도된 공진 주파수로부터의 편차들로 이어진다는 것을 추가로 인식한다.
[0021] 따라서, 전술한 문제를 해결할 필요가 있다.
[0022] 제1 실시 예에 따라, 본 발명은 양자 컴퓨팅 디바이스를 제공하고, 상기 디바이스는: 제1 기판 및 상기 제1 기판 상에 배치된 하나 또는 그 이상의 큐비트를 갖는 제1 칩-상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 가짐-; 및 제2 기판 및 상기 하나 또는 그 이상의 큐비트들에 대향하는(opposite) 제2 기판 상에 배치된 적어도 하나의 전도성 표면(at least one conductive surface)을 갖는 제2 칩- 상기 적어도 하나의 전도성 표면은 상기 하나 또는 그 이상의 큐비트 중 적어도 하나와 연관된 상기 공진 주파수를 결정된 주파수 조정 값(a determined frequency adjustment value)으로 조정하도록 구성된 적어도 하나의 치수(at least one dimension)를 가짐-을 포함한다.
[0023] 다른 실시 예에 따라, 본 발명은 양자 컴퓨팅 디바이스를 제공하는 방법을 제공하고, 상기 방법은: 제1 기판 및 상기 제1 기판 상에 배치된 하나 또는 그 이상의 큐비트들을 갖는 제1 칩을 형성하는 단계-상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 가짐-; 및 제2 기판 및 상기 하나 또는 그 이상의 큐비트들에 대향하는(opposite) 제2 기판 상에 배치된 적어도 하나의 전도성 표면(at least one conductive surface)을 갖는 제2 칩을 형성하는 단계 - 상기 적어도 하나의 전도성 표면은 상기 하나 또는 그 이상의 큐비트 중 적어도 하나와 연관된 상기 공진 주파수를 결정된 주파수 조정 값(a determined frequency adjustment value)으로 조정하도록 구성된 적어도 하나의 치수(at least one dimension)를 가짐-을 포함한다.
[0024] 또 다른 실시 예에 따라, 본 발명은 양자 컴퓨팅 디바이스를 제공하고, 상기 디바이스는: 제1 기판 및 상기 제1 기판 상에 배치된(disposed) 하나 또는 그 이상의 큐비트들을 갖는 제1 칩-상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 가짐-; 및 제2 기판을 갖는 제2 칩을 포함하고, 상기 제2기판은 내부에 형성된 리세스(recess)를 가지며, 상기 리세스의 깊이는 상기 하나 또는 그 이상의 큐비트들 중 적어도 하나와 연관된 원하는 공진 주파수에 대응한다.
[0025] 또 다른 실시 예에 따라, 본 발명은 리소그래피 컴포넌트를 포함하는 반도체 제조 시스템을 제공하고, 상기 반도체 제조 시스템은 양자 컴퓨팅 디바이스를 제조하기 위해 적어도 하나의 다이 상에서 동작될 때 동작들을 수행하고, 상기 동작들은: 제1 기판 및 상기 제1 기판 상에 배치된 하나 또는 그 이상의 큐비트들을 갖는 제1 칩을 형성하는 단계-상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 가짐-; 및 제2 기판 및 상기 하나 또는 그 이상의 큐비트들에 대향하는(opposite) 제2 기판 상에 배치된 적어도 하나의 전도성 표면(at least one conductive surface)을 갖는 제2 칩을 형성하는 단계 - 상기 적어도 하나의 전도성 표면은 상기 하나 또는 그 이상의 큐비트 중 적어도 하나와 연관된 상기 공진 주파수를 결정된 주파수 조정 값(a determined frequency adjustment value)으로 조정하도록 구성된 적어도 하나의 치수(at least one dimension)를 갖는다.
[0026] 상기 예시적 실시 예들은 초전도 디바이스, 및 이를 위한 제조 방법 및 시스템을 제공한다. 일 실시 예의 양자 컴퓨팅 디바이스는 제1 기판 및 상기 제1 기판 상에 배치된 하나 또는 그 이상의 큐비트를 갖는 제1 칩을 포함한다. 상기 실시 예에서, 상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 갖는다. 상기 실시 예는 제2 기판 및 상기 하나 또는 그 이상의 큐비트들에 대향하는(opposite) 제2 기판 상에 배치된 적어도 하나의 전도성 표면(at least one conductive surface)을 갖는 제2 칩을 더 포함한다. 상기 실시 예에서, 상기 적어도 하나의 전도성 표면은 상기 하나 또는 그 이상의 큐비트 중 적어도 하나와 연관된 상기 공진 주파수를 결정된 주파수 조정 값(a determined frequency adjustment value)으로 조정하도록 구성된 적어도 하나의 치수(at least one dimension)를 갖는다.
[0027] 다른 실시 예에서, 상기 전도성 표면의 적어도 하나의 치수는 상기 하나 또는 그 이상의 큐비트들 각각과 연관된 파라미터의 측정에 기초한다.
[0028] 또 다른 실시 예에서, 특정 큐비트와 연관된 상기 공진 주파수는 상기 측정된 파라미터에 기초하여 계산된 예측 공진 주파수(a predicted resonance frequency)이다.
[0029] 또 다른 실시 예에서, 상기 파라미터는 상기 하나 또는 그 이상의 큐비트들과 관련된 저항을 포함한다. 또 다른 실시 예에서, 상기 저항은 상기 큐비트의 접합의 정상-상태 저항이다. 또 다른 실시 예에서, 상기 접합은 상기 큐비트의 조셉슨 접합이다.
[0030] 또 다른 실시 예에서, 상기 적어도 하나의 치수는 상기 주파수 조정 값을 달성하기 위한 커패시턴스 변경에 기초하여 결정된다. 또 다른 실시 예에서, 상기 적어도 하나의 치수는 상기 전도성 표면의 형상 또는 면적 중 적어도 하나를 포함한다.
[0031] 또 다른 실시 예에서, 상기 주파수 조정 값은 상기 하나 또는 그 이상의 큐비트들과 연관된 공진 주파수들 사이의 주파수 충돌을 완화하도록 결정된다.
[0032] 또 다른 실시 예에서, 상기 적어도 하나의 전도성 표면은 접지면(a ground plane)을 포함한다. 또 다른 실시 예에서, 상기 적어도 하나의 전도성 표면은 초전도 재료 또는 금속 재료 중 적어도 하나로 형성된다.
[0033] 또 다른 실시 예에서, 상기 제1 칩 및 상기 제2 칩은 플립 칩 배열로(in a flip chip arrangement) 배치된다. 또 다른 실시 예에서, 상기 제1 칩 및 상기 제2 칩은 주파수 튜닝 범위 또는 튜닝 감도(a tuning sensitivity) 중 적어도 하나에 기초하여 미리 결정된 거리에서 함께 결합된다.
[0034] 또 다른 실시 예에서, 상기 전도성 표면은 알루미늄, 니오븀, 티타늄, 질화티타늄, 팔라듐, 은, 구리, 백금 및 금을 포함하는 세트로부터 선택된 적어도 하나를 포함한다. 또 다른 실시 예에서, 상기 제1 기판은 사파이어, 실리콘, 석영, 갈륨 비소, 용융 실리카, 비정질 실리콘, 및 다이아몬드를 포함하는 세트로부터 선택된 적어도 하나를 포함한다.
[0035] 또 다른 실시 예에서, 상기 제2 기판은 사파이어, 실리콘, 석영, 갈륨 비소, 용융 실리카, 비정질 실리콘, 및 다이아몬드를 포함하는 세트로부터 선택된 적어도 하나를 포함한다. 또 다른 실시 예에서, 상기 전도성 표면은 초전도 재료이다. 또 다른 실시 예에서, 상기 적어도 하나의 치수는 상기 제2 기판에 형성된 리세스의 깊이를 포함한다.
[0036] 또 다른 실시 예에서, 양자 컴퓨팅 디바이스는 제1 기판 및 상기 제1 기판 상에 배치된 하나 또는 그 이상의 큐비트들을 갖는 제1 칩을 포함하고, 상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 갖는다. 상기 실시 예에서, 상기 양자 컴퓨팅 디바이스는 제2 기판을 갖는 제2 칩을 포함하고, 상기 제2기판은 내부에 형성된 리세스를 가지며, 상기 리세스의 깊이는 상기 하나 또는 그 이상의 큐비트들 중 적어도 하나와 연관된 원하는 공진 주파수에 대응한다. 다른 실시 예에서, 상기 제1 기판은 사파이어, 실리콘, 석영, 갈륨 비소, 용융 실리카, 비정질 실리콘, 및 다이아몬드를 포함하는 세트로부터 선택된 적어도 하나를 포함한다.
[0037] 일 실시 예는 상기 양자 컴퓨팅 디바이스를 제조하기 위한 제조 방법을 포함한다. 일 실시 예에서, 상기 방법은 제1층을 배치하는 단계를 포함하고, 상기 적어도 하나의 전도성 표면은 상기 제2층을 포함한다. 상기 방법은 상기 제1층의 일부분을 제거하는 단계를 포함한다.
[0038] 일 실시 예에서, 상기 방법은 제2층을 상기 제2 기판 상에 배치하는 단계를 포함하고, 상기 적어도 하나의 전도성 표면은 상기 제1층을 포함한다. 일 실시 예에서, 상기 제1층과 상기 제2층은 연결된다. 일 실시 예에서, 상기 제2 기판 상에 개방 공간(an open space)이 상기 제1층과 상기 제2층 사이에 배치된다. 일 실시 예에서, 상기 제2 기판에서 리세스(a recess)가 상기 제1층과 상기 제2층 사이에 배치된다.
[0039] 일 실시 예에서, 상기 방법은 상기 제2층의 일부분을 제거하는 단계를 포함한다. 일 실시 예에서, 상기 적어도 하나의 치수는 상기 제2기판에 형성된 리세스의 깊이이다. 일 실시 예에서, 상기 방법은 상기 제2 기판의 리세스를 에칭하는 단계를 포함한다.
[0040] 일 실시 예는 양자 컴퓨팅 디바이스를 제조하기 위한 제조 시스템을 포함한다.
[0041] 본 발명의 새로운 특징들은 첨부된 청구항들에 제시되어 있다. 그러나 선호되는 사용 방식, 추가적인 목적 및 장점뿐만 아니라, 본 발명 자체는 첨부된 도면과 함께 읽을 때 예시적 실시 예들에 대한 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 것이다.
[0042] 도 1은 예시적 실시예를 사용하여 해결될 수 있는 문제를 예시하는 플립 칩 양자 컴퓨팅 디바이스의 예의 단면도를 도시한다;
[0043] 도 2는 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스를 위한 큐비트 주파수 튜닝 구조의 예의 단면도를 도시한다;
[0044] 도 3은 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스를 위한 다른 큐비트 주파수 튜닝 구조의 예의 단면도를 도시한다;
[0045] 도 4는 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스들을 위한 큐비트 주파수 튜닝 구조들에 대한 접지면 설계들의 예를 도시한다;
[0046] 도 5는 예시적 실시예에 따라 측정된 접합 저항에 기초하여 큐비트의 예측된 주파수를 계산하기 위한 그래프의 예를 도시한다;
[0047] 도 6은 예시적 실시예에 따른 인터포저 칩 제조 프로세스 단계의 예의 블록도를 도시한다;
[0048] 도 7은 예시적 실시예에 따른 다른 인터포저 칩 제조 프로세스 단계의 예의 블록도를 도시한다;
[0049] 도 8은 예시적 실시예에 따른 또 다른 인터포저 칩 제조 프로세스 단계의 예 블록도를 도시한다;
[0050] 도 9는 예시적 실시예에 따른 또 다른 인터포저 칩 제조 프로세스 단계의 예의 블록도를 도시한다;
[0051] 도 10은 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스를 위한 큐비트 주파수 튜닝 구조들에 대한 가변 접지면 설계들의 예를 도시한다;
[0052] 도 11은 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스를 위한 큐비트 주파수 튜닝 구조를 제조하는 프로세스의 예의 플로를 도시한다; 그리고
[0053] 도 12는 예시적 실시예에 따른 멀티-큐비트 플립 칩 양자 컴퓨팅 디바이스에 대한 큐비트 주파수 튜닝 구조들의 예들의 단면도를 도시한다.
[0042] 도 1은 예시적 실시예를 사용하여 해결될 수 있는 문제를 예시하는 플립 칩 양자 컴퓨팅 디바이스의 예의 단면도를 도시한다;
[0043] 도 2는 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스를 위한 큐비트 주파수 튜닝 구조의 예의 단면도를 도시한다;
[0044] 도 3은 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스를 위한 다른 큐비트 주파수 튜닝 구조의 예의 단면도를 도시한다;
[0045] 도 4는 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스들을 위한 큐비트 주파수 튜닝 구조들에 대한 접지면 설계들의 예를 도시한다;
[0046] 도 5는 예시적 실시예에 따라 측정된 접합 저항에 기초하여 큐비트의 예측된 주파수를 계산하기 위한 그래프의 예를 도시한다;
[0047] 도 6은 예시적 실시예에 따른 인터포저 칩 제조 프로세스 단계의 예의 블록도를 도시한다;
[0048] 도 7은 예시적 실시예에 따른 다른 인터포저 칩 제조 프로세스 단계의 예의 블록도를 도시한다;
[0049] 도 8은 예시적 실시예에 따른 또 다른 인터포저 칩 제조 프로세스 단계의 예 블록도를 도시한다;
[0050] 도 9는 예시적 실시예에 따른 또 다른 인터포저 칩 제조 프로세스 단계의 예의 블록도를 도시한다;
[0051] 도 10은 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스를 위한 큐비트 주파수 튜닝 구조들에 대한 가변 접지면 설계들의 예를 도시한다;
[0052] 도 11은 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스를 위한 큐비트 주파수 튜닝 구조를 제조하는 프로세스의 예의 플로를 도시한다; 그리고
[0053] 도 12는 예시적 실시예에 따른 멀티-큐비트 플립 칩 양자 컴퓨팅 디바이스에 대한 큐비트 주파수 튜닝 구조들의 예들의 단면도를 도시한다.
[0054] 본 발명을 설명하기 위해 사용된 예시적 실시예들은 일반적으로 플립 칩 양자 컴퓨팅 디바이스들을 위한 큐비트 주파수 튜닝 구조를 제공함으로써 전술한 문제들 및 기타 관련된 문제들을 해결한다. 예시적 실시예들은 또한 플립 칩 양자 컴퓨팅 디바이스들을 위한 큐비트 주파수 튜닝 구조들을 제조하기 위한 제조 방법 및 시스템을 제공한다.
[0055] 도 1은 예시적 실시예를 사용하여 해결될 수 있는 문제를 예시하는 플립 칩 양자 컴퓨팅 디바이스(100)의 예시적인 단면도를 도시한다. 플립 칩 양자 컴퓨팅 디바이스(100)는 큐비트 기판(103)을 갖는 큐비트 칩(102)을 포함한다. 큐비트 기판(103)은 큐비트 기판(103)의 제1 표면 상에 형성된 큐비트(104)를 포함한다. 큐비트 기판(103)은 극저온 온도 범위에서 높은 열 전도성(임계값 이상)을 갖는 재료를 포함한다. 예를 들어, 큐비트 기판(103)은 77K 내지 0.01K의 온도 범위에서 동작들을 위해 사파이어, 실리콘, 석영, 갈륨 비소, 용융 실리카, 비정질 실리콘, 또는 다이아몬드를 사용하여 형성될 수 있다. 이들의 예들은 기판 재료들을 제한하려는 것이 아니다. 이 개시로부터 당업자는 기판을 형성하기에 적합한 많은 다른 재료들을 생각할 수 있을 것이며, 그러한 재료들은 예시적 실시예들의 범위 내에 포함된다.
[0056] 플립 칩 양자 컴퓨팅 디바이스(100)는 인터포저 기판(107)을 포함하는 인터포저 칩(106)을 더 포함한다. 인터포저 기판(107)은 극저온 범위에서 높은 열 전도성(임계값 이상)을 갖는 재료를 포함한다. 예를 들어, 인터포저 기판(107)은 77K 내지 0.01K의 온도 범위에서 동작들을 위해 사파이어, 실리콘, 석영, 갈륨 비소, 용융 실리카, 비정질 실리콘, 또는 다이아몬드를 사용하여 형성될 수 있다. 이들 예들은 기판 재료들을 제한하려는 것이 아니다. 이 개시로부터 당업자는 기판을 형성하기에 적합한 많은 다른 재료들을 생각할 수 있을 것이며, 그러한 재료들은 예시적 실시예들의 범위 내에 포함된다.
[0057] 인터포저 칩(106)은 인터포저 기판(107)의 제1 표면 상에 형성된 통상적인 접지면(108)을 포함한다. 특정 실시예에서, 큐비트 기판(103) 및 인터포저 기판(107) 중 하나 또는 그 이상은 실리콘 또는 다른 적절한 기판 재료로 형성된다. 특정 실시예에서, 접지면(108)은 하나의 초전도 재료, 다수 초전도 재료들, 금속 재료, 또는 이들의 조합으로 형성된다. 일 실시예에서, 큐비트(104)는 연관된 큐비트 공진 주파수를 갖는다. 인터포저 칩(106)의 접지면(108)은 제1 범프 본드(110A) 및 제2 범프 본드(110B)에 의해 큐비트 칩(102)에 본딩된다. 본딩은 인터포저 칩(106)과 큐비트 칩(102) 사이에 전기적 연결을 형성한다. 일 실시예에서, 접지면(108)은 77K 내지 0.01K의 온도 범위에서 동작하기 위해 알루미늄, 니오븀, 티타늄, 질화 티타늄, 팔라듐, 금, 은, 구리 또는 백금 중 적어도 하나를 사용하여 형성된다. 일 실시예에서, 범프 본드들(110A, 110B)는 77K 내지 0.01K의 온도 범위에서 작동들을 위해 인듐, 주석, 및 비스무트 합금을 사용하여 형성된다. 이들 예들은 접지면 및 범프 본드 재료들을 제한하려는 것이 아니다. 이 개시로부터 당업자는 제1 층을 형성하기에 적합한 많은 다른 재료들을 생각할 수 있을 것이며 그러한 재료들은 예시적 실시예들의 범위 내에 포함된다.
[0058] 큐비트 공진 주파수는 제조 중 조셉슨 접합(JJ) 인덕턴스의 변화들로 인해 제어하기 어렵다. 새도우 증발(shadow evaporation)에 의해서, 예를 들어, 돌란 브리지 기술(Dolan bridge technique)에 의해서 만들어진 조셉슨 접합들은 그들의 조셉슨 인덕턴스에서 변화들을 자연스럽게 보여준다. 동일하게 설계 및 제작/처리된 단일 접합 트랜스몬 큐비트들이라 하더라도, 각 큐비트는 자연적으로 다른 공진 주파수(예: 100MHz-2000MHz 변동)를 가질 수 있다. 그러한 조건들은 큐비트(104)와, 제2, 결합 큐비트 간의 주파수 충돌들과 같은 교차-공진 얽힘 게이트들(cross-resonance entangling gates)을 사용하는 고정 주파수 큐비트들에 대한 주파수 충돌들로 이어질 수 있다.
[0059] 예시적 실시예들은 주파수 충돌들을 방지하는 것이 고정 주파수 초전도 큐비트들에 대한 도전적인 문제이고, 칩 제조 후 큐비트 주파수를 변경하거나 수정하는 것이 기존 방법들을 사용하여서는 어렵다는 것을 인식한다. 큐비트의 주파수는 조셉슨 인덕턴스와 조셉슨 접합에 걸친 총 커패시턴스의 곱의 제곱근(the square root of the product)에 반비례한다. 따라서, 주파수 충돌들을 해결하기 위한 접근 방식은 접합 인덕턴스 또는 접합을 가로지르는(예들어 접합과 병렬인) 총 커패시턴스를 수정하여 단일-접합 트랜스몬 큐비트 주파수를 변경하는 것을 포함한다.
[0060] 공진 주파수를 조정하기 위해 접합 인덕턴스를 조정하는 여러 접근 방식들이 제안되었지만, 각각은 한계들과 단점들을 갖고 있다. 예를 들어, 인덕턴스의 변경을 정확하게(precisely) 수행하는 것은 어렵다. 대안으로, 캐패시턴스를 변경시킴으로써 주파수 조정이 수행될 수 있고, 캐패시턴스의 변경은 유효 유전 상수를 변경하기 위해 평면 캐패시터의 갭에서 기판(예: 실리콘(Si) 기판)을 에칭(etching)함으로써 수행될 수 있다. 그러나, 그러한 에칭은 조셉슨 접합을 훨씬 더 많은 제조 프로세스들에 노출시킨다. 또한, 에칭 및 관련 처리는 추가 손실 메커니즘들을 도입할 수 있다. 더 나아가, 에칭 및 관련 처리는 일반적으로 커패시턴스를 감소시키고 큐비트 주파수를 증가시키는 데는 사용될 수 있지만, 커패시턴스를 증가시키고 그에 따라 큐비트 주파수를 감소시키는 데는 사용될 수 없다.
[0061] 일 실시예는 큐비트 칩 및 인터포저 칩을 포함하는 플립 칩 구조의 양자 프로세서를 제공한다. 큐비트 칩은 기판에 정의된 하나 또는 그 이상의 큐비트를 포함한다. 인터포저 칩은 큐비트의 반대편에 위치한 전도성 재료(예: 초전도 재료 및/또는 금속 재료)로 형성된 전도성 영역(a conducting area)을 포함하고, 상기 전도성 영역은 하나 또는 그 이상의 큐비트들의 공진 주파수들을 변경하기 위해 가변의 모양들과 전도 구역 커버리지(variable shapes and conducting region coverage)를 가질 수 있다 상기 실시예에서, 각 큐비트 반대편의 전도성 영역의 치수들(예: 전도성 영역 및/또는 모양들)은 특정 큐비트의 공진 주파수를 변경하여 주파수를 원하는 값으로 튜닝하기 위해(예를 들어, 주파수 충돌들을 피하기 위해) 조셉슨 접합 저항의 전기적 탐측(electrical probing)과 같은 큐비트의 하나 또는 그 이상의 측정들에 기초하여 상기 특정 큐비트에 대해 구체적으로 설계된다.
[0062] 하나 또는 그 이상의 실시 예들에서, 인터포저 칩의 전도 영역은 큐비트의 주파수를 원하는 값으로 조정하기 위해 치수(dimension), 예를 들어, 크기, 기하학적 구조, 스타일, 및/또는 접지에 대한 연결들은 가변일 수 있다(vary). 하나 또는 그 이상의 실시 예들에서, 인터포저 칩의 주파수 조정의 튜닝 범위 및 감도는 큐비트 칩과 인터포저 칩 사이의 분리 거리(a separation distance)에 의존한다.
[0063] 일 실시예는 커패시턴스 조정에 의해 플립 칩 기하학적 구조에서 큐비트의 단일 접합 큐비트 주파수를 수정하기 위한 새로운 설계 및 제조 방법을 제공한다. 일 실시예에서, 상기 설계/제조 시스템은 기존의 프로세스를 사용하여 하나 또는 그 이상의 큐비트들을 갖는 큐비트 칩을 설계 및 제조하고, 상기 큐비트들 위에 빈 공간을 갖는 인터포저 칩 설계 템플릿(an interposer chip design template)을 생성한다.
[0064] 일 실시예에서, 상기 설계/제조 시스템은, 예를 들어, 초전도 전이 온도 이상에서 각 큐비트들의 JJ 저항을 전기적으로 탐측함으로써 큐비트 각각의 조셉슨 접합(JJ) 정상 상태 저항을 측정한다. 일 실시예에서, 상기 설계/제조 시스템은 측정된 JJ 저항에 기초하여 큐비트의 예측 주파수를 계산한다. 특정 실시예에서, 상기 설계/제조 시스템은 각 큐비트의 예측된 주파수를 계산하기 위해 주파수에 대한 JJ 저항과 관련된 피팅된 곡선(a fitted curve)을 사용한다. 다양한 실시예들이 큐비트의 저항에 관한 측정을 설명하지만, 다른 실시 예들에서는 커패시턴스 또는 인덕턴스와 같은, 하나 또는 그 이상의 다른 적절한 파라미터들에 관한 측정이, 사용될 수 있다.
[0065] 일 실시예에서, 상기 설계/제조 시스템은 각 큐비트의 예측된 주파수에 기초하여 가능한 주파수 충돌들을 결정하고, 가능한 주파수 충돌을 피하거나 완화하기 위해 각 큐비트에 대한 주파수 조정을 계산한다. 일 실시예에서, 상기 설계/제조 시스템은 여기에 설명된 방정식을 사용하여 계산된 주파수 조정을 달성하기 위해 각 큐비트에 필요한 커패시턴스 변경을 계산하고, 상기 계산된 커패시턴스 변경에 대응하는 특정 접지면 설계를 결정한다. 일 실시예에서, 상기 설계/제조 시스템은 인터포저 기판을 제조하고, 인터포저 기판 상의 설계에 대응하는 접지면을 제조한다.
[0066] 일 실시예에서, 상기 설계/제조 시스템은 원하는 주파수 조정, 주파수 튜닝 범위, 및 감도에 기초하여 인터포저 칩과 큐비트 칩 사이의 분리 갭 거리를 결정한다. 일 실시예에서, 상기 설계/제조 시스템은 플립 칩 배열에서 원하는 큐비트 주파수를 달성하기 위해 상기 분리 갭 거리에서 인터포저 칩과 큐비트 칩을 본딩한다. 특정 실시예에서, 상기 설계/제조 시스템은 인터포저 칩과 큐비트 칩을 본딩한다. 일 실시예에서, 상기 본딩은 범프 본드 프로세스를 사용하여 수행된다. 다른 특정 실시예들에서, 인터포저 칩과 큐비트 칩을 본딩하는 다른 적절한 방법들이 사용될 수 있다.
[0067] 다른 실시예는 플립 칩 양자 컴퓨팅 디바이스들을 위한 큐비트 주파수 튜닝 구조들을 위한 제조 방법을 제공하고, 상기 방법은 소프트웨어 애플리케이션으로서 구현될 수 있다. 제조 방법 실시예를 구현하는 상기 애플리케이션은 - 리소그래피 시스템과 같은 기존의 초전도 제조 시스템과 함께 작동하도록 구성될 수 있다.
[0068] 설명의 명확성을 위해, 그리고 이에 대한 어떠한 제한도 암시함이 없이, 예시적 실시 예들은 기판 상에 배열된 큐비트들의 예시적인 수를 사용하여 설명된다. 일 실시예는 예시적 실시예들의 범위 내에서 다른 수의 큐비트들, 다른 배열들, 큐비트 이외의 초전도 디바이스, 초전도체들을 기반으로 하지 않는 큐비트들 유형, 또는 이들의 일부 조합으로 구현될 수 있다. 일 실시예는 양자 컴퓨팅 디바이스 또는 초전도 엘리멘트들에 대한 주파수 튜닝 구조가 요구되는 다른 초전도 제조들을 유사하게 개선하도록 구현될 수 있다.
[0069] 또한, 예시적 주파수 튜닝 구조의 단순화된 다이어그램이 도면 및 예시적 실시예들에서 사용된다. 주파수 튜닝 구조의 실제 제조에서, 여기에 도시되거나 설명되지 않은 추가 구조들, 또는 여기에 도시되고 설명된 것과 다른 구조들이 예시적 실시예들의 범위를 벗어나지 않고 존재할 수 있다. 유사하게, 예시적 실시예의 범위 내에서, 예시적인 주파수 튜닝 구조에서 도시되거나 설명된 구조는 본 명세서에 설명된 바와 유사한 동작 또는 결과를 산출하도록 다르게 제조될 수 있다.
[0070] 예시적인 구조들, 층들, 및 형성물들의 2-차원 도면에서 다르게 음영 처리된 부분들은 본 명세서에 설명된 바와 같이 예시적인 제작에서 다른 구조들, 층들, 재료들 및 형성물들을 나타내기 위한 것이다. 다른 구조들, 층들, 재료들 및 형성물들은 당업자에게 공지된 적합한 재료들을 사용하여 제조될 수 있다.
[0071] 여기에 도시된 형상의 특정 형상, 위치, 위치, 또는 치수는 그러한 특성이 실시예의 특징으로서 명시적으로 설명되지 않는 한 예시적 실시예들을 제한하도록 의도되지 않는다. 모양, 위치, 위치, 치수 또는 이들의 일부 조합은 도면과 설명의 명확성을 위해서만 선택되고, 예시적 실시예들에 따른 목적을 달성하기 위해 실제 리소그래피에서 사용될 수 있는 실제 형상, 위치, 위치, 또는 치수에서 과장되거나 최소화되거나 달리 변경될 수 있다.
[0072] 또한, 예시적 실시예들은 단지 예로서만 특정 실제 또는 가상의 초전도 디바이스, 예를 들어 큐비트와 관련하여 설명된다. 다양한 예시적 실시예들에 의해 설명된 단계는 유사한 방식으로 다양한 주파수 튜닝 구조들을 제조하도록 구성될 수 있고, 그러한 구성들은 예시적 실시예들의 범위 포함된다.
[0073] 애플리케이션에서 구현되는 실시예는 제조 프로세스가 여기에 설명된 특정 단계들을 수행하도록 한다. 제조 프로세스의 단계들은 여러 도면들에 도시되어 있다. 특정 제조 프로세스에서 모든 단계들이 필요한 것은 아니다. 일부 제조 프로세스들은 예시적 실시예들의 범위를 벗어나지 않고 단계들을 다른 순서로 구현하거나, 특정 단계들을 결합하거나, 특정 단계들을 제거 또는 교체하거나, 이들 및 단계들의 다른 조작의 일부 조합을 수행할 수 있다.
[0074] 예시적 실시예들은 특정 유형의 재료들, 전기적 특성들, 구조들, 형성물들, 층들의 배향들, 방향들, 단계들, 작업들, 평면들, 치수들, 개수들, 데이터 처리 시스템들, 환경들, 컴포넌트들 및 애플리케이션들과 관련하여 단지 예들로서 설명된다. 이들 및 기타 유사한 실시 예들의 특정 표현들은 본 발명을 제한하도록 의도되지 않는다. 이들 및 다른 유사한 실시 예들의 임의의 적절한 표현은 예시적 실시예들의 범위 내에서 선택될 수 있다.
[0075] 예시적 실시예들은 특정 설계들, 아키텍처들, 레이아웃들, 개략도들 및 도구들을 사용하여 단지 예들로서 설명되며 예시적 실시예들로 제한되지 않는다. 예시적 실시예들은 다른 비교 가능하거나 또는 유사한 목적의 설계들, 아키텍처들, 레이아웃들, 개략도들 및 도구들과 함께 사용될 수 있다.
[0076] 일 실시예에 의해 제공될 수 있는 이점은 큐비트 주파수 튜닝 구조들이 큐비트 공진 주파수의 증가 및 감소 모두를 허용한다는 점이다. 일 실시예에 의해 제공될 수 있는 다른 이점은 제조 후 큐비트 칩에 대한 추가 프로세스가 필요하지 않아 접합 손상 또는 실패의 위험을 제공하지 않는 다는 것이다. 일 실시예에 의해 제공될 수 있는 또 다른 이점은 큐비트에서 주파수 변화의 정확한 제어를 제공한다는 점이다.
[0077] 본 명세서의 예들은 설명의 명확성을 위해서만 사용되며 예시적 실시예들에 제한되지 않는다. 여기에 열거된 모든 이점들은 단지 예들일 뿐이며 예시적 실시예들에 제한되는 것으로 의도되지 않는다. 특정한 예시적 실시예들에 의해 추가적인 또는 다른 이점들이 실현될 수 있다. 게다가, 특정한 예시적 실시예는 위에 열거된 이점들 중 일부, 전부, 또는 전혀 갖지 않을 수 있다.
[0078] 도 2를 참조하면, 이 도면은 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스(200)를 위한 큐비트 주파수 튜닝 구조의 예의 단면도를 도시한다. 플립 칩 양자 컴퓨팅 디바이스(200)는 큐비트 기판(203)을 갖는 큐비트 칩(202)을 포함한다. 큐비트 기판(203)은 큐비트 기판(203)의 제1 표면 상에 형성된 큐비트(204)를 포함한다. 일 실시예에서, 큐비트(204)는 연관된 큐비트 공진 주파수를 갖는다. 큐비트 기판(203)은 극저온 범위에서 높은 열 전도성(임계값 이상)을 갖는 재료를 포함한다. 예를 들어, 큐비트 기판(203)은 77K 내지 0.01K의 온도 범위에서 작동하기 위해 사파이어, 실리콘, 석영, 갈륨 비소, 용융 실리카, 비정질 실리콘, 또는 다이아몬드를 사용하여 형성될 수 있다.
[0079] 플립 칩 양자 컴퓨팅 디바이스(200)는 인터포저 기판(207)을 포함하는 인터포저 칩(206)을 더 포함한다. 인터포저 기판(207)은 극저온 범위에서 높은 열 전도성(임계값 이상)을 갖는 재료를 포함한다. 예를 들어, 인터포저 기판(207)은 77K 내지 0.01K의 온도 범위에서 작동하기 위해 사파이어, 실리콘, 석영, 갈륨 비소, 용융 실리카, 비정질 실리콘, 또는 다이아몬드를 사용하여 형성될 수 있다. 이들 예들은 큐비트 및 인터포저 기판 재료들을 제한하려는 것이 아니다. 이 개시로부터 당업자는 상기 기판을 형성하기에 적합한 많은 다른 재료들을 생각할 수 있을 것이며, 그러한 재료들은 예시적 실시예들의 범위 내에 포함된다.
[0080] 인터포저 칩(206)은 인터포저 기판(207)의 표면 상에 형성되고 큐비트(204)를 덮는(overshadows) 개방 영역(예를 들어, 비금속 영역)을 둘러싸는 접지면 부분들(208A, 208B)을 포함하는 접지면(a ground plane)을 포함하는 큐비트 주파수 튜닝 구조를 포함한다. 개방 영역, 모양, 및 초전도 금속 커버리지를 변경함으로써, 큐비트(204)와 다른 큐비트 사이의 주파수 충돌들을 피하거나 완화하도록 큐비트(204)의 공진 주파수를 조정할 수 있다.
[0081] 인터포저 칩(206)의 접지면 부분들(208A, 208B)은 원하는 주파수 조정, 주파수 튜닝 범위, 및 감도에 기초하여 결정된 분리 갭 거리(D1)에서 제1 범프 본드(210A) 및 제2 범프 본드(210B)에 의해 큐비트 칩(202)에 본딩된다. 특정 실시예에서, 큐비트 기판(203) 및 인터포저 기판(207) 중 하나 또는 그 이상은 실리콘 재료로 형성된다. 특정 실시예에서, 접지면(208A, 208B)은 초전도체 또는 금속 재료로 형성된다.
[0082] 일 실시예에서, 접지면들(208A, 208B)은 77K 내지 0.01K의 온도 범위에서 동작들을 위해 알루미늄, 니오븀, 티타늄, 질화 티타늄, 팔라듐, 금, 은, 구리, 또는 백금 중 적어도 하나를 사용하여 형성된다. 일 실시예에서, 범프 본드들(210A, 210B)은 77K 내지 0.01K의 온도 범위에서 작동을 위해 인듐, 주석, 및 비스무트 합금들을 사용하여 형성된다. 접지면 및 범프 본드 재료들의 이들 예들은 제한하려는 의도가 아니다. 이 개시로부터 당업자는 제1 층을 형성하기에 적합한 많은 다른 재료들을 생각할 수 있을 것이며 그러한 재료들은 예시적 실시예들의 범위 내에 포함된다.
[0083] 일 실시예에서, 제1 큐비트(204)의 공진 주파수는 큐비트(204)의 JJ 저항의 측정(예를 들어, 프로브 측정)에 기초하여 예측되고, 큐비트(204)와 다른 큐비트들 간의 가능한 주파수 충돌들이 결정된다. 일 실시예에서, 가능한 주파수 충돌을 피하기 위해 큐비트(204)에 필요한 주파수 조정, 및 주파수 조정을 달성하기 위해 큐비트(204)에 필요한 커패시턴스 변경이 계산된다. 하나 또는 그 이상의 실시 예들에서, 큐비트 회로의 각 큐비트는 원하는 양만큼 큐비트들 각각의 주파수를 조정하도록 구성된 자체의 연관된 접지면을 가질 수 있다.
[0084] 도 3을 참조하면, 이 도면은 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스(300)를 위한 다른 큐비트 주파수 튜닝 구조의 예의 단면도를 도시한다. 플립 칩 양자 컴퓨팅 디바이스(300)는 큐비트 기판(303)을 갖는 큐비트 칩(302)을 포함한다. 큐비트 기판(303)은 큐비트 기판(303)의 제1 표면 상에 형성된 큐비트(304)를 포함한다. 일 실시예에서, 큐비트(304)는 연관된 큐비트 공진 주파수를 갖는다.
[0085] 플립 칩 양자 컴퓨팅 디바이스(300)는 인터포저 기판(307)을 포함하는 인터포저 칩(306)을 더 포함한다. 도 3의 실시예에서, 인터포저 기판(307)의 유전체 재료를 제거하기 위해 인터포저 기판(307)의 일부는 깊이 D3 및 폭 w로 에칭된다. 인터포저 칩(306)은 인터포저 기판(307)의 표면 상에 형성되고 큐비트(304)를 덮는 개방 영역(예를 들어, 비금속 영역)을 둘러싸는 접지면 부분(308A 및 308B)을 포함하는 접지면을 포함하는 큐비트 주파수 튜닝 구조를 포함한다. 개방 영역, 모양, 초전도 금속 커버리지를 다양하게 하여, 큐비트(304)의 공진 주파수는 큐비트(304)와 다른 큐비트 사이의 주파수 충돌을 피하거나 또는 완화하도록 조정될 수 있다.
[0086] 인터포저 칩(306)의 접지면(308)은 원하는 주파수 조정, 주파수 튜닝 범위 및 감도에 기초하여 결정된 분리 갭 거리(D2)에서 제1 범프 본드(310A) 및 제2 범프 본드(310B)에 의해 큐비트 칩(302)에 본딩된다. 특정 실시예에서, 큐비트 기판(303) 및 인터포저 기판(307) 중 하나 또는 그 이상은 실리콘 재료로 형성된다. 특정 실시예에서, 접지면(308A, 308B)은 초전도체 또는 금속 재료로 형성된다.
[0087] 일 실시예에서, 큐비트(304) 및 다른 큐비트 각각의 공진 주파수는 큐비트(304) 및 다른 큐비트 각각의 JJ 저항의 측정에 기초하여 예측되고, 큐비트(304)와 다른 큐비트 사이의 가능한 주파수 충돌이 결정된다. 상기 실시예에서, 가능한 주파수 충돌을 피하기 위해 큐비트(304) 및 다른 큐비트 각각에 대한 주파수 조정이 계산되고 그리고 주파수 조정을 달성하는 데 필요한 큐비트(304) 및 다른 큐비트 각각에 필요한 커패시턴스 변경이 계산된다. 하나 또는 그 이상의 실시예들에서, 큐비트 회로의 각 큐비트는 원하는 양만큼 큐비트 각각의 주파수를 조정하도록 구성된 자체의 연관된 접지면을 가질 수 있다.
[0088] 도 4를 참조하면, 이 도면은 예시적 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스들을 위한 큐비트 주파수 튜닝 구조들에 대한 예시적인 접지면 설계를 도시한다. 투시도(400)는 제1 큐비트 주파수 튜닝 구조(402A) 및 제2 큐비트 주파수 튜닝 구조(402B)를 포함한다. 제1 큐비트 주파수 튜닝 구조(402A)는 큐비트 칩의 큐비트 기판 상에 형성하기 위한 제1 큐비트(404) 및 인터포저 칩의 인터포저 기판 상에 형성하기 위한 제1 접지면 설계(406)를 포함한다. 제1 접지면 설계(406)는 초전도체 재료 및/또는 금속 재료와 같은 전도성 재료의 전도성 표면으로 형성되고 제1 접지면 설계(406) 내에 공동(void)(408)을 포함한다. 제1 접지면 설계(406)의 예시적 실시예에서 공동(408)은 직사각형 형상을 갖는다.
[0089] 제2 큐비트 주파수 튜닝 구조(402B)는 큐비트 칩의 큐비트 기판 상에 형성하기 위한 제2 큐비트(410) 및 인터포저 칩의 인터포저 기판 상에 형성하기 위한 제2 접지면 설계(412)를 포함한다. 제2 접지면 설계(412)는 초전도체 재료 및/또는 금속 재료와 같은 도전성 재료의 도전성 표면으로서 형성되고 직사각형 형상이다.
[0090] 상기 예시적 실시예에서, 제1 큐비트 주파수 튜닝 구조(402A)의 제1 접지면 설계(406)는 감소된 커패시턴스를 생성하는 낮은 전도성 재료(less conductive material _를 포함하고 제2 큐비트 주파수 튜닝 구조(402B)의 제2 접지면 설계(412)와 다른 형상을 갖는다. 따라서, 제1 접지면 설계(406)는 제2 접지면 설계(412)에 의해 제2 큐비트(410)에 제공되는 것과는 다른 주파수 조정을 제1 큐비트(404)의 공진 주파수들에 대해 제공한다.
[0091] 도 5를 참조하면, 이 도면은 예시적 실시예에 따라 측정된 접합 저항에 기초하여 큐비트의 예측 주파수를 계산하기 위한 예시적인 그래프(500)를 도시한다. 도 5는 제1 곡선(502) 및 제2 곡선(504)을 포함하는 큐비트의 조셉슨 접합 저항 R에 대한 예측 큐비트 주파수 f01의 그래프를 도시한다. 일 실시예에 따르면, 저항 R을 얻기 위해 큐비트의 조셉슨 접합의 저항이 측정된다(예를 들어, 전기 탐측에 의해). 측정된 저항 R에 기초하여, 큐비트의 예측 공진 주파수는 그래프(500)를 사용하여 결정될 수 있다.
[0092] 도 6을 참조하면, 이 도면은 예시적 실시예에 따른 예시적인 인터포저 칩 제조 프로세스 단계의 블록도를 도시한다. 제조 시스템은 본 명세서에 설명된 바와 같이 인터포저 칩 구성(600)을 생성하거나 조작한다. 일 실시예는 상기 제조 시스템이 재료(604)를 인터포저 기판(602)의 제1 표면 상에 증착하여(deposit), 접지면(608)을 형성하게 한다. 일 실시예에서, 재료(604)는 입자들(particles)(606) 의 박막 증착(a thin film deposition) 이다. 다른 실시예에서, 재료(604)는 스퍼터링에 의해 증착된다. 이들 예들은 증착 방법들을 제한하려는 것이 아니다. 이 개시로부터, 당업자는 접지면을 형성하기에 적합한 많은 다른 방법들 및 프로세스를 생각할 수 있을 것이며, 그러한 것들은 본 발명의 예시적 실시예들의 범위 내에 포함된다.
[0093] 도 7을 참조하면, 이 도면은 예시적 실시예에 따른 예시적인 인터포저 칩 제조 프로세스 단계의 블록도를 도시한다. 일 실시예는 제조 시스템이 인터포저 기판(702)의 제1 표면 상의 접지면(704)으로부터 접지면 부분들(704A, 704B)을 형성하게 한다. 예를 들어, 밀링 디바이스(706)는 접지면 부분들(704A, 704B)을 형성하기 위해 접지면(704)의 일부를 제거하도록 구성될 수 있다. 다른 예로서, 반응성-이온 에칭 또는 습식 에칭과 같은 에칭을 사용하여, 접지면 부분들(704A, 704B)을 형성할 수 있다. 접지면 재료을 제거하면 인터포저 칩 구성(700)의 커패시터 면적이 감소하고, 이에 의해서 유효 커패시턴스와 대응 큐비트의 공진 주파수가 변경된다.
[0094] 일 실시예에서, 밀링 디바이스(706)는 다이아몬드 밀링 비트들 또는 레이저 밀을 갖는 마이크로-밀링 디바이스(a micro-milling device) 이다. 이들 예들은 밀링 디바이스를 제한하려는 것이 아니다. 이 개시로부터, 당업자는 인터포저 기판 상의 접지면 재료의 일부를 제거하기에 적합한 많은 다른 밀링 디바이스들을 생각할 수 있을 것이고, 그러한 것들은 예시적 실시예들의 범위 내에 포함된다. 더욱이, 이 개시로부터, 당업자는 인터포저 기판 상의 접지면 재료의 일부를 제거하기에 적합한 많은 다른 디바이스들 및 방법들을 생각할 수 있을 것이며, 그러한 것들은 예시적 실시예들의 범위 내에 포함된다.
[0095] 도 8을 참조하면, 이 도면은 예시적 실시예에 따른 예시적인 인터포저 칩 제조 프로세스 단계의 블록도를 도시한다. 일 실시예는 제조 시스템이 인터포저 기판(802)의 제1 표면에 리세스(808)를 형성하게 한다. 예를 들어, 밀링 디바이스(804)는 리세스(808)를 형성하기 위해 인터포저 기판(802)의 일부를 제거하도록 구성될 수 있다. 다른 예로서, 반응성-이온 에칭 또는 습식 에칭과 같은 에칭을 사용하여, 리세스(808)를 형성할 수 있다. 기판 재료를 제거하는 것은 인터포저 칩 구성(800)의 유효 유전 상수를 감소시키고, 이에 의해 유효 커패시턴스를 감소시키고 대응하는 큐비트의 공진 주파수를 증가시킨다.
[0096] 일 실시예에서, 리세스(808)는 직사각형 단면을 포함한다. 실시예에서, 리세스(808)는 접지면 부분(806A, 806B) 사이에 형성된다. 일 실시예에서, 밀링 디바이스(804)는 다이아몬드 밀링 비트 또는 레이저 밀을 갖는 마이크로-밀링 디바이스이다. 이들 예들은 밀링 디바이스를 제한하려는 것이 아니다. 이 개시로부터, 당업자는 인터포저 기판의 제1 표면에 리세스를 형성하기에 적합한 많은 다른 밀링 디바이스들을 생각할 수 있을 것이고, 그러한 것들은 예시적 실시예들의 범위 내에 포함된다. 더욱이, 이 개시로부터, 당업자는 인터포저 기판의 제1 표면에 리세스를 형성하기에 적합한 많은 다른 디바이스들 및 방법들을 생각할 수 있을 것이며, 그러한 것들은 예시적 실시예들의 범위 내에 포함된다.
[0097] 도 9를 참조하면, 이 도면은 예시적 실시예에 따른 예시적인 인터포저 칩 제조 프로세스 단계의 블록도를 도시한다. 제조 시스템은 본 명세서에 기술된 바와 같이 인터포저 칩 구성(900)을 생성하거나 조작한다. 실시예는 제조 시스템이 재료(906)를 증착하게 하여, 인터포저 기판(902)의 제1 표면 상에 접지면(910)을 형성한다. 일 실시예에서, 접지면(910)은 접지면 부분들(904A, 904B)을 연결한다. 접지면 재료를 증착하면 인터포저 칩 구성(900)의 커패시터 영역이 변경되고, 이에 의해서 유효 커패시턴스와 대응 큐비트의 공진 주파수가 변경된다.
[0098] 일 실시예에서, 재료(906)는 입자들(908)의 박막 증착이다. 다른 실시예에서, 재료(906)는 스퍼터링에 의해 증착된다. 이들 예들은 증착 방법을 제한하려는 것이 아니다. 이 개시로부터, 당업자는 접지면을 형성하기에 적합한 많은 다른 방법들 및 프로세스를 생각할 수 있을 것이며, 그러한 것들은 예시적 실시예들의 범위 내에 포함된다.
[0099] 도 10을 참조하면, 이 도면은 예시적인 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스들을 위한 큐비트 주파수 튜닝 구조들을 위한 가변 접지면 설계들의 예를 도시한다. 투시도(1000)는 제1 큐비트 주파수 튜닝 구조(1002A), 제2 큐비트 주파수 튜닝 구조(1002B), 제3 큐비트 주파수 튜닝 구조(1002C), 제4 큐비트 주파수 튜닝 구조(1004A), 제5 큐비트 주파수 튜닝 구조(1004B), 제6 큐비트 주파수 튜닝 구조(1004C), 제7 큐비트 주파수 튜닝 구조(1006A), 제8 큐비트 주파수 튜닝 구조(1006B), 및 제9 큐비트 주파수 튜닝 구조(1006C)를 포함한다. 상기 큐비트 주파수 튜닝 구조들은 도 6-9의 프로세스 단계들을 사용하여 형성될 수 있다.
[00100] 큐비트 주파수 튜닝 구조들(1002A-1002C, 1004A-1004C, 1006A-1006C) 각각은 큐비트 칩 상에 형성하기 위한 큐비트 및 인터포저 칩 상에 형성하기 위한 연관된 접지면 설계를 포함한다. 큐비트 주파수 튜닝 구조들(1002A-1002C, 1004A-1004C, 및 1006A-1006C) 각각은 다른 커패시턴스 값들을 갖도록 그리고 연관된 큐비트의 공진 주파수에 대응하는 다른 양의 주파수 튜닝을 제공하도록 구성된 다른 접지면 크기 및 형상을 갖는다.
[00101]큐비트 주파수 튜닝 구조들(1002A-1002C)는 내부에 중앙 직사각형 동공을 갖는 직사각형 접지면 설계를 갖는다. 각각의 1002A-1002C 내의 직사각형 동공은 다른 크기와 다른 전도체 재료 영역을 가지며, 그 결과 연관된 큐비트의 커패시턴스 및 주파수 조정들이 다르게 된다.
[00102] 큐비트 주파수 튜닝 구조들(1004A-1004C)는 외부 직사각형 접지면 및 내부 직사각형 접지면을 갖고, 내부 직사각형 접지면은 외부 직사각형 접지면의 공동에 위치되고 외부 직사각형 접지면에 연결되지 않는다. 큐비트 주파수 튜닝 구조들(1004A-1004C) 각각의 내부 접지면은 다른 크기와 다른 전도체 재료 면적을 갖는데, 이 때문에 연관된 큐비트의 커패시턴스 및 주파수 조정들이 다르다.
[00103] 큐비트 주파수 튜닝 구조들(1006A-1006C)는 외부 직사각형 접지면과 내부 직사각형 접지면을 갖고, 내부 직사각형 접지면은 외부 직사각형 접지면의 공동에 위치되고 외부 직사각형 접지면에 대해 각 엣지에서 연결된다. 큐비트 주파수 튜닝 구조들(1006A-1006C) 각각의 내부 접지면은 다른 크기 및 다른 전도체 재료 면적을 갖고, 이 때문에 관련 큐비트의 정전용량 및 주파수 조정들이 다르다.
[00104] 도 11을 참조하면, 이 도면은 예시적인 실시예에 따른 플립 칩 양자 컴퓨팅 디바이스를 위한 큐비트 주파수 튜닝 구조를 제조하기 위한 예시적인 프로세스(1100)의 플로를 도시한다. 하나 또는 그 이상의 실시예들에서, 프로세스(1100)는 제조 시스템에 의해 부분적으로 구현된다.
[00105] 블록(1102)에서, 사용자는 공지된 프로세스를 사용하여 하나 또는 그 이상의 큐비트들을 갖는 큐비트 칩을 설계한다. 블록(1104)에서, 사용자는 큐비트들 위에 빈 공간을 갖는 인터포저 칩 템플릿을 설계한다. 블록(1106)에서, 제조 시스템은 큐비트 기판 상에 하나 또는 그 이상의 큐비트들을 포함하는 큐비트 칩을 제조한다.
[00106] 블록(1108)에서, 제조 시스템은, 예를 들어, 각 큐비트들의 JJ 저항을 전기적으로 탐측함으로써 큐비트 각각의 조셉슨 접합(JJ) 저항을 측정한다. 블록(1110)에서, 제조 시스템은 측정된 JJ 저항에 기초하여 각 큐비트의 예측된 주파수를 계산한다. 특정 실시예에서, 상기 설계/제조 시스템은 도 5의 그래프(500)와 같은 각 큐비트의 예측된 주파수를 계산하기 위해 주파수에 대한 JJ 저항과 관련된 피팅된 곡선을 사용한다.
[00107] 블록(1112)에서, 제조 시스템은 각 큐비트의 예측된 주파수에 기초하여 가능한 주파수 충돌들을 결정한다. 블록(1114)에서, 제조 시스템은 가능한 주파수 충돌들을 피하거나 완화하기 위해 각 큐비트에 대한 주파수 조정을 계산한다. 블록(1116)에서, 제조 시스템은 계산된 주파수 조정을 달성하기 위해 각 큐비트에 필요한 커패시턴스 변경을 계산한다. 블록(1118)에서, 제조 시스템은 계산된 커패시턴스 변경에 대응하는 특정 인터포저 접지면 설계를 결정한다. 특정 실시예에서, 제조 시스템은 도 10에 도시된 하나 또는 그 이상의 접지면 설계들과 같은 원하는 커패시턴스 변경을 달성하도록 구성되는 미리 정의된 접지면 설계를 선택한다.
[00108] 블록(1120)에서, 제조 시스템은 인터포저 칩을 위한 인터포저 기판을 제조한다. 블록(1122)에서, 제조 시스템은 인터포저 기판 상의 결정된 접지면 설계에 대응하는 접지면을 제조한다. 블록(1124)에서, 제조 시스템은 원하는 주파수 조정, 주파수 튜닝 범위 및 감도에 기초하여 인터포저 칩과 큐비트 칩 사이의 분리 갭 거리를 결정한다.
[00109] 블록(1126)에서, 제조 시스템은 플립 칩 배열에서 원하는 큐비트 주파수를 달성하기 위해 결정된 분리 갭 거리에서 인터포저 칩과 큐비트 칩을 본딩한다. 특정 실시예에서, 제조 시스템은 범프 본드 프로세스를 사용하여 인터포저 칩과 큐비트 칩을 본딩한다. 다른 특정 실시예들에서, 인터포저 칩과 큐비트 칩을 본딩하는 다른 적절한 방법들이 사용될 수 있다. 그 다음 프로세스(1100)가 종료된다.
[00110] 도 12를 참조하면, 이 도면은 예시적 실시예에 따른 멀티-큐비트 플립 칩 양자 컴퓨팅 디바이스(1200)에 대한 큐비트 주파수 튜닝 구조들의 예들의 단면도를 도시한다. 플립 칩 양자 컴퓨팅 디바이스(1200)는 큐비트 기판(1202)을 갖는 큐비트 칩을 포함한다. 큐비트 기판(1202)은 큐비트 기판(1202)의 제1 표면 상에 형성된 제1 큐비트(1204A) 및 제2 큐비트(1204B)를 포함한다. 상기 실시예에서, 제1 큐비트(1204A) 및 제2 큐비트(1204B) 각각은 연관된 큐비트 공진 주파수를 갖는다. 제1 큐비트 콘택트(contact)(1208A), 제2 큐비트 콘택트(1208B), 및 제3 큐비트 콘택트(1208C)은 큐비트 기판(1202)의 표면 상에 형성된다. 제1 큐비트(1204A)는 제1 큐비트 콘택트(1208A)과 제2 큐비트 콘택트(1208B) 사이에 배치되고, 제2 큐비트(1204B)는 제2 큐비트 콘택트(1208B)과 제3 큐비트 콘택트(1208C) 사이에 배치된다.
[00111] 플립 칩 양자 컴퓨팅 디바이스(1200)는 인터포저 기판(1207)을 포함하는 인터포저 칩(1206)을 더 포함한다. 인터포저 칩(1206)은 인터포저 기판(1207)의 표면에 형성된 접지면 부분들(1210A, 1210B, 1210C)을 포함하는 큐비트 주파수 튜닝 구조들을 포함한다. 제1 접지면 부분(1210A) 및 제2 접지면 부분(1210B)은 제1 큐비트(1204A)의 일부분을 부분적으로 중첩(overlay)하고, 제1 접지면 부분(1210A)과 제2 접지면 부분(1210B) 사이의 개방 영역(예를 들어, 비금속 영역)은 제1 큐비트(1204A)를 덮는다(overshadow). 유사하게, 제2 접지면 부분(1210B) 및 제3 접지면 부분(1210C)은 제2 큐비트(1204B)의 일부분을 부분적으로 중첩하고, 제2 접지면 부분(1210B)과 제3 접지면 부분(1210C) 사이의 개방 영역(예를 들어, 비금속 영역)은 제2 큐비트(1204B)를 덮는다. 접지면 부분들(1210A-1210C) 각각의 개방 영역, 형상 및 초전도 금속 커버리지를 변경함으로써, 제1 큐비트(1204A) 및 제2 큐비트(1204B) 각각의 공진 주파수는 제1 큐비트(1204A)와 제2 큐비트(1204B) 사이의 주파수 충돌들을 피하거나 완화하도록 조정될 수 있다.
[00112] 인터포저 칩(1206)의 제1 접지면 부분(1210A)은 제1 범프 본드(1212A)에 의해 제1 큐비트 접점(1208A)에 본딩되고, 제2 접지면 부분(1210B)은 제2 범프 본드(1212B) 및 제3 범프 본드(1212C)에 의해 제2 큐비트 접점(1208B)에 본딩된다. 제3 접지면 부분(1210C)은 제4 범프 본드(1212D)에 의해 제3 큐비트 콘택트(1208C)에 본딩된다. 특정 실시예에서, 큐비트 기판(1202) 및 인터포저 기판(1207) 중 하나 또는 그 이상은 실리콘 재료로 형성된다. 특정 실시예에서, 접지면 부분들(1210A-1210C)은 초전도체 또는 금속 재료로 형성된다.
[0113] 일 실시예에서, 제1 큐비트(1204A) 및 제2 큐비트(1204B) 각각의 공진 주파수는 제1 큐비트(1204A) 및 제2 큐비트(1204B) 각각의 JJ 저항 측정에 기초하여 예측되고, 그리고 제1 큐비트(1204A)와 제2 큐비트(1204B) 사이의 가능한 주파수 충돌이 결정된다. 상기 실시예에서, 가능한 주파수 충돌을 피하기 위한 제1 큐비트(1204A) 및 제2 큐비트(1204B) 각각에 대한 주파수 조정이 계산되고 그리고 상기 주파수 조정을 달성하는 데 요구되는 제1 큐비트(1204A) 및 제2 큐비트(1204B) 각각에 필요한 커패시턴스 변경이 계산된다. 하나 또는 그 이상의 실시예들에서, 큐비트 회로의 각각의 큐비트(예를 들어, 제1 큐비트(1204A) 및 제2 큐비트(1204B))는 원하는 양만큼 큐비트들 각각의 주파수를 조정하도록 구성된 그 자신의 연관된 접지면을 가질 수 있다.
[00114] 본 발명의 다양한 실시 예들이 관련된 도면들을 참조하여 설명된다. 본 발명의 범위를 벗어남이 없이 본 발명의 대안적인 실시예들이 고안될 수 있다. 다양한 연결들 및 위치 관계들(예를 들어, 위, 아래, 인접 등)는 다음 설명 및 도면에서 엘리멘트들 사이에 설명되지만, 당업자들은 여기서 설명된 많은 위치 관계들은 비록 방향이 변경되더라도 설명된 기능이 유지될 때 방향에 무관함을 인식할 것이다. 이들 연결들 및/도는 위치 관계들은, 달리 명시되지 않는 한, 직접적 또는 간접적일 수 있으며, 본 발명은 이와 관련하여 제한하려는 의도가 없다. 따라서 주체들의 결합은 직접적 또는 간접적인 결합을 의미할 수 있으며, 주체들 간의 위치 관계는 직접적 또는 간접적인 위치 관계일 수 있다. 간접 위치 관계의 예로서, 계층"B"에 대해 계층"A"를 형성하는 것에 대한 본 명세서의 참조들은 계층"A"및 계층"B"의 관련 특성들 및 기능들이 상기 중간 계층(들)에 의해서 실질적으로 변경되지 않는 한 하나 또는 그 이상의 중간 계층들이 계층"A"및 계층"B"사이에 존재하는 상황들을 포함한다.
[00115] 다음의 정의들 및 약어들은 명세서 및 청구 범위의 해석에 사용될 수 있다. 본 명세서에서 사용된 용어 "포함하다(comprise)", "포함하는 (comprising)", "포함한다(include)", "포함하는(including)", "갖는다(has) ", "갖는(having)", "포함하다(contain)" 또는 "포함하는(containing)", 또는 이들의 다른 변형들은 비-배타적인 포함(a non-exclusive inclusion)을 커버하기 위한 것이다. 예를 들어, 엘리멘트들의 목록을 포함하는 구성, 혼합물, 프로세스, 방법, 물품 또는 장치는 반드시 그러한 엘리멘트들에만 제한되는 것은 아니며, 명시적으로 나열되지 않거나 또는 그러한 구성, 혼합물, 프로세스, 방법, 물품 또는 장치에 고유한 다른 엘리멘트들도 포함될 수 있다.
[00116] 추가적으로, 용어 "예시적인"은 "예, 사례, 예시"라는 의미로 사용되었다. 본 명세서에서 "예시적인" 것으로 설명된 임의의 실시예 또는 설계는 반드시 다른 실시예 또는 설계에 비해 선호되거나 유리한 것으로 해석되어서는 안 된다. "적어도 하나" 및 "하나 또는 그 이상"이라는 용어는 1 보다 크거나 같은 임의의 정수, 즉 1, 2, 3, 4 등을 포함 하는 것으로 이해될 수 있다. 용어 "복수"는 2보다 크거나 같은 정수, 즉 2, 3, 4, 5 등을 포함하는 것으로 이해될 수 있다. 용어 "연결"은 간접적인 "연결"과 직접적인 "연결"을 모두 포함할 수 있다.
[00117] "한 실시 예", "하나의 실시 예", "예시적 실시 예", 등에 대한 본 명세서의 참조들은 설명된 상기 실시 예가 특정 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시 예가 상기 특정 특징, 구조, 또는 특성을 포함할 수 있거나 또는 포함하지 않을 수도 있음을 표시한다. 더 나아가, 그러한 문구들은 반드시 동일 실시 예를 가리키는 것은 아니다. 또한, 특정 특징, 구조, 또는 특성이 하나의 실시 예와 관련하여 기술될 때, 그 것은 명시적으로 기술되었던지 또는 아니던 간에 다른 실시 예들과 관련하여 그러한 특징, 구조, 또는 특성에 영향을 주는 당업자의 지식 내에 있음을 제출한 것이다.
[00118] 용어들 "약", "실질적으로", "대략" 및 이들의 변형들은 출원 당시에 이용 가능했던 장비에 기초한 특정 양의 측정과 연관된 오차의 정도를 포함하기 위해 의도된 것이다. 예를 들어, "약"은 주어진 값의 ± 8% 또는 5% 또는 2%의 범위를 포함할 수 있다.
[00119] 본 발명의 다양한 실시 예들에 대한 설명들은 예시의 목적들로 제공되는 것이며, 빠짐없이 총 망라하거나 개시된 실시 예들로 한정하려고 의도된 것은 아니다. 이 기술 분야에서 통상의 지식을 가진 자들에게 기술된 실시 예들의 범위와 정신을 벗어남이 없이 많은 수정들 및 변형들이 있을 수 있다는 것이 명백하다. 여기서 사용된 용어는 시장에서 발견된 기술들에 대한 본 발명의 실시 예들의 원리들, 실제 응용 또는 기술적 개선을 가장 잘 설명하기 위해, 또는 여기서 설명한 실시 예들을 이 기술 분야에서 통상의 지식을 가진 자들이 이해할 수 있도록 하기 위해 선택되었다.
Claims (41)
- 양자 컴퓨팅 디바이스에 있어서, 상기 디바이스는:
제1 기판 및 상기 제1 기판 상에 배치된 하나 또는 그 이상의 큐비트를 갖는 제1 칩-상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 가짐-; 및
제2 기판 및 상기 하나 또는 그 이상의 큐비트들에 대향하는(opposite) 제2 기판 상에 배치된 적어도 하나의 전도성 표면(at least one conductive surface)을 갖는 제2 칩- 상기 적어도 하나의 전도성 표면은 상기 하나 또는 그 이상의 큐비트 중 적어도 하나와 연관된 상기 공진 주파수를 결정된 주파수 조정 값(a determined frequency adjustment value)으로 조정하도록 구성된 적어도 하나의 치수(at least one dimension)를 가짐-을 포함하는,
양자 컴퓨팅 디바이스 - 제1항에 있어서, 상기 전도성 표면의 적어도 하나의 치수는 상기 하나 또는 그 이상의 큐비트들 각각과 연관된 파라미터의 측정에 기초하는,
양자 컴퓨팅 디바이스. - 제2항에 있어서, 특정 큐비트와 연관된 상기 공진 주파수는 상기 측정된 파라미터에 기초하여 계산된 예측 공진 주파수(a predicted resonance frequency)인,
양자 컴퓨팅 디바이스. - 제2항 또는 제3항에 있어서, 상기 파라미터는 상기 하나 또는 그 이상의 큐비트들과 관련된 저항을 포함하는,
양자 컴퓨팅 디바이스. - 제4항에 있어서, 상기 저항은 상기 큐비트의 접합의 정상-상태 저항인,
양자 컴퓨팅 디바이스. - 제5항에 있어서, 상기 접합은 상기 큐비트의 조셉슨 접합인,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 적어도 하나의 치수는 상기 주파수 조정 값을 달성하기 위한 커패시턴스 변경에 기초하여 결정되는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 적어도 하나의 치수는 상기 전도성 표면의 형상 또는 면적 중 적어도 하나를 포함하는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 주파수 조정 값은 상기 하나 또는 그 이상의 큐비트들과 연관된 공진 주파수들 사이의 주파수 충돌을 완화하도록 결정되는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 적어도 하나의 전도성 표면은 접지면(a ground plane)을 포함하는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 적어도 하나의 전도성 표면은 초전도 재료 또는 금속 재료 중 적어도 하나로 형성되는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 제1 칩 및 상기 제2 칩은 플립 칩 배열로(in a flip chip arrangement) 배치되는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 제1 칩 및 상기 제2 칩은 주파수 튜닝 범위 또는 튜닝 감도(a tuning sensitivity) 중 적어도 하나에 기초하여 미리 결정된 거리에서 함께 결합되는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 전도성 표면은 알루미늄, 니오븀, 티타늄, 질화티타늄, 팔라듐, 은, 구리, 백금 및 금을 포함하는 세트로부터 선택된 적어도 하나를 포함하는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 제1 기판은 사파이어, 실리콘, 석영, 갈륨 비소, 용융 실리카, 비정질 실리콘, 및 다이아몬드를 포함하는 세트로부터 선택된 적어도 하나를 포함하는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 제2 기판은 사파이어, 실리콘, 석영, 갈륨 비소, 용융 실리카, 비정질 실리콘, 및 다이아몬드를 포함하는 세트로부터 선택된 적어도 하나를 포함하는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 전도성 표면은 초전도 재료인,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 적어도 하나의 치수는 상기 제2 기판에 형성된 리세스의 깊이를 포함하는,
양자 컴퓨팅 디바이스. - 이전의 항들 중 어느 한 항에 있어서, 상기 제2 기판은 내부에 형성된 리세스를 포함하고, 상기 리세스의 깊이는 상기 하나 또는 그 이상의 큐비트들 중 적어도 하나와 연관된 원하는 공진 주파수에 대응하는,
양자 컴퓨팅 디바이스. - 양자 컴퓨팅 디바이스를 제공하는 방법에 있어서, 상기 방법은:
제1 기판 및 상기 제1 기판 상에 배치된 하나 또는 그 이상의 큐비트들을 갖는 제1 칩을 형성하는 단계-상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 가짐-; 및
제2 기판 및 상기 하나 또는 그 이상의 큐비트들에 대향하는(opposite) 제2 기판 상에 배치된 적어도 하나의 전도성 표면(at least one conductive surface)을 갖는 제2 칩을 형성하는 단계 - 상기 적어도 하나의 전도성 표면은 상기 하나 또는 그 이상의 큐비트 중 적어도 하나와 연관된 상기 공진 주파수를 결정된 주파수 조정 값(a determined frequency adjustment value)으로 조정하도록 구성된 적어도 하나의 치수(at least one dimension)를 가짐-을 포함하는
방법. - 제20항에 있어서, 상기 전도성 표면의 적어도 하나의 치수는 상기 하나 또는 그 이상의 큐비트들 각각과 연관된 파라미터의 측정에 기초하는,
방법. - 제21항에 있어서, 특정 큐비트와 관련된 상기 공진 주파수는 상기 측정된 파라미터에 기초하여 계산된 예측 공진 주파수인,
방법. - 제21항에 있어서, 상기 파라미터는 상기 하나 또는 그 이상의 큐비트들과 연관된 저항을 포함하는,
방법. - 제22항 또는 제23항에 있어서, 상기 저항은 상기 큐비트 접합의 정상-상태 저항인
방법. - 제20항 내지 제24항의 항들 중 어느 한 항에 있어서, 상기 방법은:
제1 층을 배치하는 단계(depositing)를 더 포함하고, 상기 적어도 하나의 전도성 표면은 상기 제 1 층을 포함하는,
방법. - 제25항에 있어서, 상기 방법은:
상기 제1층의 일부를 제거하는 단계를 더 포함하는
방법. - 제25항 또는 제26항에 있어서, 상기 방법은:
상기 제2 기판 상에 제2 층을 배치하는 단계를 더 포함하고, 상기 적어도 하나의 전도성 표면은 상기 제2 층을 포함하는,
방법. - 제27항에 있어서, 상기 제1층과 상기 제2층은 연결되는,
방법. - 제27항 또는 제28항에 있어서, 상기 제2 기판 상의 개방 공간(an open space)이 상기 제1 층과 상기 제2 층 사이에 배치되는,
방법. - 제27항 내지 제29항의 항들 중 어느 한 항에 있어서, 상기 제2 기판의 리세스(a recess)는 상기 제1 층과 상기 제2 층 사이에 배치되는,
방법. - 제20항 내지 제30항의 항들 중 어느 한 항에 있어서, 상기 방법은:
상기 제2 기판의 일부분을 제거하는 단계를 더 포함하는
방법. - 제20항 내지 제31항의 항들 중 어느 한 항에 있어서, 상기 적어도 하나의 치수는 상기 제2기판에 형성된 리세스의 깊이인
방법. - 제32항에 있어서, 상기 방법은:
상기 제2 기판의 리세스를 에칭하는 단계를 더 포함하는,
방법. - 양자 컴퓨팅 디바이스에 있어서, 상기 디바이스는:
제1 기판 및 상기 제1 기판 상에 배치된 하나 또는 그 이상의 큐비트들을 갖는 제1 칩-상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 가짐-; 및
제2 기판을 갖는 제2 칩을 포함하고, 상기 제2기판은 내부에 형성된 리세스를 가지며, 상기 리세스의 깊이는 상기 하나 또는 그 이상의 큐비트들 중 적어도 하나와 연관된 원하는 공진 주파수에 대응하는,
양자 컴퓨팅 디바이스. - 제34항에 있어서, 상기 제1 기판은 사파이어, 실리콘, 석영, 갈륨 비소, 용융 실리카, 비정질 실리콘, 및 다이아몬드를 포함하는 세트로부터 선택된 적어도 하나인,
양자 컴퓨팅 디바이스. - 리소그래피 컴포넌트를 포함하는 반도체 제조 시스템에 있어서, 상기 반도체 제조 시스템은 양자 컴퓨팅 디바이스를 제조하기 위해 적어도 하나의 다이 상에서 동작될 때 동작들을 수행하고, 상기 동작들은:
제1 기판 및 상기 제1 기판 상에 배치된 하나 또는 그 이상의 큐비트들을 갖는 제1 칩을 형성하는 단계-상기 하나 또는 그 이상의 큐비트들 각각은 연관된 공진 주파수를 가짐-; 및
제2 기판 및 상기 하나 또는 그 이상의 큐비트들에 대향하는(opposite) 제2 기판 상에 배치된 적어도 하나의 전도성 표면(at least one conductive surface)을 갖는 제2 칩을 형성하는 단계 - 상기 적어도 하나의 전도성 표면은 상기 하나 또는 그 이상의 큐비트 중 적어도 하나와 연관된 상기 공진 주파수를 결정된 주파수 조정 값(a determined frequency adjustment value)으로 조정하도록 구성된 적어도 하나의 치수(at least one dimension)를 가짐-을 포함하는
반도체 제조 시스템. - 제36항에 있어서, 상기 전도성 표면의 적어도 하나의 치수는 상기 하나 또는 그 이상의 큐비트들 각각과 연관된 파라미터의 측정에 기초하는,
반도체 제조 시스템. - 제37항에 있어서, 특정 큐비트와 관련된 상기 공진 주파수는 상기 측정된 파라미터에 기초하여 계산된 예측 공진 주파수인,
반도체 제조 시스템. - 제37항 또는 제38항에 있어서, 상기 파라미터는 상기 하나 또는 그 이상의 큐비트들과 연관된 저항을 포함하는,
반도체 제조 시스템. - 제39항에 있어서, 상기 저항은 상기 큐비트 접합의 정상-상태 저항인
반도체 제조 시스템. - 제36항 내지 제40항의 항들 중 어느 한 항에 있어서, 상기 적어도 하나의 치수는 상기 주파수 조정 값을 달성하기 위한 커패시턴스 변경에 기초하여 결정되는,
반도체 제조 시스템.
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