CN113711245A - 用于倒装芯片量子计算装置的量子位频率调谐结构和制造方法 - Google Patents

用于倒装芯片量子计算装置的量子位频率调谐结构和制造方法 Download PDF

Info

Publication number
CN113711245A
CN113711245A CN202080028974.4A CN202080028974A CN113711245A CN 113711245 A CN113711245 A CN 113711245A CN 202080028974 A CN202080028974 A CN 202080028974A CN 113711245 A CN113711245 A CN 113711245A
Authority
CN
China
Prior art keywords
substrate
qubit
qubits
chip
computing device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080028974.4A
Other languages
English (en)
Inventor
邵东兵
M·布林克
F·索尔根
J·B·赫兹博格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/389,033 external-priority patent/US11195982B2/en
Priority claimed from US16/389,001 external-priority patent/US10903412B2/en
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN113711245A publication Critical patent/CN113711245A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/40—Physical realisations or architectures of quantum processors or components for manipulating qubits, e.g. qubit coupling or qubit control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/805—Constructional details for Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mathematical Analysis (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Artificial Intelligence (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Software Systems (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一种量子计算装置包括具有第一衬底和设置在所述第一衬底上的一个或多个量子位的第一芯片。所述一个或多个量子位中的每一个具有相关联的谐振频率。该量子计算装置进一步包括第二芯片，该第二芯片具有第二衬底和与该一个或多个量子位相对地布置在该第二衬底上的至少一个导电表面。所述至少一个导电表面具有被配置成将与所述一个或多个量子位中的至少一个相关联的所述谐振频率调整到确定的频率调整值的至少一个尺寸。

Description

用于倒装芯片量子计算装置的量子位频率调谐结构和制造 方法
技术领域
本发明一般涉及用于调谐超导量子装置中的量子位频率的超导体器件、制造方法和制造系统。更具体地说，本发明涉及用于量子位频率调谐结构的一种装置、方法、以及系统以及用于倒装芯片量子计算装置的制造方法。
背景技术
在下文中，除非在使用时明确区分，否则词或短语中的“Q”前缀指示该词或短语在量子计算上下文中的引用。
分子和亚原子粒子遵循量子力学的定律，量子力学是探索物理世界如何在基础水平上工作的物理分支。在这个水平，粒子以奇怪的方式表现，同时呈现多于一个状态，并且与非常远的其他粒子相互作用。量子计算利用这些量子现象来处理信息。
我们现在使用的计算机被称为传统计算机(这里也称为“传统”计算机或传统节点，或“CN”)。传统的计算机使用传统的处理器，该处理器使用半导体材料和技术、半导体存储器和磁或固态存储设备来制造，这被称为冯诺依曼架构。特别地，传统计算机中的处理器是二进制处理器，即，对以1和0表示的二进制数据进行操作。
量子处理器(q处理器)使用纠缠量子位器件(在本文中简称为“量子位”，多个“量子位”)的奇特性来执行计算任务。在量子力学工作的特定领域，物质粒子可以以多种状态存在，例如“开”状态、“关”状态以及同时“开”和“关”状态。在使用半导体处理器的二进制计算限于仅使用ON和OFF状态(等效于二进制码中的1和0)的情况下，量子处理器利用这些物质的量子状态来输出可用于数据计算的信号。
传统计算机以位(bit)对信息进行编码。每一位可以取1或0的值，这些1和0用作最终驱动计算机功能的开/关开关。另一方面，量子计算机基于量子位，量子位根据量子物理学的两个关键原理来操作：叠加和纠缠。叠加意味着每个量子位可以同时表示1和0。
纠缠意味着叠加中的量子位可以以非经典方式彼此相关；即，一个的状态(是1或0或两者)可以取决于另一个的状态，并且当两个量子位纠缠时比当它们被单独处理时有更多的信息可以被确定。
使用这两个原理，量子位作为更复杂的信息处理器来运行，使量子计算机能以允许它们解决使用常规计算机难以处理的难题的方式起作用。IBM已经成功地构建并证明了使用超导量子位的量子处理器的可操作性(IBM是国际商业机器公司在美国和其它国家的注册商标)
超导量子位包括约瑟夫逊结。约瑟夫逊结是超导隧道结，它是通过用非超导材料将两个薄膜超导金属层分开而形成的。当超导层中的金属变成超导时，例如通过将金属的温度降低到特定的低温温度，电子对可以从一个超导层通过非超导层隧穿到另一个超导层。在量子位中，约瑟夫逊结-其用作色散非线性电感器-与形成非线性微波振荡器的一个或多个电容性器件并联电耦合。振荡器具有由量子位电路中的电感和电容的值确定的谐振/跃迁频率。对术语“量子位”的任何引用是对采用约瑟夫逊结的超导量子位电路的引用，除非在使用时明确地进行区分。
在超导状态下，材料首先对电流的通过不提供阻力。当电阻降至零时，电流可以在材料内部循环而没有任何能量耗散。其次，材料表现出迈斯纳效应，即，只要它们足够弱，外部磁场就不会穿透超导体，而是保留在其表面。当材料不再表现出这些性能中的一种或两种时，材料被称为处于正常状态并且不再超导。
超导材料的临界温度是材料开始表现出超导性特征的温度。超导材料对电流表现出非常低或零电阻率。临界场是对于给定温度的最高磁场，在该温度下材料保持超导。
超导体通常分为两种类型之一。I型超导体在临界场处表现出单一的转变。当达到临界场时，I型超导体从非超导状态转变为超导状态。类型II超导体包括两个临界场和两个转变。在下临界场或低于下临界场时，II型超导体呈现超导状态。高于上临界场，II型超导体没有表现出超导性。在上临界场和下临界场之间，II型超导体呈现混合状态。在混合状态下，II型超导体表现出不完全的迈斯纳效应，即，外部磁场在特定位置处的量子化的包中穿透超导体材料。
由量子位处理的信息以微波频率范围内的微波信号/光子的形式被携带或传输。捕获、处理和分析微波信号，以便解密在其中编码的量子信息。读出电路是与量子位耦合的电路，以捕获、读取和测量量子位的量子状态。读出电路的输出是可由Q处理器使用以执行计算的信息。
超导量子位具有两个量子态-|0>和|1>。这两个状态可以是原子的两个能态，例如，超导人工原子(超导量子位)的基态(|g>)和第一激发态(|e>)。其它实例包括核或电子自旋的自旋向上和自旋向下、晶体缺陷的两个位置和量子点的两个状态。由于系统具有量子特性，因此两个状态的任何组合都是允许的和有效的。
在已知的半导体制造技术中，使用超导和半导体材料制造诸如量子位的超导器件。超导器件通常使用不同材料的一个或多个层来实现器件的特性和功能。材料层可以是超导的、导电的、半导电的、绝缘的、电阻的、电感的、电容的，或者具有任何数量的其它特性。考虑到材料的性质、材料的形状、尺寸或布置、与材料相邻的其它材料以及许多其它考虑，可能必须使用不同的方法来形成不同的材料层。
超导器件通常是平面的，即，其中超导结构被制造在一个平面上。非平面器件是三维(3D)器件，其中一些结构形成在给定的制造平面之上或之下。
一些量子位是使用倒装芯片几何学制造的。在倒装芯片几何结构中，量子位芯片(也称为“Qchip”)被制造为在衬底上具有多个单独的量子位，并且具有一个或多个连接的插入件(interposer)芯片被制造在单独的衬底上。焊料凸块沉积到量子位芯片和/或插入件芯片的第一表面上的芯片焊盘上，并且量子位芯片或插入件芯片被翻转，使得其第一侧面向下。量子位芯片和插入件芯片被对准并且凸块接合，使得焊料凸块的焊料完成量子位芯片与插入体芯片的电连接。
读出电路通常使用谐振器通过电磁谐振(通常是微波或射频谐振)与量子位耦合。读出电路中的谐振器包括电感和电容元件。一些量子位是固定频率量子位，即，它们的谐振频率是不可改变的。其他量子位是频率可调谐的量子位。Q处理器可以采用固定频率量子位、频率可调谐量子位或其组合。
示例性实施例认识到，固定频率量子位被设计为在频率上固定以提高对噪声的抗扰性。示例性实施例认识到，当芯片上两个耦合量子位的谐振频率相同或在阈值频带之内时，或者它们的较高转变频率处于谐振或接近谐振时，则可能发生负面效应，例如串扰、量子去相干、能量衰减、混合状态的产生、非故意的信息传递、量子状态泄漏等。示例性实施例还认识到，这样的量子位也可以负面地影响某些量子门的性能或效用，诸如对门所操作的量子位的谐振频率的频谱具有严格要求的交叉谐振门。示例性实施例进一步认识到，在基于固定频率量子位的量子处理器中的一个挑战是相邻量子位之间的频率拥挤或频率冲突。
示例性实施例认识到，基于固定频率量子位的量子处理器中的另一个挑战是当微波信号开启相互作用时(开启相互作用强度)与当这些信号被禁用时(关闭相互作用强度)的耦合量子位之间的相互作用之间的低开/关比。示例性实施例进一步认识到，基于固定频率量子位的量子处理器中的又一挑战是启用感兴趣的门而不在其他位点处产生不希望的相互作用。示例性实施例还认识到，制造中的缺陷和在目前可用的固定频率量子位的制造方法中使用的材料导致与预期谐振频率的偏差。
因此，在本领域中需要解决上述问题。
发明内容
从第一方面来看，本发明提供了一种量子计算装置，包括：第一芯片，所述第一芯片具有第一衬底和设置在所述第一衬底上的一个或多个量子位，所述一个或多个量子位中的每一个量子位具有相关联的谐振频率；以及第二芯片，该第二芯片具有第二衬底和设置在所述第二衬底上与所述一个或多个量子位相对的至少一个导电表面，该至少一个导电表面具有被配置成将与所述一个或多个量子位中的至少一个相关联的所述谐振频率调整到确定的频率调整值的至少一个尺寸。
从另一方面来看，本发明提供了一种用于提供量子计算装置的方法，该方法包括：形成第一芯片，所述第一芯片具有第一衬底和设置在所述第一衬底上的一个或多个量子位，所述一个或多个量子位中的每一个量子位具有相关联的谐振频率；以及形成第二芯片，该第二芯片具有第二衬底和设置在所述第二衬底上与所述一个或多个量子位相对的至少一个导电表面，所述至少一个导电表面具有被配置成将与所述一个或多个量子位中的至少一个相关联的所述谐振频率调整到确定的频率调整值的至少一个尺寸。
从另一方面来看，本发明提供了一种量子计算装置，包括：第一芯片，所述第一芯片具有第一衬底和设置在所述第一衬底上的一个或多个量子位，所述一个或多个量子位中的每一个量子位具有相关联的谐振频率；以及具有第二衬底的第二芯片，所述第二衬底具有形成在其中的凹槽，其中所述凹槽的深度对应于与所述一个或多个量子位中的至少一个相关联的期望谐振频率。
从另一方面来看，本发明提供了一种包括光刻部件的半导体制造系统，所述半导体制造系统当在至少一个管芯上操作以制造量子计算装置时执行操作，所述操作包括：形成第一芯片，所述第一芯片具有第一衬底和设置在所述第一衬底上的一个或多个量子位，所述一个或多个量子位中的每一个量子位具有相关联的谐振频率；以及形成第二芯片，该第二芯片具有第二衬底和设置在所述第二衬底上与所述一个或多个量子位相对的至少一个导电表面，该至少一个导电表面具有至少一个尺寸，该至少一个尺寸被配置为将与该一个或多个量子位中的至少一个相关联的谐振频率调整到确定的频率调整值。
示例性实施例提供了一种超导器件及其制造方法和系统。量子计算装置的实施例包括第一芯片，该第一芯片具有第一衬底和设置在第一衬底上的一个或多个量子位。在该实施例中，该一个或多个量子位各自具有一个相关联的谐振频率。该实施例进一步包括第二芯片，该第二芯片具有第二衬底以及布置在该第二衬底上与该一个或多个量子位相对的至少一个导电表面。在该实施例中，该至少一个导电表面具有至少一个尺寸，该至少一个尺寸被配置成用于将与该一个或多个量子位中的至少一个相关联的谐振频率调整到确定的频率调整值。
在另一个实施例中，该导电表面的所述至少一个尺寸是基于与所述一个或多个量子位中的每一个相关联的参数的测量。
在另一个实施例中，与一个特定量子位相关联的谐振频率是基于所述测量的参数计算的预测的谐振频率。
在另一个实施例中，该参数包括与该一个或多个量子位相关联的电阻。在另一个实施例中，该电阻是量子位的一个结的正常状态电阻。在另一个实施例中，该结是量子位的约瑟夫逊结。
在另一实施例中，基于电容变化来确定所述至少一个尺寸以实现频率调整值。在另一个实施例中，所述至少一个尺寸包括所述导电表面的形状或面积中的至少一个。
在另一个实施例中，确定频率调整值以减轻与一个或多个量子位相关联的谐振频率之间的频率冲突。
在另一实施例中，所述至少一个导电表面包括接地平面。在另一个实施例中，至少一个导电表面由超导材料或金属材料中的至少一种形成。
在另一实施例中，第一芯片和第二芯片以倒装芯片布置设置。在另一实施例中，第一芯片和第二芯片基于频率调谐范围或调谐灵敏度中的至少一个以预定距离耦合在一起。
在另一个实施例中，导电表面是选自铝、铌、钛、氮化钛、钯银、铜、铂和金中的至少一种。在另一个实施例中，第一衬底是从包括蓝宝石、硅、石英、砷化镓、熔融石英、非晶硅和金刚石的组中选择的至少一个成员。
在另一个实施例中，第二衬底是从包括蓝宝石、硅、石英、砷化镓、熔融石英、非晶硅和金刚石的组中选择的至少一个成员。在另一个实施例中，导电表面是超导材料。在另一实施例中，所述至少一个尺寸包括形成在第二衬底中的凹槽的深度。
在另一个实施例中，一种量子计算装置包括第一芯片，所述第一芯片具有第一衬底和设置在所述第一衬底上的一个或多个量子位，所述一个或多个量子位中的每一个具有相关联的谐振频率。在该实施例中，量子计算装置包括具有第二衬底的第二芯片，第二衬底具有形成在其中的凹槽，其中凹槽的深度对应于与一个或多个量子位中的至少一个相关联的期望谐振频率。在另一个实施例中，第一衬底是从包括蓝宝石、硅、石英、砷化镓、熔融石英、非晶硅和金刚石的组中选择的至少一个成员。
实施例包括用于制造量子计算装置的制造方法。在一个实施例中，该方法包括沉积第一层，其中该至少一个导电表面包括第一层。在一个实施例中，该方法包括去除第一层的一部分。
在一个实施例中，该方法包括在第二衬底上沉积第二层，其中至少一个导电表面包括第二层。在一个实施例中，第一层和第二层是连接的。在一个实施例中，第二衬底上的开放空间设置在第一层和第二层之间。在一个实施例中，第二衬底中的凹槽设置在第一层和第二层之间。
在一个实施例中，该方法包括去除第二衬底的一部分。在一个实施例中，所述至少一个尺寸是在第二衬底中形成的凹槽的深度。在一个实施例中，该方法包括在第二衬底中蚀刻凹槽。
实施例包括用于制造量子计算装置的制造系统。
附图说明
在所附权利要求中阐述了被认为是本发明的特性的新颖特征。然而，通过参考以下结合附图对示例性实施例的详细描述，将最好地理解本发明本身及其优选使用模式、进一步的目的和优点，其中：
图1描绘了示例性倒装芯片量子计算装置的截面图，其示出了可以使用示例性实施例解决的问题；
图2描绘了根据示例性实施例的用于倒装芯片量子计算装置的示例量子位频率调谐结构的截面视图；
图3描绘了根据示例性实施例的用于倒装芯片量子计算装置的另一示例量子位频率调谐结构的截面视图；
图4描绘了根据示例性实施例的用于倒装芯片量子计算装置的量子位频率调谐结构的示例性接地平面设计；
图5描绘了根据示例性实施例的用于基于测量的结电阻来计算量子位的预测频率的示例曲线图；
图6描绘了根据示例性实施例的示例插入件芯片制造工艺步骤的框图；
图7描绘了根据示例性实施例的另一示例插入件芯片制造工艺步骤的框图；
图8描绘了根据示例性实施例的另一示例插入件芯片制造工艺步骤的框图；
图9描绘了根据示例性实施例的另一示例插入件芯片制造工艺步骤的框图；
图10描绘了根据示例性实施例的用于倒装芯片量子计算装置的量子位频率调谐结构的示例可变接地平面设计；
图11描绘了根据示例性实施例的用于制造用于倒装芯片量子计算装置的量子位频率调谐结构的示例过程的流程图；以及
图12描绘了根据示例性实施例的用于多量子位倒装芯片量子计算装置的示例量子位频率调谐结构的截面视图。
具体实施方式
用于描述本发明的示例性实施例总体上通过提供用于倒装芯片量子计算装置的量子位频率调谐结构来阐述和解决上述问题以及其他相关问题。示例性实施例还提供了一种用于制造用于倒装芯片量子计算装置的量子位频率调谐结构的制造方法和系统。
图1描绘了倒装芯片量子计算装置100的示例截面图，其示出了可以使用示例性实施例解决的问题。倒装芯片量子计算装置100包括具有量子位衬底103的量子位芯片102。量子位衬底103包括形成在量子位衬底103的第一表面上的量子位104。量子位衬底103包括在低温温度范围中具有高热导率(高于阈值)的材料。例如，量子位衬底103可以使用蓝宝石、硅、石英、砷化镓、熔融石英、非晶硅、或金刚石来形成，以用于在77K至0.01K的温度范围内的操作。这些衬底材料的例子不是限制性的。根据本公开，本领域的普通技术人员将能够想到适于形成衬底的许多其它材料，并且在示例性实施例的范围内可以构想这些材料。
倒装芯片量子计算装置100还包括包含插入件衬底107的插入件芯片106。插入件衬底107包括在低温温度范围内具有高导热性(高于阈值)的材料。例如，插入件衬底107可以采用蓝宝石、硅、石英、砷化镓、熔融石英、非晶硅或金刚石等材料，用于在77K到0.01K的温度范围内的操作。这些衬底材料的例子不是限制性的。根据本公开，本领域的普通技术人员将能够想到适于形成衬底的许多其它材料，并且在示例性实施例的范围内可以构想这些材料。
插入件芯片106包括形成在插入件衬底107的第一表面上的常规接地平面108。在一个具体实施例中，量子位衬底103和插入件衬底107中的一个或多个是由硅或其他适合的衬底材料形成的。在特定实施例中，接地平面108由超导材料、多种超导材料、金属材料或其组合形成。在该实施例中，量子位104具有一个相关联的量子位谐振频率。插入件芯片106的接地平面108通过第一凸块接合110A和第二凸块接合110B接合到量子位芯片102。接合形成插入件芯片106与量子位芯片102之间的电连接。在一个实施例中，使用铝、铌、钛、氮化钛、钯、金、银、铜或铂中的至少一种形成接地平面108，以用于在77K至0.01K的温度范围内操作。在一个实施例中，使用铟、锡和铋合金形成凸块接合110A、110B，以在77K到0.01K的温度范围内操作。接地面和凸块接合材料的这些例子不是限制性的。根据本公开，本领域的普通技术人员将能够想到适于形成第一层的许多其它材料，并且在示例性实施例的范围内可以构想这些材料。
量子位谐振频率由于制造期间约瑟夫逊结(JJ)电感的变化而难以控制。通过阴影蒸发，例如通过Dolan桥技术制造的约瑟夫逊结自然地显示出它们约瑟夫逊电感的变化。对于相同设计和制造/处理的单结transmon量子位，每个量子位自然可以具有不同的谐振频率(例如，具有100MHz-2000MHz的变化)。这些条件可能导致使用交叉共振纠缠门的固定频率量子位的频率冲突，如量子位104与第二、耦连的量子位之间的频率冲突。
示例性实施例认识到，防止频率冲突对于固定频率超导量子位是一个挑战性的问题，并且在芯片制造之后使用常规方法改变或修改量子位频率是困难的。量子位的频率与约瑟夫逊电感和约瑟夫逊跨结的总电容的乘积的平方根成反比。因此，解决频率冲突的方法包括通过修改结电感或跨结(例如，与结并联)的总电容来改变单结transmon量子位频率。
已经提出了几种方法来调节结电感，以便调节谐振频率，但是每种方法都有局限性和缺点。例如，难以精确地执行改变电感。或者，可通过改变电容来执行频率调整，例如，通过蚀刻平面电容器的间隙中的衬底(例如，硅(Si)衬底)以改变有效介电常数。然而，这种蚀刻使约瑟夫逊结暴露于显著更多的制造工艺。此外，蚀刻和相关处理可能引入额外的损耗机制。此外，蚀刻和相关处理通常仅可用于降低电容和提高量子位频率，但不能用于提高电容和相应地降低量子位频率。
一个实施例提供了一种倒装芯片几何结构中的量子处理器，该量子处理器包括量子位芯片和插入件芯片。量子位芯片包括一个或多个在衬底上定义的量子位。插入件芯片包括由导电材料(例如，超导材料和/或金属材料)形成的、与量子位相对放置的导电区域，导电区域能够具有可变的形状和导电区域覆盖，以改变一个或多个量子位的谐振频率。在该实施例中，与每个量子位相对的导电区域的尺寸(例如，导电区域和/或形状)是基于该量子位的一个或多个测量而针对该特定的量子位而专门设计的，如对约瑟夫逊结电阻的电探测，以改变该特定量子位的谐振频率，从而将该频率调谐到一个所希望的值(例如，以避免频率冲突)。
在一个或多个实施例中，插入件芯片的导电区域可以在尺寸上变化，例如，大小、几何形状、样式和/或接地连接，以将量子位的频率调整到期望值。在一个或多个实施例中，插入件芯片的频率调整的调谐范围和灵敏度取决于量子位芯片与插入件芯片之间的分离距离。
一个实施例提供了一种新颖的设计和制造方法，以通过电容调节来修改倒装芯片几何结构中的量子位的单结量子位频率。在该实施例中，设计/制造系统使用常规工艺设计和制造具有一个或多个量子位的量子位芯片，并且生成在量子位上方具有空白空间的插入件芯片设计模板。
在一个实施例中，设计/制造系统测量每个量子位的约瑟夫逊结(JJ)常态电阻，例如通过在超导转变温度以上电探测每个量子位的JJ电阻。在该实施例中，设计/制造系统基于测量的JJ电阻计算量子位的预测频率。在一个具体实施例中，该设计/制造系统使用将JJ电阻与频率相关联的一条拟合曲线来计算每个量子位的预测频率。虽然各种实施例描述了量子位的电阻的测量，但是在其他实施例中，可以使用一个或多个其他合适的参数的测量，如电容或电感。
在一个实施例中，该设计/制造系统基于每个量子位的预测频率来确定可能的频率冲突，并且计算每个量子位的频率调整以避免或减轻可能的频率冲突。在该实施例中，设计/制造系统使用本文描述的等式计算每个量子位实现所计算的频率调整所需的电容变化，并且确定对应于所计算的电容变化的特定接地平面设计。在一个实施例中，设计/制造系统制造插入件衬底，并在插入件衬底上制造与设计相对应的接地平面。
在一个实施例中，设计/制造系统基于期望的频率调整、频率调谐范围和灵敏度来确定插入件芯片与量子位芯片之间的分离间隙距离。在该实施例中，设计/制造系统以分离间隙距离接合插入件芯片和量子位芯片，以在倒装芯片布置中实现期望的量子位频率。在特定实施例中，设计/制造系统接合插入件芯片和量子位芯片。在一个实施例中，使用凸块接合工艺执行接合。在其他具体实施例中，可以使用其他合适的方法来接合该插入件芯片和该量子位芯片。
另一个实施例提供了一种用于倒装芯片量子计算装置的量子位频率调谐结构的制造方法，这样使得该方法可以作为一个软件应用来实施。实施制造方法实施例的应用可以被配置成与现有的超导制造系统(例如光刻系统)结合操作。
为了描述的清楚，并且不暗示对其的任何限制，使用布置在衬底上的量子位的示例数量来描述示例性实施例。在示例性实施例的范围内，可以利用不同数量的量子位、不同的布置、除量子位之外的超导器件、不基于超导体的量子位的类型、或者其某种组合来实现实施例。可以实施实施例以类似地改进其中期望用于量子计算装置或超导元件的频率调谐结构的其他超导制造。
此外，在附图和示例性实施例中使用了示例性频率调谐结构的简化图。在频率调谐结构的实际制造中，可以存在这里未示出或描述的附加结构，或者与这里示出和描述的结构不同的结构，而不脱离示例性实施例的范围。类似地，在示例性实施例的范围内，示例性频率调谐结构中示出或描述的结构可以被不同地制造，以产生如本文所述的类似操作或结果。
如本文所述，示例结构、层和形成物的二维图中的不同阴影部分旨在表示示例性制造中的不同结构、层、材料和形成物。不同的结构、层、材料和构造可以使用本领域普通技术人员已知的合适材料来制造。
本文所描述的形状的具体形状、位置、定位或尺寸不是要限制示例性实施例，除非这样的特征被明确地描述为实施例的特征。形状、位置、方位、尺寸或它们的一些组合的选择仅为了附图和说明书的清楚，并且可能已经相对于实际的形状、位置、方位或尺寸被夸大、最小化或以其它方式改变，这些实际的形状、位置、方位或尺寸可能用在实际的光刻中，以实现根据示例性实施例的客观反应。
此外，仅作为一个实例，关于一个具体的实际的或假设的超导装置，例如一个量子位，对这些示例性实施例进行了描述。由各种示例性实施例描述的步骤可适于以类似方式制造各种频率调谐结构，且这样的调适涵盖于示例性实施例的范围内。
当在应用中实施时，实施例使得制造过程执行如本文所述的某些步骤。在几个附图中描述了制造过程的步骤。在特定的制造过程中，并非所有的步骤都是必需的。一些制造工艺可以以不同的顺序实现步骤、组合某些步骤、移除或替换某些步骤、或执行这些和其它步骤操作的某种组合，而不脱离示例性实施例的范围。
仅作为示例，关于某些类型的材料、电特性、结构、形成、层取向、方向、步骤、操作、平面、尺寸、数量、数据处理系统、环境、部件和应用来描述示例性实施例。这些和其它类似的人为因素的任何特定表现形式不是要限制本发明。可以在示例性实施例的范围内选择这些和其它类似产物的任何合适的表现形式。
使用特定设计、架构、布局、示意图和工具描述了示例性实施例，这些仅作为示例，而不是对示例性实施例的限制。示例性实施例可以结合其它相当或类似目的设计、架构、布局、示意图和工具来使用。
实施例可以提供的一个优点是量子位频率调谐结构允许量子位谐振频率的增加和减小。实施例可以提供的另一个优点是，在制造之后不需要在量子位芯片上的附加处理，这没有提供结损坏或故障的风险。实施例可以提供的另一个优点是提供对量子位中的频率变化的精确控制。
本公开中的示例仅用于清楚描述，而不是限制于示例性实施例。本文列出的任何优点仅是示例，并且不旨在限制示例性实施例。通过特定的示例性实施例可以实现附加的或不同的优点。此外，特定示例性实施例可具有上文所列优点中的一些、全部或不具有上文所列优点。
参考图2，该图描绘了根据示例性实施例的用于倒装芯片量子计算装置200的示例量子位频率调谐结构的截面视图。倒装芯片量子计算装置200包括具有量子位衬底203的量子位芯片202。量子位衬底203包括形成在量子位衬底203的第一表面上的量子位204。在该实施例中，量子位204具有一个相关联的量子位谐振频率。量子位衬底203包括在低温温度范围中具有高热导率(高于阈值)的材料。例如，量子位衬底203可以使用蓝宝石、硅、石英、砷化镓、熔融石英、非晶硅、或金刚石来形成，用于在77K至0.01K的温度范围内的操作。
倒装芯片量子计算装置200还包括包含插入件衬底207的插入件芯片206。插入件衬底207包括在低温温度范围中具有高热导率(高于阈值)的材料。例如，插入件衬底207可以采用蓝宝石、硅、石英、砷化镓、熔融石英、非晶硅或金刚石等材料，以用于在77K到0.01K的温度范围内操作。量子位和插入件衬底材料的这些例子不是限制性的。根据本公开，本领域的普通技术人员将能够想到适于形成衬底的许多其它材料，并且在示例性实施例的范围内可以构想这些材料。
插入件芯片206包括量子位频率调谐结构，该量子位频率调谐结构包括接地平面，该接地平面包括形成在插入件衬底207的表面上并且围绕遮蔽量子位204的开放区域(例如，非金属区域)的接地平面部分208A和208B。通过改变开放面积、形状、以及超导金属覆盖，量子位204的谐振频率可以被调整以避免或减轻量子位204与另一个量子位之间的频率冲突。
插入件芯片206的接地平面部分208A、208B基于期望的频率调整、频率调谐范围和灵敏度在确定的分离间隙距离D1处通过第一凸块接合210A和第二凸块接合210B接合到量子位芯片202。在一个具体实施例中，量子位衬底203和插入件衬底207中的一个或多个是由硅材料形成的。在特定实施例中，接地平面208A和208B由超导或金属材料形成。
在实施例中，使用铝、铌、钛、氮化钛、钯、金、银、铜或铂中的至少一种形成接地面208A、208B，以在77K到0.01K的温度范围内操作。在实施例中，使用铟、锡和铋合金形成凸块接合210A、210B，以在77K到0.01K的温度范围内操作。接地平面和凸块接合材料的这些例子不是限制性的。根据本公开，本领域的普通技术人员将能够想到适于形成第一层的许多其它材料，并且在示例性实施例的范围内可以构想这些材料。
在实施例中，基于量子位204的JJ电阻的测量(例如，探针测量)来预测第一量子位204的谐振频率，并且确定量子位204与其它量子位之间的可能的频率冲突。在该实施例中，量子位204避免可能的频率冲突所需要的频率调整，以及量子位204实现该频率调整所需要的电容变化被计算。在一个或多个实施例中，一个量子位电路的每个量子位可以具有它自己的相关联的接地平面，该接地平面已经被构造成将每个量子位的频率调整所需的量。
参考图3，该图描绘了根据示例性实施例的用于倒装芯片量子计算装置300的另一示例量子位频率调谐结构的截面视图。倒装芯片量子计算装置300包括具有量子位衬底303的量子位芯片302。量子位衬底303包括形成在量子位衬底303的第一表面上的量子位304。在该实施例中，量子位304具有相关联的量子位谐振频率。
倒装芯片量子计算装置300还包括包含插入件衬底307的插入件芯片306。在图3的实施例中，插入件衬底307的一部分在深度D3和宽度w处被蚀刻以去除插入件衬底307的介电材料。插入件芯片306包括量子位频率调谐结构，该量子位频率调谐结构包括接地平面，该接地平面包括形成在插入件衬底307的表面上并且围绕遮蔽量子位304的开放区域(例如，非金属区域)的接地平面部分308A和308B。通过改变开放区域、形状、以及超导金属覆盖，量子位304的谐振频率可以被调整以避免或减轻量子位304与另一个量子位之间的频率冲突。
插入件芯片306的接地平面308基于期望的频率调整、频率调谐范围和灵敏度在确定的分离间隙距离D2处通过第一凸块接合310A和第二凸块接合310B接合到量子位芯片302。在一个具体实施例中，量子位衬底303和插入件衬底307中的一个或多个由硅材料形成。在特定实施例中，接地平面308A和308B由超导或金属材料形成。
在一个实施例中，量子位304与另一个量子位各自的谐振频率是基于量子位304与另一个量子位各自的JJ电阻的测量来预测的，并且确定量子位304与另一个量子位之间的可能的频率冲突。在该实施例中，为量子位304和其他量子位中的每一个计算频率调整以避免可能的频率冲突以及为实现该频率调整所需要的量子位304和其他量子位中的每一个所需要的电容变化。在一个或多个实施例中，一个量子位电路的每个量子位可以具有它自己的相关联的接地平面，该接地平面已经被构造成将每个量子位的频率调整所希望的量。
参考图4，该图描绘了根据示例性实施例的用于倒装芯片量子计算装置的量子位频率调谐结构的示例性接地平面设计。透视图400包括第一量子位频率调谐结构402A和第二量子位频率调谐结构402B。第一量子位频率调谐结构402A包括用于形成在量子位芯片的量子位衬底上的第一量子位404以及用于形成在插入件芯片的插入件衬底上的第一接地平面设计406。第一接地平面设计406被形成为诸如超导材料和/或金属材料的导电材料的导电表面，并且包括在第一接地平面设计406内的空隙408。在所示的实施例中，第一接地平面设计406和空隙408是矩形形状。
第二量子位频率调谐结构402B包括用于形成在量子位芯片的量子位衬底上的第二量子位410以及用于形成在该插入件芯片的插入件衬底上的第二接地平面设计412。第二接地平面设计412形成为诸如超导体材料和/或金属材料的导电材料的导电表面，并且是矩形形状。
在所示的实施例中，第一量子位频率调谐结构402A的第一接地平面设计406包括导致减小的电容的较少的导电材料并且具有与第二量子位频率调谐结构402B的第二接地平面设计412不同的形状。因此，第一接地平面设计406提供了与由第二接地平面设计412向第二量子位410提供的频率调节不同的对第一量子位404的谐振频率的频率调节。
参考图5，该图描绘了根据示例性实施例的用于基于测量的结电阻来计算量子位的预测频率的示例性曲线图500。图5示出了预测的量子位频率f01与量子位的约瑟夫逊结电阻R的曲线图，包括第一曲线502以及第二曲线504。根据实施例，测量(例如，通过电探测)量子位的约瑟夫逊结的电阻以获得电阻R。基于所测量的电阻R，可以使用曲线图500来确定该量子位的预测的谐振频率。
参考图6，该图描绘了根据示例性实施例的示例性插入件芯片制造工艺步骤的框图。制造系统产生或操纵如本文所述的插入件芯片配置600。实施例使制造系统沉积材料604，从而在插入件衬底602的第一表面上形成接地平面608。在实施例中，材料604是颗粒606的薄膜沉积。在另一实施例中，通过溅射来沉积材料604。这些沉积方法的例子不是限制性的。根据本公开，本领域的普通技术人员将能够想到适于形成接地平面的许多其他方法和工艺，并且在示例性实施例的范围内可以构想这些方法和工艺。
参考图7，该图描绘了根据示例性实施例的示例插入件芯片制造工艺步骤的框图。实施例使制造系统在插入件衬底702的第一表面上从接地平面704形成接地平面部分704A、704B。例如，研磨装置706可被构造成去除接地平面704的一部分以形成接地平面部分704A、704B。作为另一示例，诸如反应离子蚀刻或湿法蚀刻的蚀刻可用于形成接地平面部分704A、704B。去除接地平面材料减少了插入件芯片配置700的电容器面积，从而改变了对应量子位的有效电容和谐振频率。
在实施例中，铣削装置706是具有金刚石铣刀或激光铣刀的微铣削装置。铣削装置的这些示例不旨在进行限制。根据本公开，本领域的普通技术人员将能够想到适于去除插入件衬底上的接地平面材料的一部分的许多其他铣削装置，并且这些也被认为在示例性实施例的范围内。此外，根据本公开，本领域普通技术人员将能够构想适于去除插入件衬底上的接地平面材料的一部分的许多其他设备和方法，并且这些设备和方法被构想在示例性实施例的范围内。
参考图8，该图描绘了根据示例性实施例的示例性插入件芯片制造工艺步骤的框图。实施例使制造系统在插入件衬底802的第一表面中形成凹槽808。例如，铣削装置804可被配置为移除插入件衬底802的一部分以形成凹槽808。作为另一实例，可使用蚀刻(例如反应性离子蚀刻或湿蚀刻)来形成凹槽808。去除衬底材料降低了插入件芯片配置800的有效介电常数，从而降低了有效电容并且增加了对应量子位的谐振频率。
在实施例中，凹槽808包括矩形横截面。在实施例中，凹槽808形成在接地平面部分806A、806B之间。在实施例中，铣削装置804是具有金刚石铣削刀头的微铣削装置或激光铣削装置。这些铣削装置的例子不是限制性的。根据本公开，本领域的普通技术人员将能够想到适于在插入件衬底的第一表面中形成凹槽的许多其他铣削装置，并且在示例性实施例的范围内可以构想这些装置。此外，根据本公开，本领域普通技术人员将能够构想适于在插入件衬底的第一表面中形成凹槽的许多其他器件和方法，并且在示例性实施例的范围内构想了这些器件和方法。
参考图9，该图描绘了根据示例性实施例的示例性插入件芯片制造工艺步骤的框图。制造系统产生或操纵如本文所述的插入件芯片配置900。实施例使得制造系统沉积材料906，从而在插入件衬底902的第一表面上形成接地平面910。在实施例中，接地平面910连接接地平面部分904A、904B。沉积接地平面材料改变插入件芯片配置900的电容器面积，从而改变对应量子位的有效电容和谐振频率。
在实施例中，材料906是粒子908的薄膜沉积。在另一实施例中，材料906通过溅射沉积。这些沉积方法的例子不是限制性的。根据本公开，本领域的普通技术人员将能够想到适于形成接地平面的许多其他方法和工艺，并且在示例性实施例的范围内可以构想这些方法和工艺。
参考图10，该图描绘了根据示例性实施例的用于倒装芯片量子计算装置的量子位频率调谐结构的示例可变接地平面设计。透视图1000包括第一量子位频率调谐结构1002A、第二量子位频率调谐结构1002B、第三量子位频率调谐结构1002C、第四量子位频率调谐结构1004A、第五量子位频率调谐结构1004B、第六量子位频率调谐结构1004C、第七量子位频率调谐结构1006A、第八量子位频率调谐结构1006B、以及第九量子位频率调谐结构1006C。可以使用图6-9中的工艺步骤来形成量子位频率调谐结构。
量子位频率调谐结构1002A-1002C、1004A-1004C和1006A-1006C中的每一个包括用于形成在量子位芯片上的量子位和用于形成在插入件芯片上的相关联的接地平面设计。量子位频率调谐结构1002A-1002C、1004A-1004C和1006A-1006C中的每一个具有不同的接地平面尺寸和形状，其被配置为具有不同的电容值并且提供对相关联的量子位的谐振频率的对应的不同量的频率调整。
量子位频率调谐结构1002A-1002C具有矩形接地平面设计，其中具有中心矩形空隙。
1002A-1002C的每一个内的矩形空隙具有不同的尺寸和不同的导体材料面积，从而导致相关联的量子位的不同的电容和频率调整。
量子频率调谐结构1004A-1004C具有外部矩形接地平面和内部矩形接地平面，该内部矩形接地平面被定位成具有外部矩形接地平面的空隙并且未连接到外部矩形接地平面。1004A-1004C中的每一个的内部接地平面具有一个不同的尺寸和不同的导体材料面积，从而导致相关联的量子位的不同的电容和频率调整。
量子频率调谐结构1006A-1006C具有外部矩形接地平面和内部矩形接地平面，该内部矩形接地平面被定位成具有外部矩形接地平面的空隙并且在每个边缘处连接到外部矩形接地平面。1006A-1006C中的每一个的内部接地平面具有不同的大小和不同的导体材料面积，从而导致相关联的量子位的不同的电容和频率调整。
参考图11，该图描绘了根据示例性实施例的用于制造倒装芯片量子计算装置的量子位频率调谐结构的示例过程1100的流程图。在一个或多个实施例中，工艺1100部分地由制造系统实施。
在框1102中，用户使用已知的过程设计具有一个或多个量子位的量子位芯片。在框1104中，用户设计在量子位上方具有空的空间的插入件芯片模板。在框1106中，制造系统在量子位衬底上制造包括一个或多个量子位的量子位芯片。
在框1108中，一个制造系统测量每个量子位的约瑟夫逊结(JJ)电阻，例如，通过电探测每个量子位的JJ电阻。在框1110中，制造系统基于测量的JJ电阻计算每个量子位的预测频率。在特定实施例中，设计/制造系统使用将JJ电阻与频率相关联的拟合曲线来计算每个量子位的预测频率，例如图5的曲线图500。
在框1112中，该制造系统基于每个量子位的预测频率来确定可能的频率冲突。在框1114中，该制造系统计算每个量子位的频率调整以避免或减轻可能的频率冲突。在框1116中，该制造系统计算每个量子位所需的电容变化以实现所计算的频率调整。在框1118中，制造系统确定对应于所计算的电容变化的特定插入件接地平面设计。在特定实施例中，制造系统选择经配置以实现所要电容改变的预定义接地平面设计，例如图10中所示的接地平面设计中的一者或一者以上。
在框1120中，制造系统制造用于插入件芯片的插入件衬底。在框1122中，制造系统在插入件衬底上制造与所确定的接地平面设计相对应的接地平面。在框1124中，制造系统基于期望的频率调整、频率调谐范围和灵敏度来确定插入件芯片与量子位芯片之间的分离间隙距离。
在框1126中，制造系统以确定的分离间隙距离接合插入件芯片和量子位芯片，以在倒装芯片布置中实现期望的量子位频率。在特定实施例中，制造系统使用凸块接合工艺接合插入件芯片和量子位芯片。在其他具体实施例中，可以使用其他合适的方法来接合该插入件芯片和该量子位芯片。然后，处理1100结束。
参考图12，该图描绘了根据示例性实施例的用于多量子位倒装芯片量子计算装置1200的示例性量子位频率调谐结构的横截面视图。倒装芯片量子计算装置1200包括具有量子位衬底1202的量子位芯片。量子位衬底1202包括在量子位衬底1202的第一表面上形成的第一量子位1204A以及第二量子位1204B。在该实施例中，第一量子位1204A以及第二量子位1204B各自具有相关联的量子位谐振频率。第一量子位触点1208A、第二量子位触点1208B、以及第三量子位触点1208C被形成在量子位衬底1202的表面上。第一量子位1204A被布置在第一量子位触点1208A与第二量子位触点1208B之间，并且第二量子位1204B被布置在第二量子位触点1208B与第三量子位触点1208C之间。
倒装芯片量子计算装置1200进一步包括插入件芯片1206，该插入件芯片包括插入件衬底1207。插入件芯片1206包括量子位频率调谐结构，该量子位频率调谐结构包括形成在插入件衬底1207的表面上的接地平面部分1210A、1210B和1210C。第一接地平面部分1210A和第二接地平面部分1210B部分地覆盖第一量子位1204A的一部分以及在第一接地平面部分1210A与第二接地平面部分1210B之间的开放区域(例如，非金属区域)遮住第一量子位1204A。类似地，第二接地平面部分1210B和第三接地平面部分1210C部分地覆盖第二量子位1204B的一部分，并且在第二接地平面部分1210B和第三接地平面部分1210C之间的开放区域(例如，非金属区域)遮蔽第二量子位1204B。通过改变接地平面部分1210A-1210C中的每一个的开放面积、形状、以及超导金属覆盖，可以调节第一量子位1204A和第二量子位1204B中的每一个的谐振频率，以避免或减轻第一量子位1204A与第二量子位1204B之间的频率冲突。
插入件芯片1206的第一接地平面部分1210A通过第一凸块接合1212A接合到第一量子位触点1208A，并且第二接地平面部分1210B通过第二凸块接合1212B和第三凸块接合1212C接合到第二量子位触点1208B。第三接地平面部分1210C通过第四凸块接合1212D接合到第三量子位触点1208C。在具体实施例中，量子位衬底1202和插入件衬底1207中的一个或多个由硅材料形成。在特定实施例中，接地平面部分1210A到1210C由超导或金属材料形成。
在实施例中，基于对第一量子位1204A和第二量子位1204B中的每一个的JJ电阻的测量来预测第一量子位1204A和第二量子位1204B中的每一个的谐振频率，并且确定第一量子位1204A与第二量子位1204B之间的可能的频率冲突。在该实施例中，计算了用于第一量子位1204A以及第二量子位1204B中的每一个的频率调整以避免可能的频率冲突以及实现该频率调整所需要的第一量子位1204A以及第二量子位1204B中的每一个所需要的电容变化。在一个或多个实施例中，量子位电路的每个量子位(例如，第一量子位1204A以及第二量子位1204B)可以具有它自己的相关联的接地平面，该接地平面已经被构建为将量子位中的每一个的频率调整所希望的量。
在此参考相关附图描述本发明的各种实施例。在不脱离本发明的范围的情况下，可以设计出替代实施例。尽管在以下描述和附图中阐述了元件之间的各种连接和位置关系(例如，顶部、底部、上方、下方、相邻等)，但是本领域技术人员将认识到，当即使改变了取向也维持了所描述的功能时，本文描述的许多位置关系是与取向无关的。除非另有说明，这些连接和/或位置关系可以是直接的或间接的，并且本发明并不旨在在这方面进行限制。因此，实体的耦合可以指直接或间接耦合，并且实体之间的位置关系可以是直接或间接位置关系。作为间接位置关系的一个例子，本说明书中提到在层“B”上形成层“A”包括这样的情况，其中一个或多个中间层(例如层“C”)在层“A”和层“B”之间，只要层“A”和层“B”的相关特性和功能基本上不被中间层改变。
以下定义和缩写用于解释权利要求和说明书。如本文所用，术语“包含”、“包括”、“具有”、“含有”或其任何其它变型旨在涵盖非排他性的包括。例如，包括一系列要素的组合物、混合物、工艺、方法、制品或装置不一定仅限于那些要素，而是可以包括未明确列出的或此类组合物、混合物、工艺、方法、制品或装置固有的其他要素。
另外，术语“说明性”在本文中用于表示“充当实例、例子或说明”。在此描述为“说明性”的任何实施例或设计不一定被解释为比其它实施例或设计更优选或有利。术语“至少一个”和“一个或多个”被理解为包括大于或等于一的任何整数，即一、二、三、四等。术语“多个”应理解为包括大于或等于二的任何整数，即二、三、四、五等。术语“连接”可以包括间接“连接”和直接“连接”。
说明书中对“实施例”、“示例实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以包括或者可以不包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，认为结合其它实施例来影响这种特征、结构或特性是在本领域技术人员的知识范围内的，而不管是否明确描述。
术语“约”、“基本上”、“大约”及其变体旨在包括与基于提交本申请时可用的设备的特定量的测量相关联的误差度。例如，“约”可以包括给定值的±8％或5％或2％的范围。
已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所公开的实施例。在不背离所描述的实施例的范围的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所描述的实施例。

Claims (41)

1.一种量子计算装置，包括：
第一芯片，所述第一芯片具有第一衬底和设置在所述第一衬底上的一个或多个量子位，所述一个或多个量子位中的每一个量子位具有相关联的谐振频率；以及
第二芯片，所述第二芯片具有第二衬底和设置在所述第二衬底上与所述一个或多个量子位相对的至少一个导电表面，所述至少一个导电表面具有被配置成将与所述一个或多个量子位中的至少一个相关联的所述谐振频率调整到确定的频率调整值的至少一个尺寸。
2.如权利要求1所述的量子计算装置，其中所述导电表面的所述至少一个尺寸是基于与所述一个或多个量子位中的每一个相关联的参数的测量。
3.如权利要求2所述的量子计算装置，其中与特定量子位相关联的所述谐振频率是基于所述测量的参数计算的预测谐振频率。
4.如权利要求2或3中任一项所述的量子计算装置，其中所述参数包括与所述一个或多个量子位相关联的电阻。
5.如权利要求4所述的量子计算装置，其中所述电阻是所述量子位的结的正常状态电阻。
6.如权利要求5所述的量子计算装置，其中所述结是所述量子位的约瑟夫逊结。
7.如前述权利要求中任一项所述的量子计算装置，其中所述至少一个尺寸基于电容变化来确定以实现所述频率调整值。
8.如前述权利要求中的任一项所述的量子计算装置，其中所述至少一个尺寸包括所述导电表面的形状或面积中的至少一个。
9.如前述权利要求中任一项所述的量子计算装置，其中所述频率调整值被确定以减轻与所述一个或多个量子位相关联的所述谐振频率之间的频率冲突。
10.如前述权利要求中任一项所述的量子计算装置，其中所述至少一个导电表面包括接地平面。
11.如前述权利要求中任一项所述的量子计算装置，其中所述至少一个导电表面由超导材料或金属材料中的至少一种形成。
12.如前述权利要求中任一项所述的量子计算装置，其中所述第一芯片和所述第二芯片以倒装芯片布置来设置。
13.如前述权利要求中任一项所述的量子计算装置，其中所述第一芯片和所述第二芯片基于频率调谐范围或调谐灵敏度中的至少一个以预定距离耦合在一起。
14.如前述权利要求中任一项所述的量子计算装置，其中所述导电表面是选自包括铝、铌、钛、氮化钛、钯、银、铜、铂和金的组的至少一个成员。
15.如前述权利要求中任一项所述的量子计算装置，其中所述第一衬底是选自包括蓝宝石、硅、石英、砷化镓、熔融石英、非晶硅和金刚石的组的至少一个成员。
16.如前述权利要求中任一项所述的量子计算装置，其中所述第二衬底是选自包括蓝宝石、硅、石英、砷化镓、熔融石英、非晶硅、以及金刚石的组的至少一个成员。
17.如前述权利要求中任一项所述的量子计算装置，其中所述导电表面是超导材料。
18.如前述权利要求中任一项所述的量子计算装置，其中所述至少一个尺寸包括在所述第二衬底中形成的凹槽的深度。
19.如前述权利要求中任一项所述的量子计算装置，其中所述第二衬底包括形成在其中的凹槽，其中所述凹槽的深度对应于与所述一个或多个量子位中的至少一个相关联的期望谐振频率。
20.一种用于提供量子计算装置的方法，所述方法包括：
形成第一芯片，所述第一芯片具有第一衬底和设置在所述第一衬底上的一个或多个量子位，所述一个或多个量子位中的每一个量子位具有相关联的谐振频率；以及
形成第二芯片，所述第二芯片具有第二衬底和设置在所述第二衬底上与所述一个或多个量子位相对的至少一个导电表面，所述至少一个导电表面具有被配置成将与所述一个或多个量子位中的至少一个相关联的所述谐振频率调整到确定的频率调整值的至少一个尺寸。
21.如权利要求20所述的方法，其中所述导电表面的所述至少一个尺寸是基于与所述一个或多个量子位中的每一个相关联的参数的测量。
22.如权利要求21所述的方法，其中与特定量子位相关联的所述谐振频率是基于所述测量的参数计算的预测谐振频率。
23.如权利要求2所述的方法，其中所述参数包括与所述一个或多个量子位相关联的电阻。
24.如权利要求22或23所述的方法，其中所述电阻是所述量子位的结的正常状态电阻。
25.如权利要求20至权利要求24中任一项所述的方法，还包括：
沉积第一层，其中所述至少一个导电表面包括所述第一层。
26.如权利要求25所述的方法，还包括：
移除所述第一层的一部分。
27.如权利要求25或26所述的方法，还包括：
在所述第二衬底上沉积第二层，其中所述至少一个导电表面包括所述第二层。
28.如权利要求27所述的方法，其中所述第一层和所述第二层是连接的。
29.如权利要求27或28所述的方法，其中所述第二衬底上的开放空间设置在所述第一层和所述第二层之间。
30.如权利要求27至29中任一项所述的方法，其中所述第二衬底中的凹槽设置在所述第一层和所述第二层之间。
31.如权利要求20至30中任一项所述的方法，还包括：
移除所述第二衬底的一部分。
32.如权利要求20至31中任一项所述的方法，其中所述至少一个尺寸是形成在所述第二衬底中的凹槽的深度。
33.如权利要求32所述的方法，还包括：
在所述第二衬底中蚀刻所述凹槽。
34.一种量子计算装置，包括：
第一芯片，所述第一芯片具有第一衬底和设置在所述第一衬底上的一个或多个量子位，所述一个或多个量子位中的每一个量子位具有相关联的谐振频率；以及
具有第二衬底的第二芯片，所述第二衬底具有形成在其中的凹槽，其中所述凹槽的深度对应于与所述一个或多个量子位中的至少一个相关联的期望谐振频率。
35.如权利要求34所述的量子装置，其中所述第一衬底是选自包括蓝宝石、硅、石英、砷化镓、熔融石英、非晶硅和金刚石的组的至少一个成员。
36.一种包括光刻组件的半导体制造系统，所述半导体制造系统当在至少一个管芯上操作以制造量子计算装置时执行包括以下的操作：
形成第一芯片，所述第一芯片具有第一衬底和设置在所述第一衬底上的一个或多个量子位，所述一个或多个量子位中的每一个量子位具有相关联的谐振频率；以及
形成第二芯片，所述第二芯片具有第二衬底和设置在所述第二衬底上与所述一个或多个量子位相对的至少一个导电表面，所述至少一个导电表面具有被配置成将与所述一个或多个量子位中的至少一个相关联的所述谐振频率调整到确定的频率调整值的至少一个尺寸。
37.如权利要求36所述的半导体制造系统，其中所述导电表面的所述至少一个尺寸是基于与所述一个或多个量子位中的每一个相关联的参数的测量。
38.如权利要求37所述的半导体制造系统，其中与特定量子位相关联的所述谐振频率是基于所述测量的参数计算的预测谐振频率。
39.如权利要求37或38中的任一项所述的半导体制造系统，其中所述参数包括与所述一个或多个量子位相关联的电阻。
40.如权利要求39所述的半导体制造系统，其中所述电阻是所述量子位的结的正常状态电阻。
41.如权利要求36至40中任一项所述的半导体制造系统，其中所述至少一个尺寸基于电容变化来确定以实现所述频率调整值。
CN202080028974.4A 2019-04-19 2020-04-15 用于倒装芯片量子计算装置的量子位频率调谐结构和制造方法 Pending CN113711245A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US16/389,001 2019-04-19
US16/389,033 US11195982B2 (en) 2019-04-19 2019-04-19 Qubit frequency tuning structures and fabrication methods for flip chip quantum computing devices
US16/389,033 2019-04-19
US16/389,001 US10903412B2 (en) 2019-04-19 2019-04-19 Qubit frequency tuning structures and fabrication methods for flip chip quantum computing devices
PCT/EP2020/060612 WO2020212437A1 (en) 2019-04-19 2020-04-15 Qubit frequency tuning structures and fabrication methods for flip chip quantum computing devices

Publications (1)

Publication Number Publication Date
CN113711245A true CN113711245A (zh) 2021-11-26

Family

ID=70289808

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080028974.4A Pending CN113711245A (zh) 2019-04-19 2020-04-15 用于倒装芯片量子计算装置的量子位频率调谐结构和制造方法

Country Status (11)

Country Link
EP (1) EP3956825A1 (zh)
JP (1) JP7556644B2 (zh)
KR (1) KR20210143798A (zh)
CN (1) CN113711245A (zh)
AU (1) AU2020259830B2 (zh)
BR (1) BR112021020936A2 (zh)
CA (1) CA3137214A1 (zh)
IL (1) IL286613B2 (zh)
MX (1) MX2021012618A (zh)
SG (1) SG11202109829PA (zh)
WO (1) WO2020212437A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013180780A2 (en) 2012-03-08 2013-12-05 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
JP7223711B2 (ja) 2017-02-01 2023-02-16 ディー－ウェイブ システムズ インコーポレイテッド 超伝導集積回路の製造のためのシステム及び方法
US20200152851A1 (en) 2018-11-13 2020-05-14 D-Wave Systems Inc. Systems and methods for fabricating superconducting integrated circuits
WO2020168097A1 (en) 2019-02-15 2020-08-20 D-Wave Systems Inc. Kinetic inductance for couplers and compact qubits
WO2022178130A1 (en) * 2021-02-19 2022-08-25 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits with improved coherence
CN115598490B (zh) * 2021-06-28 2024-04-05 本源量子计算科技（合肥）股份有限公司 量子芯片测试方法、装置、量子测控系统和量子计算机
CN116205176B (zh) * 2021-11-30 2024-07-16 本源量子计算科技（合肥）股份有限公司 一种大规模量子芯片谐振腔的设计方法及量子处理器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219298B2 (en) 2013-03-15 2015-12-22 International Business Machines Corporation Removal of spurious microwave modes via flip-chip crossover
WO2016000836A1 (en) * 2014-07-02 2016-01-07 University Of Copenhagen A semiconductor josephson junction and a transmon qubit related thereto
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US10170681B1 (en) * 2017-11-28 2019-01-01 International Business Machines Corporation Laser annealing of qubits with structured illumination
US10686007B2 (en) * 2018-06-20 2020-06-16 Intel Corporation Quantum circuit assemblies with at least partially buried transmission lines and capacitors

Also Published As

Publication number Publication date
AU2020259830A1 (en) 2021-09-30
JP7556644B2 (ja) 2024-09-26
SG11202109829PA (en) 2021-10-28
WO2020212437A1 (en) 2020-10-22
IL286613B2 (en) 2024-06-01
JP2022528739A (ja) 2022-06-15
KR20210143798A (ko) 2021-11-29
IL286613A (en) 2021-10-31
MX2021012618A (es) 2021-11-12
CA3137214A1 (en) 2020-10-22
EP3956825A1 (en) 2022-02-23
BR112021020936A2 (pt) 2022-01-25
IL286613B1 (en) 2024-02-01
AU2020259830B2 (en) 2023-08-10

Similar Documents

Publication Publication Date Title
JP7556644B2 (ja) キュービット周波数同調構造およびフリップ・チップ量子コンピューティング・デバイスのための製造方法
US11527697B2 (en) Qubit frequency tuning structures and fabrication methods for flip chip quantum computing devices
US11683996B2 (en) Gate voltage-tunable electron system integrated with superconducting resonator for quantum computing device
US11195982B2 (en) Qubit frequency tuning structures and fabrication methods for flip chip quantum computing devices
JP7515504B2 (ja) 量子コンピューティング・デバイス用の調整可能な超伝導共振器のためのデバイス、方法、システム
US11227229B2 (en) Transmon qubit flip-chip structures for quantum computing devices
US20240138268A1 (en) Systems and methods for fabrication of superconducting integrated circuits with improved coherence
US11489103B2 (en) Fabricating transmon qubit flip-chip structures for quantum computing devices
WO2024102504A2 (en) Systems and methods for fabrication of superconducting integrated circuits having flip-chip arrangements with high coherence devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination