CN115759272A - 超导量子比特电路及其制备方法和量子计算机 - Google Patents

Abstract

本申请公开了一种超导量子比特电路及其制备方法和量子计算机，属于量子计算技术领域。本申请提供的超导量子比特电路包括位于抗蚀超导层的电容极板，以及位于易蚀超导层的至少两个约瑟夫森结，且所述约瑟夫森结的一端延伸至所述电容极板的上表面电连接。当由于工艺波动等因素，制备的约瑟夫森结不符合设计目标时，位于易蚀超导层的约瑟夫森结易于刻蚀去除重新制备，并且不会损伤位于抗蚀超导层的电容极板，避免了量子芯片整体报废导致的成本增加。

Description

超导量子比特电路及其制备方法和量子计算机

技术领域

本申请属于量子信息领域，尤其是量子计算技术领域，特别地，本申请涉及一种超导量子比特电路及其制备方法和量子计算机。

背景技术

量子计算是一个很重要且已经被国内广泛关注的领域，基于约瑟夫森结的超导体系因具有可扩展性好、门操作保真度高等优点被认为是实现量子计算最有前景的体系之一。作为超导体系的关键元件，约瑟夫森结是一种三层薄膜构成的结构，即S(超导体)-I(半导体或绝缘体)-S(超导体)，包括两层超导金属，如铌膜或者铝膜，中间夹一层势垒层(通常是一层很薄的氧化膜)。在超导体系中，超导量子比特电路包括对地电容、与电容并联的闭环装置、以及控制信号线，该闭环装置由两个约瑟夫森结并联构成。

相关量子芯片制备工艺，首先，在衬底上形成超导金属层，并图形化该超导金属层获得接地层(GND)、对地电容等图形结构并裸露出用于制备约瑟夫森结的制备区，然后，在该制备区上进行制备约瑟夫森结的相关工艺，例如，在衬底上涂覆光刻胶，曝光显影后形成带有窗口的掩膜图形，再利用该掩膜图形在衬底上裸露出来的区域上蒸镀、氧化、再蒸镀制备获得与对地电容、接地层(GND)等电连接的约瑟夫森结。然而，由于工艺波动等因素，制备的约瑟夫森结不符合设计目标，影响到量子芯片的性能参数，导致量子芯片整体报废，进而增加成本。

发明创造内容

本申请的目的是提供一种超导量子比特电路及其制备方法和量子计算机，以解决现有技术中的不足。

本申请的一个实施例提供了一种超导量子比特电路，包括：

位于抗蚀超导层的电容极板；以及，位于易蚀超导层的至少两个约瑟夫森结，且所述约瑟夫森结的一端与所述电容极板的上表面电连接。

如上所述超导量子比特电路，在一些实施方式中，还包括位于抗蚀超导层的接地极板，所述接地极板与所述电容极板间隔。

如上所述超导量子比特电路，在一些实施方式中，包括一个所述电容极板，所述约瑟夫森结的另一端与所述接地极板的上表面电连接。

如上所述超导量子比特电路，在一些实施方式中，包括两个所述电容极板，所述约瑟夫森结的一端与一个所述电容极板的上表面电连接，另一端与另一个所述电容极板的上表面电连接。

如上所述超导量子比特电路，在一些实施方式中，包括两个非对称的约瑟夫森结。

如上所述超导量子比特电路，在一些实施方式中，两个所述约瑟夫森结的非对称度至少为0.2。

如上所述超导量子比特电路，在一些实施方式中，包括奇数数量的约瑟夫森结。

本申请的一个实施例提供了一种超导量子比特电路的制备方法，包括以下步骤：

形成抗蚀超导层，且所述抗蚀超导层包括电容极板；

形成易蚀超导层，且所述易蚀超导层包括至少两个约瑟夫森结，所述约瑟夫森结的一端与所述电容极板的上表面电连接；

判断所述约瑟夫森结的参数是否符合目标范围；以及，

若否，则刻蚀除去所述易蚀超导层，并返回所述形成易蚀超导层的步骤。

如上所述超导量子比特方法，在一些实施方式中，所述判断所述约瑟夫森结的参数是否符合目标范围的步骤，至少包括以下之一：

判断所述约瑟夫森结的电阻是否符合目标电阻范围；

判断所述约瑟夫森结的线宽是否符合目标线宽范围；

判断所述约瑟夫森结的层厚是否符合目标层厚范围。

本申请的一个实施例提供了一种量子计算机，包括如上所述超导量子比特电路。

与现有技术相比，本申请提供的超导量子比特电路包括位于抗蚀超导层的电容极板，以及位于易蚀超导层的至少两个约瑟夫森结，且所述约瑟夫森结的一端与所述电容极板的上表面电连接，因此，当位于易蚀超导层的约瑟夫森结不符合设计要求时，可以刻蚀去除重新制备，并且不会损伤位于抗蚀超导层的电容极板，从而避免了量子芯片的整体均需报废处理的情况。

附图说明

图1为相关技术中的约瑟夫森结的结构示意图；

图2为本申请实施例提供的一种超导量子比特电路的结构示意图；

图3为本申请实施例提供的另一种超导量子比特电路的结构示意图；

图4为本申请实施例提供的一种易蚀超导层的结构示意图；

图5为提供的一种超导量子比特电路的制备方法的流程图。

附图标记说明：

1－抗蚀超导层，11－第一电容极板，12－第二电容极板，13－脉冲调控信号线，14－磁通调控信号线，15－接地极板；

2－易蚀超导层，21－约瑟夫森结，211－第一超导电极，212－势垒层，213－第二超导电极，22－第一连接部，23－第二连接部。

具体实施方式

以下详细描述仅是说明性的，并不旨在限制实施例和/或实施例的应用或使用。此外，无意受到前面的“背景技术”或“发明创造内容”部分或“具体实施方式”部分中呈现的任何明示或暗示信息的约束。

为使本申请实施例的目的、技术方案和优点更加清楚，现在参考附图描述一个或多个实施例，其中，贯穿全文相似的附图标记用于指代相似的组件。在下面的描述中，出于解释的目的，阐述了许多具体细节，以便提供对一个或多个实施例的更透彻的理解。然而，很明显，在各种情况下，可以在没有这些具体细节的情况下实践一个或多个实施例，各个实施例在不矛盾的前提下可以相互结合相互引用。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

另外，应该理解的是，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。

量子比特为一个遵循量子力学规律的二能级系统，可以处于0和1的任意叠加状态，是量子计算的基本单元。根据构建量子比特所采用的不同物理体系，量子比特在物理实现方式上包括超导量子电路、半导体量子点、离子阱、金刚石空位、拓扑量子、光子等。

超导量子计算是目前进展最快最好的一种固体量子计算实现方法。由于超导量子电路的能级结构可通过外加电磁信号进行调控，电路的设计定制的可控性强。同时，得益于基于现有的成熟集成电路工艺，超导量子电路具有多数量子物理体系难以比拟的可扩展性。

超导量子计算体系中，代表量子芯片性能的基本参数需要达到一定要求，才能支持量子计算执行，该基本参数包括量子比特频率、非谐、相干时间、读取腔频率、色散位移等等。作为量子芯片基本单元的量子比特电路，其核心部分是具有约瑟夫森效应的元件，又叫约瑟夫森结(Josephson junction)。图1为相关技术中的约瑟夫森结的结构示意图，参见图1所示，约瑟夫森结常用的一种结构形式是在衬底上形成的超导层－势垒层－超导层的三层层叠结构，约瑟夫森结的两端(两超导层)通常需要和其他超导元件连接，势垒层的厚度一般为纳米量级，在两超导层之间起弱连接的作用，当温度足够低时，超导层能够以非常快的速度通过势垒层交换成对的电子。约瑟夫森结的常温电阻影响着量子比特的频率，而约瑟夫森结的尺寸大小决定着常温电阻，因此，为了获得较为理想的量子比特频率(例如4-8GHZ)，必须将约瑟夫森结的制备工艺严格控制。由于量子芯片硬件制造技术的约束限制、工作环境因素影响等，制备的约瑟夫森结不符合设计目标，影响到量子芯片的性能参数，导致量子芯片整体报废，进而增加成本。

图2为本申请实施例提供的一种超导量子比特电路的结构示意图。

图3为本申请实施例提供的另一种超导量子比特电路的结构示意图。

图4为本申请实施例提供的一种易蚀超导层的结构示意图。

参照图2至图4所示，本申请的一个实施例提供了一种超导量子比特电路，包括：位于抗蚀超导层1的电容极板；以及，位于易蚀超导层2的至少两个约瑟夫森结21，且所述约瑟夫森结21的至少一端与所述电容极板的上表面电连接。结合图2和图3所示，抗蚀超导层1可以是在衬底表面形成的薄膜经图形化后形成，抗蚀超导层1包括电容极板以及窗口，通过该窗口裸露出的衬底的表面形成有易蚀超导层2，易蚀超导层2可以是在该裸露的区域进行薄膜沉积、图形化、氧化等工艺中的一种或多种形成，制备的易蚀超导层2具有至少两个约瑟夫森结21。

抗蚀超导层1和易蚀超导层2可以由在等于或低于临界温度的温度时展现超导特性的超导体材料形成，例如铝、铌或氮化钛等等，具体实施时不限于这几种，在等于或低于临界温度的温度时展现超导特性的材料均可，并且可以理解的是，抗蚀超导层1具有相对于易蚀超导层2更好的耐刻蚀性能，在一些实施示例中，抗蚀超导层1可以是铌(Nb)，易蚀超导层2可以是铝(Al)。

与现有技术相比，本申请提供的超导量子比特电路包括位于抗蚀超导层1的电容极板，以及位于易蚀超导层2的至少两个约瑟夫森结21，且所述约瑟夫森结21的一端延伸至所述电容极板的上表面，因此，当位于易蚀超导层2的约瑟夫森结21不符合设计要求时，可以刻蚀去除重新制备，并且不会损伤位于抗蚀超导层1的电容极板等元件，从而避免了量子芯片的整体均需报废处理的情况。

在本申请的一些实施例中，超导量子比特电路还包括位于抗蚀超导层1的接地极板15，所述接地极板15与所述电容极板两者间隔，间隔的物理尺寸根据量子比特的性能参数的需要进行设计确定，需要说明的，电容极板与接地极板15之间形成电容，可以根据量子比特的性能参数计算确定电容C的值，进而计算确定出电容极板的物理尺寸。在一些实施示例中，抗蚀超导层1包括一个电容极板，示例性的，如图2所示的第一电容极板11，所述约瑟夫森结21的一端(如所述约瑟夫森结21的一个超导层)与所述第一电容极板11的上表面电连接，所述约瑟夫森21的另一端(如所述约瑟夫森结21的另一个超导层)与所述接地极板15的上表面电连接。在另一些实施示例中，抗蚀超导层1包括两个所述电容极板，示例性的，结合图3和图4所示的第一电容极板11和第二电容极板12，所述约瑟夫森结21的一端(如第一超导电极211)与所述第一电容极板11的上表面电连接，另一端(如第一超导电极213)与所述第二电容极板12的上表面电连接，所述约瑟夫森结21与所述接地极板15没有直接的物理接触，避免在量子芯片生产、测试过程中对所述接地极板15的操作而造成所述约瑟夫森结21损坏的情况，并且相对于单个对地电容极板的结构，与所述接地极板15形成电容的第一电容极板11、第二电容极板12的物理尺寸更大，二维排布时衬底上预留给布线的空间更大，可以容置读取谐振腔和调控信号线等结构。需要说明的是，所述约瑟夫森结21的两端(两超导层)可以直接或间接的与其他超导元件电连接，结合图4所示，第一超导电极211可以直接延伸至所述第一电容极板11的上表面，也可以通过额外形成的第一连接部22实现电连接，第二超导电极213可以直接延伸至所述第二电容极板12的上表面，也可以通过额外形成的第二连接部23实现电连接。

量子比特电路可以采用电容和与电容并联的SQUID结构，实质上，电容极板与接地极板15之间形成电容，SQUID结构与该电容并联。量子比特电路均耦合连接有在抗蚀超导层1形成的脉冲调控信号线13和磁通调控信号线14。基于磁通调控信号线14传输的信号产生耦合到量子比特的磁场，通过对穿过SQUID结构的磁通量的调整实现对量子比特的频率控制。脉冲调控信号线13针对特定频率的量子比特施加跃迁激发脉冲信号，实现对量子比特的量子态调控。采用读取谐振腔(附图中未予显示)读取调控后的量子比特的量子态，具体的，通过读取信号传输线(附图中未予显示)施加输入的载频脉冲信号，例如，频率为4－8GHz的微波信号，通过解析读取信号传输线输出的响应信号确定量子比特所处于的量子态。

在本申请的一些实施例中，超导量子比特电路包括位于易蚀超导层2的两个非对称的约瑟夫森结21，非对称的结构有助于降低量子比特对通量噪声的敏感性。两个所述约瑟夫森结21的非对称度为0，即两个所述约瑟夫森结21是对称的结构时，量子比特电路的频率在从0到量子比特电路的最大频率值这个范围内可调，但是只有在最大频率值处时，频率的调控对外界磁通噪声不敏感，通常有比较高的退相干时间，而在其他频率处时，频率的调控对外界磁通噪声则很敏感。执行量子计算时，一般会将量子比特电路调制在对外界磁通噪声不敏感的位置，即最佳工作频率点(Sweet point)。在一些实施示例中，为了确保量子比特电路的频谱具有两个最佳工作频率点，两个所述约瑟夫森结21的非对称度至少为0.2。

在本申请的一些实施例中，超导量子比特电路包括奇数数量的约瑟夫森结21，所有所述约瑟夫森结21均位于易蚀超导层2。

图5为提供的一种超导量子比特电路的制备方法的流程图。

参照图5，并结合图2至图4所示，本申请的一个实施例提供了一种超导量子比特电路的制备方法，包括步骤S501至步骤S504：

步骤S501、由在等于或低于临界温度的温度时展现超导特性的超导体材料在衬底上形成抗蚀超导层1，且所述抗蚀超导层1包括电容极板以及窗口，通过该窗口裸露出的衬底的部分区域表面；

步骤S502、由在等于或低于临界温度的温度时展现超导特性的超导体材料在该部分区域表面上形成易蚀超导层2，且所述易蚀超导层2包括至少两个约瑟夫森结21，所述约瑟夫森结21的至少一端与所述电容极板的上表面电连接；

步骤S503、检测所述约瑟夫森结21的参数，判断所述约瑟夫森结21的参数是否符合目标范围；以及，

步骤S504、若否，则刻蚀除去所述易蚀超导层2，并返回步骤S502。

在本申请的一些实施例中，所述判断所述约瑟夫森结21的参数是否符合目标范围的步骤，至少包括以下步骤之一：检测所述约瑟夫森结21的电阻，并判断所述约瑟夫森结21的电阻是否符合目标电阻范围；利用光镜或电镜检测所述约瑟夫森结21的线宽，判断所述约瑟夫森结21的线宽是否符合目标线宽范围；以及，利用光镜或电镜检测所述约瑟夫森结21的层厚，判断所述约瑟夫森结21的层厚是否符合目标层厚范围。目标电阻范围、目标线宽范围和目标层厚范围一般可以根据需要设计的量子比特的性能参数确定。

本申请提供超导量子比特电路的制备方法，通过先形成具有电容极板的抗蚀超导层1，所述约瑟夫森结21的一端与所述电容极板的上表面电连接，再形成具有至少两个约瑟夫森结21的易蚀超导层2，然后判断所述约瑟夫森结21的参数是否符合目标范围，若不符合目标范围，则可刻蚀除去所述易蚀超导层2，并重新制备形成具有至少两个约瑟夫森结21的易蚀超导层2，直到所述约瑟夫森结21的参数符合目标范围。在本申请提供的制备方法中，将易受工艺波动影响的约瑟夫森结21形成于易蚀超导层2，不易受工艺波动影响的的电容极板等形成于抗蚀超导层1，并确保工艺制备时，约瑟夫森结21的一端延伸至所述电容极板的上表面电连接，因此，当位于易蚀超导层的约瑟夫森结不符合设计要求时，可以刻蚀去除具有约瑟夫森结21的易蚀超导层2并重新制备，且不会损伤位于抗蚀超导层1的电容极板。

本申请的一个实施例提供了一种量子计算机，包括如上所述超导量子比特电路，或者包括根据如上超导量子比特电路的制备方法制备的超导量子比特电路。

这里需要指出的是：以上在量子计算机中设置的超导量子比特电路与上述超导量子比特电路实施例中的结构类似，并具有同上述超导量子比特电路实施例相同的有益效果，因此不做赘述。对于本申请量子计算机实施例中未披露的技术细节，本领域的技术人员请参照上述超导量子比特电路实施例的描述而理解，为节约篇幅，这里不再赘述。

本申请实施例提供的超导量子比特电路的制造可能需要沉积一种或多种材料，例如超导材料、电介质和/或金属。取决于所选择的材料，这些材料可以使用诸如化学气相沉积、物理气相沉积(例如，蒸发或溅射)的沉积工艺或外延技术以及其他沉积工艺来沉积。本申请实施例描述的一种量子芯片的制备工艺可能需要在制造过程期间从器件去除一种或多种材料。取决于要去除的材料，去除工艺可以包括例如湿蚀刻技术、干蚀刻技术或剥离(lift－off)工艺。可以使用已知的曝光(lithographic)技术(例如，光刻或电子束曝光)对形成本文所述的电路元件的材料进行图案化。

以上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。

Claims (10)

1.一种超导量子比特电路，其特征在于，包括：

位于抗蚀超导层的电容极板；以及，

位于易蚀超导层的至少两个约瑟夫森结，且所述约瑟夫森结的一端与所述电容极板的上表面电连接。

2.根据权利要求1所述超导量子比特电路，其特征在于，还包括位于抗蚀超导层的接地极板，所述接地极板与所述电容极板间隔。

3.根据权利要求2所述超导量子比特电路，其特征在于，包括一个所述电容极板，所述约瑟夫森结的另一端与所述接地极板的上表面电连接。

4.根据权利要求2所述超导量子比特电路，其特征在于，包括两个所述电容极板，所述约瑟夫森结的一端与一个所述电容极板的上表面电连接，另一端与另一个所述电容极板的上表面电连接。

5.根据权利要求1所述超导量子比特电路，其特征在于，包括两个非对称的约瑟夫森结。

6.根据权利要求5所述超导量子比特电路，其特征在于，两个所述约瑟夫森结的非对称度至少为0.2。

7.根据权利要求1所述超导量子比特电路，其特征在于，包括奇数数量的约瑟夫森结。

8.一种超导量子比特电路的制备方法，其特征在于，包括以下步骤：

形成抗蚀超导层，且所述抗蚀超导层包括电容极板；

形成易蚀超导层，且所述易蚀超导层包括至少两个约瑟夫森结，所述约瑟夫森结的一端与所述电容极板的上表面电连接；

判断所述约瑟夫森结的参数是否符合目标范围；以及，

若否，则刻蚀除去所述易蚀超导层，并返回所述形成易蚀超导层的步骤。

9.根据权利要求8所述的制备方法，其特征在于，所述判断所述约瑟夫森结的参数是否符合目标范围的步骤，至少包括以下之一：

判断所述约瑟夫森结的电阻是否符合目标电阻范围；

判断所述约瑟夫森结的线宽是否符合目标线宽范围；

判断所述约瑟夫森结的层厚是否符合目标层厚范围。

10.一种量子计算机，其特征在于，包括权利要求1至7中任一项所述的超导量子比特电路。

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