JP2023529266A - アナログ－デジタルコンバータ又はデジタル－アナログコンバータを同期する方法及び対応するシステム - Google Patents

Abstract

本発明は、複数のアナログ－デジタルコンバータ又はデジタル－アナログコンバータ（ＣＯＮＶ＿ｋ）を同期する方法に関し、コンバータ（ＣＯＮＶ＿ｋ）は全て制御ユニット（ＵＣ）及び予め定義されたクロック周期（Ｔｃｌｋ）を有するクロック（ＣＬＫ）に接続され、コンバータは、コンバータチェーンを形成するようにステップ毎に連鎖もし、各コンバータ（ＣＯＮＶ＿ｋ）は、コンバータ（ＣＯＮＶ＿ｋ）によるデータ送信時の時間基準を供給するように構成された内部同期信号（ｉｎｔｅｒｎａｌ＿ｓｙｎｃ＿ｋ）を生成する。本方法により、コンバータの学習及び構成のプロセスを使用してコンバータの同期を保証することができる。本方法により、同期信号への任意の配線距離制約を解消することができる。

Description

本発明は、アナログ－デジタルコンバータ又はデジタル－アナログコンバータを同期する方法に関する。本発明は、アナログ－デジタルコンバータ又はデジタル－アナログコンバータを同期するシステムにも関する。

複数のアナログ－デジタルコンバータ又は複数のデジタル－アナログコンバータを使用する用途によっては、これらのコンバータを互いと同期させる能力が必要とされる。同期とは、変換されるべきデータ又は変換されたデータの決定論的位置合わせを意味すると理解される。

それは特に、同相信号（Ｉ）を処理するコンバータ及び直交信号（Ｑ）を処理するコンバータと協働するＩ／Ｑ変調用途に影響を及ぼし得る。変調が有効であるためには、変調器の性能低下を犠牲にして信号を直交にする必要がある。

用途によっては、数十個の同期コンバータを使用する必要があるものがある。それは特に、例えばビーム形成専用のアンテナアレイを用いる場合である。ビーム形成は、各々がデジタル－アナログコンバータを備えた複数のチャネルを備える。ここでも、異なるコンバータが、高動作周波数を犠牲にしてさえ、制御される決定論的位置合わせを有する必要がある。

アナログ－デジタルコンバータの場合、変換から生じるデジタルワードは、続くデジタル処理のために互いと対応するように位置合わせされなければならない。デジタル－アナログコンバータの場合、入力におけるデジタル信号も位置合わせされ、コンバータによって同時に処理されなければならない。

アナログ－デジタルコンバータの場合、データは制御ユニット（一般にＦＰＧＡ又はＡＳＩＣ）において再位置合わせすることができる。他方、デジタル－アナログコンバータの場合、出力において信号を再位置合わせする唯一の方法はアナログ遅延を使用することであり、このタイプの構成要素は極めてエネルギー集約的であり、調整が難しい。コンバータの同期の問題は主に、デジタル－アナログコンバータに固有であるが、本発明はアナログ－デジタルコンバータの同期にも等しく適用される。

最近、複数のコンバータを互いと同期するのに利用可能な種々の解決策がある。

一解決策の本質は、ＬＶＤＳ（「低電圧差動シグナリング」又は「低電圧差動伝送」：コンバータとＦＰＧＡ／ＡＳＩＣとの間の接続インターフェース）のインターフェースについて、全ての電気経路の長さを調整して、同じクロック周期での全てのコンバータの同期を保証することにある。電子回路基板の銅トラック上の信号の伝播時間は約数ｐｓ／ｍｍであり、したがって、同じクロック周期での全てのコンバータの同期を保証するために、全ての電気経路の長さを調整する必要がある。特に数百メガヘルツ程度を超えた特定の用途で、構成要素を隔てる物理的距離に対して作用することは困難であり、不可能でさえある。したがって、この解決策は実施が複雑であり、トラック長への大きな制約及び／又はサンプリングクロックに影響する大きな制約のいずれかを暗に示し、それらはコンバータの性能を低下させる。

直列インターフェースの場合、データはいかなる位相関係もなく送信され、ワードがフレームにおいて定義され、ワードは検出され、フレームは互いと位置合わせされる。これらのフレームを位置合わせするために、大きなサイズ（約１キロバイト）のメモリが必要であり、期待される精度は得られない。本質が構成要素をクロック信号の経路に追加することにある解決策は、クロック信号を変動させがちであり（ジッタ現象）、クロックの性能を低下させる。

特に、コンバータのサンプリング周波数の区分及びマスタ／スレーブフォーマットを使用して、これらの同期を実現する解決策がある。そのようなことは、特に、アナログ／デジタルコンバータとの及びデジタル／アナログコンバータとのＦＰＧＡの相互運用性を保証する、文献“ＪＥＳＤ２０４Ｂ Ｓｕｒｖｉｖａｌ Ｇｕｉｄｅ”（リンクｈｔｔｐｓ：／／ｗｗｗ．ａｎａｌｏｇ．ｃｏｍ／ｍｅｄｉａ／ｅｎ／ｔｅｃｈｎｉｃａｌ－ｄｏｃｕｍｅｎｔａｔｉｏｎ／ｔｅｃｈｎｉｃａｌ－ａｒｔｉｃｌｅｓ／ＪＥＳＤ２０４Ｂ－Ｓｕｒｖｉｖａｌ－Ｇｕｉｄｅ．ｐｄｆ，ｐａｇｅｓ ２１ ａｎｄ ２２下で入手可能）に記載されるＪＥＳＤ２０４Ｂ直列インターフェースにも当てはまる。この解決策は、クロックの超低周波数分割をコンバータ及び制御ユニットに送信することに基づく。このインターフェースでは、クロック信号の経路に追加される能動構成要素（上記文献における「ファンアウトバッファ」及び「ＡＤ９５２５」クロック生成器）が必要である。能動構成要素の存在により、同期学習フェーズ中、耐温強度が良好ではないことがわかっている。したがって、特に微調整が必要とされる場合、温度変動はシステムの調整をはるかに難しくする。

文献欧州特許出願公開第３３７５０９２Ａ１号明細書によれば、ステップ毎にデータコンバータを同期することも既知の実施である。そのために、コンバータは少なくとも１つの直列チェーンで構成される。全てのコンバータへの同期信号の同相分布は、チェーンの全てのコンバータにステップ毎に到達するために、あるコンバータから別のコンバータへの同期信号の送信によって置換される。したがって、学習ステップ中、あるポイントから別のポイントへの信号の伝播遅延（伝播路の物理的特徴によって設定される）は、各コンバータで特定される。

文献欧州特許出願公開第３３７５０９２Ａ１号明細書によれば、学習フェーズ中、ユーザは、例えばオシロスコープにより、あるコンバータの出力と次のコンバータの入力との間の伝播遅延に対応する、連続したコンバータの出力における同期信号を観測しなければならない。したがって、この特定はユーザによって「手動」で行われる：制御ユニットによって管理されるプロセスによって行われない。学習フェーズは１回のみ行われるが、ユーザによって行われる測定を用いて学習フェーズを管理する必要があることは、時間の無駄を表す。

欧州特許出願公開第３３７５０９２Ａ１号明細書

ＪＥＳＤ２０４Ｂ Ｓｕｒｖｉｖａｌ Ｇｕｉｄｅ

したがって、本発明は、アナログ－デジタルコンバータ又はデジタル－アナログコンバータを同期する方法及びユーザの介入なく自動的に実行することができる方法を提供することを目的とする。

したがって、本発明の一主題は、複数のアナログ－デジタルコンバータ又はデジタル－アナログコンバータを同期する方法であって、コンバータは全て制御ユニット及び予め定義されたクロック周期を有するクロックに接続され、コンバータは、コンバータチェーンを形成するようにステップ毎に連鎖もし、各コンバータは、コンバータによるデータ送信時の時間基準を供給するように構成された内部同期信号を生成し、方法は、各コンバータについて、
ａ）チェーンの最初のコンバータの場合、制御ユニットによって送信された同期信号を受信し、又はチェーンの他のコンバータの場合、前のコンバータによって送信された同期信号を受信し、いわゆる出力内部信号の形態で同期信号を次のコンバータに送信し、又はチェーンの最後のコンバータの場合、制御ユニットに送信するステップと、
ｂ）次のコンバータによって出力内部信号を受信し、チェーンの最後のコンバータを除き、いわゆるチェック内部信号の形態で出力内部信号をコンバータに再送信するステップと、
ｃ）チェーンの最後のコンバータを除き、コンバータによってチェック内部信号を受信するステップと、
ｄ）出力内部信号の送信とチェック内部信号の受信との間のクロック周期を同じアクティブクロックエッジでカウントすることにより、チェーンの最後のコンバータを除き、コンバータと次のコンバータとの間の待ち時間を特定するステップと、
ｅ）各コンバータの内部同期信号に適用される内部オフセットを計算するステップであって、内部オフセットは、特定された待ち時間の少なくとも一部の関数として特定される、計算するステップと、
を含む、方法である。

有利なことに、ランクｋ（ｋ＝１，・・・，Ｎ－１）のコンバータの内部オフセットΔ_{ＣＯＮＶ＿ｋ}は、ｋ＝Ｎ－１から開始して以下の関係：
Δ_{ＣＯＮＶ＿ｋ}＝１／２^＊ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}＋Δ_{ＣＯＮＶ＿ｋ＋１}
によって計算され、式中、ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}は、ランクｋのコンバータとランクｋ＋１のコンバータとの間の待ち時間に対応し、
Δ_{ＣＯＮＶ＿Ｎ}＝０である。

有利なことに、各コンバータはチェック内部信号の準安定性を検出し、準安定性は、アクティブクロックエッジとのチェック内部信号の類似性に対応し、各コンバータは制御ユニットに、チェック内部信号が準安定であるか否かを示す信号を送信し、制御ユニットは次に、チェック内部信号が準安定である場合、新しい同期信号をチェーンの最初のコンバータに送信する。

有利なことに、チェック内部信号が準安定であるか否かを示す信号は、同期シリアルデータバスを経由して制御ユニットに送信される。

有利なことに、各コンバータは、特定された内部オフセットを制御ユニットに送信する。

有利なことに、特定された内部オフセットは制御ユニットに送信される。

有利なことに、制御ユニットによって送信される同期信号は、持続時間が１クロック周期に少なくとも等しいパルスである。

本発明は、上記同期方法をまず実施することを特徴とする、制御ユニットによって複数のアナログ－デジタルコンバータ又はデジタル－アナログコンバータにそれぞれ送信される複数の信号の同期変換方法にも関する。

本発明は、複数のアナログ－デジタルコンバータ又はデジタル－アナログコンバータを同期するシステムであって、コンバータは全て制御ユニット及び予め定義されたクロック周期を有するクロックに接続され、コンバータは、コンバータチェーンを形成するようにステップ毎に連鎖もし、各コンバータは、コンバータによるデータ送信時の時間基準を供給する内部同期信号を生成するように構成され、各コンバータは、
－チェーンの最初のコンバータの場合、制御ユニットによって送信された同期信号を受信し、又はチェーンの他のコンバータの場合、前のコンバータによって送信された同期信号を受信し、いわゆる出力内部信号の形態で同期信号を次のコンバータに送信し、又はチェーンの最後のコンバータの場合、制御ユニットに送信するように構成された第１のモジュールと、
－チェーンの最後のコンバータを除き、いわゆるチェック内部信号の形態で次のコンバータによって再送信された出力信号を同期して受信するように構成された第２のモジュールと、
－出力内部信号の送信とチェック内部信号の受信との間のクロック周期を同じアクティブクロックエッジでカウントすることにより、コンバータと次のコンバータとの間の待ち時間を特定するように構成された第３のモジュールと、
を備え、
制御ユニットは、各コンバータの内部同期信号に適用される内部オフセットを計算するように更に構成され、内部オフセットは、特定された待ち時間の少なくとも一部の関数として特定される、システムにも関する。

有利なことに、制御ユニットは、ｋ＝Ｎ－１から開始して以下の関係：
Δ_{ＣＯＮＶ＿ｋ}＝１／２^＊ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}＋Δ_{ＣＯＮＶ＿ｋ＋１}
により、ランクｋ（ｋ＝１，・・・，Ｎ－１）のコンバータの内部オフセットΔ_{ＣＯＮＶ＿ｋ}を計算するように構成され、式中、ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}は、ランクｋのコンバータとランクｋ＋１のコンバータとの間の待ち時間に対応し、
Δ_{ＣＯＮＶ＿Ｎ}＝０である。

本発明の他の特徴、詳細、及び利点は、例として与えられる添付図面を参照して与えられる説明を読むことで現れるであろう。

本発明による同期方法の流れ図を表す。 本発明による同期方法を実施するコンバータチェーンを表す。 本発明による同期方法を実施する４つのコンバータのチェーンの一例を表す。 図３の例で使用された異なる信号のタイミング図を表す。 本発明による同期方法を実施する各コンバータの詳細図を表す。

図１は、本発明による同期方法の流れ図を表し、図２は、コンバータのチェーン及び本発明に関して使用される異なる信号を表す。したがって、２つの図について同時に説明する。

図２にＮ個のコンバータが表されており（Ｎは２以上の整数）、以下の決まりが使用されている：コンバータＣＯＮＶ＿ｋはステップ毎のチェーンのうちのランクｋのコンバータに対応し、ｋ＝１，・・・，Ｎである。ランクｋのコンバータＣＯＮＶ＿ｋは、制御ユニットＵＣによって送信された、変換されるべき信号ｄａｔａ＿ｋを受信する。したがって、変換されるべきＮ個の信号が制御ユニットＵＣによってチェーンの異なるコンバータに送信される。

また、ランクｋの各コンバータＣＯＮＶ＿ｋは、制御ユニットによって送信され、チェーンの最初のコンバータＣＯＮＶ＿１に関するか、又はチェーンの他のコンバータの場合、前のコンバータＣＯＮＶ＿ｋ－１によって送信された同期信号ｓｙｎｃ＿ｉｎ＿ｋを受信する端子を備える。

コンバータのステップ毎の連鎖の原理は以下である：ランクｋの各コンバータＣＯＮＶ＿ｋは、同期信号ｓｙｎｃ＿ｉｎ＿ｋを受信し、いわゆる出力内部信号ｓｙｎｃ＿ｏｕｔ＿ｋの形態で同期信号を次のコンバータＣＯＮＶ＿ｋ＋１（ランクｋ＋１の）に送信する（図１によって模式的に示される方法のステップａ））。出力内部信号の送信は、クロック信号ＣＬＫのアクティブエッジで同期して実行される。

チェーンの最後のコンバータＣＯＮＶ＿Ｎは、その部分のために、出力内部信号ｓｙｎｃ＿ｏｕｔ＿Ｎを制御ユニットＵＣに送信し、出力内部信号ｓｙｎｃ＿ｏｕｔ＿Ｎは制御ユニットＵＣに、同期信号がチェーンの全てのコンバータを通過したことを通知する。

ステップ毎のコンバータ連鎖の原理は欧州特許出願公開第３３７５０９２Ａ１号明細書、特に引用文献の図１に記載されており、したがって、コンバータチェーンの完全な動作については本願でこれ以上詳述しない。

コンバータのステップ毎の連鎖により、同期構成パラメータを学習するステップという代償を払ってコンバータを十分に同期させることができる。チェーンにおける同期信号の全ての伝播遅延は決定論的であり、コンバータの出力における同期信号は全て、アクティブクロックエッジＣＬＫで同期される。

更に、ランクｋ＋１の次のコンバータＣＯＮＶ＿ｋ＋１は、出力内部信号（ランクｋの次のコンバータＣＯＮＶ＿ｋによって送信されたｓｙｎｃ＿ｏｕｔ＿ｋ）を受信すると、それと引き換えにランクｋのコンバータＣＯＮＶ＿ｋに、いわゆるチェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋの形態の出力内部信号ｓｙｎｃ＿ｏｕｔ＿ｋを再送信する。

したがって、各コンバータは、チェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋを受信した同期信号ｓｙｎｃ＿ｉｎ＿ｋ＋１のイメージで先行コンバータに再送信する（本発明による方法のステップｂ））。チェック内部信号の送信は、クロック信号ＣＬＫのアクティブエッジで同期して実行される。したがって、チェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋがとる経路は、同期信号ｓｙｎｃ＿ｉｎ＿ｋ＋１の経路と同一でなければならない（同じ物理的長さであるが、必ずしも同じトラックである必要はない）。

チェック内部信号の送信及び出力内部信号の送信は、同じ種類（立ち上がり又は立ち下がり）のクロックエッジで行われる。

本方法のステップｃ）において、ランクｋのコンバータＣＯＮＶ＿ｋは、ステップｂ）においてランクｋ＋１の次のコンバータＣＯＮＶ＿ｋ＋１によって再送信されたチェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋを受信する。

各コンバータは次いで、それ自体と次のコンバータとの間の待ち時間ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}を測定する（ステップｄ））。そのために、各コンバータは、出力内部信号ｓｙｎｃ＿ｏｕｔ＿ｋの送信とチェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋの受信との間のクロック周期をカウントする。したがって、待ち時間は、信号が次のコンバータに送信され、そして返されるのにかかる時間に対応する。

各コンバータ（チェーンの最後を除く）は、適宜特定された待ち時間を制御ユニットＵＣに送信する。

最後に、制御ユニットは、同期フェーズ中、各コンバータが内部同期信号（Ｉｎｔｅｒｎａｌ＿Ｓｙｎｃ）に適用すべき内部オフセットΔ_{ＣＯＮＶ＿ｋ}を計算する。内部同期信号（Ｉｎｔｅｒｎａｌ＿Ｓｙｎｃ）は、コンバータによるデータ送信での時間基準を供給するために、同期フェーズ中、各コンバータ（ＣＯＮＶ＿ｋ）によって生成される。本発明による方法において、内部オフセットは、特定された待ち時間の少なくとも一部の関数として特定される。

チェーンの末尾に配置されたコンバータＣＯＮＶ＿Ｎの場合、このコンバータは内部同期信号に適用される内部オフセットの基準として機能するため、待ち時間は測定されない。

したがって、コンバータは同期フェーズ中に同期されるが、異なるコンバータのクロック分周器は最初、異なる状態である。次いで、変換すべきデータは、内部同期信号と位置合わせされたシリアルリンクプロトコルによって自動的に位置合わせされる。

各コンバータとチェーン内の次のコンバータとの間の待ち時間の測定は自動的に実行することができる。同様に、特定された待ち時間の関数として特定される内部オフセットは、ユーザの介入を必要としない。

したがって、コンバータを同期するこの手順は自動的に実行することができる。

ランクｋの各コンバータＣＯＮＶ＿ｋについて、同期信号ｓｙｎｃ＿ｉｎ＿ｋの準安定性を検出する第１の段階により、必要であれば、サンプリングクロックのエッジ（立ち上がり又は立ち下がり）を変更することができる。そのような検出段階は文献欧州特許出願公開第３３７５０９２Ａ１号明細書に記載されている（引用文献の回路ＬＳ３）。

更に、ランクｋの各コンバータＣＯＮＶ＿ｋは、チェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋの準安定を検出する第２の段階を含む。ランクのコンバータＣＯＮＶ＿ｋは、チェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋの準安定を検出する場合、チェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋの準安定を示す信号ｆｌａｇ＿ｋを制御ユニットＵＣに送信する。

有利なことに、チェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋが準安定であるか否かを示す信号ｆｌａｇ＿ｋは制御ユニットＵＣに送信される。例えば、同期シリアルデータバスＳＰＩを使用して、各コンバータによって計算された待ち時間を送信することができる。

同期信号ｓｙｎｃ＿ｉｎ＿ｋ又はチェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋの準安定は、検出に予め定義されたクロックエッジＣＬＫ（立ち上がり又は立ち下がり）に関する信号のエッジの類似性を意味すると理解される。

準安定が同期信号ｓｙｎｃ＿ｉｎ＿ｋ又はチェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋの入力の１つに存在する限り、システムは非決定論的であり、異なるコンバータを正しく同期させることは可能ではなく、ひいてはそれを知り調整を実行するためにインジケータを有することの利点。

インジケータは有利なことに、制御ユニットＵＣのレジスタに配置されるフラグビットである。フラグビットは１つの予め定義された値をとり、準安定がないことを示し（例えばビット＝０）、別の値をとり、準安定が検出されたことを示すことができる（例えばビット＝１）。

チェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ又は同期信号ｓｙｎｃ＿ｉｎ＿ｋの準安定が検出された場合、制御ユニットＵＣは新しい同期信号ｓｙｎｃ＿ｉｎ＿１をチェーンの最初のコンバータＣＯＮＶ＿１に送信する。準安定がチェーンのコンバータの１つで検出される限り、手順は引き続きループバックする。

伝播遅延は決定論的であるため、これらの調整は、コンバータに電源投入される都度、設定される。

特に有利な実施形態によれば、ランクｋ（ｋ＝１，・・・，Ｎ－１）のコンバータの内部オフセットΔ_{ＣＯＮＶ＿ｋ}は以下の関係：
Δ_{ＣＯＮＶ＿ｋ}＝１／２^＊ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}＋Δ_{ＣＯＮＶ＿ｋ＋１}
によって計算され、式中、ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}は、ランクｋのコンバータとランクｋ＋１のコンバータとの間の待ち時間に対応し、
Δ_{ＣＯＮＶ＿Ｎ}＝０である。

内部オフセットの計算の一例は図４のタイミング図によって示され、図４の４つのコンバータ（ＣＯＮＶ＿１、ＣＯＮＶ＿２、ＣＯＮＶ＿３、及びＣＯＮＶ＿４）の配置と共に読まれるべきである。

決まりにより、図４において、全ての同期イベントはクロックＣＬＫの立ち上がりエッジで検出される。一変形として、同期イベントはクロックＣＬＫの立ち下がりエッジで検出することができる。

制御ユニットＵＣによって送信された同期信号ｓｙｎｃ＿ｉｎ＿１は非同期である：ランク１のコンバータＣＯＮＶ＿１による同期信号ｓｙｎｃ＿ｉｎ＿１の受信は、クロックエッジ外で生じる。仮に同期信号ｓｙｎｃ＿ｉｎ＿１がクロックエッジと同時に受信された場合、最初のコンバータＣＯＮＶ＿１は、同期信号ｓｙｎｃ＿ｉｎ＿１を再送信するために、準安定性情報を制御ユニットＵＣに送信する。

ランク１のコンバータＣＯＮＶ＿１は、同期信号ｓｙｎｃ＿ｉｎ＿１の非同期受信に続き、アクティブエッジ（瞬間ｔ２）で出力内部信号ｓｙｎｃ＿ｏｕｔ＿１の形態で同期信号ｓｙｎｃ＿ｉｎ＿１を再送信する。ランク２のコンバータＣＯＮＶ＿２は、瞬間ｔ２において、ランク１のコンバータＣＯＮＶ＿１によって送信された同期信号ｓｙｎｃ＿ｉｎ＿２を受信する。ランク２のコンバータＣＯＮＶ＿２は、ランク１のコンバータＣＯＮＶ＿１に、瞬間ｔ４においてランク１のコンバータＣＯＮＶ＿１によって受信されたチェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿１を返す。

ランク１のコンバータＣＯＮＶ＿１は、瞬間ｔ２とｔ４との間で２つのクロック周期をカウントする。したがって、ランク１のコンバータとランク２のコンバータとの間の待ち時間ｌａｔ_{ＣＯＮＶ＿１－＞ＣＯＮＶ＿２}は２^＊Ｔ_ｃｌｋである。

同様に、ランク２のコンバータとランク３のコンバータとの間の待ち時間ｌａｔ_{ＣＯＮＶ＿２－＞ＣＯＮＶ＿３}は６^＊Ｔ_ｃｌｋであり、ランク３のコンバータとランク４のコンバータとの間の待ち時間ｌａｔ_{ＣＯＮＶ＿３－＞ＣＯＮＶ＿４}は４^＊Ｔ_ｃｌｋであると特定される。

したがって、ランク４のコンバータの内部オフセットΔ_{ＣＯＮＶ＿４}は０であり、ランク３のコンバータの内部オフセットΔ_{ＣＯＮＶ＿３}は４^＊Ｔ_ｃｌｋ／２＝２^＊Ｔ_ｃｌｋである。ランク２のコンバータの内部オフセットΔ_{ＣＯＮＶ＿２}は、６^＊Ｔ_ｃｌｋ／２＋２^＊Ｔ_ｃｌｋ＝５^＊Ｔ_ｃｌｋである。ランク１のコンバータの内部オフセットΔ_{ＣＯＮＶ＿１}は２^＊Ｔ_ｃｌｋ／２＋５^＊Ｔ_ｃｌｋ＝６^＊Ｔ_ｃｌｋである。

次いで、対応する各コンバータに適用される適宜特定された内部オフセット（Δ_{ＣＯＮＶ＿１}、Δ_{ＣＯＮＶ＿２}、及びΔ_{ＣＯＮＶ＿３}）は、同期フェーズ中、内部同期信号（ｉｎｔｅｒｎａｌ＿ｓｙｎｃ）に適用される。

図５は、同期フェーズ中、各コンバータによって生成される各内部同期信号（ｉｎｔｅｒｎａｌ＿ｓｙｎｃ＿１，・・・，４）のタイミング図を示す。点線パルスは、内部オフセットなしの内部同期信号を表す。本発明による方法を実施することにより、内部同期信号（ｉｎｔｅｒｎａｌ＿ｓｙｎｃ＿１，・・・，４）は全てのコンバータで互いと十分に位置合わせされる。

図５は、本発明による同期システムのコンバータを表す。各コンバータは、第１のモジュールＭＯＤ１、第２のモジュールＭＯＤ２、及び第３のモジュールＭＯＤ３を含む。

３つのモジュールはクロックＣＬＫに接続される。

第１のモジュールＭＯＤ１は、チェーンの最初のコンバータＣＯＮＶ＿１の場合、制御ユニットＵＣによって送信され、又はチェーンの他のコンバータの場合、前のコンバータ（ＣＯＮＶ＿ｋ－１）によって送信された同期信号ｓｙｎｃ＿ｉｎ＿ｋを受信する。第１のモジュールＭＯＤ１はまた、出力内部信号ｓｙｎｃ＿ｏｕｔ＿ｋを次のコンバータ又はチェーンの最後のコンバータＣＯＮＶ＿Ｎの場合、制御ユニットＵＣに送信する。

第２のモジュールＭＯＤ２はチェック内部信号ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋを受信する。

第３のモジュールＭ３は、コンバータＣＯＮＶ＿ｋと次のコンバータＣＯＮＶ＿ｋ＋１との間の待ち時間ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}を特定する。

モジュール（Ｍ１、Ｍ２、Ｍ３）の各々は、上記機能を実行するために、順序及び組合せ論理回路を含むことができる。

Claims (10)

1. 複数のアナログ－デジタルコンバータ又はデジタル－アナログコンバータ（ＣＯＮＶ＿ｋ）を同期する方法であって、前記コンバータ（ＣＯＮＶ＿ｋ）は全て制御ユニット（ＵＣ）及び予め定義されたクロック周期（Ｔ_ｃｌｋ）を有するクロック（ＣＬＫ）に接続され、前記コンバータは、コンバータチェーンを形成するようにステップ毎に連鎖もし、各コンバータ（ＣＯＮＶ＿ｋ）は、前記コンバータ（ＣＯＮＶ＿ｋ）によるデータ送信時の時間基準を供給するように構成された内部同期信号（ｉｎｔｅｒｎａｌ＿ｓｙｎｃ＿ｋ）を生成し、前記方法は、各コンバータ（ＣＯＮＶ＿ｋ）について、
   ａ）前記チェーンの最初のコンバータ（ＣＯＮＶ＿１）の場合、前記制御ユニット（ＵＣ）によって送信された同期信号（ｓｙｎｃ＿ｉｎ＿ｋ）を受信し、又は前記チェーンの他の前記コンバータの場合、前の前記コンバータ（ＣＯＮＶ＿ｋ－１）によって送信された同期信号（ｓｙｎｃ＿ｉｎ＿ｋ）を受信し、いわゆる出力内部信号（ｓｙｎｃ＿ｏｕｔ＿ｋ）の形態で前記同期信号を次のコンバータ（ＣＯＮＶ＿ｋ＋１）に送信し、又は前記チェーンの前記最後のコンバータ（ＣＯＮＶ＿Ｎ）の場合、前記制御ユニット（ＵＣ）に送信するステップと、
   ｂ）前記次のコンバータ（ＣＯＮＶ＿ｋ＋１）によって前記出力内部信号（ｓｙｎｃ＿ｏｕｔ＿ｋ）を受信し、前記チェーンの前記最後のコンバータ（ＣＯＮＶ＿Ｎ）を除き、いわゆるチェック内部信号（ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ）の形態で前記出力内部信号（ｓｙｎｃ＿ｏｕｔ＿ｋ）を前記コンバータ（ＣＯＮＶ＿ｋ）に再送信するステップと、
   ｃ）前記チェーンの前記最後のコンバータ（ＣＯＮＶ＿Ｎ）を除き、前記コンバータ（ＣＯＮＶ＿ｋ）によって前記チェック内部信号（ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ）を受信するステップと、
   ｄ）前記出力内部信号（ｓｙｎｃ＿ｏｕｔ＿ｋ）の前記送信と前記チェック内部信号（ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ）の前記受信との間の前記クロック周期を同じアクティブクロックエッジでカウントすることにより、前記チェーンの前記最後のコンバータ（ＣＯＮＶ＿Ｎ）を除き、前記コンバータと前記次のコンバータとの間の待ち時間（ｌａｔ_{ｃｏｎｖ＿ｋ－＞ｃｏｎｖ＿ｋ＋１}）を特定するステップと、
   ｅ）各コンバータ（ＣＯＮＶ＿ｋ）の前記内部同期信号（ｉｎｔｅｒｎａｌ＿ｓｙｎｃ＿ｋ）に適用される内部オフセット（Δ_{ＣＯＮＶ＿ｋ}）を計算するステップであって、前記内部オフセットは、前記特定された待ち時間の少なくとも一部の関数として特定される、計算するステップと、
   を含む、方法。
2. ランクｋ（ｋ＝１，・・・，Ｎ－１）の前記コンバータの前記内部オフセットΔ_{ＣＯＮＶ＿ｋ}は、ｋ＝Ｎ－１から開始して以下の関係：
   Δ_{ＣＯＮＶ＿ｋ}＝１／２^＊ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}＋Δ_{ＣＯＮＶ＿ｋ＋１}
   によって計算され、式中、ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}は、ランクｋの前記コンバータとランクｋ＋１の前記コンバータとの間の前記待ち時間に対応し、
   Δ_{ＣＯＮＶ＿Ｎ}＝０である、請求項１に記載の方法。
3. 各コンバータは前記チェック内部信号（ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ）の準安定性を検出し、前記準安定性は、アクティブクロックエッジとの前記チェック内部信号（ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ）の類似性に対応し、各コンバータは前記制御ユニット（ＵＣ）に、前記チェック内部信号（ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ）が準安定であるか否かを示す信号（ｆｌａｇ＿ｋ）を送信し、前記制御ユニット（ＵＣ）は次に、前記チェック内部信号（ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ）が準安定である場合、新しい同期信号（ｓｙｎｃ＿ｉｎ＿ｋ）を前記チェーンの最初のコンバータ（ＣＯＮＶ＿１）に送信する、請求項１又は２に記載の方法。
4. 前記チェック内部信号（ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ）が準安定であるか否かを示す信号（ｆｌａｇ＿ｋ）は、同期シリアルデータバス（ＳＰＩ）を経由して前記制御ユニットに送信される、請求項３に記載の方法。
5. 各コンバータ（ＣＯＮＶ＿ｋ）は、前記特定された内部オフセット（Δ_{ＣＯＮＶ＿ｋ}）を前記制御ユニット（ＵＣ）に送信する、請求項１～４のいずれか一項に記載の方法。
6. 前記特定された内部オフセット（Δ_{ＣＯＮＶ＿ｋ}）は前記制御ユニット（ＵＣ）に送信される、請求項４又は５のいずれか一項に記載の方法。
7. 前記制御ユニットによって送信される前記同期信号（ｓｙｎｃ＿ｉｎ＿ｋ）は、持続時間が１クロック周期に少なくとも等しいパルスである、請求項１～６のいずれか一項に記載の方法。
8. 請求項１～７のいずれか一項に記載の同期方法をまず実施することを特徴とする、制御ユニット（ＵＣ）によって複数のアナログ－デジタルコンバータ又はデジタル－アナログコンバータ（ＣＯＮＶ＿ｋ）にそれぞれ送信される複数の信号（ＤＡＴＡ＿ｋ）の同期変換方法。
9. アナログ－デジタルコンバータ又はデジタル－アナログコンバータ（ＣＯＮＶ＿ｋ）を同期するシステムであって、前記コンバータ（ＣＯＮＶ＿ｋ）は全て制御ユニット（ＵＣ）及び予め定義されたクロック周期（Ｔ_ｃｌｋ）を有するクロック（ＣＬＫ）に接続され、前記コンバータ（ＣＯＮＶ＿ｋ）は、コンバータチェーンを形成するようにステップ毎に連鎖もし、各コンバータ（ＣＯＮＶ＿ｋ）は、前記コンバータ（ＣＯＮＶ＿ｋ）によるデータ送信時の時間基準を供給する内部同期信号（ｉｎｔｅｒｎａｌ＿ｓｙｎｃ＿ｋ）を生成するように構成され、各コンバータ（ＣＯＮＶ＿ｋ）は、
   －前記チェーンの最初のコンバータ（ＣＯＮＶ＿１）の場合、前記制御ユニット（ＵＣ）によって送信された同期信号（ｓｙｎｃ＿ｉｎ＿ｋ）を受信し、又は前記チェーンの他の前記コンバータの場合、前の前記コンバータ（ＣＯＮＶ＿ｋ－１）によって送信された同期信号（ｓｙｎｃ＿ｉｎ＿ｋ）を受信し、いわゆる出力内部信号（ｓｙｎｃ＿ｏｕｔ＿ｋ）の形態で前記同期信号を次のコンバータに送信し、又は前記チェーンの前記最後のコンバータ（ＣＯＮＶ＿Ｎ）の場合、前記制御ユニット（ＵＣ）に送信するように構成された第１のモジュール（ＭＯＤ１）と、
   －前記チェーンの前記最後のコンバータ（ＣＯＮＶ＿Ｎ）を除き、いわゆるチェック内部信号（ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ）の形態で次の前記コンバータによって再送信された前記出力信号を同期して受信するように構成された第２のモジュール（ＭＯＤ２）と、
   －前記出力内部信号（ｓｙｎｃ＿ｏｕｔ＿ｋ）の前記送信と前記チェック内部信号（ｓｙｎｃ＿ｉｎ＿ｃｈｅｃｋ＿ｋ）の前記受信との間の前記クロック周期を同じアクティブクロックエッジでカウントすることにより、前記コンバータ（ＣＯＮＶ＿ｋ）と前記次のコンバータ（ＣＯＮＶ＿ｋ＋１）との間の待ち時間（ｌａｔ_{ｃｏｎｖ＿ｋ－＞ｃｏｎｖ＿ｋ＋１}）を特定するように構成された第３のモジュール（ＭＯＤ３）と、
   を備え、
   前記制御ユニット（ＵＣ）は、各コンバータ（ＣＯＮＶ＿ｋ）の前記内部同期信号（ｉｎｔｅｒｎａｌ＿ｓｙｎｃ＿ｋ）に適用される内部オフセット（Δ_{ＣＯＮＶ＿ｋ}）を計算するように更に構成され、前記内部オフセット（Δ_{ＣＯＮＶ＿ｋ}）は、前記特定された待ち時間の少なくとも一部の関数として特定される、システム。
10. 前記制御ユニット（ＵＣ）は、ｋ＝Ｎ－１から開始して以下の関係：
    Δ_{ＣＯＮＶ＿ｋ}＝１／２^＊ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}＋Δ_{ＣＯＮＶ＿ｋ＋１}
    により、ランクｋ（ｋ＝１，・・・，Ｎ－１）の前記コンバータの前記内部オフセットΔ_{ＣＯＮＶ＿ｋ}を計算するように構成され、式中、ｌａｔ_{ＣＯＮＶ＿ｋ－＞ＣＯＮＶ＿ｋ＋１}は、ランクｋの前記コンバータとランクｋ＋１の前記コンバータとの間の前記待ち時間に対応し、
    Δ_{ＣＯＮＶ＿Ｎ}＝０である、請求項９に記載のシステム。

Images