JP2023512830A - 発光素子を有するユニットピクセル、ピクセルモジュール及びディスプレイ装置 - Google Patents

発光素子を有するユニットピクセル、ピクセルモジュール及びディスプレイ装置 Download PDF

Info

Publication number
JP2023512830A
JP2023512830A JP2022548129A JP2022548129A JP2023512830A JP 2023512830 A JP2023512830 A JP 2023512830A JP 2022548129 A JP2022548129 A JP 2022548129A JP 2022548129 A JP2022548129 A JP 2022548129A JP 2023512830 A JP2023512830 A JP 2023512830A
Authority
JP
Japan
Prior art keywords
light emitting
layer
transparent substrate
light
pixel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022548129A
Other languages
English (en)
Inventor
ナムグ・チャ
サンミン・キム
ジュンファン・アン
ジェヒ・リム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seoul Viosys Co Ltd
Original Assignee
Seoul Viosys Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seoul Viosys Co Ltd filed Critical Seoul Viosys Co Ltd
Publication of JP2023512830A publication Critical patent/JP2023512830A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322—Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本開示の一実施例に係るユニットピクセルは、透明基板；前記透明基板上に整列された複数の発光素子；及び前記各発光素子と前記透明基板との間に配置され、前記各発光素子から放出された光を透過させる接着層；を含み、前記透明基板は、前記各発光素子と対面する面に凹凸パターンを有する。

Description

例示的な各実施例は、発光素子を有するユニットピクセル及びそれを有するディスプレイ装置に関し、特に、各発光素子の指向角を均一にすることができるユニットピクセル及びそれを有するディスプレイ装置に関する。
発光素子は、無機光源である発光ダイオードを用いた半導体素子であり、ディスプレイ装置、車両用ランプ、一般照明などの多くの分野に多様に用いられている。発光ダイオードは、寿命が長く、消費電力が低く、応答速度が速いという長所を有するので、既存の光源に迅速に取って代わっている。
一方、従来の発光ダイオードは、ディスプレイ装置でバックライト光源として主に使用されたが、近年、発光ダイオードを用いて直接イメージを具現するディスプレイ装置が開発されている。このようなディスプレイは、マイクロＬＥＤディスプレイと称することもある。
ディスプレイ装置は、一般に、青色、緑色及び赤色の混合色を用いて多様な色相を具現する。ディスプレイ装置は、多様なイメージを具現するために複数のピクセルを含み、各ピクセルは、青色、緑色及び赤色のサブピクセルを備えている。これらのサブピクセルの色相を通じて特定のピクセルの色相が決定され、これらのピクセルの組み合わせによってイメージが具現される。
マイクロＬＥＤディスプレイの場合、各サブピクセルに対応してマイクロＬＥＤが２次元平面上に配列され、これによって、一つの基板上に多くの数のマイクロＬＥＤが配置される必要がある。ところが、マイクロＬＥＤのサイズは、例えば、２００マイクロ以下、さらに、１００マイクロ以下と非常に小さく、このような小さいサイズのために多様な問題が発生する。特に、小さいサイズの発光ダイオードをハンドリングすることは難しいので、ディスプレイ用パネル上に発光ダイオードを直接実装することが容易でない。
また、サブピクセルの色の組み合わせによって多様な色が具現されるので、各サブピクセルから放出される光の指向角が互いに異なる場合、ディスプレイのイメージを見る角度によって色相が変わるという問題がある。例えば、赤色光の指向角が大きく、青色光及び緑色光の指向角が小さい場合、これらの組み合わせによって白色光のイメージを具現するとき、垂直方向で白色光が具現されたとしても、見る角度によって赤色光が優勢なイメージが観察される。
例示的な各実施例は、回路基板の実装に適したユニットピクセル及びそれを有するディスプレイ装置を提供する。
例示的な各実施例は、各サブピクセルから放出される光の指向角が均一なユニットピクセル及びそれを有するディスプレイ装置を提供する。
例示的な実施例は、ユニットピクセルを提供するが、このユニットピクセルは、透明基板；前記透明基板上に整列された複数の発光素子；及び前記各発光素子と前記透明基板との間に配置され、前記各発光素子から放出された光を透過させる光学層；を含み、前記透明基板は、前記各発光素子と対面する面に凹凸パターンを有する。
例示的な実施例は、ピクセルモジュールを提供するが、このピクセルモジュールは、回路基板；前記回路基板上に配置された複数のユニットピクセル；及び前記複数のユニットピクセルを覆うカバー層；を含み、前記複数のユニットピクセルのそれぞれは、透明基板；前記透明基板上に整列された複数の発光素子；及び前記各発光素子と前記透明基板との間に配置され、前記各発光素子から放出された光を透過させる光学層；を含み、前記透明基板は、前記各発光素子と対面する面に凹凸パターンを有する。
例示的な実施例は、ディスプレイ装置を提供するが、このディスプレイ装置は、パネル基板；及び前記パネル基板上に配列された複数のピクセルモジュール；を含み、前記複数のピクセルモジュールのそれぞれは、回路基板、前記回路基板上に配置された複数のユニットピクセル、及び前記複数のユニットピクセルを覆うカバー層を含み、前記複数のユニットピクセルのそれぞれは、透明基板；前記透明基板上に整列された複数の発光素子；及び前記各発光素子と前記透明基板との間に配置され、前記各発光素子から放出された光を透過させる光学層；を含み、前記透明基板は、前記各発光素子と対面する面に凹凸パターンを有する。
一実施例に係るディスプレイ装置を説明するための概略的な平面図である。 一実施例に係る発光素子を説明するための概略的な平面図である。 図２ＡのＡ－Ａ線に沿って切り取られた概略的な断面図である。 一実施例に係るユニットピクセルを説明するための概略的な平面図である。 図３ＡのＢ－Ｂ線に沿って切り取られた概略的な断面図である。 一実施例に係るピクセルモジュールを説明するための概略的な平面図である。 図４ＡのＣ－Ｃ線に沿って切り取られた概略的な断面図である。 一実施例に係るピクセルモジュールを説明するための概略的な背面図である。 一実施例に係るピクセルモジュールを説明するための概略的な回路図である。 一実施例に係るピクセルモジュールを説明するための概略的な回路図である。 図５Ａ～図５Ｋは、一実施例に係る各発光素子を転写する方法を説明するための概略的な断面図である。 図６Ａ～図６Ｌは、一実施例に係る各発光素子を転写する方法を説明するための概略的な断面図である。 図７Ａ～図７Ｋは、一実施例に係る各発光素子を転写する方法を説明するための概略的な断面図である。 一実施例に係るユニットピクセルを説明するための概略的な断面図である。 一実施例に係るピクセルモジュールを説明するための概略的な断面図である。 一実施例に係るユニットピクセルを説明するための概略的な断面図である。 図１１Ａ～図１１Ｇは、多様な形態の窓を説明するための概略的な平面図である。 透明基板の凹凸パターンの有無による光の指向角特性を説明するためのグラフである。
以下、添付の各図面を参照して本開示の各実施例を詳細に説明する。次に紹介する各実施例は、本開示の属する技術分野の通常の技術者に本開示の思想を十分に伝達するために例として提供されるものである。したがって、本開示は、以下で説明する各実施例に限定されなく、他の形態で具体化されることも可能である。そして、各図面において、構成要素の幅、長さ、厚さなどは、便宜のために誇張して表現する場合がある。また、一つの構成要素が他の構成要素の「上部に」又は「上に」あると記載した場合、各部分が他の部分の「直上部」又は「直上」にある場合のみならず、各構成要素と他の構成要素との間に更に他の構成要素が介在した場合も含む。明細書全体にわたって同一の参照番号は、同一の構成要素を示す。
例示的な実施例に係るユニットピクセルは、透明基板；前記透明基板上に整列された複数の発光素子；及び前記各発光素子と前記透明基板との間に配置され、前記各発光素子から放出された光を透過させる光学層；を含み、前記透明基板は、前記各発光素子と対面する面に凹凸パターンを有する。
前記凹凸パターンにより、各発光素子から放出される光の指向角を均一にすることができる。前記凹凸パターンは、前記各発光素子から放出される光の指向角を増加させることができる。
前記複数の発光素子は、それぞれ前記透明基板と対面する面にラフネスを有することができる。前記ラフネスは、発光素子と接着層との間の屈折率差に起因した内部全反射を減少させ、発光素子の光抽出効率を改善する。
前記複数の発光素子は、互いに異なる色相の光を放出する少なくとも３個の発光素子を含むことができ、前記少なくとも３個の発光素子は一列に配列されてもよい。
前記光学層は、光学的に透明な材料であれば特に限定されなく、気体、液体又は固体であってもよい。一実施例において、前記各発光素子は、スペーサーなどの結合器によって前記透明基板に結合されてもよく、前記各発光素子と前記透明基板との間の領域は気体又は液体で充填されてもよい。よって、前記光学層は、光に透明な気体又は液体で形成され得る。
一実施例において、前記光学層は接着層であってもよい。前記各発光素子は、前記接着層によって前記透明基板に付着してもよい。
さらに、前記ユニットピクセルは、前記発光素子を覆い、前記接着層に接着された段差調節層；及び前記段差調節層上に配置され、前記各発光素子に電気的に接続された各接続層；をさらに含むことができる。
一実施例において、前記複数の発光素子は、赤色、緑色及び青色の光を放出する各発光素子を含むことができる。
前記複数の発光素子のそれぞれは、第１導電型半導体層、第２導電型半導体層、及び前記第１導電型半導体層と第２導電型半導体層との間に介在した活性層を含む発光構造体；及び前記発光構造体上に配置された第１電極パッド及び第２電極パッド；を含むことができ、前記段差調節層は、前記第１及び第２電極パッドを露出させる各開口部を有し、前記各接続層は、前記段差調節層の各開口部を介して前記第１及び第２電極パッドに電気的に接続されてもよい。
前記ユニットピクセルは、前記段差調節層及び各接触層を覆う保護層をさらに含むことができ、前記保護層は、前記接触層上に位置する各開口部を有することができる。
さらに、前記発光素子は、前記保護層の各開口部内に配置された各バンプをさらに含むことができ、前記各バンプは、それぞれ前記各接触層に電気的に接続されてもよい。
前記発光素子は、前記光学層と前記透明基板との間に配置された光遮断層をさらに含むことができ、前記光遮断層は、前記各発光素子で生成された光を透過させるように構成された各窓を有することができる。
一実施例において、前記各窓のうち少なくとも一つは、前記各発光素子が配列された方向に対して垂直な方向に延長された延長部を有することができる。
前記延長部により、対応する発光素子から放出された光の指向角を増加させることができる。
一実施例において、前記窓は、対角線方向に延長された延長部を有することができる。
一実施例において、各発光素子ごとに複数個の窓が対応して配置されてもよい。
一実施例において、前記透明基板の凹凸パターンは、前記透明基板の一面全体に形成されてもよい。他の実施例において、前記透明基板の凹凸パターンは、前記各窓に対応して配置されてもよい。
例示的な実施例に係るピクセルモジュールは、回路基板；及び前記回路基板上に配置された複数のユニットピクセル；を含み、前記複数のユニットピクセルのそれぞれは、透明基板；前記透明基板上に整列された複数の発光素子；及び前記各発光素子と前記透明基板との間に配置され、前記各発光素子から放出された光を透過させる光学層；を含み、前記透明基板は、前記各発光素子と対面する面に凹凸パターンを有する。
前記複数の発光素子は、それぞれ前記透明基板と対面する面にラフネスを有することができる。
また、前記ユニットピクセルは、前記光学層と前記透明基板との間に配置された光遮断層をさらに含むことができ、前記光遮断層は、前記各発光素子で生成された光を透過させるように構成された各窓を有することができる。
一実施例において、前記透明基板の凹凸パターンは、前記各窓に対応して配置されてもよい。
一実施例において、前記光学層は接着層であってもよい。
さらに、前記ユニットピクセルは、前記発光素子を覆い、前記接着層に接着された段差調節層；前記段差調節層上に配置され、前記各発光素子に電気的に接続された各接続層；及び前記段差調節層及び各接触層を覆う保護層；をさらに含むことができる。さらに、前記保護層は、前記接触層上に位置する各開口部を有することができる。
前記複数の発光素子は、互いに異なる色相の光を放出する少なくとも３個の発光素子を含むことができ、前記少なくとも３個の発光素子は一列に配列されてもよい。
例示的な実施例に係るディスプレイ装置は、パネル基板；及び前記パネル基板上に配列された複数のピクセルモジュール；を含み、前記複数のピクセルモジュールのそれぞれは、回路基板、及び前記回路基板上に配置された複数のユニットピクセルを含み、前記複数のユニットピクセルのそれぞれは、透明基板；前記透明基板上に整列された複数の発光素子；及び前記各発光素子と前記透明基板との間に配置され、前記各発光素子から放出された光を透過させる光学層；を含み、前記透明基板は、前記各発光素子と対面する面に凹凸パターンを有する。
以下、添付の各図面を参照して本開示の実施例をより詳細に説明する。
図１は、本開示の一実施例に係るディスプレイ装置を説明するための概略的な平面図である。
図１を参照すると、ディスプレイ装置１００００は、パネル基板２１００、及び複数のピクセルモジュール１０００を含む。
ディスプレイ装置１００００は、特に限定されないが、マイクロＬＥＤ ＴＶ、スマートウォッチ、ＶＲヘッドセットなどのＶＲディスプレイ装置、又は拡張現実メガネなどのＡＲディスプレイ装置を含むことができる。
パネル基板２１００は、受動マトリックス駆動又は能動マトリックス駆動のための回路を含むことができる。一実施例において、パネル基板２１００は、内部に配線及び抵抗を含むことができ、他の実施例において、パネル基板２１００は、配線、トランジスタ及びキャパシタを含むことができる。また、パネル基板２１００は、配置された回路に電気的に接続できる各パッドを上面に有することができる。
複数のピクセルモジュール１０００がパネル基板２１００上に整列される。各ピクセルモジュール１０００は、回路基板１００１、及び回路基板１００１上に配置された複数のユニットピクセル１００を含むことができる。
また、各ユニットピクセル１００は、複数の発光素子１０ａ、１０ｂ、１０ｃを含む。各発光素子１０ａ、１０ｂ、１０ｃは、互いに異なる色相の光を放出することができる。各ユニットピクセル１００内の各発光素子１０ａ、１０ｂ、１０ｃは、図１に示したように一列に配列されてもよい。一実施例において、各発光素子１０ａ、１０ｂ、１０ｃは、イメージが具現されるディスプレイ画面に対して垂直方向に配列されてもよい。しかし、本開示がこれに限定されることはなく、各発光素子１０ａ、１０ｂ、１０ｃは、イメージが具現されるディスプレイ画面に対して水平方向に配列されてもよい。
以下では、ディスプレイ装置１００００内に配置された各発光素子１０ａ、１０ｂ、１０ｃ、ユニットピクセル１００及びピクセルモジュール１０００の順にディスプレイ装置１００００の各構成要素を詳細に説明する。
まず、図２Ａは、本開示の一実施例に係る発光素子１０ａを説明するための概略的な平面図で、図２Ｂは、図２ＡのＡ－Ａ線に沿って切り取られた概略的な断面図である。ここで、発光素子１０ａを例に挙げて説明するが、各発光素子１０ｂ、１０ｃも類似する構造を有するので、互いに重複する説明は省略する。
図２Ａ及び図２Ｂを参照すると、発光素子１０ａは、第１導電型半導体層２１、活性層２３、及び第２導電型半導体層２５を含む発光構造体を含む。また、発光素子１０ａは、オーミック接触層２７、絶縁層２９、第１電極パッド３１、及び第２電極パッド３３を含むことができる。
発光構造体、すなわち、第１導電型半導体層２１、活性層２３及び第２導電型半導体層２５は基板上に成長してもよい。前記基板は、窒化ガリウム基板、ＧａＡｓ基板、Ｓｉ基板、サファイア基板、特に、パターニングされたサファイア基板などの半導体成長用に使用され得る多様な基板であり得る。成長基板は、各半導体層から機械的研磨、レーザーリフトオフ、ケミカルリフトオフなどの技術を用いて分離されてもよい。ただし、本発明がこれに限定されるのではなく、基板の一部が残留し、第１導電型半導体層２１の少なくとも一部を構成することもできる。
一実施例において、赤色光を放出する発光素子１０ａの場合、各半導体層は、ヒ化アルミニウムガリウム（ａｌｕｍｉｎｕｍ ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ、ＡｌＧａＡｓ）、ヒ化リン化ガリウム（ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ ｐｈｏｓｐｈｉｄｅ、ＧａＡｓＰ）、リン化アルミニウムガリウムインジウム（ａｌｕｍｉｎｕｍ ｇａｌｌｉｕｍ ｉｎｄｉｕｍ ｐｈｏｓｐｈｉｄｅ、ＡｌＧａＩｎＰ）、又はリン化ガリウム（ｇａｌｌｉｕｍ ｐｈｏｓｐｈｉｄｅ、ＧａＰ）を含むことができる。
緑色光を放出する発光素子１０ｂの場合、各半導体層は、窒化インジウムガリウム（ＩｎＧａＮ）、窒化ガリウム（ＧａＮ）、リン化ガリウム（ＧａＰ）、リン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＰ）、又はリン化アルミニウムガリウム（ＡｌＧａＰ）を含むことができる。
一実施例において、青色光を放出する発光素子１０ｃの場合、半導体層は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、又はセレン化亜鉛（ｚｉｎｃ ｓｅｌｅｎｉｄｅ、ＺｎＳｅ）を含むことができる。
第１導電型と第２導電型は、互いに反対の極性であり、第１導電型がｎ型である場合、第２導電型はｐ型になり、第２導電型がｐ型である場合、第２導電型はｎ型になる。
第１導電型半導体層２１、活性層２３及び第２導電型半導体層２５は、金属有機化学気相成長法（ＭＯＣＶＤ）などの公知の方法を用いてチャンバー内で基板上に成長してもよい。また、第１導電型半導体層２１はｎ型不純物（例えば、Ｓｉ、Ｇｅ、Ｓｎ）を含み、第２導電型半導体層２５はｐ型不純物（例えば、Ｍｇ、Ｓｒ、Ｂａ）を含む。一実施例において、第１導電型半導体層２１は、ドーパントとしてＳｉを含むＧａＮ又はＡｌＧａＮを含むことができ、第２導電型半導体層２５は、ドーパントとしてＭｇを含むＧａＮ又はＡｌＧａＮを含むことができる。
図面において、第１導電型半導体層２１及び第２導電型半導体層２５がそれぞれ単一層であることを示すが、これらの層は、多重層であってもよく、超格子層を含んでもよい。活性層２３は、単一量子井戸構造又は多重量子井戸構造を含むことができ、所望の波長を放出するように窒化物系半導体の組成比が調節される。例えば、活性層２３は、青色光、緑色光、赤色光又は紫外線を放出することができる。
第２導電型半導体層２５及び活性層２３は、メサＭ構造を有して第１導電型半導体層２１上に配置されてもよい。メサＭは、第２導電型半導体層２５及び活性層２３を含み、図２Ｂに示したように、第１導電型半導体層２１の一部を含むこともできる。メサＭは、第１導電型半導体層２１の一部の領域上に位置し、メサＭの周囲に第１導電型半導体層２１の上面が露出してもよい。
一方、前記第１導電型半導体層２１は、表面テクスチャリングによるラフネス２１ｐを有することができる。表面テクスチャリングは、例えば、乾式又は湿式エッチング工程を用いたパターニングによって行われてもよい。例えば、コーン形状の各突出部が形成されてもよく、コーンの高さは２μｍ乃至３μｍ、コーンの間隔は１．５μｍ乃至２μｍ、コーンの底直径は約３μｍ乃至５μｍであってもよい。また、コーンは截頭型であってもよく、この場合、コーンの上面直径は約２μｍ乃至３μｍであってもよい。第１導電型半導体層２１の表面にラフネスを形成することによって内部全反射を減少させ、光抽出効率を増加させることができる。第１乃至第３発光素子１０ａ、１０ｂ、１０ｃのいずれにも、第１導電型半導体層に表面テクスチャリングが行われ得るが、これに限定されなく、一部の発光素子には、表面テクスチャリングが行われなくてもよい。
また、前記メサＭは、第１導電型半導体層２１を露出させる貫通ホール２５ａを有することができる。貫通ホール２５ａは、メサＭの一側縁部近くに配置されてもよいが、これに限定されなく、メサＭの中央に配置されてもよい。
オーミック接触層２７は、第２導電型半導体層２５上に配置され、第２導電型半導体層２５にオーミック接触する。オーミック接触層２７は、単一層又は多重層で形成されてもよく、透明導電性酸化膜又は金属膜で形成されてもよい。透明導電性酸化膜としては、例えば、ＩＴＯ又はＺｎＯなどを例に挙げることができ、金属膜としては、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ａｕなどの金属及びこれらの合金を例に挙げることができる。
絶縁層２９は、メサＭ及びオーミック接触層２７を覆う。さらに、絶縁層２９は、メサＭの周囲に露出した第１導電型半導体層２１の上面及び側面を覆うことができる。一方、絶縁層２９は、オーミック接触層２７を露出させる開口部２９ａ、及び貫通ホール２５ａ内で第１導電型半導体層２１を露出させる開口部２９ｂを有することができる。絶縁層２９は、シリコン酸化膜又はシリコン窒化膜の単一層又は多重層で形成されてもよい。また、絶縁層２９は、分布ブラッグ反射器などの絶縁反射器を含むこともできる。
第１電極パッド３１及び第２電極パッド３３は絶縁層２９上に配置される。第２電極パッド３３は、開口部２９ａを介してオーミック接触層２７に電気的に接続してもよく、第１電極パッド３１は、開口部２９ｂを介して第１導電型半導体層２１に電気的に接続してもよい。
第１及び／又は第２電極パッド３１、３３は、単一層又は多重層金属で形成されてもよい。第１及び／又は第２電極パッド３１、３３の材料としては、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ａｕなどの金属及びこれらの合金などが使用されてもよい。
本開示の一実施例に係る発光素子１０ａを図面と共に簡略に説明したが、発光素子１０ａは、上述した層以外にも、付加的な機能を有する層をさらに含むことができる。例えば、光を反射させる反射層、特定の構成要素を絶縁するための追加絶縁層、ソルダーの拡散を防止するソルダー防止層などの多様な層がさらに含まれてもよい。
また、フリップチップタイプの発光素子を形成するにおいて、多様な形態でメサを形成することができ、第１及び第２電極パッド３１、３３の位置や形状も多様に変更され得る。また、オーミック接触層２７は省略されてもよく、第２電極パッド３３が第２導電型半導体層２５に直接接触することもできる。また、第１電極パッド３１が第１導電型半導体層２１に直接接続することを示したが、まず、貫通ホール２５ａに露出した第１導電型半導体層２１上にコンタクト層が形成され、第１電極パッド３１が前記コンタクト層に接続することもできる。
図３Ａは、本開示の一実施例に係るユニットピクセル１００を説明するための概略的な平面図で、図３Ｂは、図３ＡのＢ－Ｂ線に沿って切り取られた概略的な断面図である。
図３Ａ及び図３Ｂを参照すると、ユニットピクセル１００は、透明基板１２１、第１乃至第３発光素子１０ａ、１０ｂ、１０ｃ、光遮断層１２３、接着層１２５、段差調節層１２７、各接続層１２９ａ、１２９ｂ、１２９ｃ、１２９ｄ、各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄ、及び保護層１３１を含むことができる。
ユニットピクセル１００は、第１乃至第３発光素子１０ａ、１０ｂ、１０ｃを含み、一つのピクセルを提供する。第１乃至第３発光素子１０ａ、１０ｂ、１０ｃは、互いに異なる色相の光を放出し、これらはそれぞれサブピクセルに対応する。
透明基板１２１は、ＰＥＴ、ガラス基板、クォーツ、サファイア基板などの光透過性基板である。透明基板１２１は、ディスプレイ装置（図１の１００００）の光放出面に配置され、各発光素子１０ａ、１０ｂ、１０ｃから放出された光は、透明基板１２１を介して外部に放出される。透明基板１２１は、各発光素子１０ａ、１０ｂ、１０ｃと対面する面に凹凸パターン１２１ｐを含むことができる。凹凸パターン１２１ｐは、各発光素子１０ａ、１０ｂ、１０ｃから放出された光を散乱させ、指向角を増加させる。また、互いに異なる指向角特性を有する各発光素子１０ａ、１０ｂ、１０ｃから放出された光は、前記凹凸パターン１２１ｐによって均一な指向角で放出させることができる。これによって、見る角度によって色差が発生することを防止することができる。
凹凸パターン１２１ｐは、規則的であってもよく、不規則的であってもよい。凹凸パターン１２１ｐは、例えば、３μｍのピッチ、２．８μｍの直径、及び１．８μｍの高さを有することができる。凹凸パターン１２１ｐは、一般にパターニングされたサファイア基板に適用されるパターンであってもよいが、これに限定されない。
また、透明基板１２１は、反射防止コーティングを含むことができ、又は、グレア防止層を含んだり、グレア防止処理が施されたものであってもよい。透明基板１２１は、例えば、５０μｍ～３００μｍの厚さを有することができる。
透明基板１２１が光放出面に配置されるので、透明基板１２１は回路を含まない。しかし、本開示がこれに限定されることはなく、透明基板１２１は回路を含むこともできる。
一方、一つの透明基板１２１に一つのユニットピクセル１００が形成されたことを示すが、一つの透明基板１２１に複数のユニットピクセル１００が形成されてもよい。
光遮断層１２３は、カーボンブラックのように光を吸収する吸収物質を含むことができる。光吸収物質は、各発光素子１０ａ、１０ｂ、１０ｃで生成された光が透明基板１２１と各発光素子１０ａ、１０ｂ、１０ｃとの間の領域から側面側に漏れることを防止し、ディスプレイ装置のコントラストを向上させる。
光遮断層１２３は、各発光素子１０ａ、１０ｂ、１０ｃで生成された光が透明基板１２１に入射されるように光進行経路のための窓１２３ａを有することができ、このために、透明基板１２１上で透明基板１２１を露出させるようにパターニングされてもよい。窓１２３ａの幅は、発光素子の幅より狭くてもよいが、これに限定されなく、発光素子の幅より大きいかそれと同じであってもよい。
また、光遮断層１２３の窓１２３ａは、各発光素子１０ａ、１０ｂ、１０ｃの整列位置を定義する。よって、各発光素子１０ａ、１０ｂ、１０ｃの整列位置を定義するための別途の整列マーカーを省略することができる。しかし、本開示がこれに限定されることはなく、各発光素子１０ａ、１０ｂ、１０ｃを整列するための位置を提供するために、各整列マーカーが透明基板１２１上に又は光遮断層１２３や接着層１２５上に提供されてもよい。
光遮断層１２３に形成された窓１２３ａの形状によって、各発光素子１０ａ、１０ｂ、１０ｃから放出される光の指向角を調節することができる。これに対しては、図１１Ａ乃至図１１Ｆを参照して後で詳細に説明する。
接着層１２５は透明基板１２１上に付着する。接着層１２５は、光遮断層１２３を覆うことができる。接着層１２５は、透明基板１２１の前面上に付着してもよいが、これに限定されなく、透明基板１２１の縁部付近の領域を露出させるように一部の領域に付着してもよい。接着層１２５は、各発光素子１０ａ、１０ｂ、１０ｃを透明基板１２１に付着させるために使用される。接着層１２５は、光遮断層１２３に形成された窓を充填することができる。
接着層１２５は、光透過性層で形成されてもよく、各発光素子１０ａ、１０ｂ、１０ｃから放出された光を透過させる。接着層１２５は、有機接着剤を用いて形成されてもよい。例えば、接着層１２５は、透明エポキシを用いて形成されてもよい。また、接着層１２５は、光を拡散させるために、ＳｉＯ２、ＴｉＯ２、ＺｎＯなどの拡散物質（ｄｉｆｆｕｓｅｒ）を含むことができる。光拡散物質は、各発光素子１０ａ、１０ｂ、１０ｃが光放出面から観察されることを防止する。
一方、第１乃至第３発光素子１０ａ、１０ｂ、１０ｃが透明基板１２１上に配置される。第１乃至第３発光素子１０ａ、１０ｂ、１０ｃは、接着層１２５によって透明基板１２１に付着してもよい。第１乃至第３発光素子１０ａ、１０ｂ、１０ｃは、光遮断層１２３の各窓１２３ａに対応して配置されてもよい。光遮断層１２３が省略された場合、各整列マーカーが各発光素子１０ａ、１０ｂ、１０ｃの整列位置を提供するために追加されてもよい。
第１乃至第３発光素子１０ａ、１０ｂ、１０ｃは、例えば、赤色発光素子、緑色発光素子、及び青色発光素子であってもよい。第１乃至第３発光素子１０ａ、１０ｂ、１０ｃのそれぞれの具体的な構成は、既に図２Ａ及び図２Ｂを参照して説明した通りであるので、これについての詳細な説明は省略する。
第１乃至第３発光素子１０ａ、１０ｂ、１０ｃは、図３Ａに示したように、一列に配列されてもよい。特に、透明基板１２１がサファイア基板である場合、サファイア基板は、切断方向に沿って結晶面によってきれいな切断面（例えば、ｍ面）と、そうでない切断面（例えば、ａ面）とを含むことができる。例えば、四角形の形状に切断される場合、両側の二つの切断面（例えば、ｍ面）は、結晶面に沿ってきれいに切断されてもよく、これらの切断面に対して垂直に配置された他の二つの切断面（例えば、ａ面）はそうでなくてもよい。この場合、サファイア基板１２１のきれいな切断面は、各発光素子１０ａ、１０ｂ、１０ｃの整列方向に沿って並んで配置されてもよい。例えば、図３Ａでは、きれいな切断面（例えば、ｍ面）が上下に配置され、他の二つの切断面（例えば、ａ面）が左右に配置されてもよい。
第１乃至第３発光素子１０ａ、１０ｂ、１０ｃは、既に図２Ａ及び図２Ｂを参照して説明した通りであるが、これに限定されなく、水平型又はフリップチップ構造の多様な発光素子が使用され得る。
段差調節層１２７は、第１乃至第３発光素子１０ａ、１０ｂ、１０ｃを覆う。段差調節層１２７は、各発光素子１０ａ、１０ｂ、１０ｃの第１及び第２電極パッド３１、３３を露出させる各開口部１２７ａを有する。段差調節層１２７は、各接続層１２９ａ、１２９ｂ、１２９ｃ、１２９ｄ及び各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄを形成するために要求される。特に、段差調節層１２７は、各バンプ１３３ａ、１３３ｂ、１３３ｃ１３３ｄが形成される位置の高さを均一化するために形成され得る。段差調節層１２７は、例えば、感光性ポリイミドで形成されてもよい。
段差調節層１２７は、接着層１２５の縁部で取り囲まれた領域内に配置されてもよいが、これに限定されない。例えば、段差調節層１２７は、接着層１２５の縁部を部分的に露出させるように形成されてもよい。
各接続層１２９ａ、１２９ｂ、１２９ｃ、１２９ｄは段差調節層１２７上に形成される。各接続層１２９ａ、１２９ｂ、１２９ｃ、１２９ｄは、段差調節層１２７の各開口部１２７ａを介して第１乃至第３発光素子１０ａ、１０ｂ、１０ｃの第１及び第２電極パッド３１、３３に接続することができる。
例えば、接続層１２９ａは、第１発光素子１０ａの第１導電型半導体層に電気的に接続し、接続層１２９ｂは、第２発光素子１０ｂの第１導電型半導体層に電気的に接続し、接続層１２９ｃは、第３発光素子１０ｃの第１導電型半導体層に電気的に接続することができ、接続層１２９ｄは、第１乃至第３発光素子１０ａ、１０ｂ、１０ｃの第２導電型半導体層に電気的に共通に接続することができる。各接続層１２９ａ、１２９ｂ、１２９ｃ、１２９ｄは、段差調節層１２７上に共に形成されてもよく、例えば、Ａｕを含むことができる。
各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄのそれぞれは、前記各接続層１２９ａ、１２９ｂ、１２９ｃ、１２９ｄ上に形成される。例えば、第１バンプ１３３ａは、接続層１２９ａを介して第１発光素子１０ａの第１導電型半導体層に電気的に接続されてもよく、第２バンプ１３３ｂは、接続層１２９ｂを介して第２発光素子１０ｂの第１導電型半導体層に電気的に接続されてもよく、第３バンプ１３３ｃは、接続層１２９ｃを介して第３発光素子１０ｃの第１導電型半導体層に電気的に接続されてもよい。一方、第４バンプ１３３ｄは、接続層１２９ｄを介して第１乃至第３発光素子１０ａ、１０ｂ、１０ｃの第２導電型半導体層に電気的に共通に接続されてもよい。各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄは、例えば、ＡｕＳｎ、ＳｎＡｇ、Ｓｎ、ＣｕＳｎ、ＣｕＮ、ＣｕＡｇ、Ｓｂ、Ｎｉ、Ｚｎ、Ｍｏ、Ｃｏ、ソルダーなどの金属及び／又は金属合金で形成されてもよい。
一方、保護層１３１は、各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄの側面を覆い、段差調節層１２７を覆うことができる。また、保護層１３１は、段差調節層１２７の周囲に露出した接着層１２５を覆うことができる。保護層１３１は、例えば、感光性ソルダーレジスト（ＰＳＲ）で形成されてもよく、よって、まず、保護層１３１を写真及び現像を通じてパターニングした後、各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄを形成することができる。このために、保護層１３１は、各接触層１２９ａ、１２９ｂ、１２９ｃ、１２９ｄを露出させる各開口部を有するように形成され、各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄが保護層１３１の各開口部内に形成されてもよい。各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄは省略されてもよい。
保護層１３１は、光の漏れを防止するために白色反射物質又は黒色エポキシなどの光吸収物質で形成されてもよい。
本実施例において、各発光素子１０ａ、１０ｂ、１０ｃが接着層１２５によって透明基板１２１に付着したことを説明するが、接着層１２５の代わりに、他の結合器（ｃｏｕｐｌｅｒ）を用いて各発光素子１０ａ、１０ｂ、１０ｃが透明基板１２１に結合されてもよい。例えば、各発光素子１０ａ、１０ｂ、１０ｃを各スペーサーを用いて透明基板１２１に結合させることができ、よって、各発光素子１０ａ、１０ｂ、１０ｃと透明基板１２１との間の領域に気体又は液体が充填され得る。これらの気体又は液体により、各発光素子１０ａ、１０ｂ、１０ｃから放出された光を透過させる光学層が形成されてもよい。上述した接着層１２５も光学層の一例である。ここで、光学層は、各発光素子１０ａ、１０ｂ、１０ｃとは異なる材料、例えば、気体、液体、又は固体で形成され、よって、各発光素子１０ａ、１０ｂ、１０ｃ内の各半導体層の材料と区別される。
図４Ａは、本開示の一実施例に係るピクセルモジュール１０００を説明するための概略的な平面図で、図４Ｂは、図４ＡのＣ－Ｃ線に沿って切り取られた概略的な断面図で、図４Ｃは、ピクセルモジュール１０００の背面図で、図４Ｄは、ピクセルモジュール１０００の回路図である。
図４Ａ及び図４Ｂを参照すると、ピクセルモジュール１０００は、回路基板１００１、及び回路基板１００１上に配列された各ユニットピクセル１００を含む。さらに、ピクセルモジュール１０００は、各ユニットピクセル１００を覆うカバー層１０１０をさらに含むことができる。
回路基板１００１は、パネル基板２１００と各発光素子１０ａ、１０ｂ、１０ｃとを電気的に連結するための回路を有することができる。回路基板１００１内の回路は多層構造で形成されてもよい。また、回路基板１００１は、各発光素子１０ａ、１０ｂ、１０ｃを受動マトリックス駆動方式で駆動するための受動回路、又は能動マトリックス駆動方式で駆動するための能動回路を含むこともできる。回路基板１００１は、表面に露出した各パッド１００３を含むことができる。各パッド１００３は、その上に実装される各ユニットピクセル１００内の各バンプに対応して配列されてもよい。
各ユニットピクセル１００の具体的な構成は、図３Ａ及び図３Ｂを参照して説明した通りであるので、重複を避けるために、それについての詳細な説明は省略する。各ユニットピクセル１００は、回路基板１００１上に整列されてもよい。各ユニットピクセル１００は、図４Ａに示したように２×２行列で配列されてもよいが、これに限定されなく、２×３、３×３、４×４、５×５などの多様な行列で配列され得る。
各ユニットピクセル１００は、ボンディング材１００５によって回路基板１００１にボンディングされる。例えば、ボンディング材１００５は、各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄを各パッド１００３にボンディングすることができる。各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄがソルダーで形成された場合、ボンディング材１００５は省略されてもよい。
カバー層１０１０は、複数のユニットピクセル１００を覆う。カバー層１０１０は、各ユニットピクセル１００の間の光干渉を防止し、ディスプレイ装置のコントラストを向上させることができる。
カバー層１０１０は、例えば、ＤＦＳＲ（ｄｒｙ－Ｆｉｌｍ ｔｙｐｅ ｓｏｌｄｅｒ ｒｅｓｉｓｔ）、ＰＳＲ（ｐｈｏｔｏｉｍａｇｅａｂｌｅ ｓｏｌｄｅｒ ｒｅｓｉｓｔ）、ＢＭ（ｂｌａｃｋ ｍａｔｅｒｉａｌ）又はエポキシモールディングコンパウンド（ＥＭＣ）などで形成されてもよい。カバー層１０１０は、例えば、ラミネーション、スピンコーティング、スリットコーティング、プリンティングなどの技術を用いて形成されてもよい。
図４Ａ及び図４Ｂに示した各ピクセルモジュール１０００を図１のパネル基板２１００上に実装することによってディスプレイ装置１００００が提供され得る。回路基板１００１は、各パッド１００３に連結された各底パッドを有する。各底パッドは、各パッド１００３に１対１で対応するように配置されてもよいが、共通接続を通じて各底パッドの個数を減少させることができる。これに対して、２×２行列で配列された各ユニットピクセル１００を有するピクセルモジュール１０００を、例えば、図４Ｃ及び図４Ｄを参照して説明する。
図４Ｃは、ピクセルモジュール１０００の背面図であって、回路基板１００１の各底パッドＣ１、Ｃ２、Ｒ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１及びＢ２を示している。ピクセルモジュール１０００が２×２行列で配列されるので、合計４個のピクセルモジュールが回路基板１００１上に配列される。また、各ピクセルモジュール１０００上に３個の発光素子１０ａ、１０ｂ、１０ｃが配置され、４個のバンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄが配置される。よって、回路基板１００１上には、４個のユニットピクセル１００の各バンプである１６個に該当する各パッド１００３が提供され得る。その一方で、各底パッドは、８個のみが配置されてもよく、これらの８個の底パッドがパネル基板２１００に連結され、それぞれの発光素子１０ａ、１０ｂ、１０ｃを個別に駆動することができる。
図４Ｄは、一実施例において、各発光素子１０ａ、１０ｂ、１０ｃが各底パッドＣ１、Ｃ２、Ｒ１、Ｒ２、Ｇ１、Ｇ２、Ｂ１及びＢ２に連結された概略的な回路図である。
図４Ｄを参照すると、底パッドＣ１は、左側列に配置された各発光素子１０ａ、１０ｂ、１０ｃの各カソードに共通に接続し、底パッドＣ２は、右側列に配置された各発光素子１０ａ、１０ｂ、１０ｃの各カソードに共通に接続する。
一方、上側行に配置された各ユニットピクセル１００において、第１発光素子１０ａの各アノードに底パッドＲ１が接続され、第２発光素子１０ｂの各アノードに底パッドＧ１が接続され、第３発光素子１０ｃの各アノードに底パッドＢ１が接続されてもよい。
また、下側行に配置された各ユニットピクセル１００において、第１発光素子１０ａの各アノードに底パッドＲ２が接続され、第２発光素子１０ｂの各アノードに底パッドＧ２が接続され、第３発光素子１０ｃの各アノードに底パッドＢ２が接続されてもよい。
ここで、各底パッドＲ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２は、それぞれ赤色、緑色及び青色発光素子に連結される各パッドを示すためのものである。ただし、赤色、緑色及び青色発光素子の配列が変更されてもよく、これによって、各底パッドＲ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２が連結される位置も変更され得る。例えば、図４Ｄの回路図は、第１発光素子１０ａが赤色発光素子で、第２発光素子１０ｂが緑色発光素子で、第３発光素子１０ｃが青色発光素子であると予想しながら各底パッドを示している。これと異なり、第１発光素子１０ａが青色発光素子であってもよく、第３発光素子１０ｃが赤色発光素子であってもよく、この場合、底パッドＲ１、Ｒ２と底パッドＢ１、Ｂ２の位置が互いに変わってもよい。
本実施例によると、各底パッドＣ１、Ｃ２が各列内の各発光素子の各カソードに共通に接続され、各底パッドＲ１、Ｇ１、Ｂ１、Ｒ２、Ｂ２、Ｇ２のそれぞれが二つの発光素子の各アノードに共通に接続されることによって、各底パッドの全体の個数を減少させながらも、それぞれの発光素子１０ａ、１０ｂ、１０ｃを独立的に駆動することができる。
一方、本実施例では、各底パッドＣ１、Ｃ２が各発光素子の各カソードに連結され、各底パッドＲ１、Ｇ１、Ｂ１、Ｒ２、Ｂ２、Ｇ２が各発光素子の各アノードに連結されたことを図示及び説明するが、図４Ｅに示したように、各底パッドＣ１、Ｃ２が各発光素子の各アノードに連結され、各底パッドＲ１、Ｇ１、Ｂ１、Ｒ２、Ｂ２、Ｇ２が各発光素子の各カソードに連結されてもよい。
ここでは、各ユニットピクセル１００が２×２行列で配列された場合のピクセルモジュール１０００に対して説明するが、各ユニットピクセル１００が３×３や５×５などの他の行列で配列された場合にも、共通接続回路を用いて各底パッドの個数を減少させることができる。
ピクセルモジュール１０００内の各発光素子１０ａ、１０ｂ、１０ｃは、パネル基板２１００上に配置された駆動ＩＣによって個別的に駆動してもよく、複数のピクセルモジュール１０００によってイメージが具現され得る。
図５Ａ乃至図５Ｋは、本開示の一実施例に係る発光素子の転写方法を説明するための概略的な断面図である。
図５Ａを参照すると、基板５１上に発光素子１０が形成される。基板５１は、発光素子１０を成長させるための基板であってもよい。基板５１は、例えば、ＡｌＩｎＧａＮ系列の半導体層を成長させるためのサファイア基板やＧａＮ基板、又はＡｌＩｎＧａＰ系列の各半導体層を成長させるためのＧａＡｓ基板であってもよい。例えば、発光素子１０が青色発光素子や緑色発光素子である場合は、サファイア基板又はＧａＮ基板が用いられてもよく、発光素子１０が赤色発光素子である場合は、ＧａＡｓ基板が用いられてもよい。
図５Ｂを参照すると、基板５１上に複数の発光素子１０を覆うように第１マスク層５３が形成される。第１マスク層５３は、複数の発光素子１０を完全に覆うように形成され、各発光素子１０の上面に所定の厚さを有するように形成されてもよい。
図５Ｃを参照すると、第１マスク層５３に複数のホールＨを形成する。複数のホールＨは、それぞれ複数の発光素子１０の上部に形成されてもよく、各発光素子１０上に少なくとも一つのホールＨが形成されてもよい。本実施例において、各発光素子１０に３個のホールＨが形成され、３個のホールＨは、各発光素子１０が配列された少なくとも一つの方向に対して非対称に配置される。ここで、３個のホールＨは、図面において発光素子１０が配列された方向に垂直な方向に対して非対称に配置される。
第１マスク層５３は、感光性物質で形成されてもよく、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程を通じて複数のホールＨが形成されてもよい。複数のホールＨは、露光及び現像工程を通じて形成されてもよいが、必ずしもこれに限定されることはなく、エッチング工程を通じて形成されてもよい。複数のホールＨは、図示したように、三角形の形状に形成されてもよい。しかし、複数のホールＨが必ずしも３個に限定されることはない。
図５Ｄを参照すると、第１マスク層５３上に連結層５５を形成する。連結層５５は、第１マスク層５３に形成された複数のホールＨを充填しながら第１マスク層５３上に形成される。少なくとも一つのホールＨが各発光素子１０の上部に形成されるので、連結層５５は、発光素子１０の上部に形成された少なくとも一つのホールＨを介して発光素子１０に連結されてもよい。連結層５５を形成する間にホールＨを充填し、発光素子１０に連結される連結部５５ａが共に形成される。
連結層５５は、ＰＤＭＳ（ｐｏｌｙ ｄｉｍｅｔｈｙｌｐｏｌｙｓｉｌｏｘａｎｅ）、エポキシ（ｅｐｏｘｙ）、アクリル（ａｃｒｙｌ）、カラーポリイミド（ｃｏｌｏｒ ｐｏｌｙｉｍｉｄｅ）などの有機物で形成されてもよいが、これに限定されない。ここで、連結層５５は、光透過率が９０％以上であってもよく、屈折率は１．４乃至１．７であってもよい。
図５Ｅを参照すると、連結層５５の上部に第１臨時基板５７が結合される。第１臨時基板５７は、ＰＥＴ、ＰＥＮ、ＰＩシートなどのポリマー基板であってもよく、ガラス（Ｇｌａｓｓ）、ＰＣ、ＰＭＭＡなどの基板であってもよい。第１臨時基板５７が連結層５５の上部に結合されると、真空状態で連結層５５に生成され得る気泡を除去し、第１マスク層５３の融点より低い温度で連結層５５の硬化過程が行われ得る。この過程で第１臨時基板５７が連結層５５に結合されてもよい。
第１臨時基板５７が連結層５５に結合されると、図５Ｆのように、基板５１を各発光素子１０から除去する。基板５１は、レーザーリフトオフ工程や湿式エッチング工程を通じて除去することができる。例えば、基板５１がサファイア基板である場合は、レーザーリフトオフ工程又はケミカルリフトオフ工程で基板５１が除去されてもよく、基板５１がＧａＡｓ基板である場合は、湿式エッチング工程でＧａＡｓ基板が除去されてもよい。
図５Ｇを参照すると、基板５１が除去された状態で、第１マスク層５３を各発光素子１０から除去する。第１マスク層５３は、アセトン、専用ストリッパー（ｓｔｒｉｐｅｒ）、エッチングなどの方式を通じて除去することができる。第１マスク層５３が除去されることによって、図示したように、各発光素子１０は、少なくとも一つの連結部５５ａによって連結層５５に連結されて維持される。
このように第１マスク層５３が各発光素子１０から除去された後、図５Ｈを参照すると、各発光素子１０の下部に第２臨時基板５９を結合する。第２臨時基板５９は、ラバー（ｒｕｂｂｅｒ）やＵＶシートであってもよく、又はＰＥＴ、ＰＥＮ、ＰＩシートなどのポリマー基板や、ガラス（ｇｌａｓｓ）、ＰＣ、ＰＭＭＡなどの基板であってもよい。
第２臨時基板５９と各発光素子１０との結合が完了すると、図５Ｉに示したように、第２臨時基板５９を用いて各発光素子１０を連結層５５から分離する。各発光素子１０が結合された第２臨時基板５９に、第１臨時基板５７の反対方向、すなわち、下側方向に外力を加えることによって、各発光素子１０に連結された少なくとも一つの連結部５５ａが切断され、各発光素子１０が連結層５５から分離される。
第２臨時基板５９に加えられる外力は、図示したように、第２臨時基板５９の一側で連結層５５に対して垂直な方向に加えられてもよい。したがって、各発光素子１０に連結された少なくとも一つの連結部５５ａが第２臨時基板５９の一側から順次切れる方式で、各発光素子１０が連結層５５から分離され得る。
図５Ｊを参照すると、連結層５５から分離された各発光素子１０は、第２臨時基板５９上に所定の間隔を有して配置される。一方、各発光素子１０上には、連結部５５ａが切れながら残余物である連結チップ５５ｂが形成されてもよい。したがって、連結チップ５５ｂは連結層５５と同一の物質で形成され、外力によって連結部５５ａが切れながら形成されることによって、各連結チップ５５ｂの厚さは不規則的でありながら互いに異なり得る。
そして、図５Ｊ及び図５Ｋを参照すると、第２臨時基板５９上に配置された各発光素子１０のうち一部をピックアップ部７０を用いて他の基板に転写する。ピックアップ部７０は、例えば、エラストマースタンプを含むことができる。
ピックアップ部７０は、複数の発光素子１０のうち一部をピックアップして転写するが、透明基板１２１上に配置される間隔に合わせて各発光素子１０を選別的にピックアップする。それによって、図示したように、ピックアップ部７０は、隣接した各発光素子１０を共にピックアップせず、一定距離だけ離れた各発光素子１０を一度にピックアップする。ピックアップされる各発光素子１０の間隔は、各発光素子１０が転写される透明基板１２１内の各ピクセルの間隔によって変わり得る。
透明基板１２１上には、複数のユニットピクセル１００に対応するように各発光素子１０が配列された後、各ピクセル単位で透明基板１２１が切断されることによってユニットピクセル１００が形成され得る。よって、各発光素子１０は、各ユニットピクセル１００に対応するように透明基板１２１上に転写される。
ピックアップ部７０は、各ユニットピクセル１００の間隔に合わせて各発光素子１０をピックアップするが、一つのユニットピクセル１００に第１発光素子１０ａ、第２発光素子１０ｂ及び第３発光素子１０ｃのうち一つが配置されるようにピックアップすることができる。
本開示において、各発光素子１０は、第１及び第２電極パッド３１、３３が上部に配置された状態でピックアップされ、また、この状態で透明基板１２１上に転写されてもよい。これによって、発光構造体で生成された光が透明基板１２１を介して外部に放出され得る。他の実施例において、各発光素子１０が回路基板に実装されてもよく、この場合、第１及び第２電極パッド３１、３３が回路基板に向かって実装されてもよい。このために、ピックアップ部７０を用いて各発光素子１０を回路基板に実装する過程に追加の臨時基板が用いられてもよい。すなわち、まず、ピックアップ部７０を通じてピックアップされた各発光素子１０を追加の臨時基板上に各ユニットピクセル１００の間隔で配置することができる。その後、前記追加の臨時基板に配置された各発光素子１０を回路基板に一度に転写することができる。これによって、各発光素子１０は、第１及び第２電極パッド３１、３３が回路基板に接合されるように転写され得る。
図６Ａ乃至図６Ｌは、他の実施例に係る発光素子の転写方法を説明するための概略的な断面図である。
図６Ａを参照すると、基板５１上に発光素子１０が成長する。基板５１は、発光素子１０の各半導体層を成長させるための基板であってもよい。発光素子１０が青色発光素子や緑色発光素子である場合は、サファイア基板又はＧａＮ基板が用いられてもよく、発光素子１０が赤色発光素子である場合は、ＧａＡｓ基板が用いられてもよい。
図６Ｂを参照すると、基板５１上に複数の発光素子１０を覆うように第１マスク層５３が形成される。第１マスク層５３は、複数の発光素子１０を全て覆うように形成され、各発光素子１０の上面に所定の厚さを有するように形成されてもよい。
続いて、図６Ｃを参照すると、第１マスク層５３に複数のホールＨが形成される。各発光素子１０上に少なくとも一つのホールＨが形成されてもよい。本開示において、各発光素子１０上に３個のホールＨが形成され、３個のホールＨは、各発光素子１０が配列された少なくとも一つの方向に対して非対称に配置される。ここで、３個のホールＨは、図面において各発光素子１０が配列された方向に垂直な方向に対して非対称に配置される。
第１マスク層５３は、感光性物質で形成されてもよく、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程を通じて複数のホールＨが形成されてもよい。例えば、各ホールＨは、写真及び現像工程を通じて形成されてもよいが、これに限定されなく、エッチング工程を通じて形成されてもよい。複数のホールＨは、図示したように、三角形の形状に形成されてもよい。
図６Ｄを参照すると、第１マスク層５３上に連結層５５が形成される。連結層５５は、第１マスク層５３に形成された複数のホールＨを充填しながら第１マスク層５３上に形成される。複数のホールＨがそれぞれ発光素子１０の上部に形成されるので、連結層５５は、発光素子１０の上部に形成された少なくとも一つのホールＨを介して各発光素子１０に連結されてもよい。連結層５５の一部は、発光素子１０の上部に形成された少なくとも一つのホールＨを充填することによって連結部５５ａを形成する。
連結層５５は、ＰＤＭＳ（ｐｏｌｙ ｄｉｍｅｔｈｙｌｐｏｌｙｓｉｌｏｘａｎｅ）、エポキシ（ｅｐｏｘｙ）、アクリル（ａｃｒｙｌ）、カラーポリイミド（ｃｏｌｏｒ ｐｏｌｙｉｍｉｄｅ）などの有機物で形成されてもよいが、これに限定されない。ここで、連結層５５は、光透過率が９０％以上であってもよく、屈折率は１．４乃至１．７であってもよい。
図６Ｅを参照すると、連結層５５の上部に第１臨時基板５７が結合される。第１臨時基板５７は、ＰＥＴ、ＰＥＮ、ＰＩシートなどのポリマー基板であってもよく、ガラス（Ｇｌａｓｓ）、ＰＣ、ＰＭＭＡなどの基板であってもよい。第１臨時基板５７と連結層５５との間には、フィルム部６１及びバッファー部６３がそれぞれ配置されてもよい。例えば、連結層５５の上部にフィルム部６１が配置され、フィルム部６１の上部にバッファー部６３が配置され、バッファー部６３の上部に第１臨時基板５７が配置されてもよい。バッファー部６３は、熱やＵＶの照射によって溶ける物質で形成されてもよい。
第１臨時基板５７が連結層５５の上部に結合されると、真空状態で連結層５５に生成され得る気泡を除去し、第１マスク層５３の融点より低い温度で連結層５５の硬化過程が行われ得る。この過程で第１臨時基板５７が連結層５５に結合されてもよい。
そして、図６Ｆを参照すると、基板５１を各発光素子１０から除去する。基板５１は、レーザーリフトオフ工程や湿式エッチング工程を通じて除去することができる。例えば、サファイア基板の場合は、レーザーリフトオフ工程又はケミカルリフトオフ工程などで除去されてもよく、ＧａＡｓ基板の場合は、湿式エッチング工程で除去されてもよい。
図６Ｇを参照すると、基板５１が除去された状態で、第１マスク層５３を各発光素子１０から除去する。第１マスク層５３は、アセトン、専用ストリッパー（ｓｔｒｉｐｅｒ）、乾式エッチングなどの方式を通じて除去されてもよい。これによって、図示したように、各発光素子１０は、各発光素子１０に連結された少なくとも一つの連結部５５ａによって連結層５５に連結されて維持される。
図６Ｈを参照すると、上部に結合された第１臨時基板５７が除去される。第１臨時基板５７は、熱やＵＶを照射して除去されてもよい。バッファー部６３が熱やＵＶの照射によって溶ける物質で形成されることによって、フィルム部６１が損傷することなく第１臨時基板５７を除去することができる。
図６Ｉを参照すると、各発光素子１０の下部に第２臨時基板５９が結合される。第２臨時基板５９は、ラバー（ｒｕｂｂｅｒ）やＵＶシートであってもよく、又はＰＥＴ、ＰＥＮ、ＰＩシートなどのポリマー基板や、ガラス（ｇｌａｓｓ）、ＰＣ、ＰＭＭＡなどの基板であってもよい。
第２臨時基板５９が各発光素子１０に結合されると、図６Ｊに示したように、第２臨時基板５９を用いて各発光素子１０を連結層５５から分離する。各発光素子１０が結合された第２臨時基板５９に対して下側方向に外力を加えることによって、各発光素子１０に連結された少なくとも一つの連結部５５ａが切断されながら、各発光素子１０が連結層５５から分離される。
第２臨時基板５９に加えられる外力は、図示したように、第２臨時基板５９の一側に対して連結層５５に垂直な方向に加えられてもよい。したがって、各発光素子１０に連結された各連結部５５ａが順次切れる方式で、各発光素子１０が連結層５５から分離され得る。
図６Ｋを参照すると、連結層５５から分離された各発光素子１０は、第２臨時基板５９上に所定の間隔を有して配置される。各発光素子１０上には、連結部５５ａが切れながら残余物である連結チップ５５ｂが少なくとも一つ形成されてもよい。連結チップ５５ｂは、連結層５５と同一の物質で、外力によって連結部５５ａが切れながら形成されることによって、各連結チップ５５ｂの厚さは互いに異なり得る。また、図示したように、各連結チップ５５ｂの厚さは、第１及び第２電極パッド３１、３３の厚さより小さくてもよい。
そして、図６Ｋ及び図６Ｌを参照すると、第２臨時基板５９上に配置された各発光素子１０のうち一部をピックアップ部７０を用いて他の基板に転写する。転写される基板は、透明基板１２１であってもよいが、これに限定されない。透明基板１２１上にユニットピクセル１００単位で各発光素子１０が転写された後、透明基板１２１がユニットピクセル１００単位で切断されてもよい。
図７Ａ乃至図７Ｋは、他の実施例に係る発光素子の転写方法を説明するための概略的な断面図である。
図７Ａを参照すると、基板５１上に発光素子１０が形成される。基板５１は、発光素子１０の各半導体層を成長させるための基板であり、サファイア基板、ＧａＮ基板又はＧａＡｓ基板であってもよい。例えば、基板５１は、発光素子１０が青色発光素子や緑色発光素子である場合、サファイア基板であってもよく、発光素子１０が赤色発光素子である場合、ＧａＡｓ基板であってもよい。
図７Ｂを参照すると、基板５１上に複数の発光素子１０を覆う第１マスク層５３が形成される。第１マスク層５３は、複数の発光素子１０を全て覆うように形成され、各発光素子１０の上面に所定の厚さを有するように形成されてもよい。第１マスク層５３は、例えば、感光性物質で形成されてもよい。
図７Ｃを参照すると、第１マスク層５３上に第１臨時基板５７が結合される。第１臨時基板５７は、ＰＥＴ、ＰＥＮ、ＰＩシートなどのポリマー基板であってもよく、ガラス（Ｇｌａｓｓ）、ＰＣ、ＰＭＭＡなどの基板であってもよい。第１臨時基板５７と第１マスク層５３との間にはバッファー部６３が配置されてもよい。したがって、第１マスク層５３の上部にバッファー部６３が配置され、バッファー部６３の上部に第１臨時基板５７が配置されてもよい。
図７Ｄを参照すると、基板５１を各発光素子１０から除去する。基板５１は、レーザーリフトオフ工程や湿式エッチング工程などを通じて除去されてもよい。基板５１がサファイア基板である場合、基板５１は、レーザーリフトオフ工程又はケミカルリフトオフ工程などで除去され、基板５１がＧａＡｓ基板である場合、基板５１は湿式エッチング工程で除去されてもよい。
図７Ｅを参照すると、基板５１が除去されることによって、各発光素子１０の下面及び第１マスク層５３の下面が露出し得る。このように露出した各発光素子１０及び第１マスク層５３の下部に第２マスク層６５が形成される。第２マスク層６５は、各発光素子１０の下面を覆い、第１マスク層５３より薄く形成されてもよい。
図７Ｆを参照すると、第２マスク層６５に複数のホールＨが形成される。各発光素子１０の下部に少なくとも一つのホールＨが形成されてもよい。本開示において、各発光素子１０の下部に３個のホールＨが形成され、３個のホールＨは、発光素子１０が配列された少なくとも一つの方向に対して非対称に配置される。ここで、３個のホールＨは、図面に示した各発光素子１０の配列方向に垂直な方向に対して非対称に配置される。
第２マスク層６５は、第１マスク層５３と同一に感光性物質で形成されてもよく、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程を通じて複数のホールＨが形成されてもよい。複数のホールＨは、図示したように、三角形の形状に形成されてもよい。
図７Ｇを参照すると、第２マスク層６５の下部に連結層５５を形成する。連結層５５は、第２マスク層６５に形成された複数のホールＨを充填しながら第２マスク層６５の下部に形成される。複数のホールＨがそれぞれ発光素子１０の下部に形成されるので、連結層５５は、発光素子１０の下部に形成された少なくとも一つのホールＨを介して各発光素子１０と連結されてもよい。ホールＨを充填する各連結部５５ａが連結層５５と共に形成される。各連結部５５ａは第１導電型半導体層２３に直接接触し得る。
連結層５５は、ＰＤＭＳ（ｐｏｌｙ ｄｉｍｅｔｈｙｌｐｏｌｙｓｉｌｏｘａｎｅ）、エポキシ（ｅｐｏｘｙ）、アクリル（ａｃｒｙｌ）、カラーポリイミド（ｃｏｌｏｒ ｐｏｌｙｉｍｉｄｅ）などの有機物を含んでもよいが、これに限定されない。ここで、連結層５５は、光透過率が９０％以上であってもよく、屈折率は１．４乃至１．７であってもよい。
そして、連結層５５の下部に第２臨時基板５９が結合される。第２臨時基板５９は、第１臨時基板５７と同一のＰＥＴ、ＰＥＮ、ＰＩシートなどのポリマー基板であってもよく、ガラス（Ｇｌａｓｓ）、ＰＣ、ＰＭＭＡなどの基板であってもよい。
図７Ｈを参照すると、上部に結合された第１臨時基板５７を除去する。第１臨時基板５７は、熱やＵＶを照射して除去することができる。バッファー部６３が熱やＵＶの照射によって溶ける物質で形成されることによって、第１マスク層５３から第１臨時基板５７を除去することができる。
図７Ｉを参照すると、第１マスク層５３及び第２マスク層６５を各発光素子１０から除去する。第１マスク層５３及び第２マスク層６５は、アセトン、専用ストリッパー（ｓｔｒｉｐｅｒ）、乾式エッチングなどの方式を通じて除去することができる。図示したように、各発光素子１０は、各発光素子１０に連結された少なくとも一つの連結部５５ａによって連結層５５に連結されて維持される。
このように第１及び第２マスク層５３、６５が除去されると、図７Ｊに示したように、各発光素子１０は、第２臨時基板５９の上部に連結層５５と連結部５５ａによって連結された状態で配置される。第２臨時基板５９の上部に配置された各発光素子１０のうち一部は、ピックアップ部７０を用いて他の基板に転写することができる。
図７Ｋを参照すると、ピックアップ部７０によってピックアップされた各発光素子１０は、それぞれ連結層５５から連結部５５ａが切れながら連結層５５から分離される。ピックアップ部７０は、各発光素子１０の上部で各発光素子１０をピックアップし、連結部５５ａは発光素子１０の下部に配置される。それによって、各発光素子１０の下部に少なくとも一つの連結チップ５５ｂが形成され得る。
その後、ピックアップ部７０によってピックアップされた各発光素子１０が透明基板１２１に転写されてもよく、透明基板１２１が個別ユニットピクセル１００単位で切断されることによって各ユニットピクセル１００が提供されてもよい。
上述した発光素子の転写方法によって透明基板１２１に各発光素子１０が転写される。透明基板１２１上には接着層１２５が予め形成されてもよく、各発光素子１０は接着層１２５によって透明基板１２１上に付着してもよい。その後、段差調節層１２７、各接続層１２９ａ、１２９ｂ、１２９ｃ、１２９ｄ、保護層１３１及び各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄが形成され、続いて、透明基板１２１を切断することによって、図３Ａ及び図３Ｂを参照して説明したユニットピクセル１００が製造される。このような各ユニットピクセル１００を回路基板１００１上に整列することによってピクセルモジュール１０００が製作されてもよく、各ピクセルモジュール１０００をパネル基板２１００上に整列することによってディスプレイ装置１００００が提供されてもよい。
図８は、一実施例に係るユニットピクセル１００ａを説明するための概略的な断面図である。
図８を参照すると、本実施例に係るユニットピクセル１００ａは、図３Ａ及び図３Ｂを参照して説明したユニットピクセル１００とほぼ類似するが、各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄが省略された点で相違する。
保護層１３１は、各接続層１２９ａ、１２９ｂ、１２９ｃ、１２９ｄを露出させる各開口部１３１ａを有する。各開口部１３１ａは、図３Ａ及び図３Ｂを参照して説明したユニットピクセル１００の各バンプ１３３ａ、１３３ｂ、１３３ｃ、１３３ｄの位置に対応して配置される。
一方、各バンプが省略されることによって、本実施例において、保護層１３１の厚さは、ユニットピクセル１００での保護層１３１の厚さの約１／２以下、さらに、約１／３以下であってもよい。例えば、ユニットピクセル１００での保護層１３１の厚さは約４５μｍであってもよく、本実施例において、保護層１３１の厚さは１５μｍであってもよい。
図９は、一実施例に係るピクセルモジュール１０００ａを説明するための概略的な断面図である。ここでは、図８の各ユニットピクセル１００ａを実装したピクセルモジュール１０００ａを説明する。
図９を参照すると、本実施例に係るピクセルモジュール１０００ａは、図４Ａ及び図４Ｂを参照して説明したピクセルモジュール１０００とほぼ類似するが、ユニットピクセル１００ａが各バンプを有していないので、ボンディング材１００５が保護層１３１の各開口部１３１ａを充填する点で相違する。ボンディング材１００５は、保護層１３１の各開口部１３１ａを完全に充填することもでき、部分的に充填することもできる。ボンディング材１００５が保護層１３１の各開口部１３１ａを部分的に充填する場合、各開口部１３１ａ内に空洞が形成されてもよい。
複数のピクセルモジュール１０００ａがパネル基板２１００上に整列されることによってディスプレイ装置１００００が提供され得る。
図１０は、一実施例に係るユニットピクセル１００ｂを説明するための概略的な断面図である。
図１０を参照すると、本実施例に係るユニットピクセル１００ｂは、図３Ａ及び図３Ｂを参照して説明したユニットピクセル１００とほぼ類似するが、凹凸パターン１２１ｐが光遮断層１２３の窓１２３ａに対応して配置された点で相違する。すなわち、凹凸パターン１２１ｐは、窓１２３ａの下部領域内に又は下部領域の付近に制限的に配置されてもよい。これによって、光遮断層１２３及び接着層１２５は、透明基板１２１の概して平坦な面上に形成することができる。
図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１１Ｅ、図１１Ｆ、及び図１１Ｇは、多様な形態の窓を説明するための概略的な平面図である。
まず、図１１Ａを参照すると、光遮断層１２３は、各発光素子１０ａ、１０ｂ、１０ｃに対応する各窓１２３ａを有する。各発光素子１０ａ、１０ｂ、１０ｃは、直四角形の形状の光放出面を有し、これによって、各窓１２３ａも直四角形の形状に形成され得る。また、各窓１２３ａは、各発光素子１０ａ、１０ｂ、１０ｃの間隔に対応して互いに離隔する。
各発光素子１０ａ、１０ｂ、１０ｃは、各窓１２３ａを介して光を放出するように各窓１２３ａに対応して配置される。例えば、各発光素子１０ａ、１０ｂ、１０ｃの各中心は、それぞれ各窓１２３ａの各中心とマッチングされ得る。各窓１２３ａの面積は、各発光素子１０ａ、１０ｂ、１０ｃの面積より大きくてもよいが、これに限定されなく、各発光素子１０ａ、１０ｂ、１０ｃの面積より小さくてもよい。
図１１Ｂを参照すると、各窓１２３ｂは、上述した各窓１２３ａから上下方向に延長された延長部をさらに含む。このような延長部は、各発光素子１０ａ、１０ｂ、１０ｃが配列される方向に対して垂直な方向に延長する。延長部により、各発光素子１０ａ、１０ｂ、１０ｃから放出される光の指向角を各発光素子１０ａ、１０ｂ、１０ｃの配列方向に対して垂直な方向に増加させることができる。
例えば、各発光素子１０ａ、１０ｂ、１０ｃが、イメージが具現される方向の左右方向に配置された場合、上下方向の指向角を増加させることによって上下方向での色差を減少させることができる。これと同様に、各発光素子１０ａ、１０ｂ、１０ｃが、イメージが具現される方向の上下方向に配置された場合、左右方向の指向角を増加させることによって左右方向での色差を減少させることができる。
図１１Ｂに示したように、延長部は、延長方向に直四角形の形状であってもよい。しかし、これに限定されなく、延長部は多様な形状であり得る。例えば、図１１Ｃに示したように、各窓１２３ｃは、各発光素子１０ａ、１０ｂ、１０ｃが配置される中央領域から各発光素子の配列方向に対して垂直な方向に延長する各延長部を有し、これらの延長部は、例えば、扇形の形状を有することができる。延長部の形状を用いて上下方向の指向角を増加させると同時に、要求される方向での輝度を増加させることができる。
図１１Ｄを参照すると、各窓１２３ｄは、対角線方向に各延長部を有することができる。対角線方向の各延長部は、各発光素子１０ａ、１０ｂ、１０ｃから放出される光の指向角を対角線方向に増加させる。
図１１Ｅを参照すると、各窓１２３ｅは、各窓１２３ａに比べて狭い間隔で配置される。各発光素子１０ａ、１０ｂ、１０ｃの間隔が狭い場合、これに対応して各窓１２３ｅの間隔も狭くなり得る。各発光素子１０ａ、１０ｂ、１０ｃをさらに狭い間隔で配置することによって、色混合性能を改善することができる。
図１１Ｆを参照すると、各発光素子１０ａ、１０ｂ、１０ｃに対応するそれぞれの領域に複数の窓１２３ｆが配置されてもよい。窓１２３ｆは、四角形の形状であってもよいが、これに限定されなく、円形、三角形、四角形又はこれらの組み合わせの多様な形状を有することができる。
各窓１２３ｆは、各発光素子１０ａ、１０ｂ、１０ｃの光量を調節するために使用されてもよい。また、各発光素子１０ａ、１０ｂ、１０ｃがそれぞれ複数の発光セルを有する場合、各窓１２３ｆは、複数の発光セルに対応して配置されてもよい。
図１１Ｇを参照すると、各窓１２３ｇは、円形の形状を有し、三角形の形状に配列されてもよい。各窓１２３ｇは、円形に限定されなく、例えば、三角形の形状であってもよい。これらは、三角形配列によって指向角特性を改善することができる。
（実験例）
図１２は、透明基板１２１の凹凸パターンの有無による光の指向角特性を説明するためのグラフである。シミュレーションに使用された比較例と実施例は、透明基板１２１の凹凸パターンの有無でのみ相違する。
具体的に、シミュレーションのために、透明基板１２１は、屈折率１．７７のサファイア基板であり、発光素子は、４６７ｎｍのピーク波長を有する発光素子に設定した。発光素子は、光放出面にピッチ４．０μｍ、底直径４．０μｍ、上部直径２．２μｍ、高さ２．４μｍの截頭型ラフネスが形成されたものに設定し、発光素子の光放出面の反対側にはＩＴＯ及び分布ブラッグ反射器が配置された構造に設定した。
発光素子は、屈折率１．５のエポキシによってサファイア基板に付着したものに設定し、サファイア基板の凹凸パターンは、ピッチ３μｍ、直径２．８μｍ、高さ１．８μｍに設定した。エピ層の屈折率は２．５に設定した。
図１２を参照すると、比較例は、光放出面に対して垂直な方向に高い出力を示し、角度が増加するほど出力が減少する傾向を示した。これに比べて、実施例は、光放出面に対して垂直な方向でも相対的に高い光出力を示すが、約１０度乃至２０度の範囲でも相対的に高い光出力を示すことを確認できた。
したがって、透明基板１２１が発光素子と対面する面に凹凸パターンを有することによって、ディスプレイの指向角を増加できることが分かる。
一方、透明基板１２１に凹凸パターンがないときの赤色、緑色、青色発光素子から放出された光の指向角と、透明基板１２１に凹凸パターン１２１ｐを形成したときの赤色、緑色、青色発光素子から放出された光の指向角を表１に示した。
Figure 2023512830000002
表１を参照すると、透明基板１２１に凹凸パターンがない比較例の場合、赤色発光素子から放出された光の指向角が、緑色発光素子及び青色発光素子から放出された光の指向角に比べて約２０度大きいことが分かる。これは、赤色、緑色及び青色発光素子に形成されたラフネスが互いに異なることから発生するものと見なされる。前記透明基板及び各発光素子を用いたユニットピクセルを使用する場合、見る角度によって大きな色差が発生し得る。一方、透明基板１２１に凹凸パターンがある実施例の場合、緑色及び青色発光素子から放出された光の指向角が、赤色発光素子から放出された光の指向角に比べて相対的に大きく増加した。よって、透明基板１２１に凹凸パターンを追加することによって、互いに異なる指向特性を有する赤色、緑色及び青色発光素子を用いながらもユニットピクセルから放出される光の指向角をほぼ均一にすることができる。
以上では、本開示の多様な実施例に対して説明したが、本開示は、これらの実施例に限定されるものではない。また、一つの実施例に対して説明した事項や構成要素は、本開示の技術的思想を逸脱しない限り、他の実施例にも適用され得る。

Claims (22)

  1. 透明基板；
    前記透明基板上に整列された複数の発光素子；及び
    前記各発光素子と前記透明基板との間に配置され、前記各発光素子で生成された光を透過させる光学層；を含み、
    前記透明基板は、前記各発光素子と対面する面に凹凸パターンを有する、ユニットピクセル。
  2. 前記複数の発光素子は、それぞれ前記透明基板と対面する面にラフネスを有する、請求項１に記載のユニットピクセル。
  3. 前記複数の発光素子は、互いに異なる色相の光を放出する少なくとも３個の発光素子を含み、
    前記少なくとも３個の発光素子は一列に配列された、請求項１に記載のユニットピクセル。
  4. 前記光学層は接着層である、請求項１に記載のユニットピクセル。
  5. 前記発光素子を覆い、前記接着層に接着された段差調節層；及び
    前記段差調節層上に配置され、前記各発光素子に電気的に接続された各接続層；を含む、請求項４に記載のユニットピクセル。
  6. 前記複数の発光素子は、赤色、緑色及び青色の光を放出する各発光素子を含む、請求項５に記載のユニットピクセル。
  7. 前記複数の発光素子のそれぞれは、
    第１導電型半導体層、第２導電型半導体層、及び前記第１導電型半導体層と第２導電型半導体層との間に介在した活性層を含む発光構造体；及び
    前記発光構造体上に配置された第１電極パッド及び第２電極パッド；を含み、
    前記段差調節層は、前記第１及び第２電極パッドを露出させる各開口部を有し、
    前記各接続層は、前記段差調節層の各開口部を介して前記第１及び第２電極パッドに電気的に接続された、請求項６に記載のユニットピクセル。
  8. 前記段差調節層及び各接触層を覆う保護層をさらに含み、
    前記保護層は、前記各接触層上に位置する各開口部を有する、請求項７に記載のユニットピクセル。
  9. 前記保護層の各開口部内に配置された各バンプをさらに含み、
    前記各バンプは、それぞれ前記各接触層に電気的に接続された、請求項８に記載のユニットピクセル。
  10. 前記光学層と前記透明基板との間に配置された光遮断層をさらに含み、
    前記光遮断層は、前記各発光素子で生成された光を透過させるように構成された各窓を有する、請求項１に記載のユニットピクセル。
  11. 前記各窓のうち少なくとも一つは、前記各発光素子が配列された方向に対して垂直な方向に延長された延長部を有する、請求項１０に記載のユニットピクセル。
  12. 前記窓は、対角線方向に延長された延長部を有する、請求項１０に記載のユニットピクセル。
  13. 各発光素子ごとに複数個の窓が対応して配置されている、請求項１０に記載のユニットピクセル。
  14. 前記透明基板の凹凸パターンは、前記各窓に対応して配置されている、請求項１０に記載のユニットピクセル。
  15. 回路基板；及び
    前記回路基板上に配置された複数のユニットピクセル；を含み、
    前記複数のユニットピクセルのそれぞれは、
    透明基板；
    前記透明基板上に整列された複数の発光素子；及び
    前記各発光素子と前記透明基板との間に配置され、前記各発光素子から放出された光を透過させる光学層；を含み、
    前記透明基板は、前記各発光素子と対面する面に凹凸パターンを有する、ピクセルモジュール。
  16. 前記複数の発光素子は、それぞれ前記透明基板と対面する面にラフネスを有する、請求項１５に記載のピクセルモジュール。
  17. 前記ユニットピクセルは、前記光学層と前記透明基板との間に配置された光遮断層をさらに含み、
    前記光遮断層は、前記各発光素子で生成された光を透過させるように構成された各窓を有する、請求項１５に記載のピクセルピクセル。
  18. 前記透明基板の凹凸パターンは、前記各窓に対応して配置されている、請求項１７に記載のピクセルモジュール。
  19. 前記光学層は接着層である、請求項１５に記載のユニットピクセル。
  20. 前記ユニットピクセルは、
    前記発光素子を覆い、前記接着層に接着された段差調節層；
    前記段差調節層上に配置され、前記各発光素子に電気的に接続された各接続層；及び
    前記段差調節層及び各接触層を覆う保護層；をさらに含み、
    前記保護層は、前記各接触層上に位置する各開口部を有する、請求項１９に記載のピクセルモジュール。
  21. 前記複数の発光素子は、互いに異なる色相の光を放出する少なくとも３個の発光素子を含み、前記少なくとも３個の発光素子は一列に配列された、請求項１５に記載のピクセルモジュール。
  22. パネル基板；及び
    前記パネル基板上に配列された複数のピクセルモジュール；を含み、
    前記複数のピクセルモジュールのそれぞれは、回路基板、及び前記回路基板上に配置された複数のユニットピクセルを含み、
    前記複数のユニットピクセルのそれぞれは、
    透明基板；
    前記透明基板上に整列された複数の発光素子；及び
    前記各発光素子と前記透明基板との間に配置され、前記各発光素子から放出された光を透過させる光学層；を含み、
    前記透明基板は、前記各発光素子と対面する面に凹凸パターンを有する、ディスプレイ装置。
JP2022548129A 2020-02-11 2021-02-09 発光素子を有するユニットピクセル、ピクセルモジュール及びディスプレイ装置 Pending JP2023512830A (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US202062972981P 2020-02-11 2020-02-11
US62/972,981 2020-02-11
US202063015191P 2020-04-24 2020-04-24
US63/015,191 2020-04-24
US17/168,958 US11843077B2 (en) 2020-02-11 2021-02-05 Unit pixel having light emitting device and displaying apparatus
US17/168,958 2021-02-05
PCT/KR2021/001715 WO2021162414A1 (ko) 2020-02-11 2021-02-09 발광 소자를 갖는 유닛 픽셀, 픽셀모듈 및 디스플레이 장치

Publications (1)

Publication Number Publication Date
JP2023512830A true JP2023512830A (ja) 2023-03-29

Family

ID=77177851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022548129A Pending JP2023512830A (ja) 2020-02-11 2021-02-09 発光素子を有するユニットピクセル、ピクセルモジュール及びディスプレイ装置

Country Status (7)

Country Link
US (2) US11843077B2 (ja)
EP (1) EP4102560A4 (ja)
JP (1) JP2023512830A (ja)
KR (1) KR20220137887A (ja)
CN (2) CN115088070A (ja)
CA (1) CA3169833A1 (ja)
WO (1) WO2021162414A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11843077B2 (en) 2020-02-11 2023-12-12 Seoul Viosys Co., Ltd. Unit pixel having light emitting device and displaying apparatus
CN113346002B (zh) * 2020-06-05 2023-06-27 友达光电股份有限公司 显示面板
CN115172425A (zh) * 2022-07-12 2022-10-11 上海天马微电子有限公司 显示面板及其驱动方法、显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4136799B2 (ja) * 2002-07-24 2008-08-20 富士フイルム株式会社 Ｅｌ表示素子の形成方法
TWI369009B (en) 2007-09-21 2012-07-21 Nat Univ Chung Hsing Light-emitting chip device with high thermal conductivity
JP5652100B2 (ja) 2010-10-05 2015-01-14 ソニー株式会社 表示パネル、表示装置、照明パネルおよび照明装置、ならびに表示パネルおよび照明パネルの製造方法
US8552440B2 (en) * 2010-12-24 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Lighting device
KR20130051206A (ko) * 2011-11-09 2013-05-20 삼성전자주식회사 발광소자 모듈
JP5974910B2 (ja) 2013-01-18 2016-08-23 ソニー株式会社 表示パネルおよび表示装置
KR102140279B1 (ko) 2014-05-15 2020-07-31 엘지이노텍 주식회사 발광 소자 및 이를 포함하는 발광 소자 패키지
KR102343872B1 (ko) 2015-04-07 2021-12-27 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 이를 포함하는 발광소자 패키지
KR101881066B1 (ko) * 2015-05-27 2018-07-25 삼성전자주식회사 반도체 발광 소자
TWI588984B (zh) * 2016-03-14 2017-06-21 群創光電股份有限公司 顯示裝置
KR102430500B1 (ko) * 2017-05-30 2022-08-08 삼성전자주식회사 반도체 발광소자 및 이를 이용한 led 모듈
KR20190010988A (ko) 2017-07-24 2019-02-01 서울바이오시스 주식회사 자동차 헤드램프용 발광 다이오드
US10797027B2 (en) * 2017-12-05 2020-10-06 Seoul Semiconductor Co., Ltd. Displaying apparatus having light emitting device, method of manufacturing the same and method of transferring light emitting device
KR102509639B1 (ko) 2017-12-12 2023-03-15 삼성전자주식회사 발광소자 패키지 제조방법
JP2019135512A (ja) * 2018-02-05 2019-08-15 シャープ株式会社 立体表示装置、及び空中立体表示装置
WO2020025054A1 (zh) * 2018-08-03 2020-02-06 海迪科（南通）光电科技有限公司 一种发光装置及其制备方法
CN110265521B (zh) * 2019-04-29 2020-10-27 华灿光电(苏州）有限公司 倒装发光二极管芯片及其制作方法
US11843077B2 (en) 2020-02-11 2023-12-12 Seoul Viosys Co., Ltd. Unit pixel having light emitting device and displaying apparatus

Also Published As

Publication number Publication date
KR20220137887A (ko) 2022-10-12
US20240154067A1 (en) 2024-05-09
EP4102560A4 (en) 2024-03-13
CA3169833A1 (en) 2021-08-19
EP4102560A1 (en) 2022-12-14
US12113151B2 (en) 2024-10-08
WO2021162414A1 (ko) 2021-08-19
CN115088070A (zh) 2022-09-20
CN214203723U (zh) 2021-09-14
US20210249564A1 (en) 2021-08-12
US11843077B2 (en) 2023-12-12

Similar Documents

Publication Publication Date Title
JP7520030B2 (ja) 発光素子を有するユニットピクセル、ピクセルモジュール及びディスプレイ装置
CN214203723U (zh) 具有发光元件的单元像素、像素模块及显示装置
US20240243242A1 (en) Unit pixel having light emitting device displaying apparatus
CN214848667U (zh) 单元像素及显示装置
CN215896431U (zh) 单元像素及显示器装置
US12080687B2 (en) Unit pixel having light emitting device, method of fabricating the same, and displaying apparatus having the same
US20220285599A1 (en) Circuit board having multiple solder resists and displaying apparatus having the same
EP4207320A1 (en) High-efficiency light emitting element, unit pixel having same, and display device having same
EP4266368A1 (en) Unit pixel and display apparatus including same
US20240113150A1 (en) Light emitting device and light emitting module having the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240813