JP2023512246A - 可変の事前読み出し電圧レベルを使用した不揮発性メモリデバイスにおける書き込み動作の管理 - Google Patents

可変の事前読み出し電圧レベルを使用した不揮発性メモリデバイスにおける書き込み動作の管理 Download PDF

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Abstract

メモリデバイスと動作可能に結合された処理デバイスは、メモリデバイスのセグメント内に蓄積されるデータを識別する書き込みリクエストを受信するように構成される。処理デバイスは、セグメントに対する書き込み間（Ｗ２Ｗ）時間間隔を判定し、Ｗ２Ｗ時間間隔が第１のＷ２Ｗ時間間隔範囲内にあるか否かを判定し、第１のＷ２Ｗ時間間隔範囲は、第１の事前読み出し電圧レベルに対応する。セグメントに対するＷ２Ｗ時間間隔が第１のＷ２Ｗ間隔範囲内にあることに応答して、処理デバイスは、第１の事前読み出し電圧レベルを使用して、セグメント上で事前読み出し動作を実施する。処理デバイスは、セグメント内に蓄積されたデータの対応するビットとは異なるデータのビットを含む、セグメント内に蓄積されるデータのサブセットを識別する。処理デバイスは、データのサブセットをセグメント内に蓄積するために書き込み動作を更に実施する。

Description

本開示は、一般的に、メモリサブシステムに関し、より具体的には、可変の事前読み出し電圧レベルを使用した不揮発性メモリデバイスにおける書き込み動作の管理に関する。
メモリサブシステムは、データを蓄積する１つ以上のメモリデバイスを含み得る。メモリデバイスは、例えば、不揮発性メモリデバイス及び揮発性メモリデバイスであり得る。一般的に、ホストシステムは、メモリデバイスにデータを蓄積し、メモリデバイスからデータを取得するためにメモリサブシステムを利用し得る。
本開示は、以下で与えられる詳細な説明から、及び開示の様々な実施形態の添付の図面から、より完全に理解されるであろう。
本開示の幾つかの実施形態に従った、可変の事前読み出し電圧レベルを使用した不揮発性メモリデバイスにおける書き込み動作をサポートするための例示的なコンピューティングシステムを説明する。 本開示の幾つかの実施形態に従った、２つの事前読み出し電圧レベルに対する書き込み間（ｗｒｉｔｅ ｔｏ ｗｒｉｔｅ）（Ｗ２Ｗ）時間間隔の関数としてのビット誤り率（ＢＥＲ）を説明するグラフである。 本開示の幾つかの実施形態に従った、データがメモリデバイスのデータユニットに最後に書き込まれた日時に基づいてデータブロックに対するタイムスタンプを管理するプロセスを説明するブロック図である。 本開示の幾つかの実施形態に従った、メモリサブシステムにおいて可変の事前読み出し電圧レベルを使用して事前読み出し動作を管理する例示的な方法のフロー図である。 本開示の幾つかの実施形態に従った、メモリサブシステムにおいて可変の事前読み出し電圧レベルを使用して事前読み出し動作を実施する例示的な方法のフロー図である。 本開示の実施形態が動作し得る例示的なコンピュータシステムのブロック図である。
本開示の態様は、メモリサブシステムのメモリデバイスにおけるデータの書き込み動作に先行する事前読み出し動作を実施する場合に、可変の事前読み出し電圧レベルを管理することに向けられている。メモリサブシステムは、ストレージデバイス、メモリモジュール、又はストレージデバイスとメモリモジュールとのハイブリッドであり得る。ストレージデバイス及びメモリモジュールの例は、図１に関連して以下に説明される。一般的に、ホストシステムは、データを蓄積する１つ以上のメモリデバイスを含むメモリサブシステムを利用し得る。ホストシステムは、メモリサブシステムに蓄積されるデータを提供し得、メモリサブシステムから取得されるデータをリクエストし得る。
メモリサブシステムは、ホストシステムからのデータを蓄積し得る複数のメモリデバイスを含み得る。メモリデバイスは、不揮発性メモリデバイスであり得る。不揮発性メモリデバイスは、１つ以上のダイのパッケージである。メモリデバイスは、スタック可能なクロスグリッドデータアクセスアレイと組み合わせて、バルク抵抗の変化に基づいてビットストレージを実施し得る不揮発性メモリのクロスポイントアレイである３次元クロスポイント（“３Ｄクロスポイント”）メモリデバイス等の不揮発性メモリデバイスであり得る。不揮発性メモリデバイスの別の例は、ネガティブａｎｄ（ＮＡＮＤ）メモリデバイスである。不揮発性メモリデバイスの他の例は、図１と併せて以下に説明される。パッケージ内のダイは、メモリサブシステムコントローラと通信するための１つ以上のチャネルに割り当てられ得る。各ダイは、１つ以上のプレーンで構成され得る。プレーンは、論理ユニット（ＬＵＮ）にグループ化され得る。幾つかのタイプの不揮発性メモリデバイス（例えば、ＮＡＮＤメモリデバイス）の場合、各プレーンは、データを蓄積するためのメモリセルのグループである物理ブロックのセットで構成される。セルは、情報を蓄積する電子回路である。
不揮発性メモリ（ＮＶＭ）デバイスは、それらの改善された読み出し／書き込み性能及び最小のレイテンシに起因して一般的に使用される。それらは、それらの読み出し／書き込みレイテンシの性能に起因して、メモリ及びストレージシステムでも非常にポピュラーである。あるタイプのＮＶＭデバイスは、相変化メモリ（ＰＣＭ）等のインプレースデータ置換を実施し、これは、消去動作を実施することなく既存のデータを新たなデータに置換することを可能にし得る。ＮＶＭデバイスの性能を向上させる１つの方法は、同じメモリユニット内に既に蓄積されているデータとは異なる新たなデータのサブセットのみを書き込むことである。メモリユニットに現在蓄積されているデータを判定するために、メモリサブシステムは、書き込み動作の前に事前読み出し動作を実施し得る。メモリサブシステムは、事前読み出し動作中に取得されたデータを、書き込み動作中に蓄積される新たなデータと比較し得る。それ故、事前読み出し動作の精度は、書き込み動作の精度及びメモリデバイス全体の信頼性にとって重要である。
読み出し動作と単に同様に、事前読み出し動作は、事前読み出し動作により得られるデータの誤り率に影響を及ぼし得る事前読み出し電圧レベルを使用して実施される。幾つかのタイプのメモリでは（すなわち、幾つかのタイプのストレージ媒体を用いるメモリサブシステムでは）、誤り率は時間の経過と共に変化し得る。特に、幾つかの不揮発性メモリは、時間の関数として移動する閾値電圧（Ｖｔ）分布を有する。所与の事前読み出しレベル（すなわち、事前読み出し動作の一部としてメモリセルに印加される電圧）において、Ｖｔ分布が移動する場合、幾つかの信頼性統計にも影響を与え得る。信頼性統計の一例は、生のビット誤り率（ＲＢＥＲ）である。ＲＢＥＲは、メモリサブシステムのデータユニット内に蓄積されている全てのデータビットの数に対する誤りビットの数の比率として定義され得、データユニットはメモリサブシステム全体、メモリデバイスのダイ、コードワードのコレクション、メモリデバイスページのコレクション、メモリデバイスブロックのコレクション、又はメモリサブシステムの任意のその他の有意な部分であり得る。ある時点における任意のＶｔ分布では、予想されるＲＢＥＲを最小化する最適な事前読み出し電圧レベル（又は事前読み出しレベル範囲）が存在し得る。特に、Ｖｔ分布及びＲＢＥＲは、データユニットがプログラムされてからの時間（すなわち、データがデータユニットに書き込まれてから経過する期間）の関数であり得る。ＲＢＥＲのこの時間変化する性質、及びメモリにおけるその他のノイズメカニズムに起因して、ある一定のシステム信頼性の目標を満たす誤り率を達成するには、単一の事前読み出し電圧レベルは十分ではないことがある。
従来、事前読み出し動作は、固定された事前読み出し電圧レベルを使用して実施される。例えば、データがデータユニットにプログラミングされるミリ秒以内でデータが読み出される場合、事前読み出し電圧レベルは適切なデータをもたらし得る。しかしながら、事前読み出し電圧レベルは更新されないため、データがデータユニット内にプログラミングされてから数分又は数時間後に事前読み出し動作が発生する場合、許容可能な読み出し結果をもたらさないことがある。この場合、従来の解決策は、メモリデバイスからデータを読み出し、それをメモリサブシステムのコントローラへ転送することである。コントローラは、事前読み出し動作により取得されたデータ内の誤りをデコード及び訂正するために誤り処理メカニズムをその後使用し得る。コントローラは、デコードされたデータを新たなデータとその後比較し得、異なるデータのビットを判定し得る。このアプローチは、事前読み出し動作に対して適用不可能な事前読み出し電圧レベルの使用に起因して、誤りを含み得るデータを訂正し得るが、このアプローチは、コントローラにより行われる追加の処理に起因して、メモリサブシステムコントローラに対するオーバーヘッドを導き得る。また、コントローラの帯域幅が更に消費され、コントローラのスループットの低下をもたらす、データをコントローラへ転送する余分なステップに起因して、メモリデバイスのレイテンシは増加し得る。
本開示の態様は、事前読み出し動作に対する可変の事前読み出し電圧レベルに基づいて、不揮発性メモリデバイス内のデータユニットに対する書き込み動作をサポートすることによって、上記の及びその他の欠陥に対処する。実装において、メモリデバイスのセグメント内に新たなデータを蓄積するための書き込みリクエストをメモリサブシステムが受信した場合、メモリサブシステムは、書き込み動作を実施する前に事前読み出し動作を実施し得る。メモリサブシステムは、セグメントに現在蓄積されているデータを取得し、現在蓄積されているデータと書き込みリクエストで受信したデータとを比較し、セグメント内に既に蓄積されたものとは異なるデータのビットのみをその後書き込むために、事前読み出し動作を実施し得る。セグメントは、メモリデバイスの１つ以上のデータユニットを指し得、各データユニットは、書き込み動作が実施され得る最小量のメモリを表し得る。
実装において、事前読み出し動作は、データがセグメント内に最後にプログラミング又は蓄積された時間に基づいて判定され得る事前読み出し電圧レベルを使用して実施され得る。この場合、メモリサブシステムは、セグメントに対する書き込み間時間間隔を判定し得、事前読み出し動作を実施する場合に使用される対応する事前読み出し電圧レベルを判定し得る。書き込み間時間間隔は、（例えば、セグメントと関連付けられたタイムスタンプを読み出すことにより）データがセグメントに最後に書き込まれた時間と、セグメントに対して書き込みリクエストが受信された時間との間の時間間隔を指し得る。
セグメントに対する書き込み間（Ｗ２Ｗ）時間間隔が判定された場合、メモリサブシステムは、Ｗ２Ｗ時間間隔が、メモリデバイスの対応する第１の事前読み出し電圧レベルを有するＷ２Ｗ時間間隔の第１の範囲内にあるか否かを判定することによって、事前読み出し電圧レベルを判定し得る。実装において、メモリデバイスは、Ｗ２Ｗ時間間隔の複数の範囲を有し得、各範囲は、対応する事前読み出し電圧レベルと関連付けられる。セグメントのＷ２Ｗ時間間隔がＷ２Ｗ時間間隔の第１の範囲内にある場合、事前読み出し動作を実施するために第１の事前読み出し電圧が使用され得る。
セグメントのＷ２Ｗ時間間隔に基づいて事前読み出し電圧レベルが判定された場合、メモリサブシステムは、セグメント内に現在蓄積されているデータを取得するために、判定された事前読み出し電圧を使用して事前読み出し動作を実施し得る。メモリサブシステムは、取得したデータを、セグメントに蓄積される書き込みリクエストで受信された新たなデータとその後比較し得る。メモリサブシステムは、セグメント内に現在蓄積されている既存のデータの対応するビットとは異なる新たなデータのビットをセグメント内に書き込むことにその後進み得る。
書き込み動作を実施する前に事前読み出し動作を実施する場合に可変の事前読み出し電圧レベルをサポートする本明細書に説明する技術は、ＮＶＭデバイスの全体的な性能の改善を可能にする。メモリセルの電圧分布が頻繁にシフトしているメモリデバイスでは、通過する事前読み出し電圧レベルは、データユニットがプログラムされた時間に基づいて大幅に変化し得る。それ故、データユニットがプログラムされてからの経過時間に基づいてデータユニットの事前読み出し動作に対する可変の事前読み出し電圧レベルを有することによって、事前読み出し動作の信頼性及び精度は、事前読み出し電圧レベルを頻繁に訂正するための時間のかかる読み出し誤り処理モジュールをトリガーする必要なしに大幅に向上し得る。また、このアプローチはメモリデバイス内に実装され得るため、誤り訂正メカニズムを実施するためにメモリサブシステムのコントローラへデータを転送する必要がない。データ転送ステップを排除することは、コントローラにより行われる処理の追加のオーバーヘッドを取り除くだけでなく、書き込み動作毎にコントローラとメモリデバイスとの間でデータをやり取りすることによりもたらされ得るコントローラの帯域幅の消費を低減する。それ故、データユニットの事前読み出し動作を実施する場合に、データユニットの最後のプログラム時間に基づいて、可変の事前読み出し電圧レベルをサポートする本明細書に説明する技術は、メモリサブシステムの全体的な性能を向上させる、不揮発性メモリデバイスにおける差分の書き込み動作の信頼性を改善しつつ、コントローラによる追加処理のオーバーヘッドを低減する。
図１は、本開示の幾つかの実施形態に従った、メモリサブシステム１１０を含む例示的なコンピューティングシステム１００を説明する。メモリサブシステム１１０は、１つ以上の揮発性メモリデバイス（例えば、メモリデバイス１４０）、１つ以上の不揮発性メモリデバイス（例えば、メモリデバイス１３０）、又はそれらの組み合わせ等の媒体を含み得る。
メモリサブシステム１１０は、ストレージデバイス、メモリモジュール、又はストレージデバイスとメモリモジュールとのハイブリッドであり得る。ストレージデバイスの例は、ソリッドステートドライブ（ＳＳＤ）、フラッシュドライブ、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、組み込みマルチメディアコントローラ（ｅＭＭＣ）ドライブ、ユニバーサルフラッシュストレージ（ＵＦＳ）ドライブ、セキュアデジタル（ＳＤ）カード、及びハードディスクドライブ（ＨＤＤ）を含む。メモリモジュールの例は、デュアルインラインメモリモジュール（ＤＩＭＭ）、スモールアウトラインＤＩＭＭ（ＳＯ－ＤＩＭＭ）、及び様々なタイプの不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）を含む。
コンピューティングシステム１００は、デスクトップコンピュータ、ラップトップコンピュータ、ネットワークサーバ、モバイルデバイス、車両（例えば、航空機、ドローン、列車、自動車、又はその他の輸送手段）、モノのインターネット（ＩｏＴ）対応デバイス、組み込みコンピュータ（例えば、車両、産業機器、又はネットワーク化された商用デバイス内に含まれるもの）、又はメモリ及び処理デバイスを含むそうしたコンピューティングデバイス等のコンピューティングデバイスであり得る。
コンピューティングシステム１００は、１つ以上のメモリサブシステム１１０に結合されたホストシステム１２０を含み得る。幾つかの実施形態では、ホストシステム１２０は、異なるタイプのメモリサブシステム１１０に結合される。図１は、１つのメモリサブシステム１１０に結合されたホストシステム１２０の一例を説明する。本明細書で使用するとき、“に結合された”は、一般的に、電気、光学、磁気等の接続を含む、有線又は無線を問わない、間接的な通信接続又は（例えば、介入するコンポーネントなしの）直接的な通信接続であり得るコンポーネント間の接続を指す。
ホストシステム１２０は、プロセッサチップセットと、プロセッサチップセットにより実行されるソフトウェアスタックとを含み得る。プロセッサチップセットは、１つ以上のコア、１つ以上のキャッシュ、メモリコントローラ（例えば、ＮＶＤＩＭＭコントローラ）、及びストレージプロトコルコントローラ（例えば、ＰＣＩｅコントローラ、ＳＡＴＡコントローラ）を含み得る。ホストシステム１２０は、例えば、メモリサブシステム１１０にデータを書き込み、メモリサブシステム１１０からデータを読み出すために、メモリサブシステム１１０を使用する。
ホストシステム１２０は、物理ホストインターフェースを介してメモリサブシステム１１０に結合され得る。物理ホストインターフェースの例は、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）インターフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ファイバーチャネル、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、ダブルデータレート（ＤＤＲ）メモリバス、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、デュアルインラインメモリモジュール（ＤＩＭＭ）インターフェース（例えば、ダブルデータレート（ＤＤＲ）をサポートするＤＩＭＭソケットインターフェース）等を含むが、これらに限定されない。物理ホストインターフェースは、ホストシステム１２０とメモリサブシステム１１０との間でデータを送信するために使用され得る。ホストシステム１２０は、メモリサブシステム１１０がＰＣＩｅインターフェースによりホストシステム１２０と結合されている場合にコンポーネント（例えば、メモリデバイス１３０）にアクセスするためにＮＶＭエクスプレス（ＮＶＭｅ）インターフェースを更に利用し得る。物理ホストインターフェースは、メモリサブシステム１１０とホストシステム１２０との間で制御、アドレス、データ、及びその他の信号を渡すためのインターフェースを提供し得る。図１は、例としてメモリサブシステム１１０を説明する。一般的に、ホストシステム１２０は、同じ通信接続、複数の別個の通信接続、及び／又は通信接続の組み合わせを介して複数のメモリサブシステムにアクセスし得る。
メモリデバイス１３０、１４０は、異なるタイプの不揮発性メモリデバイス及び／又は揮発性メモリデバイスの任意の組み合わせを含み得る。揮発性メモリデバイス（例えば、メモリデバイス１４０）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及び同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）であり得るが、これらに限定されない。
不揮発性メモリデバイス（例えば、メモリデバイス１３０）の幾つかの例は、３次元クロスポイント（“３Ｄクロスポイント”）メモリ等の、ネガティブａｎｄ（ＮＡＮＤ）タイプのフラッシュメモリ及びライトインプレースメモリを含む。３Ｄクロスポイントメモリデバイスは、スタック可能なクロスグリッドデータアクセスアレイと組み合わせて、バルク抵抗の変化に基づいてビットストレージを実施し得る不揮発性メモリセルのクロスポイントアレイである。また、多くのフラッシュベースのメモリとは対照的に、クロスポイント不揮発性メモリは、ライトインプレース動作を実施し得、不揮発性メモリセルは、不揮発性メモリセルを事前に消去せずにプログラミングされ得る、ＮＡＮＤタイプのフラッシュメモリは、例えば、２次元ＮＡＮＤ（２Ｄ ＮＡＮＤ）及び３次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）を含む。
メモリデバイス１３０の各々は、メモリセルの１つ以上のアレイを含み得る。１つのタイプのメモリセル、例えば、シングルレベルセル（ＳＬＣ）は、セル毎に１ビットを蓄積し得る。マルチレベルセル（ＭＬＣ）、トリプルレベルセル（ＴＬＣ）、及びクアッドレベルセル（ＱＬＣ）等の他のタイプのメモリセルは、セル毎に複数のビットを蓄積し得る。幾つかの実施形態では、メモリデバイス１３０の各々は、ＳＬＣ、ＭＬＣ、ＴＬＣ、ＱＬＣ、又はそれらの任意の組み合わせ等のメモリセルの１つ以上のアレイを含み得る。幾つかの実施形態では、特定のメモリデバイスは、メモリセルのＳＬＣ部分、及びＭＬＣ部分、ＴＬＣ部分、又はＱＬＣ部分を含み得る。メモリデバイス１３０のメモリセルは、データを蓄積するために使用されるメモリデバイスの論理ユニットを指し得るページとしてグループ化され得る。幾つかのタイプのメモリ（例えば、ＮＡＮＤ）では、ページは、ブロックを形成するためにグループ化され得る。３Ｄクロスポイント等の幾つかのタイプのメモリでは、管理ユニット（ＭＵ）を形成するために、ダイ及びチャネルに渡ってページをグループ化し得る。
不揮発性メモリセルの３Ｄクロスポイントアレイ及びＮＡＮＤタイプのフラッシュメモリ（例えば、２Ｄ ＮＡＮＤ、３Ｄ ＮＡＮＤ）等の不揮発性メモリコンポーネントが説明されているが、メモリデバイス１３０は、リードオンリーメモリ（ＲＯＭ）、相変化メモリ（ＰＣＭ）、自己選択メモリ、その他のカルコゲナイドベースのメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、スピン転送トルク（ＳＴＴ）－ＭＲＡＭ、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）、抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ）、酸化物ベースのＲＲＡＭ（ＯｘＲＡＭ）、ネガティブｏｒ（ＮＯＲ）フラッシュメモリ、及び電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）等の任意のその他のタイプの不揮発性メモリに基づき得る。
メモリサブシステムコントローラ１１５（又は簡単にするためにコントローラ１１５）は、メモリデバイス１３０におけるデータの読み出し、データの書き込み、又はデータの消去等の動作及びその他のそうした動作を実施するために、メモリデバイス１３０と通信し得る。メモリサブシステムコントローラ１１５は、１つ以上の集積回路及び／若しくはディスクリートコンポーネント、バッファメモリ、又はそれらの組み合わせ等のハードウェアを含み得る。ハードウェアは、本明細書に説明する動作を実施するための専用の（すなわち、ハードコードされた）ロジックを備えたデジタル回路を含み得る。メモリサブシステムコントローラ１１５は、マイクロコントローラ、特殊用途の論理回路（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）等）、又はその他の適切なプロセッサであり得る。
メモリサブシステムコントローラ１１５は、ローカルメモリ１１９内に蓄積された命令を実行するように構成されたプロセッサ１１７（例えば、処理デバイス）を含み得る。説明する例では、メモリサブシステムコントローラ１１５のローカルメモリ１１９は、メモリサブシステム１１０とホストシステム１２０との間の通信の処理を含む、メモリサブシステム１１０の動作を制御する様々なプロセス、動作、論理フロー、及びルーチンを実施するための命令を蓄積するように構成された組み込みメモリを含む。
幾つかの実施形態では、ローカルメモリ１１９は、メモリポインタ、フェッチされたデータ等を蓄積するメモリレジスタを含み得る。ローカルメモリ１１９は、マイクロコードを蓄積するためのリードオンリーメモリ（ＲＯＭ）をも含み得る。図１の例示的なメモリサブシステム１１０は、メモリサブシステムコントローラ１１５を含むものとして説明されているが、本開示の別の実施形態では、メモリサブシステム１１０は、メモリサブシステムコントローラ１１５を含まず、代わりに（例えば、外部ホストによって、又はメモリサブシステムとは別個のプロセッサ若しくはコントローラによって提供される）外部制御に依存し得る。
一般的に、メモリサブシステムコントローラ１１５は、ホストシステム１２０からコマンド又は動作を受信し得、該コマンド又は動作を、メモリデバイス１３０への所望のアクセスを達成するための命令又は適切なコマンドに変換し得る。メモリサブシステムコントローラ１１５は、ウェアレベリング動作、ガベージコレクション動作、誤り検出及び誤り訂正コード（ＥＣＣ）動作、暗号化動作、キャッシング動作、並びにメモリデバイス１３０と関連付けられた論理アドレス（例えば、論理ブロックアドレス（ＬＢＡ）、ネームスペース）と物理アドレス（例えば、物理ＭＵアドレス、物理ブロックアドレス）との間のアドレス変換等のその他の動作を担当し得る。メモリサブシステムコントローラ１１５は、物理ホストインターフェースを介してホストシステム１２０と通信するためのホストインターフェース回路を更に含み得る。ホストインターフェース回路は、ホストシステムから受信したコマンドをメモリデバイス１３０にアクセスするためのコマンド命令に変換し得ると共に、メモリデバイス１３０と関連付けられた応答をホストシステム１２０に対する情報に変換し得る。
メモリサブシステム１１０はまた、図示されていない追加の回路又はコンポーネントを含み得る。幾つかの実施形態では、メモリサブシステム１１０は、キャッシュ又はバッファ（例えば、ＤＲＡＭ）と、メモリサブシステムコントローラ１１５からアドレスを受信し得、メモリデバイス１３０にアクセスするためにアドレスをデコードし得るアドレス回路（例えば、行デコーダ及び列デコーダ）とを含み得る。
幾つかの実施形態では、メモリデバイス１３０は、メモリデバイス１３０の１つ以上のメモリセル上で動作を実行するためにメモリサブシステムコントローラ１１５と連動して動作するローカルメディアコントローラ１３５を含む。外部コントローラ（例えば、メモリサブシステムコントローラ１１５）は、メモリデバイス１３０を外部で管理し得る（例えば、メモリデバイス１３０上でメディア管理動作を実施し得る）。幾つかの実施形態では、メモリデバイス１３０は、同じメモリデバイスパッケージ内のメディア管理のためにローカルコントローラ（例えば、ローカルコントローラ１３５）と組み合わされた生のメモリデバイスであるマネージドメモリデバイスである。マネージドメモリデバイスの例は、マネージドＮＡＮＤ（ＭＮＡＮＤ）デバイスである。
メモリサブシステム１１０は、事前読み出し動作のための可変の事前読み出し電圧レベルに基づいて、不揮発性メモリデバイス内のデータユニットに対する書き込み動作をサポートするために使用され得る事前読み出し動作管理コンポーネント１１３を含む。実装において、ある一定のデータをメモリデバイス１３０～１４０のセグメント内に蓄積するための書き込みリクエストをホストシステム１２０がメモリサブシステム１１０へ送信する場合、メモリサブシステム１１０は、リクエストされた書き込み動作を実行する前に事前読み出し動作を実施し得る。セグメントは、例えば、コードワードのコレクション又は管理ユニット等、メモリデバイスの任意の物理的又は論理的な部分であり得る。セグメントは、メモリデバイスの１つ以上のデータユニットを更に指し得、各データユニットは、書き込み動作が実施され得る最小量のメモリを表し得る。
幾つかの実装形態では、現在蓄積されているデータの対応するビットとは異なる新たなデータのビットを判定するために、蓄積されるリクエストされた新たなデータと現在のデータが比較され得るように、セグメント内に現在蓄積されているデータを取得するために事前読み出し動作が使用され得る。この場合、メモリサブシステム１１０は、セグメント内に現在蓄積されているデータとは異なるデータのビットのみを書き込み得る。セグメント内に既に蓄積されているものとは異なる新たなデータのビットを判定した後、メモリサブシステム１１０は、セグメント内に新たなデータの判定されたビットを蓄積するために、書き込み動作の実施に進み得る。
実装において、事前読み出し動作は、データがセグメント内に最後にプログラミング又は蓄積された時間に基づいて事前読み出し動作管理コンポーネント１１３により判定され得る特定の事前読み出し電圧レベルを使用して実施され得る。例えば、事前読み出し動作管理コンポーネント１１３は、セグメントに対する書き込み間時間間隔を判定し得、事前読み出し動作を実施する場合に使用される対応する事前読み出し電圧レベルを判定し得る。幾つかの実装では、書き込み間時間間隔は、データがセグメントに最後に書き込まれた時間と、セグメントに対して書き込みリクエストが受信された時間と間の時間間隔を指し得る。例えば、事前読み出し動作管理コンポーネント１１３は、セグメントに対するＷ２Ｗ時間間隔を判定するために、データがセグメント又はセグメントのグループに最後に書き込まれた時間を表すタイムスタンプ値を蓄積し得る。
セグメントに対する書き込み間（Ｗ２Ｗ）時間間隔が判定された場合、事前読み出し動作管理コンポーネント１１３は、該Ｗ２Ｗ時間間隔が、メモリデバイス１３０～１４０の対応する第１の事前読み出し電圧レベルを有するＷ２Ｗ時間間隔の第１の範囲内にあるか否かを判定することによって、事前読み出し電圧レベルを判定し得る。一実装では、メモリデバイス１３０は、Ｗ２Ｗ時間間隔の２つの範囲を有し得、各範囲は、対応する事前読み出し電圧レベルが読み出し動作に使用された場合に最小の誤り率をもたらす電圧分布を表す。この場合、セグメントのＷ２Ｗ時間間隔がＷ２Ｗ時間間隔の第１の範囲内にある場合、事前読み出し動作を実施するために第１の事前読み出し電圧が使用され得る。一方、セグメントのＷ２Ｗ時間間隔がＷ２Ｗ時間間隔の第２の範囲内にある場合、事前読み出し動作を実施するために第２の事前読み出し電圧が使用され得る。
セグメントのＷ２Ｗ時間間隔に基づいて事前読み出し電圧レベルが判定された場合、事前読み出し動作管理コンポーネント１１３は、セグメント内に現在蓄積されているデータを取得するために、判定された事前読み出し電圧を使用して事前読み出し動作を実施し得る。事前読み出し動作管理コンポーネント１１３は、取得されたデータを、セグメントに蓄積される書き込みリクエストで受信された新たなデータとその後比較し得る。幾つかの不揮発性メモリデバイス（例えば、３Ｄクロスポイントメモリデバイス）では、メモリのセグメントに現在蓄積されているものとは異なるデータのみが書き込まれ得るように、書き込み動作が実施され得る。一例では、事前読み出し動作管理コンポーネント１１３は、セグメント内に現在蓄積されているデータの各ビットを、セグメントに蓄積される新たなデータの対応するビットと比較し得、２つのビットが異なる場合、新たなデータの対応するビットは、異なるものとしてマーキングされ得る。２つのビットが同一である場合、新たなデータの対応するビットは、同一のものとしてマーキングされ得る。全てのビットが比較され、関連するものとしてマーキングされた場合、異なるものとしてマーキングされた新たなデータのビットのみがセグメントに書き込まれ得る。
図２は、本開示の幾つかの実施形態に従った、２つの事前読み出し電圧レベルに対する書き込み間（Ｗ２Ｗ）時間間隔の関数としてのビット誤り率（ＢＥＲ）を説明するグラフ２００である。本明細書に説明するように、Ｖｔ分布は時間と共にシフトし得る。例えば、事前読み出しレベル１等の所与の事前読み出し電圧レベルでは、この事前読み出し電圧レベルを使用して事前読み出し動作が実施された場合に発生するビット誤り率は、Ｖｔ分布の固有の移動に起因して時間の関数として変化し得る。同様に、事前読み出しレベル２の対応するビット誤り率もまた時間の関数として変化し得る。これらの又はその他の状況では、Ｖｔ分布及びビット誤り率は、所与のデータユニットが最後にプログラミングされてから経過した時間を表すＷ２Ｗ時間間隔の関数であり得る。グラフ２００は、２つの事前読み出し電圧レベルの各々が、メモリサブシステム仕様からの設計目標であり得るＷ２Ｗ範囲２１０及びＷ２Ｗ範囲２２０等の、Ｗ２Ｗ時間の異なる範囲に対応することを示している。他の実施形態では、任意のその他の数のＷ２Ｗ時間間隔の範囲及び関連する事前読み出し電圧レベルがあり得る。
グラフ２００において、測定されたＢＥＲは、指定された事前読み出し電圧レベルを使用して実施された事前読み出し動作について表示されている。例えば、ＢＥＲ曲線２１２は、異なるＷ２Ｗ時間間隔のセグメント上で事前読み出しレベル１を使用して実施された事前読み出し動作に対して測定されたＢＥＲを表し、ＢＥＲ曲線２２２は、異なるＷ２Ｗ時間間隔のセグメント上で事前読み出しレベル２を使用して実施された事前読み出し動作に対して測定されたＢＥＲを表す。グラフ２００から、事前読み出しレベル１を使用することは、Ｗ２Ｗ範囲２１０内にあるＷ２Ｗ時間間隔を有するメモリコンポーネントのセグメント上で実施された事前読み出し動作に対してより低いＢＥＲをもたらし、事前読み出しレベル２を使用することは、Ｗ２Ｗ範囲２２０内にあるＷ２Ｗ時間間隔を有するメモリデバイスのセグメント上で実施された事前読み出し動作に対してより低いＢＥＲをもたらすことを明らかにしている。説明する例では、Ｗ２Ｗ範囲２１０は、Ｔ１Ｌ（例えば、１ミリ秒）とＴ１Ｒ（例えば、１分）との間の時間間隔を含み得る。この場合、１ミリ秒から１分前の何処かでプログラミングされたセグメントは、事前読み出し動作を実施するために事前読み出し電圧レベル１を使用し得る。他方、Ｗ２Ｗ範囲２２０は、Ｔ２Ｌ（例えば、１秒）とＴ１Ｒ（例えば、１０時間）との間の時間間隔を含み得る。この場合、１秒から１０時間前の何処かでプログラミングされたセグメントは、事前読み出し動作を実施するために事前読み出し電圧レベル２を使用し得る。この例では、メモリサブシステム１１０は、各セグメントが１０時間の最大Ｗ２Ｗ時間間隔を有し得るように、１０時間毎にセグメントに対する書き込みリクエストをトリガーするように構成され得る。また、セグメントに対する所与のＷ２Ｗ時間間隔が両方のＷ２Ｗ範囲内にある時間である場合（例えば、Ｗ２Ｗ時間間隔が１秒より長く１分未満である場合）、何れの事前読み出し電圧レベルでも許容可能なＢＥＲが得られるため、メモリサブシステム１１０は、事前読み出し電圧レベル１又は事前読み出し電圧レベル２の何れかがセグメントの事前読み出し動作に使用され得ると判定し得る。例えば、許容可能なＢＥＲは、メモリデバイスの誤り制御符号化（ＥＣＣ）能力の範囲内にある誤り率を指し得る。メモリサブシステム１１０は、セグメントに対する事前読み出し動作を実施するために、事前読み出し電圧レベル１又は事前読み出し電圧レベル２の何れかをその後使用し得る。
グラフ２００はまた、単一の事前読み出しレベル（例えば、事前読み出し電圧レベル２）に対して、より低いＷ２Ｗ時間間隔（すなわち、Ｗ２Ｗ時間＜Ｔ２Ｌ）及びより高いＷ２Ｗ時間間隔（すなわち、Ｗ２Ｗ時間＞Ｔ２Ｒ）においてＢＥＲが増加することを説明している。一実装では、事前読み出し電圧レベル１は最低電圧であり、事前読み出し電圧レベル２は、事前読み出し電圧レベル１よりも高い電圧を有する。事前読み出し電圧レベル１及び事前読み出し電圧レベル２の値は、メモリデバイスの製造中に設定され得るが、随意に、メモリデバイスの寿命中に調整され得る。
図３は、本開示の幾つかの実施形態に従った、データがメモリデバイスのデータユニットに最後に書き込まれた日時に基づいてデータブロックに対するタイムスタンプを管理するプロセスを説明するブロック図３００である。一実装では、メモリデバイス１３０は、データブロック３１０、３５０を含み得る。データブロックは、メモリデバイス１３０内のデータユニットのセットを指し得る。例えば、データブロックは、４０００個のデータユニットを含むメモリの領域を表し得る。この例では、データユニットは、メモリの４０００バイトのチャンクを表し得る。他の実装では、データユニットは、データを蓄積するために使用されるメモリデバイスのユニットを指し得、１つ以上のメモリページ、１つ以上のメモリセル、又は１つ以上のワード線を含み得る。各データユニットは、異なる時間にプログラミングされ得る。
データブロック３１０は、データユニット３１１、３１３を含み、データブロック３５０は、データユニット３５１、３５３を含む。メモリデバイス１３０は、データブロック３１０のデータユニット上で実施された最新の書き込み動作の時間を追跡するために使用され得るタイムスタンプ３４０を更に含み得る。メモリデバイス１３０はまた、データブロック３５０のデータユニット上で実施された最新の書き込み動作の時間を追跡するために使用され得るタイムスタンプ３６０を含み得る。
動作３３１において、処理ロジックは、データユニット３１１を識別する書き込みリクエストを受信し得る。書き込みリクエストは、データユニット３１１に書き込まれる新たなデータを含み得る。処理ロジックは、書き込み動作をその後実施し得、該データユニット３１１がデータブロック３１０と関連付けられ、タイムスタンプ３４０と関連付けられると判定し得る。動作３３２において、処理ロジックは、書き込み動作３３１がメモリデバイス１３０で受信された時間を指し示すようにタイムスタンプ３４０を更新し得る。したがって、データブロック３１０の任意のデータユニット上で事前読み出し動作が実施される準備がなされている場合、処理ロジックは、タイムスタンプ３４０に記録された時間から経過した時間としてデータユニットのＷ２Ｗ時間間隔を判定するために（例えば、Ｗ２Ｗ時間間隔＝現在の時間－タイムスタンプ３４０に蓄積された時間）、タイムスタンプ３４０を読み出し得る。
動作３３３において、処理ロジックは、データユニット３１３を識別し、データユニット３１３に書き込まれる新たなデータを含む書き込みリクエストを受信し得る。処理ロジックは、書き込み動作をその後実施し得、データユニット３１３がデータブロック３１０と関連付けられていると判定し得る。動作３３２において実施されるステップと同様に、動作３３４における処理ロジックは、書き込み動作３３３がメモリデバイス１３０で受信された時間を指し示し、したがって、タイムスタンプ３４０がデータブロック３１０のデータユニット上で実施された最新の書き込み動作を反映し得ることを指し示すように、タイムスタンプ３４０を更新し得る。
動作３３５において、処理ロジックは、データブロック３５０のデータユニット３５１を識別する書き込みリクエストを受信し得る。書き込みリクエストは、データユニット３５１に書き込まれる新たなデータを含み得る。処理ロジックは、書き込み動作をその後実施し得、データユニット３５１がデータブロック３５０と関連付けられ、タイムスタンプ３６０と関連付けられていると判定し得る。動作３３６において、処理ロジックは、書き込み動作３３５がメモリデバイス１３０で受信された時間を指し示すようにタイムスタンプ３６０を更新し得る。したがって、データブロック３５０の任意のデータユニット上で事前読み出し動作が実施される準備がなされている場合、処理ロジックは、タイムスタンプ３６０に記録された時間から経過した時間としてデータユニットのＷ２Ｗ時間間隔を判定するために（例えば、Ｗ２Ｗ時間間隔＝現在の時間－タイムスタンプ３６０に蓄積された時間）、タイムスタンプ３６０を読み出し得る。
動作３３７において、処理ロジックは、データユニット３５３を識別し、データユニット３５３に書き込まれる新たなデータを含む書き込みリクエストを受信し得る。処理ロジックは、書き込み動作をその後実施し得、データユニット３５３がデータブロック３５０と関連付けられていると判定し得る。動作３３５において実施されるステップと同様に、動作３３８における処理ロジックは、書き込み動作３３７がメモリデバイス１３０で受信された時間を指し示し、したがって、対応するデータブロック３５０のデータユニット上で実施された最新の書き込み動作をタイムスタンプ３６０が反映し得ることを指し示すように、タイムスタンプ３６０を更新し得る。実装において、データブロック３１０が消去された場合、処理ロジックは、データがデータブロック３１０上で現在プログラムされていないことを指し示し、したがって、データブロック３１０内のユニットに対するＷ２Ｗ時間間隔が最小値であるべきであることを指し示すデフォルト値にタイムスタンプ３４０の値をリセットし得る。同様に、データブロック３５０が消去された場合、処理ロジックは、データがデータブロック３５０上で現在プログラムされていないことを指し示すデフォルト値にタイムスタンプ３６０の値をリセットし得る。
図４は、本開示の幾つかの実施形態に従った、メモリサブシステムにおいて可変の事前読み出し電圧レベルを使用して事前読み出し動作を管理する例示的な方法のフロー図である。方法４００は、ハードウェア（例えば、処理デバイス、回路、専用ロジック、プログラム可能なロジック、マイクロコード、デバイスのハードウェア、集積回路等）、ソフトウェア（例えば、処理デバイス上で実行する又は実行される命令）、又はそれらの組み合わせを含み得る処理ロジックによって実施され得る。幾つかの実施形態では、方法４００は、図１の事前読み出し動作管理コンポーネント１１３によって実施される。特定のシーケンス又は順序で示されているが、特に指定がない限り、プロセスの順序は修正され得る。したがって、説明する実施形態は例としてのみ理解されるべきであり、説明するプロセスは異なる順序で実施され得、幾つかのプロセスは並行して実施され得る。また、様々な実施形態では、１つ以上のプロセスは省略され得る。したがって、あらゆる実施形態において全てのプロセスが必要とされるわけではない。他のプロセスフローが可能である。
動作４１０において、処理ロジックは、ホストシステムから書き込みリクエストを受信し、書き込みリクエストは、メモリデバイスのセグメント内に蓄積されるデータを識別する。実装では、処理ロジックは、本明細書でより詳細に説明するように、セグメントに現在蓄積されているデータとは異なる蓄積されるデータのサブセットを識別するために、書き込み動作を実行する前に事前読み出し動作を実行し得る。事前読み出し動作を実施するために、処理ロジックは、データがセグメントに最後に書き込まれた時間に対応する事前読み出し電圧レベルを判定し得る。
動作４２０において、処理ロジックは、セグメントに対する書き込み間（Ｗ２Ｗ）時間間隔を判定する。実装では、Ｗ２Ｗ時間間隔は、データがセグメントに最後に書き込まれた時間と、セグメントに対して書き込みリクエストが受信された時間との間の時間間隔を指し得る。一例では、データが最後に書き込まれた時間は、データがセグメントに最後に書き込まれた時間を表すメモリデバイスに蓄積されたタイムスタンプ値に従って判定され得る。他の実装では、Ｗ２Ｗ時間間隔は、データがデータユニットのグループ（例えば、データユニットと関連付けられたデータブロック）の任意のデータユニットに最後に書き込まれた時間と、データユニットに対して書き込みリクエストが最後に受信された時間との間の時間間隔を指し得る。実装では、メモリデバイスは複数のデータブロックを含み得、各データブロックは複数のデータユニットを含み得る。データブロック毎に、処理ロジックは、データがデータブロック内のデータユニットに最後に書き込まれた時間を表す対応するタイムスタンプ値を蓄積し得る。
動作４３０において、処理デバイスは、セグメントのＷ２Ｗ時間間隔が、対応する第１の事前読み出し電圧レベルを有するＷ２Ｗ時間間隔の第１の範囲内にあるか否かを判定することによって、事前読み出し電圧レベルを判定する。実装では、メモリデバイスは、Ｗ２Ｗ時間間隔の複数の範囲を有し得、各範囲は、上で詳細に説明したように、対応する事前読み出し電圧レベルが事前読み出し動作に使用された場合に最小誤り率をもたらす電圧分布を表す。
動作４４０において、セグメントのＷ２Ｗ時間間隔がＷ２Ｗ時間間隔の第１の範囲内にあると判定すると、処理ロジックは、上により詳細に説明したように、セグメント内に現在蓄積されているデータを取得するために事前読み出し動作を実施するために、Ｗ２Ｗ間隔の第１の範囲の第１の事前読み出し電圧を使用する。幾つかの実装では、処理ロジックは、事前読み出し動作中に読み出されたデータ内に存在し得る誤りを訂正するために、事前読み出し動作から取得されたデータを用いて誤り処理モジュールを実行し得る。例えば、誤り処理モジュールは、事前読み出し動作に対するより良い誤り率をもたらすために、誤り処理モジュールによって判定された異なる事前読み出し電圧レベルを使用して事前読み出し動作を再度実施し得る。処理ロジックは、誤り処理モジュールによって判定された事前読み出し電圧レベルを反映するように、Ｗ２Ｗ間隔の第１の範囲の事前読み出し電圧レベルをその後更新し得る。
動作４５０において、処理デバイスは、セグメントに蓄積される新たなデータのサブセットを識別し、該サブセットのみをセグメントに書き込む。データのサブセットは、セグメント内に現在蓄積されているデータとは異なる新たなデータの部分を表す。一例では、処理ロジックは、本明細書でより詳細に説明するように、セグメント内に現在蓄積されているデータの各ビットを、セグメントに蓄積される新たなデータの対応するビットと比較し得、セグメント内に現在蓄積されているデータの対応するビットとは異なる新たなデータのそれらのビットのみをセグメントに書き込む。
動作４６０において、処理ロジックは、本明細書でより詳細に説明するように、上で説明した比較に基づいて、セグメント内に現在蓄積されているデータとは異なる新たなデータのサブセットをセグメント内に蓄積するために書き込み動作を実施する。
図５は、本開示の幾つかの実施形態に従った、メモリサブシステムにおいて可変の事前読み出し電圧レベルを使用して事前読み出し動作を実施する例示的な方法のフロー図である。方法５００は、ハードウェア（例えば、処理デバイス、回路、専用ロジック、プログラム可能なロジック、マイクロコード、デバイスのハードウェア、集積回路等）、ソフトウェア（例えば、処理デバイス上で実行する又は実行される命令）、又はそれらの組み合わせを含み得る処理ロジックによって実施され得る。幾つかの実施形態では、方法５００は、図１の事前読み出し動作管理コンポーネント１１３によって実施される。特定のシーケンス又は順序で示されているが、特に指定がない限り、プロセスの順序は修正され得る。したがって、説明する実施形態は例としてのみ理解されるべきであり、説明するプロセスは異なる順序で実施され得、幾つかのプロセスは並行して実施され得る。また、様々な実施形態では、１つ以上のプロセスは省略され得る。したがって、あらゆる実施形態において全てのプロセスが必要とされるわけではない。他のプロセスフローが可能である。
動作５１０において、処理ロジックは、例えば、本明細書に詳細に説明するように、書き込み動作を実施する前にセグメントに蓄積されたデータを取得するために事前読み出し動作を実施するために、メモリデバイスのセグメントに対する書き込み間（Ｗ２Ｗ）時間間隔を判定する。実装では、Ｗ２Ｗ時間間隔は、事前読み出し動作を実施するために使用される事前読み出し電圧レベルを判定するために使用され得る。他の実装では、セグメント上で事前読み出し動作を実施するために、処理ロジックは、事前読み出し電圧レベル基準を満たす事前読み出し電圧レベルを判定し得る。事前読み出し電圧レベル基準は、セグメントのＷ２Ｗ時間間隔が事前読み出し電圧レベルと関連付けられたＷ２Ｗ間隔の範囲内にあるか否かであり得る。
動作５１５において、処理ロジックは、Ｗ２Ｗ間隔がＷ２Ｗ間隔の第１の範囲内にあるか否かを判定する。一実装では、メモリデバイスは、Ｗ２Ｗ間隔の複数の範囲を含み得、各範囲は、本明細書に詳細に説明するように、個別の事前読み出し電圧レベルに対応する。動作５３０において、Ｗ２Ｗ間隔がＷ２Ｗ間隔の第１の範囲内にあると処理ロジックが判定した場合、処理ロジックは、事前読み出し動作を実施するために、Ｗ２Ｗ間隔の第１の範囲の第１の事前読み出し電圧を使用し得る。処理ロジックは、上で詳細に説明したように、セグメントに現在蓄積されているデータを取得するために、第１の事前読み出し電圧レベルを使用して事前読み出し動作をその後実施する。
動作５３５において、セグメントのＷ２Ｗ間隔がＷ２Ｗ間隔の第１の範囲内にないと処理ロジックが判定した場合、処理ロジックは、メモリデバイスのＷ２Ｗ間隔の複数の範囲の内の次の範囲に進み得、動作５４０において、Ｗ２Ｗ間隔がＷ２Ｗ間隔の次の範囲内にあるか否かを判定し得る。動作５５０において、セグメントのＷ２Ｗ間隔がＷ２Ｗ間隔の次の範囲内にあると処理ロジックが判定した場合、処理ロジックは、上に詳細に説明したように、セグメントに現在蓄積されているデータを取得するために、Ｗ２Ｗ間隔の次の範囲の事前読み出し電圧レベルを使用して事前読み出し動作を実施し得る。
セグメントのＷ２Ｗ間隔がＷ２Ｗ間隔の次の範囲内にないと処理ロジックが判定した場合、処理ロジックは、動作５３５において、メモリデバイスのＷ２Ｗ間隔の複数の範囲の内のＷ２Ｗ間隔の次の（例えば、第３の）範囲に進み得る。処理ロジックは、セグメントのＷ２Ｗ間隔を含むＷ２Ｗ間隔の範囲が発見されるまで、Ｗ２Ｗ間隔の複数の範囲をループし続け得る。処理ロジックは、事前読み出し動作を実施するために、Ｗ２Ｗ間隔の発見された範囲の事前読み出し電圧を使用することにその後進み得る。
図６は、本明細書で論じる方法論の内の何れか１つ以上をマシンに実施させるための命令のセットがその中で実行され得るコンピュータシステム６００の例示的なマシンを説明する。幾つかの実施形態では、コンピュータシステム６００は、メモリサブシステム（例えば、図１のメモリサブシステム１１０）を含み、結合され、又は利用するホストシステム（例えば、図１のホストシステム１２０）に対応し得、又はコントローラの動作を実施するために（例えば、図１の事前読み出し動作管理コンポーネント１１３に対応する動作を実施するためにオペレーティングシステムを実行するために）使用され得る。代替の実施形態では、マシンは、ＬＡＮ、イントラネット、エクストラネット、及び／又はインターネット内の他のマシンに接続（例えば、ネットワーク化）され得る。マシンは、クライアントサーバーネットワーク環境ではサーバー若しくはクライアントマシンの能力で、ピアツーピア（若しくは分散）ネットワーク環境ではピアマシンとして、又はクラウドコンピューティングインフラストラクチャ若しくは環境ではサーバー若しくはクライアントマシンとして動作し得る。
マシンは、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、携帯情報端末（ＰＤＡ）、携帯電話、ウェブアプライアンス、サーバー、ネットワークルータ、スイッチ若しくはブリッジ、又は該マシンによって実行されるアクションを指定する命令のセット（シーケンシャル又はその他）を実行可能な任意のマシンであり得る。更に、単一のマシンが説明されているが、用語“マシン”はまた、本明細書で論じる方法論の内の何れか１つ以上を実施するための命令のセット（又は複数のセット）を個々に又は共同で実行するマシンの任意の集合を含むと解釈されるであろう。
例示的なコンピュータシステム６００は、処理デバイス６０２、メインメモリ６０４（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、同期型ＤＲＡＭ（ＳＤＲＡＭ）又はランバスＤＲＡＭ（ＲＤＲＡＭ）等のダイナミックランダムアクセスメモリ（ＤＲＡＭ）等）、静的メモリ６０６（例えば、フラッシュメモリ、静的ランダムアクセスメモリ（ＳＲＡＭ）等）、及びデータストレージシステム６１８を含み、それらは、バス６３０を介して相互に通信する。
処理デバイス６０２は、マイクロプロセッサ又は中央処理装置等の１つ以上の汎用処理デバイスを表す。より具体的には、処理デバイスは、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長期命令語（ＶＬＩＷ）マイクロプロセッサ、若しくはその他の命令セットを実装するプロセッサ、又は命令セットの組み合わせを実装するプロセッサであり得る。処理デバイス６０２はまた、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、又はネットワークプロセッサ等の１つ以上の専用処理デバイスであり得る。処理デバイス６０２は、本明細書で論じる動作及びステップを実施するための命令６２６を実行するように構成される。コンピュータシステム６００は、ネットワーク６２０を介して通信するためのネットワークインターフェースデバイス６０８を更に含み得る。
データストレージシステム６１８は、本明細書に説明する方法論又は機能の内の何れか１つ以上を具体化する命令６２６又はソフトウェアの１つ以上のセットがその上に蓄積されるマシン可読ストレージ媒体６２４（コンピュータ可読媒体としても知られている）を含み得る。命令６２６はまた、コンピュータシステム６００によるその実行中にメインメモリ６０４内及び／又は処理デバイス６０２内に完全に又は少なくとも部分的に常駐し得、メインメモリ６０４及び処理デバイス６０２はまた、マシン可読ストレージ媒体を構成する。マシン可読ストレージ媒体６２４、データストレージシステム６１８、及び／又はメインメモリ６０４は、図１のメモリサブシステム１１０に対応し得る。
一実施形態では、命令６２６は、図１の事前読み出し動作管理コンポーネント１１３に対応する機能を実装するための命令を含む。マシン可読ストレージ媒体６２４は、例示的な実施形態では単一の媒体であることが示されているが、用語“マシン可読ストレージ媒体”は、命令の１つ以上のセットを蓄積する単一の媒体又は複数の媒体を含むと解釈されるべきである。用語“マシン可読ストレージ媒体”はまた、マシンによる実行のための命令のセットを蓄積又は符号化可能であり、本開示の方法論の内の何れか１つ以上をマシンに実施させる任意の媒体を含むと解釈されるであろう。用語“マシン可読ストレージ媒体”は、非限定的に、固体メモリ、光学媒体、及び磁気媒体を含むと解釈されるであろう。
前述の詳細な説明の幾つかの部分は、コンピュータメモリ内のデータビットに対する動作のアルゴリズム及び記号表現に関して提示されている。これらのアルゴリズムの説明及び表現は、データ処理技術の当業者が、当技術分野の他の者にそれらの作業の内容を最も効果的に伝えるために使用される方法である。アルゴリズムは、ここにあり、一般的に、所望の結果につながる自己矛盾のない一連の動作であると考えられる。動作は、物理量の物理的な操作を必要とする動作である。通常、必ずしもそうとは限らないが、これらの量は、蓄積、結合、比較、及びその他の方法で操作可能な電気信号又は磁気信号の形式をとる。主に一般的な使用法の理由から、これらの信号をビット、値、要素、記号、文字、用語、又は数値等と称することが便利な場合がある。
しかしながら、これらの及び類似の用語の全ては、適切な物理量と関連付けられるべきであり、これらの量に適用される単なる便利なラベルであることに留意すべきである。本開示は、コンピュータシステムのレジスタ及びメモリ内の物理的（電子的）量として表されるデータを操作し、コンピュータシステムのメモリ若しくはレジスタ又はその他のそうした情報ストレージシステム内の物理量として同様に表される他のデータに変換するコンピュータシステム又は同様の電子コンピューティングデバイスのアクション及びプロセスを指し得る。
本開示はまた、本明細書の動作を実施するための装置に関する。この装置は、意図する目的のために特別に構築され得、又はコンピュータ内に蓄積されたコンピュータプログラムにより選択的に起動又は再構成される汎用コンピュータを含み得る。こうしたコンピュータプログラムは、非限定的に、コンピュータシステムバスに各々結合される、フロッピーディスク、光ディスク、ＣＤ－ＲＯＭ、及び磁気光学ディスクを含む任意のタイプのディスク、リードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光カード、又は電子命令の蓄積に適した任意のタイプの媒体等のコンピュータ可読ストレージ媒体内に蓄積され得る。
本明細書に提示されるアルゴリズム及び表示は、特定のコンピュータ又はその他の装置に本質的に関連しない。本明細書の教示に従ったプログラムで様々な汎用システムが使用され得、又は方法を実施するためのより特殊な装置を構築することが便利であることが証明され得る。様々なこれらのシステムの構造は、以下の説明に記載されるように現れるであろう。また、本開示は、何れの特定のプログラミング言語に言及して説明されていない。本明細書に説明するように、開示の教示を実装するために様々なプログラミング言語が使用され得ることは理解されるであろう。
本開示は、本開示に従ったプロセスを実施するようにコンピュータシステム（又はその他の電子デバイス）をプログラミングするために使用され得る、命令をその上に蓄積したマシン可読媒体を含み得るコンピュータプログラム製品又はソフトウェアとして提供され得る。マシン可読媒体は、マシン（例えば、コンピュータ）によって可読な形式で情報を蓄積するための任意のメカニズムを含む。幾つかの実施形態では、マシン可読（例えば、コンピュータ可読）媒体は、リードオンリーメモリ（“ＲＯＭ”）、ランダムアクセスメモリ（“ＲＡＭ”）、磁気ディスクストレージ媒体、光ストレージ媒体、フラッシュメモリコンポーネント等のマシン（例えば、コンピュータ）可読ストレージ媒体を含む。
前述の明細書において、開示の実施形態は、それらの具体的で例示的な実施形態に言及して説明されている。以下の特許請求の範囲に記載されるように、開示の実施形態のより広い精神及び範囲から逸脱することなく、それらに様々な修正がなされ得ることは明らかであろう。明細書及び図面は、したがって、限定的な意味ではなく、例示的な意味でみなされるべきである。

Claims (20)

  1. メモリデバイスと、
    前記メモリデバイスと動作可能に結合され、
    ホストシステムから書き込みリクエストを受信することであって、前記書き込みリクエストは、前記メモリデバイスのセグメント内に蓄積されるデータを識別することと、
    前記メモリデバイスの前記セグメントに対する書き込み間時間間隔を判定することと、
    前記セグメントに対する前記書き込み間時間間隔が、前記メモリデバイスに対する複数の書き込み間時間間隔範囲の内の第１の書き込み間時間間隔範囲内にあるか否かを判定することであって、前記第１の書き込み間時間間隔範囲は、第１の事前読み出し電圧レベルに対応する第１の複数の書き込み間時間間隔を表すことと、
    前記セグメントに対する前記書き込み間時間間隔が前記第１の書き込み間時間間隔範囲内にあることに応答して、前記セグメント内に現在蓄積されているデータを判定するために前記第１の事前読み出し電圧レベルを使用して前記メモリデバイスの前記セグメント上で事前読み出し動作を実施することと、
    前記メモリデバイスの前記セグメント内に蓄積される前記書き込みリクエストで識別された前記データのサブセットを識別することであって、前記データの前記サブセットは、前記セグメント内に現在蓄積され、前記事前読み出し動作中に読み出された前記データの対応するビットとは異なるデータのビットを表すことと、
    前記データの前記サブセットを前記メモリデバイスの前記セグメント内に蓄積するために書き込み動作を実施すること
    を含む動作を実施する処理デバイスと
    を含むシステム。
  2. 前記メモリデバイスの前記セグメントに対する前記書き込み間時間間隔を判定することは、
    前記メモリデバイスの前記セグメント内の前記データと関連付けられたタイムスタンプを読み出すことであって、前記タイムスタンプは、データが前記セグメント内に最後に書き込まれた時間を指し示すことと、
    前記タイムスタンプからの経過時間として前記書き込み間時間間隔を判定すること
    を含む、請求項１に記載のシステム。
  3. 前記メモリデバイスの前記セグメントは、複数のデータユニットを含み、データユニットは、書き込み動作が実施される最小量のメモリを含む、請求項１に記載のシステム。
  4. 前記セグメントに対する前記書き込み間時間間隔は、前記セグメントの前記複数のデータユニットの内のデータユニットと関連付けられたタイムスタンプに基づいて判定され、前記データユニットは、前記複数のデータユニットの内の最近書き込まれたデータユニットである、請求項３に記載のシステム。
  5. 前記処理デバイスは、
    前記セグメントに対する前記書き込み間時間間隔が前記第１の書き込み間時間間隔範囲内にないことに応答して、第２の書き込み間時間間隔範囲と関連付けられた第２の事前読み出し電圧レベルを使用して、前記メモリデバイスの前記セグメント上で前記事前読み出し動作を実施することであって、前記第２の書き込み間時間間隔範囲は、前記第２の事前読み出し電圧レベルに対応する第２の複数の書き込み間時間間隔を表すこと
    を含む動作を更に実施する、請求項１に記載のシステム。
  6. 前記第１の事前読み出し電圧レベルは、前記メモリデバイスと関連付けられた複数の事前読み出し電圧レベルの内の最も低い事前読み出し電圧レベルである、請求項１に記載のシステム。
  7. 前記メモリデバイスの前記セグメントに蓄積される前記データの前記サブセットを識別することは、
    前記セグメント内に現在蓄積され、前記事前読み出し動作中に読み出された前記データのビットの第１のセットを、前記メモリデバイスの前記セグメント内に蓄積される前記書き込みリクエストで識別された前記データのビットの第２のセットと比較することと、
    前記セグメントに蓄積される前記データの前記サブセットとして、ビットの前記第１のセットの対応するビットと一致しないビットの前記第２のセットのビットをマーキングすること
    を含む、請求項１に記載のシステム。
  8. ホストシステムから書き込みリクエストを受信することであって、前記書き込みリクエストは、メモリデバイスのセグメント内に蓄積されるデータを識別することと、
    前記メモリデバイスの前記セグメントに対する書き込み間時間間隔を判定することと、
    前記セグメントに対する前記書き込み間時間間隔が、前記メモリデバイスに対する複数の書き込み間時間間隔範囲の内の第１の書き込み間時間間隔範囲内にあるか否かを判定することであって、前記第１の時間間隔範囲は、第１の事前読み出し電圧レベルに対応する第１の複数の書き込み間時間間隔を表すことと、
    前記セグメントに対する前記書き込み間時間間隔が前記第１の書き込み間時間間隔範囲内にあることに応答して、前記セグメント内に現在蓄積されているデータを判定するために前記第１の事前読み出し電圧レベルを使用して前記メモリデバイスの前記セグメント上で事前読み出し動作を実施することと、
    前記メモリデバイスの前記セグメント内に蓄積される前記書き込みリクエストで識別された前記データのサブセットを識別することであって、前記データの前記サブセットは、前記セグメント内に現在蓄積され、前記事前読み出し動作中に読み出された前記データの対応するビットとは異なるデータのビットを表すことと、
    前記データの前記サブセットを前記メモリデバイスの前記セグメント内に蓄積するために書き込み動作を実施すること
    を含む方法。
  9. 前記メモリデバイスの前記セグメントに対する前記書き込み間時間間隔を判定することは、
    前記メモリデバイスの前記セグメント内の前記データと関連付けられたタイムスタンプを読み出すことであって、前記タイムスタンプは、データが前記セグメント内に最後に書き込まれた時間を指し示すことと、
    前記タイムスタンプからの経過時間として前記書き込み間時間間隔を判定すること
    を更に含む、請求項８に記載の方法。
  10. 前記メモリデバイスの前記セグメントは、複数のデータユニットを含み、データユニットは、書き込み動作が実施される最小量のメモリを含む、請求項８に記載の方法。
  11. 前記セグメントに対する前記書き込み間時間間隔は、前記セグメントの前記複数のデータユニットの内のデータユニットと関連付けられたタイムスタンプに基づいて判定され、前記データユニットは、前記複数のデータユニットの内の最近書き込まれたデータユニットである、請求項１０に記載の方法。
  12. 前記セグメントに対する前記書き込み間時間間隔が前記第１の書き込み間時間間隔範囲内にないことに応答して、第２の書き込み間時間間隔範囲と関連付けられた第２の事前読み出し電圧レベルを使用して、前記メモリデバイスの前記セグメント上で前記事前読み出し動作を実施することであって、前記第２の書き込み間時間間隔範囲は、前記第２の事前読み出し電圧レベルに対応する第２の複数の書き込み間時間間隔を表すこと
    を更に含む、請求項８に記載の方法。
  13. 前記第１の事前読み出し電圧レベルは、前記メモリデバイスと関連付けられた複数の事前読み出し電圧レベルの内の最も低い事前読み出し電圧レベルである、請求項８に記載の方法。
  14. 前記メモリデバイスの前記セグメントに蓄積される前記データの前記サブセットを識別することは、
    前記セグメント内に現在蓄積され、前記事前読み出し動作中に読み出された前記データのビットの第１のセットを、前記メモリデバイスの前記セグメント内に蓄積される前記書き込みリクエストで識別された前記データのビットの第２のセットと比較することと、
    前記セグメントに蓄積される前記データの前記サブセットとして、ビットの前記第１のセットの対応するビットと一致しないビットの前記第２のセットのビットをマーキングすること
    を更に含む、請求項８に記載の方法。
  15. メモリデバイスのセグメント内に蓄積された第１のデータを識別するために、第１の事前読み出し電圧レベルを使用して前記メモリデバイスの前記セグメント上で事前読み出し動作を実施することとであって、前記事前読み出し電圧レベルは、事前読み出し電圧レベル基準を満たすことと、
    前記第１のデータとは異なる第２のデータの少なくとも一部分を識別するために、前記メモリデバイスの前記セグメント内に蓄積され、前記事前読み出し動作中に読み出された前記第１のデータを、前記メモリデバイスの前記セグメント上で実施される書き込み動作と関連付けられた前記第２のデータと比較することと、
    前記書き込み動作と関連付けられた前記第２のデータの前記少なくとも一部分を前記メモリデバイスの前記セグメントに書き込むこと
    を、処理デバイスによって実行される場合に、前記処理デバイスにさせる命令を含む非一時的コンピュータ可読ストレージ媒体。
  16. 前記事前読み出し電圧レベル基準は、前記メモリデバイスの前記セグメントに対する書き込み間時間間隔に関係し、前記事前読み出し電圧レベルが前記事前読み出し電圧レベル基準を満たすと判定することは、前記セグメントに対する前記書き込み間時間間隔が、前記メモリデバイスに対する複数の書き込み間隔範囲の内の第１の書き込み間隔範囲内にあると判定することを含み、前記第１の書き込み間間隔範囲は、前記第１の事前読み出し電圧レベルに対応する第１の複数の書き込み間時間間隔を表す、請求項１５に記載の非一時的コンピュータ可読ストレージ媒体。
  17. 前記メモリデバイスの前記セグメントに対する前記書き込み間時間間隔を判定するために、前記処理デバイスは、
    前記メモリデバイスの前記セグメント内の前記データと関連付けられたタイムスタンプを読み出すことであって、前記タイムスタンプは、データが前記セグメント内に最後に書き込まれた時間を指し示すことと、
    前記タイムスタンプからの経過時間として前記書き込み間時間間隔を判定すること
    を更に行う、請求項１６に記載の非一時的コンピュータ可読ストレージ媒体。
  18. 前記メモリデバイスの前記セグメントは、複数のデータユニットを含み、データユニットは、書き込み動作が実施される最小量のメモリを含む、請求項１５に記載の非一時的コンピュータ可読ストレージ媒体。
  19. 前記第１の書き込み間時間間隔範囲は、前記第２の書き込み間時間間隔範囲と重複する、請求項１５に記載の非一時的コンピュータ可読ストレージ媒体。
  20. 前記メモリデバイスの前記セグメントに蓄積される前記データの前記サブセットを識別するために、前記処理デバイスは、
    前記セグメント内に現在蓄積され、前記事前読み出し動作中に読み出された前記データのビットの第１のセットを、前記メモリデバイスの前記セグメント内に蓄積される前記書き込みリクエストで識別された前記データのビットの第２のセットと比較することと、
    前記セグメントに蓄積される前記データの前記サブセットとして、ビットの前記第１のセットの対応するビットと一致しないビットの前記第２のセットのビットをマーキングすること
    を更に行う、請求項１７に記載の非一時的コンピュータ可読ストレージ媒体。
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