CN113555058A - 存储器装置中使用嵌入式伺服单元的读取电平校准 - Google Patents

存储器装置中使用嵌入式伺服单元的读取电平校准 Download PDF

Info

Publication number
CN113555058A
CN113555058A CN202110435027.3A CN202110435027A CN113555058A CN 113555058 A CN113555058 A CN 113555058A CN 202110435027 A CN202110435027 A CN 202110435027A CN 113555058 A CN113555058 A CN 113555058A
Authority
CN
China
Prior art keywords
embedded servo
memory
cells
read
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110435027.3A
Other languages
English (en)
Inventor
L·J·考德莱
B·A·利卡宁
M·舍佩雷克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN113555058A publication Critical patent/CN113555058A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1008—Correctness of operation, e.g. memory ordering
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5644—Multilevel memory comprising counting devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本申请案涉及存储器装置中使用嵌入式伺服单元的读取电平校准。一种实例存储器子系统包含：存储器装置；以及处理装置，其以操作方式耦合到所述存储器装置。所述处理装置经配置以：识别存储于所述存储器装置上的一组嵌入式伺服单元；通过基于所述组嵌入式伺服单元执行读取电平校准而确定读取电压偏移；以及施加所述读取电压偏移以用于读取与所述组嵌入式伺服单元相关联的存储器页。

Description

存储器装置中使用嵌入式伺服单元的读取电平校准
技术领域
本公开的实施例大体上涉及存储器子系统，且更具体地说，涉及存储器装置中使用嵌入式伺服单元的读取电平校准。
背景技术
一种存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。
发明内容
根据一个实施例，提供一种系统。所述系统包括：存储器装置；以及处理装置，其以操作方式耦合到所述存储器装置，所述处理装置执行包括以下各项的操作：识别存储于所述存储器装置上的一组嵌入式伺服单元；通过基于所述组嵌入式伺服单元执行读取电平校准来确定读取电压偏移；以及施加所述读取电压偏移以用于读取与所述组嵌入式伺服单元相关联的存储器页。
根据另一实施例，提供一种存储器装置。所述存储器装置包括：一或多个裸片，其包括多个存储器单元；以及处理装置，其以操作方式耦合到所述多个存储器单元，所述处理装置执行包括以下各项的操作：在所述多个存储器单元中识别一组嵌入式伺服单元；通过基于所述组嵌入式伺服单元执行读取电平校准来确定读取电压偏移；以及施加所述读取电压偏移以用于读取与所述组嵌入式伺服单元相关联的存储器单元群组。
根据又一实施例，提供一种方法。所述方法包括：通过处理装置识别存储在存储器装置上的一嵌入式伺服单元；通过基于所述组嵌入式伺服单元执行读取电平校准来确定读取电压偏移；以及施加所述读取电压偏移以用于读取与所述组嵌入式伺服单元相关联的存储器页。
附图说明
从下文给出的详细描述和本公开的一些实施例的附图更充分理解本公开。
图1说明根据本公开的一些实施例的包含存储器子系统的实例计算系统。
图2示意性地说明根据本公开的一些实施例的因三层存储器单元所展现的缓慢电荷损失而导致的时间电压移位。
图3描绘根据本公开的一些实施例的说明针对若干嵌入式伺服单元群组在读取电压偏移上的位错误计数分布的实例曲线图。
图4示意性地说明根据本公开的一些实施例的基于用于两个嵌入式伺服单元群组的差分位计数分布的实例读取电平电压计算。
图5为根据本公开的一些实施例的使用嵌入式伺服单元执行存储器装置中的读取电平校准的实例方法的流程图。
图6是其中可操作本公开的实施例的实例计算机系统的框图。
具体实施方式
本公开的实施例是针对存储器装置中使用嵌入式伺服单元的读取电平校准。存储器子系统可以是存储装置、存储器模块，或存储装置和存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个组件(例如，存储数据的存储器装置)的存储器子系统。主机系统可提供数据以存储于存储器子系统处，且可请求从存储器子系统检索数据。
存储器子系统可利用一或多个存储器装置(包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合)存储主机系统提供的数据。在一些实施例中，非易失性存储器装置可由“与非”(NAND)类型快闪存储器装置提供。下文结合图1描述非易失性存储器装置的其它实例。非易失性存储器装置可包含一或多个裸片的封装。每一裸片可包含一或多个平面。平面可分组成逻辑单元(LUN)。对于一些类型的非易失性存储器装置(例如，NAND装置)，每一平面包含一组物理块。每一块包含一组页。每一页包含一组存储器单元(“单元”)。单元是存储信息的电子电路。
数据操作可由存储器子系统执行。数据操作可以是主机发起的操作。举例来说，主机系统可在存储器子系统上发起数据操作(例如，写入、读取、擦除等)。主机系统可将存取请求(例如，写入命令、读取命令)发送到存储器子系统，以便将数据存储在存储器子系统处的存储器装置上，且从存储器子系统上的存储器装置读取数据。如由主机请求指定，待读取或写入的数据在下文中被称作“主机数据”。主机请求可包含用于主机数据的逻辑地址信息(例如，逻辑块地址(LBA)、名字空间)，其是主机系统与主机数据相关联的位置。逻辑地址信息(例如，LBA及名称空间)可以是主机数据的元数据的部分。元数据还可包含错误处置数据(例如，ECC码字、奇偶检验码)、数据版本(例如，用于区分所写入数据的期限)、有效位图(其LBA或逻辑传送单元含有有效数据)等。
存储器装置包含多个存储器单元，其中的每一者可取决于存储器单元类型存储一或多个信息位。可通过将某一电压施加到存储器单元来编程存储器单元(向其写入)，这导致电荷由存储器单元保持，从而允许调制存储器单元所产生的电压分布。此外，精确地控制存储器单元所存储的电荷的量允许建立对应于不同逻辑电平的多个阈值电压电平，从而有效地允许单个存储器单元存储多个信息位：以2n个不同阈值电压电平操作的存储器单元能够存储n个信息位。“阈值电压”在本文中将指代定义对应于两个逻辑电平的两个相邻电压分布之间的边界的电压电平。因此，可通过将存储器单元所展现的测得电压与一或多个参考电压电平进行比较以便区分用于单层级单元的两个逻辑电平以及用于多电层级单元的多个逻辑电平来执行读取操作。
归因于被称为缓慢电荷损失的现象，存储器单元的阈值电压随着单元的电荷降级而及时改变，其被称作“时间电压移位”(因为使电荷降级导致电压分布沿电压轴朝较低电压电平移位)。阈值电压首先快速改变(紧接在存储器单元被编程之后的短时间周期内)，且接着相对于从单元编程事件开始经过的时间以大致对数线性方式减慢。因此，未能减轻缓慢电荷损失所导致的时间电压移位可导致读取操作中增加的位误差率。
然而，各种常见存储器系统无法充分解决时间电压移位，或使用导致高位误差率和/或展现其它缺点的低效策略。本公开的实施例通过实施利用嵌入式伺服单元用于读取电平校准的存储器子系统来解决上述和其它不足，因此显著改进校准过程的效率和存储器子系统所展现的位误差率。
根据本公开的实施例，驻留在存储器装置的已知位置处的特定存储器单元(例如，驻留在每一存储器页内的已知偏移处的一或多个群组)被指定为“嵌入式伺服单元”，其经编程以存储已知数据模式，而不是存储主机数据。嵌入式伺服单元可以邻近单元的群组或作为遍及存储器装置的数据单元扩展的个别单元加以编程。
因为假定存储器页内的嵌入式伺服单元和常规数据单元两者展现类似的阈值电压分布，所以其将需要将相同电压偏移施加到用于读取操作的基础读取电平。“基础读取电平”在本文中将指存储器单元在紧接在编程之后所展现的初始阈值电压电平。在一些实施方案中，基础读取电平可存储在存储器装置的元数据中。
为了确定读取电平偏移，存储器子系统控制器可通过对嵌入式伺服单元进行解码而执行读取电平校准。由于嵌入式伺服单元存储已知数据，所以可通过将已知数据与在当前读取电平电压下读取的数据进行比较且确定将使位错误率最小化的读取电平电压来极高效地执行校准过程。在各种说明性实例中，可周期性地、响应于特定触发事件或紧接在每一读取操作之前执行校准过程。所计算的读取电平偏移可接着用于相对于嵌入式伺服单元所驻留于的同一存储器页执行读取操作：存储器子系统控制器可通过将阈值电压偏移叠加地施加到基础读取电平来计算新阈值电压，且使用新阈值电压执行读取操作，如下文中更详细地描述。
因此，根据本公开的一些实施例实施的系统和方法的优点包含但不限于通过对存储已知数据且驻留于存储器装置的已知位置处的嵌入式伺服单元进行解码而执行读取电平校准而改进校准过程的效率和读取操作中的位错误率。在各种实施例中，读取电平校准可由驻留于存储器装置上的媒体控制器或由存储器子系统控制器执行。嵌入式伺服单元并不以任何方式不利地影响数据单元，且存储器装置和/或存储器子系统控制器可选择是否使用嵌入式伺服单元用于读取电平校准。此外，根据本公开的方面执行的读取电平校准通过跟踪由缓慢电荷损失和/或温度引起的电压阈值移位以及补偿存储媒体的程序和读取干扰和/或物理缺陷而显著改进位错误率，如下文中更详细地描述。
图1说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或此类的组合。
存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)，及各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算系统100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网市售装置中的计算机)，或这类包含存储器和处理装置(例如，处理器)的计算装置。
计算机系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1说明耦合到存储器子系统110的主机系统120的一个实例。如本文所使用，“耦合到”或“与...耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等的连接。
主机系统120可包含处理器芯片组以及由处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用存储器子系统110，例如，将数据写入到存储器子系统110以及从存储器子系统110读取数据。
主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行附接SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)、开放NAND快闪接口(ONFI)、双数据速率(DDR)、低功率双数据速率(LPDDR)等。物理主机接口可用于在主机系统120与存储器子系统110之间发射数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口来存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1说明存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。
存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置的一些实例(例如，存储器装置130)包含与非(NAND)型快闪存储器及就地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列而基于体电阻的改变来进行位存储。另外，与许多基于闪存的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含例如二维NAND(2D NAND)和三维NAND(3DNAND)。
存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)可存储一个位每单元。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)和四层级单元(QLC)可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或此类存储器单元阵列的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分，和MLC部分、TLC部分或QLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可进行分组以形成块。
虽然描述了非易失性存储器装置，例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器，以及电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115(为简单起见，控制器115)可与存储器装置130通信以进行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路以执行本文所描述的操作。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。
存储器子系统控制器115可包含经配置以执行存储于本地存储器119中的指令的处理器117(例如，处理装置)。在所说明实例中，存储器子系统控制器115的本地存储器119包含经配置以存储指令的嵌入式存储器，所述指令用于执行控制存储器子系统110的操作的各种过程、操作、逻辑流和例程，包含处置存储器子系统110与主机系统120之间的通信。
在一些实施例中，本地存储器119可包含存储器寄存器，其存储存储器指针、所提取数据等。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然在图1中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一个实施例中，存储器子系统110不包含存储器子系统控制器115，而是替代地可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。
通常，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令来实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测及错误校正码(ECC)操作、加密操作、高速缓存操作，及与存储器装置130相关联的逻辑地址(如，逻辑块地址(LBA)、名称空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
在一些实施方案中，存储器子系统110可使用剥离方案，根据此方案，每个数据有效负载(例如用户数据)利用存储器装置130(例如NAND型快闪存储器装置的多个裸片)，使得有效负载分布在整个裸片子集，而剩余的一或多个裸片用以存储误差校正信息(例如奇偶校验位)。因此，本文将跨使用剥离方案的存储器装置的一组裸片分布的一组块称为“超级块”。
存储器子系统110还可包含未说明的额外电路或组件。在一些实施例中，存储器子系统110可包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，其可从控制器115接收地址且对所述地址进行解码以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，其与存储器子系统控制器115结合操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130是受管理存储器装置，其为与本地控制器(例如，本地控制器135)组合以在同一存储器装置封装内进行媒体管理的原始存储器装置。受管理存储器装置的实例是受管理NAND(MNAND)装置。
存储器子系统110包含读取电平校准组件113，所述读取电平校准组件可用来使用根据本公开的实施例的嵌入式伺服单元来实施读取电平校准。在一些实施例中，控制器115包含读取电平校准组件113的至少一部分。举例来说，控制器115可包含经配置以执行存储于本地存储器119中的指令，以用于执行本文中所描述的操作的处理器117(处理装置)。在一些实施例中，读取电平校准组件113为本地媒体控制器135的部分。读取电平校准组件113可对嵌入式伺服单元进行解码且执行读取电平校准，如下文更详细地描述。
如本文中在上文所指出，可通过将某一电压施加到存储器单元来编程存储器单元(向其写入)，这导致电荷由存储器单元保持，从而允许调制存储器单元所产生的电压分布。精确地控制存储器单元所存储的电荷的量允许建立对应于不同逻辑电平的多个阈值电压电平，从而有效地允许单个存储器单元存储多个信息位：以2n个不同阈值电压电平操作的存储器单元能够存储n个信息位。归因于被称为缓慢电荷损失的现象，存储器单元的阈值电压随着单元的电荷降级而及时改变，其被称作“时间电压移位”(因为使电荷降级导致电压分布沿电压轴朝较低电压电平移位)。
图2示意性地说明三层级存储器单元所展现的缓慢电荷损失所导致的时间电压移位。虽然图2的说明性实例利用三层级单元，但可得到相同观察结果，且因此相同的补救措施适用于单层级单元和多层级单元，以便补偿缓慢电荷损失。
在图2中，每一曲线图220A到220N展示由相应写入电平(其可假定在分布的中点)编程以编码对应逻辑电平(在TLC的情况下，“000”到“111”)的存储器单元所产生的电压分布。为了区分相邻分布(对应于两个不同逻辑电平)，界定阈值电压电平(由竖直虚线所示)，使得低于阈值电平的任何测得电压与所述对相邻分布中的一个分布相关联，而超过阈值电平的任何测得电压与所述对相邻分布中的另一分布相关联。
如从比较实例图表210和230所见，其分别反映紧接在编程之后以及编程之后440个小时的时间周期，电压分布在时间上归因于缓慢电荷损失而改变，这导致阈值电压电平的值漂移，其由竖直虚线所示。
如本文中在上文所指出，驻留在存储器装置的已知位置处(例如，在每一存储器页内的已知偏移处)的特定存储器单元被指定为“嵌入式伺服单元”，其经编程以存储已知数据模式，而不是存储主机数据。嵌入式伺服单元可以邻近单元的群组或作为遍及存储器装置的数据单元扩展的个别单元加以编程。嵌入式伺服单元群组可以相对于彼此的已知阈值电压偏移进行编程。由于嵌入式伺服单元与给定存储器页的其它单元同时编程，因此假定嵌入式伺服单元和常规数据单元两者展现与其它单元类似的阈值电压分布。
在操作中，在接收到读取命令后，存储器子系统控制器确定对应于读取命令所指定的逻辑块地址(LBA)的物理地址。利用例如信道识别符、裸片识别符、页识别符、平面识别符和/或帧识别符等物理地址的组件来识别待读取的物理位置(例如，物理存储器页)，且利用嵌入式伺服单元的对应位置来在实际读取操作之前执行读取电平校准。
在执行读取操作之前，控制器(例如，本地媒体控制器135或存储器子系统控制器115)对嵌入式伺服单元进行解码，以便计算待施加到基础读取电平的适当电压偏移，以便对指定存储器页执行读取操作。在其它实施方案中，可周期性地或响应于特定触发事件而执行校准过程，且所计算的电压偏移可存储于存储器装置元数据中。
图3描绘说明针对若干嵌入式伺服单元群组的在读取电压偏移上的位错误计数分布的实例曲线图300。在图3的说明性实例中，控制器在各种电压偏移下读取多个嵌入式伺服单元群组(由曲线图310描绘的群组A、由曲线图320描绘的群组B和由曲线图330描绘的群组C)，且计算对应的位错误计数值。由于嵌入式伺服单元群组存储已知数据模式，因此可极高效地执行位错误计数计算：位错误计数将等于在执行已知数据模式的逐位不相容选取(XOR)运算的结果和在当前读取电平偏移下的读取操作的结果中的“1”位的数目：
Figure BDA0003032577250000091
其中DBC表示差分位计数，
Rj表示读取操作结果的第j个位，且
Pj表示由嵌入式伺服单元所存储的已知数据模式的第j个位。
可接着将最优读取电平偏移计算为使差分位计数值最小化的读取电平偏移，如通过图4示意性地说明，其展示基于用于两个嵌入式伺服单元群组的差分位计数分布的实例读取电平电压计算。如通过图4示意性地说明，电压读取偏移430被计算为与两个嵌入式伺服单元群组420和410的读取电平偏移的差成比例：
Offset＝Koffs*(A-B)
其中Offset表示读取电平电压偏移，
A和B表示对应于曲线图410和420的两个嵌入式伺服单元群组的差分位计数，且
Koffs是指增益因数。
可基于两个或更多个差分位计数值确定增益因数，对于所述两个或更多个差分位计数值，已知对应读取电平偏移之间的距离：
Figure BDA0003032577250000092
其中(A1-B1)和(A2-B2)为嵌入式伺服单元群组A和B的差分位计数值，且(RdOffset1-RdOffset2)为对应读取电平偏移之间的已知差。
接着可将所计算的读取电平偏移叠加地施加到基础读取电平以用于执行读取操作，如本文中在上文更详细地描述。
图5为根据本公开的一些实施例的使用嵌入式伺服单元执行存储器装置中的读取电平校准的实例方法的流程图。方法500可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专门逻辑、可编程逻辑、微码、装置的硬件、集成电路，等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法500由图1的读取电平校准组件113执行。如本文中在上文所指出，读取电平校准组件113的功能可由图1的存储器子系统控制器115或本地媒体控制器135执行。虽然以特定序列或次序来展示，但是除非另外规定，否则可修改操作的次序。因此，应理解，所说明的实施例仅为实例，且所说明的操作可以不同次序执行，且一些操作可并行地执行。另外，在一些实施例中，可省略一或多个操作。因此，在每一实施例中并不要求所说明的全部操作，且其它处理流程是可能的。
在操作510处，实施所述方法的处理装置接收指定待执行的读取操作的读取命令。
在操作520处，处理装置识别驻留在存储器装置的物理位置上(例如，物理存储器页或存储器块上)的一组嵌入式伺服单元，应对于所述嵌入式伺服单元执行读取操作。在说明性实例中，所述组嵌入式伺服单元可包含一或多个嵌入式伺服单元群组，使得所述群组中的每一者存储已知数据模式且位于存储器装置的相应已知位置处(例如，物理存储器页或存储器块的开始的相应已知偏移处)。已知嵌入式伺服单元位置和由嵌入式伺服单元所存储的已知数据模式可存储于存储器装置的元数据中。在一些实施例中，所述组嵌入式伺服单元可包含至少两个嵌入式伺服单元群组，使得第一嵌入式伺服单元群组相对于第二嵌入式伺服单元群组在已知阈值电压偏移下编程。
在操作530处，处理装置基于所述组嵌入式伺服单元执行读取电平校准。在说明性实例中，所述处理装置读取两个嵌入式伺服单元群组(群组A和群组B)，且计算对应的位错误计数值。电压读取偏移接着计算为与用于两个嵌入式伺服单元群组的读取电平偏移的差成比例，如本文中在上文更详细地描述。
在操作540处，处理装置将所识别的阈值电压偏移施加到与存储器装置相关联的基础读取电平电压，因此计算待用于执行所请求的读取操作的读取电平电压。如本文在上文所述，基础读取电平电压可存储在存储器装置的元数据区域中。
在操作550处，处理装置使用所计算的读取电平电压执行所请求的读取操作。在一些实施例中，处理装置可将与存储器装置的当前时戳和物理位置(例如，存储器块的物理存储器页)相关联的所计算的读取电平电压存储在存储器装置的元数据区域中，因此允许基于所存储的时戳在特定时间周期内重复使用所计算的读取电平电压。响应于完成操作550，所述方法终止。
图6说明计算机系统1000的实例机器，所述实例机器内可执行用于致使所述机器执行本文中所论述的方法中的任何一或多者的指令集。在一些实施例中，计算机系统1000可对应于主机系统(例如，图1的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用来执行控制器的操作(例如，执行对应于图1的读取电平校准组件113的操作)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的容量进行操作。
机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂巢式电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定将由所述机器采取的动作的一组指令的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以进行本文中所论述的方法中的任何一或多种。
实例计算机系统1000包含处理装置1002、主存储器1004(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器1010(例如，快闪存储器、静态随机存取存储器(SRAM)等)，以及数据存储系统1016，其经由总线1030彼此通信。
处理装置1002表示一或多个通用处理装置，例如微处理器、中央处理单元等。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置1002也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置1002被配置成执行指令1026以用于执行本文中所论述的操作和步骤。计算机系统1000可进一步包含网络接口装置10010以经由网络1020进行通信。
数据存储系统1016可包含机器可读存储媒体1024(也称为计算机可读媒体)，其上存储有一或多组指令1026或体现本文中所描述的方法或功能中的任何一或多者的软件。指令1026还可在由计算机系统1000执行期间完全或至少部分地驻存在主存储器1004内和/或处理装置1002内，主存储器1004和处理装置1002也构成机器可读存储媒体。机器可读存储媒体1024、数据存储系统1016和/或主存储器1004可对应于图1的存储器子系统110。
在一个实施例中，指令1026包含实施对应于图1的读取电平校准组件113的功能性的指令。尽管在实例实施例中机器可读存储媒体1024展示为单个媒体，但应认为术语“机器可读存储媒体”包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本公开的方法中的任何一种或多种的任何媒体。因此，术语“机器可读存储媒体”应被认为包含但不限于固态存储器、光学媒体和磁性媒体。
已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。在本文中，且一般将算法构想为产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常(但未必)，这些量采用能够存储、组合、比较以及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等等有时是便利的。
然而，应牢记，所有这些和类似术语将与适当物理量相关联，且仅仅为应用于这些量的便利标记。本公开可以指控制和变换计算机系统的寄存器及存储器内的表示为物理(电子)数量的数据为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作及过程。
本公开还涉及用于执行本文中的操作的设备。这一设备可以出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。这种计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、CD-ROM以及磁性光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，其各自连接到计算机系统总线。
本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可以与根据本文中的教示的程序一起使用，或可以证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示内容。
本公开可提供为计算机程序产品或软件，其可包含在其上存储有可用于编程计算机系统(或其它电子装置)以进行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书及图式。

Claims (20)

1.一种系统，其包括：
存储器装置；以及
处理装置，其以操作方式耦合到所述存储器装置，所述处理装置执行包括以下各项的操作：
识别存储于所述存储器装置上的一组嵌入式伺服单元；
通过基于所述组嵌入式伺服单元执行读取电平校准来确定读取电压偏移；以及
施加所述读取电压偏移以用于读取与所述组嵌入式伺服单元相关联的存储器页。
2.根据权利要求1所述的系统，其中所述组嵌入式伺服单元包括一或多个嵌入式伺服单元群组，每一群组位于所述存储器装置上的相应已知位置处。
3.根据权利要求1所述的系统，其中所述组嵌入式伺服单元包括一或多个嵌入式伺服单元群组，每一群组存储对应的已知数据模式。
4.根据权利要求1所述的系统，其中所述组嵌入式伺服单元包括一或多个嵌入式伺服单元群组，使得第一嵌入式伺服单元群组相对于第二嵌入式伺服单元群组在已知阈值电压偏移下编程。
5.根据权利要求1所述的系统，其中所述组嵌入式伺服单元包括一或多个嵌入式伺服单元群组，且其中执行所述读取电平校准进一步包括：
计算第一嵌入式伺服单元群组的第一差分位计数DBC；
计算第二嵌入式伺服单元群组的第二差分位计数DBC；
计算所述读取电压偏移等于与所述第一DBC和所述第二DBC之间的差成比例的值。
6.根据权利要求5所述的系统，其中所述第一DBC等于所述第一嵌入式伺服单元群组和由所述第一嵌入式伺服单元群组存储的已知数据模式中的匹配位的数目。
7.根据权利要求1所述的系统，其中读取所述存储器页进一步包括：
将所述读取电压偏移叠加地施加到与所述存储器页相关联的基础读取电平。
8.根据权利要求1所述的系统，其中响应于接收到读取命令而执行所述读取电平校准。
9.根据权利要求1所述的系统，其中在从对于数据页的先前读取电平校准以来的预定时间周期到期时执行所述读取电平校准。
10.根据权利要求1所述的系统，其中所述操作进一步包括：
接收指定逻辑地址的读取命令；
确定对应于逻辑地址的物理地址；
基于所述物理地址识别所述组嵌入式伺服单元的位置。
11.根据权利要求1所述的系统，其中所述组嵌入式伺服单元包括以下各项中的至少一者：一或多个单层级单元SLC、一或多个多层级单元MLC，或一或多个三层级单元MLC。
12.一种存储器装置，其包括：
一或多个裸片，其包括多个存储器单元；以及
处理装置，其以操作方式耦合到所述多个存储器单元，所述处理装置执行包括以下各项的操作：
在所述多个存储器单元中识别一组嵌入式伺服单元；
通过基于所述组嵌入式伺服单元执行读取电平校准来确定读取电压偏移；以及
施加所述读取电压偏移以用于读取与所述组嵌入式伺服单元相关联的存储器单元群组。
13.根据权利要求12所述的存储器装置，其中所述组嵌入式伺服单元包括一或多个嵌入式伺服单元群组，每一群组位于所述一或多个裸片上的相应已知位置处。
14.根据权利要求12所述的存储器装置，其中所述组嵌入式伺服单元包括一或多个嵌入式伺服单元群组，每一群组存储对应的已知数据模式。
15.根据权利要求12所述的存储器装置，其中所述组嵌入式伺服单元包括一或多个嵌入式伺服单元群组，使得第一嵌入式伺服单元群组相对于第二嵌入式伺服单元群组在已知阈值电压偏移下编程。
16.根据权利要求12所述的存储器装置，其中读取所述存储器单元群组进一步包括：
将所述读取电压偏移叠加地施加到与存储器页相关联的基础读取电平。
17.根据权利要求12所述的存储器装置，其中所述多个存储器单元包括以下各者中的至少一者：一或多个单层级单元SLC、一或多个多层级单元MLC，或一或多个三层级单元MLC。
18.一种方法，其包括：
通过处理装置识别存储在存储器装置上的一组嵌入式伺服单元；
通过基于所述组嵌入式伺服单元执行读取电平校准来确定读取电压偏移；以及
施加所述读取电压偏移以用于读取与所述组嵌入式伺服单元相关联的存储器页。
19.根据权利要求18所述的方法，其中所述组嵌入式伺服单元包括一或多个嵌入式伺服单元群组，且其中执行所述读取电平校准进一步包括：
计算第一嵌入式伺服单元群组的第一差分位计数DBC；
计算第二嵌入式伺服单元群组的第二差分位计数DBC；
计算所述读取电压偏移等于与所述第一DBC和所述第二DBC之间的差成比例的值。
20.根据权利要求18所述的方法，其中读取所述存储器页进一步包括：
将所述读取电压偏移叠加地施加到与所述存储器页相关联的基础读取电平。
CN202110435027.3A 2020-04-23 2021-04-22 存储器装置中使用嵌入式伺服单元的读取电平校准 Pending CN113555058A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/856,587 2020-04-23
US16/856,587 US11200956B2 (en) 2020-04-23 2020-04-23 Read level calibration in memory devices using embedded servo cells

Publications (1)

Publication Number Publication Date
CN113555058A true CN113555058A (zh) 2021-10-26

Family

ID=78101800

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110435027.3A Pending CN113555058A (zh) 2020-04-23 2021-04-22 存储器装置中使用嵌入式伺服单元的读取电平校准

Country Status (2)

Country Link
US (2) US11200956B2 (zh)
CN (1) CN113555058A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11200956B2 (en) * 2020-04-23 2021-12-14 Micron Technology, Inc. Read level calibration in memory devices using embedded servo cells

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7471542B2 (en) * 2003-06-11 2008-12-30 Panasonic Corporation Information storage apparatus storing and reading information by irradiating a storage medium with electron beam
US20200066353A1 (en) * 2018-08-24 2020-02-27 International Business Machines Corporation10504 Adaptive read voltage threshold calibration in non-volatile memory
CN110998735A (zh) * 2017-08-04 2020-04-10 美光科技公司 具有读取电平校准的存储器装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9146850B2 (en) * 2013-08-01 2015-09-29 SMART Storage Systems, Inc. Data storage system with dynamic read threshold mechanism and method of operation thereof
US10446242B2 (en) * 2016-05-27 2019-10-15 Western Digital Technologies, Inc. Temperature variation compensation
US10381090B2 (en) * 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
US10452480B2 (en) * 2017-05-25 2019-10-22 Micron Technology, Inc. Memory device with dynamic processing level calibration
US10140040B1 (en) * 2017-05-25 2018-11-27 Micron Technology, Inc. Memory device with dynamic program-verify voltage calibration
US10347344B2 (en) * 2017-08-29 2019-07-09 Micron Technology, Inc. Read voltage calibration based on host IO operations
US10268407B1 (en) * 2017-09-29 2019-04-23 Intel Corporation Method and apparatus for specifying read voltage offsets for a read command
KR102392056B1 (ko) * 2017-12-27 2022-04-28 삼성전자주식회사 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치
KR102402668B1 (ko) * 2018-02-26 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 저장 장치
US10453537B1 (en) * 2018-05-10 2019-10-22 International Business Machines Corporation Techniques for reducing read voltage threshold calibration in non-volatile memory
US10552063B2 (en) * 2018-06-21 2020-02-04 International Business Machines Corporation Background mitigation reads in a non-volatile memory system
US10529433B1 (en) * 2018-08-13 2020-01-07 Micron Technology, Inc. Offset memory component automatic calibration (AUTOCAL) error recovery for a memory sub-system
US10896092B2 (en) * 2018-09-18 2021-01-19 Micron Technology, Inc. Memory components with ordered sweep error recovery
US10789124B2 (en) * 2018-09-28 2020-09-29 Intel Corporation Techniques to a set voltage level for a data access
KR102608958B1 (ko) * 2018-11-19 2023-12-01 삼성전자주식회사 스토리지 장치 및 이의 동작 방법
US11086705B2 (en) * 2019-03-18 2021-08-10 International Business Machines Corporation Managing the reliability of pages in non-volatile random access memory
KR20200117244A (ko) * 2019-04-03 2020-10-14 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US11264103B2 (en) * 2019-08-28 2022-03-01 International Business Machines Corporation Hybrid read voltage calibration in non-volatile random access memory
US11036415B2 (en) * 2019-10-30 2021-06-15 International Business Machines Corporation Managing memory block calibration based on priority levels
US11200956B2 (en) * 2020-04-23 2021-12-14 Micron Technology, Inc. Read level calibration in memory devices using embedded servo cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7471542B2 (en) * 2003-06-11 2008-12-30 Panasonic Corporation Information storage apparatus storing and reading information by irradiating a storage medium with electron beam
CN110998735A (zh) * 2017-08-04 2020-04-10 美光科技公司 具有读取电平校准的存储器装置
US20200066353A1 (en) * 2018-08-24 2020-02-27 International Business Machines Corporation10504 Adaptive read voltage threshold calibration in non-volatile memory

Also Published As

Publication number Publication date
US11705208B2 (en) 2023-07-18
US11200956B2 (en) 2021-12-14
US20210335428A1 (en) 2021-10-28
US20220076763A1 (en) 2022-03-10

Similar Documents

Publication Publication Date Title
US20230205463A1 (en) Implementing variable number of bits per cell on storage devices
US20240111445A1 (en) Block family-based error avoidance for memory devices
US11847317B2 (en) Managing bin placement for block families of a memory device based on trigger metric valves
US11676664B2 (en) Voltage bin selection for blocks of a memory device after power up of the memory device
US20220319622A1 (en) Remapping bad blocks in a memory sub-system
US11928347B2 (en) Managing voltage bin selection for blocks of a memory device
US20220066651A1 (en) Asychronous power loss handling using dummy writes in memory devices
US11705208B2 (en) Read level calibration in memory devices using embedded servo cells
US11403228B2 (en) Memory device page program sequence
US11409661B2 (en) Logical-to-physical mapping
US12001680B2 (en) Utilizing last successful read voltage level in memory access operations
US11675529B2 (en) Threshold voltage determination for calibrating voltage bins of a memory device
US11823722B2 (en) Determining voltage offsets for memory read operations
US11720273B2 (en) Codeword error leveling for 3DXP memory devices
US11941290B2 (en) Managing distribution of page addresses and partition numbers in a memory sub-system
US20240231695A1 (en) Managing retention latency for memory devices of vehicle systems
US20240071510A1 (en) Two-pass corrective programming for memory cells that store multiple bits and power loss management for two-pass corrective programming
US11934686B2 (en) Data reordering at a memory subsystem
US11734190B2 (en) Generating codewords with diverse physical addresses for 3DXP memory devices
US11670376B2 (en) Erasing partially-programmed memory unit
US20230207028A1 (en) Managing an adaptive data path selection threshold for a memory sub-system
US20240062840A1 (en) Read verification cadence and timing in memory devices
US20230395153A1 (en) Write-once memory encoded data
CN113126899A (zh) 完全多平面操作启用
CN114639421A (zh) 块内存储电荷损失一致性的动态编程验证电压调整

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination