JP2022551344A - 先行読み出しおよび読み出し閾値電圧の最適化 - Google Patents

先行読み出しおよび読み出し閾値電圧の最適化 Download PDF

Info

Publication number
JP2022551344A
JP2022551344A JP2022536676A JP2022536676A JP2022551344A JP 2022551344 A JP2022551344 A JP 2022551344A JP 2022536676 A JP2022536676 A JP 2022536676A JP 2022536676 A JP2022536676 A JP 2022536676A JP 2022551344 A JP2022551344 A JP 2022551344A
Authority
JP
Japan
Prior art keywords
read
data
threshold voltage
memory device
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022536676A
Other languages
English (en)
Inventor
スンジュン チョン
チェンミン チョウ
ジェンレイ シェン
Original Assignee
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2022551344A publication Critical patent/JP2022551344A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30101—Special purpose registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)

Abstract

メモリデバイスにおけるデータを読み出す要求が受け取られる。第１の読み出し閾値電圧を使用してメモリデバイスにおけるデータを読み出すために第１の読み出し動作が行われる。第１の読み出し閾値電圧を使用してメモリデバイスにおいて読み出されたデータが、誤りの第１の訂正不成功を伴っていると判定される。第１の読み出し閾値電圧を使用してメモリデバイスにおいて読み出されたデータが誤りの第１の訂正不成功を伴っているとの判定に応答して、メモリデバイスに関連付けられたレジスタに前に記憶されている先行読み出し閾値電圧を置き換えるためにレジスタに第２の読み出し閾値電圧が記憶される。第１の先行読み出し閾値電圧はメモリデバイスにおいて先行読み出し動作を行うために前に使用されている。メモリデバイスにおけるデータを読み出すために、第２の読み出し閾値電圧を使用して第２の読み出し動作が行われる。

Description

本開示の実施形態は、一般にはメモリサブシステムに関し、より詳細には、メモリサブシステムのための先行読み出し閾値電圧および読み出し閾値電圧の最適化に関する。
メモリサブシステムは、データを記憶する１つまたは複数のメモリコンポーネントを含むことがある。メモリコンポーネントは、たとえば不揮発性メモリコンポーネントおよび揮発性メモリコンポーネントである場合がある。一般に、ホストシステムは、メモリコンポーネントにデータを記憶するために、およびメモリコンポーネントからデータを取り出すためにメモリサブシステムを使用することができる。
本開示は、本開示の様々な実施形態の以下の詳細な説明および添付図面からより完全に理解することができるであろう。ただし、図面は本開示を特定の実施形態に限定するものと解釈されるべきではなく、説明および理解のみを目的としている。
本開示の一部の実施形態による、メモリサブシステムを含む例示のコンピューティングシステムを示す図である。 本開示の一部の実施形態による、メモリサブサブシステムのメモリ動作を示すブロック図である。 本開示の実施形態による、メモリサブシステムにおける読み出し動作を行う例示の方法の流れ図である。 本開示の実施形態による、メモリサブシステムにおける書き込み動作を行う例示の方法の流れ図である。 本開示の実施形態が動作可能な例示のコンピュータシステムのブロック図である。
本開示の態様は、メモリサブシステムにおいてメモリ動作を行う際に使用される先行読み出し閾値電圧および読み出し閾値電圧を対象とする。メモリサブシステムは、ストレージデバイス、メモリモジュール、またはストレージデバイスとメモリモジュールとのハイブリッドとすることができる。ストレージデバイスおよびメモリモジュールの例については、図１とともに以下で説明する。一般に、ホストシステムは、データを記憶する１つまたは複数のメモリデバイスを含むメモリサブシステムを利用することができる。ホストシステムは、メモリサブシステムに記憶されるデータを供給することができ、メモリサブシステムからのデータの取り出しを要求することができる。
読み出し閾値電圧または先行読み出し閾値電圧とは、メモリコンポーネントのメモリセルに記憶されているデータを、それぞれ読み出しまたは先行読み出しするために使用される電圧レベルを指し得る。読み出し動作、先行読み出し動作および書き込み動作は、メモリサブシステムの動作時に行われるメモリ動作の例である。読み出し動作は、１つまたは複数の読み出し閾値電圧を使用して１つまたは複数のメモリセルに記憶されているデータを読み出すことができる。書き込み動作は、メモリコンポーネントの１つまたは複数のメモリセルにデータを書き込むことができる。先行読み出し動作は、書き込み動作に関連付けることができる。書き込み動作が行われる前に、先行読み出し動作は１つまたは複数のメモリセルの内容を読み出し、その１つまたは複数のメモリセルの内容を、その１つまたは複数のメモリセルに書き込まれるデータと比較することができる。書き込まれるデータと異なる内容（たとえば論理「１」または論理「０」）を有するメモリセルは、メモリセルの内容が（たとえば論理「１」から論理「０」およびその逆に）変更されるように、書き込み動作時に書き込み可能である。書き込まれるデータと一致する内容を有するメモリセルは、書き込みされず、メモリの内容は変更されない（たとえば論理「１」または論理「０」に維持される）。書き込まれるデータと異なる内容を有するメモリセルのみに書き込むことにより、メモリコンポーネントのメモリセルに行われる書き込みサイクル数が少なくなり、それによってメモリコンポーネントとメモリサブシステムの耐久性が向上する。
従来のメモリサブシステムは、閾値電圧を記憶するためのレジスタの数が限られている場合がある。従来のメモリサブシステムのレジスタに記憶されている閾値電圧は、読み出し動作と先行読み出し動作の両方に使用可能である。場合によっては、閾値電圧は、読み出し動作を行うために最適化されることがあり、先行読み出し動作を行うためには最適化されない場合がある。読み出し動作のために最適化されている閾値電圧を使用して先行読み出し動作を行うと、先行読み出し動作に多くのフォールスポジティブを識別させることがあり、すなわち、メモリセルの実際の内容が書き込まれるデータと一致するにもかかわらず、先行読み出し動作が、書き込まれるデータと一致しない内容を有するメモリセルを識別することがある。したがって、書き込まれる必要がない多くのメモリセルが、書き込み動作時に実際に書き込まれ、それによってメモリセルの摩耗が増し、メモリコンポーネントとメモリサブシステムの有用寿命が短くなる。
本開示の態様は、先行読み出し動作と読み出し動作のために異なる１つまたは複数の閾値電圧を実装することによって、上記およびその他の欠陥に対処する。１つまたは複数の先行読み出し閾値電圧を先行読み出しを行うために最適化することができ、１つまたは複数の読み出し閾値電圧を読み出し動作を行うために最適化することができる。最適化された先行読み出し閾値電圧は、読み出し動作を行うために使用される読み出し閾値電圧のいずれとも異なり得る。上述のように、場合によっては、閾値電圧を記憶するレジスタの数が限られていることがある。最適化された先行読み出し閾値電圧は、特定の読み出し閾値電圧よりも頻繁に使用される可能性があり、特定のレジスタに記憶される有効な「デフォルト」閾値電圧となり得る。その特定のレジスタに記憶されている最適化された先行読み出し閾値電圧は、異なる読み出し閾値電圧を使用する読み出し動作によってメモリコンポーネントから読み出されたデータの誤りの訂正不成功の後など、特定の条件下でその特定の読み出し閾値電圧によって置き換え可能である。対応する読み出し閾値電圧を使用して読み出し動作が行われた後、その特定の読み出し閾値電圧はレジスタにおける最適化された先行読み出し閾値電圧に置き換え可能である。
実施形態によっては、メモリサブシステムが、メモリコンポーネントにデータを書き込むための書き込み動作を行う要求を受け取ることができる。メモリコンポーネントへのデータの書き込みの要求の受け取りに応答して、メモリサブシステムは、レジスタに記憶されている先行読み出し閾値電圧を使用してメモリコンポーネントにおけるデータを読み出すために先行読み出し動作を行うことができる。
実施形態によっては、メモリサブシステムは、メモリコンポーネントにおけるデータを読み出す要求を受け取る。この要求に応答して、メモリサブシステムは、初期読み出し閾値電圧を使用してメモリコンポーネントにおけるデータを読み出すために読み出し動作を行うことができる。メモリサブシステムは、初期読み出し閾値電圧を使用してメモリコンポーネントにおいて読み出されたデータが誤りの訂正不成功を伴っていると判定することがある。たとえば、メモリコンポーネントから読み出されたデータは、誤り検出および誤り訂正コード（ＥＣＣ）を使用した訂正が可能ではない誤りを含んでいる場合がある。
初期読み出し閾値を使用してメモリコンポーネントにおいて読み出されたデータが誤りの訂正不成功を伴っているとの判定に応答して、メモリサブシステムは、レジスタに前に記憶された先行読み出し閾値電圧を置き換えるために、レジスタに後続の読み出し閾値電圧を記憶することができる。この後続の読み出し閾値電圧を使用してメモリコンポーネントにおけるデータを読み出すために、後続の読み出し動作を行うことができる。後続の読み出し動作によって読み出されたデータは、誤りがないかまたは訂正可能な誤りを有し得る。実施形態によっては、後続の読み出し閾値電圧を使用して後続の読み出し動作を行うことに応答して、メモリサブシステムは、レジスタに記憶されている後続の読み出し閾値電圧を先行読み出し閾値電圧に置き換えることができる。
本開示の利点には、メモリサブシステムのパフォーマンス向上が含まれるが、これには限定されない。読み出し動作のために最適化された閾値電圧を使用するのではなく、先行読み出し動作とともに使用するために最適化された先行読み出し閾値電圧を使用することで、メモリコンポーネントの摩耗が低減され、メモリサブシステムの有用寿命が延びる。また、本開示の態様は、先行読み出し動作と読み出し動作のために異なる閾値電圧を使用し、閾値電圧を記憶するための限られた数のレジスタを有するメモリサブシステムを実装するために使用可能である。
図１に、本開示の一部の実施形態によるメモリサブシステム１１０を含む例示のコンピューティングシステム１００を示す。メモリサブシステム１１０は、１つまたは複数の揮発性メモリデバイス（たとえばメモリデバイス１４０）、１つまたは複数の不揮発性メモリデバイス（たとえばメモリデバイス１３０）、またはこれらの組合せなどの媒体を含み得る。
メモリサブシステム１１０は、ストレージデバイス、メモリモジュール、またはストレージデバイスとメモリモジュールとのハイブリッドとすることができる。ストレージデバイスの例には、ソリッドステートドライブ（ＳＳＤ）、フラッシュドライブ、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、エンベデッドマルチメディアコントローラ（ｅＭＭＣ）ドライブ、ユニバーサルフラッシュストレージ（ＵＦＳ）ドライブ、セキュアデジタル（ＳＤ）カード、ハードディスクドライブ（ＨＤＤ）が含まれる。メモリモジュールの例には、デュアルインラインメモリモジュール（ＤＩＭＭ）、スモールアウトラインＤＩＭＭ（ＳＯ－ＤＩＭＭ）、および不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）が含まれる。
コンピューティングシステム１００は、デスクトップコンピュータ、ラップトップコンピュータ、ネットワークサーバ、モバイルデバイス、輸送手段（たとえば航空機、ドローン、列車、自動車またはその他の輸送手段）、物のインターネット（ＩｏＴ）対応デバイス、組み込み型コンピュータ（たとえば輸送手段、工業機器またはネットワーク化商用デバイスに組み込まれたコンピュータ）、またはメモリと処理デバイスとを含むコンピュータデバイスなどのコンピューティングデバイスとすることができる。
コンピューティングシステム１００は、１つまたは複数のメモリサブシステム１１０に結合されたホストシステム１２０を含み得る。実施形態によっては、ホストシステム１２０は、異なる種類のメモリサブシステム１１０に結合されている。図１に、１つのメモリサブシステム１１０に結合されたホストシステム１２０の一例を示す。本明細書で使用される「～と結合される」または「～に結合される」とは、有線か無線かを問わず、電気的、光学的、磁気的接続などの接続を含む、間接通信接続、または（たとえば介在コンポーネントのない）直接通信接続とすることができる、コンポーネント間の接続を全般に指す。
ホストシステム１２０は、プロセッサチップセットと、プロセッサチップセットにより実行されるソフトウェアスタックとを含み得る。プロセッサチップセットは、１つまたは複数のコア、１つまたは複数のキャッシュ、メモリコントローラ（たとえばＮＶＤＩＭＭコントローラ）、およびストレージプロトコルコントローラ（たとえばＰＣＩｅコントローラ、ＳＡＴＡコントローラ）を含み得る。ホストシステム１２０は、たとえば、メモリサブシステム１１０にデータを書き込むために、およびメモリサブシステム１１０からデータを読み出すために、メモリサブシステム１１０を使用する。
ホストシステム１２０は、物理ホストインターフェースを介してメモリサブシステム１１０に結合可能である。物理ホストインターフェースの例には、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）インターフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ファイバーチャネル、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、シリアルアタッチトＳＣＳＩ（ＳＡＳ）、デュアルインラインメモリモジュール（ＤＩＭＭ）インターフェース（たとえば、ダブルデータレート（ＤＤＲ）をサポートするＤＩＭＭソケットインターフェース）などが含まれるが、これらには限定されない。物理ホストインターフェースは、ホストシステム１２０とメモリサブシステム１１０との間でデータを送信するために使用可能である。ホストシステム１２０は、メモリサブシステム１１０がＰＣＩｅインターフェースによってホストシステム１２０に結合される場合にメモリコンポーネント（たとえばメモリデバイス１３０）にアクセスするために、ＮＶＭエクスプレス（ＮＶＭｅ）インターフェースをさらに利用することができる。物理ホストインターフェースは、メモリサブシステム１１０とホストシステム１２０との間で、制御信号、アドレス信号、データ信号およびその他の信号を受け渡しするためのインターフェースを提供することができる。
メモリデバイスは、異なる種類の不揮発性メモリデバイスおよび／または揮発性メモリデバイスの任意の組合せを含み得る。揮発性メモリデバイス（たとえばメモリデバイス１４０）は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）とすることができるがこれらには限定されない。
不揮発性メモリデバイス（たとえばメモリデバイス１３０）のいくつかの例には、否定論理積（ＮＡＮＤ）型フラッシュメモリ、および、３次元クロスポイント（「３Ｄクロスポイント」）メモリなどのインプレース書き込みメモリが含まれる。不揮発性メモリのクロスポイント配列は、積層可能な交差格子データアクセス配列とともにバルク抵抗の変化に基づいてビット記憶を行うことができる。さらに、多くのフラッシュベースのメモリとは異なり、クロスポイント不揮発性メモリは、不揮発性メモリセルを事前に消去せずに不揮発性メモリセルをプログラムすることができる、インプレース書き込み動作を行うことができる。
メモリデバイス１３０のそれぞれが、メモリセルの１つまたは複数の配列を含むことができる。メモリセルの１種、たとえばシングルレベルセル（ＳＬＣ）は、１つのセルに１ビットを記憶することができる。マルチレベルセル（ＭＬＣ）、トリプルレベルセル（ＴＬＣ）およびクワドレベルセル（ＱＬＣ）などの他の種類のメモリセルは、１つのセルに複数のビットを記憶することができる。実施形態によっては、メモリデバイス１３０のそれぞれが、ＳＬＣ、ＭＬＣ、ＴＬＣ、ＱＬＣまたはこれらの任意の組合せなどのメモリセルの１つまたは複数の配列を含むことができる。実施形態によっては、特定のメモリデバイスが、メモリセルのＳＬＣ部、およびＭＬＣ部、ＴＬＣ部、またはＱＬＣ部を含むことができる。メモリデバイス１３０のメモリセルは、データを記憶するために使用されるメモリデバイスの論理ユニットを指し得るページとしてグループ化可能である。いくつかの種類のメモリ（たとえばＮＡＮＤ）では、ページはブロックを形成するようにグループ化することができる。３Ｄクロスポイントなどのいくつかの種類のメモリは、管理ユニット（ＭＵ）を形成するようにダイおよびチャネルにわたってページをグループ化することができる。３Ｄクロスポイント型およびＮＡＮＤ型フラッシュメモリなどの不揮発性メモリコンポーネントについて説明するが、メモリデバイス１３０は、読み出し専用メモリ（ＲＯＭ）、相変化メモリ（ＰＣＭ）、自己選択メモリ、その他のカルコゲナイドベースのメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、否定論理和（ＮＯＲ）フラッシュメモリ、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）などの任意の他の種類の不揮発性メモリに基づくことができる。
メモリサブシステムコントローラ１１５（または簡単にコントローラ１１５）は、メモリデバイス１３０におけるデータの読み出し、データの書き込み、もしくはデータの消去などの動作またはその他のそのような動作を行うために、メモリデバイス１３０と通信することができる。メモリサブシステムコントローラ１１５は、１つまたは複数の集積回路および／または個別コンポーネント、バッファメモリ、またはこれらの組合せなどのハードウェアを含み得る。ハードウェアは、本明細書に記載の動作を行うために専用（すなわちハードコードされた）ロジックを有するデジタル回路を含み得る。メモリサブシステムコントローラ１１５は、マイクロコントローラ、特殊目的論理回路（たとえばフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）など）、またはその他の適切なプロセッサとすることができる。
メモリサブシステムコントローラ１１５は、ローカルメモリ１１９に記憶された命令を実行するように構成されたプロセッサ１１７（たとえば処理デバイス）を含み得る。図の実施例では、メモリサブシステムコントローラ１１５のローカルメモリ１１９は、メモリサブシステム１１０とホストシステム１２０との間の通信の処理を含む、メモリサブシステム１１０の動作を制御する、様々なプロセス、動作、論理フローおよびルーチンを行うための命令を記憶するように構成された組み込みメモリを含む。
実施形態によっては、ローカルメモリ１１９は、メモリポインタ、フェッチされたデータなどを記憶するメモリレジスタを含み得る。ローカルメモリ１１９は、マイクロコードを記憶するための読み出し専用メモリ（ＲＯＭ）も含み得る。図１の例示のメモリサブシステム１１０はメモリサブシステムコントローラ１１５を含むものとして示されているが、本開示の別の実施形態では、メモリサブシステム１１０はメモリサブシステムコントローラ１１５を含まず、その代わりに（たとえば外部ホストによって、またはメモリサブシステムとは別個のプロセッサまたはコントローラによって与えられる）外部制御に依拠することができる。
一般に、メモリサブシステムコントローラ１１５は、ホストシステム１２０からコマンドまたは操作を受け取ることができ、メモリデバイス１３０への所望のアクセスを実現するためにそのコマンドまたは操作を命令または適切なコマンドに変換することができる。メモリサブシステムコントローラ１１５は、ウェアレベリング動作、ガーベッジコレクション動作、誤り検出および誤り訂正コード（ＥＣＣ）動作、暗号化動作、キャッシング動作、およびメモリデバイス１３０に関連付けられた論理アドレス（たとえば論理ブロックアドレス（ＬＢＡ）、ネームスペース）と物理アドレス（たとえば物理ＭＵアドレス、物理ブロックアドレス）との間のアドレス変換など、他の動作を担うこともできる。メモリサブシステムコントローラ１１５は、物理ホストインターフェースを介してホストシステム１２０と通信するためのホストインターフェース回路をさらに含み得る。ホストインターフェース回路は、ホストシステムから受け取ったコマンドをメモリデバイス１３０にアクセスするためのコマンド命令に変換することができ、メモリデバイス１３０に関連付けられた応答をホストシステム１２０のための情報に変換することができる。
メモリサブシステム１１０は、図示されていない追加の回路またはコンポーネントも含み得る。実施形態によっては、メモリサブシステム１１０は、キャッシュまたはバッファ（たとえばＤＲＡＭ）と、メモリサブシステムコントローラ１１５からアドレスを受け取り、メモリデバイス１３０にアクセスするためにそのアドレスをデコードするアドレス回路（たとえば行デコーダおよび列デコーダ）とを含み得る。
実施形態によっては、メモリデバイス１３０は、メモリデバイス１３０の１つまたは複数のメモリセルに対して動作を実行するためにメモリサブシステムコントローラ１１５とともに動作する、ローカルメディアコントローラ１３５を含む。例示のコントローラ（たとえばメモリサブシステムコントローラ１１５）が、メモリデバイス１３０を外部から管理する（たとえばメモリデバイス１３０に対してメディア管理動作を行う）ことができる。実施形態によっては、メモリデバイス１３０は、管理メモリデバイスであり、それは同じメモリデバイスパッケージ内でのメディア管理のためのローカルコントローラ（たとえばローカルコントローラ１３５）と組み合わさったローメモリデバイスである。管理メモリデバイスの一例は、管理ＮＡＮＤ（ＭＮＡＮＤ）デバイスである。
実施形態では、メモリサブシステム１１０は、本明細書に記載のような動作を行うメモリサブシステムコントローラ１１５を含み得る。実施形態によっては、メモリサブシステム１１０の任意のコンポーネントがメモリサブシステムコントローラ１１５を含み得る。たとえば、メモリサブシステムコントローラ１１５は、ホストシステム１２０、メモリサブシステムコントローラ１１５、メモリデバイス１４０、メモリデバイス１３０、またはオペレーティングシステム（ＯＳ）（たとえばホストシステム１２０のＯＳ）の一部とすることができる。別の実施例では、メモリサブシステムコントローラ１１５は、本明細書に記載の動作を行うためにローカルメモリ１１９に記憶されている命令を実行するように構成されたプロセッサ１１７（処理デバイス）を含み得る。実施形態によっては、メモリ動作は、書き込み動作、読み出し動作、または先行読み出し動作を含み得るが、これらには限定されない。実施形態によっては、先行読み出し動作は書き込み動作の一部とすることができる。
実施形態によっては、メモリサブシステムコントローラ１１５に関連して記載されているメモリ動作は、不揮発性クロスポイント配列メモリコンポーネントに対して行うことができる。実施形態によっては、不揮発性クロスポイント配列メモリコンポーネントは、複数の書き込み動作モードを有することができ、書き込み動作モードのそれぞれは、不揮発性クロスポイント配列メモリコンポーネントに異なる方式で書き込み、異なるトレードオフを有する、異なる書き込み動作に関連付けられている。限定ではなく例示を目的として、本開示の態様は、複数の書き込み動作のうちの書き込み動作（たとえば、本明細書で「通常書き込み動作」とも呼ぶ）を行うメモリ動作コントローラ１１３の動作について説明する。本開示の態様は異なる書き込み動作に適用可能であると了解することができる。
実施形態において、書き込み動作は、キャッシュメモリ（たとえば、メモリデバイス１３０またはメモリデバイス１４０にデータが書き込まれる前にデータを記憶するために使用されるメモリ）からのデータのデータ単位とメモリデバイス１３０またはメモリデバイス１４０に前に記憶されたデータ単位との比較に基づいて、メモリデバイス１３０またはメモリデバイス１４０にデータを書き込むことができる。メモリデバイス１３０またはメモリデバイス１４０に前に書き込まれたデータ単位は、（たとえば不揮発性クロスポイント配列メモリコンポーネントに消去動作が行われないため）書き込み動作時にメモリデバイス１３０またはメモリデバイス１４０にまだ存在し得る。実施形態によっては、すでに書き込まれているデータ単位は、書き込まれようとしているデータ単位と同じ値（たとえば論理「１」または論理「０」）を記憶している場合がある。
実施形態によっては、書き込み動作の前に先行読み出し動作を行うことができる（または、書き込み動作が、メモリデバイス１３０またはメモリデバイス１４０にデータを書き込む前に行われる先行読み出し動作を含むことができる）。先行読み出し動作は、まず、メモリデバイス１３０またはメモリデバイス１４０における書き込まれる場所を特定することができ、メモリデバイス１３０またはメモリデバイス１４０のその特定の場所に現在記憶されているデータを読み出すことができる。記憶されるデータ（たとえばキャッシュメモリからのデータ）の各データ単位は、メモリデバイス１３０またはメモリデバイス１４０において対応するデータ単位を有する。先行読み出し動作は、比較サブ動作も含むことができる。たとえば、メモリデバイス１３０またはメモリデバイス１４０における特定のデータ単位が、書き込まれるデータの対応するデータ単位と一致するデータを現在記憶している場合、メモリサブシステムコントローラ１１５は書き込まれる（たとえばキャッシュメモリに記憶されている）データのそのデータ単位に対応する特定のデータをメモリデバイス１３０またはメモリデバイス１４０におけるその場所に書き込まないことに決定する。それ以外の場合、メモリデバイス１３０またはメモリデバイス１４０における特定のデータ単位が、書き込まれるデータの対応するデータ単位と一致しない場合、メモリデバイス１３０またはメモリデバイス１４０のその特定の場所で書き込み動作を行うことができる。
たとえば、メモリデバイス１３０またはメモリデバイス１４０の特定の場所に記憶されているデータの値を変更するために、メモリデバイス１３０またはメモリデバイス１４０における特定のデータ単位に電圧信号を印加することができる。したがって、この通常書き込み動作では、処理デバイスは、書き込まれる（たとえばキャッシュメモリに記憶されている）対応するデータ単位のデータ値とは異なるデータ値を含むデータ単位について、メモリデバイス１３０またはメモリデバイス１４０にデータを書き込む。通常書き込み動作では、データ単位のメモリセルの一部（平均してデータ単位のメモリセルの約半分）が再書き込みされ、データ単位のメモリセルの残りの部分は前の値を維持する。実施形態では、通常書き込み動作は、メモリコンポーネントのライフサイクルにわたる複数の書き込み動作モードの最も頻繁に行われる書き込み動作であり得る。
実施形態では、強制書き込み動作モードに関連付けられた強制書き込み動作（本明細書では「強制書き込み」とも呼ぶ）は、先行読み出し動作を行わない。その代わりに、強制書き込み動作は、書き込まれる（およびキャッシュメモリに記憶されている）データを記憶することになるメモリデバイス１３０またはメモリデバイス１４０のすべてのデータ単位に電圧を印加することができる。たとえば、強制書き込み動作は、値「０」を設定するためにデータ単位に電圧を印加することができ、値「１」を設定するために別のデータ単位に別の電圧を印加することができる。したがって、強制書き込み動作は、メモリデバイス１３０またはメモリデバイス１４０に書き込まれるデータ全体を書き込むことができる。実施形態によっては、強制書き込み動作モードは、メモリ障害作用を定期的にクリアするために使用可能である。
実施形態では、トグル強制書き込み動作モードに関連付けられたトグル強制書き込み動作（本明細書では「トグル書き込み」または「トグル書き込み動作」とも呼ぶ）は先行読み出し動作を行わない。トグル強制書き込み動作は、２パス強制書き込みとも呼ぶ場合がある。第１パス書き込みは、データがデータ単位に反転データとして書き込まれる反転書き込みとすることができる（たとえば、データビットが「０」の場合に「１」として書き込まれ、その逆もある）。第２パス書き込みは、データがデータ単位に非反転データとして書き込まれる非反転書き込みとすることができる（たとえば、データビットが「０」の場合に「０」として書き込まれ、その逆もある）。トグル強制書き込みは、メモリセルのメモリ状態のリセットを支援するために定期的に行うことができる。
メモリ動作コントローラ１１３に関する詳細については、以下でさらに説明する。
図２は、本開示の一部の実施形態による、メモリサブシステムのメモリ動作を示すブロック図である。実施形態によっては、メモリ動作コントローラ１１３はメモリデバイス２１０に動作可能に結合されている。実施形態によっては、メモリデバイス２１０は、図１の１つまたは複数のメモリデバイス１３０または１つまたは複数のメモリデバイス１４０の一例とすることができる。実施形態によっては、メモリデバイス２１０はクロスポイント配列不揮発性メモリデバイスである。
実施形態によっては、メモリデバイス２１０が、２１２Ａ～２１２Ｎによって示されている１つまたは複数のダイ（本明細書では「ダイ２１２」と総称する）を含むことができる。ダイは、その上に機能電気回路が製作されている半導体材料などの材料のブロックを指し得る。メモリデバイス２１０などのメモリデバイスは、１つまたは複数のダイ２１２を含むことができる。実施形態によっては、メモリデバイス２１０のダイ２１２は、個別パッケージの外部のリード線またははんだボールなどの端子を使用する個別パッケージにパッケージ化可能である。端子は、メモリデバイス２１０のダイへのメモリデバイス２１０の外部の電気信号の伝送、およびその逆の伝送を可能にする。実施形態によっては、メモリデバイス２１０のダイ２１２のそれぞれに、レジスタ２１４Ａ～２１４Ｃ（本明細書では「レジスタ２１４」と総称する）などの複数のレジスタが関連付けられている。レジスタは、バイナリ情報を記憶可能なデータストレージデバイスを指し得る。実施形態によっては、レジスタは不揮発性メモリの一種である。実施形態によっては、レジスタは、ダイ２１２のそれぞれの上に製作されるオンダイレジスタである。実施形態によっては、ダイ１つ当たりのレジスタ２１４の数は限られており、製造時に設定される。実施形態によっては、レジスタ２１４は、図のような閾値電圧（Ｖｔｈ）などの特定の情報を記憶するために使用可能である。
実施形態によっては、レジスタ２１４に関連付けられる閾値電圧は異なる電圧とすることができる。たとえば、閾値電圧１（Ｖｔｈ１）は閾値電圧２（Ｖｔｈ２）より小さくすることができ、閾値電圧２は閾値電圧３（Ｖｔｈ３）より小さくすることができる。実施形態によっては、閾値電圧１～３は、たとえば電源投入イベントごとにデフォルト値としてレジスタ２１４にロードされ、記憶される。例示として、閾値電圧１は読み出し閾値電圧１または先行読み出し閾値電圧１に対応することができ、両方の動作について同じ電圧とすることができる。たとえば、読み出し動作１と先行読み出し動作１の両方に同じ閾値電圧１を使用することができる。閾値電圧２は、読み出し閾値電圧２または先行読み出し閾値電圧２に対応することができ、両方の動作について同じ電圧とすることができる。たとえば、読み出し動作２と先行読み出し動作２の両方に同じ閾値電圧２が使用可能である。実施形態によっては、閾値電圧３は読み出し閾値電圧３または先行読み出し閾値電圧３に対応することができ、各動作について異なる電圧とすることができる。たとえば、読み出し閾値電圧３と先行読み出し閾値電圧３などの異なる閾値電圧３を、それぞれ読み出し動作３と先行読み出し動作３のそれぞれに使用することができる。レジスタ２１４Ｃに記憶されている閾値電圧は、後述するように特定の条件下で変更可能である。実施形態によっては、閾値電圧１、閾値電圧２、読み出し閾値電圧３、および先行読み出し閾値電圧３は異なる電圧レベルである。
グラフ２２０に、メモリデバイス２１０のメモリセルの閾値電圧分布の一例を示す。閾値電圧分布は、特定の書き込み電圧にプログラムされたメモリセルの閾値電圧の範囲（たとえば閾値電圧の正規分布）を示すことができる。書き込み電圧は、各分布の中点とみなすことができる。たとえば、論理「１」または論理「０」としてプログラムされる複数のメモリセルが特定の書き込み電圧でプログラムされる。同じ書き込み電圧でプログラムされるメモリセルは、対応する閾値電圧分布内に収まる閾値電圧を有することができる。異なる閾値電圧１～３が左から右に上昇するように図示されている。
実施形態によっては、レジスタ２１４１～２１４Ｃにロードされ、記憶されるデフォルト閾値電圧は、閾値電圧１、閾値電圧２、および先行読み出し閾値電圧３である。
実施形態によっては、レジスタ２１４Ａ～２１４Ｃにロードされ、記憶されるデフォルト閾値電圧は、閾値電圧１、閾値電圧２および読み出し閾値電圧３である。メモリ動作コントローラ１１３が、メモリデバイス２１０に、レジスタ２１４Ｃのデフォルトの内容（たとえばデフォルトレジスタ設定）を示す標識を要求することができる。レジスタ２１４Ｃの内容を示す標識がレジスタ２１４Ｃに読み出し閾値電圧３が入っていることを示す場合、メモリ動作コントローラ１１３は、先行読み出し閾値電圧３がレジスタ２１４Ｃに「デフォルト」閾値電圧として記憶されるように、レジスタ２１４Ｃに読み出し閾値電圧３をロードすることができる。実施形態によっては、上述のように、先行読み出し閾値電圧３はメモリデバイス２１０の耐用期間中により頻繁に使用され、メモリデバイス２１０の耐用期間の大半においてレジスタ２１４Ｃに記憶されることになる。実施形態によっては、メモリ動作コントローラ１１３は、メモリデバイス２１０において読み出し動作を行うことができる。たとえば、メモリサブシステム１１０（たとえばメモリ動作コントローラ１１３）が、メモリデバイス２１０に記憶されているデータを読み出す要求を受け取ることができる。たとえば、ホストシステム１２０が、メモリサブシステム１１０に、メモリデバイス２１０から読み取られる特定のデータを特定する要求を送信することができる。実施形態によっては、メモリ動作コントローラ１１３は、読み出し要求の受け取りに応答してメモリデバイス２１０において読み出し動作を行う。メモリ動作コントローラ１１３は、レジスタ２１４Ａに記憶されている読み出し閾値電圧１を使用してメモリデバイス２１０において読み出し動作を行うことができる。メモリデバイス２１０で読み出されたデータは、メモリデバイス２１０からメモリサブシステム１１０に送信することができ、メモリサブシステム１１０においてデータがメモリサブシステムコントローラ１１５に関連付けられたバッファに記憶される。
例示の実施例では、メモリサブシステム１１０は、複数のダイ２１２にわたってデータペイロード（たとえばユーザデータ）を書き込みまたはストライプするストライピング方式を使用することができる。たとえば、ユーザデータがメモリデバイス２１０の１６個のダイにわたって書き込まれる。ダイ２１２のうちの１５個がユーザデータの一部をコードワードとして記憶する。コードワードは、コードワードのユーザデータのためのパリティとして使用可能なパリティデータ（たとえばパリティビット）も含むこともできる。実施例によっては、ダイ２１２のうちの１つがすべてのコードワードのパリティデータを記憶することができる。たとえば、最初の１５個のダイがユーザデータの部分に対応するコードワードとそれぞれのコードワードパリティビットを記憶することができ、１６番目のダイが最初の１５個のコードワードのパリティデータ（たとえばダイ１からダイ１５のコードワードのＸＯＲ）を記憶することができる。ユーザデータがメモリデバイス２１０から読み出されるとき、ユーザデータに対応する各コードワードが複数のダイ２１２から読み出され、メモリサブシステムコントローラ１１５に関連付けられたバッファに送信され、そこに一時的に記憶される。
実施形態によっては、メモリ動作コントローラ１１３は、データに誤りがあるか否かを判定するために、バッファに記憶されているデータに対してＥＣＣ動作を行うことができる。メモリ動作コントローラ１１３が、誤りがあると判定した場合、誤りを訂正しようとしてバッファに記憶されているデータにＥＣＣ動作（たとえばティア１のＥＣＣ）をさらに適用することができる。データに誤りがない場合、またはＥＣＣ動作がデータの誤りを訂正することができる場合（たとえば訂正成功）、メモリ動作コントローラ１１３はその（訂正された）データをホストシステム１２０に送信する。ＥＣＣ動作は特定の数の誤りを訂正することができることに注目することができる。データ内の誤りの数が、ＥＣＣ動作が訂正可能な誤り数以下である場合、ＥＣＣ動作はそれらの誤りを訂正する（たとえば訂正成功）。データ内の誤りの数が、ＥＣＣ動作が訂正可能な誤り数より多い場合、ＥＣＣ動作の結果として、データ内の誤りが訂正されない訂正不成功となる。
たとえば、上述のように、複数のダイ２１２からのコードワードのうちの１つまたは複数のコードワードが誤りを含む場合がある。実施形態によっては、ＥＣＣ動作は単一のコードワードの誤りを訂正することができる。しかし、複数のコードワードに誤りがある場合、ＥＣＣ動作の結果、訂正不成功になる可能性がある。
実施形態によっては、メモリ動作コントローラ１１３は、メモリサブシステムコントローラ１１５のバッファに記憶されているデータの誤りを訂正することができない。たとえば、誤りの数がＥＣＣ動作の誤り訂正能力を超える。実施形態によっては、読み出し閾値電圧１を使用した読み出し動作の結果として誤りの訂正不成功となった場合、メモリ動作コントローラ１１３は、レジスタ２１４Ｂに記憶されている読み出し閾値電圧２などの別の読み出し閾値電圧を使用してもう一度読み出し動作を行うことができる。上述のように、実施形態によっては読み出し閾値電圧２は読み出し閾値電圧１より大きい。メモリデバイス２１０におけるデータを読み出すためにより高い読み出し閾値電圧を使用すると、場合によってはその結果として読み出し誤り（たとえば閾値電圧分布におけるシフトの結果生じる誤り）が少なくなることがある。
たとえば、上述のように、複数のダイ２１２からのコードワードのうちの１つまたは複数が誤りを含むことがある。場合によっては、ＥＣＣ動作によって単一のコードワードの誤りを訂正することができる。しかし、複数のコードワードに誤りがある場合、ＥＣＣ動作の結果として訂正不成功となることがある。メモリ動作コントローラ１１３は、コードワード誤りが関連付けられているダイからデータを正確に読み出すには読み出し閾値電圧が低すぎることによって生じる誤りを低減とする試みとして、前に使用された閾値電圧より高い閾値電圧を使用してもう一度読み出し動作を行うことができる。
実施形態によっては、メモリ動作コントローラ１１３は、レジスタ２１４Ｂに記憶されている読み出し閾値電圧２を使用して読み出し動作を行う。読み出し閾値電圧１を使用する読み出し動作と同様に、（読み出し閾値電圧２を使用して）メモリデバイス２１０において読み出されたデータをメモリデバイス２１０からメモリサブシステム１１０に送信することができ、そこでデータがメモリサブシステムコントローラ１１５に関連付けられたバッファに記憶される。
実施形態によっては、メモリ動作コントローラ１１３は、データに１つまたは複数の誤りがあるか否かを判定するために、バッファに記憶されている（読み出し閾値電圧２を使用して読み出された）データに対してＥＣＣ動作を行うことができる。メモリ動作コントローラ１１３が、誤りがあると判定した場合、誤りを訂正する試みとして、バッファに記憶されているデータにＥＣＣ動作（たとえばティア１のＥＣＣ動作）をさらに適用することができる。データに誤りがない場合、またはＥＣＣ動作によりデータの誤りを訂正することができる（たとえば訂正成功）場合、メモリ動作コントローラ１１３は、その（訂正された）データをホストシステム１２０に送信する。データの誤りの数が、ＥＣＣ動作が訂正可能な誤り数より多い場合、ＥＣＣ動作の結果として、データの誤りが訂正されない訂正不成功となる。
実施形態によっては、メモリ動作コントローラ１１３はメモリサブシステムコントローラ１１５のバッファに記憶されている（たとえば読み出し閾値電圧２を使用して読み出された）データの誤りを訂正することができない。実施形態によっては、読み出し閾値電圧２を使用した読み出し動作の結果として誤りの訂正不成功となった場合、メモリ動作コントローラ１１３は、読み出し閾値電圧３などの別の読み出し閾値電圧を使用してもう一度読み出し動作を行うことができる。
上述のように、レジスタ２１４に記憶されるデフォルト閾値電圧は、実施形態によっては先行読み出し閾値電圧３とすることができる。（たとえば読み出し閾値電圧１または読み出し閾値電圧２を使用した）データ読み出しが訂正不成功を伴っているとの判定に応答して、メモリ動作コントローラ１１３は、レジスタ２１４Ｃに前に記憶された先行読み出し閾値電圧３を置き換えるために、レジスタ２１４Ｃに読み出し閾値電圧３を記憶することができる。
たとえば、（たとえば読み出し閾値電圧１または読み出し閾値電圧２を使用した）データ読み出しが訂正不成功を伴っているとの判定に応答して、メモリ動作コントローラ１１３は、ローカルメモリ１１９に記憶されている読み出し閾値電圧３を特定し、読み出し閾値電圧３がレジスタ２１４Ｃに記憶されるように、読み出し閾値電圧３をメモリデバイス２１０に送ることができる。
実施形態によっては、メモリ動作コントローラ１１３は、レジスタ２１４Ｃに記憶されている読み出し閾値電圧３を使用して読み出し動作を行う。読み出し閾値電圧１または読み出し閾値電圧２を使用した読み出し動作と同様に、（読み出し閾値電圧３を使用して）メモリデバイス２１０で読み出されたデータは、メモリデバイス２１０からメモリサブシステム１１０に送信することができ、メモリサブシステム１１０においてメモリサブシステムコントローラ１１５に関連付けられたバッファにデータが記憶される。
実施形態によっては、メモリ動作コントローラ１１３は、データに誤りがあるか否か判定するために、バッファに記憶されている（読み出し閾値電圧３を使用して読み出された）データに対してＥＣＣ動作を行うことができる。メモリ動作コントローラ１１３が、誤りがあると判定した場合、誤りの訂正を試みるために、バッファに記憶されているデータに対してＥＣＣ動作（たとえばティア１のＥＣＣ）をさらに適用することができる。データに誤りがない場合、またはＥＣＣ動作によりデータの誤りを訂正することができる場合（たとえば訂正成功）、メモリ動作コントローラ１１３はその（訂正された）データをホストシステム１２０に送信する。データの誤りの数が、ＥＣＣ動作が訂正可能な誤り数より多い場合、ＥＣＣ動作の結果として、データの誤りが訂正されない訂正不成功となる。実施形態によっては、ＥＣＣ動作が、読み出し閾値電圧３を使用してメモリデバイス２１０から読み出されたデータを訂正することができない場合、誤りを訂正するために追加のＥＣＣ動作（たとえばティア１のＥＣＣ動作よりも多くの誤りを訂正することができるティア２のＥＣＣ動作）を使用することができる。上記では、３つの異なる読み出し閾値電圧を使用した読み出し動作について説明していることがわかる。他の実施形態では、読み出し動作が異なる読み出し閾値電圧を使用して行われる、１つまたは複数の読み出し動作を行うことができる。
読み出し閾値電圧３を使用してメモリデバイス２１０から読み出されたデータの誤りの訂正に応答して、メモリ動作コントローラ１１３は、レジスタ２１４Ｃに記憶されている読み出し閾値電圧を先行読み出し閾値電圧３で置き換える。
実施形態によっては、メモリサブシステム１１０（たとえばメモリ動作コントローラ１１３）がホストシステム１２０から、メモリサブシステム１１０にデータを書き込む書き込み動作を行う要求を受け取ることができる。実施形態によっては、書き込み動作を行う要求の受け取りに応答して、メモリ動作コントローラ１１３は先行読み出し動作を行うことができる。
実施形態によっては、メモリ動作コントローラ１１３は、先行読み出し動作のそれぞれが異なる先行読み出し閾値電圧を使用して行われる、１つまたは複数の先行読み出し動作を行うことができる。
実施形態によっては、メモリ動作コントローラ１１３は、メモリ動作コントローラ１１３が２つの異なる先行読み出し閾値電圧を使用して少なくとも２つの先行読み出し動作を行う、二重電圧方式先行読み出し動作（本明細書では「二重電圧方式」とも呼ぶ）を実施することができる。二重電圧方式では、２つの先行読み出し閾値電圧は、レジスタ２１４Ａに記憶されている先行読み出し／読み出し閾値電圧１およびレジスタ２１４Ｃに記憶されている先行読み出し閾値電圧３とすることができる。実施形態によっては、先行読み出し閾値電圧１は先行読み出し閾値電圧３よりも小さい。二重電圧方式では、メモリ動作コントローラ１１３は、書き込まれるデータが記憶されるメモリデバイス２１０における場所（たとえばメモリセル）のデータを読み出すために、先行読み出し閾値電圧１を使用して先行読み出し動作を行うことができる。メモリ動作コントローラ１１３は、メモリデバイス２１０における同じ場所に記憶されている同じデータを読み出すために、先行読み出し閾値電圧３を使用してもう一度先行読み出し動作を行うこともできる。
実施形態によっては、二重電圧方式の２つの先行読み出し動作は、メモリデバイス２１０からデータ（たとえばビット）を確実に読み出すことができるか否かを判定するのに役立ち得る。たとえば、異なる先行読み出し閾値電圧を使用する先行読み出し動作が、同じメモリセルについて異なる値を読み出した場合（たとえばメモリセルのビットが閾値電圧分布の末尾（３＋シグマ）にあるため）、メモリ動作コントローラ１１３は、メモリセルの値を確実に読み出すことができないと判定することができる。実施形態によっては、メモリセルを確実に読み出すことができないと判定された場合、メモリ動作コントローラ１１３は、先行読み出し動作のうちの１つが書き込まれる値と一致する値を読み出しても、メモリセルにそのデータを書き込むことを決定することができる。異なる先行読み出し閾値電圧を使用した先行読み出し動作が同じメモリセルについて同じ値を読み出した場合、メモリ動作コントローラ１１３はメモリセルの値を確実に読み出すことができると判定することができる。実施形態によっては、メモリ動作コントローラ１１３がメモリセルを確実に読み出すことができると判定した場合、メモリ動作コントローラ１１３は一致するデータをそのメモリセルに書き込まないと決定することができる。
実施形態によっては、二重電圧方式は以下のように実装可能である。特定のメモリセルに書き込まれるビットが論理「０」である場合、メモリ動作コントローラ１１３は、少なくとも先行読み出し閾値電圧３を使用した先行読み出し動作がその特定のメモリセルにおいて論理「０」を読み出す場合に、メモリセルが確実に読み出し可能であると判定することができる。特定のメモリセルに書き込まれるビットが論理「１」である場合、メモリ動作コントローラ１１３は、少なくとも先行読み出し閾値電圧１を使用した先行読み出し動作がその特定のメモリセルにおいて論理「１」を読み出す場合に、そのメモリセルが確実に読み出し可能であると判定することができる。他のすべての場合、メモリ動作コントローラ１１３は、メモリセルが確実には読み出されない（たとえば不確かに読み出される）と判定する。メモリ動作コントローラ１１３が、メモリセルが確実に読み出し可能であると判定した場合、メモリ動作コントローラ１１３は書き込み動作時にその特定のメモリセルに書き込まない。メモリ動作コントローラ１１３が、メモリセルが確実に読み出すことが可能ではないと判定した場合、メモリ動作コントローラ１１３は書き込み動作時にその特定のメモリセルに書き込む。上記は、書き込み動作の一部として書き込まれるデータ単位の各メモリセルに適用される。
実施形態によっては、先行読み出し閾値電圧３は、先行読み出し動作を行った後もレジスタ２１４Ｃに記憶されたままである。上述のように、読み出し動作が読み出し閾値電圧３を使用する状況では、先行読み出し閾値電圧３が読み出し閾値電圧３によって一時的に置き換えられる。読み出し閾値電圧３を使用した読み出し動作が完了した後、メモリ動作コントローラ１１３はレジスタ２１４Ｃにおける読み出し閾値電圧３を先行読み出し閾値電圧３に置き換える。
以下で説明する図３および図４の方法３００および４００は、それぞれハードウェア（たとえば処理デバイス、回路、専用ロジック、プログラマブルロジック、マイクロコード、デバイスのハードウェア、集積回路など）、ソフトウェア（たとえば処理デバイス上で稼働または実行される命令）、またはこれらの組合せを含み得る処理ロジックによって実行可能である。実施形態によっては、方法３００または４００は、図１のメモリ動作コントローラ１１３によって行われる。特定のシーケンスまたは順序で示されているが、別に明記されていない限り、動作のシーケンスまたは順序は変更可能である。したがって、図の実施形態は例に過ぎないものと理解すべきであり、図のプロセスは異なる順序で行うことができ、一部のプロセスは並行して行うことができる。また、様々な実施形態において１つまたは複数のプロセスを省くことができる。したがって、すべての実施形態ですべてのプロセスが必要というわけではない。他のプロセスフローも可能である。実施形態によっては、同じ動作、異なる動作、より多くの動作、またはより少ない動作が行われてもよい。
図３は、本開示の実施形態によるメモリサブシステムにおける読み出し動作を行う例示の方法の流れ図である。
動作３１０で、処理ロジックはメモリコンポーネントにおけるデータを読み出す要求を受け取る。実施形態によっては、メモリコンポーネントはクロスポイント配列メモリを含む。
動作３２０で、処理ロジックは、第１の読み出し閾値電圧を使用してメモリコンポーネントにおけるデータを読み出すために第１の読み出し動作を行う。たとえば、処理ロジックは、上述のように読み出し閾値電圧１または読み出し閾値電圧２で読み出し動作を行うことができる。
動作３３０で、処理ロジックは、第１の読み出し閾値電圧を使用してメモリコンポーネントで読み出されたデータが誤りの第１の訂正不成功を伴っていると判定する。たとえば、第１の読み出し閾値電圧を使用してメモリコンポーネントで読み出されたデータは、ティア１のＥＣＣによって訂正することができない１つまたは複数の誤りを有する。
動作３４０で、処理ロジックは、レジスタに前に記憶された第１の先行読み出し閾値電圧を置き換えるために、レジスタに第２の読み出し閾値電圧を記憶する。実施形態によっては、動作３４０は、第１の読み出し閾値電圧を使用してメモリコンポーネントにおいて読み出されたデータが誤りの第１の訂正不成功を伴っているとの判定に応答して行われる。実施形態によっては、第１の先行読み出し閾値電圧は、メモリコンポーネントにおいて先行読み出し動作を行うために前に使用されたものである。実施形態によっては、第１の読み出し閾値電圧は、第２の読み出し閾値電圧より小さい。
実施形態によっては、レジスタはメモリコンポーネントに関連付けられている。実施形態によっては、レジスタはメモリコンポーネントのダイに関連付けられたオンダイレジスタである。
動作３５０で、処理ロジックは、第２の読み出し閾値電圧（たとえば読み出し閾値電圧３）を使用してメモリコンポーネントにおいてデータを読み出すために第２の読み出し動作を行う。実施形態によっては、動作３５０は、第１の読み出し閾値電圧を使用してメモリコンポーネントにおいて読み出されたデータが誤りの第１の訂正不成功を伴っているとの判定に応答して行われる。
実施形態によっては、第１の読み出し閾値電圧を使用してメモリコンポーネントにおいて読み出されたデータが誤りの第１の訂正不成功を伴っているとの判定に応答して、処理ロジックは、第３の読み出し閾値電圧を使用してメモリコンポーネントにおいてデータを読み出すために第３の読み出し動作を行う。処理ロジックは、第３の読み出し閾値電圧を使用してメモリコンポーネントにおいて読み出されたデータが誤りの第２の訂正不成功を伴っていると判定する。第３の読み出し動作は、第２の読み出し動作の前に行われる。第２の読み出し動作の実行は、第１の読み出し閾値電圧を使用してメモリコンポーネントにおいて読み出されたデータが誤りの第１の訂正不成功を伴っているとの判定と、第３の読み出し閾値電圧を使用してメモリコンポーネントにおいて読み出されたデータが誤りの第２の訂正不成功を伴っているとの判定に応答する。実施形態によっては、第１の読み出し閾値電圧または第２の読み出し閾値電圧の少なくとも一方が、メモリコンポーネントにおけるデータの読み出しの要求を受け取る前に、メモリコンポーネントに関連付けられた対応するレジスタに事前ロードされている。
たとえば、第３の読み出し閾値電圧は上述のように読み出し閾値電圧２に対応することができ、第３の読み出し動作は第１の読み出し動作と第２の読み出し動作の間に行うことができる。第１の読み出し動作と第３の読み出し動作の両方の結果、誤りの訂正不成功となることがある。
実施形態によっては、処理ロジックは、第２の読み出し閾値電圧を使用してメモリコンポーネントにおいてデータを読み出すために第２の読み出し動作を行うことに応答して、メモリコンポーネントに関連付けられたレジスタに第１の先行読み出し閾値電圧を記憶する。実施形態によっては、このデータは第１のデータである。処理ロジックは、第２のデータをメモリコンポーネントに書き込む要求を受け取る。メモリコンポーネントに第２のデータを書き込む要求の受け取りに応答して、処理ロジックは、レジスタにロードされている第１の先行読み出し閾値電圧を使用してメモリコンポーネントにおいて第３のデータを読み出すために第１の先行読み出し動作を行う。処理ロジックは、先行読み出し動作に基づいて、（メモリコンポーネントに記憶されている）第３のデータの第１のサブセットのデータ値と一致する（たとえば書き込まれる）第２のデータの第１のサブセットのデータ値と、第３のデータの第２のサブセットのデータ値と異なる第２のデータの第２のサブセットのデータ値とを判定する。処理ロジックは、第２のサブセットのデータ値と異なる第２のデータの第２のサブセットのデータ値を書き込む書き込み動作を行い、第３のデータの第１のサブセットのデータ値と一致する第３のデータの第１のサブセットのデータ値の再書き込みを回避する。
実施形態によっては、メモリコンポーネントにおけるデータを読み出す要求を受け取る前に、処理ロジックは、メモリコンポーネントに関連付けられたレジスタに記憶されているデフォルト電圧が第２の読み出し閾値電圧（たとえば読み出し閾値電圧３）であるか否かを判定する。メモリコンポーネントに関連付けられたレジスタのデフォルト電圧が第２の読み出し閾値電圧であるとの判定に応答して、処理ロジックは、レジスタに前に記憶されたデフォルト電圧を置き換えるためにレジスタに第１の先行読み出し閾値電圧を記憶する。
図４は、本開示の実施形態による、メモリサブシステムにおける書き込み動作を行う例示の方法の流れ図である。
動作４１０で、処理ロジックは、複数の読み出し閾値電圧のうちの読み出し閾値電圧を使用してメモリコンポーネントにおける第１のデータを読み出すために読み出し動作を行う。複数の読み出し閾値電圧は、メモリコンポーネントにおいて読み出し動作を行うために使用される。
動作４２０で、処理ロジックは、メモリコンポーネントに第２のデータを書き込むために書き込み動作を行う要求を受け取る。たとえば、メモリサブシステム１１０が、ホストシステム１２０からメモリサブシステム１１０にデータを書き込む要求を受け取ることができる。
動作４３０で、処理ロジックは、複数の読み出し閾値電圧のうちのいずれとも異なる第１の先行読み出し閾値電圧を使用してメモリコンポーネントにおける第３のデータを読み出すために先行読み出し動作を行う。実施形態によっては、動作４３０は、メモリコンポーネントに第２のデータを書き込む要求の受け取りに応答して行われる。
実施形態によっては、第２のデータのサブセットは第２のデータの第２のサブセットである。先行読み出し動作を行うために、処理ロジックは、第３のデータの第１のサブセットのデータ値と一致する第２のデータの第１のサブセットのデータ値と、（たとえばメモリコンポーネントに記憶されている）第３のデータの第２のサブセットのデータ値と異なる第２のデータ（たとえば書き込まれるデータ）の第２のサブセットのデータ値とを判定する。
動作４４０で、処理ロジックは、先行読み出し動作に基づいてメモリコンポーネントに第２のデータのサブセットを書き込む書き込み動作を行う。実施形態によっては、動作４４０はメモリコンポーネントに第２のデータを書き込む要求の受け取りに応答して行われる。
実施形態によっては、書き込み動作を行うために、処理ロジックは第３のデータの第１のサブセットのデータ値と一致する第３のデータの第１のサブセットのデータ値の再書き込みを回避する。
実施形態によっては、複数の読み出し閾値電圧のうちの読み出し閾値電圧は第１の読み出し閾値電圧である。処理ロジックは、第１の読み出し閾値電圧を使用してメモリコンポーネントで読み出された第１のデータが誤りの第１の訂正不成功を伴っていると判定する。第１の読み出し閾値電圧を使用してメモリコンポーネントで読み出された第１のデータが誤りの第１の訂正不成功を伴っているとの判定に応答して、処理ロジックは、メモリコンポーネントに関連付けられたレジスタに前に記憶されている第１の先行読み出し閾値電圧を置き換えるために、レジスタに第２の読み出し閾値電圧を記憶する。第１の先行読み出し閾値電圧は、メモリコンポーネントにおいて先行読み出し動作を行うために前に使用されたものである。処理ロジックは、第２の読み出し閾値電圧を使用してメモリコンポーネントにおけるデータを読み出すために第２の読み出し動作を行う。
実施形態によっては、第１の読み出し閾値電圧を使用してメモリコンポーネントで読み出された第１のデータが誤りの第１の訂正不成功を伴っているとの判定に応答して、処理ロジックは、複数の読み出し閾値電圧のうちの第３の読み出し閾値電圧を使用してメモリコンポーネントにおける第１のデータを読み出すために第３の読み出し動作を行う。処理ロジックは、第３の読み出し閾値電圧を使用してメモリコンポーネントで読み出された第１のデータが誤りの第２の訂正不成功を伴っていると判定する。第３の読み出し動作は、第２の読み出し動作の前に行われる。実施形態によっては、処理ロジックは第１の読み出し閾値電圧を使用してメモリコンポーネントで読み出されたデータが誤りの第１の訂正不成功を伴っているとの判定と、第３の読み出し閾値電圧を使用してメモリコンポーネントで読み出されたデータが誤りの第２の訂正不成功を伴っているとの判定に応答して第２の読み出し動作を行う。
実施形態によっては、先行読み出し動作は第１の先行読み出し動作である。処理ロジックは、第２の先行読み出し閾値電圧を使用してメモリコンポーネントにおいて第３のデータを読み出すために第２の先行読み出し動作を行う。第２の先行読み出し閾値電圧は、複数の読み出し閾値電圧のうちの１つと同じ閾値電圧であり、第１の先行読み出し閾値電圧とは異なる閾値電圧である。実施形態によっては、第１の先行読み出し閾値電圧は、第２の先行読み出し閾値電圧より大きい。
図５に、機械に本明細書に記載の方法のうちのいずれか１つまたは複数の方法を行わせるための命令のセットが内部で実行可能なコンピュータシステム５００の、例示の機械を示す。実施形態によっては、コンピュータシステム５００は、メモリサブシステム（たとえば図１のメモリサブシステム１１０）を含むか、メモリサブシステムに結合されているか、またはメモリサブシステムを利用するホストシステム（たとえば図１のホストシステム１２０）に対応し得るか、あるいは（たとえば図１のメモリ動作コントローラ１１３に対応する動作を行うようにオペレーティングシステムを実行するために）コントローラの動作を行うために使用可能である。別の実施形態では、機械はＬＡＮ、イントラネット、エクストラネット、および／またはインターネットにおける他の機械に接続（たとえばネットワーク接続）可能である。機械は、クライアント－サーバネットワーク環境におけるサーバマシンもしくはクライアントマシンの能力において、ピアツーピア（または分散）ネットワーク環境におけるピアマシンとして、またはクラウドコンピューティングインフラストラクチャまたは環境におけるサーバマシンもしくはクライアントマシンとして動作可能である。
機械は、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブ機器、サーバ、ネットワークルータ、スイッチもしくはブリッジ、または、その機械によって行われるアクションを指定する（次のまたはその他の）命令のセットを実行することができる任意の機械とすることができる。また、単一の機械が示されているが、「機械」という用語は、本明細書に記載の方法のうちのいずれか１つまたは複数の方法を行うために個別にまたは共同で命令のセット（または複数のセット）を実行する機械の任意の集合を含むものとも解釈されるべきである。
例示のコンピュータシステム５００は、バス５３０を介して互いに通信する、処理デバイス５０２と、メインメモリ５０４（たとえば読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはラムバスＤＲＡＭ（ＲＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＲＤＲＡＭ）など）と、スタティックメモリ５０６（たとえばフラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）と、データストレージシステム５１８とを含む。
処理デバイス５０２は、マイクロプロセッサ、中央処理装置などの１つまたは複数の汎用処理デバイスを表す。より具体的には、処理デバイスは、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、もしくはその他の命令セットを実装するプロセッサ、または命令セットの組合せを実装するプロセッサとすることができる。処理デバイス５０２は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、ネットワークプロセッサなどの、１つまたは複数の専用処理デバイスとすることもできる。処理デバイス５０２は、本明細書に記載の動作およびステップを実行するための命令５２６を実行するように構成される。コンピュータシステム５００は、ネットワークを介して通信するためのネットワークインターフェースデバイス５０８をさらに含むことができる。
データストレージシステム５１８は、本明細書に記載の方法または機能のうちのいずれか１つまたは複数を具現化する命令５２６の１つまたは複数のセットまたはソフトウェアが記憶された機械可読記憶媒体５２４（コンピュータ可読媒体とも呼ぶ）を含み得る。命令５２６は、コンピュータシステム５００による命令５２６の実行時に、完全に、または少なくとも部分的に、メインメモリ５０４内および／または処理デバイス５０２内に存在することもでき、メインメモリ５０４および処理デバイス５０２は、機械可読記憶媒体も構成する。機械可読記憶媒体５２４、データストレージシステム５１８および／またはメインメモリ５０４は、図１のメモリサブシステム１１０に対応し得る。
一実施形態では、命令５２６は図１のメモリ動作コントローラ１１３に対応する機能を実装するための命令を含む。機械可読記憶媒体５２４は例示の実施形態では単一の媒体であるように図示されているが、「機械可読記憶媒体」という用語は、命令の１つまたは複数のセットを記憶する単一の媒体または複数の媒体を含むものと解釈されるべきである。「機械可読記憶媒体」という用語は、機械による実行のための命令のセットを記憶または符号化することができ、機械に本開示の方法のうちのいずれか１つまたは複数の方法を行わせる、あらゆる媒体を含むものとも解釈されるべきである。したがって、「機械可読記憶媒体」という用語は、ソリッドステートメモリ、光媒体、および磁気媒体を含むがこれらには限定されないものと解釈されるべきである。
上記の詳細な説明の一部は、コンピュータメモリ内のデータビットに対する動作のアルゴリズムおよび記号表現で表して提示されている。これらのアルゴリズム記述および表現は、データ処理技術における業者によって作業の内容を他の当業者に最も効果的に伝えるために使用される方法である。アルゴリズムは、本明細書において、および一般に、望ましい結果に至る動作の自己矛盾のないシーケンスとみなされる。動作は、物理量の物理的操作を必要とする動作である。必ずしもそうとは限らないが、通常は、これらの量は、記憶、組合せ、比較およびその他の操作が可能な電気信号または磁気信号の形態をとる。主として一般的用法であるという理由でこれらの信号を、ビット、値、要素、シンボル、文字、項、数などと呼ぶことが時には好都合であることが実証されている。
ただし、これらおよび類似の用語のすべてが適切な物理量と関連付けられるべきであり、これらの量に適用される好都合な標識に過ぎないことを認識しておく必要がある。本開示は、コンピュータシステムのレジスタおよびメモリ内の物理（電子的）量として表されたデータを操作し、コンピュータシステムメモリまたはレジスタあるいはその他のそのような情報記憶システム内の物理量として同様に表される他のデータに変換する、コンピュータシステムまたは類似の電子コンピューティングデバイスのアクションおよびプロセスに言及している場合がある。
本開示は、本明細書の動作を行うための装置にも関する。この装置は、意図された目的のために特別に構築可能であり、またはコンピュータに記憶されたコンピュータプログラムによって選択的に作動または再構成される汎用コンピュータを含み得る。そのようなコンピュータプログラムは、これらに限定されないが、フロッピーディスク、光ディスク、ＣＤ－ＲＯＭ、および磁気光ディスクを含む任意の種類のディスク、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気もしくは光カード、または、それぞれがコンピュータシステムバスに結合された、電子的命令を記憶するのに適した任意の種類の媒体などの、コンピュータ可読媒体に記憶することができる。
本明細書で示されているアルゴリズムおよびディスプレイは、いかなる特定のコンピュータまたはその他の装置にも本来的に関係するものではない。本明細書における教示によるプログラムとともに様々な汎用システムを使用することができ、またはこの方法を行うようにより特化された装置を構築することが好都合であることが実証可能である。様々なこれらのシステムの構造は、以下の説明に記載の通りである。また、本開示はいかなる特定のプログラミング言語も参照して説明していない。本明細書に記載の本開示の教示を実装するために様々なプログラミング言語が使用可能であることを理解されたい。
本開示は、本開示によるプロセスを実行するようにコンピュータシステム（またはその他の電子デバイス）をプログラムするために使用可能な命令が記憶された機械可読媒体を含み得る、コンピュータプログラム製品またはソフトウェアとして提供可能である。機械可読媒体は、機械（たとえばコンピュータ）による読み出しが可能な形態で情報を記憶するための任意の機構を含む。実施形態によっては、機械可読（たとえばコンピュータ可読）媒体は、読み出し専用メモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリコンポーネントなどの機械（たとえばコンピュータ）可読記憶媒体を含む。
本明細書で使用されている「例」または「例示の」という用語は、例、事例または例示となることを意味している。本明細書で「例」または「例示の」として記載されているいずれの態様または設計も、必ずしも他の態様または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。むしろ、「例」または「例示の」という用語の使用は本開示の概念を具体的に示すことが意図されている。本出願で使用されている「または」という用語は、排他的な「または」ではなく包含的な「または」を意味することが意図されている。すなわち、別に明記されていない限り、または文脈から明らかでない限り、「ＸがＡまたはＢを含む」とは、自然な包含的置換のいずれも意味することが意図されている。すなわち、ＸがＡを含む、ＸがＢを含む、またはＸがＡとＢの両方を含む場合、これらの場合のいずれにおいても「ＸがＡまたはＢを含む」が満たされる。また、本出願および添付の特許請求の範囲で使用されている冠詞「ａ」および「ａｎ」は、別に明記されているか文脈から単数形を指していることが明らかでない限り、「１つまたは複数」を意味するものと一般的に解釈可能である。また、全体を通して「実装形態」または「一実装形態」または「実施形態」または「一実施形態」などという用語の使用は、その旨記載されていない限り同じ実装形態または実装形態を意味することが意図されていない。本明細書に記載の１つまたは複数の実装形態または実施形態は、特定の実装形態または実施形態に組み込まれてもよい。本明細書で使用されている「第１」、「第２」、「第３」、「第４」などの用語は、異なる要素を区別するための標識として意図されており、必ずしもその数字表示による順序付けの意味を有しない。
上記の明細書において、本開示の実施形態について本開示の特定の例示の実施形態を参照しながら説明した。以下の特許請求の範囲に記載されている本開示の実施形態のより広い趣旨および範囲から逸脱することなく、これらに様々な変更を加えることができることは明らかであろう。したがって、本明細書および図面は、制限的な意味ではなく例示的な意味で捉えられるべきである。

Claims (20)

  1. メモリデバイスと、
    前記メモリデバイスに動作可能に結合された処理デバイスとを含み、
    前記処理デバイスが、
    前記メモリデバイスにおけるデータを読み出す要求を受け取り、
    第１の読み出し閾値電圧を使用して前記メモリデバイスにおける前記データを読み出すために第１の読み出し動作を行い、
    前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが誤りの第１の訂正不成功を伴っていると判定し、
    前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの前記第１の訂正不成功を伴っているとの判定に応答して、
    前記メモリデバイスに関連付けられたレジスタに前に記憶されている先行読み出し閾値電圧であって前記メモリデバイスにおける先行読み出し動作を行うために前に使用された前記先行読み出し閾値電圧を置き換えるために、前記レジスタに第２の読み出し閾値電圧を記憶し、
    前記第２の読み出し閾値電圧を使用して前記メモリデバイスにおける前記データを読み出すために第２の読み出し動作を行う、
    システム。
  2. 前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの前記第１の訂正不成功を伴っているとの判定に応答して、前記処理デバイスがさらに、
    第３の読み出し閾値電圧を使用して前記メモリデバイスにおける前記データを読み出すために第３の読み出し動作を行い、
    前記第３の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの第２の訂正不成功を伴っていると判定し、
    前記第３の読み出し動作は前記第２の読み出し動作の前に行われ、前記第２の読み出し動作の実行は、前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの前記第１の訂正不成功を伴っているとの判定と、前記第３の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの前記第２の訂正不成功を伴っているとの判定とに応答する、請求項１に記載のシステム。
  3. 前記第１の読み出し閾値電圧または前記第２の読み出し閾値電圧のうちの少なくとも一方が、前記メモリデバイスにおけるデータを読み出す前記要求を受け取る前に、前記メモリデバイスに関連付けられた対応するレジスタに事前ロードされている、請求項２に記載のシステム。
  4. 前記処理デバイスがさらに、
    前記第２の読み出し閾値電圧を使用して前記メモリデバイスにおける前記データを読み出すための前記第２の読み出し動作の実行に応答して、前記先行読み出し閾値電圧を前記メモリデバイスに関連付けられた前記レジスタに記憶する、請求項１に記載のシステム。
  5. 前記データが第１のデータであり、前記処理デバイスがさらに、
    前記メモリデバイスに第２のデータを書き込む要求を受け取り、
    前記メモリデバイスに前記第２のデータを書き込む前記要求の受け取りに応答して、前記レジスタにロードされた前記先行読み出し閾値電圧を使用して前記メモリデバイスにおける第３のデータを読み出すために第１の先行読み出し動作を行い、
    前記先行読み出し動作に基づいて、前記第３のデータの第１のサブセットのデータ値と一致する前記第２のデータの第１のサブセットのデータ値と、前記第３のデータの第２のサブセットのデータ値とは異なる前記第２のデータの第２のサブセットのデータ値とを判定し、
    前記第２のサブセットのデータ値とは異なる前記第２のデータの前記第２のサブセットの前記データ値を書き込む書き込み動作を行い、前記第３のデータの前記第１のサブセットの前記データ値と一致する前記第３のデータの前記第１のサブセットの前記データ値の再書き込みを回避する、請求項４に記載のシステム。
  6. 前記処理デバイスがさらに、
    前記メモリデバイスにおけるデータを読み出す前記要求を受け取る前に、前記メモリデバイスに関連付けられた前記レジスタに記憶されているデフォルト電圧が前記第２の読み出し閾値電圧であるか否かを判定し、
    前記メモリデバイスに関連付けられた前記レジスタの前記デフォルト電圧が前記第２の読み出し閾値電圧であるとの判定に応答して、前記レジスタに前に記憶されている前記デフォルト電圧を置き換えるために前記レジスタに前記先行読み出し閾値電圧を記憶する、請求項１に記載のシステム。
  7. 前記レジスタが、前記メモリデバイスのダイに関連付けられたオンダイレジスタであり、前記メモリデバイスがクロスポイント配列メモリを含み、前記第１の読み出し閾値電圧が前記第２の読み出し閾値電圧より小さい、請求項１に記載のシステム。
  8. メモリデバイスと、
    前記メモリデバイスに動作可能に結合された処理デバイスとを含み、
    前記処理デバイスが、
    前記メモリデバイスにおいて読み出し動作を行うために使用される複数の読み出し閾値電圧のうちの読み出し閾値電圧を使用して前記メモリデバイスにおける第１のデータを読み出すために読み出し動作を行い、
    前記メモリデバイスに第２のデータを書き込むための書き込み動作を行う要求を受け取り、
    前記メモリデバイスに前記第２のデータを書き込む前記要求の受け取りに応答して、
    前記複数の読み出し閾値電圧のいずれとも異なる第１の先行読み出し閾値電圧を使用して前記メモリデバイスにおける第３のデータを読み出すために先行読み出し動作を行い、
    前記先行読み出し動作に基づいて前記メモリデバイスに前記第２のデータのサブセットを書き込む書き込み動作を行う、
    システム。
  9. 前記第２のデータの前記サブセットが前記第２のデータの第２のサブセットであり、前記先行読み出し動作を行うために、前記処理デバイスがさらに、
    前記第３のデータの第１のサブセットのデータ値と一致する前記第２のデータの第１のサブセットのデータ値と、前記第３のデータの第２のサブセットのデータ値とは異なる前記第２のデータの前記第２のサブセットのデータ値とを判定する、請求項８に記載のシステム。
  10. 前記書き込み動作を行うために、前記処理デバイスがさらに、
    前記第３のデータの前記第１のサブセットの前記データ値と一致する前記第３のデータの前記第１のサブセットの前記データ値の再書き込みを回避する、請求項９に記載のシステム。
  11. 前記複数の読み出し閾値電圧のうちの前記読み出し電圧が第１の読み出し閾値電圧であり、前記処理デバイスがさらに、
    前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記第１のデータが誤りの第１の訂正不成功を伴っていると判定し、
    前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記第１のデータが前記誤りの前記第１の訂正不成功を伴っているとの判定に応答して、
    前記メモリデバイスに関連付けられたレジスタに前に記憶されている第１の先行読み出し閾値電圧であって前記メモリデバイスにおいて先行読み出し動作を行うために前に使用された前記第１の先行読み出し閾値電圧を置き換えるために、前記レジスタに第２の読み出し閾値電圧を記憶し、
    前記第２の読み出し閾値電圧を使用して前記メモリデバイスにおける前記データを読み出すために第２の読み出し動作を行う、
    請求項８に記載のシステム。
  12. 前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記第１のデータが前記誤りの前記第１の訂正不成功を伴っているとの判定に応答して、前記処理デバイスがさらに、
    前記複数の読み出し閾値電圧のうちの第３の読み出し閾値電圧を使用して前記メモリデバイスにおける前記第１のデータを読み出すために第３の読み出し動作を行い、
    前記第３の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記第１のデータが前記誤りの第２の訂正不成功を伴っていると判定し、
    前記第３の読み出し動作は前記第２の読み出し動作の前に行われ、前記第２の読み出し動作の実行は、前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの前記第１の訂正不成功を伴っているとの判定と、前記第３の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの前記第２の訂正不成功を伴っているとの判定とに応答する、請求項１１に記載のシステム。
  13. 前記先行読み出し動作が第１の先行読み出し動作であり、前記処理デバイスがさらに、
    第２の先行読み出し閾値電圧を使用して前記メモリデバイスにおける前記第３のデータを読み出すために第２の先行読み出し動作を行い、前記第２の先行読み出し閾値電圧は前記複数の読み出し閾値電圧のうちの１つと同じ閾値電圧であり、前記第１の先行読み出し閾値電圧とは異なる閾値電圧である、請求項８に記載のシステム。
  14. 前記第１の先行読み出し閾値電圧が前記第２の先行読み出し閾値電圧より大きい、請求項１３に記載のシステム。
  15. メモリデバイスにおけるデータを読み出す要求を受け取ることと、
    第１の読み出し閾値電圧を使用して前記メモリデバイスにおける前記データを読み出すために第１の読み出し動作を行うことと、
    前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが誤りの第１の訂正不成功を伴っていると判定することと、
    前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの前記第１の訂正不成功を伴っているとの判定に応答して、
    前記メモリデバイスに関連付けられたレジスタに前に記憶されている先行読み出し閾値電圧であって前記メモリデバイスにおいて先行読み出し動作を行うために前に使用された前記先行読み出し閾値電圧を置き換えるために、前記レジスタに第２の読み出し閾値電圧を記憶することと、
    前記第２の読み出し閾値電圧を使用して前記メモリデバイスにおける前記データを読み出すために第２の読み出し動作を行うことと、
    を含む、方法。
  16. 前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの前記第１の訂正不成功を伴っているとの判定に応答して、第３の読み出し閾値電圧を使用して前記メモリデバイスにおいて前記データを読み出すために第３の読み出し動作を行うことと、
    前記第３の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの第２の訂正不成功を伴っていると判定することと、をさらに含み、
    前記第３の読み出し動作は前記第２の読み出し動作の前に行われ、前記第２の読み出し動作の実行は、前記第１の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの前記第１の訂正不成功を伴っているとの判定と、前記第３の読み出し閾値電圧を使用して前記メモリデバイスにおいて読み出された前記データが前記誤りの前記第２の訂正不成功を伴っているとの判定とに応答する、請求項１５に記載の方法。
  17. 前記第１の読み出し閾値電圧または前記第２の読み出し閾値電圧のうちの少なくとも一方が、前記メモリデバイスにおけるデータを読み出す前記要求を受け取る前に、前記メモリデバイスに関連付けられた対応するレジスタに事前ロードされている、請求項１６に記載の方法。
  18. 前記第２の読み出し閾値電圧を使用して前記メモリデバイスにおける前記データを読み出すための前記第２の読み出し動作の実行に応答して、前記先行読み出し閾値電圧を前記メモリデバイスに関連付けられた前記レジスタに記憶することをさらに含む、請求項１５に記載の方法。
  19. 前記メモリデバイスにおけるデータを読み出す前記要求を受け取る前に、前記メモリデバイスに関連付けられた前記レジスタに記憶されているデフォルト電圧が前記第２の読み出し閾値電圧であるか否かを判定することと、
    前記メモリデバイスに関連付けられた前記レジスタの前記デフォルト電圧が前記第２の読み出し閾値電圧であるとの判定に応答して、前記レジスタに前に記憶されている前記デフォルト電圧を置き換えるために前記レジスタに前記先行読み出し閾値電圧を記憶することとをさらに含む、請求項１５に記載の方法。
  20. 前記レジスタが、前記メモリデバイスのダイに関連付けられたオンダイレジスタであり、前記メモリデバイスがクロスポイント配列メモリを含み、前記第１の読み出し閾値電圧が前記第２の読み出し閾値電圧より小さい、請求項１５に記載の方法。
JP2022536676A 2019-12-16 2020-12-15 先行読み出しおよび読み出し閾値電圧の最適化 Pending JP2022551344A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/715,639 US10950315B1 (en) 2019-12-16 2019-12-16 Preread and read threshold voltage optimization
US16/715,639 2019-12-16
PCT/US2020/065167 WO2021126885A1 (en) 2019-12-16 2020-12-15 Preread and read threshold voltage optimization

Publications (1)

Publication Number Publication Date
JP2022551344A true JP2022551344A (ja) 2022-12-08

Family

ID=74870311

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022536676A Pending JP2022551344A (ja) 2019-12-16 2020-12-15 先行読み出しおよび読み出し閾値電圧の最適化

Country Status (6)

Country Link
US (3) US10950315B1 (ja)
JP (1) JP2022551344A (ja)
KR (1) KR20220104240A (ja)
CN (1) CN114981892A (ja)
DE (1) DE112020006139B4 (ja)
WO (1) WO2021126885A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950315B1 (en) * 2019-12-16 2021-03-16 Micron Technology, Inc. Preread and read threshold voltage optimization
US11537510B2 (en) * 2020-04-24 2022-12-27 Western Digital Technologies, Inc. Storage devices having minimum write sizes of data
US11294598B2 (en) 2020-04-24 2022-04-05 Western Digital Technologies, Inc. Storage devices having minimum write sizes of data
WO2021229260A1 (en) 2020-05-13 2021-11-18 Micron Technology, Inc. Counter-based methods and systems for accessing memory cells
US11367484B1 (en) 2021-01-21 2022-06-21 Micron Technology, Inc. Multi-step pre-read for write operations in memory devices
US11664073B2 (en) 2021-04-02 2023-05-30 Micron Technology, Inc. Adaptively programming memory cells in different modes to optimize performance
US11615854B2 (en) 2021-04-02 2023-03-28 Micron Technology, Inc. Identify the programming mode of memory cells during reading of the memory cells
US11514983B2 (en) 2021-04-02 2022-11-29 Micron Technology, Inc. Identify the programming mode of memory cells based on cell statistics obtained during reading of the memory cells
US11664074B2 (en) 2021-06-02 2023-05-30 Micron Technology, Inc. Programming intermediate state to store data in self-selecting memory cells
US11694747B2 (en) 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130094286A1 (en) * 2011-10-18 2013-04-18 Seagate Technology Llc Determining optimal read reference and programming voltages for non-volatile memory using mutual information
US20150178156A1 (en) * 2013-12-24 2015-06-25 SK Hynix Inc. Memory system
US20150378815A1 (en) * 2014-06-25 2015-12-31 Akira Goda Nand pre-read error recovery
US20160293271A1 (en) * 2015-03-31 2016-10-06 SK Hynix Inc. Semiconductor device and operating method thereof
US20190333548A1 (en) * 2018-04-25 2019-10-31 Micron Technology, Inc. Cross point array memory in a non-volatile dual in-line memory module
US20200118620A1 (en) * 2018-10-12 2020-04-16 Western Digital Technologies, Inc. Adaptive processing for read threshold voltage calibration

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2800097B1 (en) 2012-01-12 2018-03-21 Sony Corporation Storage control device, storage device, information processing system, and processing methods therefor
US9454420B1 (en) * 2012-12-31 2016-09-27 Sandisk Technologies Llc Method and system of reading threshold voltage equalization
US9818488B2 (en) * 2015-10-30 2017-11-14 Seagate Technology Llc Read threshold voltage adaptation using bit error rates based on decoded data
KR102687216B1 (ko) * 2016-10-12 2024-07-22 삼성전자주식회사 비휘발성 메모리 장치의 리클레임 제어 방법, 상기 비휘발성 메모리 장치를 포함하는 저장 장치의 동작 방법 및 저장 장치
US10761754B2 (en) * 2018-08-07 2020-09-01 Micron Technology, Inc. Adjustment of a pre-read operation associated with a write operation
US11455194B2 (en) * 2019-07-12 2022-09-27 Micron Technology, Inc. Management of unmapped allocation units of a memory sub-system
US10950315B1 (en) * 2019-12-16 2021-03-16 Micron Technology, Inc. Preread and read threshold voltage optimization

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130094286A1 (en) * 2011-10-18 2013-04-18 Seagate Technology Llc Determining optimal read reference and programming voltages for non-volatile memory using mutual information
US20150178156A1 (en) * 2013-12-24 2015-06-25 SK Hynix Inc. Memory system
US20150378815A1 (en) * 2014-06-25 2015-12-31 Akira Goda Nand pre-read error recovery
US20160293271A1 (en) * 2015-03-31 2016-10-06 SK Hynix Inc. Semiconductor device and operating method thereof
US20190333548A1 (en) * 2018-04-25 2019-10-31 Micron Technology, Inc. Cross point array memory in a non-volatile dual in-line memory module
US20200118620A1 (en) * 2018-10-12 2020-04-16 Western Digital Technologies, Inc. Adaptive processing for read threshold voltage calibration

Also Published As

Publication number Publication date
DE112020006139B4 (de) 2024-08-22
US10950315B1 (en) 2021-03-16
US20210183454A1 (en) 2021-06-17
WO2021126885A1 (en) 2021-06-24
KR20220104240A (ko) 2022-07-26
CN114981892A (zh) 2022-08-30
US11763896B2 (en) 2023-09-19
DE112020006139T5 (de) 2022-11-03
US20230017981A1 (en) 2023-01-19
US11501838B2 (en) 2022-11-15

Similar Documents

Publication Publication Date Title
JP2022551344A (ja) 先行読み出しおよび読み出し閾値電圧の最適化
US11455194B2 (en) Management of unmapped allocation units of a memory sub-system
US11733892B2 (en) Partial superblock memory management
US20230195356A1 (en) Source address memory managment
US20240134554A1 (en) Smart swapping and effective encoding of a double word in a memory sub-system
US11693736B2 (en) Modifying conditions for memory device error corrections operations
US12027228B2 (en) Temperature differential-based voltage offset control
US20230197157A1 (en) Adaptive read-retry offset based on word line groups for systems
CN113555058B (zh) 存储器装置中使用嵌入式伺服单元的读取电平校准
US11609855B2 (en) Bit masking valid sectors for write-back coalescing
US11366592B2 (en) Selective dummy writes for asynchronous power loss handling in memory devices
US11221776B2 (en) Metadata indication for a memory device
US11823722B2 (en) Determining voltage offsets for memory read operations
US11675529B2 (en) Threshold voltage determination for calibrating voltage bins of a memory device
US12001680B2 (en) Utilizing last successful read voltage level in memory access operations
CN113126899B (zh) 完全多平面操作启用
US11556267B2 (en) Data management during a copyback operation
US20230207028A1 (en) Managing an adaptive data path selection threshold for a memory sub-system

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220815

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221101

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20221101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230207

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230912