JP2023505821A - デューティサイクル補正回路とその応用 - Google Patents

Abstract

デューティサイクル補正回路は、デューティサイクルを有するデジタル出力信号（ＶＯＵＴ＿ＲＸ）を出力するバッファステージ（１２０）を備える。バッファステージ（１２０）の少なくとも１つのバッファ（１２５）は、制御可能なトリップ閾値を示すように構成される。制御ループ回路（１３０）は、基準電位にリセットされ、デジタル出力信号（ＶＯＵＴ＿ＲＸ）を時間積分するスイッチトキャパシタ（４１０）を含む検知回路（１３３）を備える。コンパレータ（１３４）は、コンデンサの端子の電位を基準電位と比較するように構成される。レジスタは、少なくとも１つのバッファ（１２５）のトリップ閾値を調整するために、コンパレータ（１３４）によって決定された補正値を格納する。【選択図】図１

Description

本開示は、デューティサイクル補正回路に関する。具体的には、本開示は、バッファステージと、調整されたデューティサイクルを有するデジタル出力信号を生成する制御ループとを含むデューティサイクル補正回路に関する。本開示は、デューティサイクル補正回路を含む低電圧差動信号レシーバ、低電圧差動信号レシーバを含む医療画像装置、及び低電圧デジタル信号レシーバを含むデータ処理装置にも関する。

デジタル信号のデューティサイクルは、デジタル信号の周期のハイ部分とロー部分の比率で示される。実質的にバランスのとれたデューティサイクルは、デジタル信号の処理中に、信号のハイ部分とロー部分を処理するためのバランスのとれた決定ウィンドウを実現するのに有効である。伝送路を介したデジタル信号の伝送中に、伝送路のミスマッチ、非コモンモード電磁干渉、その他の影響により、デューティサイクルが逸脱する場合がある。さらに、デジタル信号レシーバは、製造プロセス、電源電圧の変動、動作温度の変動、及び回路レイアウト内の差動相互接続の非理想的なマッチングによって引き起こされる可能性のあるｐ側及びｎ側の回路部分の変動、差動信号経路の上昇時間及び下降時間の対応の違いによるデューティサイクルの偏差を引き起こす可能性がある。デジタル信号のデューティサイクルをバランスさせることで、回路の動作を改善することができる。動作周波数が高くなると、デジタル信号の決定ウィンドウとインパルスの持続時間が短くなるため、バランスの取れたデューティサイクルがさらに必要になる。

デジタル信号は、デジタル信号のハイフェーズとローフェーズの規則的なパターンを有するクロック信号であり得る。デジタル信号は、送信された情報に依存して信号のハイとローのフェーズが不規則になるようにも、データを含み得る。クロック信号とデータ信号は、デューティサイクル補正されたクロック信号が送信データ信号の処理を向上させるように、同じ伝送路を次々に伝送される場合がある。

受信したデジタル信号のデューティサイクルをバランスさせるデューティサイクル補正回路が必要とされている。デューティサイクル補正回路は、プロセス、電圧、及び温度の影響から実質的に独立し、回路に固有の任意のオフセットから実質的に独立して、デューティサイクル補正をできるだけ正確に実行する必要がある。

本開示の目的は、正確に動作するデューティサイクル補正回路を提供することである。

プロセス、電源電圧、及び動作温度の変動から独立して動作するデューティサイクル補正回路を提供することが、本開示の他の目的である。

本開示のさらに別の目的は、高い補正分解能でバランスの取れたデューティサイクルを提供し、バランスの取れたデューティサイクルを迅速に達成するデューティサイクル補正回路を提供することである。

本開示のさらに別の目的は、強化されたデューティサイクル補正を提供する低電圧差動信号レシーバを提供することである。

本開示のさらに別の目的は、動作速度を高めても確実に動作する医療画像装置及びデータ処理装置を提供することである。

上記の目的の１つ以上は、本請求項１に記載の特徴を備えるデューティサイクル補正回路によって達成される。

一実施形態によれば、デューティサイクル補正回路は、入力端子でデジタル入力信号を受信するバッファステージを備える。デジタル入力信号は、デューティサイクルを示す。デューティサイクルは、信号周期などの決められた持続時間内の高フェーズと低フェーズとの間の比率など、デジタル信号の２値部分間の比率によって示される。デジタル信号は、クロック信号であってもよい。デジタル信号は、処理すべき情報を含むデータ信号でもあってもよい。バッファステージは、制御、調整されたデューティサイクルを有するデジタル出力信号が提供される出力端子をさらに備える。デューティサイクル制御は、制御可能なバッファのトリップ閾値を示すバッファステージ内の少なくとも１つのバッファによって実行される。

入力信号から元のデューティサイクルを決定し、デューティサイクルがよりバランスのとれたデューティサイクルに向かって補正されるように少なくとも１つのバッファのトリップ閾値が制御されるように補正値を決定する制御ループ回路が提供される。制御ループ回路で補正動作を複数回行うことで、５０％又はそれに近いほぼバランスのとれた均等なデューティサイクルを生成することができる。他の目標デューティ比も可能である。

制御ループ回路は、バッファステージの出力端子に連結され、修正されたデューティサイクルを有する出力信号を受信する検知回路を備える。検知回路は、検知回路によって検知された信号内のデューティサイクルを代表する検知サイクルの終了時に電荷又は電位を運ぶスイッチトキャパシタを含む。検知回路は、キャパシタを基準電位にリセットし、その後、デジタル信号をキャパシタに時間積分するように構成される。時間積分は、キャパシタがリセットされた基準電位とデューティサイクル偏差の量との差を増幅する。検知サイクルが長いほど、増幅される差は大きくなる。

制御ループ回路は、検知回路のキャパシタに連結される入力を有するコンパレータをさらに備える。コンパレータは、キャパシタ内の電荷又はキャパシタノードの電位を、キャパシタが最初にリセットされた基準電位と比較する。比較の符号は、基準電位によって定義された目標値と比較して、デューティサイクルが大きすぎるか、小さすぎるかを示す。

検出回路は、コンパレータによって決定された補正値を格納する少なくとも１つのレジスタをさらに備える。格納された補正値は、バッファステージにおける少なくとも１つのバッファのトリップ閾値を制御するために使用される。バッファのトリップ閾値の補正により、デジタル出力信号のデューティサイクルは、目標値に向かって移動するように、例えば、５０％又は５０％に近い値でバランス又は均等化するように修正及び調整される。

制御ループ回路のスイッチトキャパシタは、クロック信号であってもよいバッファリングされたデジタル入力信号を直接受け取る。プロセス、電圧、温度（ＰＶＴ）、オフセット誤差による歪みを避けるため、検知キャパシタと補正されるクロック信号の間に他の能動素子はない。検知回路は、時間積分のために１つの容量を使用し、検知と補正のサイクルごとに基準電圧にリセットされる。これにより、検知キャパシタが飽和するのを防ぐ。検知回路は、電源電位用端子と接地電位用端子にそれぞれ接続されたハイサイドとローサイドの電流源からなり、制御ループへの入力信号であるバッファステージのデジタル出力信号と検知回路への入力信号に応答して電流源が選択的に検知キャパシタに接続される。

キャパシタは、デジタル入力信号の高フェーズと低フェーズに依存して、対応する電流源を介して充電又は放電され、時間積分処理が実行される。複数の充放電イベントにより、基準電位で設定された目標デューティサイクルからの偏差が増幅される。多数の充放電イベントを含む大きな時間積分期間は、処理時間が長くなる代償として、高い増幅率と高い精度につながる。

基準電位は、電源電圧のほぼ中間の電位、又は接地電位と電源電位の両者の中間の電位である電源電圧の約半分の電位で示されるコモンモード電位であってもよい。

キャパシタは、新しい検出サイクルを開始し、以前の検出サイクルからの出力信号の前の期間の数が経過した後、コモンモード電位にリセットされる。検出サイクルごとにキャパシタをコモンモード電圧にリセットし、時間積分したキャパシタ電位をコンパレータでコモンモード電圧と比較することにより、精度は基準電圧の変動にほとんど依存しなくなる。電源電圧からコモンモード電圧を生成するには、抵抗分圧器などの簡単な回路を使用することができる。検出がコモンモードのコンデンサ電位で開始するという事実は、供給電圧範囲の中央でＶＤＤ／２である可能性があり、コンパレータがより少ないオフセットで動作することを可能にする。コンパレータのオフセットは、主にＰＶＴやミスマッチの変動により、どの回路でも実質的に避けられないものであるが、接地やＶＤＤ電位に近づくとより重要になり、コモンモード又はその近傍で減少する。シングルエンドのデジタル出力信号を直接検知キャパシタに与え、キャパシタをコモンモード電位にリセットすることで、検知サイクル終了時のキャパシタの電位はコモンモード電位にデューティサイクル偏差による電位寄与を加えたものとなる。これにより、検知動作は非常に堅牢になる。補正サイクルの前に多数の時間積分検知サイクルを開始し、デューティサイクル誤差を十分に増幅することによって、より高い補正分解能を達成することができる。増幅されたデューティサイクル誤差が高い場合、コンパレータオフセットは重要でなくなる。

実施形態によれば、検知回路は、検知キャパシタを充電及び放電するための電流源を含んでもよい。第１の電流源は、第１のスイッチと直列に接続され、供給電位用端子に接続されてもよく、第２の電流源は、第２のスイッチと直列に接続され、接地電位用端子に接続されてもよい。

キャパシタは、第１と第２の電流源の間、及び第１と第２のスイッチの間に配置されたノードに接続される。検出用キャパシタの別の端子は、接地電位用端子に接続される。

分圧器は、電圧供給源からコモンモード電圧などの基準電位を生成し、検知キャパシタを基準／コモンモード電位にリセットするときに動作する第３のスイッチを介してキャパシタに接続される。電流源と直列に接続された第１及び第２のスイッチは、バッファステージの出力端子に連結され、デジタル出力信号を受信する。第１及び第２のスイッチは、バッファを介してバッファステージの出力端子に連結され、バッファリングされたデジタル出力信号を受信することができる。第１及び第２の電流源は、出力信号のデューティサイクルに応答して、検知キャパシタを充電及び放電するための定義されたハイサイド及びローサイド電流を生成する対応するカレントミラー回路の一部である。

コンパレータは、チョップドクロック駆動のコンパレータであってもよい。コンパレータは、第１及び第２の差動ブランチを含んでもよく、コンパレータの入力端子は、チョッピング信号に応答して、第１と第２の差動ブランチのいずれか一方に交互に連結される。チョッピングは、比較動作毎に行われてもよい。出力信号は、第１と第２のブランチのいずれか一方から取り出される。チョップされたコンパレータは、コンパレータの入力オフセットの場合、最大１つの連続した誤った決定を行う。したがって、最大デューティサイクル誤差は、等化プロセスの１つのステップであってもよく、コンパレータの入力オフセットによって左右されることはない。最大誤差は、バッファステージのトリップ閾値制御のトランジスタの幅対長さ（Ｗ／Ｌ）比を低減することによってさらに最小化することができ、インバータトランジスタのＷ／Ｌ比は、デューティサイクル制御の分解能の指標である。

バッファステージは、電源電位端子と接地電位端子との間に接続された切替可能な経路である少なくとも１つのバッファを含む。さらに、供給電位端子及び接地電位端子と、少なくとも１つのバッファの切替経路の入力端子及び出力端子との間に接続される他の切替経路が設けられる。他の切替経路は、記憶された補正値によって制御される第１スイッチ及び第２スイッチを含む。したがって、対応するスイッチを閉じることによる、入力端子及び出力端子と電源電位端子及び接地電位端子のうちの１つとの間の他の切替経路の活性化は、バッファの切替経路と他の切替経路の組み合わせのトリップ閾値が補正値に依存して変更されるように、バッファに非対称性を挿入する。切替可能な経路の非対称なトリップ閾値は、そこを伝搬するデジタル信号のデューティサイクルを変化させる。バッファステージは、バッファチェーンに直列に接続された複数のバッファで構成することができる。入力信号はバッファチェーンの一端部に供給され、デジタル出力信号はバッファチェーンの別の端部に供給される。バッファチェーン内のバッファは、制御可能なトリップ閾値を有し、トリップ閾値は、検知回路及びコンパレータによって決定される補正値に応答して制御され、これにより、出力信号のデューティサイクルが目標デューティサイクルに向けて補正される。目標デューティサイクルは、５０％又はそれに近いバランスの取れたデューティサイクルである。

バッファチェーンのバッファの駆動強度を制御する補正値は、シフトレジスタに格納されてもよく、シフトレジスタの各出力は、バッファの少なくともサブセットに関連付けられ接続された他の切替可能な経路を制御する。シフトレジスタの１つに格納された値は、ハイサイド又はローサイドに向かう駆動強度を増加させることができるように、他の切替経路の対応するスイッチを介してバッファの入力及び出力を電源電圧レールの１つに接続又は切断し、対応するトリップ閾値の非対称性を生じさせる。

実施形態によれば、バッファステージは、互いに直列に接続された複数のインバータから構成することができる。複数の他のインバータは、電源電位及び接地電位のための端子にスイッチを介して接続され、バッファステージのインバータの少なくともサブセットの入力端子及び出力端子に接続される入力端子及び出力端子を有する。シフトレジスタのような複数のレジスタが設けられ、そのレジスタの各１つが他のインバータの１つに関連付けられ、その中のスイッチを制御する。

インバータのトリップ閾値の調整は、検知と比較の繰り返し動作によってコンパレータによって決定されるシフトレジスタに格納された補正値に依存して達成される。他のインバータとバッファインバータの関連付けについては、いくつかの可能性が考えられる。バッファインバータの各１つに別のインバータを関連付けることができる。代替的には、バッファインバータの２つ目ごとに別のインバータを関連付けることもできる。この場合、バッファチェーン内の奇数番目のバッファインバータごとに別のインバータを関連付けることもでき、偶数番目のバッファインバータごとに別のインバータを関連付けることもできる。この場合、シフトレジスタに格納された補正値は、バッファインバータのフェーズ符号と一致させる必要がある。互いに組み合わせることが可能であり得る。

例示的な実施形態では、検知機構の結果に基づくコンパレータによって行われる決定に従って、バッファインバータのｐ－ＭＯＳ側及びｎ－ＭＯＳ側の駆動強度を変更し調整することによって、バッファの各１つのトリップ閾値を修正する。駆動強度の変更は、バッファチェーンを介した信号の伝搬遅延にほとんど影響を与えない程度である。分解能は、他のインバータのトランジスタのサイズが、ゲート領域の幅と長さの比となり得るトランジスタのＷ／Ｌ（幅／長さ）比を設定することによって適応されるという点で調整することができる。Ｗ／Ｌ比を小さくすることで、デューティサイクル補正ステップの分解能を細かくすることができる。

デューティサイクル補正回路の消費電力に関しては、制御ループが数マイクロ秒だけ、例えば０．５ＧＨｚのクロック信号の補正の場合は約１～３μｓだけ動作することに留意されたい。動作時間は、実際に要求される分解能に依存する。分解能が±２％の場合、必要な時間は約１μｓとなる場合がある。レギュレーションループは、定常状態が満たされたときにデューティサイクルの補正を確定した後、スリープ状態になり、将来起こりうるイネーブル信号を待つ。スリープモード中、補正回路からアクティブになるのは、シフトレジスタなどのレジスタと、トリップ閾値制御のための他の切り替え可能な経路／インバータを含むバッファチェーンだけである。検知回路及びコンパレータは、周波数分割と同期化回路とタイミングとシーケンス回路と同様に、定常状態中にスイッチオフされる可能性がある。そのため、全体の電力消費は実質的に軽微である。制御ループ内の対応する回路ブロックのスイッチオフは、デューティサイクルが十分に均衡するように、シミュレーションによって決定される特定の時間の経過後に実行されてもよい。制御ループ回路は、デューティサイクルを再補正するために、別の所定時間の経過後にスイッチオンしてもよい。代替的には、定常状態を決定するために、デューティサイクルの偏差が特定のレベル以下であることを含む他の戦略を用いてもよい。回路は、電圧や温度などの環境条件が変化したときにオンにすることができる。周囲温度やチップ温度を代表する信号は、他の理由によりシステムレベルで既に利用可能である場合がある。

この制御ループ回路は、ダブルデータレート（ＤＤＲ）伝送にも適用可能であり、起動時に例えば１～３μｓだけクロック信号を送信してバランシングコードをレジスタに保存し、その後データ伝送を継続させることができる。

デューティサイクル補正回路は、低電圧差動信号レシーバ（ＬＶＤＳ－ＲＸ）などの受信回路に用いてもよい。ＬＶＤＳ－ＲＸは、クロック信号もしくはデータ信号、又はクロック信号とデータ信号のインターリーブ伝送などの差動入力信号の入力端子を備える。増幅ステージは、差動入力信号を受けて増幅されたシングルエンド出力信号を生成し、デューティサイクル補正回路に転送して、バランスされた等しいデューティサイクルを有するシングルエンドデューティサイクル補正出力信号を生成する。ＬＶＤＳ－ＲＸは、集積回路上の入力部に配置されて、プリント回路基板から伝送路を介して低振幅の信号を受信することができる。デューティサイクル補正回路は、均等化されたデューティサイクル及びレールツーレールの振幅を有する信号を回復し、本開示の原理によるデューティサイクル補正回路は、ＰＶＴ変動から実質的に独立である。

ＬＶＤＳ－ＲＸの例示的な応用分野は、例えばコンピュータ断層撮影装置においてＸ線などの放射線を使用する医療画像である。ＣＴ装置などの医療画像装置における放射線は、人間や動物などの生体を治療するためにＸ線放射線を発生させ、生体の一部分の画像を生成する。医療画像型装置では、動作速度を上げることで、より高解像度で大きな画像をリアルタイムに処理することができるため、常に動作速度を上げることが求められる。本開示の原理に係るＬＶＤＳーＲＸは、デューティサイクルを平衡レベルに補正することができるので、補正された信号の精度を向上させることにより、動作速度を向上させることが可能である。放射線事象は、例えば、イメージセンサから後処理回路に伝送されるときに、伝送信号のデューティサイクルを乱す場合があるが、本開示の原理に係るデューティサイクル補正回路は、放射線事象によって歪められたときに、バランスのとれたデューティサイクルを再確立する。この回路は、放射線に汚染された環境において高速かつ堅牢に動作する。

本開示の原理に係るデューティサイクル補正回路を含むＬＶＤＳ－ＲＸは、プロセッサが、プロセッサによって処理され生成された情報を表示するために表示デバイスに接続されるデータ処理の分野でも使用され得る。そのような表示デバイスは、ディスプレイを動作させるために必要な全ての情報を送信するために、高い動作速度を有するシリアルインターフェースを有してもよい。このインターフェースは、ディスプレイシリアルインターフェース（ＤＳＩ）のＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）アライアンスの仕様に準拠し得る。デューティサイクル補正回路とそれに対応するＬＶＤＳ－ＲＸは、堅牢でＰＶＴに強い高速差動信号のポイントツーポイントシリアルバスを提供する。ＭＩＰＩ ＤＳＩ伝送は、プロセッサから表示画面などの表示デバイスのシリアルインターフェースに表示する情報を伝送するための速度クロックレーン及び１つ以上のデータレーンを備える。

前述の一般的な説明と以下の詳細な説明の両方は、単なる例示であり、特許請求の範囲の性質と特徴を理解するための概要又は枠組みを提供することを意図していることを理解されたい。添付の図面は、さらなる理解を提供するために含まれ、本明細書に組み込まれ、本明細書の一部を構成する。図面は、１つ以上の実施形態を示し、明細書とともに、様々な実施形態の原理及び動作を説明するのに役立つ。図面の異なる図における同じ要素は、同じ参照符号で示される。

本開示の原理に係るデューティサイクル補正回路を含むＬＶＤＳレシーバの原理ブロック図を示す。 図１の回路の周波数分割及び同期化ブロックの詳細な回路図を示す。 図１のタイミング及びシーケンスブロックの詳細な回路図を示す。 図１の検知回路の詳細な回路図を示す。 図４の検知回路で使用するコモンモード電圧発生器を示す。 図１のチョップドコンパレータの詳細な回路図を示す。 図１のバッファチェーンの記憶回路とトリップ閾値制御の詳細な回路図を示す。 図１～図７の回路で使用される信号の波形図を示す。 図１～図７の回路で使用される信号のシミュレーションを示す。 デューティサイクル補正動作の開始時のデジタル出力信号の例を示す デューティサイクル補正後のデジタル出力信号の例を示す図を示す。 ＬＶＤＳレシーバを含むＣＴ装置を示す。 ＬＶＤＳレシーバを含むデータ処理装置を示す。

ここで、以下、本開示の実施形態を示す添付図面を参照して、本開示をより完全に説明する。しかしながら、本開示は、多くの異なる形態で具現化されてもよく、本明細書に記載された実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、当業者に本開示の範囲を完全に伝えるように提供される。図面は、必ずしも縮尺通りに描かれていないが、本開示を明確に説明するように構成されている。

図１は、本開示の原理に係るデューティサイクル補正回路を含むＬＶＤＳレシーバのブロック図である。デューティサイクル補正回路は、デューティサイクル補正が必要とされる他の回路においても使用することができる。ＬＶＤＳレシーバ１００は、プリント回路基板上に配置された伝送線路から差動信号を受信する集積回路チップの入力ポートとしてすることができる。レシーバ１００の入力端子は、信号源ＴＸ＿ｐ及びＴＸ＿ｎからクロック及びデータを伝送するために差動信号の正負部分を伝送する対応するワイヤ１５１、１５２に接続される。信号は、電流信号Ｉ＿ＩＮ＋、Ｉ＿ＩＮ－として伝送ワイヤライン上を伝送される。伝送線路は、受信機が差動入力信号Ｖ＿ＩＮ＋、Ｖ＿ＩＮ－を得るように、１００Ωの抵抗によって終端される。レシーバ１００は、低電圧差動入力信号をシングルエンドフルスイング信号ＶＩＮに増幅するために、レシーバ入力に接続されたレシーバコア１１０を含む。バッファ１２５、１２６、１２７、１２８の直列接続又はチェーンを含むバッファステージ１２０は、レシーバコア１１０の下流に接続され、ＬＶＤＳレシーバ１００の出力端子１２２に出力信号ＶＯＵＴ＿ＲＸを生成する。レシーバコア１１０は、複数の増幅ステージでの差動信号の増幅、差動信号のシングルエンド信号への変換、静電気放電保護、レシーバ入力がフローティングの場合に規定信号を生成するフェイルセーフ機能などを実行する。バッファステージ１２０は、電源電位ＶＤＤと接地電位ＶＳＳの端子間に接続されたｐ－及びｎ－ＭＯＳトランジスタ１２５１、１２５２を備えるバッファ１２５などのＣＭＯＳインバータバッファを含み、１２５などの１つのインバータバッファの出力はチェーン内の１２６などの下流に接続された次のバッファの入力に接続される。図１には、例示的な理由からバッファのサブセットのみが示されているが、バッファステージは、３０又は４０などの数十のバッファを含むことができる。原理的には、消費電力の制約を考慮し、アプリケーションの要求に応じて、さらに多くのバッファをチェーン内で使用することができる。

受信した入力信号ＶＩＮのデューティサイクルは、複数の理由により、デューティサイクルの偏差の影響を受ける。例えば、伝送線路１５１、１５２がミスマッチを有するか、電磁干渉を受けるか、又は送信機ＴＸ＿Ｐ、ＴＸ＿Ｎがすでに非バランスのデューティサイクルの信号を生成している可能性がある。さらに、ＬＶＤＳレシーバは、例えば、プロセス、電圧、温度（ＰＶＴ）の影響、レイアウト内の差動相互接続の非理想的マッチングなどに起因し得るそのｐ－及びｎ－ＭＯＳ回路の異なる立ち上がり及び立ち下がり時間によって、デューティサイクル偏差をもたらす可能性がある。

デューティサイクル補正回路は、入力信号ＶＩＮから補正されたデューティサイクルを有する出力信号ＶＯＵＴ＿ＲＸを生成するために提供される。デューティサイクル補正回路は、出力信号ＶＯＵＴ＿ＲＸのデューティサイクル偏差を反復的に検知し、多数の反復補正サイクルの後に５０％又は５０％に近いバランスのとれた均等なデューティサイクルを達成するように偏差を補正する制御ループを含む。制御ループ回路１３０は、出力端子１２２からの出力信号ＶＯＵＴ＿ＲＸを受ける検知回路１３３を備える。比較回路１３４は、検知されたデューティサイクルレベルを、所望の目標デューティサイクルレベルを示す基準レベルと比較する。格納回路１３５は、比較ステージ１３４から得られる補正値を提供する。格納された補正値は、出力信号ＶＯＵＴ＿ＲＸのデューティサイクルが調整されるようにバッファステージ１２０を制御し、検知、比較及び格納を含む制御ループ動作が再開し、ループ動作は定常状態が達成されるまで繰り返される。

格納ブロック１３５からの補正値は、立ち上がり及び立ち下がりエッジを選択的に加速又は減速できるように、バッファチェーン１２０内の個々のバッファ１２５、．．．、１２８のトリップ閾値を制御し、信号期間の低部及び高部の比率としてのデューティサイクルが修正され調整される。ＬＶＤＳレシーバＶ＿ＩＮ＋、Ｖ＿ＩＮ－への差動入力信号、及びバッファチェーンＶＩＮへの入力信号は、動作周波数においてハイからロー及びローからハイの遷移を有するクロック信号とすることができる。入力信号は、送信情報によって遷移が支配されるデータ信号でもあってもよい。クロック信号に対してデューティサイクル補正を行い、補正値をストレージ１３５に格納しておくことで、予め決定したバッファステージのトリップ閾値設定を用いて、以後データ信号を受信できるようにすることが可能である。バッファチェーンにおける制御機構は、ｐ側とｎ側の部品やトランジスタの非対称性によって生じるデューティサイクルの偏差の根本原因の１つを修正するトリップ閾値の調整を採用している。本開示の制御概念は、可能な最小遅延を規定する特定の設計限界があるため、分解能を低下させる可能性のある遅延の追加を回避することができる。

バッファ１２５、．．．、１２８のトリップ閾値の調整は、端子ｚ１、ｚ２、ｚ３、ｚ４、ｚ５、．．．ｚｘ、ｚｘ＋１などのバッファステージ１２０のバッファ１２５、．．．、１２８の入力端子及び出力端子に接続された切替可能経路７２０、７３０、７４０によって達成される。切替経路７２０、７３０、７４０の切替状態は、格納回路１３５によって制御される。切替経路７２０、７３０、７４０の詳細については、以下に説明する。切替可能経路は、図１に描かれているように、バッファチェーンにおける第１、第３、第５などのバッファなどのすべての第２バッファの入力端子及び出力端子に並列に接続され得る。代替的には、切替可能な経路は、バッファチェーン内の２番目、４番目、６番目などのバッファの入力及び出力に並列に接続することができる。バッファチェーンのすべてのバッファの入力と出力に並列に切替可能な経路を接続することも可能である。

定常状態が達成されたとき、例えば、いくつかの補正サイクルの実行後、又はデューティサイクル偏差が分解能基準以下であると判断されたとき、制御ループ回路１３０のほとんどの部分は、電力を節約するためにスイッチオフすることが可能である。例えば、検知比較回路１３３、１３４、ならびに周波数分割同期化回路１３１及びタイミングシーケンス回路１３２をスイッチオフすることができる。これにより、消費電力が有意に削減される。格納レジスタを含む格納回路１３５は、アクティブのままの唯一の回路であり、バッファステージ１２０のバッファのトリップ閾値を制御するための補正値を格納する。これらのレジスタの消費電力は、それらが定常状態中に切り替わらないため、無視できる程度である。制御ループ回路は、タイマーで決定された所定時間経過後、又は電源電圧の変動やシステムレベルにある温度センサーによる温度変化などの外部事象に応答して起動することができる。このような事象が発生すると、信号Ｂａｌ＿ｄｕｔｙ＿ｅｎが起動し、制御ループの回路ブロックが再活性化される。

以下では、図１に示した高レベルの表現からいくつかのブロックを、詳細な回路表現に基づいて図２～図７で説明する。

図２は、周波数分割及び同期化ブロック１３１の詳細な回路図を示す。この回路は、レギュレーションループへの入力信号であるバッファステージ１２０の出力信号ＶＯＵＴ＿ＲＸを端子１２２で受け取る。この信号のバッファリングバージョンＶＯＵＴ＿ｂｕｆは４つのフリップフロップ２１１、２１２、２１３、２１４で周波数分割されて、２分割したクロック周波数、４分割したクロック周波数、８分割したクロック周波数、１６分割したクロック周波数を生成する。他のクロック分割回路も可能であり、例えば、非オーバーラップ型クロックジェネレータなどが考えられる。いくつかのフリップフロップ２１５は、分割されたクロック信号を出力クロック信号に同期させ、分割クロック信号ｆ＿ｄｉｖ２＿ｐｈｉ１、．．．、ｆ＿ｄｉｖ１６＿ｐｈｉ１の同期を生成するために使用される。相補的な分割同期クロック信号ｆ＿ｄｉｖ２＿ｐｈｉ２、．．．、ｆ＿ｄｉｖ１６＿ｐｈｉ２もフリップフロップ２１５によって提供される。

図３は、タイミング及びシーケンスブロック１３２の回路図を示す。タイミング及びシーケンスブロック１３２は、他のブロック１３３、１３４、１３５の動作を制御するために使用される制御信号を生成する。制御信号は、分割されたクロック信号とバッファリングされた出力クロック信号から生成される。イネーブル信号Ｂａｌ＿ｄｕｔｙ＿ｅｎ＿ｂは、制御ループ回路の全体的な動作を可能にする。このイネーブル信号は、例えば、システムのスイッチオン、環境条件の変化、タイマーの満了などに応答して活性化することができる。

図４は、検知回路１３３の詳細な回路図である。検知回路１３３は、キャパシタ４１０がデューティサイクル偏差を代表する電荷を運ぶように、デジタル出力信号ＶＯＵＴ＿ＲＸを時間積分するために使用されるスイッチトキャパシタ４１０を備える。キャパシタ４１０は、電源電位ＶＤＤ用端子と接地電位ＶＳＳ用端子とにそれぞれ接続されているそれぞれの電流源４３１、４２１に接続される。対応するスイッチ４２３、４２４は、電流源４３１、４２１と、キャパシタ４１０に接続されるノード４２５との間に接続される。キャパシタ４１０は、ノード４２５と接地電位ＶＳＳ用端子との間に接続される。スイッチ４２３、４２４は、基本的にバッファリングされた出力信号ＶＯＵＴ＿ＲＸから得られるタイミング及びシーケンスブロック１３２からの信号ｔｒｉｍ＿ｕｐ＿ｂ及びｔｒｉｍ＿ｄｏｗｎにより制御される。したがって、スイッチトキャパシタ４１０は、キャパシタ４１０における電位Ｖｂａｌが、バランスのとれた、均等化されたデューティサイクルであってよい基準レベルからのデューティサイクルの偏差を表すように、出力信号に応じてスイッチ４２３、４２４を介して電流源４３１、４２１に選択的に接続される。

電流源４３１、４２１は、第１のカレントミラーの入力ブランチのダイオード接続されたトランジスタ４２２を介して電流源４２１にミラーリングされ、第２のカレントミラーの入力ブランチのダイオード接続されたトランジスタ４３２を介して電流源４３１を通る電流を制御する対応する電流Ｉｄｃによって供給されるカレントミラーの一部分である。電流源４３１、４２１は常にスイッチオンで導通しており、電流源トランジスタ４３１、４２１のドレインの電流経路はスイッチ４２３、４２４の操作によりオン／オフされる。この構成では、電流源トランジスタ４３１、４２１のゲートで相互作用が起こらず、電流源トランジスタのチャネル反転が維持される。回路の速度が向上するため、制御ループ回路１３０への入力信号である出力クロック信号ＶＯＵＴ＿ＲＸの速度も向上する。

キャパシタ４１０は、検知サイクルの開始時に、スイッチ４４０を介して端子４４１の基準電位ＶＲＥＦにリセットされる。キャパシタ４４２は、信号ＶＲＥＦを平滑化し、キャパシタ４１０の電位Ｖｂａｌを迅速に駆動するのに十分な電荷を供給する。基準電位ＶＲＥＦは、電圧供給レールＶＤＤ、ＶＳＳの間にある任意の基準電位であってもよい。実施形態では、基準電位ＶＲＥＦは、基本的に電圧供給レールＶＤＤ、ＶＳＳの間の中間電圧又はほぼ中間であるコモンモード電圧Ｖｃｍである。コモンモード電圧は、電圧供給の中央付近のマージン内、例えば、コモンモード電圧は、電圧供給の中央付近のマージン内、たとえば、電圧供給の半分の±３０％、ＶＤＤ／２±３０％のマージン内にすることができ、ここで、ＶＳＳは接地電位又は０Ｖである。基準電圧ＶＲＥＦが電源電圧ＶＤＤ／２の半分に近いほど、デューティサイクル補正がより適切に実行される。

コモンモード電圧Ｖｃｍは、図５に示すように、抵抗分圧器５１１、５１２によって生成することができる。検知サイクルの開始時にスイッチトキャパシタ４１０をコモンモード電圧にリセットすることにより、出力信号ＶＯＵＴ＿ＲＸに応答してキャパシタ４１０の特定の数の充放電ステップの後にキャパシタ４１０及び電位Ｖｂａｌがデューティサイクル偏差の情報を運ぶように高速動作が可能になる。キャパシタ４１０の電位Ｖｂａｌとリセット用コモンモード電圧Ｖｃｍの差は、平衡レベルからのデューティサイクル偏差の情報を含む。積分サイクル数が多いほど、デューティサイクルの偏差の増幅率は高くなる。いくつかの時間積分ステップ後に回路４１０をリセットすることで、検知回路１５３が飽和状態になるのを防ぐことができる。

図６は、コンパレータ１３４の詳細な回路図を示す。コンパレータは、本実施例ではコモンモード信号Ｖｃｍである基準信号と、デューティサイクルの偏差を表すスイッチトキャパシタ４１０での電位Ｖｂａｌを受け取る第１及び第２の差動分岐６１０、６２０から構成される。コンパレータは、ローサイド電流源６３１をスイッチオフできるように、信号ｃｌｋ＿ｃｏｍｐによってクロック制御される。ハイサイドの経路はトランジスタ６３２、６３３を介してスイッチオフすることもできる。コンパレータ１３４は、比較動作が行われるときのみ電力を消費し、アイドル時間帯にはスイッチオフされるので、消費電力が低減される。さらに、コンパレータ１３４はチョッピングモードで動作するので、入力信号Ｖｂａｌ、Ｖｃｍはチョッピング回路６４１を介して判定ごとにブランチ６１０、６２０間で交換され得る。これに対応して、出力端子６４３における出力信号ｖ＿ｄｏｍ＿ｃは、チョッピング回路６４２を介してブランチ６１０、６２０間で交換される。どのコンパレータもブランチ６１０、６２０間の不一致に起因し得る固有のオフセットを有するので、最大オフセット誤差は最初の比較で一度だけ生じ、チョッピング動作はブランチの機能が交換されるので、さらなるオフセット誤差を回避することができる。コンパレータは、キャパシタ電位Ｖｂａｌによって表されるデューティサイクル誤差がコモンモード電位Ｖｃｍを超えるかそれ未満かを判断し、バッファチェーン１２０のバッファのうちの１つ以上のトリップ閾値を修正するために対応する出力信号Ｖ＿ｄｏｍ＿ｃを生成する。

図７は、バッファチェーン１２０のトリップ閾値制御のための格納回路１３５と切替経路７２０、７３０、７４０の詳細図である。格納回路１３５は、４つのレジスタステージ７１１、７１２、７１３、７１４が直列に接続されたシフトレジスタ７１０によって実現される。検知及びコンパレータ回路１３３、１３４における積分及び比較動作を確定した後、補正値を表すコンパレータ１３４からの出力信号Ｖ＿ｄｏｍ＿ｃは、シフトレジスタ７１０に供給され、次の供給動作ごとにシフトレジスタを介して転送される。シフトレジスタの１つのレジスタステージは、すべての切替可能なパスの１つのインスタンス＜ｎ＞と関連付けられる。すべての切替可能な経路は、各々レジスタによって制御される＜ｎ＞個のインスタンスを含む。例えば、レジスタ７１１は、信号Ｅｑｕａｌｉｚｅ＿Ｐ＜ｎ＞がｐ－ＭＯＳトランジスタＭＰ１＜ｎ＞、ＭＰ３＜ｎ＞、・・・、ＭＰｘ＜ｎ＞を制御し、信号Ｅｑｕａｌｉｚｅ＿Ｎ＜ｎ＞がｎ－ＭＯＳトランジスタＭＮ１＜ｎ＞、ＭＮ３＜ｎ＞、・・・、ＭＮｘ＜ｎ＞を制御するように切替経路７２０、７３０、・・・，７４０のトランジスタ＜ｎ＞と関係付けられる。レジスタ７１２は、切替経路７２０、７３０、．．．、７４０のトランジスタ＜ｎ－１＞と、レジスタ７１３は、切替経路７２０、７３０、．．．、７４０のトランジスタ＜１＞などと関連付けられる。

信号Ｅｑｕａｌｉｚｅ＿Ｎ＜ｎ＞がＨ（Ｈｉｇｈ（ハイ））である場合、トランジスタＭＮ１＜ｎ＞は導通しているので、トランジスタＭＮ１＿ｂａｌ＜ｎ＞はバッファ１２５のｎ－ＭＯＳトランジスタ１２５２にｎ－ＭＯＳトランジスタＭＮ１＿ｂａｌ＜ｎ＞の追加駆動力を加えてトランジスタ１２５２のプルダウンの駆動能力を増加させるようにイネーブルされる。この場合、トランジスタ１２５２とＭＮ１＿ｂａｌ＜ｎ＞とは互いに並列に接続される。同時に、信号Ｅｑｕａｌｉｚｅ＿Ｐ＜ｎ＞はＬ（Ｌｏｗ（ロー））であるので、トランジスタＭＰ１＜ｎ＞のゲートはＢＵＦＸ＜ｎ＞とＩＮＶＸ＜ｎ＞によりＨ駆動され、トランジスタＭＰ１＜ｎ＞はインバータ１２５のｐ－ＭＯＳ側トランジスタ１２５１に駆動能力を付加しないように遮断される。信号Ｅｑｕａｌｉｚｅ＿Ｎ＜ｎ＞がＬのとき、トランジスタＭＮ１＜ｎ＞は遮断される。同時に、信号Ｅｑｕａｌｉｚｅ＿Ｐ＜ｎ＞はＨであるので、トランジスタＭＰ１＜ｎ＞のゲートは、ＢＵＦＸ＜ｎ＞とＩＮＶＸ＜ｎ＞によってＬ駆動されてトランジスタＭＰ１＜ｎ＞をイネーブルにし、バッファ１２５のｐ－ＭＯＳトランジスタＭＰ１＿ｂａｌ＜ｎ＞の追加駆動力を、トランジスタ１２５１のプルアップ駆動能力を増加させて、バッファ１２５のｐ－ＭＯＳトランジスタ１２５１に付加することができる。この場合、トランジスタ１２５１とＭＰ１＿ｂａｌ＜ｎ＞は互いに並列に接続される。トランジスタＭＮ１＿ｂａｌ＜ｎ＞とＭＰ１＿ｂａｌ＜ｎ＞は、バッファステージの一方のバッファの端子ｚ１、ｚ２に接続される入出力端子を有するインバータとして、デューティサイクルを補正すべき信号によって制御されるように接続される。トランジスタＭＮ１＜ｎ＞及びＭＰ１＜ｎ＞は、インバータと電源電位及び接地電位用端子との間に接続され、補正信号Ｅｑｕａｌｉｚｅ＿Ｎ＜ｎ＞及びＥｑｕａｌｉｚｅ＿Ｐ＜ｎ＞に依存して前記インバータをイネーブルする。同様に、トランジスタＭＮ３＿ｂａｌ＜ｎ＞及びＭＰ３＿ｂａｌ＜ｎ＞は、バッファステージのバッファの別の１つの端子ｚ３、ｚ４に接続される入力及び出力端子を有するインバータとして接続される。トランジスタＭＮ３＜ｎ＞及びＭＰ３＜ｎ＞は、インバータと電源電位及び接地電位用端子との間に接続され、補正信号Ｅｑｕａｌｉｚｅ＿Ｎ＜ｎ＞及びＥｑｕａｌｉｚｅ＿Ｐ＜ｎ＞に依存して前記インバータをイネーブルする。これは、すべてのインスタンス＜ｎ＞に適用される。

切替経路７２０のトランジスタＭＰ１＜ｎ＞がイネーブルされると、同時に切替経路７３０のトランジスタＭＰ３＜ｎ＞及び切替経路７４０のトランジスタＭＰｘ＜ｎ＞がイネーブルされる。同様に、切替可能経路７２０のトランジスタＭＮ１＜ｎ＞がイネーブルされると、同時に、切替可能経路７３０のトランジスタＭＮ３＜ｎ＞及び切替可能経路７４０のトランジスタＭＮｘ＜ｎ＞がイネーブルされる。要約すると、格納素子７１１、７１２、．．．、７１３、７１４の各々は、すべての切替可能経路７２０、７３０、．．．、７４０上の１つのインスタンス＜ｎ＞を制御する。各インスタンス＜ｎ＞は、ｐ－ＭＯＳトランジスタＭＰ１＜ｎ＞、ＭＰ３＜ｎ＞、・・・、ＭＰｘ＜ｎ＞及びｎ－ＭＯＳトランジスタＭＮ１＜ｎ＞、ＭＮ３＜ｎ＞、・・・、ＭＮｘ＜ｎ＞等の切替可能経路７２０、７３０、・・・、７４０ごとに１つのｐ－ＭＯＳトランジスタ及び１つのｎ－ＭＯＳトランジスタを備える。

図７は、図１に示したバージョンで、切替経路が奇数バッファ１２５、１２７、１２８の入力／出力に並列に接続される場合を描いている。代替バージョンでは、切替可能経路が偶数バッファ（図示せず）の入力／出力に並列に接続されるとき、補正信号Ｅｑｕａｌｉｚｅ＿Ｎ＜ｎ＞及びＥｑｕａｌｉｚｅ＿Ｐ＜ｎ＞は、切替可能経路７３０、７４０での対応信号と同様に切替可能経路７２０で反転される必要がある。図７に示す指標は、以下の規則に従うことができる：
ｎ＝１～Ｎ、
ｘが奇数の場合、ｘ＝１～Ｘ、又は
ｘが偶数の場合、ｘ＝２～Ｘ、ここで、Ｅｑｕｉｌｉｚｅ＿ＰとＥｑｕａｌｉｚｅ Ｎは反転されることになる。

トランジスタＭＰ１＿ｂａｌ＜ｎ：０＞及びＭＮ１＿ｂａｌ＜ｎ：０＞の幅と長さの比（Ｗ／Ｌ）は、Ｗ／Ｌ比が制御ループ動作の分解能とステップサイズを決定するようにトランジスタの駆動強度を表し、したがってレギュレーションのダイナミックレンジが決定される。

図８は、図１～図７に示した回路からの信号の波形図である。出力信号ＶＯＵＴ＿ＲＸはクロック信号であり、クロック周期ごとに遷移を有する。分割クロック信号ｆ＿ｄｉｖ２＿ｐｈｉ１、．．．、ｆ＿ｄｉｖ１６＿ｐｈｉ１は、分割同期ブロック１３１から得られ、入力クロック信号の分割を行う。タイミングシーケンスブロック１３２で信号ｔｒｉｍ＿ｕｐ＿ｂ、ｔｒｉｍ＿ｄｏｗｎを生成し、スイッチトキャパシタ４１０を充放電してクロック信号の時間積分を行わせる。充電及び放電は、電流源４３１、４２１の動作に応答して上昇及び下降部分を有する信号Ｖｂａｌで示される。信号Ｖｂａｌとコモンモード電圧Ｖｃｍとの間の結果の偏差８１０は、コモンモード基準電位Ｖｃｍによって表される理想的な等化レベルからのデューティサイクルの偏差を表す。偏差の符号は、信号ｃｌｋ＿ｃｏｍｐに応答して、コンパレータ１３４によって決定される。信号ｒｅｓｅｔ＿Ｖｂａｌに応答して、スイッチトキャパシタ４１０における電位Ｖｂａｌは、８２０で示されるように、コモンモード電圧Ｖｃｍに戻される。図８は、例として、８回の充放電動作の数を描いている。一般に、より多くの充放電動作を実行することで、より大きなデューティサイクル偏差の増幅を達成することができるが、処理時間がより長くなる。出力信号ＶＯＵＴ＿ＲＸがバランスのとれたデューティサイクルになるまで、波形図の右端のドットで示すように、１つの検知サイクルと１つの比較動作を含む１つの判断サイクルのみを連続して実行することができる。バランスのとれたデューティサイクルは、有限のレギュレーション分解能のため、５０％又は５０％に近い値であってもよい。

図９は、３つの測定サイクル及び決定サイクルに対するシミュレーションによる波形図を示す。曲線９１０によって表されるデューティサイクルは、最初は４８．６％付近であり、３回目のサイクルの後に４９．４％近くまで増加する。

ここで、図１０によると、デューティサイクル補正処理の開始時のクロック信号ＶＯＵＴ＿ＲＸを示す。クロック信号は、低クロックサイクル周期１０１０及び高クロックサイクル周期１０２０が実質的に異なる持続時間を有し、デューティサイクルを表す曲線の領域１０３０において３６．５％のデューティサイクルをもたらすという点で、非常にアンバランスなデューティサイクルを示す。

図１１は、デューティサイクル補正処理の終了時の状況を示す低期間１１１０と高期間１１２０は、デューティサイクルが４９％になるように、実質的に同じ持続時間を有する。理想的な目標デューティサイクルは５０％であるが、制御ループの分解能により定常状態がわずかにずれる場合がある。

図１２は、コンピュータ断層撮影（ＣＴ）装置における図１の本開示の原理に係るＬＶＤＳレシーバの適用を示す図である。Ｘ線源１２１０によってＸ線放射１２１１を生成して、領域１２１２に配置される人間又は動物を調査する。Ｘ線イメージセンサ１２２０は、生体によって改変されたＸ線放射を受信する。画像センサ１２２０は、Ｘ線フォトダイオード、アナログ／デジタル変換器、及びデジタル画像情報を後処理装置１２３０に送信するためのデジタルシリアルインターフェースを含むことができる。センサ１２２０は、比較的大きな領域をカバーし、医療分析を改善するために画像センサのサイズ及び解像度を増加させる必要性が常にあるため、生成され送信されるデータ量は比較的高く、利用可能な技術の先端にある。環境はＸ線によって汚染され、回路はＸ線から保護されて得るが、保護は完全ではないので、放射線が伝送路や電子デバイスに到達する危険性がある。ＬＶＤＳレシーバ１２３１は、イメージセンサ１２２０からシリアルデータを受信し、ポストプロセッサ１２３２にデータを転送する。ポストプロセッサ１２３０で受信したデータの検知ウィンドウが最適に動作するように、デューティサイクル補正を行うことが重要である。さらに、Ｘ線環境に起因してデューティサイクル歪みが発生する可能性がある。本開示の原理に係る、前述の図１～図１１に関連して説明したデューティサイクル補正制御ループは、Ｘ線干渉事象によるデューティサイクル歪み状況を検出し、デューティサイクル補正制御ループを有効にしてデューティを再び均一化させることを可能にする。

図１３は、コンピュータ、モバイルコンピューティングデバイス又はスマートフォンなどのデータ処理装置を示す。プロセッサ１３１０は、表示画面１３２０に表示される情報を生成する。情報は、本開示の原理に従って、ＬＶＤＳレシーバ１３２１でシリアルに受信してもよい。ＬＶＤＳ－ＲＸ１３２１は、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）アライアンスディスプレイシリアルインターフェース（ＤＳＩ）などのシリアルデータ伝送の業界標準に準拠してもよい。

本開示の原理に係るデューティサイクル制御ループは、ＰＶＴ偏差に対して非常に堅牢であるプロセッサ１３１０から表示画面１３２０への高速シリアル通信を可能にする。

ＬＶＤＳ－ＲＸ １３２１で受信されたシリアルクロック及びデータストリームは、ディスプレイデバイス１３２２に転送され、ユーザによる光受信のために送信された情報を視覚化する。

添付の特許請求の範囲に記載された本開示の精神又は範囲から逸脱することなく、様々な修正及び変形がなされ得ることは、当業者には明らかであろう。当業者には、本開示の精神及び実質を組み込んだ開示された実施形態の修正、組み合わせ、下位組み合わせ及び変形が生じ得るので、本開示は、添付の請求項の範囲内の全てを含むと解釈されるべきである。

Claims (18)

1. バッファステージ（１２０）と制御ループ回路（１３０）とを備えるデューティサイクル補正回路であって、
   前記バッファステージ（１２０）は、
   デューティサイクルを有するデジタル入力信号（ＶＩＮ）の入力端子（１２１）と、
   修正されたデューティサイクルを有するデジタル出力信号（ＶＯＵＴ＿ＲＸ）のための出力端子（１２２）と、
   少なくとも１つのバッファ（１２５）であって、前記バッファが、制御可能なトリップ閾値を示すように構成されたバッファ（１２５）と、
   を備え、
   前記制御ループ回路（１３０）は、
   スイッチトキャパシタ（４１０）を備える前記バッファステージの出力端子（１２２）に連結され、前記キャパシタを基準電位（Ｖｒｅｆ、Ｖｃｍ）にリセットし、前記キャパシタ（４１０）内の前記デジタル出力信号（ＶＯＵＴ＿ＲＸ）を時間積分するように構成された検知回路（１３３）と、
   前記キャパシタ（４１０）に連結され、前記キャパシタの端子における電位（Ｖｂａｌ）を基準電位（Ｖｒｅｆ、Ｖｃｍ）と比較するように構成されたコンパレータ（１３４）と、
   前記コンパレータ（１３４）によって決定された補正値（Ｅｑｕａｌｉｚｅ＿Ｎ、Ｅｑｕａｌｉｚｅ＿Ｐ）を格納するレジスタ（７１１、．．．、７１４）であって、前記少なくとも１つのバッファ（１２５）のトリップ閾値が前記補正値に依存して制御される、レジスタ（７１１、．．．、７１４）と、
   を備える、
   デューティサイクル補正回路。
2. 前記検知回路（１３３）が、電源電位（ＶＤＤ）用端子に接続された電流源（４３１）と接地電位（ＶＳＳ）用端子に接続された電流源（４２１）をさらに備え、前記検知回路は、前記バッファステージの前記出力端子（１２２）のデジタル出力信号（ＶＯＵＴ＿ＲＸ、ｔｒｉｍ＿ｕｐ＿ｂ、ｔｒｉｍ＿ｄｏｗｎ）に応答して前記電流源（４３１、４２１）を選択的に前記キャパシタ（４１０）へ接続するように構成された、請求項１に記載のデューティサイクル補正回路。
3. 前記基準電位がコモンモード電位（Ｖｃｍ）であり、前記検知回路が、前記出力信号の連続する期間の数の後に前記キャパシタ（４１０）を前記コモンモード電位（Ｖｃｍ）にリセットするように構成される、請求項１又は２に記載のデューティサイクル補正回路。
4. 前記コモンモード電位（Ｖｃｍ）が、電源電位（ＶＤＤ）と接地電位（ＶＳＳ）との間の電圧の半分の±３０％の範囲、又は電源電位（ＶＤＤ）と接地電位（ＶＳＳ）との間の電圧の半分の範囲である、請求項３に記載のデューティサイクル補正回路。
5. 前記検知回路（１３３）が、前記電源電位（ＶＤＤ）用端子に接続された第１の電流源（４３１）及び第１のスイッチ（４２３）と、前記接地電位（ＶＳＳ）用端子に接続された第２の電流源（４２１）及び第２のスイッチ（４２４）とをさらに備え、前記キャパシタ（４１０）が前記第１と前記第２の電流源（４３１、４２１）の間に配置されたノード（４２５）に、及び前記接地電位（ＶＳＳ）用端子に接続されている、請求項１に記載のデューティサイクル補正回路。
6. 前記検知回路（１３３）が、電源電位（ＶＤＤ）用端子に接続された第１の電流源（４３１）及び第１のスイッチ（４２３）と、接地電位（ＶＳＳ）用端子に接続された第２の電流源（４２１）及び第２のスイッチ（４２４）とをさらに備え、前記キャパシタ（４１０）が、前記第１と前記第２の電流源（４３１、４２１）の間に配置されたノード（４２５）及び前記接地電位（ＶＳＳ）用の端子に接続され、分圧器（５１１、５１２）が、前記供給電位（ＶＤＤ）用の端子及び前記接地電位（ＶＳＳ）用の端子に接続され、第３のスイッチ（４４０）を通じて前記キャパシタ（４１０）に接続され、前記第１及び第２のスイッチ（４２４、４２３）が前記バッファステージの前記出力端子に連結され、前記第３のスイッチ（４４０）が、前記バッファステージの前記出力端子における前記デジタル出力信号のクロックサイクル数の満了に応答して制御される、請求項１に記載のデューティサイクル補正回路。
7. 前記第１及び第２の電流源（４３１、４２１）が、対応するカレントミラー（４３１、４３２；４２１、４２２）の出力経路に各々含まれる、請求項５又は６に記載のデューティサイクル補正回路。
8. 前記検知回路（１３３）が、前記キャパシタ（４１０）の基準電位（Ｖｒｅｆ、Ｖｃｍ）へのリセット（ｒｅｓｅｔ＿ｖｂａｌ）後の前記デジタル出力信号（ＶＯＵＴ＿ＲＸ）の複数のサイクル中に、前記キャパシタ（４１０）の前記デジタル出力信号を時間積分するよう構成される、請求項１～７のいずれか１項に記載のデューティサイクル補正回路。
9. 前記コンパレータ（１３４）が、第１の差動ブランチ（６１０）及び第２の差動ブランチ（６２０）と、前記キャパシタ（４１０）に連結された第１の入力端子（６１１）及び前記基準電位の端子（Ｖｒｅｆ、Ｖｃｍ）と、出力端子（６４３）とを備え、前記コンパレータ（１３４）が、チョッピングを行うように構成され、前記第１及び前記第２の入力端子（６１１、６１２）が、前記第１及び第２の差動ブランチ（６１０、６２０）に交互に連結され、前記出力端子（６４３）が、前記第１及び第２の差動ブランチ（６１０、６２０）の１つに交互に連結されている、請求項１～８のいずれか１項に記載のデューティサイクル補正回路。
10. 前記少なくとも１つのバッファ（１２５）が、電源電位（ＶＤＤ）用端子と接地電位（ＶＳＳ）用端子との間に接続された切替経路（１２５１、１２５２）をさらに備え、前記電源電位（ＶＤＤ）用端子には第１のスイッチ（７２３）を通じて接続し、前記接地電位（ＶＳＳ）用端子には第２のスイッチ（７２４）を通じて接続する他の切替経路（７２０）を備え、前記切替経路（１２５）と前記他の切替経路（７２０）の入出力端子（ｚ１、ｚ２）が互いに接続され、前記他の切替経路（７２０）の前記第１及び第２のスイッチ（７２３、７２４）が、前記レジスタ（７１１）に格納された補正値（Ｅｑｕａｌｉｚｅ＿Ｎ、Ｅｑｕａｌｉｚｅ＿Ｐ）により制御される、請求項１～９のいずれか１項に記載のデューティサイクル補正回路。
11. 前記バッファステージ（１２０）が、互いに直列接続されたバッファチェーン（１２５、１２６、１２７、１２８）を備え、デジタル入力信号（ＶＩＮ）の前記入力端子（１２１）が前記バッファチェーン（１２０）の一端部に接続され、デジタル出力信号（ＶＯＵＴ＿ＲＸ）の前記出力端子が前記バッファチェーン（１２０）の他端部に接続される、請求項１～１０のいずれか１項に記載のデューティサイクル補正回路。
12. 前記バッファステージ（１２０）が、互いに直列に接続されたバッファチェーン（１２５、１２６、１２７、１２８）を備え、デジタル入力信号（ＶＩＮ）の前記入力端子（１２１）が前記バッファチェーン（１２０）の一端部に接続され、デジタル出力信号（ＶＯＵＴ＿ＲＸ）の前記出力端子が前記バッファチェーン（１２０）の別の端部に接続され、前記バッファステージが、複数の他の切替経路（７２０、７３０、７４０）をさらに備え、前記複数の他の切替経路の各１つが、前記バッファチェーンの前記バッファのサブセットに関連し、前記他の切替可能な経路と前記バッファの前記関連する１つの入力及び出力端子（ｚ１、ｚ２；ｚ３、ｚ４；ｚ（ｘ）、ｚ（ｘ＋１））が互いに接続される、請求項１～１１のいずれか１項に記載のデューティサイクル補正回路。
13. シフトレジスタ（７１０）をさらに備え、前記シフトレジスタの各レジスタ（７１１、７１２、７１３、７１４）が、前記他の切替経路（７２０、７３０、７４０）の少なくとも１つ以上と接続され、前記他の切替経路の各１つが、前記制御ループ回路（１３０）の動作に応答して、電源電位（ＶＤＤ）の端子に接続と切断のいずれかになるように構成され、接地電位の端子（ＶＳＳ）に接続と切断のいずれかになるよう構成される、請求項１２に記載のデューティサイクル補正回路。
14. 前記バッファステージ（１２０）が、
    互いに直列に接続された複数のインバータ（１２５、１２６、１２７、１２８）と、
    スイッチ（７２３、７２４）を介して電源及び接地電位（ＶＤＤ、ＶＳＳ）用の端子に接続され、少なくともインバータ（１２５、１２７、１２８）のサブセットの入力及び出力端子に接続された入力及び出力端子（ｚ１、ｚ２）を有する複数の他のインバータ（７２１、７２２）と、を備え、
    複数のレジスタ（７１１、７１２、７１３、７１４）であって、前記レジスタの各１つが、前記他のインバータ（７２１、７２２）の少なくとも１つ以上と関連付けられ、コンパレータ（１３４）によって決定された補正値（Ｅｑｕａｌｉｚｅ＿Ｎ、Ｅｑｕａｌｉｚｅ＿Ｐ）に依存して、前記他のインバータ（７２１、７２２）の関連する１つのトリップ閾値を調整するために、前記他のインバータ（７２１、７２２）の前記関連する１つに接続された前記スイッチ（７２３、７２４）を制御するように構成された、複数のレジスタ（７１１、７１２、７１３、７１４）、を更に備える、請求項１～９のいずれか１項に記載のデューティサイクル補正回路。
15. 定常状態が達成されると、前記検知回路（１３３）及び前記コンパレータ（１３４）を含む前記制御ループ回路の一部分がスイッチオフされる、請求項１～１４のいずれか１項に記載のデューティサイクル補正回路。
16. 差動デジタル入力信号（Ｖ＿ＩＮ＋、Ｖ＿ＩＮ－）用の入力端子と、
    －シングルエンドの増幅信号（ＶＩＮ）用の出力端子を有する増幅ステージ（１１０）と、
    請求項１～１５のいずれかに１項に記載のデューティサイクル補正回路であって、前記デューティサイクル補正回路の前記入力端子（１２１）が、前記増幅ステージ（１１０）の前記出力端子に接続されている、ティサイクル補正回路と、
    を備える、低電圧差動信号レシーバ（１００）。
17. 生体の少なくとも一部分の画像を生成するために、生体の治療のための放射線（１２１１）を発生させる放射線源（１２１０）を備え、前記画像を運ぶ信号を処理する請求項１６に記載の前記低電圧差動信号レシーバ（１２３１）をさらに備える、医療画像装置。
18. データを処理するプロセッサ（１３１０）と、前記プロセッサによって処理されたデータに依存する情報を表示する表示デバイス（１３２２）とを備え、前記プロセッサ（１３１０）によって処理されたデータを受信し、前記データを前記表示デバイス（１３２２）に転送する請求項１６に記載の前記データ低電圧差動信号レシーバ（１３２１）をさらに備える、データ処理装置。

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