JP2023501923A - Ｌｅｄディスプレイ装置 - Google Patents

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Abstract

一実施形態に係るディスプレイ装置は、ディスプレイ基板と、前記ディスプレイ基板上に配置された複数の発光素子と、前記各発光素子の間に配置された光遮断層と、前記各発光素子及び光遮断層を覆う透明層と、を含み、前記発光素子は、第１ＬＥＤサブユニットと、前記第１ＬＥＤサブユニット上に配置された第２ＬＥＤサブユニットと、前記第２ＬＥＤサブユニット上に配置された第３ＬＥＤサブユニットと、を含み、前記第３ＬＥＤサブユニットは、前記第１ＬＥＤサブユニットよりも前記発光素子の上面の近くに配置される。【選択図】図１７

Description

本開示は、ディスプレイ装置に関し、特に、ＬＥＤディスプレイ装置に関する。
発光ダイオードは、無機光源であって、ディスプレイ装置、車両用ランプ、一般照明などの多くの分野に多様に用いられている。発光ダイオードは、寿命が長く、消費電力が低く、応答速度が速いという長所を有するので、既存の光源に迅速に取って代わっている。
一方、従来の発光ダイオードは、ディスプレイ装置でバックライト光源として主に使用されてきた。しかし、近年、発光ダイオードを用いて直接画像を実現するＬＥＤディスプレイが開発されている。
ディスプレイ装置は、一般に、青色、緑色及び赤色の混合色を用いて多様な色相を実現する。ディスプレイ装置は、多様な画像を実現するために複数のピクセルを含み、各ピクセルは、青色、緑色及び赤色のサブピクセルを備えており、これらのサブピクセルの色相を通じて特定のピクセルの色相が定められ、これらのピクセルの組み合わせによって画像が実現される。
ＬＥＤは、その材料によって多様な色相の光を放出できるので、青色、緑色及び赤色を放出する個別ＬＥＤチップを２次元平面上に配列することによってディスプレイ装置を提供することができる。しかし、各サブピクセルに一つのＬＥＤチップを配列する場合、ＬＥＤチップの個数が多くなり、実装工程に時間が多くかかる。
各サブピクセルを２次元平面上に配列するので、青色、緑色及び赤色のサブピクセルを含む一つのピクセルが占有する面積が相対的に広くなる。よって、制限された面積内に各サブピクセルを配列するためには、各ＬＥＤチップの面積を減少させなければならない。しかし、ＬＥＤチップの大きさの減少は、ＬＥＤチップの実装を難しくするおそれがあり、さらに、発光面積の減少をもたらす。
一方、多様な色相を実現するディスプレイ装置は、高品質の白色光を安定して提供する必要がある。従来のＴＶは、Ｄ６５の標準白色光を実現するために３：６：１のＲＧＢ混合比を使用していた。すなわち、青色の光度に比べると、赤色の光度が相対的にさらに高く、緑色の光度が相対的に最も高い。ところが、現在使用されるＬＥＤチップは、一般に、青色ＬＥＤの光度が他のＬＥＤに比べて相対的に非常に高いので、各ＬＥＤチップを用いたディスプレイ装置でＲＧＢ混合比を合わせにくいという問題を有する。
一方、一つのピクセル内から放出される青色、緑色及び赤色光の視野角が広いと、隣接したピクセルとの干渉を起こすおそれがあり、さらに、鮮明な画質を実現しにくい。しかし、一つのピクセルから放出される光の視野角が狭いと、ピクセル間の光度の差によって光偏差が発生しやすい。したがって、ピクセルから放出される光の視野角を適切な水準に調節する必要がある。
本開示が解決しようとする課題は、制限されたピクセル面積内で各サブピクセルの面積を増加できるディスプレイ装置を提供することにある。
本開示が解決しようとする他の課題は、発光素子の実装工程時間を短縮できるディスプレイ装置を提供することにある。
本開示が解決しようとする更に他の課題は、ＲＧＢ混合比を容易に制御できるディスプレイ装置を提供することにある。
本開示が解決しようとする更に他の課題は、一つのピクセル内から放出される多様な色相の光の視野角を適切な水準に調節したディスプレイ装置を提供することにある。
本開示の一実施形態に係るディスプレイ装置は、ディスプレイ基板と、前記ディスプレイ基板上に配置された複数の発光素子と、前記各発光素子の間に配置された光遮断層と、前記各発光素子及び光遮断層を覆う透明層と、を含み、前記発光素子は、第１ＬＥＤサブユニットと、前記第１ＬＥＤサブユニット上に配置された第２ＬＥＤサブユニットと、前記第２ＬＥＤサブユニット上に配置された第３ＬＥＤサブユニットと、を含み、前記第３ＬＥＤサブユニットは、前記第１ＬＥＤサブユニットより前記発光素子の上面のさらに近くに配置される。
本開示の他の実施形態に係るディスプレイ装置は、ディスプレイ基板と、前記ディスプレイ基板上に配置された複数の発光素子と、前記各発光素子の間に配置され、前記各発光素子から放出された光を遮断する黒色モールディング層と、前記各発光素子を少なくとも部分的に覆い、前記各発光素子から放出された光を透過させる透明層と、を含み、前記発光素子は、第１ＬＥＤサブユニットと、前記第１ＬＥＤサブユニット上に配置された第２ＬＥＤサブユニットと、前記第２ＬＥＤサブユニット上に配置された第３ＬＥＤサブユニットと、を含み、前記第３ＬＥＤサブユニットは、前記第１ＬＥＤサブユニットよりも前記発光素子の上面の近くに配置される。
本開示の一実施形態に係る発光素子を説明するための概略的な斜視図である。 図１ａの発光素子の概略的な平面図である。 それぞれ図１ｂのＡ－Ａ’線に沿って切り取った概略的な断面図である。 それぞれ図１ｂのＢ－Ｂ’線に沿って切り取った概略的な断面図である。 本開示の一実施形態に係る発光スタック構造体の概略的な断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図３ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図３ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図４ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図４ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図５ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図５ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図６ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図６ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図７ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図７ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図８ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図８ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。 例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。 例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。 例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。 例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。 本開示の一実施形態に係る発光パッケージ製造工程を概略的に示した断面図である。 本開示の一実施形態に係る発光パッケージ製造工程を概略的に示した断面図である。 本開示の一実施形態に係る発光パッケージ製造工程を概略的に示した断面図である。 本開示の一実施形態に係る発光パッケージ製造工程を概略的に示した断面図である。 本開示の一実施形態に係る発光パッケージ製造工程を概略的に示した断面図である。 本開示の一実施形態に係るディスプレイ装置を説明するための概略的な断面図である。 本開示の他の実施形態に係る発光パッケージを説明するための概略的な断面図である。 本開示の他の実施形態に係る発光パッケージを説明するための概略的な断面図である。 本開示の他の実施形態に係る発光パッケージを説明するための概略的な断面図である。 本開示の他の実施形態に係る発光パッケージを説明するための概略的な断面図である。
以下、添付の各図面を参照して本開示の各実施形態を詳細に説明する。以下で説明する各実施形態は、本開示の属する技術分野の通常の技術者に本開示の思想を十分に伝達するために例として提供されるものである。よって、本開示は、以下で説明する各実施形態に限定されるものではなく、他の形態に具体化することも可能である。そして、各図面において、構成要素の幅、長さ、厚さなどは、便宜のために誇張して表現する場合がある。また、一つの構成要素が他の構成要素の「上部」又は「上」にあると記載された場合、各部分が他の部分の「直上部」又は「直上」にある場合のみならず、各構成要素と他の構成要素との間に更に他の構成要素が介在した場合も含む。明細書全体にわたって同一の参照番号は、同一の構成要素を示す。
本開示の一実施形態に係るディスプレイ装置は、ディスプレイ基板と、前記ディスプレイ基板上に配置された複数の発光素子と、前記各発光素子の間に配置された光遮断層と、前記各発光素子及び光遮断層を覆う透明層と、を含み、前記発光素子は、第１ＬＥＤサブユニットと、前記第１ＬＥＤサブユニット上に配置された第２ＬＥＤサブユニットと、前記第２ＬＥＤサブユニット上に配置された第３ＬＥＤサブユニットと、を含み、前記第３ＬＥＤサブユニットは、前記第１ＬＥＤサブユニットよりも前記発光素子の上面の近くに配置される。
第１乃至第３ＬＥＤサブユニットが互いに重畳するので、ピクセル面積を増加させず、制限されたピクセル面積内で各サブピクセルの面積を増加させることができる。さらに、発光素子が第１乃至第３ＬＥＤサブユニットを含むので、従来の発光素子に比べて発光素子の個数を減少させることができ、その結果、発光素子の実装工程時間を短縮することができる。
また、光遮断層が各発光素子の間に配置されるので、各発光素子の間の光干渉を防止できると共に、透明層が各発光素子を覆い、各発光素子から放出された光の視野角を増加させることができる。
前記光遮断層は、前記発光素子から放出された光を吸収することによって光を遮断することができ、前記透明層は、前記発光素子から放出された光を透過させる。
一実施形態において、前記光遮断層は黒色モールディング層であってもよい。
一実施形態において、 前記第１、第２及び第３ＬＥＤサブユニットは、それぞれ赤色光、青色光及び緑色光を発することができる。第２ＬＥＤサブユニットが青色光を放出し、第３ＬＥＤサブユニットが緑色光を放出することによって緑色光の光度を増加させることができ、その結果、ディスプレイ装置に適したＲＧＢ混合比率を容易に提供することができる。しかし、本開示はこれに限定されるのではなく、前記第１、第２及び第３ＬＥＤサブユニットは、それぞれ赤色光、緑色光及び青色光を発することもできる。
前記第１ＬＥＤサブユニットは第１発光スタックを含んでもよく、前記第２ＬＥＤサブユニットは第２発光スタックを含んでもよく、前記第３ＬＥＤサブユニットは第３発光スタックを含んでもよく、各発光スタックは、第１導電型半導体層、活性層及び第２導電型半導体層を含んでもよい。
一実施形態において、前記透明層は、前記各発光素子の全てをそれぞれ覆うことができる。他の実施形態において、前記透明層は、前記各発光素子を部分的に覆うことができる。
特に、前記透明層は、前記各発光素子を一方向に横切るように配置されてもよい。よって、前記各発光素子から放出された光の視野角を、方向によって異なる形に調節することができる。
一実施形態において、前記透明層は、横方向透明層及び縦方向透明層を含むメッシュ形状を有してもよく、前記横方向透明層は前記各発光素子を横切り、前記縦方向透明層は、前記各発光素子の間の領域で光遮断層上に配置されてもよい。これによって、発光素子から放出された光に対して縦方向の視野角に比べて横方向の視野角をさらに増加させることができる。
一方、前記光遮断層の上面は、前記第３発光素子の上面と同一の高さに位置し、又はそれより低い高さに位置してもよい。
一実施形態において、前記発光素子は、前記第３ＬＥＤサブユニット上に配置された基板をさらに含んでもよく、前記透明層と空気との屈折率の差は、前記基板と前記第３発光スタックの第１導電型半導体層との屈折率の差より小さくてもよい。
一実施形態において、前記発光素子は、前記第３ＬＥＤサブユニット上に配置された基板をさらに含んでもよく、前記光遮断層の上面は、前記基板側面の少なくとも一部を露出させるように前記基板の上面より低い高さに位置してもよい。これによって、前記基板の側面を介して光が放出され得るので、発光素子の視野角を増加させることができる。
一実施形態において、前記光遮断層は、前記第３発光スタックの側面の少なくとも一部を露出させるように前記第３発光スタックの上面の高さより低い高さに位置してもよい。第３発光スタックの側面を介して光が放出され得るので、第１又は第２発光スタックに比べて第３発光スタックで生成される光の光度を相対的にさらに増加させることができる。
前記発光素子は、前記第１ＬＥＤサブユニットと前記第２ＬＥＤサブユニットとの間に介在した第１ボンディング層と、前記第２ＬＥＤサブユニットと前記第３ＬＥＤサブユニットとの間に介在した第２ボンディング層と、をさらに含んでもよい。
また、前記発光素子は、前記第１ＬＥＤサブユニットに電気的に接続された第１接続電極と、前記第２ＬＥＤサブユニットに電気的に接続された第２接続電極と、前記第３ＬＥＤサブユニットに電気的に接続された第３接続電極と、前記第１、第２、及び第３ＬＥＤサブユニットに共通して電気的に接続された第４接続電極と、をさらに含んでもよい。
前記ディスプレイ装置は、前記ディスプレイ基板と前記発光素子との間に介在した回路基板をさらに含んでもよく、前記第１乃至第４接続電極は前記回路基板にボンディングされてもよく、前記光遮断層は前記回路基板上に配置されてもよい。
前記第１接続電極、第２接続電極、及び第３接続電極は、それぞれ前記第１発光スタック、第２発光スタック、及び第３発光スタックの第２導電型半導体層に電極的に接続されてもよく、前記第４接続電極は、前記第１乃至第３発光スタックの第１導電型半導体層に共通して電気的に接続されてもよい。
前記発光素子は、それぞれ前記第１乃至第３発光スタックの第２導電型半導体層に接触する第１乃至第３下部コンタクト電極と、前記第１乃至第３下部コンタクト電極を部分的に露出させる第１乃至第３コンタクトホールを有する第１絶縁層と、を含んでもよく、前記第１絶縁層は、前記第１乃至第３発光スタックの第１導電型半導体層上に配置された各サブコンタクトホールを有してもよく、前記各サブコンタクトホールは互いに離隔してもよい。
さらに、前記第１乃至第３コンタクトホールと重畳する第１乃至第３パッド、及び前記各サブコンタクトホールと重畳する第４パッドを含んでもよく、前記第１乃至第４接続電極は、それぞれ前記第１乃至第４パッドに電気的に接続されてもよい。
本開示の他の実施形態に係るディスプレイ装置は、ディスプレイ基板と、前記ディスプレイ基板上に配置された複数の発光素子と、前記各発光素子の間に配置され、前記各発光素子から放出された光を遮断する黒色モールディング層と、前記各発光素子を少なくとも部分的に覆い、前記各発光素子から放出された光を透過させる透明層と、を含み、前記発光素子は、第１ＬＥＤサブユニットと、前記第１ＬＥＤサブユニット上に配置された第２ＬＥＤサブユニットと、前記第２ＬＥＤサブユニット上に配置された第３ＬＥＤサブユニットと、を含み、前記第３ＬＥＤサブユニットは、前記第１ＬＥＤサブユニットよりも前記発光素子の上面の近くに配置される。
前記黒色モールディング層の上面は、前記各発光素子の上面と同一の高さ又はそれより下側に位置してもよい。
以下、図面を参照して本開示の各実施形態に対して具体的に説明する。以下で、発光スタック構造体、発光素子、又は発光パッケージは、マイクロ－ＬＥＤを含んでもよく、これは、当技術分野に知られているように、発光面積が１００００μｍ２以下である。他の実施形態において、マイクロ－ＬＥＤは、４０００μｍ２以下、さらに２５００μｍ２以下の発光面積を有してもよい。
図１ａは、本開示の一実施形態に係る発光素子を説明するための概略的な斜視図で、図１ｂは、図１ａの発光素子の概略的な平面図で、図１ｃ及び図１ｄは、それぞれ図１ｂのＡ－Ａ’線及びＢ－Ｂ’線に沿って切り取った概略的な断面図である。
図１ａ及び図１ｂを参照すると、発光素子１００は、発光スタック構造体と、前記発光スタック構造体上に形成された第１接続電極２０ｃｅ、第２接続電極３０ｃｅ、第３接続電極４０ｃｅ、及び第４接続電極５０ｃｅと、前記各接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅを取り囲む保護層９０とを含む。基板１１上に各発光素子１００のアレイが形成されてもよく、図１ａに例示的に示した発光素子１００は、前記アレイから単一化されたものを示し、よって、発光素子と称することができる。各発光素子１００の形成及び単一化に対しては後で詳細に説明する。いくつかの実施形態において、発光スタック構造体を含む発光素子１００は、発光パッケージに形成されるように追加的に処理されてもよく、これに対しても後で詳細に説明する。
図１ａ乃至図１ｄを参照すると、例示した実施形態に係る発光素子１００は、発光スタック構造体を含み、基板上に配置された第１ＬＥＤサブユニット、第２ＬＥＤサブユニット及び第３ＬＥＤサブユニットを含んでもよい。第１ＬＥＤサブユニットは第１発光スタック２０を含んでもよく、第２ＬＥＤサブユニットは第２発光スタック３０を含んでもよく、第３ＬＥＤサブユニットは第３発光スタック４０を含んでもよい。前記発光スタック構造体は、３個の発光スタック２０、３０、４０を示すが、本開示が特定の個数の発光スタックに制限されるのではない。例えば、いくつかの実施形態において、発光スタック構造体は、２個又はさらに多い数の発光スタックを含んでもよい。ここでは、発光素子１００が一実施形態によって３個の発光スタック２０、３０、４０を含む発光スタック構造体に対して説明する。
基板１１は、光を透過させるために光透過絶縁性物質を含んでもよい。しかし、いくつかの実施形態において、基板１１は、特定波長の光のみを透過させたり、特定波長の光の一部のみを透過させるように半透明に形成されてもよく、又は部分的に透明に形成されてもよい。基板１１は、第３発光スタック４０をエピタキシャル成長できる成長基板、例えば、サファイア基板であってもよい。但し、基板１１は、サファイア基板に限定されるものではなく、他の多様な透明絶縁物質を含んでもよい。例えば、基板１１は、ガラス、石英、シリコン、有機ポリマー、又は有機－無機複合材料を含んでもよく、例えば、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、酸化ガリウム（Ｇａ２Ｏ３）、又はシリコン基板であってもよい。また、基板１１は、上面に凹凸を含んでもよく、例えば、パターニングされたサファイア基板であってもよい。上面に凹凸を含むことによって、基板１１に接した第３発光スタック４０で生成された光の取り出し効率を増加させることができる。基板１１の凹凸は、第１発光スタック２０及び第２発光スタック３０に比べて第３発光スタック４０の光度を選択的に増加させるために採用され得る。一方、他に実施形態において、基板１１は除去されてもよい。
第１、第２及び第３発光スタック２０、３０、４０は、基板１１に向かって光を放出するように構成される。よって、第１発光スタック２０から放出された光は、第２及び第３発光スタック３０、４０を通過することができる。一実施形態によると、第１、第２及び第３発光スタック２０、３０、４０は、互いに異なるピーク波長の光を放出することができる。一実施形態において、基板１１から遠く離れた発光スタックが、基板１１に近い発光スタックに比べてさらに長波長の光を放出することによって光損失を減少させることができる。例えば、第１発光スタック２０は赤色光を放出し、第２発光スタック３０は緑色光を放出し、第３発光スタック４０は青色光を放出することができる。
他の実施形態において、第１、第２及び第３発光スタック２０、３０、４０の色混合比率を調節するために、第２発光スタック３０が第３発光スタック４０より短波長の光を放出することができる。これによって、第２発光スタック３０の光度を減少させ、第３発光スタック４０の光度を増加させることができ、その結果、第１、第２及び第３発光スタックから放出される光の光度比率を劇的に変更することができる。例えば、第１発光スタック２０は赤色光を放出し、第２発光スタック３０は青色光を放出し、第３発光スタック４０は緑色光を放出するように構成されてもよい。これによって、青色光の光度を相対的に減少させ、緑色光の光度を相対的に増加させることができ、その結果、赤色、緑色及び青色の光度比率を３：６：１に近づくように容易に調節することができる。さらに、第１、第２及び第３発光スタック２０、３０、４０の発光面積は、約１００００μｍ２以下であってもよく、さらに４０００μｍ２、さらには２５００μｍ２以下であってもよい。また、基板１１に近いほど発光面積がさらに大きくなり、緑色光を放出する第３発光スタック４０を基板１１の最も近くに配置することによって緑色光の光度をさらに増加させることができる。
以下では、第２発光スタック３０が第３発光スタック４０より短波長の光、例えば、青色光を放出することを例として説明するが、第２発光スタック３０が第３発光スタック４０より長波長の光、例えば、緑色光を放出できることに留意しなければならない。
第１発光スタック２０は、第１導電型半導体層２１、活性層２３及び第２導電型半導体層２５を含む。一実施形態によると、第１発光スタック２０は、例えば、ＡｌＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、及びＧａＰなどの赤色光を放出する半導体物質を含んでもよいが、これに限定されるのではない。
第１上部コンタクト電極２１ｎは、第１導電型半導体層２１上に配置され、第１導電型半導体層２１とのオーミック接触を形成することができる。第１下部コンタクト電極２５ｐは、第２導電型半導体層２５の下側に配置されてもよい。一実施形態によると、第１導電型半導体層２１の一部はパターニングされてリセスされてもよく、第１上部コンタクト電極２１ｎは、オーミック接触レベルを増加させるために第１導電型半導体層２１のリセスされた領域に配置されてもよい。第１上部コンタクト電極２１ｎは、単一層構造又は多重層構造を有してもよく、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ａｕ、Ａｇ、Ｓｎ、Ｗ、Ｃｕ、又はこれらの合金、例えば、Ａｕ－Ｔｅ合金又はＡｕ－Ｇｅ合金を含んでもよいが、これに限定されるのではない。一実施形態において、第１上部コンタクト電極２１ｎは、約１００ｎｍの厚さを有してもよく、基板１１に向かって下側方向への光放出効率を増加させるために高反射率を有する金属を含んでもよい。
第２発光スタック３０は、第１導電型半導体層３１、活性層３３、及び第２導電型半導体層３５を含む。一実施形態によると、第２発光スタック３０は、ＧａＮ、ＩｎＧａＮ、ＺｎＳｅなどの青色光を放出する半導体物質を含んでもよいが、これに制限されない。第２下部コンタクト電極３５ｐは、第２発光スタック３０の第２導電型半導体層３５の下側に配置される。
第３発光スタック４０は、第１導電型半導体層４１、活性層４３及び第２導電型半導体層４５を含む。一実施形態によると、第３発光スタック４０は、ＧａＮ、ＩｎＧａＮ、ＧａＰ、ＡｌＧａＩｎＰ、ＡｌＧａＰなどの緑色光を放出する半導体物質を含んでもよい。第３下部コンタクト電極４５ｐは、第３発光スタック４０の第２導電型半導体層４５上に配置される。
一実施形態によると、第１、第２及び第３発光スタック２０、３０、４０の第１導電型半導体層２１、３１、４１及び第２導電型半導体層２５、３５、４５のそれぞれは、単一層構造又は多重層構造を有してもよく、いくつかの実施形態において、超格子層を含んでもよい。さらに、第１、第２及び第３発光スタック２０、３０、４０の各活性層２３、３３、４３は、単一量子井戸構造又は多重量子井戸構造を有してもよい。
第１、第２及び第３下部コンタクト電極２５ｐ、３５ｐ、４５ｐのそれぞれは、光を透過させる透明導電物質を含んでもよい。例えば、各下部コンタクト電極２５ｐ、３５ｐ、４５ｐは、透明導電性酸化物（ＴＣＯ）、例えば、ＳｎＯ、ＩｎＯ２、ＺｎＯ、ＩＴＯ、ＩＴＺＯなどを含んでもよく、これに限定されるのではない。
第１接着層６１は、第１発光スタック２０と第２発光スタック３０との間に配置され、第２接着層６３は、第２発光スタック３０と第３発光スタック４０との間に配置される。第１及び第２接着層６１、６３は、光を透過させる非導電性物質を含んでもよい。例えば、第１及び第２接着層６１、６３は、光学的に透明な接着剤（ＯＣＡ）を含んでもよく、これは、エポキシ、ポリイミド、ＳＵ８、スピン－オン－ガラス（ＳＯＧ）、及びベンゾシクロブテン（ＢＣＢ）を含んでもよいが、これに制限されない。
例示した実施形態によると、第１絶縁層８１及び第２絶縁層８３は、第１、第２及び第３発光スタック２０、３０、４０の各側面の少なくとも一部の上に配置される。第１及び第２絶縁層８１、８３のうち少なくとも一つは、多様な有機又は無機絶縁物質、例えば、ポリイミド、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３などを含んでもよい。例えば、第１及び第２絶縁層８１、８３の少なくとも一つは、分布ブラッグ反射器（ＤＢＲ）を含んでもよい。他の例として、第１及び第２絶縁層８１、８３のうち少なくとも一つは、黒色有機ポリマーを含んでもよい。いくつかの実施形態において、電気的にフローティングされた金属反射層が第１及び第２絶縁層８１、８３上に配置され、各発光スタック２０、３０、４０から放出された光を基板１１側に反射させることができる。いくつかの実施形態において、第１及び第２絶縁層８１、８３のうち少なくとも一つは、単一層構造を有してもよく、又は、互いに異なる屈折率を有する二つ以上の絶縁層で形成された多重層構造を有してもよい。
一実施形態によると、第１、第２及び第３発光スタック２０、３０及び４０のそれぞれは独立的に駆動し得る。より具体的には、それぞれの発光スタックの第１及び第２導電型半導体層のうち一つに共通電圧が印加されてもよく、それぞれの発光スタックの第１及び第２導電型半導体層のうち他の一つに個別発光信号が印加されてもよい。例えば、本開示の一実施形態によると、各発光スタックの第１導電型半導体層２１、３１、４１はｎ型であってもよく、第２導電型半導体層２５、３５、４５はｐ型であってもよい。この場合、第３発光スタック４０は、第１発光スタック２０及び第２発光スタック３０の反対に積層されたシーケンスを有してもよく、その結果、ｐ型半導体層４５が活性層４３の上部に配置され、製造工程が単純化され得る。以下、図示した実施形態により、第１導電型及び第２導電型半導体層をそれぞれｎ型及びｐ型に変えて表現することができる。さらに、ｎ型とｐ型は互いに取り替えられてもよい。
各発光スタックのｐ型半導体層２５、３５、４５にそれぞれ接続された第１、第２及び第３下部コンタクト電極２５ｐ、３５ｐ、４５ｐは、それぞれ第１乃至第３接続電極２０ｃｅ、３０ｃｅ、４０ｃｅに電気的に接続され、それぞれ対応する発光信号を受信することができる。一方、各発光スタックのｎ型半導体層２１、３１、４１は、第４接続電極５０ｃｅに共通して電気的に接続されてもよい。これによって、発光素子１００は、第１、第２及び第３発光スタック２０、３０、４０の各ｎ型半導体層２１、３１、４１が共通して接続された共通ｎ型発光スタック構造体を有してもよく、互いに独立的に駆動してもよい。共通ｎ型発光スタック構造体を有するので、第１、第２及び第３発光スタック２０、３０、４０に印加される電圧のソースを互いに異ならせることができる。
図示した実施形態に係る発光素子１００は共通ｎ型構造を有するが、本開示がこれに限定されるのではない。例えば、一部の例示的な実施形態において、それぞれの発光スタックの第１導電型半導体層２１、３１、４１はｐ型であってもよく、それぞれの発光スタックの第２導電型半導体層２５、３５、４５はｎ型であってもよく、その結果、共通ｐ型発光スタック構造を形成することができる。また、一部の実施形態において、各発光スタックの積層シーケンスは、図面に示したものに制限されなく、多様に変形可能である。以下、本開示の一実施形態に係る発光素子１００に対して共通ｎ型発光スタック構造を参照して説明する。
図示した実施形態によると、発光素子１００は、第１パッド２０ｐｄ、第２パッド３０ｐｄ、第３パッド４０ｐｄ及び第４パッド５０ｐｄを含む。第１パッド２０ｐｄは、第１絶縁層８１を通じて定義された第１コンタクトホール２０ＣＨを介して第１下部コンタクト電極２５ｐに電気的に接続される。第１接続電極２０ｃｅは、第２絶縁層８３を通じて定義された第１貫通孔２０ｃｔを介して第１パッド２０ｐｄに電気的に接続される。第２パッド３０ｐｄは、第１絶縁層８１を通じて定義された第２コンタクトホール３０ＣＨを介して第２下部コンタクト電極３５ｐに電気的に接続される。第２接続電極３０ｃｅは、第２絶縁層８３を通じて定義された第２貫通孔３０ｃｔを介して第２パッド３０ｐｄに電気的に接続される。
第３パッド４０ｐｄは、第１絶縁層８１を貫通して画定された第３コンタクトホール４０ＣＨを介して第３下部コンタクト電極４５ｐに電気的に接続される。第３接続電極４０ｃｅは、第２絶縁層８３を貫通して画定された第３貫通孔４０ｃｔを介して第３パッド４０ｐｄに電気的に接続される。第４パッド５０ｐｄは、第１、第２及び第３発光スタック２０、３０、４０の第１導電型半導体層２１、３１、４１上に定義された第１サブコンタクトホール５０ＣＨａ、第２サブコンタクトホール５０ＣＨｂ、及び第３サブコンタクトホール５０ＣＨｃを介して第１、第２及び第３発光スタック２０、３０、４０の第１導電型半導体層２１、３１、４１に接続される。特に、第１サブコンタクトホール５０ＣＨａは、第１上部コンタクト電極２１ｎを露出させることができ、第４パッド５０ｐｄは、第１サブコンタクトホール５０ＣＨａを介して第１上部コンタクト電極２１ｎに接続されてもよい。このような方式で、第４パッド５０ｐｄは、各サブコンタクトホール５０ＣＨａ、５０ＣＨｂ、５０ＣＨｃを介して第１導電型半導体層２１、３１、４１に電気的に接続され得るので、発光素子１００の製造工程が単純化され得る。第４接続電極５０ｃｅは、第２絶縁層８３を通じて定義された第４貫通孔５０ｃｔを介して第４パッド５０ｐｄに電気的に接続される。
本実施形態において、各接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅがそれぞれ各パッド２０ｐｄ、３０ｐｄ、４０ｐｄ、５０ｐｄに直接接触することを図示及び説明するが、各接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅが各パッド２０ｐｄ、３０ｐｄ、４０ｐｄ、５０ｐｄに直接接続されなく、他のコネクターがこれらの間に介在してもよい。
第１、第２、第３及び第４パッド２０ｐｄ、３０ｐｄ、４０ｐｄ、５０ｐｄは、互いに離隔して絶縁されている。一実施形態によると、第１、第２、第３及び第４パッド２０ｐｄ、３０ｐｄ、４０ｐｄ、５０ｐｄのそれぞれは、第１、第２及び第３発光スタック２０、３０、４０の側面の少なくとも一部を覆うことができる。これを通じて、第１、第２及び第３発光スタック２０、３０及び４０から発生した熱を容易に発散させることができる。
図示した実施形態によると、各接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅは、基板１１から上向きに突出した実質的に長い形状を有してもよい。接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅは、Ｃｕ、Ｎｉ、Ｔｉ、Ｓｂ、Ｚｎ、Ｍｏ、Ｃｏ、Ｓｎ、Ａｇ又はこれらの合金などの金属を含んでもよいが、これに制限されない。例えば、各接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅのそれぞれは、各接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、及び５０ｃｅの長い形状からの応力を減少させるために、二つ以上の金属又は複数の異なる金属層を含んでもよい。他の実施形態において、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅがＣｕを含む場合、Ｃｕの酸化を抑制するために追加的な金属が蒸着又はめっきされてもよい。一部の実施形態において、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅがＣｕ／Ｎｉ／Ｓｎを含む場合、Ｃｕは、Ｓｎが発光スタック構造に浸透することを防止することができる。一部の実施形態において、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅは、めっき過程で金属層を形成するためのシード層を含んでもよく、これに対しては後で説明する。
図面に示したように、それぞれの接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅは実質的に平坦な上部表面を有し得るので、後述する外部ライン又は電極と発光スタック構造体との間の電気的接続を容易に行うことができる。本開示の一実施形態によると、発光素子１００の表面積が、当業界で知られているように、約１０，０００μｍ２未満、又は他の実施形態において約４，０００μｍ２又は２，５００μｍ２未満であるマイクロＬＥＤを含む場合、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅは、図面に示したように、第１、第２及び第３発光スタック２０、３０、４０のうち少なくとも一つの一部と重畳してもよい。より具体的には、各接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅは、発光スタック構造体の側面に形成された少なくとも一つのステップと重畳してもよい。このように、接続電極の下面の面積が上面の面積より大きいので、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅと発光スタック構造との間にさらに大きい接触面積が形成され得る。これによって、発光スタック構造体上に接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅがより安定的に形成され得る。例えば、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅの外部に向かう一側面の長さＬ１、Ｌ２、Ｌ３及びＬ４は、発光素子１００の中心に向かう一側面の長さＬ１’、Ｌ２’、Ｌ３’、Ｌ４’と異なってもよい。より具体的には、外部に向かう接続電極の一側面の長さは、発光素子１００の中心に向かう他の側面の長さより長くてもよい。例えば、二つの対向表面の長さＬと長さＬ’との差は、発光スタック２０、３０及び４０のうち一つの厚さ（又は高さ）より大きくてもよい。このような方式で、発光素子１００の構造は、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅと発光スタック構造体との間にさらに大きい接触面積で強化され得る。また、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅは、発光スタック構造体の側面に形成された少なくとも一つのステップと重畳し得るので、発光スタック構造体で発生した熱が外部にさらに効率的に発散され得る。
例示的な実施形態によると、外部に向かう接続電極の一側面の長さＬ１、Ｌ２、Ｌ３又はＬ４と発光素子１００の中心に向かう他の側面の長さＬ１’、Ｌ２’、Ｌ３’及びＬ４’との差は約３μｍであってもよい。この場合、発光スタック構造体は薄く形成されてもよい。特に、第１発光スタック２０は約１μｍの厚さを有してもよく、第２発光スタック３０は約０．７μｍの厚さを有してもよく、第３発光スタック４０は約０．７μｍの厚さを有してもよく、第１及び第２接着層はそれぞれ約０．２μｍ乃至約０．３μｍの厚さを有してもよいが、これに制限されない。他の実施形態によると、接続電極の外部に向かう一側面の長さＬ１、Ｌ２、Ｌ３又はＬ４と発光素子１００の中心に向かう他の側面の長さＬ１’、Ｌ２’、Ｌ３’、Ｌ４’との差は約１０μｍ乃至１６μｍであってもよい。この場合、発光スタック構造は、相対的に厚く、より安定的な構造を有するように形成され得る。特に、第１発光スタック２０は約４μｍ乃至約５μｍの厚さを有してもよく、第２発光スタック３０は約３μｍの厚さを有してもよく、第３発光スタック４０は約３μｍの厚さを有してもよく、第１及び第２接着層の厚さはそれぞれ約３μｍであってもよいが、これに限定されるのではない。更に他の例示的な実施形態によると、接続電極の外部に向かう一側面の長さＬ１、Ｌ２、Ｌ３又はＬ４と発光素子１００の中心に向かう他の側面の長さＬ１’、Ｌ２’、Ｌ３’及びＬ４’との差は、最長側面の長さの約２５％であってもよい。しかし、本開示の概念は、接続電極の対向表面の間の長さの特定差に制限されなく、接続電極の対向表面の間の長さの差は変更されてもよい。
一部の例示的な実施形態において、各接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅのうち少なくとも一つは、各発光スタック２０、３０及び４０のそれぞれの側面と重畳してもよく、その結果、発光スタック２０、３０、４０は、内部で発生した熱を外部に効率的に発散させる。また、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅが金属などの反射性物質を含む場合、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅは、少なくとも一つの発光スタック２０、３０、４０から放出された光を反射させることができ、その結果、光効率を改善することができる。
一般に、製造する間、複数の発光素子のアレイが基板上に形成される。基板は、スクライブラインに沿って切断され、それぞれの発光素子を個別化（分離）し、発光素子は、パッケージングなどの発光素子の追加処理のために多様な移送技術を用いて他の基板又はテープに移送され得る。この場合、発光素子が発光構造から外側に突出した金属バンプ又は柱などの接続電極を含む場合、前記各接続電極を外部に露出させる発光素子の構造に起因して、後続の工程の間、例えば、転写段階で多様な問題が発生し得る。また、発光素子が適用分野によって約１０，０００μｍ２未満、約４，０００μｍ２未満又は約２，５００μｍ２未満の表面積を有するマイクロ－ＬＥＤを含む場合、発光素子の取り扱いは、小さいフォームファクターによってさらに難しくなり得る。
例えば、接続電極が棒のような実質的に長い形状を有する場合、従来の真空方法を用いて発光素子を転写することは、発光素子が接続電極の突出構造によって十分な吸入面積を有し得ないこともあるので難しくなる。また、露出した接続電極は、接続電極が製造装置と接触するときのような後続の工程の間、多様な応力によって直接影響を受ける場合があり、これは、発光素子の構造を損傷させ得る。他の例として、発光素子の上部表面（例えば、基板と対向する表面）上に接着テープを付着させることによって発光素子が転写されるとき、発光素子と接着テープとの間の接触面積が接続電極の上部表面に制限され得る。この場合、接着テープが発光素子（例えば、基板）の下部表面に付着するときとは反対に、発光素子の接着テープに対する接着力が弱くなるおそれがあり、転写する間、発光素子が接着テープから好ましくない形で分離され得る。他の例として、従来のピックアンドプレース（ｐｉｃｋ－ａｎｄ－ｐｌａｃｅ）方法を用いて発光素子を転写するとき、接続ピンの間に配置された発光素子の一部に吐出ピンが直接接触し、発光構造物の上部構造が損傷し得る。特に、吐出ピンは、発光素子の中心にぶつかるおそれがあり、発光素子の上部発光スタックに物理的損傷を引き起こし得る。
本開示の一実施形態によると、前記保護層９０は、前記発光スタック構造体上に形成されてもよい。より具体的に、図１ａに示したように、保護層９０は、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅの間に形成され、発光スタック構造体の少なくとも側面を覆うことができる。図示した実施形態によると、保護層９０は、基板１１、第１及び第２絶縁層８１、８３及び第３発光スタック４０の側面を露出させることができる。保護層９０は、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅの上面と実質的に並んで形成されてもよく、エポキシモールディングコンパウンド（ＥＭＣ）を含んでもよい。これは、黒色、白色又は透明のように多様な色相で形成され得るが、本開示がこれに限定されるのではない。例えば、一部の実施形態において、保護層９０は、ポリイミド（ＰＩＤ）を含んでもよく、この場合、ＰＩＤは、発光スタック構造体に適用されるとき、平坦度を増加させるために液体型でないドライフィルムとして提供されてもよい。一部の実施形態において、保護層９０は、感光性を有する物質を含んでもよい。このような方式で、保護層９０は、後続の工程の間に印加され得る外部衝撃から発光構造体を保護するだけでなく、後続の転写段階の間の取り扱いを容易に行えるように発光素子１００に十分な接触面積を提供することができる。また、保護層９０は、発光素子１００の側面への光漏れを防止し、隣接した発光素子１００から放出される光の干渉を防止したり、少なくとも抑制することができる。
図２は、本開示の一実施形態に係る発光スタック構造体の概略的な断面図である。図示した実施形態に係る発光スタック構造体は、上述した発光素子１００に含まれたものと実質的に同一であるので、重複を避けるために、実質的に同一の発光スタック構造体を形成する構成に対する説明は省略する。
図２を参照すると、本開示の一実施形態に係る第１、第２及び第３下部コンタクト電極２５ｐ、３５ｐ、４５ｐは、それぞれ個別ラインＳＲ、ＳＧ、ＳＢに接続されてもよい。第１、第２及び第３発光スタック２０、３０、４０の第１導電型半導体層２１、３１、４１は、共通ラインＳｃに接続されてもよい。共通ラインＳｃは、第１上部コンタクト電極２１ｎを介して第１発光スタック２０の第１導電型半導体層２１に接続されてもよい。
本開示の一実施形態は、ｎ共通構造を採択することによって、第１乃至第３発光スタック２０、３０、４０に互いに異なる電圧を印加することができる。例えば、赤色光を放出する第１発光スタック２０は、青色光及び緑色光を放出する第２及び第３発光スタック３０、４０に比べて相対的に低い電圧を印加することができる。したがって、各発光スタックに適した電圧源を個別的に使用することができ、電力損失を減少させることができる。図示した例示的な実施形態において、個別ラインＳＲ、ＳＧ、ＳＢ及び共通ラインＳｃを用いることによって、第１、第２及び第３発光スタック２０、３０、４０は、選択的に光を放出するように個別的に制御され得る。
図２は、ｎ共通構造を有する発光スタック構造体を示すが、本開示がこれに限定されるのではない。例えば、一部の例示的な実施形態において、共通ラインＳｃは、第１、第２及び第３発光スタック２０、３０、４０の各下部コンタクト電極２５ｐ、３５ｐ、４５ｐに電気的に接続され、個別ラインＳＲ、ＳＧ、ＳＢは、それぞれ第１乃至第３発光スタック２０、３０、４０の第１導電型半導体層２１、３１、４１に接続されてもよい。
本開示の一実施形態に係る発光スタック構造体は、各発光スタック２０、３０、４０の動作状態によって多様な色相の光を表示できる一方、従来の発光素子は、単一色相の光を放出する多数の発光セルの組み合わせで多様な色相を表示することができる。より具体的に、従来の発光素子は、一般に、フルカラーディスプレイを実現するために２次元平面に沿って互いに離隔した異なる色の光、例えば、赤色、緑色及び青色をそれぞれ放出する発光セルを含む。このように、従来の発光セルによって比較的大きな面積が占有され得る。しかし、本開示の一実施形態に係る発光スタック構造体は、複数の発光スタック２０、３０、４０を積層することによって互いに異なる色相の光を放出することができ、従来の発光装置より小さい面積を通じて高い水準の集積を提供し、フルカラーを実現することができる。
また、各発光素子１００が表示装置を製造するために他の基板に実装される場合、例えば、実装される各素子の個数が従来の発光素子に比べて大きく減少し得る。このように、特に、一つのディスプレイ装置に数十万個又は数百万個のピクセルが形成されるとき、発光素子１００を使用するディスプレイ装置の製造が実質的に単純化され得る。
例示的な実施形態によると、発光スタック構造体は、それから放出される光の純度及び効率を改善させるために多様な追加の構成要素をさらに含んでもよい。例えば、一部の例示的な実施形態において、各発光スタックの間に波長通過フィルターが配置されてもよい。一部の実施形態において、各発光スタックの間の光の明るさの均衡を合わせるために、少なくとも一つの発光スタックの発光表面上に凹凸部が形成されてもよい。例えば、ＲＧＢの光度混合比を３：６：１に近づけるために緑色光の光度を増加させる必要があり、このために、基板１１の表面に凹凸を形成することができる。
以下、本開示の一実施形態に係る発光素子１００の形成方法を図面を参照して説明する。
図３ａ、図４ａ、図５ａ、図６ａ、図７ａ及び図８ａは、例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。図３ｂ、図４ｂ、図５ｂ、図６ｂ、図７ｂ及び図８ｂは、例示的な実施形態に係る図３ａ、図４ａ、図５ａ、図６ａ、図７ａ及び図８ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。図３ｃ、図４ｃ、図５ｃ、図６ｃ、図７ｃ及び図８ｃは、例示的な実施形態に係る図３ａ、図４ａ、図５ａ、図６ａ、図７ａ及び図８ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。図９、図１０、図１１、図１２及び図１３は、例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。
再び図２を参照すると、第３発光スタック４０の第１導電型半導体層４１、第３活性層４３及び第２導電型半導体層４５は、例えば、金属有機化学気相蒸着（ＭＯＣＶＤ）方法又は分子線エピタキシー（ＭＢＥ）方法によって基板１１上に順次成長され得る。第３下部コンタクト電極４５ｐは、例えば、物理気相蒸着法又は化学気相蒸着法によって第３ｐ型半導体層４５上に形成されてもよく、ＳｎＯ、ＩｎＯ２、ＺｎＯ、ＩＴＯ、ＩＴＺＯなどの透明伝導性酸化物（ＴＣＯ）を含んでもよい。本開示の一実施形態に係る第３発光スタック４０が緑色を発光する場合、基板１１は、Ａｌ２Ｏ３（例：サファイア基板）を含み、第３下部コンタクト電極４５ｐは、酸化スズなどの透明伝導性酸化物（ＴＣＯ）を含んでもよい。第１及び第２発光スタック２０、３０は、臨時基板上にそれぞれ第１導電型半導体層、活性層及び第２導電型半導体層を順次成長させることによって類似する形に形成され得る。透明導電性酸化物（ＴＣＯ）を含む下部コンタクト電極は、例えば、物理気相蒸着法又は化学気相蒸着法などによって第２導電型半導体層上にそれぞれ形成されてもよい。そして、第１及び第２発光スタック２０、３０は、第１接着層６１を挟んで互いに結合され、第１及び第２発光スタック２０、３０の各臨時基板のうち少なくとも一つをレーザーリフトオフ工程、化学工程、機械的工程などによって除去することができる。そして、第１及び第２発光スタック２０、３０は、第２接着層６３を挟んで第３発光スタック４０と結合することができ、第１及び第２発光スタック２０、３０の残りの臨時基板がレーザーリフトオフ工程、化学工程、機械的工程などによって除去されてもよい。
図３ａ、図３ｂ及び図３ｃを参照すると、第１、第２及び第３発光スタック２０、３０、４０のそれぞれの多様な部分は、エッチング工程などを通じてパターニングされ、第１導電型半導体層２１、第１下部コンタクト電極２５ｐ、第１導電型半導体層３１、第２下部コンタクト電極３５ｐ、第３下部コンタクト電極４５ｐ、及び第１導電型半導体層４１の各部分を露出させることができる。図示した実施形態によると、第１発光スタック２０は、各発光スタック２０、３０、４０のうち最も小さい面積を有する。一方、第３発光スタック４０は、各発光スタック２０、３０、４０のうち最も大きい面積を有することができ、その結果、第３発光スタック４０の光度を相対的に増加させることができる。しかし、本開示の概念が発光スタック２０、３０及び４０の相対的な大きさに特に制限されるのではない。
図４ａ、図４ｂ及び図４ｃを参照すると、第１発光スタック２０の第１導電型半導体層２１の上面の一部は、第１上部コンタクト電極２１ｎを形成するために湿式エッチングを通じてパターニングされてもよい。上述したように、第１上部コンタクト電極２１ｎは、第１導電型半導体層２１のリセスされた領域に約１００ｎｍの厚さで形成され、例えば、それらの間のオーミック接触を向上させることができる。
図５ａ、図５ｂ及び図５ｃを参照すると、第１絶縁層８１は、発光スタック２０、３０、４０を覆うように形成されてもよく、第１絶縁層８１の一部は、第１、第２、第３及び第４コンタクトホール２０ＣＨ、３０ＣＨ、４０ＣＨ及び５０ＣＨを形成するために除去されてもよい。第１コンタクトホール２０ＣＨは、第１下部コンタクト電極２５ｐ上に定義され、第１下部コンタクト電極２５ｐの一部を露出させる。第２コンタクトホール３０ＣＨは、第２下部コンタクト電極３５ｐ上に画定され、第２下部コンタクト電極３５ｐの一部を露出させることができる。第３コンタクトホール４０ＣＨは、第３下部コンタクト電極４５ｐ上に画定され、第３下部コンタクト電極４５ｐの一部を露出させることができる。
第４コンタクトホール５０ＣＨは、第１乃至第３発光スタック２０、３０、４０の第１導電型半導体層２１、３１、４１への電気的接続を許容するための通路を提供する。第４コンタクトホール５０ＣＨは、第１サブコンタクトホール５０ＣＨａ、第２サブコンタクトホール５０ＣＨｂ及び第３サブコンタクトホール５０ＣＨｃを含んでもよい。第１サブコンタクトホール５０ＣＨａは、第１導電型半導体層２１上に画定され、第１上部コンタクト電極２１ｎの一部を露出させることができ、第２サブコンタクトホール５０ＣＨｂは、第１導電型半導体層３１上に画定され、第１導電型半導体層３１の一部を露出させることができ、第３サブコンタクトホール５０ＣＨｃは、第１導電型半導体層４１上に画定され、第１導電型半導体層４１の一部を露出させることができる。
図６ａ、図６ｂ及び図６ｃを参照すると、第１、第２、第３及び第４パッド２０ｐｄ、３０ｐｄ、４０ｐｄ及び５０ｐｄは、第１、第２、第３及び第４コンタクトホール２０ＣＨ、３０ＣＨ、４０ＣＨ、５０ＣＨを有するように形成された第１絶縁層８１上に形成される。第１、第２、第３及び第４パッド２０ｐｄ、３０ｐｄ、４０ｐｄ及び５０ｐｄは、例えば、実質的に基板１１の全面上に導電層を形成し、フォトリソグラフィ工程を用いて導電層をパターニングすることによって形成され得る。
第１パッド２０ｐｄは、第１コンタクトホール２０ＣＨが形成された領域と重畳するように形成され、第１コンタクトホール２０ＣＨを介して第１下部コンタクト電極２５ｐに接続されてもよい。第２パッド３０ｐｄは、第２コンタクトホール３０ＣＨが形成された領域と重畳するように形成され、第２コンタクトホール３０ＣＨを介して第２下部コンタクト電極３５ｐに接続されてもよい。第３パッド４０ｐｄは、第３コンタクトホール４０ＣＨが形成された領域と重畳するように形成され、第３コンタクトホール４０ＣＨを介して第３下部コンタクト電極４５ｐに接続されてもよい。第４パッド５０ｐｄは、第４コンタクトホール５０ＣＨが形成された領域、特に、第１、第２及び第３サブコンタクトホール５０ＣＨａ、５０ＣＨｂ、５０ＣＨｃが形成された領域と重畳するように形成され、第１乃至第３発光スタック２０、３０、４０の第１導電型半導体層２１、３１、４１に電気的に接続されてもよい。
図７ａ、図７ｂ及び図７ｃを参照すると、第２絶縁層８３は、第１絶縁層８１上に形成されてもよい。第２絶縁層８３は、シリコン酸化物及び／又はシリコン窒化物を含んでもよい。しかし、本開示がこれに限定されるのではなく、一部の実施形態において、第１及び第２絶縁層８１、８３は無機物質を含んでもよい。続いて、第２絶縁層８３はパターニングされ、第１乃至第４パッド２０ｐｄ、３０ｐｄ、４０ｐｄ、５０ｐｄを露出させる第１、第２、第３及び第４貫通孔２０ｃｔ、３０ｃｔ、４０ｃｔ及び５０ｃｔが形成されてもよい。
第１パッド２０ｐｄ上に形成された第１貫通孔２０ｃｔは、第１パッド２０ｐｄの一部を露出させる。第２パッド３０ｐｄ上に形成された第２貫通孔３０ｃｔは、第２パッド３０ｐｄの一部を露出させる。第３パッド４０ｐｄ上に形成された第３貫通孔４０ｃｔは、第３パッド４０ｐｄの一部を露出させる。第４パッド５０ｐｄ上に形成された第４貫通孔５０ｃｔは、第４パッド５０ｐｄの一部を露出させる。図示した例示的な実施形態において、第１、第２、第３及び第４貫通孔２０ｃｔ、３０ｃｔ、４０ｃｔ及び５０ｃｔは、第１、第２、第３及び第４パッド２０ｐｄ、３０ｐｄ、４０ｐｄ及び５０ｐｄが形成された領域内でそれぞれ定義され得る。
図８ａ、図８ｂ及び図８ｃを参照すると、第１、第２、第３及び第４貫通孔２０ｃｔ、３０ｃｔ、４０ｃｔ、５０ｃｔが形成された第２絶縁層８３上に第１、第２、第３及び第４接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅが形成される。第１接続電極２０ｃｅは、第１貫通孔２０ｃｔが形成された領域と重畳するように形成され、第１貫通孔２０ｃｔを介して第１パッド２０ｐｄに接続されてもよい。第２接続電極３０ｃｅは、第２貫通孔３０ｃｔが形成された領域と重畳するように形成され、第２貫通孔３０ｃｔを介して第２パッド３０ｐｄに接続されてもよい。第３接続電極４０ｃｅは、第３貫通孔４０ｃｔが形成された領域と重畳するように形成され、第３貫通孔４０ｃｔを介して第３パッド４０ｐｄに接続されてもよい。第４接続電極５０ｃｅは、第４貫通孔５０ｃｔが形成された領域と重畳するように形成され、第４貫通孔５０ｃｔを介して第４パッド５０ｐｄに接続されてもよい。
第１、第２、第３及び第４接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅは、互いに離隔して発光スタック構造体上に形成されてもよい。第１、第２、第３及び第４接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅは、第１、第２、第３及び第４パッド２０ｐｄ、３０ｐｄ、４０ｐｄ、５０ｐｄにそれぞれ電気的に接続され、外部信号を各発光スタック２０、３０、４０に伝送することができる。
第１、第２、第３及び第４接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅを形成する方法は特に制限されない。例えば、本開示の一実施形態によると、発光スタック構造体上にシード層が伝導性表面として蒸着され、接続電極が形成される位置にシード層が露出するようにフォトレジストパターンが形成されてもよい。一実施形態によると、前記シード層は、約１０００Å程度の厚さで蒸着されてもよいが、これに限定されるのではない。続いて、シード層は、Ｃｕ、Ｎｉ、Ｔｉ、Ｓｂ、Ｚｎ、Ｍｏ、Ｃｏ、Ｓｎ、Ａｇなどの金属又はこれらの合金でめっきされてもよく、各接続電極の間に残留するフォトレジストパターン及びシード層は除去されてもよい。一部の例示的な実施形態において、めっき金属の酸化を防止したり、少なくとも抑制するために、追加金属がめっき金属（例えば、各接続電極）上に無電解ニッケル浸漬ゴールド（ｅｌｅｃｔｒｏｌｅｓｓ ｎｉｃｋｅｌ ｉｍｍｅｒｓｉｏｎ ｇｏｌｄ；ＥＮＩＧ）などによって蒸着又はめっきされてもよい。一部の実施形態において、シード層は、それぞれの接続電極に残っていてもよい。
図示した例示的な実施形態によると、それぞれの接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅは、基板１１から遠ざかるように実質的に長い形状を有してもよい。他の例示的な実施形態において、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅは、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅの長い形状から応力を減少させるために２個以上の金属又は複数の異なる金属層を含んでもよい。しかし、本開示は、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅの特定形状に限定されなく、一部の実施形態において、接続電極は多様な形状を有することができる。
図面に示したように、それぞれの接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅは、発光スタック構造体と外部ライン又は電極との間の電気的接続を容易に行うために実質的に平坦な上部表面を有してもよい。各接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅは、発光スタック構造体の側面に形成された少なくとも一つのステップと重畳してもよい。このような方式で、接続電極の下部表面は、上部表面より大きい幅を有してもよく、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅと発光スタック構造体との間にさらに大きい接触面積を提供し、発光素子１００が保護層９０と共に多様な後続の工程に耐えられるより安定した構造を有する。この場合、外部に向かう接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅの一側面の長さＬ１乃至Ｌ４と発光素子１００の中心に向かう他の表面の長さＬ１’乃至はＬ４’とは互いに異なってもよい。例えば、接続電極の二つの対向面の間の長さの差は、３μｍ乃至１６μｍであってもよいが、これに限定されるのではない。
そして、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅの間に保護層９０が配置される。保護層９０は、研磨工程などによって接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅの上面と実質的に並んで形成されてもよい。一実施形態によると、保護層９０は、黒色エポキシモールディングコンパウンド（ＥＭＣ）を含んでもよいが、これに限定されるのではない。例えば、一部の実施形態において、保護層９０は、感光性を有するポリイミドドライフィルム（ＰＩＤ）を含んでもよい。このような方式で、保護層９０は、後続の工程の間に適用され得る外部衝撃から発光構造体を保護するだけでなく、後続の転写段階の間の取り扱いを容易に行えるように発光素子１００に十分な接触面積を提供することができる。また、保護層９０は、発光素子１００の側面への光漏れを防止し、隣接した発光素子１００から放出される光の干渉を防止したり、少なくとも抑制することができる。
図９は、基板１１上に配置された複数の発光素子１００を例示的に示したものであって、各発光素子１００を分離するために単一化工程を経る。図１０を参照すると、本開示の一実施形態によると、前記発光スタック構造体の間に各レーザービームが照射され、各発光スタック構造体を部分的に分離する分離経路を形成することができる。図１１を参照すると、ステルスレーザーを用いて基板１１内に分離経路が追加されてもよい。ステルスレーザーは、図１０のレーザー照射面と反対の方向から照射されてもよい。
図１２を参照すると、基板１１が第１ボンディング層９５に付着した状態でそれぞれの発光素子１００を単一化するために、当技術分野で公知となっている多様な方法を用いて切断又はブレークされ得る。例えば、基板１１は、その上に形成されたスクライブラインを通じて基板１１をダイシングして切断したり、又は、例えば、レーザー照射プロセスの間に形成された分離経路に沿って機械的な力を加えることによって基板１１をブレークさせることができる。第１ボンディング層９５はテープであってもよいが、後続の工程で第１ボンディング層９５が発光素子１００を安定的に付着させながら発光素子１００を分離できる限り、本開示はこれに限定されない。第１ボンディング層９５がレーザー照射段階後に基板１１上に付着することを既に説明したが、一部の例示的な実施形態において、第１ボンディング層９５はレーザー放射線段階前に基板１１上に付着してもよい。
図１３を参照すると、基板１１が個別発光素子１００に分離された後、第１ボンディング層９５は拡張されてもよく、その結果、各発光素子１００が互いに空間的に離隔し得る。
図１４、図１５、及び図１６は、本開示の一実施形態に係る発光パッケージ製造工程を概略的に示した断面図である。本開示の一実施形態に係る発光素子１００は、当技術分野で知られている多様な方法で転写及びパッケージングされ得る。以下では、キャリア基板１１ｃを用いて基板１１上に第２接着層１３を付着させ、発光素子１００を転写することを例示的に説明するが、本開示が特定の転写方法に限定されるのではない。
図１４を参照すると、本開示の一実施形態によると、前記単一化された発光素子１００は、第２接着層１３を挟んでキャリア基板１１ｃ上に転写されて配置されてもよい。この場合、発光素子が発光スタック構造体から外側に突出する接続電極を含む場合、上述したように、不均一な構造により、後続の工程、特に、転写工程で多様な問題が発生し得る。また、発光素子が適用分野によって約１０，０００μｍ２未満、約４，０００μｍ２未満又は約２，５００μｍ２未満の表面積を有するマイクロ－ＬＥＤを含む場合、小さいフォームファクターによって発光素子の取り扱いがさらに難しくなり得る。しかし、各接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅの間に保護層９０が配置された例示的な実施形態に係る発光素子１００の提供は、転写及びパッケージングなどの後続の工程の間の発光素子１００の取り扱いを容易にするだけでなく、外部衝撃から発光構造体を保護し、隣接した各発光素子１００の間の光の干渉を防止することができる。
キャリア基板１１ｃが発光素子１００を第２接着層１３に安定的に実装する限り、キャリア基板１１ｃは特に制限されない。第２接着層１３はテープであってもよいが、本開示は、第２接着層１３が発光素子１００をキャリア基板１１ｃに安定的に付着させ、後続の工程の間に発光素子１００を分離できる限り、これに制限されるのではない。一部の実施形態において、図１３の発光素子１００は、別途のキャリア基板１１ｃに転写されなく、回路基板１１ｐに直接転写されてもよい。
発光素子１００は回路基板１１ｐ上に実装されてもよい。一実施形態によると、回路基板１１ｐは、互いに電気的に接続された上部回路電極１１ｐａ、下部回路電極１１ｐｃ及び中間回路電極１１ｐｂを含んでもよい。各上部回路電極１１ｐａは、それぞれ第１、第２、第３及び第４接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ及び５０ｃｅのそれぞれに対応してもよい。例示的な実施形態において、各上部回路電極１１ｐａはＥＮＩＧによって表面処理され、高温で部分的に溶融されることによって、発光素子１００の各接続電極に対する電気的接続を容易に行うことができる。
例示した実施形態によると、発光素子１００は、好ましくは、ディスプレイ装置などの最終ターゲット装置に実装される回路基板１１ｐの上部回路電極のピッチＰ（図１６ｂを参照）を考慮した上で、所望のピッチでキャリア基板１１ｃ上で互いに離隔し得る。
本開示の一実施形態によると、発光素子１００の第１、第２、第３及び第４接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅは、回路基板１１ｐの上部回路電極１１ｐａに、例えば、異方性導電フィルム（ＡＣＦ）接合によってそれぞれ接合されてもよい。他の接合方法より低い温度で行われ得るＡＣＦ接合を通じて発光素子１００が回路基板に接合されるとき、発光素子１００が接合の間に高温に曝されることを防止することができる。しかし、本開示は、特定の接合方法に制限されない。例えば、一部の例示的な実施形態において、各発光素子１００は、異方性伝導性ペースト（ＡＣＰ）、半田、ボールグリッドアレイ（ＢＧＡ）、又はＣｕ及びＳｎのうち少なくとも一つを含むマイクロバンプを用いて回路基板１１ｐに接合されてもよい。この場合、接続電極２０ｃｅ、３０ｃｅ、４０ｃｅ、５０ｃｅの上部表面と保護層９０は、研磨工程などによって互いに実質的に並んでいるので、発光素子１００の異方性導電フィルムに対する接着性が増加し、回路基板１１ｐに接合されるときにさらに安定的な構造を形成することができる。
図１５ａを参照すると、光遮断層９１が各発光素子１００の間に形成される。一実施形態によると、光遮断層９１は、発光素子１００から放出された光を反射又は吸収することによって光を遮断することができる。一実施形態において、光遮断層９１は、光を吸収して遮断する黒色モールディング層であってもよい。光遮断層９１は、特に、発光素子１００の上面、すなわち、光放出面と並んでもよい。光遮断層９１は、基板１１の側面を覆い、基板１１の上面と並んでもよい。したがって、光遮断層９１は、光が基板１１の側面を介して放出されることを防止することができる。光遮断層９１によって光放出面が基板１１の上面に制限されるので、第１乃至第３発光スタック２０、３０、４０の光の視野角がほぼ同一になる。また、光遮断層９１は、発光素子１００上に形成された保護層９０と共に、その構造を強化することによって発光パッケージに追加的な保護を提供する。
例示的な実施形態において、光遮断層９１は、有機又は無機ポリマーを含んでもよい。一部の実施形態において、光遮断層９１は、シリカ又はアルミナなどの充填剤をさらに含んでもよい。例示的な実施形態において、光遮断層９１は、保護層９０と同一の物質を含んでもよい。光遮断層９１は、ラミネーション、めっき及び／又は印刷方法などの当技術分野で知られている多様な方法を通じて形成され得る。例えば、光遮断層９１は、有機高分子シートが発光素子１００上に配置され、真空で高温及び高圧が加えられる真空ラミネート工程によって形成され、発光パッケージの実質的に平らな上面を提供することによって光均一性を向上させることができる。光遮断層９１は、グラインディング工程又は全面エッチング工程を通じて発光素子１００の上面が露出するように部分的に除去されてもよい。
一部の実施形態において、光遮断層９１が形成される前に発光素子１００から基板１１が除去されてもよい。この場合、光遮断層９１は、第１導電型半導体層４１の側面を覆い、第１導電型半導体層４１の上面を露出させることができる。
図１５ｂを参照すると、光遮断層９１及び各発光素子１００を覆う透明層９３が形成される。透明層９３は、第１乃至第３発光スタック２０、３０、４０から放出された光を透過させる。透明層９３を採択することによって、前記透明層９３を通じた光ガイディング効果により、発光素子１００から放出される光の視野角を増加させることができる。例えば、発光素子１００から放出される光の視野角は、１１０度乃至１２０度の範囲内であってもよい。透明層９３の厚さは、上記の視野角を達成するように調節され得る。
一実施形態において、透明層９３は、基板１１と空気との間の屈折率を有する絶縁層で形成されてもよい。これによって、基板１１と空気との界面で内部全反射によって発生する光損失を減少させることができる。特に、透明層９３の屈折率と空気の屈折率との差は、第１導電型半導体層４１と基板１１との間の屈折率の差より小さい値を有してもよい。透明層９３は、例えば、ＳｉＯ２、シリコン樹脂、エポキシ、ポリイミド、ＳＵ８、スピン－オン－ガラス（ＳＯＧ）、ベンゾシクロブテン（ＢＣＢ）などで形成されてもよい。透明層９３は、単一層として形成されてもよいが、これに限定されなく、複数層として形成されてもよい。
図１６ａ及び図１６ｂを参照すると、回路基板１１ｐ上に配置された発光素子１００は、所望の構成に切断されることによって発光パッケージ１１０として形成され得る。図１６ｂは、回路基板１１ｐ上に配置された４個の発光素子１００（２ｘ２）を含む。しかし、本開示は、発光パッケージ１１０に形成された特定の個数の発光素子に制限されない。例えば、一部の実施形態において、発光パッケージ１１０は、回路基板１１ｐ上に形成された一つ以上の発光素子１００を含んでもよい。また、本開示は、発光パッケージ１１０内の一つ以上の発光素子１００の特定の配列に限定されなく、例えば、発光パッケージ１１０内の一つ以上の発光素子１００はｎｘｍの配列であってもよい。ここで、ｎとｍは自然数である。一実施形態によると、回路基板１１ｐは、発光パッケージ１１０に含まれたそれぞれの発光素子１００を独立的に駆動するためのスキャンライン及びデータラインを含んでもよい。
図１７は、本発明の一実施形態に係るディスプレイ装置を説明するための概略的な断面図である。
図１７を参照すると、ディスプレイ装置は、ディスプレイ基板１１ｂ及び発光パッケージ１１０を含んでもよい。発光パッケージ１１０は、ディスプレイ装置などの最終装置のディスプレイ基板１１ｂ上に実装されてもよい。ディスプレイ基板１１ｂは、発光パッケージ１１０の下部回路電極１１ｐｃにそれぞれ対応するターゲット電極１１ｓを含んでもよい。本開示の一実施形態に係るディスプレイ装置は複数のピクセルを含んでもよく、各発光素子１００は各ピクセルに対応して配置されてもよい。より具体的に、本開示の一実施形態に係る発光素子１００の各発光スタックは、一つのピクセルの各サブピクセルに対応してもよい。発光素子１００は、垂直に積層された発光スタック２０、３０及び４０を含むので、各サブピクセルに対して転写される素子の数は、従来の発光素子の数より実質的に減少し得る。また、接続電極の各対向面の長さが互いに異なるので、発光スタック構造体に接続電極を安定的に形成し、内部構造を強化することができる。また、一部の実施形態に係る発光素子１００は、各接続電極の間に保護層９０を含むので、外部衝撃から発光素子１００を保護することができる。
本実施形態において、発光パッケージ１１０がディスプレイ基板１１ｂに実装されることを説明するが、発光パッケージ１１０を製造する工程を省略し、ディスプレイ基板１１ｂ上に発光素子１００を直接実装することによって光遮断層９１及び透明層９３を形成することもできる。
図１８は、本開示の他の実施形態に係る発光パッケージ１２０を説明するための概略的な断面図である。
図１８を参照すると、本実施形態に係る発光パッケージ１２０は、既に図１５ａ、図１５ｂ、図１６ａ及び図１６ｂを参照して説明した発光パッケージ１１０とほぼ類似するが、発光素子２００が基板１１を含まない点で相違する。発光素子１００から基板１１が除去され、その結果、第１導電型半導体層４１が露出する。発光素子２００は、第１導電型半導体層４１の上面を介して光を放出する。光遮断層９１は、第１導電型半導体層４１の側面を覆い、その上面を露出させ、透明層９３は、光遮断層９１及び第１導電型半導体層４１を覆う。
図１９は、本開示の他の実施形態に係る発光パッケージ１３０を説明するための概略的な断面図である。
図１９を参照すると、本実施形態に係る発光パッケージ１３０は、図１５ａ、図１５ｂ、図１６ａ及び図１６ｂを参照して説明した発光パッケージ１１０とほぼ類似するが、光遮断層９１の上面の高さＨＭが基板１１の光放出面の高さＨＳの下側に位置する点で相違する。これによって、基板１１の側面のうち少なくとも一部は、光遮断層９１によって覆われずに露出し、透明層９３が基板１１の上面及び露出した側面を覆う。
基板１１の側面のうち露出した部分を介して光が外部に放出され得るので、発光素子１００から放出される光の視野角をさらに増加させることができる。
光遮断層９１の上面は、第３発光スタック４０の少なくとも一部を露出させるように配置されてもよく、この場合、第３発光スタック４０から放出された光が光遮断層９１によって損失することを減少させることができ、第３発光スタック４０から放出された光の光度を増加させることができる。例えば、第３発光スタック４０が緑色光を放出する場合、緑色光の光度を増加させることができ、ＲＧＢ混合比率を所望の値に容易に調節することができる。
図２０は、本開示の他の実施形態に係る発光パッケージ１４０を説明するための概略的な断面図である。
図２０を参照すると、本実施形態に係る発光パッケージ１４０は、図１８を参照して説明した発光パッケージ１２０とほぼ類似するが、光遮断層９１の上面の高さＨＭが第３発光スタック４０の光放出面の高さＨＧの下側に位置する点で相違する。これによって、第３発光スタック４０の側面のうち少なくとも一部は、光遮断層９１によって覆われずに露出し、透明層９３が第３発光スタック４０の上面及び露出した側面を覆う。
第３発光スタック４０の側面のうち露出した部分を介して光が外部に放出され得るので、発光素子１００から放出される光の視野角をさらに増加させることができる。
さらに、第３発光スタック４０から放出された光が光遮断層９１によって損失することを減少させることができ、第３発光スタック４０から放出された光の光度を増加させることができる。例えば、第３発光スタック４０が緑色光を放出する場合、緑色光の光度を増加させることができ、ＲＧＢ混合比率を所望の値に容易に調節することができる。一方、青色光の光度が増加することを防止するために、光遮断層９１の高さＨＭは第２発光スタック３０の高さＨＢより高い。
上記の各実施形態において、透明層９３は、各発光素子１００又は２００の全面を覆うことができる。しかし、本開示がこれに限定されるのではなく、透明層９３は、各発光素子１００又は２００を部分的に覆うこともできる。これに対して、図２１を参照して説明する。
図２１は、本開示の他の実施形態に係る発光パッケージ１５０を説明するための概略的な平面図である。
図２１を参照すると、本実施形態に係る発光パッケージ１５０は、透明層９３がパターニングされた形状を有する。光遮断層９１は各発光素子１００の間に配置され、透明層９３は各発光素子１００及び光遮断層９１上に配置される。透明層９３は、各発光素子１００を部分的に覆うようにパターニングされる。特に、図示したように、透明層９３は、横方向透明層９３ａ及び縦方向透明層９３ｂを含むメッシュ形状であってもよい。横方向透明層９３ａは各発光素子１００を横切り、縦方向透明層９３ｂは光遮断層９１上に配置される。
横方向透明層９３ａにより、発光素子１００から放出される光の横方向の視野角を縦方向の視野角よりさらに大きく増加させることができる。一般に、人間の目は、ディスプレイイメージの縦方向の光偏差に比べて横方向の光偏差にさらに敏感であるので、横方向の視野角を増加させることによって、人間の目に感知される横方向の光偏差を選択的に減少させることができる。
一方、透明層９３は、光遮断層９１上に形成した後でパターニングされてもよいが、メッシュ形態のシートを製作することによって各発光素子１００及び光遮断層９１上に付着させることもできる。
本実施形態において、透明層９３がメッシュ形態であることを説明するが、必ずしもこれに限定されるのではない。但し、透明層９３は、発光素子１００の上面を横方向に横切るように配置されてもよく、その結果、横方向の光偏差を減少させることができる。
本実施形態において、発光パッケージ１５０が各発光素子１００を含むことを説明するが、各発光素子１００の代わりに各発光素子２００を含んでもよい。
一方、上記の各実施形態において、発光パッケージ１１０、１２０、１３０、１４０、１５０の多様な実施形態に対して説明したが、各発光素子１００又は２００は、発光パッケージを形成する過程を省略し、ディスプレイ基板に直接実装されてもよく、光遮断層９１及び透明層９３はディスプレイ基板上で形成されてもよい。
特定の例示的な実施形態及び実施を本明細書で説明したが、他の実施形態及び修正がこの説明から明らかである。よって、本開示は、このような実施形態に制限されなく、添付の特許請求の範囲のさらに広い範囲及び当業者にとって明らか且つ多様な修正及び等価の構成を含む。
本開示の一実施形態に係る発光素子を説明するための概略的な斜視図である。 図１ａの発光素子の概略的な平面図である。 それぞれ図１ｂのＡ－Ａ’線に沿って切り取った概略的な断面図である。 それぞれ図１ｂのＢ－Ｂ’線に沿って切り取った概略的な断面図である。 本開示の一実施形態に係る発光スタック構造体の概略的な断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図３ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図３ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図４ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図４ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図５ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図５ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図６ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図６ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図７ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図７ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子を製造する過程を示す平面図である。 例示的な実施形態に係る図８ａに示した対応平面図のＡ－Ａ’線に沿った断面図である。 例示的な実施形態に係る図８ａに示した対応平面図のＢ－Ｂ’線に沿った断面図である。 例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。 例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。 例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。 例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。 例示的な実施形態に係る図１ａの発光素子の製造工程を概略的に示した断面図である。 本開示の一実施形態に係る発光パッケージ製造工程を概略的に示した断面図である。 本開示の一実施形態に係る発光パッケージ製造工程を概略的に示した断面図である。 本開示の一実施形態に係る発光パッケージ製造工程を概略的に示した断面図である。 本開示の一実施形態に係る発光パッケージ製造工程を概略的に示した平 面図である。 本開示の一実施形態に係るディスプレイ装置を説明するための概略的な断面図である。 本開示の他の実施形態に係る発光パッケージを説明するための概略的な断面図である。 本開示の他の実施形態に係る発光パッケージを説明するための概略的な断面図である。 本開示の他の実施形態に係る発光パッケージを説明するための概略的な断面図である。 本開示の他の実施形態に係る発光パッケージを説明するための概略的な断面図である。

Claims (20)

  1. ディスプレイ基板と、
    前記ディスプレイ基板上に配置された複数の発光素子と、
    前記各発光素子の間に配置された光遮断層と、
    前記各発光素子及び光遮断層を覆う透明層と、を含み、
    前記発光素子は、
    第１ＬＥＤサブユニットと、
    前記第１ＬＥＤサブユニット上に配置された第２ＬＥＤサブユニットと、
    前記第２ＬＥＤサブユニット上に配置された第３ＬＥＤサブユニットと、を含み、
    前記第３ＬＥＤサブユニットが前記第１ＬＥＤサブユニットよりも前記発光素子の上面の近くに配置されたディスプレイ装置。
  2. 前記光遮断層は、前記発光素子から放出された光を吸収することによって光を遮断し、前記透明層は、前記発光素子から放出された光を透過させる、請求項１に記載のディスプレイ装置。
  3. 前記光遮断層は黒色モールディング層である、請求項２に記載のディスプレイ装置。
  4. 前記第１、第２及び第３ＬＥＤサブユニットは、それぞれ赤色光、青色光及び緑色光を発する、請求項１に記載のディスプレイ装置。
  5. 前記第１ＬＥＤサブユニットは第１発光スタックを含み、
    前記第２ＬＥＤサブユニットは第２発光スタックを含み、
    前記第３ＬＥＤサブユニットは第３発光スタックを含み、
    前記第１発光スタック、前記第２発光スタック、及び前記第３発光スタックのそれぞれは、第１導電型半導体層、活性層及び第２導電型半導体層を含む、請求項１に記載のディスプレイ装置。
  6. 前記透明層は、前記各発光素子を部分的に覆う、請求項５に記載のディスプレイ装置。
  7. 前記透明層は、前記各発光素子を一方向に横切るように配置された、請求項６に記載のディスプレイ装置。
  8. 前記透明層は、横方向透明層及び縦方向透明層を含むメッシュ形状を有し、
    前記横方向透明層は前記各発光素子を横切り、
    前記縦方向透明層は、前記各発光素子の間の領域で光遮断層上に配置された、請求項７に記載のディスプレイ装置。
  9. 前記光遮断層の上面は、前記第３発光素子の上面と同一の高さに位置し、又はそれより低い高さに位置する、請求項５に記載のディスプレイ装置。
  10. 前記発光素子は、前記第３ＬＥＤサブユニット上に配置された基板をさらに含み、
    前記透明層と空気との屈折率の差は、前記基板と前記第３発光スタックの第１導電型半導体層との屈折率の差より小さい、請求項９に記載のディスプレイ装置。
  11. 前記発光素子は、前記第３ＬＥＤサブユニット上に配置された基板をさらに含み、
    前記光遮断層の上面は、前記基板側面の少なくとも一部を露出させるように前記基板の上面より低い高さに位置する、請求項８に記載のディスプレイ装置。
  12. 前記光遮断層は、前記第３発光スタックの側面の少なくとも一部を露出させるように前記第３発光スタックの上面の高さより低い高さに位置する、請求項９に記載のディスプレイ装置。
  13. 前記発光素子は、
    前記第１ＬＥＤサブユニットと前記第２ＬＥＤサブユニットとの間に介在した第１ボンディング層と、
    前記第２ＬＥＤサブユニットと前記第３ＬＥＤサブユニットとの間に介在した第２ボンディング層と、さらに含む、請求項５に記載のディスプレイ装置。
  14. 前記発光素子は、
    前記第１ＬＥＤサブユニットに電気的に接続された第１接続電極と、
    前記第２ＬＥＤサブユニットに電気的に接続された第２接続電極と、
    前記第３ＬＥＤサブユニットに電気的に接続された第３接続電極と、
    前記第１、第２、及び第３ＬＥＤサブユニットに共通して電気的に接続された第４接続電極と、をさらに含む、請求項１３に記載のディスプレイ装置。
  15. 前記ディスプレイ基板と前記発光素子との間に介在した回路基板をさらに含み、
    前記第１乃至第４接続電極は前記回路基板に接合され、
    前記光遮断層は前記回路基板上に配置された、請求項１４に記載のディスプレイ装置。
  16. 前記第１接続電極、第２接続電極、及び第３接続電極は、それぞれ前記第１発光スタック、第２発光スタック、及び第３発光スタックの第２導電型半導体層に電気的に接続され、
    前記第４接続電極は、前記第１乃至第３発光スタックの第１導電型半導体層に共通して電気的に接続された、請求項１４に記載のディスプレイ装置。
  17. 前記発光素子は、
    それぞれ前記第１乃至第３発光スタックの第２導電型半導体層に接触する第１乃至第３下部コンタクト電極と、
    前記第１乃至第３下部コンタクト電極を部分的に露出させる第１乃至第３コンタクトホールを有する第１絶縁層と、を含み、
    前記第１絶縁層は、前記第１乃至第３発光スタックの第１導電型半導体層上に配置された各サブコンタクトホールを有し、
    前記各サブコンタクトホールは互いに離隔した、請求項１５に記載のディスプレイ装置。
  18. 前記第１乃至第３コンタクトホールと重畳する第１乃至第３パッド、及び前記各サブコンタクトホールと重畳する第４パッドを含み、前記第１乃至第４接続電極は、それぞれ前記第１乃至第４パッドに電気的に接続された、請求項１７に記載のディスプレイ装置。
  19. ディスプレイ基板と、
    前記ディスプレイ基板上に配置された複数の発光素子と、
    前記各発光素子の間に配置され、前記各発光素子から放出された光を遮断する黒色モールディング層と、
    前記各発光素子を少なくとも部分的に覆い、前記各発光素子から放出された光を透過させる透明層と、を含み、
    前記発光素子は、
    第１ＬＥＤサブユニットと、
    前記第１ＬＥＤサブユニット上に配置された第２ＬＥＤサブユニットと、
    前記第２ＬＥＤサブユニット上に配置された第３ＬＥＤサブユニットと、を含み、
    前記第３ＬＥＤサブユニットは、前記第１ＬＥＤサブユニットよりも前記発光素子の上面の近くに配置されたディスプレイ装置。
  20. 前記黒色モールディング層の上面は、前記各発光素子の上面と同一の高さ又はそれより下側に位置する、請求項１９に記載のディスプレイ装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437353B2 (en) * 2019-11-15 2022-09-06 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same
KR20220100870A (ko) * 2019-11-15 2022-07-18 서울바이오시스 주식회사 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
US11476299B2 (en) * 2020-08-31 2022-10-18 Hong Kong Beida Jade Bird Display Limited Double color micro LED display panel
US11417703B2 (en) * 2020-08-31 2022-08-16 Hong Kong Beida Jade Bird Display Limited Double color micro LED display panel
US11646300B2 (en) * 2020-09-01 2023-05-09 Jade Bird Display (shanghai) Limited Double color micro LED display panel
CN114664983B (zh) * 2022-03-22 2023-03-21 西湖大学 一种基于Micro LED的显示装置的制作方法以及显示装置
CN115394762A (zh) * 2022-05-17 2022-11-25 诺视科技(苏州)有限公司 一种具有透明衬底的像素级分立器件及其制作方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101100579B1 (ko) 2005-01-06 2012-01-13 엘지이노텍 주식회사 반도체 발광 다이오드 및 그의 제조 방법과 반도체 발광다이오드를 이용한 디스플레이의 제조 방법
TWI594661B (zh) * 2013-04-19 2017-08-01 隆達電子股份有限公司 發光二極體顯示器及其製造方法
KR102566499B1 (ko) 2016-05-26 2023-08-11 엘지이노텍 주식회사 발광 소자
KR102503578B1 (ko) 2017-06-30 2023-02-24 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치
JP7260526B2 (ja) * 2017-09-04 2023-04-18 ソウル セミコンダクター カンパニー リミテッド 表示装置及びその製造方法
KR102459573B1 (ko) 2017-09-14 2022-10-27 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치
BR112020009088B1 (pt) * 2017-11-08 2023-12-12 Seoul Viosys Co., Ltd Unidade de led para exibição e aparelho de exibição utilizando a mesma
US11282981B2 (en) * 2017-11-27 2022-03-22 Seoul Viosys Co., Ltd. Passivation covered light emitting unit stack
US11527519B2 (en) * 2017-11-27 2022-12-13 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US10748881B2 (en) * 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US10797027B2 (en) * 2017-12-05 2020-10-06 Seoul Semiconductor Co., Ltd. Displaying apparatus having light emitting device, method of manufacturing the same and method of transferring light emitting device
US10964674B2 (en) * 2018-02-06 2021-03-30 Lumens Co., Ltd. Micro-LED display panel
KR20190098709A (ko) * 2018-02-14 2019-08-22 에피스타 코포레이션 발광 장치, 그 제조 방법 및 디스플레이 모듈
US11482650B2 (en) * 2018-11-07 2022-10-25 Seoul Viosys Co., Ltd. Light emitting device including light shielding layer
US11476236B2 (en) * 2018-11-07 2022-10-18 Seoul Viosys Co., Ltd. Display apparatus
TWI671489B (zh) * 2018-11-12 2019-09-11 台灣愛司帝科技股份有限公司 發光二極體顯示器
US10943532B2 (en) * 2018-12-11 2021-03-09 The Hong Kong University Of Science And Technology Monolithic full-color light-emitting diode display panel
US11508876B2 (en) * 2018-12-31 2022-11-22 Seoul Viosys Co., Ltd. Light emitting device package and display device having the same
US11211528B2 (en) * 2019-03-13 2021-12-28 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same
US11587914B2 (en) * 2019-05-14 2023-02-21 Seoul Viosys Co., Ltd. LED chip and manufacturing method of the same
US11855121B2 (en) * 2019-05-14 2023-12-26 Seoul Viosys Co., Ltd. LED chip and manufacturing method of the same
US11756980B2 (en) * 2019-05-14 2023-09-12 Seoul Viosys Co., Ltd. LED chip package and manufacturing method of the same
US11901397B2 (en) * 2019-05-14 2024-02-13 Seoul Viosys Co., Ltd. LED chip having fan-out structure and manufacturing method of the same
US11482566B2 (en) * 2019-08-20 2022-10-25 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same
US11398462B2 (en) * 2019-09-18 2022-07-26 Seoul Viosys Co., Ltd. Light emitting device for display and light emitting package having the same
US11798974B2 (en) * 2019-09-27 2023-10-24 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same
US10847083B1 (en) * 2019-10-14 2020-11-24 Shaoher Pan Integrated active-matrix light emitting pixel arrays based devices by laser-assisted bonding
US11810944B2 (en) * 2019-10-23 2023-11-07 Seoul Viosys Co., Ltd. LED display apparatus
US11658275B2 (en) * 2019-10-28 2023-05-23 Seoul Viosys Co., Ltd. Light emitting device for display and LED display apparatus having the same
US11817435B2 (en) * 2019-10-28 2023-11-14 Seoul Viosys Co., Ltd. Light emitting device for display and LED display apparatus having the same

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