JP2023176192A - 撮像素子の製造方法 - Google Patents
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Abstract
【課題】混色を抑制することができる撮像素子の製造方法を提供する。【解決手段】撮像素子の製造方法は、信号読み出し回路を有する基板の上に第１アモルファスセレン膜を形成する工程と、シリコン基板の上に第１透光性導電膜を形成する工程と、前記第１透光性導電膜の上に第２アモルファスセレン膜を形成する工程と、前記第１アモルファスセレン膜と前記第２アモルファスセレン膜とを接合して接合体を形成する工程と、前記接合体を形成する工程の後に、前記シリコン基板を除去する工程と、を有する。【選択図】図２
Description
本開示は、撮像素子の製造方法に関する。
結晶セレン（Ｓｅ）膜を光電変換部に用いることで、広い帯域で高感度が得られることが知られている（非特許文献１）。更に、結晶セレン膜を含む撮像素子の製造方法として、結晶セレン膜の平坦性の向上を図った方法が提案されている（特許文献１）。この製造方法では、信号読み出し回路基板の上に第１アモルファスセレン膜を形成し、透明基板の上に第２アモルファスセレン膜を形成し、第１アモルファスセレン膜と第２アモルファスセレン膜とを加圧接合し、その後に、第１アモルファスセレン膜及び第２アモルファスセレン膜を結晶化させている。
ITE Transactions on Media and Applications, Vol. 10, No. 2, 52-58 (2022)
Japanese Journal of Applied Physics, Vol. 23, No. 8, pp. L587-L589 (1984)
Applied Physics Letters, Vol. 104, No. 24, pp. 242101-242101-4 (2014)
IEEE Transactions on Electron Devices, Vol. 63, No. 1, pp.86-91 (2016)
Scientific Reports, Vol. 10, No. 1, pp.1-9 (2020)
従来の撮像素子は透明基板を備えており、透明基板の厚さは数十μｍ～数百μｍである。このため、カラーフィルター及びマイクロレンズ等のナノ構造体（微小光学素子）を撮像素子に設けた場合、混色（クロストーク）が生じるおそれがある。すなわち、入射した光が透明基板内で隣接する画素に漏れこむおそれがある。特許文献１には、透明基板を用いずに金属酸化物基板を用いることも記載されているが、この構成でも混色が生じるおそれがある。
本開示は、混色を抑制することができる撮像素子の製造方法を提供することを目的とする。
本開示の撮像素子の製造方法は、信号読み出し回路を有する基板の上に第１アモルファスセレン膜を形成する工程と、シリコン基板の上に第１透光性導電膜を形成する工程と、前記第１透光性導電膜の上に第２アモルファスセレン膜を形成する工程と、前記第１アモルファスセレン膜と前記第２アモルファスセレン膜とを接合して接合体を形成する工程と、前記接合体を形成する工程の後に、前記シリコン基板を除去する工程と、を有する。
本開示によれば、混色を抑制することができる。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
図１～図２は、実施形態に係る撮像素子の製造方法を示す断面図である。
本実施形態では、まず、図１（ａ）に示すように、信号読み出し回路基板１１の上に、例えば真空蒸着法により電子ブロッキング膜１２を形成する。信号読み出し回路基板１１は、シリコン（Ｓｉ）基板にＣＭＯＳ（Complementary Metal Oxide Semiconductor、相補型金属酸化膜半導体）構造が形成されて構成されている。信号読み出し回路基板１１の上面には、複数の下部電極１１ａと、導電パッド１１ｂとが設けられている。電子ブロッキング膜１２の材料としては、例えば酸化ニッケル及び酸化モリブデン膜が挙げられる。電子ブロッキング膜１２の膜厚は、例えば１０ｎｍ～５０ｎｍとする。
次いで、電子ブロッキング膜１２の上に、例えば真空蒸着法により第１アモルファスセレン膜１３ａを形成する。第１アモルファスセレン膜１３ａの膜厚は、例えば１０ｎｍ～５００ｎｍとする。
次いで、電子ブロッキング膜１２及び第１アモルファスセレン膜１３ａを、各下部電極１１ａを覆い、導電パッド１１ｂを露出するようにエッチングする。
また、図１（ｂ）に示すように、シリコン基板３１の上に、例えば真空蒸着法又はスパッタ法により第１透光性導電膜１５を形成する。第１透光性導電膜１５の材料としては、例えば酸化インジウムスズ（ＩＴＯ）、Ａｌドープ酸化亜鉛（ＡＺＯ）、フッ素ドープ酸化スズ（ＦＴＯ）、酸化インジウム亜鉛（ＩＺＯ）及び酸化インジウム亜鉛スズ（ＩＺＴＯ）が挙げられる。第１透光性導電膜１５の膜厚は、例えば５ｎｍ～２００ｎｍとする。
次いで、第１透光性導電膜１５の上に、例えばパルスレーザ蒸着（Pulse Laser Deposition：ＰＬＤ）法により正孔ブロッキング膜１４を形成する。正孔ブロッキング膜１４の材料としては、例えば酸化ガリウム、酸化亜鉛、酸化スズ、酸化セリウム、酸化イットリウム、酸化インジウム及びＩＺＯが挙げられる。正孔ブロッキング膜１４の膜厚は、例えば２ｎｍ～２μｍとする。
次いで、正孔ブロッキング膜１４の上に、例えば真空蒸着法により第２アモルファスセレン膜１３ｂを形成する。第２アモルファスセレン膜１３ｂの膜厚は、第１アモルファスセレン膜１３ａの膜厚と略同一とすることが好ましい。第２アモルファスセレン膜１３ｂの膜厚は、例えば１０ｎｍ～５００ｎｍとする。
次いで、第１透光性導電膜１５、正孔ブロッキング膜１４及び第２アモルファスセレン膜１３ｂを、第１アモルファスセレン膜１３ａと略同一の平面形状を有するようにエッチングする。
次いで、図１（ｃ）に示すように、第１アモルファスセレン膜１３ａと第２アモルファスセレン膜１３ｂとを接合して接合体１３ｃを形成する。具体的には、第１アモルファスセレン膜１３ａと第２アモルファスセレン膜１３ｂとを接触させた後、０．０１ＭＰａ～１００ＭＰａの圧力で加圧接合する。第１アモルファスセレン膜１３ａ及び第２アモルファスセレン膜１３ｂを軟化させるため、加圧前に加熱してもよい。ただし、このときの加熱温度は５０℃以下とすることが好ましい。
次いで、図２（ａ）に示すように、第１アモルファスセレン膜１３ａ及び第２アモルファスセレン膜１３ｂの接合体１３ｃを結晶化させることにより結晶セレン膜１３を形成する。具体的には、例えば信号読み出し回路基板１１を、１００℃～２００℃に、より具体的には１６０℃程度に設定したホットプレートの上に載置することで、接合体１３ｃを結晶化させて結晶セレン膜１３とする。
次いで、図２（ｂ）に示すように、シリコン基板３１を除去する。シリコン基板３１は、二フッ化キセノン（ＸｅＦ２）ガスを用いたドライエッチングにより除去することができる。二フッ化キセノンガスを用いたドライエッチングでは、シリコン基板３１と第１透光性導電膜１５との間に大きなエッチング選択比があるため、第１透光性導電膜１５がエッチングストッパとして機能する。二フッ化キセノンガスに代えて、六フッ化硫黄（ＳＦ６）ガス又は四フッ化炭素（ＣＦ４）ガスを用いてもよい。ドライエッチングには、二フッ化キセノンガス、六フッ化硫黄ガス及び四フッ化炭素からなる群から選択された少なくとも一種のガスを用いることが好ましい。また、ドライエッチングに代えて、研削又は化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）等の機械加工によりシリコン基板３１を除去してもよい。また、機械加工によりシリコン基板３１を１０μｍ～２０μｍ程度の厚さまで薄化した後に、ドライエッチングを行ってもよい。
次いで、図２（ｃ）に示すように、第１透光性導電膜１５と導電パッド１１ｂとを接続する第２透光性導電膜１６を形成する。例えば、第２透光性導電膜１６は、第１透光性導電膜１５の上面から信号読み出し回路基板１１の露出した上面にかけて形成する。
このようにして、撮像素子１を製造することができる。
図３は、撮像素子１の応用例を示す断面図である。図３に示すように、適宜、カラーフィルター又はマイクロレンズ等のナノ構造体（微小光学素子）２０を第１透光性導電膜１５及び第２透光性導電膜１６の積層体の上に設けてもよい。
図４は、撮像素子１の使用例を示す断面図である。撮像素子１の使用時には、図４に示すように、複数の下部電極１１ａと導電パッド１１ｂとの間に、電源１７が接続される。電源１７の正極が導電パッド１１ｂに接続され、電源１７の負極が下部電極１１ａに接続される。この場合、第１透光性導電膜１５が上部電極として機能する。
結晶セレン膜１３は、ｐ型半導体層として機能し、光電変換部を構成する。また、正孔ブロッキング膜１４は、ｎ型半導体層として機能する。従って、結晶セレン膜１３と正孔ブロッキング膜１４との境界に空乏層（図示せず）が形成される。第２透光性導電膜１６側（図２（ｃ）中の上側）から結晶セレン膜１３に向けて光が入射すると、光によって空乏層に多数のキャリアが生成され、キャリアのうち正孔が、電源１７に接続された信号読み出し回路基板１１側に向かって結晶セレン膜１３中を走行する。この時、正孔が結晶セレン膜１３中のセレン原子に衝突することで、正孔が増倍される所謂キャリア増倍作用が生じる。そして、信号読み出し回路基板１１に正孔が到達すると、画素毎に発生した正孔の量に応じた電圧が発生し、増幅器で増幅され、外部の電子機器の信号処理部に送信される。
このように、本実施形態では、信号読み出し回路基板１１とは別の基板としてシリコン基板３１を用い、接合体１３ｃの形成後にシリコン基板３１を除去している。従って、ナノ構造体２０を第２透光性導電膜１６の上に設けることができ、混色（クロストーク）を抑制することができる。また、シリコン基板３１は、ドライエッチング又はＣＭＰ等により接合体１３ｃ及び第１透光性導電膜１５を残しながら選択的に除去することができる。更に、シリコン基板３１を除去することで、従来の透明基板が残っている撮像素子と比べて高さを低減することも可能である。
なお、シリコン基板３１に代えて、表面に酸化膜が形成されたシリコン基板を用い、酸化膜の上に第１透光性導電膜１５及び第２アモルファスセレン膜１３ｂを形成するようにしてもよい。この場合、上記の二フッ化キセノン等を用いたドライエッチングでは酸化膜がエッチングストッパとして機能するため、ドライエッチング後に酸化膜を除去すればよい。酸化膜は、例えばフッ酸を用いたウェットエッチングにより除去できる。
第１アモルファスセレン膜１３ａと第２アモルファスセレン膜１３ｂとの接合では、必ずしも加圧が必要とはされない。例えば、第１アモルファスセレン膜１３ａ及び第２アモルファスセレン膜１３ｂの表面清浄度が良好であれば、加圧を行わずに接合することも可能である。また、接合体１３ｃを結晶化により結晶セレン膜１３とせずに、そのまま用いてもよい。
信号読み出し回路基板１１がシリコン基板を用いて構成されている必要はない。例えば、信号読み出し回路基板１１がフレキシブル配線基板を用いて構成されていてもよい。信号読み出し回路基板１１がシリコン基板を用いて構成されている場合は、ＣＭＯＳの形成等のために成膜が繰り返し行われているため、信号読み出し回路基板１１に歪が生じやすく、接合の際には歪を矯正するために加圧を行うことが好ましい。これに対し、信号読み出し回路基板１１がフレキシブル配線基板を用いて構成されている場合には、歪を矯正するための加圧を省略できる。
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１：撮像素子
１１：信号読み出し回路基板
１３：結晶セレン膜
１３ａ：第１アモルファスセレン膜
１３ｂ：第２アモルファスセレン膜
１３ｃ：接合体
１５：第１透光性導電膜
１６：第２透光性導電膜
３１：シリコン基板
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Claims (5)
- 信号読み出し回路を有する基板の上に第１アモルファスセレン膜を形成する工程と、
シリコン基板の上に第１透光性導電膜を形成する工程と、
前記第１透光性導電膜の上に第２アモルファスセレン膜を形成する工程と、
前記第１アモルファスセレン膜と前記第２アモルファスセレン膜とを接合して接合体を形成する工程と、
前記接合体を形成する工程の後に、前記シリコン基板を除去する工程と、
を有する撮像素子の製造方法。 - 前記シリコン基板を除去する工程は、二フッ化キセノンガス、六フッ化硫黄ガス及び四フッ化炭素からなる群から選択された少なくとも一種のガスを用いて前記シリコン基板のドライエッチングを行う工程を有する請求項１に記載の撮像素子の製造方法。
- 前記シリコン基板を除去する工程は、前記シリコン基板の機械加工を行う工程を有する請求項１又は２に記載の撮像素子の製造方法。
- 前記接合体を形成する工程と前記シリコン基板を除去する工程との間に、前記接合体を結晶化させて結晶セレン膜を形成する工程を有する請求項１又は２に記載の撮像素子の製造方法。
- 前記接合体を形成する工程において、加圧接合を行う請求項１又は２に記載の撮像素子の製造方法。
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