JP2023139486A - センサ装置及び当該センサ装置を備える半導体装置 - Google Patents

Abstract

【課題】検出判定結果の信頼性を損なうこと無く回路占有面積を小面積化したセンサ装置及び当該センサ装置を備える半導体装置を提供する。【解決手段】センサ装置１０は、連続して複数回検出したことをもって物理量の検出を判定する装置であり、信号Ｓ０１を出力するホール素子２０と、信号Ｓ０２から物理量を検出した旨が今回とその直前回とで２回連続して一致しているか否かを判定した結果に対応した信号レベルを含む信号Ｓ０５を出力する判定回路４０と、物理量を検出した旨が２回連続していない場合にはカウント数を初期化する一方、２回連続している場合にはカウントを継続して設定回数までカウント可能なカウンタを有し、当該設定回数まで連続一致しているか否かに対応した信号レベルを含む信号Ｓ０８を出力する判定回路５０と、信号Ｓ０８の信号レベルの変化に応じて、出力端子Ｔｏへ供給する出力信号Ｓｏの信号レベルを切り替える出力レジスタ９０とを備える。【選択図】図１

Description

本発明は、センサ装置及び当該センサ装置を備える半導体装置に関する。

磁気センサに代表されるセンサ装置及び当該センサ装置を備えた半導体装置によれば、センサ等の複数回の論理出力をレジスタで順次ラッチして一致判定することで、雑音による検出判定結果の揺らぎを抑制している（例えば、特許文献１参照）。検出判定結果の信頼性を高めるためには、一致判定の回数を増やすことが有効である。特許文献１に記載される回路においては、２ビットのレジスタによって、一致判定の回数が３回に設定されている。

特開平３－２５２５２６号公報

しかしながら、何ら工夫無く一致判定の回数を増やした回路（以下、「従来装置」とする）を構成した場合、論理出力をラッチするレジスタの占有面積を著しく増大させてしまう。例えば、特許文献１に記載される回路では、一致判定の回数を「Ｎ」（Ｎは２以上の自然数）とすると、Ｎ－１ビットのレジスタが必要となる。

本発明は、上述した事情に鑑みてなされたものであり、検出判定結果の信頼性を損なうこと無く、回路占有面積を小面積化したセンサ装置及び当該センサ装置を備える半導体装置を提供することを目的とする。

本発明に係るセンサ装置は、物理量を複数回にわたり連続して検出したことをもって当該物理量の検出を判定するセンサ装置であって、前記物理量の検出結果を表す検出結果信号を出力するセンサ素子と、前記検出結果信号の信号レベルに応じて、前記物理量を検出した旨が今回とその直前回とで２回連続しているか否かを判定し、判定した結果に対応した信号レベルを含む初期化信号を出力する第１判定回路と、前記初期化信号が、前記物理量を検出した旨が前記２回連続していない旨を表す場合にはカウント数を初期化する一方、前記物理量を検出した旨が前記２回連続している旨を表す場合にはカウントを継続して設定された回数までカウント可能なカウンタを有し、前記カウンタのカウント数が設定された前記回数まで連続一致しているか否かに対応した信号レベルを含む出力ラッチ信号を出力する第２判定回路と、前記ラッチ信号の信号レベルの変化に応じて、出力端子へ供給する出力信号の信号レベルを切り替える出力レジスタと、を備えることを特徴とする。
本発明に係る半導体装置は、上述したセンサ装置を備えることを特徴とする。

本発明によれば、検出判定結果の信頼性を損なうこと無く、回路占有面積を小面積化することができる。

本発明の実施形態に係るセンサ装置及び当該センサ装置を備える半導体装置の回路構成例を概略的に示すブロック図である。 本実施形態に係るセンサ装置及び当該センサ装置を備える半導体装置の第１判定回路の回路構成例を概略的に示すブロック図である。 本実施形態に係るセンサ装置及び当該センサ装置を備える半導体装置の第２判定回路におけるカウンタの回路構成例を概略的に示すブロック図である。 （Ａ）は本実施形態に係るセンサ装置及び当該センサ装置を備える半導体装置の磁束密度に対する検出結果信号の二値化信号の関係を示す関係図、（Ｂ）は本実施形態に係る半導体装置の磁束密度に対する出力信号の関係を示す関係図である。 本実施形態に係る半導体装置のタイミング図である。

以下、本発明の実施形態に係るセンサ装置及び当該センサ装置を備える半導体装置について、図面を参照して説明する。

図１は、本発明の実施形態に係るセンサ装置及び半導体装置であるセンサ装置１０及び半導体装置１の回路構成例を示すブロック図である。ここで、図１に示されるＸ軸、Ｙ軸及びＺ軸は、互いに直交する三次元直交座標系の各座標軸である。Ｘ－Ｙ平面は半導体基板２の表面（図１における紙面手前側の面）に平行な面である。すなわち、半導体基板２の表面は、Ｚ軸を法線ベクトルに持つ。

半導体装置１は、センサ装置１０が半導体領域に形成された半導体基板２を備えている。半導体基板２には、第１の電源と接続される電源端子３と、第２の電源と接続される電源端子４と、が設けられている。

センサ装置１０は、物理量を複数回にわたり連続して検出したことを判定することによって当該物理量の検出を判定する装置である。ここで、物理量を検出した旨をカウントする上限値として設定される回数を「Ｎ回」と規定する。なお、Ｎは２以上の自然数である。センサ装置１０は、ホール素子２０と、二値化回路３０と、判定回路４０と、判定回路５０と、出力レジスタ９０とを備えている。

センサ素子としてのホール素子２０は、磁気センサ素子の一例である。図示されるホール素子２０は、半導体基板２に対して垂直方向、すなわちＺ方向に作用する磁束密度Ｂに応じた信号Ｓ０１を出力する、いわゆる水平ホール素子である。

二値化回路３０は、例えば、ローレベル（以下、「Ｌレベル」とする）と、ハイレベル（以下、「Ｈレベル」とする）とを含む検出結果信号としての信号Ｓ０１を二値化した信号Ｓ０２に変換する回路である。信号Ｓ０２は、信号Ｓ０１の信号レベルに応じた２個の信号レベル、具体的には、現在の極検出状態と磁束密度Ｂとが一致している状態であるか否かに対応した信号レベルを含んでいる。二値化回路３０は、ホール素子２０の出力端と接続される入力端と、信号Ｓ０２を出力する出力端と、を有している。

第１判定回路としての判定回路４０は、入力される信号Ｓ０２に基づき、物理量としての磁束密度Ｂを検出した旨が今回とその直前回とで２回連続しているか否かを判定し、判定した結果に対応した信号レベルを含む信号Ｓ０５を出力する回路である。判定回路４０は、信号Ｓ０２が供給される入力端４０ａと、クロック信号ＣＬＫが供給される入力端４０ｂと、リセット信号ＲＳＴが供給される入力端４０ｃと、初期化信号としての信号Ｓ０５を出力する出力端４０ｄとを有している。入力端４０ａは、二値化回路３０の出力端と接続されている。

第２判定回路としての判定回路５０は、信号Ｓ０５に基づいて、磁束密度Ｂを検出した旨が２回連続している回数が設定された回数まで連続一致しているか否かを判定した結果に対応した信号レベルを含む出力ラッチ信号としての信号Ｓ０８を出力する回路である。判定回路５０は、クロック信号ＣＬＫが供給される入力端５０ａと、出力端４０ｄと接続される入力端５０ｂと、カウンタ６０と、連続一致判定回路７０と、ＡＮＤ回路８０と、信号Ｓ０８を出力する出力端５０ｃと、を有している。

カウンタ６０は、磁束密度Ｂを検出した旨が２回連続している回数を、設定された回数までカウント可能に構成されている。カウンタ６０は、入力端５０ａと接続される入力端６０ａと、入力端５０ｂと接続される入力端６０ｂと、磁束密度Ｂを検出した旨が２回連続している回数のカウント数を表す信号Ｓ０６を出力する出力端６０ｃとを含んでいる。信号Ｓ０６は設定されるカウント数に応じたビット数を持つバイナリー信号である。

連続一致判定回路７０は、出力端６０ｃと接続される入力端７０ａと、一致判定フラグ信号としての信号Ｓ０７を出力する出力端７０ｂとを含んでいる。信号Ｓ０７は、磁束密度Ｂを検出した旨が２回連続している回数が設定された回数まで連続一致しているか否かの判定結果に対応した信号レベルを含んでいる。信号Ｓ０７のＬレベルは、例えば、磁束密度Ｂを検出した旨が２回連続している回数が設定された回数まで連続一致していない状態に対応している。Ｈレベルは例えば、磁束密度Ｂを検出した旨が２回連続している回数が設定された回数まで連続一致している状態に対応している。

連続一致判定回路７０は、例えば、入力される信号Ｓ０６に対して、予め設定される規則にしたがって、信号Ｓ０７を出力するデコーダを有して構成される。連続一致判定回路７０におけるデコーダでは、信号Ｓ０６から把握される３ビット（０００ｂ）～（１１１ｂ）の値と信号Ｓ０７の信号レベルとが対応付けられている。連続一致判定回路７０におけるデコーダは、信号Ｓ０６から把握される値に対応する信号レベルを含む信号Ｓ０７が出力されるように構成されている。

第１ＡＮＤ回路としてのＡＮＤ回路８０は、クロック信号ＣＬＫが供給される第１入力端８０ａと、出力端７０ｂと接続される第２入力端８０ｂと、出力端５０ｃと接続される出力端８０ｃとを含んでいる。

出力レジスタ９０は、例えば、立ち上がりエッジ型のＤフリップフロップ（以下、「Ｄ－ＦＦ」とする）回路を有して構成される。出力レジスタ９０のＤ－ＦＦ回路は、第１入力端Ｄと、出力端８０ｃと接続される第２入力端Ｃと、リセット信号ＲＳＴが供給されるリセット信号入力端Ｒと、正論理の信号を出力する第１出力端Ｑと、負論理の信号を出力する第２出力端ＱＸと、を含んでいる。第１入力端Ｄは、第２出力端ＱＸ及び出力端子Ｔｏと接続されている。

続いて、判定回路４０及びカウンタ６０のより詳細な回路構成例について説明する。
図２は判定回路４０の回路構成例を示すブロック図である。図３はカウンタ６０の回路構成例を示すブロック図である。

判定回路４０は、上述した入力端４０ａ，４０ｂ，４０ｃ及び出力端４０ｄに加え、さらに、例えば、立ち上がりエッジ型のＤ－ＦＦ回路４１，４３と、第１入力端４５ａ、第２入力端４５ｂ及び出力端４５ｃを含むＮＡＮＤ回路４５とを有している。

第１フリップフロップ回路としてのＤ－ＦＦ回路４１は、信号Ｓ０２とクロック信号ＣＬＫとに基づいて、直近回の磁束密度Ｂの検出の判定結果と対応する２個の信号レベルを含む第１保持信号である信号Ｓ０３を出力する回路である。第２フリップフロップ回路としてのＤ－ＦＦ回路４３は、信号Ｓ０３とクロック信号ＣＬＫとに基づいて、直近回の１回前（以下、単に「前回」とする）の磁束密度Ｂの検出の判定結果と対応する２個の信号レベルを含む第２保持信号である信号Ｓ０４を出力する回路である。

ここで、信号Ｓ０３は、例えば、直近回の磁束密度Ｂを検出していると判定していない判定結果に対応しているＬレベルと、直近回の磁束密度Ｂを検出していると判定している判定結果に対応しているＨレベルの信号レベルを含んでいる。信号Ｓ０４は、例えば、前回の磁束密度Ｂを検出していると判定していない旨の判定結果に対応するＬレベルと、前回の磁束密度Ｂを検出していると判定している旨の判定結果に対応するＨレベルの信号レベルを含んでいる。

Ｄ－ＦＦ回路４１及びＤ－ＦＦ回路４３は、それぞれ、第１入力端Ｄと、第２入力端Ｃと、リセット信号入力端Ｒと、正論理の信号を出力する第１出力端Ｑと、負論理の信号を出力する第２出力端ＱＸと、を含んでいる。

Ｄ－ＦＦ回路４１において、第１入力端Ｄは入力端４０ａと接続されている。第２入力端Ｃは入力端４０ｂと接続されている。リセット信号入力端Ｒは入力端４０ｃと接続されている。第１フリップフロップ回路の出力端としての第１出力端Ｑは、Ｄ－ＦＦ回路４３の第１入力端Ｄ及び第１入力端４５ａと接続されている。Ｄ－ＦＦ回路４３において、第１入力端ＤはＤ－ＦＦ回路４１の第１出力端Ｑ及び第１入力端４５ａと接続されている。第２入力端Ｃは入力端４０ｂと接続されている。リセット信号入力端Ｒは入力端４０ｃと接続されている。第２フリップフロップ回路の出力端としての第１出力端Ｑは、第２入力端４５ｂと接続されている。

ＮＡＮＤ回路４５において、第１入力端４５ａは、Ｄ－ＦＦ回路４１の第１出力端Ｑ及びＤ－ＦＦ回路４３の第１入力端Ｄと接続されている。第２入力端４５ｂは、Ｄ－ＦＦ回路４３の第１出力端Ｑと接続されている。出力端４５ｃは、出力端４０ｄと接続されている。

カウンタ６０は、上述した入力端６０ａ，６０ｂ及び出力端６０ｃに加え、さらに、例えば、３個の立ち下がりエッジ型のＤ－ＦＦ回路６０１～６０３を有し、３ビットのカウンタとして構成されている。すなわち、自然数ｋを用いて説明すれば、カウンタ６０をｋビットのカウンタとして構成する場合、カウンタ６０は少なくともｋ個のフリップフロップ回路を有して構成される。

自然数ｋと物理量を検出した旨をカウントする上限値を表す自然数Ｎとの間には、次の式（１）の関係が成立する。
ｋ＝ｃｅｉｌｉｎｇ（ｌｏｇ_２Ｎ） ---（１）
ここで、ｃｅｉｌｉｎｇ（ｌｏｇ_２Ｎ）は、実数ｌｏｇ_２Ｎに対してｌｏｇ_２Ｎ以上の最小の整数を表す天井関数である。例えば、Ｎ＝３，４の場合、ｋ＝２となる。また、Ｎ＝５，６，７，８の場合、ｋ＝３となる。

Ｄ－ＦＦ回路６０１～６０３は、それぞれ、第１入力端Ｄと、第２入力端ＣＸと、リセット信号入力端Ｒと、正論理の信号を出力する第１出力端Ｑと、負論理の信号を出力する第２出力端ＱＸと、を含んでいる。カウンタ６０において、Ｄ－ＦＦ回路６０１は最小位から数えて１番目のビット、すなわち最小位ビット（ＬＳＢ）に対応している。Ｄ－ＦＦ回路６０２は最小位から数えて２番目のビット、すなわち真ん中のビットに対応している。Ｄ－ＦＦ回路６０３は、最小位から数えて３番目のビット、すなわち最大位ビット（ＭＳＢ）に対応している。

Ｄ－ＦＦ回路６０１の第１出力端Ｑは、最小位ビットの０，１に対応した信号レベルを含む信号Ｓ６１を供給する信号線を介して出力端６０ｃと接続されている。Ｄ－ＦＦ回路６０２の第１出力端Ｑは、最小位から数えて２番目のビットの０，１に対応した信号レベルを含む信号Ｓ６２を供給する信号線を介して出力端６０ｃと接続されている。Ｄ－ＦＦ回路６０３の第１出力端Ｑは、最大位ビットの０，１に対応した信号レベルを含む信号Ｓ６３を供給する信号線を介して出力端６０ｃと接続されている。

続いて、センサ装置１０及び半導体装置１の特性、具体的には、磁束密度Ｂに対する信号Ｓ０２の関係と、磁束密度Ｂに対する出力信号Ｓｏの関係について説明する。

図４（Ａ）はセンサ装置１０及び半導体装置１の磁束密度Ｂに対する信号Ｓ０２の関係を示す関係図である。
ここで、図４（Ａ）の横軸はＳ極を正方向として表した磁束密度Ｂである。すなわち、縦軸（Ｂ＝０）に対して左側の負領域（Ｂ＜０）がＮ極に対応し、右側の正領域（Ｂ＞０）がＳ極に対応している。また、図４（Ａ）に示される実線Ｌ１及び実線Ｌ２は、それぞれ、出力信号ＳｏがＬレベルの場合及びＨレベルの場合、すなわちセンサ装置１０のＳ極検出状態及びＮ極検出状態に対応している。さらに、ＢRP及びＢOPは、それぞれ、復帰点及び動作点となる磁束密度である。本実施形態の説明では、復帰点及び動作点となる磁束密度を、それぞれ、復帰点ＢRP及び動作点ＢOPと呼称する。

図４（Ａ）によれば、Ｓ極検出状態では、実線Ｌ１に示されるように、磁束密度Ｂが復帰点ＢRPよりも小さい場合、すなわち、磁束密度ＢがＮ極側に大きい場合、磁束密度Ｂの検出に対応するＨレベルの信号Ｓ０２が出力される。一方、磁束密度Ｂが復帰点ＢRP以上、すなわち磁束密度ＢがＮ極側に大きくない場合、磁束密度Ｂの非検出に対応するＬレベルの信号Ｓ０２が出力される。つまるところ、Ｓ極検出状態は、Ｓ極の反対極であるＮ極の強磁場の検出を待機する状態である。

また、Ｎ極検出状態では、実線Ｌ２に示されるように、磁束密度Ｂが動作点ＢOPよりも大きい場合、磁束密度Ｂの検出に対応するＨレベルの信号Ｓ０２が出力される。一方、磁束密度Ｂが動作点ＢOP以下の場合、磁束密度Ｂの非検出に対応するＬレベルの信号Ｓ０２が出力される。つまるところ、Ｎ極検出状態は、Ｎ極の反対極であるＳ極の強磁場の検出を待機する状態である。

図４（Ｂ）はセンサ装置１０及び半導体装置１の磁束密度Ｂに対する出力信号Ｓｏの関係を示す関係図である。

図４（Ｂ）によれば、縦軸（Ｂ＝０）に対して左側の負領域（Ｂ＜０）がＮ極に対応し、右側の正領域（Ｂ＞０）がＳ極に対応している。Ｎ極検出状態は、出力信号ＳｏのＨレベルに対応している。Ｎ極検出状態の間は、Ｓ極側（Ｂ＞０）に位置する動作点ＢOPを超えない限り、出力信号ＳｏのＨレベル、すなわちＮ極検出状態が維持される。磁束密度Ｂが増加方向（図４（Ｂ）において右方向）に変化して動作点ＢOPを超えると、Ｎ極検出状態からＳ極検出状態へ遷移する。

一方、Ｓ極検出状態は、出力信号ＳｏのＬレベルに対応している。Ｓ極検出状態の間は、Ｎ極側（Ｂ＜０）に位置する復帰点ＢRPを負側に超えない限り、出力信号ＳｏのＬレベル、すなわちＳ極検出状態が維持される。磁束密度Ｂが減少方向（図４（Ｂ）において左方向）に変化して復帰点ＢRPを負側に超えると、Ｓ極検出状態からＮ極検出状態へ遷移する。

次に、センサ装置１０及び半導体装置１の動作について説明する。先ず、図１～図４を参照して、センサ装置１０及び半導体装置１の動作概要について説明する。
半導体装置１は、電源端子３及び電源端子４が、それぞれ、第１電源及び第２電源に接続された状態で動作する。電源端子３からは第１電源電圧が供給される。電源端子４からは第２電源電圧が供給される。第１電源電圧及び第２電源電圧は、それぞれ、半導体装置１内の不図示の回路及びセンサ装置１０に供給される。

センサ装置１０は、Ｎ極側の強磁場（Ｂ＜ＢRP）を検出するＮ極検出状態では、例えばＨレベルの出力信号Ｓｏを出力し、Ｓ極側の強磁場（Ｂ＞ＢOP）を検出するＳ極検出状態では、例えばＬレベルの出力信号Ｓｏを出力するように構成されている。センサ装置１０では、外部から作用する磁束密度Ｂに応じた信号Ｓ０１がホール素子２０から出力される。信号Ｓ０１は二値化回路３０によって二値化された信号Ｓ０２に変換される。

信号Ｓ０２に含まれる２つのレベルは、現在の極検出状態と磁束密度Ｂとが一致している状態であるか否かに対応している。例えば、Ｌレベルは現在の極検出状態と磁束密度Ｂとが一致している状態に対応する。Ｈレベルは現在の極検出状態と磁束密度Ｂとが不一致の状態に対応する。この例では、信号Ｓ０２がＬレベルからＨレベルに遷移すると、現在の極検出状態に対して、反対極の強磁場の検出判定が開始される。

判定回路４０には、信号Ｓ０２、クロック信号ＣＬＫ及びリセット信号ＲＳＴが、それぞれ、入力端４０ａ、入力端４０ｂ及び入力端４０ｃから供給される。判定回路４０において、信号Ｓ０２はＤ－ＦＦ回路４１の第１入力端Ｄに供給される。クロック信号ＣＬＫは、Ｄ－ＦＦ回路４１及びＤ－ＦＦ回路４３の各第２入力端Ｃに供給される。リセット信号ＲＳＴは、Ｄ－ＦＦ回路４１及びＤ－ＦＦ回路４３の各リセット信号入力端Ｒに供給される。

Ｄ－ＦＦ回路４１は、信号Ｓ０２及びクロック信号ＣＬＫを受けて、第１出力端Ｑから信号Ｓ０３を、Ｄ－ＦＦ回路４３の第１入力端Ｄ及び第１入力端４５ａへ供給する。Ｄ－ＦＦ回路４３は、信号Ｓ０３及びクロック信号ＣＬＫを受けて、第１出力端Ｑから信号Ｓ０４を、第２入力端４５ｂへ供給する。すなわち、Ｄ－ＦＦ回路４１は、信号Ｓ０２を、タイミングを遅延させるシフトレジスタとして動作する。Ｄ－ＦＦ回路４３は、信号Ｓ０３を、タイミングを遅延させるシフトレジスタとして動作する。ＮＡＮＤ回路４５は、供給される信号Ｓ０３，Ｓ０４をＮＡＮＤ演算し、演算結果に対応した信号レベルを含む信号Ｓ０５を、出力端４５ｃから出力端４０ｄに供給する。

信号Ｓ０５は、信号Ｓ０３，Ｓ０４の各信号レベルがＬレベルの場合にはＨレベルの信号レベルを含み、その他の場合にはＬレベルの信号レベルを含む。信号Ｓ０５は、例えば、Ｈレベルが初期化実行に対応し、Ｌレベルが初期化非実行に対応している。信号Ｓ０５は、出力端４０ｄから入力端５０ｂに供給される。すなわち、信号Ｓ０５は、判定回路４０から判定回路５０に供給される。

判定回路５０には、クロック信号ＣＬＫ及び信号Ｓ０５が、それぞれ、入力端５０ａ及び入力端５０ｂから供給される。判定回路５０において、クロック信号ＣＬＫ及び信号Ｓ０５は、それぞれ、入力端６０ａ及び入力端６０ｂを介してカウンタ６０に供給される。

カウンタ６０において、クロック信号ＣＬＫは、Ｄ－ＦＦ回路６０１～６０３の各第２入力端ＣＸに供給される。また、信号Ｓ０５は、Ｄ－ＦＦ回路６０１～６０３の各リセット信号入力端Ｒに供給される。Ｄ－ＦＦ回路６０１～６０３は、クロック信号ＣＬＫの立ち下がり毎に、Ｄ－ＦＦ回路６０１～６０３の各第１出力端Ｑから各信号Ｓ６１～Ｓ６３を出力端６０ｃに供給する。

Ｄ－ＦＦ回路６０１～６０３は、Ｈレベルの信号Ｓ０５を受けるまで、すなわちＬレベルの信号Ｓ０５を受けている間は、カウントを継続する。一方、Ｄ－ＦＦ回路６０１～６０３は、Ｈレベルの信号Ｓ０５を受けると、各Ｄ－ＦＦ回路６０１～６０３の値を初期化する。すなわち、カウンタ６０のカウント数は０に戻る。Ｄ－ＦＦ回路６０１～６０３の各第１出力端Ｑから出力端６０ｃへ供給される信号Ｓ６１～Ｓ６３は、１個のバイナリー信号である信号Ｓ０６として出力端６０ｃから入力端７０ａに供給される。すなわち、信号Ｓ０６は、カウンタ６０から連続一致判定回路７０に供給される。

連続一致判定回路７０は、入力端７０ａから供給される信号Ｓ０６から把握される値に対応する信号レベルを含む信号Ｓ０７を、出力端７０ｂから第２入力端８０ｂに供給する。すなわち、信号Ｓ０７は、連続一致判定回路７０からＡＮＤ回路８０に供給される。

ＡＮＤ回路８０には、クロック信号ＣＬＫ及び信号Ｓ０７が、それぞれ、第１入力端８０ａ及び第２入力端８０ｂから供給される。ＡＮＤ回路８０は、供給されるクロック信号ＣＬＫ及び信号Ｓ０７をＡＮＤ演算し、演算結果に対応した信号レベルを含む信号Ｓ０８を、出力端８０ｃから出力端５０ｃに供給する。

上述した信号Ｓ０７の例によれば、磁束密度Ｂを検出した旨が２回連続している回数が設定された回数まで連続一致していない状態がＬレベルに対応しているので、信号Ｓ０８のＬレベルは、磁束密度Ｂを検出した旨が２回連続している回数が設定された回数まで連続一致していないことを表している。一方、信号Ｓ０８のＨレベルは、磁束密度Ｂを検出した旨が２回連続している回数が設定された回数まで連続一致したことを表している。出力端５０ｃに供給された信号Ｓ０８は、出力端５０ｃから出力レジスタ９０、より詳細には、出力レジスタ９０のＤ－ＦＦ回路の第２入力端Ｃに供給される。

出力レジスタ９０は、供給される信号Ｓ０８の信号レベルがＨレベルの場合にトグル動作し、信号Ｓ０８の信号レベルがＬレベルの場合に現状を維持する。すなわち、出力レジスタ９０は、信号Ｓ０８の信号レベルがＨレベルであって出力信号ＳｏがＬレベルであれば、出力信号ＳｏをＨレベルに遷移させ、信号Ｓ０８の信号レベルがＨレベルであって出力信号ＳｏがＨレベルであれば、出力信号ＳｏをＬレベルに遷移させる。出力信号ＳｏのＬレベル及びＨレベルは、図４（Ｂ）に例示されるように、それぞれ、Ｓ極検出状態及びＮ極検出状態に対応している。

続いて、センサ装置１０及び半導体装置１の動作タイミングについて説明する。
図５は、センサ装置１０及び半導体装置１におけるタイミング図である。図５のタイミング図は、横軸をｔ＝０から始まる時間として共通軸に持つ１３個のグラフを有している。図５に含まれる１３個のグラフについて、縦軸は、上から順に、磁束密度Ｂ、リセット信号ＲＳＴ、信号Ｓ０２、クロック信号ＣＬＫ、信号Ｓ０３、信号Ｓ０４、信号Ｓ０５、信号Ｓ６１、信号Ｓ６２、信号Ｓ６３、信号Ｓ０７、信号Ｓ０８及び出力信号Ｓｏを表している。

ここで、説明に先立ち、ｔ＝０における値を初期値と呼称する。また、磁束密度Ｂが動作点ＢOPを上に超えてから実際にＳ極検出状態に遷移するまでの時間及び磁束密度Ｂが復帰点ＢRPを下に超えてから実際にＳ極検出状態に遷移するまでの時間を「遅延時間ｔＤ」と呼称する。さらに、時間ｔの関数である磁束密度Ｂを図５では「Ｂ（ｔ）」と表記する。図５に示されるように、時間ｔの推移に伴って磁束密度Ｂが変化する場合を例にして、ホール素子２０、二値化回路３０、判定回路４０、判定回路５０及び出力レジスタ９０の動作及び動作タイミングを説明する。

出力信号Ｓｏの初期値は、Ｈレベルなので、センサ装置１０はＮ極検出状態である。また、磁束密度Ｂの初期値は、Ｎ極側の弱磁場（ＢRP＜Ｂ＜０）である。リセット信号ＲＳＴ、信号Ｓ０２、クロック信号ＣＬＫ、信号Ｓ０３、信号Ｓ０４、信号Ｓ０５、信号Ｓ６１、信号Ｓ６２、信号Ｓ６３、信号Ｓ０７及び信号Ｓ０８の各初期値は、それぞれ、Ｈレベル、Ｌレベル、Ｈレベル、Ｌレベル、Ｌレベル、Ｈレベル、Ｌレベル、Ｌレベル、Ｌレベル、Ｌレベル及びＬレベルである。

ｔ＝０から時間が経過すると、ｔ＝ｔ１に到達する前に、リセット信号ＲＳＴがＨレベルからＬレベルに遷移し、立ち下がり時において、Ｄ－ＦＦ回路４１，４３及び出力レジスタ９０が有するＤ－ＦＦ回路のリセットが解除される。

磁束密度Ｂが、負領域（Ｎ極側）から正領域（Ｓ極側）へ向かって増加を継続し、ｔ＝１において、磁束密度Ｂは動作点ＢOPを超える。磁束密度Ｂが動作点ＢOPを上に超えると、その直後のクロック信号ＣＬＫの立ち下がり時であるｔ＝ｔ２において、信号Ｓ０２はＬレベルからＨレベルへ遷移する。信号Ｓ０２がＨレベルに遷移すると、直後のクロック信号ＣＬＫの立ち上がり時であるｔ＝ｔ３において、信号Ｓ０３がＬレベルからＨレベルに遷移する。すなわち、判定回路４０における２回連続検出の判定が開始される。

信号Ｓ０２がＨレベルのまま信号Ｓ０３がＨレベルに遷移すると、直後のクロック信号ＣＬＫの立ち上がり時であるｔ＝ｔ４において、信号Ｓ０４がＬレベルからＨレベルに遷移する。また、ｔ＝ｔ４において、信号Ｓ０３及び信号Ｓ０４が共にＨレベルなので、信号Ｓ０５はＨレベルからＬレベルに遷移する。すなわち、判定回路４０から判定回路５０にＬレベルの信号Ｓ０５が供給される。

信号Ｓ０５がＬレベルに遷移すると、直後のクロック信号ＣＬＫの立ち下がり時であるｔ＝ｔ５において、カウンタ６０、すなわちＤ－ＦＦ回路６０１～６０３によるカウントが開始される。具体的には、ｔ＝ｔ５のクロック信号ＣＬＫの立ち下がり時に、Ｄ－ＦＦ回路６０１は、１に対応する信号レベルの信号Ｓ６１を出力する。Ｄ－ＦＦ回路６０２は、０に対応する信号Ｓ６２を出力する。Ｄ－ＦＦ回路６０３は、０に対応する信号Ｓ６３を出力する。すなわち、信号Ｓ０５がＬレベルのまま、クロック信号ＣＬＫがカウンタ６０に入力されると、カウンタ６０はクロック信号ＣＬＫの立ち下がりの度にカウント数が増加していく。

ｔ＝ｔ６のクロック信号ＣＬＫが立ち下がり時に、１に対応する信号レベルの信号Ｓ６１、１に対応する信号レベルの信号Ｓ６２、及び１に対応する信号レベルの信号Ｓ６３が、各Ｄ－ＦＦ回路６０１，６０２，６０３から出力される。すなわち、カウンタ６０はカウント値７に対応する（１１１ｂ）の信号レベルを含む信号Ｓ０６が出力される。信号Ｓ０６が（１１１ｂ）の信号レベルを含むことは、磁束密度ＢがＳ極側の強磁場（Ｂ＞ＢOP）を検出した旨の判定回数が８回に到達したことを表している。また、ｔ＝ｔ６において、信号Ｓ０７は、ＬレベルからＨレベルに遷移する。

ｔ＝ｔ６の直後にクロック信号ＣＬＫが立ち上がるｔ＝ｔ７において、信号Ｓ０８がＬレベルからＨレベルに遷移するとともに、出力信号ＳｏがＨレベルからＬレベルに遷移する。すなわち、センサ装置１０はＮ極検出状態からＳ極検出状態に遷移する。センサ装置１０の極検出状態が遷移した直後のクロック信号ＣＬＫが立ち下がり時であるｔ＝ｔ８において、信号Ｓ０２はＨレベルからＬレベルに遷移する。また、ｔ＝ｔ８において、信号Ｓ０３，Ｓ０４は何れもＨレベルが維持されているので、信号Ｓ０５はＬレベルが維持されている。信号Ｓ０５はＬレベルが維持されているので、カウンタ６０のカウント動作は継続されて、各々の信号Ｓ６１，Ｓ６２，Ｓ６３は、何れも１に対応する信号レベルから０に対応する信号レベルに遷移する。さらに、ｔ＝ｔ８において、信号Ｓ０８はＨレベルからＬレベルに遷移する。

ｔ＝ｔ８の直後にクロック信号ＣＬＫが立ち上がるｔ＝ｔ９において、信号Ｓ０３はＨレベルからＬレベルに遷移する。一方、信号Ｓ０４はＨレベルを維持している。信号Ｓ０３がＬレベルに遷移すると、信号Ｓ０３，Ｓ０４のＮＡＮＤ演算結果がＨになるため、信号Ｓ０５はＬレベルからＨレベルに遷移する。信号Ｓ０５がＨレベルに遷移すると、Ｄ－ＦＦ回路６０１～６０３は初期化される。

ｔ＝ｔ９のクロック信号ＣＬＫ立ち上がり時に続くクロック信号ＣＬＫが立ち上がり時であるｔ＝ｔ１０において、信号Ｓ０４はＨレベルからＬレベルに遷移する。信号Ｓ０４がＬレベルに遷移すると、信号Ｓ０３，Ｓ０４のＮＡＮＤ演算結果はＨを維持するため、信号Ｓ０５はＬレベルを維持する。

ｔ＝ｔ１０の後に、磁束密度Ｂが正領域（Ｓ極側）に位置する動作点ＢOPを超えている状態から低下していく。そして、ｔ＝ｔ１１において、磁束密度Ｂの負領域（Ｎ極側）に位置する復帰点ＢRPを上から下に超える。ｔ＝ｔ１１以降の磁束密度Ｂは、復帰点ＢRPの下側、すなわちＮ極検出側で推移している。

磁束密度Ｂが復帰点ＢRPを下に超えた直後のクロック信号ＣＬＫの立ち下がり時であるｔ＝ｔ１２において、信号Ｓ０２はＬレベルからＨレベルへ遷移する。ｔ＝ｔ１２以降ｔ＝ｔ１６以前の動作は、上述したｔ＝ｔ２以降ｔ＝ｔ６以前の動作と同様である。但し、ｔ＝ｔ１６における信号Ｓ０６は、磁束密度ＢがＮ極側の強磁場（Ｂ＜ＢRP）を検出した旨の判定回数が８回に到達したことを表している。ｔ＝ｔ１６の直後にクロック信号ＣＬＫが立ち上がるｔ＝ｔ１７おいて、信号Ｓ０８がＬレベルからＨレベルに遷移するとともに、出力信号ＳｏがＬレベルからＨレベルに遷移する。すなわち、センサ装置１０はＳ極検出状態からＮ極検出状態に遷移する。ｔ＝ｔ１８以降ｔ＝ｔ２０以前の動作は、上述したｔ＝ｔ８以降ｔ＝ｔ１０以前の動作と同様である。

以上、本実施形態に係る発明によれば、Ｎ回の一致判定をするためのレジスタの構成が、第１段階の判定をする第１判定回路及び第２段階の判定をする第２判定回路を備えて構成されている。第１段階の判定は物理量の検出状態が２回連続して一致しているか否かの判定である。第２段階の判定は物理量の検出状態が２回連続して一致している回数が設定された回数まで連続一致しているか否かの判定である。したがって、Ｎ回が２の乗数回、すなわち、自然数ｍを用いて、Ｎ＝２^ｍ回で表せる場合、２＋ｍ個のフリップフロップ回路でＮ回の一致判定をするためのレジスタを構成することができる。

一方、上述した従来装置では、Ｎ回の一致判定をするためのレジスタを、Ｎ－１個のフリップフロップ回路を用いて構成することができる。ここで、ｍ＝３の場合を例に挙げて、本実施形態に係る発明と従来装置とを比べる。ｍ＝３、すなわちＮ＝２^３＝８の場合、従来装置では、７（＝８－１）個のフリップフロップ回路が必要となる。これに対し、本実施形態に係る発明では、５（＝３＋２）個のフリップフロップ回路を用いて構成することができる。このように、本実施形態に係る発明によれば、少なくとも一致判定の回数を維持しつつ一致判定に必要となる回路数を低減できる。したがって、本実施形態に係る発明によれば、検出判定結果の信頼性を損なうこと無く、回路占有面積を小面積化することができる。

本実施形態に係る発明によれば、従来装置と比べて、一致判定の回数である自然数Ｎが大きくなるほど、回路占有面積の小面積化の効果は顕著になる。ｍ＝４，５の場合を例に挙げて説明すれば、ｍ＝４の場合、すなわち、Ｎ＝２^４＝１６の場合、従来装置では、１５（＝１６－１）個のフリップフロップ回路が必要となる。一方、本実施形態に係る発明では６（＝４＋２）個のフリップフロップ回路を用いて構成することができる。ｍ＝５の場合、すなわち、Ｎ＝２^５＝３２の場合、従来装置では、３１（＝３２－１）個のフリップフロップ回路が必要となる。一方、本実施形態に係る発明では７（＝５＋２）個のフリップフロップ回路を用いて構成することができる。

本実施形態に係る発明によれば、従来装置と同じ個数のフリップフロップ回路を用いて構成する場合、従来装置よりも判定回数を多くすることができる。例えば、７個のフリップフロップ回路を用いてセンサ装置１０を構成する場合、Ｎ＝３２までに増加させることができる。

なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。

例えば、ＮＡＮＤ回路４５又はＡＮＤ回路８０等の本実施形態に係るセンサ装置及び半導体装置に適用される論理回路は、入力信号に対する出力信号、すなわち論理演算結果が異ならない限り、例示の構成に限定されない。すなわち、本実施形態に係るセンサ装置及び半導体装置に適用される論理回路は、論理演算結果が異ならない限り、その内部の構成を問わない。

上述した実施形態において、連続一致判定回路７０は、デコーダを有して構成される例を説明したが、この例に限定されない。２以上の自然数Ｎが２の乗数、すなわち、自然数ｍを用いて、Ｎ＝２^ｍで表せる場合、連続一致判定回路７０は、ｍ個の入力端を含む、第２ＡＮＤ回路としてのＡＮＤ回路を有して構成されていてもよい。

ＡＮＤ回路はデコーダに比べて簡素に構成できるため、デコーダの代わりにＡＮＤ回路を有する連続一致判定回路７０は、デコーダを有する連続一致判定回路７０よりも、小面積に構成することができる。また、Ｎ＝２^ｍが成立する場合、自然数Ｎは、ｍ個のフリップフロップ回路でカウント可能な最大値となるので、同じ面積のカウンタ６０がカウント可能な回数を最大化することができる。

上述した実施形態において、水平ホール素子を含む半導体装置を説明したが、センサ素子は、水平ホール素子又は磁気センサに限定されない。本実施形態において、センサ素子は、水平ホール素子に限定されず、例えばＸ方向等のＸＹ平面に対して平行方向の磁束密度Ｂに応じた信号Ｓ０１を出力する垂直ホール素子（縦型ホール素子）でもよい。また、センサ素子は、ホール素子に限定されず、例えば、磁気抵抗（ＭＲ）素子、磁気インピーダンス（ＭＩ）素子、フラックスゲート型センサ等のホール素子以外の磁気センサ素子を含んで構成されていてもよい。さらに、センサ素子は、例えば、温度、湿度、圧力、紫外線、可視光線、赤外線等の光、放射線等の磁気以外の物理量を検出可能な各種センサ素子でもよい。

これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体装置
２ 半導体基板
１０ センサ装置
２０ ホール素子（センサ素子）
３０ ２値化回路
４０ 判定回路（第１判定回路）
４０ａ 入力端
４０ｄ 出力端
４１ 第１フリップフロップ回路
４３ 第２フリップフロップ回路
５０ 判定回路（第２判定回路）
６０ カウンタ
６０１～６０３ Ｄ－ＦＦ回路（フリップフロップ回路）
７０ 連続一致判定回路（デコーダ、第２ＡＮＤ回路）
７０ａ 入力端
７０ｂ 出力端
８０ ＡＮＤ回路（第１ＡＮＤ回路）
８０ａ 第１入力端
８０ｂ 第２入力端
８０ｃ 出力端
９０ 出力レジスタ

Claims (7)

1. 物理量を複数回にわたり連続して検出したことをもって当該物理量の検出を判定するセンサ装置であって、
   前記物理量の検出結果を表す検出結果信号を出力するセンサ素子と、
   前記検出結果信号の信号レベルに応じて、前記物理量を検出した旨が今回とその直前回とで２回連続しているか否かを判定し、判定した結果に対応した信号レベルを含む初期化信号を出力する第１判定回路と、
   前記初期化信号が、前記物理量を検出した旨が前記２回連続していない旨を表す場合にはカウント数を初期化する一方、前記物理量を検出した旨が前記２回連続している旨を表す場合にはカウントを継続して設定された回数までカウント可能なカウンタを有し、前記カウンタのカウント数が設定された前記回数まで連続一致しているか否かに対応した信号レベルを含む出力ラッチ信号を出力する第２判定回路と、
   前記ラッチ信号の信号レベルの変化に応じて、出力端子へ供給する出力信号の信号レベルを切り替える出力レジスタと、
   を備えることを特徴とするセンサ装置。
2. 前記第１判定回路は、
   前記検出結果信号の信号レベルに応じて２値化された信号が供給される入力端と、
   前記初期化信号を出力する出力端と、
   前記第１判定回路の入力端と接続される第１入力端と、クロック信号が供給される第２入力端と、自己の第１入力端及び第２入力端に供給される信号の信号レベルに応じた信号レベルを含む信号を出力する出力端とを含む第１フリップフロップ回路と、
   前記第１フリップフロップ回路の前記出力端と接続される第１入力端と、クロック信号が供給される第２入力端と、自己の第１入力端及び第２入力端に供給される信号の信号レベルに応じた信号レベルを含む信号を出力する出力端とを含む第２フリップフロップ回路と、
   前記第１フリップフロップ回路の出力端及び前記２フリップフロップ回路の第１入力端と接続される第１入力端と、前記第２フリップフロップ回路の出力端と接続される第２入力端と、前記第１判定回路の出力端と接続される出力端とを含むＮＡＮＤ回路と、
   を有する請求項１に記載のセンサ装置。
3. 前記第２判定回路は、
   前記出力レジスタと接続される出力端子と、
   前記２回連続して一致している回数をカウントしたカウント数を表す信号を出力する出力端を含む前記カウンタと、
   前記カウンタの出力端と接続される入力端と、前記カウント数に基づいて設定された前記回数まで連続一致しているか否かの判定結果に対応した信号レベルを含む一致判定フラグ信号を出力する出力端とを含む連続一致判定回路と、
   クロック信号が供給される第１入力端と、前記連続一致判定回路の出力端と接続される第２入力端と、前記第２判定回路の出力端子と接続される出力端とを含み、供給される前記一致判定フラグ信号と前記クロック信号とをＡＮＤ演算した結果に対応した信号レベルを含む信号を前記出力ラッチ信号として前記出力端から前記第２判定回路の出力端子へ供給する第１ＡＮＤ回路と、
   を有する請求項１又は請求項２に記載のセンサ装置。
4. 前記連続一致判定回路は、前記一致判定フラグ信号の信号レベルと前記カウント数を表す信号から把握される前記カウント数とが対応付けられており、当該対応付けにしたがって前記カウント数に対応する信号レベルを含む前記ラッチ信号を出力するデコーダを有する請求項３に記載のセンサ装置。
5. 前記複数回が２以上の２の乗数回である場合、
   前記連続一致判定回路は、前記カウンタの出力端と接続され、前記カウンタのビット数と同数個の入力端と、各入力端に供給される信号をＡＮＤ演算して出力する出力端とを含む第２ＡＮＤ回路を有する請求項３に記載のセンサ装置。
6. 前記カウンタは、少なくともｋ個のフリップフロップ回路を有し、
   前記ｋが自然数、Ｎが前記複数回の回数を表す自然数である場合、
   前記ｋは、実数ｌｏｇ_２Ｎに対してｌｏｇ_２Ｎ以上の最小の整数を表す天井関数ｃｅｉｌｉｎｇ（ｌｏｇ_２Ｎ）を用いて、
   ｋ＝ｃｅｉｌｉｎｇ（ｌｏｇ_２Ｎ）
   で表される請求項１から５の何れか一項に記載のセンサ装置。
7. 請求項１から６の何れか一項に記載のセンサ装置が形成された半導体基板を備える半導体装置。

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