JP2023135280A - 半導体装置 - Google Patents

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Abstract

【課題】小型化が可能な半導体装置を提供する。【解決手段】半導体装置は、第１導電形の半導体基板と、前記半導体基板上に設けられ、第１デバイス部分を含む第１導電形の半導体層と、前記半導体基板と前記第１デバイス部分との間に設けられた第２導電形の埋込層と、下端が前記埋込層に接し、上端が前記半導体層の上面に達し、前記第１デバイス部分の第１方向側に配置され、前記第１方向の反対の第２方向側には配置されていない第２導電形のガード領域と、前記第１デバイス部分内に設けられた第２導電形の第１半導体領域と、を備える。【選択図】図１

Description

実施形態は、半導体装置に関する。
半導体装置において、電力制御回路等の大電流を扱う回路と信号処理回路等の小電流を扱う回路を混在させる場合がある。このような半導体装置においては、大電流回路において発生したノイズが小電流回路の動作に影響を及ぼすことがある。このため、大電流回路の周囲にガードリング領域を設けて、絶縁膜による分離やｐｎ分離により、周囲から電気的に分離する技術が提案されている。しかしながら、ガードリング領域を設けることにより、半導体装置の小型化を阻害してしまう。
特開２０２１－０７７７６１号公報
実施形態の目的は、小型化が可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の半導体基板と、前記半導体基板上に設けられ、第１デバイス部分を含む第１導電形の半導体層と、前記半導体基板と前記第１デバイス部分との間に設けられた第２導電形の埋込層と、下端が前記埋込層に接し、上端が前記半導体層の上面に達し、前記第１デバイス部分の第１方向側に配置され、前記第１方向の反対の第２方向側には配置されていない第２導電形のガード領域と、前記第１デバイス部分内に設けられた第２導電形の第１半導体領域と、を備える。
実施形態に係る半導体装置は、第１導電形の半導体基板と、前記半導体基板上に設けられ、相互に離隔した第１デバイス部分及び第２デバイス部分を含む第１導電形の半導体層と、前記半導体基板と前記第１デバイス部分との間に設けられた第２導電形の埋込層と、下端が前記埋込層に接し、上端が前記半導体層の上面に達し、前記第１デバイス部分から見て、前記第１デバイス部分から前記第２デバイス部分に向かう第１方向側に配置され、前記第１方向の反対の第２方向側には配置されていない第２導電形のガード領域と、前記第１デバイス部分内に設けられた第２導電形の第１半導体領域と、前記第２デバイス部分内に設けられた第２導電形の第２半導体領域と、を備える。
実施形態に係る半導体装置は、第１方向に平行な第１端面及び前記第１方向に直交する第２方向に平行な第２端面を含み第１導電形の半導体基板と、前記半導体基板上に設けられ、第１デバイス部分、並びに、前記第１デバイス部分から前記第１方向及び前記第２方向に離隔した第２デバイス部分を含む第１導電形の半導体層と、前記半導体基板と前記第１デバイス部分との間に設けられた第２導電形の埋込層と、下端が前記埋込層に接し、上端が前記半導体層の上面に達し、前記第１デバイス部分から見て、前記第１方向側及び前記第２方向側に配置され、前記第１方向の反対の第３方向側及び前記第２方向の反対の第４方向側には配置されていない第２導電形のガード領域と、前記第１デバイス部分内に設けられた第２導電形の第１半導体領域と、前記第２デバイス部分内に設けられた第２導電形の第２半導体領域と、を備える。
図１は、第１の実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すＡ－Ａ’線による断面図である。 図３は、第１の実施形態における第１デバイス部分及びガード領域を示す断面図である。 図４は、第１の実施形態における第２デバイス部分を示す断面図である。 図５は、第１の実施形態の第１の変形例に係る半導体装置を示す平面図である。 図６は、第１の実施形態の第２の変形例に係る半導体装置を示す平面図である。 図７は、第１の実施形態の第３の変形例に係る半導体装置を示す平面図である。 図８（ａ）は第２の実施形態に係る半導体装置を示す平面図であり、図８（ｂ）は図８（ａ）の領域Ｂを示す図である。 図９は、第２の実施形態の第１の変形例に係る半導体装置を示す平面図である。 図１０は、第２の実施形態の第２の変形例に係る半導体装置を示す平面図である。 図１１は、第３の実施形態に係る半導体装置を示す平面図である。
＜第１の実施形態＞
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
なお、各図は模式的なものであり、構成要素は適宜簡略化若しくは省略、又は誇張されている。また、図間において、構成要素の数及び寸法比は必ずしも一致していない。後述する他の図においても同様である。
先ず、本実施形態に係る半導体装置の構成を概略的に説明する。
図１及び図２に示すように、本実施形態に係る半導体装置１は、１つのチップに２種類の回路が混載された装置である。以下、この２種類の回路を、便宜上、「小電流回路」及び「大電流回路」という。小電流回路の少なくとも一部は後述する第１デバイス部分２０に形成されており、大電流回路の少なくとも一部は第２デバイス部分３０に形成されている。
半導体装置１においては、半導体基板１０が設けられている。半導体基板１０は例えば単結晶のシリコンからなり、その導電形は例えばｐ形である。半導体基板１０上には、半導体層１１が設けられている。半導体層１１は例えば、半導体基板１０の上面を起点としてエピタキシャル成長した単結晶のシリコンからなり、その導電形はｐ形である。
半導体層１１においては、第１デバイス部分２０と第２デバイス部分３０が設定されている。第１デバイス部分２０と第２デバイス部分３０は相互に離隔している。半導体層１１の第１デバイス部分２０と半導体基板１０との間、及び、第２デバイス部分３０と半導体基板１０との間には、導電側がｎ＋形の埋込層１２が設けられている。半導体層１１上には、層間絶縁膜５０が設けられている。なお、図１においては、層間絶縁膜５０は図示を省略している。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。半導体基板１０と半導体層１１との界面に平行な方向のうち、第１デバイス部分２０から第２デバイス部分３０に向かう方向を「－Ｘ方向」とし、その反対方向を「＋Ｘ方向」とする。また、半導体基板１０と半導体層１１との界面に平行な方向のうち、＋Ｘ方向に直交する一方向を「＋Ｙ方向」とし、その反対方向を「－Ｙ方向」とする。更に、半導体基板１０から半導体層１１に向かう方向を「＋Ｚ方向」とし、その反対方向を「－Ｚ方向」とする。なお、＋Ｚ方向を「上」ともいい、－Ｚ方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。また、＋Ｘ方向と－Ｘ方向を総称して単に「Ｘ方向」ともいう。Ｙ方向及びＺ方向についても同様である。
上方（＋Ｚ方向）から見て、第１デバイス部分２０及び第２デバイス部分３０の形状は、例えば、それぞれ矩形である。第１デバイス部分２０の一対の端面はＸ方向に平行であり、他の一対の端面はＹ方向に平行である。同様に、第２デバイス部分３０の一対の端面はＸ方向に平行であり、他の一対の端面はＹ方向に平行である。
第１デバイス部分２０においては、小電流を扱う小電流回路の一部が形成されている。小電流回路は、例えば、信号処理回路であり、例えばデジタル回路である。第１デバイス部分２０には、導電形がｎ形のディープｎウェル２１（第１半導体領域）が設けられている。
一方、第２デバイス部分３０においては、大電流を扱う大電流回路の一部が形成されている。大電流回路は、例えば、電流制御回路であり、例えばアナログ回路である。第２デバイス部分３０には、導電形がｎ形のｎウェル３１（第２半導体領域）が設けられている。また、層間絶縁膜５０上には、ソースパッド３２及びドレインパッド３３が相互に離隔して設けられている。ソースパッド３２及びドレインパッド３３は、例えば、モータ等の負荷又は電源供給線に接続されている。
後述するように、ソースパッド３２及びドレインパッド３３は、第２デバイス部分３０に形成された大電流回路の一部分に接続されている。なお、図１及び図２においては、ソースパッド３２及びドレインパッド３３が第２デバイス部分３０の直上域に配置された例を示しているが、これには限定されず、ソースパッド３２及びドレインパッド３３は例えば半導体装置１の上面の略全体に配置されていてもよい。
そして、第１デバイス部分２０から見て、－Ｘ方向側、＋Ｙ方向側、及び、－Ｙ方向側には、導電形がｎ形のガード領域４０が設けられている。すなわち、上方から見て、ガード領域４０の形状は第１デバイス部分２０の三方を囲むＣ字状である。ガード領域４０の下端は埋込層１２に接している。ガード領域４０の上端は半導体層１１の上面に達している。
埋込層１２、ガード領域４０及び層間絶縁膜５０により、第１デバイス部分２０は＋Ｘ方向を除く５方向において、周囲から電気的に区画されている。一方、第１デバイス部分２０の＋Ｘ方向には、ガード領域４０は配置されていない。このため、第１デバイス部分２０は＋Ｘ方向において、半導体層１１における第１デバイス部分２０を除く部分と電気的に連続している。
また、第２デバイス部分３０から見て、＋Ｘ方向側、－Ｘ方向側、＋Ｙ方向側、及び、－Ｙ方向側には、ｎ形のガード領域４０が設けられている。すなわち、上方から見て、ガード領域４０の形状は第２デバイス部分３０を囲む枠状である。ガード領域４０の下端は埋込層１２に接している。ガード領域４０の上端は半導体層１１の上面に達している。埋込層１２、ガード領域４０及び層間絶縁膜５０により、第２デバイス部分３０は全ての方向において、周囲から電気的に区画されている。
次に、第１デバイス部分２０及びガード領域４０の詳細な構成例を説明する。
図３は、本実施形態における第１デバイス部分及びガード領域を示す断面図である。
なお、以下に説明する第１デバイス部分２０及びガード領域４０の構成は一例であり、この例には限定されない。後述する第２デバイス部分３０の構成についても同様である。
図３に示すように、半導体層１１の第１デバイス部分２０においては、導電形がｐ形のディープｐウェル２２が設けられている。ディープｐウェル２２の不純物濃度は半導体層１１の不純物濃度よりも高い。なお、本明細書において、「不純物濃度」とは半導体の導電特性に影響を及ぼす不純物の濃度をいい、ある領域にアクセプタとなる不純物とドナーとなる不純物の双方が含まれている場合には、相殺分を除いた実効的な濃度をいう。
ディープｐウェル２２上には、上述のディープｎウェル２１が配置されている。ディープｎウェル２１の上部の中央部分には、導電形がｐ形のｐウェル２３が設けられている。ｐウェル２３の不純物濃度は半導体層１１の不純物濃度よりも高く、ディープｐウェル２２の不純物濃度よりも低い。ｐウェル２３の上層部分の一部には、導電形がｎ＋形のソース領域２４ｓ及びドレイン領域２４ｄが相互に離隔して設けられている。ソース領域２４ｓ及びドレイン領域２４ｄの不純物濃度は、ディープｎウェル２１の不純物濃度よりも高い。ｐウェル２３の上層部分の他の一部には、導電形がｐ＋形のコンタクト領域２５が設けられている。コンタクト領域２５の不純物濃度はｐウェル２３の不純物濃度よりも高い。
ディープｎウェル２１の上部におけるｐウェル２３の周囲には、導電形がｎ形のｎウェル２６が設けられている。ｎウェル２６の不純物濃度はディープｎウェル２１の不純物濃度よりも高い。ｎウェル２６の上層部分の一部には、導電形がｎ＋形のコンタクト領域２７が設けられている。コンタクト領域２７の不純物濃度はｎウェル２６の不純物濃度よりも高い。
半導体層１１の上部におけるディープｎウェル２１の周囲には、導電形がｐ形のｐウェル２８が設けられている。ｐウェル２８の不純物濃度は半導体層１１の不純物濃度よりも高く、ディープｐウェル２２の不純物濃度よりも低い。ｐウェル２８の上層部分の一部には、導電形がｐ＋形のコンタクト領域２９が設けられている。コンタクト領域２９の不純物濃度はｐウェル２８の不純物濃度よりも高い。
ｐウェル２３上であって、ソース領域２４ｓとドレイン領域２４ｄとの間のチャネル領域の直上域には、ゲート絶縁膜５１が設けられている。ゲート絶縁膜５１は、例えば、シリコン酸化物により形成されている。ゲート絶縁膜５１上にはゲート電極５２が設けられている。ゲート絶縁膜５１及びゲート電極５２は、層間絶縁膜５０内に配置されている。
第１デバイス部分２０においては、ソース領域２４ｓ、ドレイン領域２４ｄ、ｐウェル２３、ゲート絶縁膜５１及びゲート電極５２により、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が形成されている。図３においては、図を簡略化するために、ＭＯＳＦＥＴを１つのみ示したが、第１デバイス部分２０には、このようなＭＯＳＦＥＴが多数設けられていてもよい。
ガード領域４０においては、下から上に向かって、導電形がｎ＋形のガードリング層４１、導電形がｎ形のｎウェル４２、導電形がｎ＋形のコンタクト領域４３がこの順に設けられている。ガードリング層４１の下端は、埋込層１２における－Ｘ方向側の端部、＋Ｙ方向側の端部、－Ｙ方向側の端部に接している。ｎウェル４２の下端はガードリング層４１の上端に接している。コンタクト領域４３はｎウェル４２の上端に接している。これにより、ガードリング層４１、ｎウェル４２及びコンタクト領域４３からなるｎ形のガード領域４０は、ｐ形の半導体層１１をＺ方向に貫通している。すなわち、ガード領域４０の下端は埋込層１２に接しており、上端は半導体層１１の上面に達している。
半導体層１１の上部のうち、ソース領域２４ｓ、ドレイン領域２４ｄ、ソース領域２４ｓとドレイン領域２４ｄとの間のチャネル領域、コンタクト領域２５、コンタクト領域２７、コンタクト領域２９及びコンタクト領域４３を除く領域には、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）５３が設けられている。ＳＴＩ５３は例えばシリコン酸化物からなる。ＳＴＩ５３は層間絶縁膜５０の下方に配置されている。
層間絶縁膜５０内には、複数のコンタクト５４と、複数の配線５５が設けられている。ゲート電極５２、ソース領域２４ｓ、ドレイン領域２４ｄ、コンタクト領域２５、コンタクト領域２７、コンタクト領域２９、コンタクト領域４３は、それぞれ、コンタクト５４を介して配線５５に接続されている。
次に、第２デバイス部分３０の詳細な構成例を説明する。
図４は、本実施形態における第２デバイス部分を示す断面図である。
図４に示すように、半導体層１１の第２デバイス部分３０においては、導電形がｐ形のディープｐウェル３４が設けられている。ディープｐウェル３４の不純物濃度は半導体層１１の不純物濃度よりも高い。ディープｐウェル３４上には、上述のｎウェル３１が配置されている。ｎウェル３１はディープｐウェル３４から半導体層１１を介して離隔している。ｎウェル３１の上部の中央部分には、導電形がｎ＋形のドレイン領域３５が設けられている。ドレイン領域３５の不純物濃度は、ｎウェル３１の不純物濃度よりも高い。
半導体層１１の上部におけるｎウェル３１の周囲には、ｎウェル３１から離隔して、導電形がｐ形のｐウェル３６が設けられている。ｐウェル３６の不純物濃度は半導体層１１の不純物濃度よりも高い。ｐウェル３６の上層部分の一部には、導電形がｎ＋形のソース領域３７及び導電形がｐ＋形のコンタクト領域３８が設けられている。コンタクト領域３８の不純物濃度はｐウェル３６の不純物濃度よりも高い。ソース領域３７及びコンタクト領域３８は、ドレイン領域３５を挟む位置に一対又は複数対設けられている。
ｐウェル３６におけるソース領域３７と半導体層１１との間の部分上、半導体層１１におけるｐウェル３６とｎウェル３１との間のチャネル領域上、及び、ｎウェル３１におけるｐウェル３６側の部分上には、ゲート絶縁膜５６が設けられている。上方から見て、ゲート絶縁膜５６とドレイン領域３５との間には、ステップ絶縁膜５７が設けられている。ステップ絶縁膜５７はｎウェル３１上に配置され、ゲート絶縁膜５６と接している。ステップ絶縁膜５７はゲート絶縁膜５６よりも厚い。ゲート絶縁膜５６及びステップ絶縁膜５７は、例えば、シリコン酸化物により形成されている。ゲート絶縁膜５６上及びステップ絶縁膜５７上には、ゲート電極５８が設けられている。ゲート絶縁膜５６、ステップ絶縁膜５７及びゲート電極５８は、層間絶縁膜５０内に配置されている。
ゲート電極５８、ソース領域３７及びコンタクト領域３８、ドレイン領域３５は、それぞれ、コンタクト５４を介して配線５５に接続されている。ソース領域３７は、あるコンタクト５４及び配線５５を介して、ソースパッド３２（図１及び図２参照）に接続されている。ドレイン領域３５は、他のコンタクト５４及び配線５５を介して、ドレインパッド３３（図１及び図２参照）に接続されている。
第２デバイス部分３０においては、ソース領域３７、ｐウェル３６、半導体層１１におけるｐウェル３６とｎウェル３１との間のチャネル領域、ｎウェル３１、ドレイン領域３５、ゲート絶縁膜５６、ステップ絶縁膜５７及びゲート電極５８により、ＬＤＭＯＳ（Laterally Double-Diffused MOSFET：横型二重拡散ＭＯＳＦＥＴ）が形成されている。図４においては、図を簡略化するために、ＬＤＭＯＳを１対のみ示したが、第２デバイス部分３０には、このようなＬＤＭＯＳが複数対設けられていてもよい。
半導体基板１０と第２デバイス部分３０の間にも、導電側がｎ＋形の埋込層１２が設けられている。また、上方から見て第２デバイス部分３０を囲むように、ガード領域４０が設けられている。ガード領域４０の断面構造は上述のとおりである。なお、第２デバイス部分３０の周囲には、埋込層１２及びガード領域４０が設けられていなくてもよい。
次に、本実施形態に係る半導体装置の動作について説明する。
半導体装置１においては、コンタクト領域４３を介してガード領域４０及び埋込層１２に基準電位を印加する。基準電位は例えば接地電位とする。この状態で、第１デバイス部分２０及び第２デバイス部分３０を駆動する。
例えば、図３に示すように、第１デバイス部分２０においては、ソース領域２４ｓに第１ソース電位、例えば、接地電位を印加し、ドレイン領域２４ｄに第１ソース電位よりも高い第１ドレイン電位を印加する。この状態で、ゲート電極５２に第１ゲート電位を印加することにより、ＭＯＳＦＥＴのオン／オフを切り替える。
また、図４に示すように、第２デバイス部分３０においては、ソース領域３７に第２ソース電位、例えば接地電位を印加し、ドレイン領域３５に第２ソース電位よりも高い第２ドレイン電位を印加する。例えば、第２ドレイン電位は第１ドレイン電位よりも高い。この状態で、ゲート電極５８に第２ゲート電位を印加することにより、ＬＤＭＯＳのオン／オフを切り替える。
第２デバイス部分３０のドレイン領域３５には、ネガティブキャリアが注入される場合がある。ネガティブキャリアは、例えば、電源出力の降圧回路、又は、Ｈブリッジ出力の貫通防止期間において、ドレイン領域３５に注入される。例えば、ドレインパッド３３がモータ等の負荷に接続されている場合に、第２デバイス部分３０のＬＤＭＯＳをターンオフすると、ドレインパッド３３、配線５５及びコンタクト５４を介して、ドレイン領域３５にネガティブキャリアが注入される場合がある。
ドレイン領域３５にネガティブキャリアが注入されると、ドレイン領域３５の電位はソース電位（例えば、接地電位）よりも低くなる。この場合、ｐ形の半導体層１１とｎウェル３１からなる寄生ダイオードに順方向電圧が印加され、導通する。このため、コンタクト領域３８、ｐウェル３６、半導体層１１、ｎウェル３１、ドレイン領域３５の順に電流が流れる。これにより、半導体層１１の電位が降下し、半導体基板１０に電子電流が流れる。この電子電流がノイズとして第１デバイス部分２０に到達すると、第１デバイス部分２０の動作が影響を受ける。
上述の如く、第２デバイス部分３０流れる電流は第１デバイス部分２０を流れる電流よりも大きい。このため、駆動に伴って放出するノイズは、第１デバイス部分２０よりも第２デバイス部分３０の方が大きい。一方、外部から流入するノイズの影響は、第２デバイス部分３０よりも第１デバイス部分２０の方が大きい。このため、第１デバイス部分２０と第２デバイス部分３０を同時に駆動させると、第２デバイス部分３０は加害回路（Aggressor）になりやすく、第１デバイス部分２０は被害回路（Victim）になりやすい。
本実施形態においては、第１デバイス部分２０の下面をｎ＋形の埋込層１２によって覆い、第１デバイス部分２０から見て第２デバイス部分３０が位置する－Ｘ方向側の端面と、－Ｘ方向と直交する＋Ｙ方向側及び－Ｙ方向側の端面をガード領域４０によって覆っているため、第２デバイス部分３０から伝播する電子電流がガード領域４０によって外部に吸い出され、ノイズを軽減できる。
また、本実施形態においては、第１デバイス部分２０から見て第２デバイス部分３０の反対側にあたる＋Ｘ方向側にはガード領域４０を設けていない。これにより、第１デバイス部分２０の＋Ｘ方向側にガード領域４０を設ける場合と比較して、ガード領域４０の厚さの分だけ、半導体装置１を小型化することができる。
なお、第１デバイス部分２０の＋Ｘ方向側にガード領域４０を設けないことにより、第２デバイス部分３０から放射されたノイズが、第１デバイス部分２０に＋Ｘ方向側から流入する可能性がある。しかしながら、このノイズは埋込層１２又はガード領域４０を回り込んで流入するため、第２デバイス部分３０からの経路長が長く、十分に減衰する。このため、第１デバイス部分２０の動作に及ぼす影響は小さい。
次に、本実施形態の効果について説明する。
本実施形態によれば、第１デバイス部分２０の下面を埋込層１２によって覆い、三方の端面をガード領域４０によって覆っているため、第２デバイス部分３０において発生したノイズが第１デバイス部分２０の動作に及ぼす影響を抑制できる。この結果、第１デバイス部分２０と第２デバイス部分３０との距離を短縮し、半導体装置１の小型化を図ることができる。また、第１デバイス部分２０の＋Ｘ方向側にガード領域４０を設けないことにより、ノイズの影響を抑えつつ、半導体装置１の小型化を図ることができる。
＜第１の実施形態の第１の変形例＞
次に、第１の実施形態の第１の変形例について説明する。
図５は、本変形例に係る半導体装置を示す平面図である。
なお、図５においては、層間絶縁膜５０、ソースパッド３２及びドレインパッド３３は図示が省略されている。後述する図６～図１０についても同様である。
図５に示すように、本変形例に係る半導体装置１ａにおいては、第１の実施形態と同様に、第２デバイス部分３０は、第１デバイス部分２０から見て－Ｘ方向に位置する。そして、ガード領域４０は、第１デバイス部分２０から見て、－Ｘ方向側の全体、＋Ｙ方向側に位置する領域のうち－Ｘ方向側の一部、及び、－Ｙ方向側に位置する領域のうち－Ｘ方向側の一部に配置されている。一方、ガード領域４０は、第１デバイス部分２０から見て、＋Ｘ方向側の全体、＋Ｙ方向側に位置する領域のうち＋Ｘ方向側の一部、及び、－Ｙ方向側に位置する領域のうち＋Ｘ方向側の一部には配置されていない。第１デバイス部分２０及び第２デバイス部分３０の構成は、第１の実施形態と同様である。
本変形例によれば、第１の実施形態と比較してガード領域４０のＸ方向の長さを短くすることにより、半導体装置のより一層の小型化を図ることができる。本変形例において第１デバイス部分２０が受けるノイズの影響が第１の実施形態よりも小さい場合には、本変形例によっても、十分にノイズの影響を抑制できる。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第１の実施形態の第２の変形例＞
次に、第１の実施形態の第２の変形例について説明する。
図６は、本変形例に係る半導体装置を示す平面図である。
図６に示すように、本変形例に係る半導体装置１ｂにおいても、第１の実施形態と同様に、第２デバイス部分３０は、第１デバイス部分２０から見て－Ｘ方向に位置する。そして、ガード領域４０は、第１デバイス部分２０から見て、－Ｘ方向側の全体に配置されている。一方、ガード領域４０は、第１デバイス部分２０から見て、＋Ｘ方向側の全体、＋Ｙ方向側の全体、及び、－Ｙ方向側の全体には配置されていない。すなわち、上方から見て、ガード領域４０の形状はＹ方向に延びる帯状である。
本変形例によれば、第１デバイス部分２０の＋Ｙ方向側及び－Ｙ方向側にガード領域４０を設けていないため、第１の実施形態と比較して、半導体装置１ｂをＹ方向において小型化することができる。これにより、半導体装置のより一層の小型化を図ることができる。本変形例が第１の変形例と比較して、第１デバイス部分２０が第２デバイス部分３０から放射されるノイズの影響を受けにくい場合には、本変形例によっても、十分にノイズの影響を軽減することができる。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第１の実施形態の第３の変形例＞
次に、第１の実施形態の第３の変形例について説明する。
図７は、本変形例に係る半導体装置を示す平面図である。
図７に示すように、本変形例に係る半導体装置１ｃにおいては、第１の実施形態とは異なり、第２デバイス部分３０は、第１デバイス部分２０から見て－Ｘ方向及び＋Ｙ方向に離隔している。そして、ガード領域４０は、第１デバイス部分２０から見て、－Ｘ方向側の全体及び＋Ｙ方向側の全体に配置されている。一方、ガード領域４０は、第１デバイス部分２０から見て、＋Ｘ方向側の全体、及び、－Ｙ方向側の全体には配置されていない。すなわち、上方から見て、ガード領域４０の形状はＬ字形である。
本変形例によれば、第１デバイス部分２０から見て－Ｘ方向且つ＋Ｙ方向に離隔して第２デバイス部分３０が配置されている場合に、第１デバイス部分２０の－Ｘ方向側及び＋Ｙ方向側にガード領域４０を設けることにより、第２デバイス部分３０から放射されるノイズを効果的に遮断することができる。一方、第１デバイス部分２０の＋Ｘ方向側及び－Ｙ方向側にガード領域４０を設けないことにより、Ｘ方向及びＹ方向の双方において半導体装置の小型化を図ることができる。本変形例における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第２の実施形態＞
次に、第２の実施形態について説明する。
図８（ａ）は本実施形態に係る半導体装置を示す平面図であり、図８（ｂ）は図８（ａ）の領域Ｂを示す図である。
図８（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置２の形状はチップ状であり、上方から見て矩形である。したがって、上方から見て、半導体基板１０及び半導体層１１の形状も矩形である。半導体装置２は、上面及び下面に加えて、４つの端面６１～６４を有する。＋Ｘ方向に面した端面６１及び－Ｘ方向に面した端面６２はＹＺ平面に平行であり、＋Ｙ方向に面した端面６３及び－Ｙ方向に面した端面６４はＸＺ平面に平行である。
上方から見て、半導体装置２の周辺部分は、端部領域７０となっている。端部領域７０は、ウェーハをダイシングする前はスクライブライン領域であった領域であり、半導体装置２の機能を担う素子は設けられていない。
第１の実施形態と同様に、第１デバイス部分２０の－Ｘ方向側、＋Ｙ方向側及び－Ｙ方向側の三方にはガード領域４０が設けられている。第１デバイス部分２０の＋Ｘ方向側には、ガード領域４０は設けられていない。また、第１デバイス部分２０の下方（－Ｚ方向）側には埋込層１２が設けられている。
一方、本実施形態においては、第１の実施形態とは異なり、第１デバイス部分２０の＋Ｘ方向側の端面２０Ｘは、端部領域７０に接しており、端部領域７０を介して端面６１に対向している。換言すれば、第１デバイス部分２０は半導体装置２の＋Ｘ方向側の端部に配置されている。
本実施形態によれば、第１デバイス部分２０の＋Ｘ方向側の端面２０Ｘが端部領域７０を介して半導体装置２の端面６１に対向しているため、ノイズの伝播経路が制約される。これにより、＋Ｘ方向側から第１デバイス部分２０へのノイズの流入を抑制できる。この結果、本実施形態によれば、第１の実施形態と比較して、第２デバイス部分３０から放射されたノイズが第１デバイス部分２０に流入することをより効果的に抑制でき、半導体装置のより一層の小型化を図ることができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第２の実施形態の第１の変形例＞
次に、第２の実施形態の第１の変形例について説明する。
図９は、本変形例に係る半導体装置を示す平面図である。
図９に示すように、本変形例に係る半導体装置２ａおいては、第１デバイス部分２０の－Ｘ方向側及び＋Ｙ方向側にガード領域４０が設けられており、第１デバイス部分２０の＋Ｘ方向側及び－Ｙ方向側にはガード領域４０は設けられていない。すなわち、上方から見て、第１デバイス部分２０の周囲に設けられたガード領域４０の形状はＬ字状である。
そして、第１デバイス部分２０の－Ｙ方向側の端面２０Ｙ、及び、第２デバイス部分３０の－Ｙ方向側の端面３０Ｙは端部領域７０に接しており、端部領域７０を介して半導体装置２の端面６４に対向している。一方、第１デバイス部分２０の＋ＸＹ方向側の端面２０Ｘは端部領域７０から離れている。
また、第２デバイス部分３０の－Ｘ方向側、＋Ｘ方向側、及び、＋Ｙ方向側にもガード領域４０が設けられている。第２デバイス部分３０の－Ｙ方向側にはガード領域４０は設けられていない。すなわち、第２デバイス部分３０の周囲に設けられたガード領域４０の形状はＣ字状である。
本変形例によれば、第１デバイス部分２０の－Ｙ方向側、及び、第２デバイス部分３０の－Ｙ方向側には、端部領域７０しか存在しておらず、ノイズの伝播経路が制約されている。このため、第１デバイス部分２０の－Ｙ方向側にガード領域４０を設けなくても、第２デバイス部分３０から第１デバイス部分２０に至るノイズの伝播を抑制することができる。そして、第１デバイス部分２０の－Ｙ方向側にガード領域４０を設けないことにより、半導体装置をより一層小型化することができる。本実施形態における上記以外の構成、動作及び効果は、第２の実施形態と同様である。
＜第２の実施形態の第２の変形例＞
次に、第２の実施形態の第２の変形例について説明する。
図１０は本変形例に係る半導体装置を示す平面図である。
図１０に示すように、本変形例に係る半導体装置２ｂおいても、第２の実施形態の第１の変形例に係る半導体装置２ａ（図９参照）と同様に、第１デバイス部分２０の－Ｘ方向側及び＋Ｙ方向側にガード領域４０が設けられており、第１デバイス部分２０の＋Ｘ方向側及び－Ｙ方向側にはガード領域４０は設けられていない。なお、第２デバイス部分３０の周囲のガード領域４０の形状は、第２の実施形態の第１の変形例と同様である。
そして、第１デバイス部分２０の－Ｙ方向側の端面２０Ｙ、及び、第２デバイス部分３０の－Ｙ方向側の端面３０Ｙは端部領域７０に接しており、端部領域７０を介して半導体装置２の端面６４に対向している。また、第１デバイス部分２０の＋Ｘ方向側の端面２０Ｘも端部領域７０に接しており、端部領域７０を介して半導体装置２の端面６１に対向している。すなわち、本変形例においては、第１デバイス部分２０は－Ｙ方向側の端面２０Ｙ及び＋Ｘ方向側の端面２０Ｘにおいて、半導体装置２の端面６４及び端面６１にそれぞれ対向している。換言すれば、第１デバイス部分２０は、半導体装置２の＋Ｘ方向側且つ－Ｙ方向側の角部に配置されている。
本変形例によれば、第１デバイス部分２０の－Ｙ方向側、及び、第２デバイス部分３０の－Ｙ方向側には、端部領域７０しか存在しておらず、ノイズの伝播経路が制約されている。また、第１デバイス部分２０の＋Ｘ方向側にも端部領域７０しか存在しておらず、ノイズの伝播経路が制約されている。このため、第１デバイス部分２０の－Ｙ方向側及び＋Ｘ方向側にガード領域４０を設けなくても、第２デバイス部分３０から第１デバイス部分２０に至るノイズの伝播を抑制することができる。この結果、半導体装置２ｂをより一層小型化することができる。本実施形態における上記以外の構成、動作及び効果は、第２の実施形態と同様である。
＜第３の実施形態＞
次に、第３の実施形態について説明する。
図１１は本実施形態に係る半導体装置を示す平面図である。
図１１に示すように、本実施形態に係る半導体装置３においては、複数の第１デバイス部分２０と１つの第２デバイス部分３０が設けられている。そして、各第１デバイス部分２０について、第２デバイス部分３０との位置関係に応じてガード領域４０の配置が決定されている。
具体的には、上方から見て半導体装置３の中央付近に１つの第２デバイス部分３０が配置されており、その周囲に複数の第１デバイス部分２０が配置されている。そして、第２デバイス部分３０に近い位置に配置された第１デバイス部分２０ａについては、第１の実施形態（図１参照）において説明したように、第１デバイス部分２０ａから見て第２デバイス部分３０の反対側にはガード領域４０が配置されておらず、それ以外の三方向側にガード領域４０が配置されている。
また、第２デバイス部分３０から中程度の距離に配置された第１デバイス部分２０ｂについては、第１の実施形態の第１の変形例（図５参照）において説明したように、第１デバイス部分２０ｂから見て第２デバイス部分３０に対向する側の全体と、両側方の領域における第２デバイス部分３０側の部分のみにガード領域４０が配置されている。
さらに、第２デバイス部分３０から遠い位置に配置された第１デバイス部分２０ｃに対しては、第１の実施形態の第２の変形例（図６参照）において説明したように、第１デバイス部分２０ｃから見て第２デバイス部分３０に対向する側のみにガード領域４０が配置されている。
さらにまた、第２デバイス部分３０に対して対角の位置に配置された第１デバイス部分２０ｄに対しては、第１の実施形態の第３の変形例（図７参照）において示したように、第１デバイス部分２０ｄから見て第２デバイス部分３０に対向する２つの端面上のみにガード領域４０が配置されている。
さらにまた、チップの端部領域７０に接する第１デバイス部分２０ｅについては、第２の実施形態（図８（ａ）及び（ｂ）参照）及びその変形例（図９及び図１０参照）において説明したように、第１デバイス部分２０ｅとチップの端面との間にはガード領域４０が配置されていない。
このように、各第１デバイス部分２０と第２デバイス部分３０との位置関係に応じてガード領域４０を配置することにより、ノイズの伝播経路の実効的な距離を所定距離以上とし、第１デバイス部分２０に及ぼす影響の抑制と半導体装置３の小型化の両立を図ることができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
なお、半導体装置には複数の第２デバイス部分３０を設けてもよい。また、複数の第１デバイス部分２０に対して、１つのガード領域４０を設けてもよい。この場合において、１つのガード領域４０に対応する複数の第１デバイス部分２０については、共通の埋込層１２を設けてもよく、第１デバイス部分２０毎に埋込層１２を設けてもよい。第１デバイス部分２０毎に埋込層１２を設けることにより、第１デバイス部分２０毎に基準電位を異ならせることができる。
以上説明した実施形態によれば、小型化が可能な半導体装置を実現することができる。
以上、本発明のいくつかの実施形態及びその変形例を説明したが、これらの実施形態及びその変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態及びその変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、上述の実施形態及び変形例は、相互に組み合わせて実施してもよい。
１、１ａ、１ｂ、１ｃ、２、２ａ、２ｂ、３：半導体装置
１０：半導体基板
１１：半導体層
１２：埋込層
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ：第１デバイス部分
２０Ｘ、２０Ｙ：端面
２１：ディープｎウェル（第１半導体領域）
２２：ディープｐウェル
２３：ｐウェル
２４ｄ：ドレイン領域
２４ｓ：ソース領域
２５：コンタクト領域
２６：ｎウェル
２７：コンタクト領域
２８：ｐウェル
２９：コンタクト領域
３０：第２デバイス部分
３０Ｙ：端面
３１：ｎウェル（第２半導体領域）
３２：ソースパッド
３３：ドレインパッド
３４：ディープｐウェル
３５：ドレイン領域
３６：ｐウェル
３７：ソース領域
３８：コンタクト領域
４０：ガード領域
４１：ガードリング層
４２：ｎウェル
４３：コンタクト領域
５０：層間絶縁膜
５１：ゲート絶縁膜
５２：ゲート電極
５３：ＳＴＩ
５４：コンタクト
５５：配線
５６：ゲート絶縁膜
５７：ステップ絶縁膜
５８：ゲート電極
６１、６２、６３、６４：端面
７０：端部領域

Claims (23)

  1. 第１導電形の半導体基板と、
    前記半導体基板上に設けられ、第１デバイス部分を含む第１導電形の半導体層と、
    前記半導体基板と前記第１デバイス部分との間に設けられた第２導電形の埋込層と、
    下端が前記埋込層に接し、上端が前記半導体層の上面に達し、前記第１デバイス部分の第１方向側に配置され、前記第１方向の反対の第２方向側には配置されていない第２導電形のガード領域と、
    前記第１デバイス部分内に設けられた第２導電形の第１半導体領域と、
    を備えた半導体装置。
  2. 前記ガード領域は、前記第１デバイス部分の前記第１方向と直交する第３方向側、及び、前記第３方向の反対の第４方向側に配置された請求項１に記載の半導体装置。
  3. 前記ガード領域は、前記第１デバイス部分の前記第１方向と直交する第３方向側に位置する領域のうち前記第１方向側の一部、及び、前記第３方向の反対の第４方向側に位置する領域のうち前記第１方向側の一部に配置され、前記第１デバイス部分の前記第３方向側に位置する領域のうち前記第２方向側の一部、及び、前記第４方向側に位置する領域のうち前記第２方向側の一部には配置されていない請求項１に記載の半導体装置。
  4. 前記ガード領域は、前記第１デバイス部分の前記第１方向と直交する第３方向側に配置され、前記第３方向の反対の第４方向側には配置されていない請求項１に記載の半導体装置。
  5. 前記ガード領域は、前記第１デバイス部分の前記第１方向と直交する第３方向側、及び、前記第３方向の反対の第４方向側には配置されていない請求項１に記載の半導体装置。
  6. 上方から見た形状は矩形であり、
    前記第１方向と平行な第１端面、及び、前記第１端面と直交する第２端面を有し、
    前記第１デバイス部分の前記第２方向側の端面は端部領域を介して前記第２端面と対向している請求項１～５のいずれか１つに記載の半導体装置。
  7. 上方から見た形状は矩形であり、
    前記第１方向と平行な第１端面、及び、前記第１端面と直交する第２端面を有し、
    前記第１デバイス部分の前記第２方向側の端面は前記第２端面と対向しており、
    前記第１デバイス部分の前記第４方向側の端面は前記第１端面と対向している請求項４に記載の半導体装置。
  8. 前記第１デバイス部分内に設けられた第２導電形の第１ソース領域と、
    前記第１半導体領域内に設けられた第２導電形の第１ドレイン領域と、
    前記第１デバイス部分上に設けられた第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
    をさらに備えた請求項１～７のいずれか１つに記載の半導体装置。
  9. 第２導電側の第２半導体領域をさらに備え、
    前記半導体層は前記第１デバイス部分から前記第１方向に離隔した第２デバイス部分をさらに含み、
    前記第２半導体領域は前記第２デバイス部分内に設けられ、
    前記ガード領域の少なくとも一部は、前記第１デバイス部分と前記第２デバイス部分との間に配置された請求項１～８のいずれか１つに記載の半導体装置。
  10. 前記第２半導体領域に流れる電流は、前記第１半導体領域に流れる電流よりも大きい請求項９に記載の半導体装置。
  11. 第１導電形の半導体基板と、
    前記半導体基板上に設けられ、相互に離隔した第１デバイス部分及び第２デバイス部分を含む第１導電形の半導体層と、
    前記半導体基板と前記第１デバイス部分との間に設けられた第２導電形の埋込層と、
    下端が前記埋込層に接し、上端が前記半導体層の上面に達し、前記第１デバイス部分から見て、前記第１デバイス部分から前記第２デバイス部分に向かう第１方向側に配置され、前記第１方向の反対の第２方向側には配置されていない第２導電形のガード領域と、
    前記第１デバイス部分内に設けられた第２導電形の第１半導体領域と、
    前記第２デバイス部分内に設けられた第２導電形の第２半導体領域と、
    を備えた半導体装置。
  12. 前記ガード領域は、前記第１デバイス部分から見て、前記第１方向と直交する第３方向側、及び、前記第３方向の反対の第４方向側に配置された請求項１１に記載の半導体装置。
  13. 前記ガード領域は、前記第１デバイス部分から見て、前記第１方向と直交する第３方向側に位置する領域のうち前記第１方向側の一部、及び、前記第３方向の反対の第４方向側に位置する領域のうち前記第１方向側の一部に配置され、前記第１デバイス部分の前記第３方向側に位置する領域のうち前記第２方向側の一部、及び、前記第４方向側に位置する領域のうち前記第２方向側の一部には配置されていない請求項１１に記載の半導体装置。
  14. 前記ガード領域は、前記第１デバイス部分から見て、前記第１方向と直交する第３方向側に配置され、前記第３方向の反対の第４方向側には配置されていない請求項１１に記載の半導体装置。
  15. 前記ガード領域は、前記第１デバイス部分から見て、前記第１方向と直交する第３方向側、及び、前記第３方向の反対の第４方向側には配置されていない請求項１１に記載の半導体装置。
  16. 上方から見た形状は矩形であり、
    前記第１方向と平行な第１端面、及び、前記第１端面と直交する第２端面を有し、
    前記第１デバイス部分の前記第２方向側の端面は前記第２端面と対向している請求項１１～１５のいずれか１つに記載の半導体装置。
  17. 上方から見た形状は矩形であり、
    前記第１方向と平行な第１端面、及び、前記第１端面と直交する第２端面を有し、
    前記第１デバイス部分の前記第２方向側の端面は前記第２端面に対向しており、
    前記第１デバイス部分の前記第４方向側の端面は前記第１端面に対向している請求項１４に記載の半導体装置。
  18. 前記第１デバイス部分内に設けられた第２導電形の第１ソース領域と、
    前記第１半導体領域内に設けられた第２導電形の第１ドレイン領域と、
    前記第１デバイス部分上に設けられた第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
    前記第２デバイス部分内に設けられた第２導電形の第２ソース領域と、
    前記第２半導体領域内に設けられた第２導電形の第２ドレイン領域と、
    前記第２デバイス部分上に設けられた第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
    をさらに備えた請求項１１～１７のいずれか１つに記載の半導体装置。
  19. 前記半導体層上に設けられ、前記第２ソース領域に接続されたソースパッドと、
    前記半導体層上に設けられ、前記第２ドレイン領域に接続されたドレインパッドと、
    をさらに備えた請求項１８に記載の半導体装置。
  20. 第１方向に平行な第１端面及び前記第１方向に直交する第２方向に平行な第２端面を含み第１導電形の半導体基板と、
    前記半導体基板上に設けられ、第１デバイス部分、並びに、前記第１デバイス部分から前記第１方向及び前記第２方向に離隔した第２デバイス部分を含む第１導電形の半導体層と、
    前記半導体基板と前記第１デバイス部分との間に設けられた第２導電形の埋込層と、
    下端が前記埋込層に接し、上端が前記半導体層の上面に達し、前記第１デバイス部分から見て、前記第１方向側及び前記第２方向側に配置され、前記第１方向の反対の第３方向側及び前記第２方向の反対の第４方向側には配置されていない第２導電形のガード領域と、
    前記第１デバイス部分内に設けられた第２導電形の第１半導体領域と、
    前記第２デバイス部分内に設けられた第２導電形の第２半導体領域と、
    を備えた半導体装置。
  21. 前記第１デバイス部分の前記第３方向側の端面は前記第２端面に対向している請求項２０に記載の半導体装置。
  22. 前記第１デバイス部分の前記第４方向側の端面は前記第１端面に対向している請求項２０または２１に記載の半導体装置。
  23. 前記第２デバイス部分の前記第４方向側の端面は前記第１端面に対向している請求項２２に記載の半導体装置。
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