JP2023130668A - 光電変換装置及びその駆動方法 - Google Patents

Abstract

【課題】駆動モードに応じて出力線間の電位ばらつきを効果的に抑制しうる光電変換装置を提供する。【解決手段】光電変換装置は、各々が光電変換部を有する複数の単位画素が複数の行及び複数の列をなすように配された画素領域と、複数の列の各々に少なくとも２つが配され、それぞれが対応する列の単位画素に接続された複数の出力線と、複数の出力線の各々に対応して設けられた複数の列回路と、複数の出力線と複数の列回路との間の接続を制御する制御回路と、を有する。制御回路は、複数の出力線のうちの第１の出力線に画素信号が出力されるタイミングで第１の出力線と同じ列に配された第２の出力線に画素信号が出力されない場合に、第１の出力線を対応する第１の列回路に接続し、第２の出力線を対応する第２の列回路から切り離すように構成されている。【選択図】図７

Description

本発明は、光電変換装置及びその駆動方法に関する。

画素領域の各列に複数の出力線を配し、複数の画素行の画素信号をこれら複数の出力線に同時に読み出すことで画素信号を高速に読み出すように構成した光電変換装置が知られている。このような光電変換装置では、出力線間の電位ばらつきによって読み出す信号量が変化し、画質が劣化することがある。特許文献１には、画素リセット信号の読み出しの前に出力線を所定の電位に固定することで、出力線間の電位ばらつきを抑制し、出力線間で読み出す信号量が異ならないように構成した撮像素子が記載されている。

国際公開第２０１５／１５１７９３号

しかしながら、特許文献１に記載の撮像素子では、駆動モードによっては出力線間の電位ばらつきを十分に抑制できないことがあった。

本発明の目的は、駆動モードに応じて出力線間の電位ばらつきを効果的に抑制しうる光電変換装置及びその駆動方法を提供することにある。

本明細書の一開示によれば、各々が光電変換部を有する複数の単位画素が複数の行及び複数の列をなすように配された画素領域と、前記複数の列の各々に少なくとも２つが配され、それぞれが対応する列の単位画素に接続された複数の出力線と、前記複数の出力線の各々に対応して設けられた複数の列回路と、前記複数の出力線と前記複数の列回路との間の接続を制御する制御回路と、を有し、前記制御回路は、前記複数の出力線のうちの第１の出力線に画素信号が出力されるタイミングで前記第１の出力線と同じ列に配された第２の出力線に画素信号が出力されない場合に、前記第１の出力線を対応する第１の列回路に接続し、前記第２の出力線を対応する第２の列回路から切り離すように構成されている光電変換装置が提供される。

また、本明細書の他の一開示によれば、各々が光電変換部を有する複数の単位画素が複数の行及び複数の列をなすように配された画素領域と、前記複数の列の各々に少なくとも２つが配され、それぞれが対応する列の単位画素に接続された複数の出力線と、前記複数の出力線の各々に対応して設けられた複数の列回路と、を有する光電変換装置の駆動方法であって、前記第１の出力線に画素信号を出力し、前記第１の出力線に前記画素信号が出力されるタイミングで前記第１の出力線と同じ列に配された第２の出力線に画素信号が出力しない駆動を行う場合に、前記第１の出力線を対応する第１の列回路に接続し、前記第２の出力線を対応する第２の列回路から切り離す光電変換装置の駆動方法が提供される。

本発明によれば、駆動モードに応じて出力線間の電位ばらつきを効果的に抑制し、ノイズを低減した高品質な信号を出力することが可能となる。

本発明の第１実施形態による光電変換装置の概略構成を示すブロック図である。 本発明の第１実施形態による光電変換装置における単位画素の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置におけるヌル画素の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置における単位画素及びヌル画素の接続例を示す概略図である。 本発明の第１実施形態による光電変換装置における出力線駆動回路の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置の動作例を示すタイミング図（その１）である。 本発明の第１実施形態による光電変換装置の動作例を示すタイミング図（その２）である。 本発明の第２実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第３実施形態による撮像システム及び移動体の構成例を示す図である。 本発明の第４実施形態による機器の概略構成を示すブロック図である。

［第１実施形態］
本発明の第１実施形態による光電変換装置及びその駆動方法について、図１乃至図７を用いて説明する。図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。図２は、本実施形態による光電変換装置における単位画素の構成例を示す回路図である。図３は、本実施形態による光電変換装置におけるヌル画素の構成例を示す回路図である。図４は、本実施形態による光電変換装置における単位画素及びヌル画素の接続例を示す概略図である。図５は、本実施形態による光電変換装置における出力線駆動回路の構成例を示す回路図である。図６及び図７は、本実施形態による光電変換装置の動作例を示すタイミング図である。

はじめに、本実施形態による光電変換装置の構造について、図１乃至図５を用いて説明する。
本実施形態による光電変換装置１００は、図１に示すように、画素領域１０，２０と、垂直駆動回路３０と、出力線駆動回路４０と、列回路部５０と、水平駆動回路６０と、信号処理部７０と、出力回路８０と、システム制御部９０と、を有する。

画素領域１０には、複数の行及び複数の列に渡って行列状に配された複数の単位画素１２が設けられている。複数の単位画素１２の各々は、フォトダイオード等の光電変換素子からなる光電変換部を含み、入射光の光量に応じた画素信号を出力する。なお、画素領域１０には、入射光の光量に応じた画素信号を出力する有効画素のほか、光電変換部が遮光されたオプティカルブラック画素や、信号を出力しないダミー画素などが配置されていてもよい。

画素領域２０には、複数の行及び複数の列に渡って行列状に配された複数のヌル画素（ＮＵＬＬ画素）２２が設けられている。複数のヌル画素２２の各々は、光電変換部を含まず、与えられた電圧に応じた所定の画素信号を出力する。

画素領域２０を構成する複数のヌル画素２２は、画素領域１０を構成する複数の単位画素１２が配された列と同じ列の異なる行に配される。例えば、画素領域１０にはＭ行×Ｎ列の行列状に配列された複数の単位画素１２が配され、画素領域２０にはＫ行×Ｎ列の行列状に配列された複数のヌル画素２２が配され得る。この場合、画素領域１０の先頭行を第１行とすると、第１行から第Ｍ行の各行にはＮ個の単位画素１２が配され、第（Ｍ＋１）行から第（Ｍ＋Ｋ）行の各行にはＮ個のヌル画素２２が配され得る。また、第１列から第Ｎ列の各列には、Ｍ個の単位画素１２とＫ個のヌル画素２２とが配され得る。なお、画素領域１０，２０に配される画素アレイの行数及び列数は、特に限定されるものではない。

画素領域１０の各行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４の各々は、第１の方向に並ぶ単位画素１２にそれぞれ接続され、これら単位画素１２に共通の信号線をなしている。また、画素領域２０の各行には、第１の方向に延在して、制御線２４が配されている。制御線２４の各々は、第１の方向に並ぶヌル画素２２にそれぞれ接続され、これらヌル画素２２に共通の信号線をなしている。制御線１４，２４の延在する第１の方向は、行方向或いは水平方向と呼ぶことがある。制御線１４，２４の各々は、複数の信号線を含み得る。制御線１４，２４は、垂直駆動回路３０に接続されている。

画素領域１０，２０の各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して垂直出力線１６が配されている。垂直出力線１６の各々は、第２の方向に並ぶ単位画素１２及びヌル画素２２に接続され、これら単位画素１２及びヌル画素２２に共通の信号線をなしている。垂直出力線１６の延在する第２の方向は、列方向或いは垂直方向と呼ぶことがある。垂直出力線１６の各々は、複数の出力線を含む。垂直出力線１６は、出力線駆動回路４０に接続されている。なお、単位画素１２及びヌル画素２２と垂直出力線１６との間の具体的な接続関係については後述する。

垂直駆動回路３０は、システム制御部９０から供給される制御信号を受け、単位画素１２及びヌル画素２２を駆動するための制御信号を生成し、制御線１４，２４を介して単位画素１２及びヌル画素２２に供給する機能を備える制御回路である。垂直駆動回路３０には、シフトレジスタやアドレスデコーダといった論理回路が用いられ得る。垂直駆動回路３０は、各行の制御線１４，２４に順次制御信号を供給し、画素領域１０，２０の単位画素１２及びヌル画素２２を行単位で順次駆動する。行単位で単位画素１２及びヌル画素２２から読み出された信号は、画素領域１０，２０の各列に設けられた垂直出力線１６を介して出力線駆動回路４０に入力される。

出力線駆動回路４０は、システム制御部９０から供給される制御信号を受け、画素領域１０，２０と列回路部５０との間の接続や垂直出力線１６の電位を制御する機能を備える制御回路である。なお、出力線駆動回路４０の詳細については後述する。

列回路部５０は、画素領域１０，２０の各列の垂直出力線１６を構成する複数の出力線の各々に対応して設けられ、各々が処理回路及び信号保持回路を含む複数の列回路（後述する列回路５２）を有する。処理回路は、対応する出力線を介して出力される画素信号に対して所定の信号処理を行う機能を備える。処理回路が行う信号処理としては、例えば、増幅処理、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）による補正処理、アナログ・デジタル変換（ＡＤ変換）処理などが挙げられる。信号保持回路は、処理回路で処理された画素信号を保持するためのメモリとしての機能を備える。

水平駆動回路６０は、システム制御部９０から供給される制御信号を受け、列回路部５０から画素信号を読み出すための制御信号を生成し、列回路部５０に供給する機能を備える制御回路である。水平駆動回路６０は、列回路部５０の各列の列回路を順次走査し、各々に保持されている画素信号を、順次信号処理部７０へと出力させる。水平駆動回路６０には、シフトレジスタやアドレスデコーダといった論理回路が用いられ得る。

信号処理部７０は、列回路部５０から転送される画素信号に対して所定の信号処理を行う機能を備える。信号処理部７０が実行する処理としては、例えば、演算処理や、増幅処理や、ＣＤＳによる補正処理などが挙げられる。

出力回路８０は、外部インターフェース回路を有し、信号処理部７０で処理された信号を光電変換装置１００の外部へ出力するための回路である。出力回路８０が備える外部インターフェース回路は、特に限定されるものではない。外部インターフェース回路には、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）回路、ＳＬＶＳ（Scalable Low Voltage Signaling）回路等のＳｅｒＤｅｓ（SERializer/DESerializer）送信回路を適用可能である。

システム制御部９０は、垂直駆動回路３０、出力線駆動回路４０、列回路部５０及び水平駆動回路６０等の動作を制御する制御信号を生成し、各機能ブロックに供給する制御回路である。なお、垂直駆動回路３０、出力線駆動回路４０、列回路部５０及び水平駆動回路６０等の動作を制御する制御信号は必ずしもシステム制御部９０から供給される必要はなく、これらのうちの少なくとも一部は光電変換装置１００の外部から供給されてもよい。

次に、本実施形態による光電変換装置における単位画素１２の構成例について、図２を用いて説明する。図２には、画素領域１０を構成する複数の単位画素１２のうち、第ｍ行、第ｎ列に配された単位画素１２（ｍ，ｎ）を抜き出して示している。ここで、ｍは１～Ｍの整数であり、ｎは１～Ｎの整数である。画素領域１０を構成するその他の単位画素１２の回路構成は、単位画素１２（ｍ，ｎ）と同様であり得る。

単位画素１２（ｍ，ｎ）は、例えば図２に示すように、光電変換素子ＰＤ１，ＰＤ２と、転送トランジスタＭ１１，Ｍ１２と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、により構成され得る。単位画素１２（ｍ，ｎ）は、入射光が光電変換素子ＰＤ１，ＰＤ２に導かれるまでの光路上に配されたマイクロレンズ及びカラーフィルタを有していてもよい。マイクロレンズは、入射光を光電変換素子ＰＤに集光する。カラーフィルタは、所定の色の光を選択的に透過する。

光電変換素子ＰＤ１，ＰＤ２は、例えばフォトダイオードである。光電変換素子ＰＤ１は、アノードが基準電圧ノードに接続され、カソードが転送トランジスタＭ１１のソースに接続されている。また、光電変換素子ＰＤ２は、アノードが基準電圧ノードに接続され、カソードが転送トランジスタＭ１２のソースに接続されている。転送トランジスタＭ１１のドレイン及び転送トランジスタＭ１２のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１１のドレイン、転送トランジスタＭ１２のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートが接続されるノードＦＤは、いわゆる浮遊拡散（フローティングディフュージョン）部である。浮遊拡散部は、容量成分（浮遊拡散容量）を含み、電荷保持部としての機能を備える。浮遊拡散容量には、ｐｎ接合容量や配線容量などが含まれ得る。リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧（電圧ＶＤＤ）が供給されるノードに接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、垂直出力線１６ｎに接続されている。

図２の回路構成の場合、各行の制御線１４は、転送トランジスタＭ１１のゲート、転送トランジスタＭ１２のゲート、リセットトランジスタＭ２のゲート及び選択トランジスタＭ４のゲートに接続された４本の信号線を含む。第ｍ行の単位画素１２の転送トランジスタＭ１１のゲートには、垂直駆動回路３０から制御信号ＴＸ１ｍが供給される。第ｍ行の単位画素１２の転送トランジスタＭ１２のゲートには、垂直駆動回路３０から制御信号ＴＸ２ｍが供給される。第ｍ行の単位画素１２のリセットトランジスタＭ２のゲートには、垂直駆動回路３０から制御信号ＲＳＴｍが供給される。第ｍ行の単位画素１２の選択トランジスタＭ４のゲートには、垂直駆動回路３０から制御信号ＳＥＬｍが供給される。各トランジスタがＮ型ＭＯＳトランジスタで構成される場合、垂直駆動回路３０からＨｉｇｈレベルの制御信号が供給されると対応するトランジスタがオンになる。また、垂直駆動回路３０からＬｏｗレベルの制御信号が供給されると対応するトランジスタがオフになる。

なお、本実施形態では、光入射によって光電変換素子ＰＤ１，ＰＤ２で生成される電子正孔対のうち、電子を信号電荷として用いる場合を想定して説明を行う。信号電荷として電子を用いる場合、単位画素１２を構成する各トランジスタは、Ｎ型ＭＯＳトランジスタによって構成され得る。ただし、信号電荷は電子に限られるものではなく、正孔を信号電荷として用いてもよい。信号電荷として正孔を用いる場合、各トランジスタの導電型は、本実施形態で説明するものとは逆導電型となる。なお、ＭＯＳトランジスタのソース及びドレインの呼称はトランジスタの導電型や着目する機能によって異なることがある。本実施形態において使用するソース及びドレインの名称の一部又は全部は、逆の名称で呼ばれることもある。

光電変換素子ＰＤ１，ＰＤ２は、入射光をその光量に応じた量の電荷に変換（光電変換）し、生じた電荷を蓄積する。転送トランジスタＭ１１は、オンになることにより光電変換素子ＰＤ１が保持する電荷をノードＦＤに転送する。転送トランジスタＭ１２は、オンになることにより光電変換素子ＰＤ２が保持する電荷をノードＦＤに転送する。光電変換素子ＰＤ１，ＰＤ２から転送された電荷は、ノードＦＤの容量（浮遊拡散容量）に保持される。その結果、ノードＦＤは、浮遊拡散容量による電荷電圧変換によって、光電変換素子ＰＤ１，ＰＤ２から転送された電荷の量に応じた電位となる。

選択トランジスタＭ４は、オンになることにより増幅トランジスタＭ３を垂直出力線１６ｎに接続する。増幅トランジスタＭ３は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ４を介して不図示の電流源（後述する電流源１８）からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、ノードＦＤの電圧に基づく信号を、選択トランジスタＭ４を介して垂直出力線１６ｎに出力する。この意味で、増幅トランジスタＭ３及び選択トランジスタＭ４は、ノードＦＤに保持された電荷の量に応じた画素信号を出力する出力部である。

リセットトランジスタＭ２は、電荷保持部としてのノードＦＤをリセットするための電圧（電圧ＶＤＤ）のＦＤノードへの供給を制御する機能を備える。リセットトランジスタＭ２は、オンになることによりノードＦＤを電圧ＶＤＤに応じた電圧にリセットする。この際、転送トランジスタＭ１１を同時にオンにすることで、光電変換素子ＰＤ１を電圧ＶＤＤに応じた電圧にリセットすることも可能である。また、転送トランジスタＭ１２を同時にオンにすることで、光電変換素子ＰＤ２を電圧ＶＤＤに応じた電圧にリセットすることも可能である。

転送トランジスタＭ１１，Ｍ１２、リセットトランジスタＭ２及び選択トランジスタＭ４を適宜制御することにより、各々の単位画素１２からは、ノードＦＤのリセット電圧に応じた信号と光電変換素子ＰＤ１，ＰＤ２への入射光量に応じた信号とが読み出される。以下では、ノードＦＤのリセット電圧に応じた信号をノイズ信号（Ｎ信号）と呼び、光電変換素子ＰＤ１，ＰＤ２への入射光量に応じた信号を光電変換信号（Ｓ信号）と呼ぶものとする。

本実施形態の単位画素１２は、２つの光電変換素子ＰＤ１，ＰＤ２が１つの浮遊拡散部（ノードＦＤ）を共有している。このような単位画素１２からは、光電変換素子ＰＤ１で生成された電荷に基づく画素信号と、光電変換素子ＰＤ２で生成された電荷に基づく信号と、を別々に読み出すことが可能である。この場合、まず、Ｎ信号と光電変換素子ＰＤ１で生成された電荷に基づくＳ信号とを読み出し、次に、Ｎ信号と光電変換素子ＰＤ２で生成された電荷に基づくＳ信号とを読み出すことができる。

次に、本実施形態による光電変換装置におけるヌル画素２２の構成例について、図３を用いて説明する。図３には、画素領域２０を構成する複数のヌル画素２２のうち、第（Ｍ＋ｋ）行、第ｎ列に配されたヌル画素２２（Ｍ＋ｋ，ｎ）を抜き出して示している。ここで、ｋは１～Ｋの整数であり、ｎは１～Ｎの整数である。画素領域２０を構成するその他のヌル画素２２の回路構成は、ヌル画素２２（Ｍ＋ｋ，ｎ）と同様であり得る。

ヌル画素２２（Ｍ＋ｋ，ｎ）は、例えば図３に示すように、リセットトランジスタＭ５と、増幅トランジスタＭ６と、選択トランジスタＭ７と、により構成され得る。すなわち、ヌル画素２２は、光電変換素子ＰＤ１，ＰＤ２及び転送トランジスタＭ１１，Ｍ１２を備えていない点で、単位画素１２とは異なっている。リセットトランジスタＭ５、増幅トランジスタＭ６及び選択トランジスタＭ７の物理的な構成は、単位画素１２のリセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４と同様であり得る。

リセットトランジスタＭ５のソースは、増幅トランジスタＭ６のゲートに接続されている。リセットトランジスタＭ５のソースと増幅トランジスタＭ６のゲートとが接続されるノードＦＤｎは、単位画素１２のノードＦＤと同様の浮遊拡散部である。浮遊拡散部は、容量成分（浮遊拡散容量）を含み、電荷保持部としての機能を備える。浮遊拡散容量には、ｐｎ接合容量や配線容量などが含まれ得る。リセットトランジスタＭ５のドレイン及び増幅トランジスタＭ６のドレインは、電源電圧（電圧ＶＤＤ）が供給されるノードに接続されている。増幅トランジスタＭ６のソースは、選択トランジスタＭ７のドレインに接続されている。選択トランジスタＭ７のソースは、垂直出力線１６ｎに接続されている。

図３の回路構成の場合、各行の制御線２４は、リセットトランジスタＭ５のゲート及び選択トランジスタＭ７のゲートに接続された２本の信号線を含む。第（Ｍ＋ｋ）行のヌル画素２２のリセットトランジスタＭ５のゲートには、垂直駆動回路３０から制御信号ＮＵＬＬＲＳＴが供給される。第（Ｍ＋ｋ）行のヌル画素２２の選択トランジスタＭ７のゲートには、垂直駆動回路３０から制御信号ＮＵＬＬＳＥＬｋが供給される。各トランジスタがＮ型ＭＯＳトランジスタで構成される場合、垂直駆動回路３０からＨｉｇｈレベルの制御信号が供給されると対応するトランジスタがオンになる。また、垂直駆動回路３０からＬｏｗレベルの制御信号が供給されると対応するトランジスタがオフになる。

選択トランジスタＭ７は、オンになることにより増幅トランジスタＭ６を垂直出力線１６ｎに接続する。増幅トランジスタＭ６は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ７を介して不図示の電流源（後述する電流源１８）からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ６は、ノードＦＤｎの電圧に基づく信号を、選択トランジスタＭ７を介して垂直出力線１６ｎに出力する。この意味で、増幅トランジスタＭ６及び選択トランジスタＭ７は、ノードＦＤｎに保持された電荷の量に応じた画素信号を出力する出力部である。

リセットトランジスタＭ５は、電荷保持部としてのノードＦＤｎをリセットするための電圧（電圧ＶＤＤ）のＦＤｎノードへの供給を制御する機能を備える。リセットトランジスタＭ５は、オンになることによりノードＦＤｎを電圧ＶＤＤに応じた電圧にリセットする。

リセットトランジスタＭ５及び選択トランジスタＭ７を適宜制御することにより、各々のヌル画素２２からは、ノードＦＤｎのリセット電圧に応じた信号（Ｎ信号）が読み出される。別の言い方をすると、ヌル画素２２は、ノードＦＤｎのリセット電圧に応じた所定の信号（Ｎ信号）を出力する信号生成回路である。

ヌル画素２２のリセットトランジスタＭ５、増幅トランジスタＭ６及び選択トランジスタＭ７は、前述の通り、単位画素１２のリセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４と同じ構成を有している。したがって、ヌル画素２２からは、単位画素１２のＮ信号から光電変換素子ＰＤ１，ＰＤ２及び転送トランジスタＭ１１，Ｍ１２の影響を除いたＮ信号が読み出される。

次に、単位画素１２及びヌル画素２２と垂直出力線１６との間の接続例について、図４を用いて説明する。なお、本実施形態では一例として、各列の垂直出力線１６が４本の出力線を含む場合について説明を行うが、各列の垂直出力線１６に含まれる出力線の数は４本に限定されるものではない。

画素領域１０，２０の第ｎ列には、Ｋ本の出力線１６ｎ１～１６ｎＫを含む垂直出力線１６ｎが配されている。各列の垂直出力線１６が４本の出力線によって構成される場合、垂直出力線１６ｎは、例えば図４に示すように、出力線１６ｎ１と、出力線１６ｎ２と、出力線１６ｎ３と、出力線１６ｎ４と、を含む。画素領域２０は、各列の垂直出力線１６を構成する出力線の本数と同じ数の行を少なくとも含む。ここでは、画素領域２０は、例えば図４に示すように、各列の垂直出力線１６を構成する４本の出力線に対応する４つの行を含むものとする。

各々の単位画素１２は、対応する列に配された垂直出力線１６の４本の出力線のうちのいずれか１本に接続されている。例えば図４に示すように、第１行、第ｎ列に配された単位画素１２（１，ｎ）は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ１に接続されている。第２行、第ｎ列に配された単位画素１２（２，ｎ）は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ２に接続されている。第３行、第ｎ列に配された単位画素１２（３，ｎ）は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ３に接続されている。第４行、第ｎ列に配された単位画素１２（４，ｎ）は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ４に接続されている。第５行目以降の単位画素１２についても、第１行から第４行の単位画素１２と同様、４行周期で出力線１６ｎ１～１６ｎ４のうちのいずれかに接続されている。

第ｍ行に配された単位画素１２には、垂直駆動回路３０から、制御信号ＲＳＴｍ，ＴＸ１ｍ，ＴＸ２ｍ，ＳＥＬｍが供給される。例えば、第１行に配された単位画素１２には、垂直駆動回路３０から、制御信号ＲＳＴ１，ＴＸ１１，ＴＸ２１，ＳＥＬ１が供給される。第２行に配された単位画素１２には、垂直駆動回路３０から、制御信号ＲＳＴ２，ＴＸ１２，ＴＸ２２，ＳＥＬ２が供給される。第３行に配された単位画素１２には、垂直駆動回路３０から、制御信号ＲＳＴ３，ＴＸ１３，ＴＸ２３，ＳＥＬ３が供給される。第４行に配された単位画素１２には、垂直駆動回路３０から、制御信号ＲＳＴ４，ＴＸ１４，ＴＸ２４，ＳＥＬ４が供給される。５行目以降の単位画素１２についても同様である。

本実施形態の単位画素１２は、光電変換素子ＰＤ１及び転送トランジスタＭ１１を含む画素と光電変換素子ＰＤ２及び転送トランジスタＭ１２を含む画素とがリセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を共有しているとも言える。単位画素１２をこのように構成することで、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を共有しない画素構成と比較して１画素当たりのトランジスタ数を減らすことができる。したがって、例えば光電変換素子の面積が同じであるレイアウトを想定した場合、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を共有しない画素構成と比較して画素の微細化を図ることが可能である。

その一方、画素の微細化に伴って読み出す総画素数が増えると、１フレーム当たりの読み出し時間が増加することになる。しかしながら、本実施形態の光電変換装置では各画素列に複数の出力線を含む垂直出力線１６を配置する構成としているため、同時に読み出すことができる画素行を増やし、１フレーム当たりの読み出し時間を短縮することが可能である。したがって、本実施形態の光電変換装置によれば、画素の微細化と高速読み出しとを両立することができる。

各々のヌル画素２２は、対応する列に配された垂直出力線１６の４本の出力線のうちのいずれか１本に接続されている。例えば図４に示すように、第（Ｍ＋１）行、第ｎ列に配されたヌル画素２２（Ｍ＋１，ｎ）は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ１に接続されている。第（Ｍ＋２）行、第ｎ列に配されたヌル画素２２（Ｍ＋２，ｎ）は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ２に接続されている。第（Ｍ＋３）行、第ｎ列に配されたヌル画素２２（Ｍ＋３，ｎ）は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ３に接続されている。第（Ｍ＋４）行、第ｎ列に配されたヌル画素２２（Ｍ＋４，ｎ）は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ４に接続されている。

第（Ｍ＋ｋ）行に配されたヌル画素２２には、垂直駆動回路３０から、制御信号ＮＵＬＬＲＳＴ，ＮＵＬＬＳＥＬｋが供給される。例えば、第（Ｍ＋１）行に配されたヌル画素２２には、垂直駆動回路３０から、制御信号ＮＵＬＬＲＳＴ，ＮＵＬＬＳＥＬ１が供給される。第（Ｍ＋２）行に配されたヌル画素２２には、垂直駆動回路３０から、制御信号ＮＵＬＬＲＳＴ，ＮＵＬＬＳＥＬ２が供給される。第（Ｍ＋３）行に配されたヌル画素２２には、垂直駆動回路３０から、制御信号ＮＵＬＬＲＳＴ，ＮＵＬＬＳＥＬ３が供給される。第（Ｍ＋４）行に配されたヌル画素２２には、垂直駆動回路３０から、制御信号ＮＵＬＬＲＳＴ，ＮＵＬＬＳＥＬ４が供給される。制御信号ＮＵＬＬＲＳＴは、各行のヌル画素２２に共通の制御信号である。

次に、本実施形態による光電変換装置における出力線駆動回路４０の構成例について、図５を用いて説明する。出力線駆動回路４０は、画素領域１０，２０の第１列から第Ｎ列の各々に対応する複数の回路ブロックを有している。図５には、これら複数の回路ブロックのうち、第ｎ列の垂直出力線１６ｎに対応する回路ブロックのみを示している。

出力線駆動回路４０は、図５に示すように、画素領域１０，２０の各列に対応して、電位固定回路４２と、電流源回路４４と、接続回路４６，４８と、を有する。電位固定回路４２は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ１～１６ｎＫの数（ここでは４本（Ｋ＝４））に対応する複数の接続スイッチＭ８１，Ｍ８２，Ｍ８３，Ｍ８４を有する。電流源回路４４は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ１～１６ｎＫの数に対応する複数の電流源１８を有する。接続回路４６は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ１～１６ｎＫの数に対応する複数の接続スイッチＭ９１，Ｍ９２，Ｍ９３，Ｍ９４を有する。接続回路４８は、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ１～１６ｎＫの数をＫとして、例えば（Ｋ－２）個の接続スイッチＭ１０１，Ｍ１０２を含み得る。列回路部５０は、垂直出力線１６を構成する出力線１６ｎ１～１６ｎＫの数に対応する複数の列回路５２１，５２２，５２３，５２４を有する。

接続スイッチＭ８１～Ｍ８４，Ｍ９１～Ｍ９４，Ｍ１０１，Ｍ１０２は、例えばＮ型ＭＯＳトランジスタによって構成され得る。この場合、制御ノード（ゲート）にＨｉｇｈレベルの制御信号が供給されると対応するスイッチがオン（導通状態）になる。また、制御ノード（ゲート）にＬｏｗレベルの制御信号が供給されると対応するスイッチがオフ（非導通状態）になる。

第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎｋは、接続スイッチＭ８ｋを介して、所定の電圧が供給されるノード（例えば、電源電圧ノード）に接続されている（ｋは１～Ｋの整数）。例えば、接続スイッチＭ８ｋの一方の主ノード（ドレイン）は電源電圧ノードに接続され、接続スイッチＭ８ｋの他方の主ノード（ソース）は出力線１６ｎｋに接続されている。また、接続スイッチＭ８ｋの制御ノード（ゲート）には、システム制御部９０から制御信号ＶＬＦＩＸが供給される。制御信号ＶＬＦＩＸは、接続スイッチＭ８１～８Ｋに共通の制御信号である。接続スイッチＭ８ｋがオンになることで、出力線１６ｎｋは接続スイッチＭ８ｋを介して電源電圧ノードに接続され電源電圧に応じた所定の電位となる。

接続スイッチＭ８ｋは、例えば読み出し時間の高速化のために用いられ得る。すなわち、高輝度の被写体を撮影した場合、Ｓ信号の読み出し時の垂直出力線１６の電位は大きく低下する。次の単位画素１２のＮ信号を読み出す前に接続スイッチＭ８ｋをオンにして垂直出力線１６をＮ信号に近い電位に設定しておくことで、Ｎ信号を垂直出力線１６に読み出したときの信号の静定が早まり、読み出し時間を短縮することが可能となる。

また、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎｋは、接続スイッチＭ９ｋを介して、列回路部５０の列回路５２ｋに接続されている（ｋは１～Ｋの整数）。すなわち、接続スイッチＭ９ｋの一方の主ノード（ドレイン）は出力線１６ｎｋに接続され、接続スイッチＭ９ｋの他方の主ノード（ソース）は列回路５２ｋに接続されている。また、接続スイッチＭ９ｋの制御ノード（ゲート）には、システム制御部９０から制御信号ＶＬＯＮｋが供給される。接続スイッチＭ９１～Ｍ９Ｋは、個別の制御信号ＶＬＯＮ１～ＶＬＯＮＫによって制御される。出力線１６ｎ１～１６ｎＫのうち画素信号の読み出しが行われない出力線がある場合、当該出力線に対応する接続スイッチＭ９ｋをオフに制御することで、当該出力線を列回路部５０から切り離すことが可能である。

また、第ｎ列の垂直出力線１６ｎを構成する出力線１６ｎ１～１６ｎＫの各々には、電流源１８が接続されている。出力線１６ｎｋに接続された電流源１８は、出力線１６ｎｋ及びこれに接続される単位画素１２の選択トランジスタＭ４を介して増幅トランジスタＭ３にバイアス電流を供給する機能を備える。また、出力線１６ｎｋに接続された電流源１８は、出力線１６ｎｋ及びこれに接続されるヌル画素２２の選択トランジスタＭ７を介して増幅トランジスタＭ６にバイアス電流を供給する機能を備える。

接続スイッチＭ９ｋよりも列回路部５０の側の出力線１６ｎｋと接続スイッチＭ９（ｋ＋２）よりも列回路部５０の側の出力線１６ｎ（ｋ＋２）との間には、接続スイッチＭ１０ｋが接続されている（ｋは１～（Ｋ－２）の整数）。すなわち、接続スイッチＭ１０ｋの一方の主ノード（ソース又はドレイン）は出力線１６ｎｋに接続され、接続スイッチＭ１０ｋの他方の主ノード（ドレイン又はソース）は出力線１６ｎ（ｋ＋２）に接続されている。接続スイッチＭ１０ｋの制御ノード（ゲート）には、システム制御部９０から制御信号ＶＳＨＯＲＴが供給される。

なお、接続スイッチＭ１０ｋの配置は、図５に示す例に限定されるものではない。例えば、接続スイッチＭ１０ｋは、出力線１６ｎ１と出力線１６ｎ２との間及び出力線１６ｎ３と出力線１６ｎ４との間に配置してもよいし、出力線１６ｎ１と出力線１６ｎ４との間及び出力線１６ｎ２と出力線１６ｎ３との間に配置してもよい。また、接続する出力線の数は、必ずしも２本である必要はなく、３本以上であってもよい。接続スイッチＭ１０ｋは、ある水平走査期間において、画素信号が読み出される出力線と画素信号が読み出されない出力線とがある場合に、画素信号が読み出される出力線と画素信号が読み出されない出力線との間を接続するためのものである。接続スイッチＭ１０ｋの配置は、各列の垂直出力線１６を構成する出力線の数や読み出しモードの設定などに応じて適宜変更することができる。

図５に示す出力線駆動回路４０の構成によれば、垂直出力線１６と列回路部５０との間の接続を用途に応じて適宜変更することができる。

例えば、接続スイッチＭ９１，Ｍ９２及び接続スイッチＭ１０１，Ｍ１０２をオンに制御し、接続スイッチＭ９３，Ｍ９４をオフに制御する場合を例に挙げる。この場合、出力線１６ｎ１は列回路５２１と列回路５２３とに接続され、出力線１６ｎ２は列回路５２２と列回路５２４とに接続される。つまり、出力線１６ｎ１及び出力線１６ｎ２に読み出された画素信号は、列回路５２１，５２３及び列回路５２２，５２４へとそれぞれ出力される。出力線１６ｎ３，１６ｎ４は、画素信号の読み出しには使用されない。

出力線駆動回路４０をこのように制御することで、１つの画素信号を２つの列回路５２で処理することができる。したがって、この接続によれば、例えば、２つの列回路５２で処理された画素信号を平均して１つの画素信号として出力するマルチサンプリング駆動を行うことができる。また、１つの画素信号を２つの列回路５２において異なるゲインで増幅し、増幅した２つの画素信号を合成して出力するハイダイナミックレンジ（ＨＤＲ：High Dynamic Range）駆動を行うことも可能である。

したがって、本実施形態の光電変換装置によれば、画素の微細化と高速読み出しとを両立しつつ、用途に応じて駆動モードを切り替えることができる。なお、ここで説明した出力線駆動回路４０の構成及び動作は一例であり、駆動モードは上述の例に限定されるものではない。

次に、本実施形態による光電変換装置の駆動例について、図６及び図７を用いて説明する。ここでは、図４に示した単位画素１２（１，ｎ），１２（２，ｎ），１２（３，ｎ），１２（４，ｎ）から画素信号を読み出す場合の動作を説明する。

以下の説明では、便宜上、これら単位画素１２の構成要素のうち、光電変換素子ＰＤ１からの信号の読み出しに寄与する部分と光電変換素子ＰＤ２からの信号の読み出しに寄与する部分とを、それぞれ「画素」と呼ぶことがある。具体的には、単位画素１２（１，ｎ）に関し、光電変換素子ＰＤ１からの信号の読み出しに寄与する画素要素を画素Ａ、光電変換素子ＰＤ２からの信号の読み出しに寄与する画素要素を画素Ｂとする。単位画素１２（２，ｎ）に関し、光電変換素子ＰＤ１からの信号の読み出しに寄与する画素要素を画素Ｃ、光電変換素子ＰＤ２からの信号の読み出しに寄与する画素要素を画素Ｄとする。単位画素１２（３，ｎ）に関し、光電変換素子ＰＤ１からの信号の読み出しに寄与する画素要素を画素Ｅ、光電変換素子ＰＤ２からの信号の読み出しに寄与する画素要素を画素Ｆとする。また、単位画素１２（４，ｎ）に関し、光電変換素子ＰＤ１からの信号の読み出しに寄与する画素要素を画素Ｇ、光電変換素子ＰＤ２からの信号の読み出しに寄与する画素要素を画素Ｈとする。

なお、光電変換素子ＰＤ１からの信号の読み出しに寄与する画素要素とは、光電変換素子ＰＤ１、転送トランジスタＭ１１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４である。また、光電変換素子ＰＤ２からの信号の読み出しに寄与する画素要素とは、光電変換素子ＰＤ２、転送トランジスタＭ１２、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４である。

図６は、任意の時間において垂直出力線１６を構成する総ての出力線が画素信号の読み出しに使用される第１の駆動モードを示すタイミング図である。より具体的に言うと、第１の駆動モードは、各列の垂直出力線１６を構成する４本の出力線の各々が各水平走査期間の間に単位画素１２と接続され、４つの列回路５２１～５２４からそれぞれ画素信号を読み出すモードである。

図６には、垂直駆動回路３０から供給される制御信号ＲＳＴ１～ＲＳＴ４，ＴＸ１１～ＴＸ４２，ＳＥＬ１～ＳＥＬ４、システム制御部９０から供給される制御信号ＶＬＯＮ１～ＶＬＯＮ４，ＶＬＦＩＸを示している。また、図６には、出力線１６ｎ１～１６ｎ４の電圧ＶＬ１～ＶＬ４を示している。各制御信号は、Ｈｉｇｈレベルのときがアクティブ状態であり、Ｌｏｗレベルのときが非アクティブ状態であるものとする。

時刻ｔ０から時刻ｔ１までの期間は読み出し開始前の状態である。この期間において、総ての制御信号ＲＳＴ１～ＲＳＴ４，ＴＸ１１～ＴＸ４２，ＳＥＬ１～ＳＥＬ４，ＶＬＯＮ１～ＶＬＯＮ４，ＶＬＦＩＸはＬｏｗレベル、すなわち非アクティブの状態である。また、この期間における出力線１６ｎ１～１６ｎ４の電圧ＶＬ１～ＶＬ４は任意である。

時刻ｔ１から時刻ｔ６までの期間は、画素Ｂ、画素Ｃ、画素Ｆ及び画素Ｇの各々からＮ信号及びＳ信号の読み出しを行う１水平走査期間に対応する。

時刻ｔ１において、システム制御部９０は、制御信号ＶＬＦＩＸをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、電位固定回路４２の接続スイッチＭ８１～Ｍ８４がオンになり、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４の電圧ＶＬ１，ＶＬ２，ＶＬ３，ＶＬ４は、電位固定回路４２によって規定される所定の電圧に向かって変化する。

続く時刻ｔ２において、システム制御部９０は、制御信号ＶＬＦＩＸをＨｉｇｈレベルからＬｏｗレベルへと制御し、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４を電位固定回路４２から切り離す。これにより、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４の電圧ＶＬ１，ＶＬ２，ＶＬ３，ＶＬ４は、それぞれ、電圧Ｖ０１，Ｖ０２，Ｖ０３，Ｖ０４となる。電圧Ｖ０１，Ｖ０２，Ｖ０３，Ｖ０４を共通の電位固定回路４２によって規定される電圧に設定することで、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４の電圧を画素信号の読み出しの開始前に揃えることができる。

同じく時刻ｔ２において、垂直駆動回路３０は、制御信号ＲＳＴ１，ＲＳＴ２，ＲＳＴ３，ＲＳＴ４，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４をＬｏｗレベルからＨｉｇｈレベルに制御する。また、システム制御部９０は、制御信号ＶＬＯＮ１，ＶＬＯＮ２，ＶＬＯＮ３，ＶＬＯＮ４をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、単位画素１２（１，ｎ）～１２（４，ｎ）の選択トランジスタＭ４及び接続スイッチＭ９１～Ｍ９４がオンになり、単位画素１２（１，ｎ）～１２（４，ｎ）が出力線１６ｎ１～１６ｎ４を介してそれぞれ列回路５２１～５２４に接続される。また、単位画素１２（１，ｎ）～１２（４，ｎ）のリセットトランジスタＭ２がオンになり、ノードＦＤのリセット動作が開始される。

続く時刻ｔ３において、垂直駆動回路３０は、制御信号ＲＳＴ１，ＲＳＴ２，ＲＳＴ３，ＲＳＴ４をＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、単位画素１２（１，ｎ）～１２（４，ｎ）のリセットトランジスタＭ２がオフになり、ノードＦＤのリセット状態が解除される。リセットトランジスタＭ２がオフになる際、ノードＦＤの電位はリセットトランジスタＭ２のゲートとの間のカップリングによって所定の電位まで振り下がる。リセットトランジスタＭ２がオフになった後に静定するノードＦＤの電圧が、ノードＦＤのリセット電圧である。

これにより、出力線１６ｎ１には単位画素１２（１，ｎ）のノードＦＤのリセット電圧に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力され、出力線１６ｎ１の電圧ＶＬ１は電圧Ｖａ１となる。同様に、出力線１６ｎ２には単位画素１２（２，ｎ）のノードＦＤのリセット電圧に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力され、出力線１６ｎ２の電圧ＶＬ２は電圧Ｖａ２となる。また、出力線１６ｎ３には単位画素１２（３，ｎ）のノードＦＤのリセット電圧に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力され、出力線１６ｎ３の電圧ＶＬ３は電圧Ｖａ３となる。また、出力線１６ｎ４には単位画素１２（４，ｎ）のノードＦＤのリセット電圧に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力され、出力線１６ｎ４の電圧ＶＬ４は電圧Ｖａ４となる。

単位画素１２（１，ｎ）から出力線１６ｎ１に出力された電圧Ｖａ１の信号は、列回路５２１で処理され、画素ＢのＮ信号として読み出される。同様に、単位画素１２（２，ｎ）から出力線１６ｎ２に出力された電圧Ｖａ２の信号は、列回路５２２で処理され、画素ＣのＮ信号として読み出される。また、単位画素１２（３，ｎ）から出力線１６ｎ３に出力された電圧Ｖａ３の信号は、列回路５２３で処理され、画素ＦのＮ信号として読み出される。また、単位画素１２（４，ｎ）から出力線１６ｎ４に出力された電圧Ｖａ４の信号は、列回路５２４で処理され、画素ＧのＮ信号として読み出される。

続く時刻ｔ４において、垂直駆動回路３０は、制御信号ＴＸ１２，ＴＸ２１，ＴＸ３２，ＴＸ４１をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、単位画素１２（２，ｎ），１２（４，ｎ）の転送トランジスタＭ１１がオンになり、所定の露光期間の間に単位画素１２（２，ｎ），１２（４，ｎ）の光電変換素子ＰＤ１に蓄積された電荷がノードＦＤに転送される。また、単位画素１２（１，ｎ），１２（３，ｎ）の転送トランジスタＭ１２がオンになり、所定の露光期間の間に単位画素１２（１，ｎ），１２（３，ｎ）の光電変換素子ＰＤ２に蓄積された電荷がノードＦＤに転送される。

これにより、単位画素１２（１，ｎ）の光電変換素子ＰＤ２で生じた電荷の量に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力線１６ｎ１に出力される。出力線１６ｎ１の電圧ＶＬ１は、電圧Ｖａ１から光電変換素子ＰＤ２で生じた電荷の量に応じた所定の電圧に向かって変化する。同様に、単位画素１２（２，ｎ）の光電変換素子ＰＤ１で生じた電荷の量に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力線１６ｎ２に出力される。出力線１６ｎ２の電圧ＶＬ２は、電圧Ｖａ２から光電変換素子ＰＤ１で生じた電荷の量に応じた所定の電圧に向かって変化する。また、単位画素１２（３，ｎ）の光電変換素子ＰＤ２で生じた電荷の量に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力線１６ｎ３に出力される。出力線１６ｎ３の電圧ＶＬ３は、電圧Ｖａ３から光電変換素子ＰＤ２で生じた電荷の量に応じた所定の電圧に向かって変化する。また、単位画素１２（４，ｎ）の光電変換素子ＰＤ１で生じた電荷の量に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力線１６ｎ４に出力される。出力線１６ｎ４の電圧ＶＬ４は、電圧Ｖａ４から光電変換素子ＰＤ１で生じた電荷の量に応じた所定の電圧に向かって変化する。

続く時刻ｔ５において、垂直駆動回路３０は、制御信号ＴＸ１２，ＴＸ２１，ＴＸ３２，ＴＸ４１をＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、単位画素１２（１，ｎ）～１２（４，ｎ）における光電変換素子ＰＤ１，ＰＤ２からノードＦＤへの電荷の転送期間が終了する。単位画素１２（１，ｎ）から出力線１６ｎ１に出力された信号は、静定後に列回路５２１で処理され、画素ＢのＳ信号として読み出される。同様に、単位画素１２（２，ｎ）から出力線１６ｎ２に出力された信号は、静定後に列回路５２２で処理され、画素ＣのＳ信号として読み出される。また、単位画素１２（３，ｎ）から出力線１６ｎ３に出力された信号は、静定後に列回路５２３で処理され、画素ＦのＳ信号として読み出される。また、単位画素１２（４，ｎ）から出力線１６ｎ４に出力された信号は、静定後に列回路５２４で処理され、画素ＧのＳ信号として読み出される。

続く時刻ｔ６において、垂直駆動回路３０は、制御信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４をＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、読み出しが行われた単位画素１２（１，ｎ）～１２（４，ｎ）の選択トランジスタＭ４がオフになり、単位画素１２（１，ｎ）～１２（４，ｎ）が出力線１６ｎ１～１６ｎ４から切り離される。また、システム制御部９０は、制御信号ＶＬＯＮ１，ＶＬＯＮ２，ＶＬＯＮ３，ＶＬＯＮ４をＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、接続スイッチＭ９１～Ｍ９４がオフになり、出力線１６ｎ１～１６ｎ４が列回路５２１～５２４から切り離される。

同じく時刻ｔ６において、システム制御部９０は、制御信号ＶＬＦＩＸをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、電位固定回路４２の接続スイッチＭ８１～Ｍ８４がオンになり、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４の電圧ＶＬ１，ＶＬ２，ＶＬ３，ＶＬ４は、電位固定回路４２によって規定される所定の電圧に向かって変化する。

続く時刻ｔ７から時刻ｔ１１までの期間は、画素Ａ、画素Ｄ、画素Ｅ及び画素Ｈの各々からＮ信号及びＳ信号の読み出しを行う１水平走査期間に対応する。

時刻ｔ７において、システム制御部９０は、制御信号ＶＬＦＩＸをＨｉｇｈレベルからＬｏｗレベルへと制御し、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４を電位固定回路４２から切り離す。これにより、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４の電圧ＶＬ１，ＶＬ２，ＶＬ３，ＶＬ４は、それぞれ、電圧Ｖ０１，Ｖ０２，Ｖ０３，Ｖ０４となる。電圧Ｖ０１，Ｖ０２，Ｖ０３，Ｖ０４を共通の電位固定回路４２によって規定される電圧に設定することで、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４の電圧を画素信号の読み出しの開始前に揃えることができる。

同じく時刻ｔ７において、垂直駆動回路３０は、制御信号ＲＳＴ１，ＲＳＴ２，ＲＳＴ３，ＲＳＴ４，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＶＬＯＮ１，ＶＬＯＮ２，ＶＬＯＮ３，ＶＬＯＮ４をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、単位画素１２（１，ｎ）～１２（４，ｎ）の選択トランジスタＭ４及び接続スイッチＭ９１～Ｍ９４がオンになり、単位画素１２（１，ｎ）～１２（４，ｎ）が出力線１６ｎ１～１６ｎ４を介してそれぞれ列回路５２１～５２４に接続される。また、単位画素１２（１，ｎ）～１２（４，ｎ）のリセットトランジスタＭ２がオンになり、ノードＦＤのリセット動作が開始される。

続く時刻ｔ８において、垂直駆動回路３０は、制御信号ＲＳＴ１，ＲＳＴ２，ＲＳＴ３，ＲＳＴ４をＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、単位画素１２（１，ｎ）～１２（４，ｎ）のリセットトランジスタＭ２がオフになり、ノードＦＤのリセット状態が解除される。リセットトランジスタＭ２がオフになる際、ノードＦＤの電位はリセットトランジスタＭ２のゲートとの間のカップリングによって所定の電位まで振り下がる。リセットトランジスタＭ２がオフになった後に静定するノードＦＤの電圧が、ノードＦＤのリセット電圧である。

これにより、出力線１６ｎ１には単位画素１２（１，ｎ）のノードＦＤのリセット電圧に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力され、出力線１６ｎ１の電圧ＶＬ１は電圧Ｖｂ１となる。同様に、出力線１６ｎ２には単位画素１２（２，ｎ）のノードＦＤのリセット電圧に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力され、出力線１６ｎ２の電圧ＶＬ２は電圧Ｖｂ２となる。また、出力線１６ｎ３には単位画素１２（３，ｎ）のノードＦＤのリセット電圧に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力され、出力線１６ｎ３の電圧ＶＬ３は電圧Ｖｂ３となる。また、出力線１６ｎ４には単位画素１２（４，ｎ）のノードＦＤのリセット電圧に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力され、出力線１６ｎ４の電圧ＶＬ４は電圧Ｖｂ４となる。

単位画素１２（１，ｎ）から出力線１６ｎ１に出力された電圧Ｖｂ１の信号は、列回路５２１で処理され、画素ＡのＮ信号として読み出される。同様に、単位画素１２（２，ｎ）から出力線１６ｎ２に出力された電圧Ｖｂ２の信号は、列回路５２２で処理され、画素ＤのＮ信号として読み出される。また、単位画素１２（３，ｎ）から出力線１６ｎ３に出力された電圧Ｖｂ３の信号は、列回路５２３で処理され、画素ＥのＮ信号として読み出される。また、単位画素１２（４，ｎ）から出力線１６ｎ４に出力された電圧Ｖｂ４の信号は、列回路５２４で処理され、画素ＨのＮ信号として読み出される。

続く時刻ｔ９において、垂直駆動回路３０は、制御信号ＴＸ１１，ＴＸ２２，ＴＸ３１，ＴＸ４２をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、単位画素１２（１，ｎ），１２（３，ｎ）の転送トランジスタＭ１１がオンになり、所定の露光期間の間に単位画素１２（１，ｎ），１２（３，ｎ）の光電変換素子ＰＤ１に蓄積された電荷がノードＦＤに転送される。また、単位画素１２（２，ｎ），１２（４，ｎ）の転送トランジスタＭ１２がオンになり、所定の露光期間の間に単位画素１２（２，ｎ），１２（４，ｎ）の光電変換素子ＰＤ２に蓄積された電荷がノードＦＤに転送される。

これにより、単位画素１２（１，ｎ）の光電変換素子ＰＤ１で生じた電荷の量に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力線１６ｎ１に出力される。出力線１６ｎ１の電圧ＶＬ１は、電圧Ｖｂ１から光電変換素子ＰＤ１で生じた電荷の量に応じた所定の電圧に向かって変化する。同様に、単位画素１２（２，ｎ）の光電変換素子ＰＤ２で生じた電荷の量に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力線１６ｎ２に出力される。出力線１６ｎ２の電圧ＶＬ２は、電圧Ｖｂ２から光電変換素子ＰＤ２で生じた電荷の量に応じた所定の電圧に向かって変化する。また、単位画素１２（３，ｎ）の光電変換素子ＰＤ１で生じた電荷の量に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力線１６ｎ３に出力される。出力線１６ｎ３の電圧ＶＬ３は、電圧Ｖｂ３から光電変換素子ＰＤ１で生じた電荷の量に応じた所定の電圧に向かって変化する。また、単位画素１２（４，ｎ）の光電変換素子ＰＤ２で生じた電荷の量に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力線１６ｎ４に出力される。出力線１６ｎ４の電圧ＶＬ４は、電圧Ｖｂ４から光電変換素子ＰＤ２で生じた電荷の量に応じた所定の電圧に向かって変化を開始する。

続く時刻ｔ１０において、垂直駆動回路３０は、制御信号ＴＸ１１，ＴＸ２２，ＴＸ３１，ＴＸ４２をＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、単位画素１２（１，ｎ）～１２（４，ｎ）における光電変換素子ＰＤ１，ＰＤ２からノードＦＤへの電荷の転送期間が終了する。単位画素１２（１，ｎ）から出力線１６ｎ１に出力された信号は、静定後に列回路５２１で処理され、画素ＡのＳ信号として読み出される。同様に、単位画素１２（２，ｎ）から出力線１６ｎ２に出力された信号は、静定後に列回路５２２で処理され、画素ＤのＳ信号として読み出される。また、単位画素１２（３，ｎ）から出力線１６ｎ３に出力された信号は、静定後に列回路５２３で処理され、画素ＥのＳ信号として読み出される。また、単位画素１２（４，ｎ）から出力線１６ｎ４に出力された信号は、静定後に列回路５２４で処理され、画素ＨのＳ信号として読み出される。

続く時刻ｔ１１において、垂直駆動回路３０は、制御信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４をＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、読み出しが行われた単位画素１２（１，ｎ）～１２（４，ｎ）の選択トランジスタＭ４がオフになり、単位画素１２（１，ｎ）～１２（４，ｎ）が出力線１６ｎ１～１６ｎ４から切り離される。また、システム制御部９０は、制御信号ＶＬＯＮ１，ＶＬＯＮ２，ＶＬＯＮ３，ＶＬＯＮ４をＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、接続スイッチＭ９１～Ｍ９４がオフになり、出力線１６ｎ１～１６ｎ４が列回路５２１～５２４から切り離される。

このようにして、時刻ｔ１から時刻ｔ１１までの２つの水平走査期間を経て、画素Ａ、画素Ｂ、画素Ｃ、画素Ｄ、画素Ｅ、画素Ｆ、画素Ｇ及び画素Ｈの８画素からの画素信号の読み出しを行う。この後、同様の手順により、第５行目から４行単位で画素領域１０を順次走査し、画素領域１０の全体から画素信号の読み出しを行う。

図７は、任意の時間において垂直出力線１６を構成する出力線のうちの一部が画素信号の読み出しに使用されない第２の駆動モードを示すタイミング図である。より具体的に言うと、第２の駆動モードは、各列の垂直出力線１６を構成する４本の出力線のうちの２本が単位画素１２と接続され、４つの列回路５２１～５２４からそれぞれ画素信号を読み出すモードである。

一列の垂直出力線を構成する複数の出力線について、近接する出力線の間には寄生容量が存在する。特許文献１に記載の固体撮像素子では、一列の垂直出力線を構成する複数の出力線のうちの一部の出力線から画素信号を読み出す場合、他の出力線は所定の電圧に固定する。そのため、画素信号を読み出す出力線と読み出さない出力線との間の寄生容量を通じた影響は、近接する出力線の電位状態によって異なることになる。その結果、垂直出力線を構成する出力線の間で、リセット信号の読み出し時における垂直出力線からノードＦＤへのカップリング量やリセット信号の静定時間にばらつきが発生することがある。同じ黒レベルの画像を撮影した際には、出力線間で読み出す信号量が異なることになり、画像として段差が発生し画質が劣化してしまう。図７に示す駆動モードは、画素信号を読み出す出力線と読み出さない出力線とを含む動作を行う場合に、出力線の間に生じるこのような電位ばらつきの影響を抑制するうえで有効である。

図７には、垂直駆動回路３０から供給される制御信号ＲＳＴ１～ＲＳＴ４，ＴＸ１１～ＴＸ４２，ＳＥＬ１～ＳＥＬ４を示している。また、図７には、システム制御部９０から供給される制御信号ＶＬＯＮ１～ＶＬＯＮ４，ＶＳＨＯＲＴ，ＶＬＦＩＸ，ＮＵＬＬＲＳＴ，ＮＵＬＬＳＥＬ１～ＮＵＬＬＳＥＬ４を示している。また、図７には、出力線１６ｎ１～１６ｎ４の電圧ＶＬ１～ＶＬ４を示している。各制御信号は、Ｈｉｇｈレベルのときがアクティブ状態であり、Ｌｏｗレベルのときが非アクティブ状態であるものとする。

時刻ｔ２０から時刻ｔ２１までの期間は読み出し開始前の状態である。この期間において、総ての制御信号ＲＳＴ１～４，ＴＸ１１～４２，ＳＥＬ１～４，ＶＬＯＮ１～４，ＶＬＦＩＸ，ＮＵＬＬＲＳＴ，ＮＵＬＬＳＥＬ１～４はＬｏｗレベル、すなわち非アクティブの状態である。また、この期間における出力線１６ｎ１～１６ｎ４の電圧ＶＬ１～ＶＬ４は任意である。

時刻ｔ２１から時刻ｔ２６までの期間は、画素Ｂ及び画素Ｃの各々からＮ信号及びＳ信号の読み出しを行う１水平走査期間に対応する。

時刻ｔ２１において、システム制御部９０は、制御信号ＶＬＦＩＸをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、電位固定回路４２の接続スイッチＭ８１～Ｍ８４がオンになり、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４の電圧ＶＬ１，ＶＬ２，ＶＬ３，ＶＬ４は、電位固定回路４２によって規定される所定の電圧に向かって変化する。

続く時刻ｔ２２において、システム制御部９０は、制御信号ＶＬＦＩＸをＨｉｇｈレベルからＬｏｗレベルへと制御し、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４を電位固定回路４２から切り離す。これにより、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４の電圧ＶＬ１，ＶＬ２，ＶＬ３，ＶＬ４は、それぞれ、電圧Ｖ０１，Ｖ０２，Ｖ０３，Ｖ０４となる。電圧Ｖ０１，Ｖ０２，Ｖ０３，Ｖ０４を共通の電位固定回路４２によって規定される電圧に設定することで、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４の電圧を画素信号の読み出しの開始前に揃えることができる。

同じく時刻ｔ２２において、垂直駆動回路３０は、制御信号ＲＳＴ１，ＲＳＴ２，ＳＥＬ１，ＳＥＬ２をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、単位画素１２（１，ｎ），１２（２，ｎ）の選択トランジスタＭ４がオンになり、単位画素１２（１，ｎ）が出力線１６ｎ１に、単位画素１２（２，ｎ）が出力線１６ｎ２に、それぞれ接続される。また、単位画素１２（１，ｎ），１２（２，ｎ）のリセットトランジスタＭ２がオンになり、ノードＦＤのリセット動作が開始される。

同じく時刻ｔ２２において、垂直駆動回路３０は、制御信号ＮＵＬＬＲＳＴ，ＮＵＬＬＳＥＬ３，ＮＵＬＬＳＥＬ４をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、ヌル画素２２（Ｍ＋３，ｎ），２２（Ｍ＋４，ｎ）の選択トランジスタＭ７がオンになり、ヌル画素２２（Ｍ＋３，ｎ）が出力線１６ｎ３に、ヌル画素２２（Ｍ＋４，ｎ）が出力線１６ｎ４に、それぞれ接続される。また、ヌル画素２２（Ｍ＋３，ｎ），２２（Ｍ＋４，ｎ）のリセットトランジスタＭ２がオンになり、ノードＦＤｎのリセット動作が開始される。

同じく時刻ｔ２２において、システム制御部９０は、制御信号ＶＬＯＮ１，ＶＬＯＮ２，ＶＳＨＯＲＴをＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、接続スイッチＭ９１，Ｍ９２がオンになり、出力線１６ｎ１が列回路５２１に接続され、出力線１６ｎ２が列回路５２２に接続される。また、接続スイッチＭ１０１，Ｍ１０２がオンになり、出力線１６ｎ１が列回路５２３に接続され、出力線１６ｎ２が列回路５２４に接続される。つまり、出力線１６ｎ１には２つの列回路５２１，５２３が接続され、出力線１６ｎ２には２つの列回路５２２，５２４が接続される。

続く時刻ｔ２３において、垂直駆動回路３０は、制御信号ＲＳＴ１，ＲＳＴ２，ＮＵＬＬＲＳＴをＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、単位画素１２（１，ｎ），１２（２，ｎ）のリセットトランジスタＭ２がオフになり、ノードＦＤのリセット状態が解除される。リセットトランジスタＭ２がオフになる際、ノードＦＤの電位はリセットトランジスタＭ２のゲートとの間のカップリングによって所定の電位まで振り下がる。リセットトランジスタＭ２がオフになった後に静定するノードＦＤの電圧が、ノードＦＤのリセット電圧である。また、ヌル画素２２（Ｍ＋３，ｎ），２２（Ｍ＋４，ｎ）のリセットトランジスタＭ５がオフになり、ノードＦＤｎのリセット状態が解除される。リセットトランジスタＭ５がオフになる際、ノードＦＤｎの電位はリセットトランジスタＭ５のゲートとの間のカップリングによって所定の電位まで振り下がる。リセットトランジスタＭ５がオフになった後に静定するノードＦＤｎの電圧が、ノードＦＤｎのリセット電圧である。

これにより、出力線１６ｎ１には単位画素１２（１，ｎ）のノードＦＤのリセット電圧に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力され、出力線１６ｎ１の電圧ＶＬ１は電圧Ｖｃ１となる。同様に、出力線１６ｎ２には単位画素１２（２，ｎ）のノードＦＤのリセット電圧に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力され、出力線１６ｎ２の電圧ＶＬ２は電圧Ｖｃ２となる。また、出力線１６ｎ３にはヌル画素２２（Ｍ＋３，ｎ）のノードＦＤｎのリセット電圧に応じた信号が増幅トランジスタＭ６及び選択トランジスタＭ７を介して出力され、出力線１６ｎ３の電圧ＶＬ３は電圧Ｖｃ３となる。同様に、出力線１６ｎ４にはヌル画素２２（Ｍ＋４，ｎ）のノードＦＤｎのリセット電圧に応じた信号が増幅トランジスタＭ６及び選択トランジスタＭ７を介して出力され、出力線１６ｎ４の電圧ＶＬ４は電圧Ｖｃ４となる。

単位画素１２（１，ｎ）から出力線１６ｎ１に出力された電圧Ｖｃ１の信号は、列回路５２１，５２３で処理され、画素ＢのＮ信号として読み出される。同様に、単位画素１２（２，ｎ）から出力線１６ｎ２に出力された電圧Ｖｃ２の信号は、列回路５２２，５２４で処理され、画素ＣのＮ信号として読み出される。一方、出力線１６ｎ３，１６ｎ４は列回路には接続されていないため、出力線１６ｎ３に出力された電圧Ｖｃ３の信号及び出力線１６ｎ４に出力された電圧Ｖｃ４の信号は処理されない。

ここで着目すべき点は、時刻ｔ２２から時刻ｔ２４の期間において、垂直出力線１６ｎを構成する４本の出力線１６ｎ１～１６ｎ４の電圧が、同じタイミングで同じように変化していることである。

垂直出力線１６ｎを構成する出力線の過渡的な電位変化は、垂直出力線１６ｎを構成する他の出力線との間のカップリングなどの寄生容量成分や配線の寄生抵抗成分などに影響される。例えば、出力線１６ｎ１はこれに隣接する出力線１６ｎ２とカップリングされ、出力線１６ｎ２はこれに隣接する出力線１６ｎ１，１６ｎ３とカップリングされる。

時刻ｔ２２から時刻ｔ２４の期間において、出力線１６ｎ１には画素ＢのＮ信号の読み出しによる電位の変化が生じており、出力線１６ｎ２には画素ＣのＮ信号の読み出しによる電位の変化が生じている。このとき、出力線１６ｎ３，１６ｎ４には、単位画素１２を構成する画素のＮ信号は読み出されない。ところが、出力線１６ｎ３にはヌル画素２２（Ｍ＋３，ｎ）のＮ信号の読み出しによる電位の変化が生じており、出力線１６ｎ４にはヌル画素２２（Ｍ＋４，ｎ）のＮ信号の読み出しによる電位の変化が生じている。

このようにして、単位画素１２からのＮ信号を読み出さない出力線にヌル画素２２からのＮ信号を読み出すことで、垂直出力線１６ｎを構成する４本の出力線１６ｎ１～１６ｎ４の電位は同じタイミングで同じように変化するようになる。これにより、出力線１６ｎ１～１６ｎ４間における寄生容量を通じた影響を概略揃えることができる。

より具体的には、出力線１６ｎ１～１６ｎ４において、Ｎ信号の読み出し時における垂直出力線１６からノードＦＤへのカップリング量のばらつきや読み出し信号の静定時間のばらつきを抑制することができる。つまり、出力線１６ｎ１～１６ｎ４のそれぞれにおいて、時刻ｔ２２から時刻ｔ２３までの期間における電位の変動量が同等になり、電圧Ｖｃ１，Ｖｃ２，Ｖｃ３，Ｖｃ４が同一になる。したがって、同じ黒レベルの画像を撮影したような場合に、時刻ｔ２２から時刻ｔ２４の期間において、単位画素１２からの読み出し信号量に段差が発生することはない。

続く時刻ｔ２４において、垂直駆動回路３０は、制御信号ＴＸ１２，ＴＸ２１をＬｏｗレベルからＨｉｇｈレベルに制御する。これにより、単位画素１２（１，ｎ）の転送トランジスタＭ１２がオンになり、所定の露光期間の間に単位画素１２（１，ｎ）の光電変換素子ＰＤ２に蓄積された電荷がノードＦＤに転送される。また、単位画素１２（２，ｎ）の転送トランジスタＭ１１がオンになり、所定の露光期間の間に単位画素１２（２，ｎ）の光電変換素子ＰＤ１に蓄積された電荷がノードＦＤに転送される。

これにより、単位画素１２（１，ｎ）の光電変換素子ＰＤ２で生じた電荷の量に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力線１６ｎ１に出力される。出力線１６ｎ１の電圧ＶＬ１は、電圧Ｖｃ１から光電変換素子ＰＤ２で生じた電荷の量に応じた所定の電圧に向かって変化する。同様に、単位画素１２（２，ｎ）の光電変換素子ＰＤ１で生じた電荷の量に応じた信号が増幅トランジスタＭ３及び選択トランジスタＭ４を介して出力線１６ｎ２に出力される。出力線１６ｎ２の電圧ＶＬ２は、電圧Ｖｃ２から光電変換素子ＰＤ１で生じた電荷の量に応じた所定の電圧に向かって変化する。

続く時刻ｔ２５において、垂直駆動回路３０は、制御信号ＴＸ１２，ＴＸ２１をＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、単位画素１２（１，ｎ）における光電変換素子ＰＤ２からノードＦＤへの電荷の転送期間及び単位画素１２（２，ｎ）における光電変換素子ＰＤ１からノードＦＤへの電荷の転送期間が終了する。単位画素１２（１，ｎ）から出力線１６ｎ１に出力された信号は、静定後に列回路５２１，５２３で処理され、画素ＢのＳ信号として読み出される。また、単位画素１２（２，ｎ）から出力線１６ｎ２に出力された信号は、静定後に列回路５２２，５２４で処理され、画素ＣのＳ信号として読み出される。

続く時刻ｔ２６において、垂直駆動回路３０は、制御信号ＳＥＬ１，ＳＥＬ２，ＮＵＬＬＳＥＬ３，ＮＵＬＬＳＥＬ４をＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、読み出しが行われた単位画素１２（１，ｎ），１２（２，ｎ）の選択トランジスタＭ４がオフになり、単位画素１２（１，ｎ），１２（２，ｎ）が出力線１６ｎ１，１６ｎ２から切り離される。また、ヌル画素２２（Ｍ＋３，ｎ），２２（Ｍ＋４，ｎ）の選択トランジスタＭ７がオフになり、ヌル画素２２（Ｍ＋３，ｎ），２２（Ｍ＋４，ｎ）が出力線１６ｎ３，１６ｎ４から切り離される。また、システム制御部９０は、制御信号ＶＬＯＮ１，ＶＬＯＮ２，ＶＳＨＯＲＴをＨｉｇｈレベルからＬｏｗレベルに制御する。これにより、接続スイッチＭ９１，Ｍ９２，Ｍ１０１，Ｍ１０２がオフになり、出力線１６ｎ１，１６ｎ２が列回路５２１～５２４から切り離される。

同じく時刻ｔ２６において、システム制御部９０は、制御信号ＶＬＦＩＸをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、電位固定回路４２の接続スイッチＭ８１～Ｍ８４がオンになり、出力線１６ｎ１，１６ｎ２，１６ｎ３，１６ｎ４の電圧ＶＬ１，ＶＬ２，ＶＬ３，ＶＬ４は、電位固定回路４２によって規定される所定の電圧に向かって変化する。

続く時刻ｔ２７から時刻ｔ４１の期間は、時刻ｔ２１から時刻ｔ２６の期間における画素Ｂ及び画素ＤからのＮ信号及びＳ信号の読み出しと同様にして、画素Ａ、画素Ｃ、画素Ｅ、画素Ｆ、画素Ｇ及び画素ＨからのＮ信号及びＳ信号の読み出しを行う期間である。

時刻ｔ２７から時刻ｔ３１までの期間は、画素Ｄ及び画素Ｅの各々からＮ信号及びＳ信号の読み出しを行う１水平走査期間に対応する。画素Ｄの読み出しでは、制御信号ＳＥＬ２，ＶＬＯＮ２がアクティブな状態となり、出力線１６ｎ２を経由して列回路５２２，５２４にＮ信号及びＳ信号が読み出される。画素Ｅの読み出しでは、制御信号ＳＥＬ３，ＶＬＯＮ３がアクティブな状態となり、出力線１６ｎ３を介して列回路５２１，５２３にＮ信号及びＳ信号が読み出される。

また、時刻ｔ２７から時刻ｔ３１までの期間には、制御信号ＮＵＬＬＳＥＬ１，ＮＵＬＬＳＥＬ４がアクティブな状態となる。これにより、出力線１６ｎ１にはヌル画素２２（Ｍ＋１，ｎ）のＮ信号が読み出され、出力線１６ｎ４にはヌル画素２２（Ｍ＋４，ｎ）のＮ信号が読み出される。このように、単位画素１２からのＮ信号を読み出さない出力線にヌル画素２２からのＮ信号を読み出すことで、垂直出力線１６ｎを構成する４本の出力線１６ｎ１～１６ｎ４の電位は同じタイミングで同じように変化するようになる。これにより、出力線１６ｎ１～１６ｎ４間における寄生容量を通じた影響を概略揃えることができる。

つまり、出力線１６ｎ１～１６ｎ４のそれぞれにおいて、時刻ｔ２７から時刻ｔ２９までの期間における電位の変動量が同等になり、電圧Ｖｄ１，Ｖｄ２，Ｖｄ３，Ｖｄ４が同一になる。したがって、同じ黒レベルの画像を撮影したような場合に、時刻ｔ２７から時刻ｔ２９の期間において、単位画素１２からの読み出し信号量に段差が発生することはない。

時刻ｔ３２から時刻ｔ３６までの期間は、画素Ｆ及び画素Ｇの各々からＮ信号及びＳ信号の読み出しを行う１水平走査期間に対応する。画素Ｆの読み出しでは、制御信号ＳＥＬ３，ＶＬＯＮ３がアクティブな状態となり、出力線１６ｎ３を経由して列回路５２１，５２３にＮ信号及びＳ信号が読み出される。画素Ｅの読み出しでは、制御信号ＳＥＬ４，ＶＬＯＮ４がアクティブな状態となり、出力線１６ｎ４を介して列回路５２２，５２４にＮ信号及びＳ信号が読み出される。

また、時刻ｔ３２から時刻ｔ３６までの期間には、制御信号ＮＵＬＬＳＥＬ１，ＮＵＬＬＳＥＬ２がアクティブな状態となる。これにより、出力線１６ｎ１にはヌル画素２２（Ｍ＋１，ｎ）のＮ信号が読み出され、出力線１６ｎ２にはヌル画素２２（Ｍ＋２，ｎ）のＮ信号が読み出される。このように、単位画素１２からのＮ信号を読み出さない出力線にヌル画素２２からのＮ信号を読み出すことで、垂直出力線１６ｎを構成する４本の出力線１６ｎ１～１６ｎ４の電位は同じタイミングで同じように変化するようになる。これにより、出力線１６ｎ１～１６ｎ４間における寄生容量を通じた影響を概略揃えることができる。

つまり、出力線１６ｎ１～１６ｎ４のそれぞれにおいて、時刻ｔ３２から時刻ｔ３４までの期間における電位の変動量が同等になり、電圧Ｖｅ１，Ｖｅ２，Ｖｅ３，Ｖｅ４が同一になる。したがって、同じ黒レベルの画像を撮影したような場合に、時刻ｔ３２から時刻ｔ３４の期間において、単位画素１２からの読み出し信号量に段差が発生することはない。

時刻ｔ３７から時刻ｔ４１までの期間は、画素Ａ及び画素Ｈの各々からＮ信号及びＳ信号の読み出しを行う１水平走査期間に対応する。画素Ａの読み出しでは、制御信号ＳＥＬ１，ＶＬＯＮ１がアクティブな状態となり、出力線１６ｎ１を経由して列回路５２１，５２３にＮ信号及びＳ信号が読み出される。画素Ｈの読み出しでは、制御信号ＳＥＬ４，ＶＬＯＮ４がアクティブな状態となり、出力線１６ｎ４を介して列回路５２２，５２４にＮ信号及びＳ信号が読み出される。

また、時刻ｔ３７から時刻ｔ４１までの期間には、制御信号ＮＵＬＬＳＥＬ２，ＮＵＬＬＳＥＬ３がアクティブな状態となる。これにより、出力線１６ｎ２にはヌル画素２２（Ｍ＋２，ｎ）のＮ信号が読み出され、出力線１６ｎ３にはヌル画素２２（Ｍ＋３，ｎ）のＮ信号が読み出される。このように、単位画素１２からのＮ信号を読み出さない出力線にヌル画素２２からのＮ信号を読み出すことで、垂直出力線１６ｎを構成する４本の出力線１６ｎ１～１６ｎ４の電位は同じタイミングで同じように変化するようになる。これにより、出力線１６ｎ１～１６ｎ４間における寄生容量を通じた影響を概略揃えることができる。

つまり、出力線１６ｎ１～１６ｎ４のそれぞれにおいて、時刻ｔ３７から時刻ｔ３９までの期間における電位の変動量が同等になり、電圧Ｖｆ１，Ｖｆ２，Ｖｆ３，Ｖｆ４が同一になる。したがって、同じ黒レベルの画像を撮影したような場合に、時刻ｔ３７から時刻ｔ３９の期間において、単位画素１２からの読み出し信号量に段差が発生することはない。

このようにして、時刻ｔ２１から時刻ｔ４１までの４つの水平走査期間を経て、画素Ａ、画素Ｂ、画素Ｃ、画素Ｄ、画素Ｅ、画素Ｆ、画素Ｇ及び画素Ｈの８画素からの画素信号の読み出しを行う。この後、同様の手順により、第５行目から４行単位で画素領域１０を順次走査し、画素領域１０の全体から画素信号の読み出しを行う。

なお、図７に示す駆動例では、非選択の出力線にヌル画素２２のＮ信号を読み出すことで、同じ列の垂直出力線１６を構成する複数の出力線における各出力線から他の出力線への寄生容量を通じた影響を揃えるようにしている。しかしながら、本発明の要旨は、各列の垂直出力線１６を構成する複数の出力線のうちの一部を選択して画素信号の読み出しに使用する場合に、非選択の出力線の電位が画素信号を読み出す出力線の電位と同様に変化するように制御することにある。すなわち、非選択の出力線に読み出す信号は、画素信号を読み出す出力線と同等の電位を有する信号であればよく、必ずしもヌル画素２２からの信号である必要はない。

非選択の出力線に読み出すＮ信号としては、ヌル画素２２から出力されるＮ信号のほか、遮光画素から出力されるＮ信号や、読み出しには使用されない間引き画素から出力されるＮ信号を適用することも可能である。或いは、選択された出力線のＮ信号の電圧変化と同等に出力線の電圧を制御する電圧制御回路によって、非選択の出力線の電圧を制御するように構成してもよい。この電圧制御回路は、画素から出力されるＮ信号の過渡的な電圧変化に模した電圧を、画素から出力線にＮ信号を出力するのと同じタイミングで出力線に出力する機能を有している。このような電圧制御回路としては、例えば、ヌル画素２２が備えるソースフォロワ回路と同じ構成の回路とすることができる。つまり、電圧制御回路が増幅トランジスタを備え、ドレインに電圧ＶＤＤが供給され、ソースを介して電流源１８からバイアス電流が供給される構成とする。この増幅トランジスタのゲートが入力ノードであり、ヌル画素２２のノードＦＤのリセットが解除された際の電位に相当する電位がこの入力ノードに与えられる。これにより、ヌル画素２２と同様に電圧制御回路が非選択の出力線に信号を与えることができる。なお、この電圧制御回路は、出力線の選択時に、信号線の変化範囲を制限する制限回路として動作するようにしても良い。有効画素に強い光が入射している場合に、有効画素のノードＦＤのリセットが解除された後、フォトダイオードからノードＦＤに電荷があふれ出すことがある。これによりノードＦＤの電位が下がり、出力線の電位が低下する。この電位の低下を、制限回路が抑えることができる。電圧制御回路の備える増幅トランジスタの入力ノードの電位を適切に設定することにより、電圧制御回路が制限回路として動作することができる。

このように、本実施形態によれば、駆動モードに応じて出力線間の電位ばらつきを効果的に抑制し、ノイズを低減した高品質な信号を出力することが可能である。

［第２実施形態］
本発明の第２実施形態による撮像システムについて、図８を用いて説明する。図８は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図８には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図８に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１実施形態で説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置２０１は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備えうる。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体基板に形成されていてもよい。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１実施形態による光電変換装置１００を適用した撮像システムを実現することができる。

［第３実施形態］
本発明の第３実施形態による撮像システム及び移動体について、図９を用いて説明する。図９は、本実施形態による撮像システム及び移動体の構成を示す図である。

図９（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１実施形態に記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図９（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［第４実施形態］
本発明の第４実施形態による機器について、図１０を用いて説明する。図１０は、本実施形態による機器の概略構成を示すブロック図である。

図１０は、光電変換装置ＡＰＲを含む機器ＥＱＰを示す模式図である。光電変換装置ＡＰＲは、第１実施形態に記載の光電変換装置１００の機能を備える。光電変換装置ＡＰＲの全部又は一部が、半導体デバイスＩＣである。本例の光電変換装置ＡＰＲは、例えば、イメージセンサやＡＦ（Auto Focus）センサ、測光センサ、測距センサとして用いることができる。半導体デバイスＩＣは、光電変換部を含む画素回路ＰＸＣが行列状に配列された画素エリアＰＸを有する。半導体デバイスＩＣは画素エリアＰＸの周囲に周辺エリアＰＲを有することができる。周辺エリアＰＲには画素回路以外の回路を配置することができる。

光電変換装置ＡＰＲは、複数の光電変換部が設けられた第１半導体チップと、周辺回路が設けられた第２半導体チップとを積層した構造（チップ積層構造）を有していてもよい。第２半導体チップにおける周辺回路は、ぞれぞれ、第１半導体チップの画素列に対応した列回路とすることができる。また、第２半導体チップにおける周辺回路は、それぞれ、第１半導体チップの画素あるいは画素ブロックに対応したマトリクス回路とすることもできる。第１半導体チップと第２半導体チップとの接続は、貫通電極（ＴＳＶ）、銅等の導電体の直接接合によるチップ間配線、チップ間のマイクロバンプによる接続、ワイヤボンディングによる接続などを採用することができる。

光電変換装置ＡＰＲは、半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。

機器ＥＱＰは、光学装置ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹ及び機械装置ＭＣＨＮのうちの少なくともいずれかを更に備えうる。光学装置ＯＰＴは、光電変換装置としての光電変換装置ＡＰＲに対応するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは、光電変換装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＲＣＳは、光電変換装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成する。処理装置ＰＲＣＳは、ＣＰＵ（中央処理装置）やＡＳＩＣ（特定用途向け集積回路）などの半導体デバイスである。表示装置ＤＳＰＬは、光電変換装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、光電変換装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、或いは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮは、モーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、光電変換装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、光電変換装置ＡＰＲが有する記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。

図１０に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学装置ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器（移動体）でありうる。また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器でありうる。また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器でありうる。

輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、光電変換装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助及び／又は自動化を行うものに好適である。運転（操縦）の補助及び／又は自動化のための処理装置ＰＲＣＳは、光電変換装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。

本実施形態による光電変換装置ＡＰＲは、その設計者、製造者、販売者、購入者及び／又は使用者に、高い価値を提供することができる。そのため、光電変換装置ＡＰＲを機器ＥＱＰに搭載すれば、機器ＥＱＰの価値も高めることができる。よって、機器ＥＱＰの製造、販売を行う上で、本実施形態の光電変換装置ＡＰＲの機器ＥＱＰへの搭載を決定することは、機器ＥＱＰの価値を高める上で有利である。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、上記第１実施形態では、画素領域１０，２０の各列の垂直出力線１６を４本の出力線により構成したが、各列の垂直出力線１６を構成する出力線の本数は４本に限定されるものではなく、２本以上であればよい。

また、図２に示した単位画素１２の回路構成は一例であり、適宜変更が可能である。例えば、各々の単位画素１２が備える光電変換素子の数は１つでもよい。また、各々の単位画素１２が備える光電変換素子の数は３つ以上であってもよい。この場合、複数の光電変換素子が１つのＦＤノードを共有する構成としてもよい。また、複数の光電変換素子が１つのマイクロレンズを共有する瞳分割画素とし、位相差を検出可能な構成としてもよい。また、単位画素１２は、必ずしも選択トランジスタＭ４を有する必要はない。また、ノードＦＤの容量値が切り替え可能に構成されていてもよい。

また、上記第２及び第３実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図８及び図９に示した構成に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０，２０…画素領域
１２…単位画素
１６…垂直出力線
２２…ヌル画素
４０…出力線駆動回路
４２…電位固定回路
４６，４８…接続回路
５０…列回路部
５２…列回路

Claims (16)

1. 各々が光電変換部を有する複数の単位画素が複数の行及び複数の列をなすように配された画素領域と、
   前記複数の列の各々に少なくとも２つが配され、それぞれが対応する列の単位画素に接続された複数の出力線と、
   前記複数の出力線の各々に対応して設けられた複数の列回路と、
   前記複数の出力線と前記複数の列回路との間の接続を制御する制御回路と、を有し、
   前記制御回路は、前記複数の出力線のうちの第１の出力線に画素信号が出力されるタイミングで前記第１の出力線と同じ列に配された第２の出力線に画素信号が出力されない場合に、前記第１の出力線を対応する第１の列回路に接続し、前記第２の出力線を対応する第２の列回路から切り離すように構成されている
   ことを特徴とする光電変換装置。
2. 前記制御回路は、前記第１の出力線に前記画素信号が出力されるタイミングで前記第２の出力線に画素信号が出力されない場合に、前記第１の出力線を前記第２の列回路にも接続するように構成されている
   ことを特徴とする請求項１記載の光電変換装置。
3. 前記複数の出力線に所定の信号を出力する信号生成回路を更に有し、
   前記信号生成回路は、前記第１の出力線に前記画素信号が出力されるタイミングで、前記第２の出力線に、前記所定の信号を出力するように構成されている
   ことを特徴とする請求項１又は２記載の光電変換装置。
4. 前記第１の出力線に出力される前記画素信号は、前記第１の出力線に接続された前記単位画素から出力されるＮ信号である
   ことを特徴とする請求項３記載の光電変換装置。
5. 前記信号生成回路は、前記第１の出力線及び前記第２の出力線が配された列に設けられた他の画素であり、前記所定の信号は、前記他の画素から出力されるＮ信号である
   ことを特徴とする請求項４記載の光電変換装置。
6. 前記第１の出力線に前記画素信号を出力する前記単位画素と前記他の画素とは同時に駆動される
   ことを特徴とする請求項５記載の光電変換装置。
7. 前記他の画素は、光電変換部を含まないヌル画素である
   ことを特徴とする請求項５又は６記載の光電変換装置。
8. 前記他の画素は、光電変換部が遮光された遮光画素である
   ことを特徴とする請求項５又は６記載の光電変換装置。
9. 前記他の画素は、前記第１の出力線及び前記第２の出力線が配された列に設けられた他の単位画素である
   ことを特徴とする請求項５又は６記載の光電変換装置。
10. 前記制御回路は、前記第１の出力線及び前記第２の出力線に前記Ｎ信号を出力する前に、前記複数の出力線の電圧を等しい電圧に設定するように構成されている
    ことを特徴とする請求項４乃至９のいずれか１項に記載の光電変換装置。
11. 前記信号生成回路は、前記第１の出力線の電圧変化と同じになるように前記第２の出力線の電圧を制御する電圧制御回路である
    ことを特徴とする請求項３記載の光電変換装置。
12. 各々が光電変換部を有する複数の単位画素が複数の行及び複数の列をなすように配された画素領域と、前記複数の列の各々に少なくとも２つが配され、それぞれが対応する列の単位画素に接続された複数の出力線と、前記複数の出力線の各々に対応して設けられた複数の列回路と、を有する光電変換装置の駆動方法であって、
    前記複数の出力線のうちの第１の出力線に画素信号を出力し、前記第１の出力線に前記画素信号が出力されるタイミングで前記第１の出力線と同じ列に配された第２の出力線に画素信号が出力しない駆動を行う場合に、前記第１の出力線を対応する第１の列回路に接続し、前記第２の出力線を対応する第２の列回路から切り離す
    ことを特徴とする光電変換装置の駆動方法。
13. 前記駆動を行う場合に、前記第１の出力線を前記第２の列回路にも接続する
    ことを特徴とする請求項１２記載の光電変換装置の駆動方法。
14. 請求項１乃至１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理装置と
    を有することを特徴とする撮像システム。
15. 移動体であって、
    請求項１乃至１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。
16. 請求項１乃至１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置に対応する光学装置、
    前記光電変換装置を制御する制御装置、
    前記光電変換装置から出力された信号を処理する処理装置、
    前記光電変換装置で得られた情報に基づいて制御される機械装置、
    前記光電変換装置で得られた情報を表示する表示装置、及び、
    前記光電変換装置で得られた情報を記憶する記憶装置、の少なくともいずれかと
    を備えることを特徴とする機器。

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