JP2023115046A - ＳｉＣウェハおよびその製造方法 - Google Patents

ＳｉＣウェハおよびその製造方法 Download PDF

Info

Publication number
JP2023115046A
JP2023115046A JP2023093212A JP2023093212A JP2023115046A JP 2023115046 A JP2023115046 A JP 2023115046A JP 2023093212 A JP2023093212 A JP 2023093212A JP 2023093212 A JP2023093212 A JP 2023093212A JP 2023115046 A JP2023115046 A JP 2023115046A
Authority
JP
Japan
Prior art keywords
sic
wafer
carbon
epitaxial layer
composition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023093212A
Other languages
English (en)
Inventor
慶亮 小林
Keisuke Kobayashi
明生 島
Akio Shima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Proterial Ltd
Original Assignee
Proterial Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Proterial Ltd filed Critical Proterial Ltd
Priority to JP2023093212A priority Critical patent/JP2023115046A/ja
Publication of JP2023115046A publication Critical patent/JP2023115046A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

Figure 2023115046000001
【課題】デバイスを形成する前のＳｉＣウェハにおいてウェハ表面の組成を制御する事により、デバイス形成後におけるゲート絶縁膜寿命のばらつきを低減できる、エピタキシャル成長層付きのＳｉＣウェハを提供する。
【解決手段】 ＳｉＣ基板と、前記ＳｉＣ基板上に形成され、ＳｉＣを含む単結晶エピタキシャル層と、を含み、前記単結晶エピタキシャル層の上面のＣ－Ｓｉの組成比が、５０ａｔｍ％以下であり、１０ａｔｍ％より大きい、ＳｉＣウェハ。
【選択図】図４

Description

本発明はＳｉＣウェハに関し、特に、上部にエピタキシャル層が形成されたＳｉＣウェハおよびその製造方法に利用できるものである。
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待され、ＳｉＣパワーデバイスの開発が進められている。
特許文献１（特開２０１２－１４２５９７号公報）には、基板表面におけるステップバンチングの発生を防ぐことが記載されている。
特許文献２（特開２０１０－２５８２９４号公報）には、炭化ケイ素エピタキシャル層の表面からシリコン原子を蒸発させて、炭化ケイ素表面を９５ａｔ％以上の炭素原子とすることが記載されている。
特許文献３～７には、エピタキシャル成長時の条件を調整し、流量比（原料供給比）またはエピタキシャル成長層の組成比を制御することが記載されている。ただし、特許文献３～７に記載の技術は、エピタキシャル成長層の表面をカーボンリッチの状態にするものではなく、また、当該流量比は、ＳｉＣウェハの表面の組成比と相関を有するものではない。
特開２０１２－１４２５９７号公報 特開２０１０－２５８２９４号公報 特開２００３－２８２４５１号公報 特開２０１５－１４３１６８号公報 特開２００９－２３９１０３号公報 特開２００７－１３７６８９号公報 国際公開第２０１５／１５９９４９号
Senzaki, Junji, et al. "Challenges of High-Performance and High-Reliablity in SiC MOS Structures." Materials Science Forum. Vol. 717. Trans TechPublications, 2012.
ＳｉＣデバイスの量産工程では、ウェハ上に複数のチップ形成領域を同時に作製し、ダイシング工程でウェハから複数のチップに分割される。それぞれのチップの特性が全て同一となれば問題ないが、不良チップが一定数存在し、チップ同士の間でデバイス特性のばらつきが大きくなる。特に大面積を要するパワーデバイスにおいては、歩留り向上のためにデバイス特性のばらつきを低減する事が重要である。例えば非特許文献１には、基板表面におけるステップバンチングの発生を防ぐことで、ゲート絶縁膜の信頼性を向上することが記載されている。
本願発明の目的は、ウェハ表面の組成を制御する事により、ゲート絶縁膜寿命のばらつきを低減できる、エピタキシャル成長層付きのＳｉＣウェハを提供することにある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態であるＳｉＣウェハは、ＳｉＣ基板と、前記ＳｉＣ基板上に形成され、ＳｉＣを含むエピタキシャル層と、を含み、前記エピタキシャル層の上面のＣ－Ｓｉの組成比は、５０ａｔｍ％以下である。
代表的な実施の形態によれば、ＳｉＣウェハの信頼性を向上させることができる。
実施の形態１に係るＳｉＣウェハの製造工程を示す平面図である。 実施の形態１に係るＳｉＣウェハの製造工程を示す断面図である。 図２に続く製造工程を示す断面図である。 図３に続く製造工程を示す断面図である。 ＸＰＳを用いた表面組成分析方法を説明する概略図である。 ＸＰＳを用いた表面組成分析方法を説明する概略図である。 ＸＰＳを用いた表面組成分析によって得られるＣ１ｓスペクトルのピーク分離の詳細を示すグラフである。 ＸＰＳを用いた表面組成分析によって得られるＣ１ｓスペクトルのピーク分離の詳細を示すグラフである。 ＸＰＳを用いた表面組成分析によって得られるＣ１ｓスペクトルのピーク分離の詳細を示すグラフである。 ＸＰＳを用いた表面組成分析によって得られるＣ１ｓスペクトルのピーク分離の詳細を示すグラフである。 カーボンリッチ処理前のＳｉＣウェハの表面における炭素を含む各種の結合の組成比と、ＸＰＳ分析の取り出し角との関係を示す表である。 カーボンリッチ処理前のＳｉＣウェハの表面における炭素を含む各種の結合の組成比と、ＸＰＳ分析の取り出し角との関係を示すグラフである。 カーボンリッチ処理後のＳｉＣウェハの表面における炭素を含む各種の結合の組成比と、ＸＰＳ分析の取り出し角との関係を示す表である。 カーボンリッチ処理後のＳｉＣウェハの表面における炭素を含む各種の結合の組成比と、ＸＰＳ分析の取り出し角との関係を示すグラフである。 カーボンリッチの処理前および処理後のそれぞれにおける、Ｃ－Ｓｉ結合の組成比と、Ｃ－Ｓｉ以外の炭素を含む結合の組成比の合計とを示すグラフである。 累積故障率を示す式である。 比較例および本実施の形態のそれぞれのＳｉＣデバイスにおける、絶縁破壊注入電荷量と累積故障率との関係を示すグラフである。 実施の形態１の変形例に係るＳｉＣウェハ上におけるＤＭＯＳＦＥＴの製造工程を示す断面図である。 図１８に続く製造工程を示す断面図である。 図１９に続く製造工程を示す断面図である。 図２０に続く製造工程を示す断面図である。 図２１に続く製造工程を示す断面図である。 図２２に続く製造工程を示す断面図である。 図２３に続く製造工程を示す断面図である。 図２４に続く製造工程を示す断面図である。 図２５に続く製造工程を示す断面図である。 実施の形態１の変形例に係るＳｉＣウェハ上におけるＤＭＯＳＦＥＴの製造工程を示す平面図である。 酸化処理を行ったＳｉＣウェハの上面における、Ｃ－Ｓｉ結合とＣ－Ｓｉ結合以外の炭素を含む結合とのそれぞれの組成比を示すグラフである。 比較例のＳｉＣデバイスにおける、絶縁破壊注入電荷量と累積故障率との関係を示すグラフである。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
本願では、ＳｉＣ基板のみから成るウェハ、ＳｉＣ基板およびＳｉＣ基板上のエピタキシャル層を含むウェハのそれぞれをＳｉＣウェハと呼ぶ。ここでいうＳｉＣ基板は、エピタキシャル層を含まないバルク基板である。
（実施の形態１）
＜改善の余地の詳細＞
ＳｉＣ（炭化ケイ素）はＳｉ（シリコン）に比べてバンドギャップが広く、ＳｉＣ基板上に形成された絶縁膜は、高い絶縁破壊強度を有する。このような特性を活かし、ＳｉＣ基板上に形成した素子に高い電圧を印加することが考えられるが、その場合、絶縁膜に掛かる電界が問題となる。このため、ＳｉＣ基板を用いたデバイスの設計においては、絶縁膜に掛かる電界を十分に考慮する必要がある。特にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）の様なゲート絶縁膜を有するデバイス構造においては、ゲート絶縁膜に掛かる電界強度が強くなると、ゲート絶縁膜においてリーク電流が生じる。このようなリーク電流の発生は、ゲート絶縁膜寿命の低下、および、ゲート絶縁膜の絶縁破壊などの、デバイス動作不良の原因となる。
このような不良は、１つのウェハから分割されたチップのそれぞれに同様に生じるものではなく、ゲート絶縁膜寿命はチップ（デバイス）毎にばらつきがある。すなわち、デバイス量産時には、ウェハ上に複数のチップ形成領域を同時に作製し、ダイシング工程を行うことで、ウェハから複数のチップが分割される。それぞれのチップの特性が全て同一となれば問題ないが、不良チップは一定数存在し得る。不良チップが生じる原因として、製造プロセスにおける異物の存在に加え、例えばＳｉＣ基板の表面に存在する欠陥が挙げられる。
当該欠陥の１つとして、ステップフロー成長法に起因して生じるステップバンチングが挙げられる。ステップバンチングは、ウェハ面内で局所的に形成されることが多く、またその凹凸形状は様々である。ステップバンチングを有するウェハ上にデバイスを作製すると、デバイスの特性ばらつきが大きくなる。したがって、ばらつきを低減するためには、凹凸などの欠陥を低減する事が重要となる。特に、大面積を要するパワーデバイスにおいては、歩留り向上のためにデバイス特性のばらつきを低減する事が重要である。
図２９に、比較例として、主に炭化ケイ素から成るウェハ上にＭＯＳＦＥＴ（ＳｉＣデバイス）を作製し、同一ウェハ面内に存在する複数のＭＯＳＦＥＴに対してＣＣＳ－ＴＤＤＢ（Constant Current Stress Time Dependent Dielectric Breakdown：定電流経時絶縁破壊）特性を評価した結果のワイブルプロットを示す。図２９に示すグラフの横軸（片対数）には、ＳｉＣ基板上に形成された絶縁膜において絶縁破壊が生じるまでに、当該絶縁膜に注入された電荷量、つまり絶縁破壊注入電荷量Ｑｂｄを示している。また、当該グラフの縦軸には、累積故障率を示している。すなわち、図２９は、比較例のＳｉＣデバイスにおける、絶縁破壊注入電荷量と累積故障率との関係を示すグラフである。
当該ワイブルプロットは、ＭＯＳキャパシタまたはＭＯＳＦＥＴなどのＭＯＳ構造において、ゲートに一定電流ストレス（ＣＣＳ）を与えた時における、複数個のデバイスの絶縁破壊注入電荷量Ｑｂｄをワイブル分布でプロットしたグラフである。ゲートに一定電流ストレス（ＣＣＳ）を与えた際に、ゲート絶縁膜が破壊するまでのストレス時間を計測することで、そのストレス時間およびストレス電流から、絶縁破壊注入電荷量Ｑｂｄを算出することができる。
ワイブルプロットにて、絶縁破壊に至るまでの時間（寿命）のばらつきがゼロである場合、プロットの分布は縦軸に平行な直線状になる。しかし、図２９に示す比較例では、ワイブルプロットは傾きを持っている。このようなワイブルプロットの傾きはばらつきの存在を示しており、絶縁破壊注入電荷量Ｑｂｄを低下させる欠陥が存在する事を意味している。
このように、ＳｉＣウェハにおいては、その上に形成するデバイス同士の間における絶縁膜の寿命などの特性ばらつきを抑えるという改善の余地がある。
＜ＳｉＣウェハの構成＞
本実施の形態１では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
本発明者らが研究を進めた結果、ウェハ表面の組成がゲート絶縁膜の信頼性に影響を与え、ＳｉＣウェハの表面の組成を制御することで、ゲート絶縁膜寿命のばらつきを低減できることを見出した。以下では、ＳｉＣウェハの表面の組成を制御する事により、ゲート絶縁膜寿命のばらつきを低減できるエピタキシャル層付きＳｉＣウェハについて説明する。
ここでは、図１～図４を用いて、本実施の形態のＳｉＣウェハの製造工程を説明する。図１は、本実施の形態のＳｉＣウェハの製造工程を示す平面図であり、図２～図４は、本実施の形態のＳｉＣウェハの製造工程を示す断面図である。
本実施の形態のＳｉＣウェハを製造する際には、まず、図１および図２に示すように、ＳｉＣ基板（ＳｉＣバルク基板）２のみから成るＳｉＣウェハ１を用意する。ＳｉＣ基板２の結晶型は、例えば４Ｈ－ＳｉＣであるが、６Ｈ－ＳｉＣまたは３Ｃ－ＳｉＣであってもよい。ＳｉＣ基板２の主面のオフ角は、例えば０．５度より大きく、８度未満が好ましい。ここでは、ＳｉＣ基板２の主面のオフ角は、例えば４度である。ＳｉＣ基板２の主面の面方位は、Ｓｉ面、Ｃ面またはその他の面方位のいずれでもよく、ここではＳｉＣ基板２の主面の面方位はＳｉ面である。
ＳｉＣ基板２は、昇華法を用いて作製した基板でも、溶液法を用いて作製した基板でも、ガス成長法を用いて作製した基板でもよい。ＳｉＣ基板２のｎ型不純物の濃度は、例えば１×１０１８～１×１０２１／ｃｍ－３であり、ここでは、例えば１×１０１８／ｃｍ－３である。
次に、図３に示すように、エピタキシャル成長法を用いて、ＳｉＣ基板２の主面上にエピタキシャル層（エピタキシャル成長層、半導体層）３を形成する。具体的には、１５００℃以上の温度下において、キャリアガスとしてＨ２（水素）を用いて、ＳｉＣ基板２に対してＳｉＨ４（モノシラン）およびＣ３Ｈ８（プロパン）を供給する。なお、エピタキシャル成長に用いるガスとしてトリクロロシランやメタンを用いてもよい。また、成長レート向上を目的に塩化水素を導入してもよい。これにより、エピタキシャル成長を行い、エピタキシャル層３を形成する。このとき、エピタキシャル層３は主にＳｉＣから成る。
エピタキシャル層３のｎ型不純物濃度は、作製するデバイスによって異なるが、例えば１×１０１４～１×１０１８／ｃｍ－３程度である。また、エピタキシャル層３の膜厚は、作製するデバイスによって異なるが、例えば数μｍから数十μｍである。
また、ＳｉＣ基板２内には、通電劣化の原因となる欠陥である基底面転位（ＢＰＤ：Basal Plane Dislocation）が存在することが考えられる。エピタキシャル成長時にＳｉＣ基板２側からエピタキシャル層３内に延びたＢＰＤは、通電を妨げ、通電時に拡大する性質を有する。これに対し、ＳｉＣ基板２内のＢＰＤの一部は、ＳｉＣ基板２とエピタキシャル層３との界面で貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）に変換されてエピタキシャル層３内に延びることが考えられる。ＴＥＤは基板内の通電を妨げるものではなく、通電しても拡大しない。
そこで、エピタキシャル層３を形成する前に、ＳｉＣ基板２上に、ＳｉＣから成る高濃度のバッファ層（半導体層）を形成してもよい。バッファ層のｎ型不純物濃度は、例えば１×１０１８／ｃｍ－３程度である。ＳｉＣ基板２とエピタキシャル層３との間にバッファ層を設けることで、エピタキシャル層３内にＢＰＤが拡大する確率を低減することができる。すなわち、エピタキシャル成長時に、ＳｉＣ基板２内のＢＰＤはＳｉＣ基板２とバッファ層との界面でＴＥＤに変換され易くなる。さらに、バッファ層が存在する事により正孔がＳｉＣ基板２のＢＰＤに到達する確率を低減できる。これにより、ＳｉＣ基板２およびエピタキシャル層３を含む積層基板上に形成されるデバイスにおいて、通電劣化が生じる確率を低減できる。
また、エピタキシャル層３を形成する前に、ＳｉＣ基板２の上面またはバッファ層の上面に対しＣＭＰ（Chemical Mechanical Polishing、化学的機械研磨）を実施してもよい。
また、ここではＳｉＣ基板２上にエピタキシャル層３を形成することについて説明したが、図１～図３を用いて説明した工程に代わり、ＳｉＣ基板２上に既にエピタキシャル層３が積層された積層基板（ＳｉＣウェハ１）を用意してもよい。
次に、図４に示すように、カーボンリッチ処理を行う。すなわち、エピタキシャル層３の表面組成がカーボンリッチとなるような処置を実施する。具体的には、エピタキシャル層３の上面において、Ｃ－Ｓｉの結合の割合よりも、Ｃ－ＣまたはＣ－ＯなどといったＣ－Ｓｉ以外の結合の割合（ａｔｏｍｉｃ ｐｅｒｃｅｎｔ、ａｔｍ％）が多い状態になるように表面組成を改変する。つまり、本願でいうカーボンリッチとは、Ｃ－Ｓｉの結合の割合よりも、Ｃを含むＣ－Ｓｉ以外の結合の割合の方が多い状態を指す。言い換えれば、本願でいうカーボンリッチとは、エピタキシャル層の上面のＣ－Ｓｉの組成比が５０ａｔｍ％以下であることを指す。
カーボンリッチ処理の方法は幾つか考えられるが、ここでは、例えば、ＣＭＰにより表面組成を改変する。これにより、エピタキシャル層３の上面に、カーボンリッチ層４を形成する。ＳｉＣウェハの表面の組成の改変は、例えば、ＣＭＰ法によって実現できる。
エピタキシャル層３の表面組成（カーボンリッチ層４の組成）の割合は、例えば、ＸＰＳ（X-ray Photoelectron Spectroscopy）を用いた表面組成分析により調べられる。ここでは、ＸＰＳを用いた表面組成分析では、Ｃ１ｓスペクトルのピーク分離を行った時、Ｃ－Ｓｉの結合の割合よりも、Ｃ－ＣまたはＣ－Ｏなどの、Ｃ－Ｓｉ以外の結合の割合が多い状態になるように、カーボンリッチ処理の条件を調整する。
図５および図６に、ＸＰＳを用いた表面組成分析方法を説明する概略図を示す。なお、図５および図６では、エピタキシャル層の上面に形成されたカーボンリッチ層の図示を省略している。ここでは、角度分解機能を有するディテクタ（検出器）３５を備えたＸＰＳを用いる。ＸＰＳを用いて表面組成分析をする場合、ディテクタ３５が角度分解機能を有していることで、ウェハ表面から数ｎｍ（例えば１～３ｎｍ）における深さにおける情報を、ウェハ表面からより深い位置（例えば７ｎｍ程度）での情報から分解して得られる。言い換えれば、ディテクタ３５が角度分解機能を有していない場合、ウェハ表面の比較的浅い領域の表面組成と、ウェハ表面の比較的深い領域の表面組成とを区別して検出することはできない。
ＸＰＳ測定においては、透過力が強いＸ線２５を対象にＳｉＣウェハ１に照射し、これにより発生した光電子（２次電子）を検出する。このため、検出深さは光電子の平均自由工程によって決まる。ディテクタに角度分解機能を持つＸＰＳにおいては、光電子を検出したディテクタ面内の位置によって深さ情報を知る事ができる。つまり、ウェハ表面の浅い領域で発生した光電子は、図５に示すようにディテクタ３５の全面で検出できる。これに対し、ウェハ表面の深い領域で発生した光電子は、ＳｉＣウェハ１内における平均自由工程が短いため、図６に示すように低角でのみ脱出でき、高角ではＳｉＣウェハ１内から脱出できない。したがって、ウェハから低角でディテクタ３５に向かって離脱した光電子から、ウェハ表面の比較的浅い領域（例えばウェハ表面から１～３ｎｍの領域）での組成分析を行うことができる。このように、角度分解機能を持つＸＰＳを用いれば、ウェハ表面から数ｎｍの深さにおける組成を、分解して取得できる。
ここでいう高角、低角などの角度（取り出し角、２次電子の離脱角度）は、ＳｉＣウェハ１の表面（主面）に対して垂直な線と、Ｘ線２５の照射によりＳｉＣウェハ１の表面から放出された光電子の進行方向との間の角度θである。
本実施の形態では、ＸＰＳによりＳｉＣウェハの極表面近傍（例えばウェハ表面から１～３ｎｍの領域）の組成分析を実施した場合に、Ｃ－Ｓｉの表面組成比が４３ａｔｍ％となるよう、カーボンリッチ処理によりＳｉＣウェハの表面組成を調整した。ただし、ＳｉＣウェハの極表面近傍（例えばウェハ表面から１～３ｎｍの領域）の組成を分解検出しない場合、ＸＰＳ分析の結果には、ウェハ表面から数ｎｍ（例えば７ｎｍ）程度深い箇所の結合状態の情報も含まれる。この場合、ＸＰＳ分析の結果であるＣ－Ｓｉの表面組成比は８３ａｔｍ％となる。このことを、以下に図７～１３を用いて説明する。
図７～図１０は、ＸＰＳを用いた表面組成分析によって得られるＣ１ｓスペクトルのピーク分離の詳細を示すグラフである。これらのグラフにおいて、横軸にはウェハ表面の組成物の結合エネルギーを示し、縦軸には光電子のエネルギー（放出光電子強度）を示している。図７～図９には、本実施の形態のカーボンリッチ処理を施したＳｉＣウェハにおけるＸＰＳ分析の結果を示し、図１０には、本実施の形態のカーボンリッチ処理を施していない、比較例のＳｉＣウェハにおけるＸＰＳ分析の結果を示している。
図７および図１０は、ディテクタ３５の検出角度が８１．１２５度、つまり高角である場合の分析結果を示すグラフである。つまり、図７および図１０は、ウェハ表面の比較的浅い領域の組成を表している。図９は、ディテクタ３５の検出角度が２４．８７５度、つまり低角である場合の分析結果を示すグラフである。つまり、図９は、ウェハ表面の比較的深い領域の組成を表している。図８は、ディテクタ３５の検出角度が５１．１２５度である場合の分析結果を示すグラフである。つまり、図８は、浅い領域の組成を示す図７と、深い領域の組成を示す図９との中間の深さの領域における組成を示すものである。比較例のウェハ表面の比較的深い領域の組成は、図１０に示す比較例のウェハ表面の比較的浅い領域の組成とほぼ同様であるため、ここでは図示を省略する。
図７～図１０には、炭素とシリコンとの結合であるＣ－Ｓｉ、炭素と炭素との結合であるＣ－Ｃ、炭素と酸素との結合であるＣ－Ｏ、炭素と酸素との二重結合であるＣ＝Ｏ、および、酸素と炭素とのエーテル結合であるＯ－Ｃ－Ｏのそれぞれの分析結果のグラフを示している。図７～図１０においては、Ｃ－Ｓｉのグラフを実線で示し、Ｃ－Ｃのグラフを破線で示し、Ｃ－Ｏのグラフ一点鎖線で示し、Ｃ＝Ｏのグラフを二点鎖線で示し、Ｏ－Ｃ－Ｏのグラフを三点鎖線で示している。
図７～図９に示すように、炭素を含む各種結合のそれぞれの組成比は、深さ依存性を有している。このことについて、以下に図１１～図１５を用いて説明する。図１１および図１２は、カーボンリッチ処理前のＳｉＣウェハの表面における炭素を含む各種の結合の組成比と、ＸＰＳ分析の取り出し角との関係を示す表およびグラフである。図１３および図１４は、カーボンリッチ処理後のＳｉＣウェハの表面における炭素を含む各種の結合の組成比と、ＸＰＳ分析の取り出し角との関係を示す表およびグラフである。図１２および図１４では、グラフの横軸にＸＰＳ分析の取り出し角を示し、グラフの縦軸に組成比を示している。これらのグラフの横軸であるＸＰＳ分析の取り出し角が大きい程、ＸＰＳ分析の箇所はウェハ表面に近い。
図１５は、カーボンリッチの処理前および処理後のそれぞれにおける、Ｃ－Ｓｉ結合の組成比と、Ｃ－Ｓｉ以外の炭素を含む結合の組成比の合計とを示すグラフである。図１５では、右側にカーボンリッチ処理前のグラフを示し、左側にカーボンリッチ処理後のグラフを示している。図１５では、Ｃ－Ｓｉ結合の組成比を白色の棒グラフで示し、Ｃ－Ｓｉ以外の炭素を含む結合の組成比の合計の比率の棒グラフにハッチングを付している。
図１２および図１４においては、Ｃ－Ｓｉのグラフを実線で示し、Ｃ－Ｃのグラフを破線で示し、Ｃ－Ｏのグラフ一点鎖線で示し、Ｃ＝Ｏのグラフを二点鎖線で示し、Ｏ－ＣＯのグラフを三点鎖線で示している。
図１１～図１２および図１５に示すように、カーボンリッチ処理前は、ウェハ表面近傍の組成比の殆どはＣ－Ｓｉ結合が占めており、Ｃ－Ｓｉ結合以外の、炭素を含む結合の組成比の合計の比率は、Ｃ－Ｓｉ結合の組成比以下である。これに対し、図１３～図１５に示すように、カーボンリッチ処理後は、ウェハ表面近傍であって、特に浅い領域の組成比は、Ｃ－Ｓｉ結合が４３％程度であり最も大きい。しかし、図１３～図１５に示すように、Ｃ－Ｓｉ結合以外の炭素を含む結合の組成比の合計の比率は、５７％程度となっており、Ｃ－Ｓｉ結合の組成比よりも大きい。特に、ウェハ表面の比較的浅い領域におけるＣＣ結合の組成比はＣ－Ｓｉ結合と組成比に近い値になっている。
このように、ウェハ表面では、Ｃ－Ｓｉ結合の組成比よりも、Ｃ－Ｓｉ結合の他の炭素を含む結合のそれぞれの組成比の合計の比率の方が大きくなっている。つまり、カーボンリッチの状態となっている。また、カーボンリッチ処理によりＳｉＣウェハの表面組成を調整した場合、ＸＰＳによりＳｉＣウェハの極表面近傍（例えばウェハ表面から１～３ｎｍの領域）のＣ－Ｓｉの表面組成比が４３ａｔｍ％となっている。このことから、角度分解機能を持つＸＰＳを用いて測定を行いたとき、エピタキシャル層の極表面近傍のＣ－Ｓｉの組成比が５０ａｔｍ％以下であれば、カーボンリッチの状態であるといえる。これに対し、当該カーボンリッチ処理により、ウェハ表面から数ｎｍ（例えば７ｎｍ）程度深い箇所Ｃ－Ｓｉの表面組成比は、８３ａｔｍ％となっている。よって、ウェハ表面から数ｎｍ（例えば７ｎｍ）程度深い箇所Ｃ－Ｓｉの表面組成比が８３ａｔｍ％以下であれば、カーボンリッチの状態であるといえる。つまり、角度分解機能を持たないＸＰＳを用いて測定を行う場合、ウェハ表面の組成比を測定しても、ウェハ表面の浅い領域と深い領域とを区別して測定することはできない。したがって、そのようなＸＰＳを用いて測定を行う場合は、ウェハ表面であるエピタキシャル層の上面のＣ－Ｓｉの組成比が８３ａｔｍ％以下であるときに、カーボンリッチの状態であるといえる。
ここでは、発明者らは、ＸＰＳの取り出し角度が２４．８７５度である場合に、エピタキシャル層の上面において、Ｃ－Ｃの組成比が８．７９ａｔｍ％、Ｃ－Ｏの組成比が３．６ａｔｍ％であることを確認した。すなわち、ＸＰＳの取り出し角度が小さく、エピタキシャル層の比較的深い領域を分析した場合、Ｃ－Ｃの組成比が８．７ａｔｍ％以上、ＣＯの組成比が３．６ａｔｍ％以上であるとき、カーボンリッチの状態となると考えられる。
また、発明者らは、ＸＰＳの取り出し角度が８１．１２５度である場合に、エピタキシャル層の上面において、Ｃ－Ｃの組成比が３６．０１ａｔｍ％、Ｃ－Ｏの組成比が１０．５５ａｔｍ％であることを確認した。すなわち、ＸＰＳの取り出し角度が大きく、エピタキシャル層の比較的浅い領域を分析した場合、Ｃ－Ｃの組成比が３５ａｔｍ％以上、ＣＯの組成比が１０ａｔｍ％以上であるとき、カーボンリッチの状態となると考えられる。
＜本実施の形態の効果＞
本発明者らは、カーボンリッチ処理を行った本実施の形態のＳｉＣウェハと、カーボンリッチ処理を行っていないＳｉＣウェハのそれぞれの上に作製した６８個のＤＭＯＳＦＥＴ（Double-Diffused MOSFET）に対して、ＴＤＤＢ特性評価を行った。ここでは、ソースとドレインのそれぞれの電位を０Ｖとして、ゲートに一定電流が流れるような電圧を制御して与え、ゲート絶縁膜が破壊するまでの時間を計測した。測定時の温度は１５０℃程度とし、電流密度が一定となるように電圧を調整した。
図１７に、上記ＴＤＤＢ特性を評価した結果のワイブルプロットを示す。図１７に示すグラフの横軸および縦軸は、図２９の横軸および縦軸と同様に、それぞれ絶縁破壊注入電荷量Ｑｂｄと累積故障率とを示している。図１７は、比較例および本実施の形態のそれぞれのＳｉＣデバイスにおける、絶縁破壊注入電荷量と累積故障率との関係を示すグラフである。図１７では、カーボンリッチ処理を行っていない比較例のデバイスの評価結果のプロットを菱形で示し、カーボンリッチ処理を行った本実施の形態のウェハを用いたデバイスの評価結果のプロットを三角形で示している。
当該評価では、解析にあたって形状パラメータｍを算出した。また、ここでは尺度パラメータをηとする。一般に累積故障率Ｆ（ｔ）がワイブル分布に従う場合、累積故障率Ｆ（ｔ）は図１６に示す式（１）で記述される。
また、式（１）は以下の式（２）に書き換えられる。
ｌｎ（－ｌｎ（１－Ｆ（ｔ））＝ｍｌｎ（ｔ）－ｍｌｎη） ・・・（２）
ワイブルプロットにおいては、ｙ＝ｌｎ（－ｌｎ（１－Ｆ（ｔ））、ｘ＝ｌｎ（ｔ）である時の傾きはｍであり、切片は－ｍｌｎηとなる。つまり、ｍの増加により分布が揃って特性ばらつきが低減し、ηの増加によって主分布の最大値が増加する。つまり、図１７に示すように、比較例のワイブルプロットのグラフは、縦軸に対して傾きを有しているが、本実施の形態のワイブルプロットのグラフは、縦軸に対し平行になるように揃った分布を有している。
カーボンリッチ処理を行った本実施の形態と、カーボンリッチ処理を行っていない比較例とのそれぞれの仕様において形状パラメータｍを算出すると、カーボンリッチ処理有の仕様でｍ＝１１．３であり、カーボンリッチ処理無しの仕様でｍ＝２．１であった。すなわち、カーボンリッチ処理によってｍの値が増加する。また、本発明者らは、ηの値についても増大している事を確認している。これは、主分布の傾きが急峻となり、Ｑｂｄの最大値が高くなっている事を示している。このカーボンリッチ処理によるｍとηの増加は歩留向上の観点から有効である。
以上に述べたように、本実施の形態では、ＳｉＣ基板上にエピタキシャル層を備えたＳｉＣウェハであって、主面がカーボンリッチの状態であるＳｉＣウェハを提供する。つまり、エピタキシャル層の上面のＣ－Ｓｉの組成比は、５０ａｔｍ％以下である。このようなＳｉＣウェハ上に形成した、ゲート絶縁膜を有するＭＯＳＦＥＴなどの素子は、ＳｉＣウェハの表面がカーボンリッチであることにより、絶縁破壊に至るまでの時間（寿命）を延ばせる。また、円形のＳｉＣウェハに行列状に並ぶ各チップ領域に形成する素子のそれぞれのゲート絶縁膜の寿命などの特性を揃えることができ、特性ばらつきの発生を防げる。したがって、上記改善の余地を解消することができる。ＳｉＣウェハの信頼性を高めることができる。また、不良チップの発生を防げるため、本実施の形態のカーボンリッチ処理を施したＳｉＣウェハを用いることで、製品の歩留まりを高めることができる。
ただし、カーボンリッチ処理後のウェハ面内の組成比に気を付ける必要がある。カーボンリッチ処理によりＳｉＣ表面を完全に炭化してしまった場合、すなわち、ウェハ表面のＣ－Ｓｉ以外の結合の組成比が９０～１００ａｔｍ％になると、ＭＯＳＦＥＴまたはＩＧＢＴなどのデバイスを作製した際、ＳｉＣから成る層（エピタキシャル層）とゲート絶縁膜との界面にグラフェンが存在することとなる。グラフェンがＳｉＣ／ＳｉＯ２の界面に存在すると、ゲート電圧に依らずソースドレイン間で導通し、素子が正常に動作しなくなる虞がある。したがって、ウェハ表面のＣ－Ｓｉの組成比は、１０ａｔｍ％よりも大きいことが望ましい。
このように、本実施の形態の効果を得るためには、Ｃ－Ｓｉの結合の組成比が１０ａｔｍ％よりも大きくなるように調整する必要がある。
＜変形例１＞
上述したカーボンリッチ処理は、ＳｉＣウェハに対し、不活性ガス（例えばＡｒ（アルゴン））雰囲気中で、例えば１３００℃程度の温度で行う短時間の熱処理であってもよい。このような熱処理でＳｉＣウェハの表面を炭化させることで、カーボンリッチ処理を行うことができる。
ただし、この場合でも、カーボンリッチ処理後のウェハ面内の組成比に気を付ける必要がある。すなわち、Ａｒ雰囲気中の高温アニールによりＳｉＣ表面を完全に炭化してしまった場合、ＳｉＣ／ＳｉＯ２の界面にグラフェンが形成されるため、ゲート電圧に依らずソースドレイン間で導通し、素子が正常に動作しなくなる虞がある。したがって、ウェハ表面のＣ－Ｓｉの組成比は１０ａｔｍ％よりも大きいことが望ましい。
＜変形例２＞
以下に、本実施の形態の変形例２として、図１８～図２７を用いて、ＳｉＣウェハ上にＤＭＯＳＦＥＴを形成する工程を説明する。図１８～図２６は、本変形例のＳｉＣウェハ上におけるＤＭＯＳＦＥＴの製造工程を示す断面図である。図２７は、本変形例に係るＳｉＣウェハ上におけるＤＭＯＳＦＥＴの製造工程を示す平面図である。
ここではまず、図１～図４を用いて説明したように、カーボンリッチ処理を行ったエピタキシャル層３を備えたＳｉＣウェハ１を形成する。なお、以下の説明で用いる図１８～図２６では、エピタキシャル層３の上面のカーボンリッチ層の図示を省略する。
次に、図１８に示すように、エピタキシャル層３上に設けたマスク（図示しない）を用いて、エピタキシャル層３の表層部に、Ａｌ（アルミニウム）イオンを注入する。これにより、エピタキシャル層３の上面にｐ型半導体領域であるｐボディ領域５を形成する。なお、不純物の注入深さは、例えば、１μｍ程度である。また、ｐボディ領域５のｐ型の不純物濃度は、例えば、５×１０１６～１×１０１９ｃｍ－３の範囲である。また、ｐボディ領域５を形成するために注入するイオンは、Ｂ（ホウ素）イオンでもよい。また、エピタキシャル層３の上にＳｉＣから成るｐ型のエピタキシャル層をさらに成膜し、当該エピタキシャル層をｐボディ領域としてもよい。この場合、図４を用いて説明したカーボンリッチ処理は、当該エピタキシャル層の形成前ではなく、当該エピタキシャル層の形成後であって、下記ゲート絶縁膜の形成前に行う。その後、上記マスクを除去する。
次に、図１９に示すように、エピタキシャル層３上に設けたマスク（図示しない）を用いて、エピタキシャル層３の上面に、Ｎ（窒素）イオンを注入する。これにより、ｐボディ領域５の上面に、ｐボディ領域５よりも深さが浅いｎ型半導体領域であるソース領域６を形成する。不純物の注入深さは、例えば、０．１～０．５μｍの範囲である。また、ソース領域６のｎ型の不純物濃度は、例えば、１×１０１８～１×１０２１ｃｍ－３の範囲である。また、ソース領域６を形成するために注入するイオンはＰ（リン）イオンでもよい。その後、上記マスクを除去する。
次に、図２０に示すように、エピタキシャル層３上に設けたマスク（図示しない）を用いて、エピタキシャル層３の上面に、Ａｌイオンを注入する。これにより、ｐボディ領域５の上面に、ｐボディ領域５よりも深さが浅く、ソース領域６に隣接するｐ型半導体領域である電位固定領域７を形成する。不純物の注入深さは、例えば、０．１～０．５μｍの範囲である。また、電位固定領域７のｐ型の不純物濃度は、例えば、１×１０１８～１×１０２１ｃｍ－３程度に設定する。また、電位固定領域７を形成するために注入するイオンは、Ｂイオンでもよい。その後、上記マスクを除去する。
次に、図２１に示すように、ＳｉＣ基板２の裏面にＮイオンを注入することで、ｎ型半導体領域であるドレイン領域８を形成する。ドレイン領域８のｎ型の不純物濃度は、例えば、１×１０１６～１×１０１９ｃｍ－３の範囲である。また、ドレイン領域８を形成するために注入するイオンは、Ｐイオンでもよい。
なお、本変形例では、ＭＯＳＦＥＴが動作する最小限の構成の形成工程を説明するが、例えばターミネーション領域などの機能を付加する構造を形成してもよい。
次に、図示はしないが、ＳｉＣ基板２およびエピタキシャル層３から成るＳｉＣウェハ１の周囲を覆うキャップ材として炭素膜を堆積させた後、不純物活性化アニールを、例えば１６００～１８００℃の温度で行う。その後、当該炭素膜を酸素プラズマアッシングにより除去する。この後、さらに清浄な表面を得る為に、熱酸化膜を形成し、希釈フッ酸溶液を用いて除去してもよい。
次に、図２２に示すように、エピタキシャル層３上にゲート絶縁膜９を形成する。本実施の形態では、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、厚さ１０～１００ｎｍ程度の堆積酸化膜を形成する。
次に、図２３に示すように、エピタキシャル層３上に、厚さ１００～３００ｎｍ程度のｎ型多結晶シリコン膜から成るゲート電極１０を堆積する。ゲート電極１０は、例えばＣＶＤ法などにより当該シリコン膜を形成した後、当該シリコン膜をパターニングすることで形成することができる。ソース領域６および電位固定領域７のそれぞれの上面は、ゲート電極１０から露出している。これにより、ゲート電極１０、ソース領域６およびドレイン領域８を備えたＭＯＳＦＥＴを形成する。
次に、図２４に示すように、ゲート電極を覆う層間膜（層間絶縁膜）１１を形成する。層間膜１１は、ゲート電極１０上に例えばＣＶＤ法などにより酸化シリコン膜を形成した後、当該酸化シリコン膜をパターニングすることで形成することができる。当該パターニングにより、ソース領域６および電位固定領域７のそれぞれの上面を露出するコンタクトホールが形成される。
次に、図２５に示すように、ｎ＋型のソース領域６およびｐ＋型の電位固定領域７との電気的な導通を可能とするために、ソース領域６および電位固定領域７のそれぞれの上にシリサイド層１２を形成する。すなわち、エピタキシャル層３上にシリサイド用金属膜を堆積させ、例えば、７００℃～１０００℃のアニール処理によりシリサイド化を行う。これにより、ソースベース共通接続部であるシリサイド層１２を形成する。その後、図示しない領域において、ゲート電極と電気導通を確保するために、層間膜をエッチングし、ゲートコンタクトホールを形成する。
続いて、エピタキシャル層３上に、層間膜１１およびシリサイド層１２を覆うソース電極１３を形成する。ソース電極１３は、シリサイド層１２を介してソース領域６および電位固定領域７に電気的に接続されている。
次に、図２６に示すように、ドレイン領域８の下面をシリサイド化して、シリサイド層１４を形成する。その後、シリサイド層１４の下に、ドレインコンタクト電極１５を形成する。シリサイド用金属膜、ソース電極１３およびドレインコンタクト電極１５のそれぞれには、例えばＮｉ（ニッケル）またはＡｌなどの金属材料を用いる。その後、デバイス保護のため、絶縁体から成る表面保護膜を、ＳｉＣウェハ１の上面上に形成する工程、および、各電極への配線を行う工程を経て、半導体装置が完成する。これにより、図２７に示すＳｉＣウェハが得られる。ＳｉＣウェハには、平面視で行列状に並ぶチップ領域が形成されている。チップ領域同士の間をダイシング工程により切削することで、ＳｉＣウェハから複数の半導体チップが得られる。
本変形例で形成したＭＯＳＦＥＴでは、ゲート絶縁膜９と接するエピタキシャル層３の上面にカーボンリッチ層が形成されている。これにより、ゲート電極１０とエピタキシャル層３との間におけるゲート絶縁膜９の絶縁破壊に至るまでの時間（寿命）を延ばせる。また、円形のＳｉＣウェハに行列状に並ぶ各チップ領域のそれぞれに形成する素子のゲート絶縁膜の寿命などの特性を揃えることができ、特性ばらつきの発生を防げる。したがって、ＳｉＣウェハの信頼性を高めることができ、さらに、製品の歩留まりを高めることができる。
ここでは、エピタキシャル層を形成した後、ｐボディ領域を形成する前の時点でカーボンリッチ層（図３参照）を形成することについて説明した。ただし、カーボンリッチ処理は、当該時点に限らず、ＳｉＣウェハの最表面を構成するエピタキシャル層を形成した後あって、ゲート絶縁膜の成膜工程の前であれば、どの時点で行ってもよい。
なお、トレンチゲート型のＭＯＳＦＥＴを形成する場合、エピタキシャル層の上面にトレンチを形成した後、トレンチ内にゲート絶縁膜を介してゲート電極を埋め込む。この場合は、トレンチを形成した後であって、ゲート絶縁膜の形成前にカーボンリッチ処理を行う。
（実施の形態２）
カーボンリッチ処理は、エピタキシャル層を備えたＳｉＣウェハの表面を酸化して、それにより形成された酸化膜をフッ酸などの薬液を用いて除去する方法によっても実現できる。
図２８は、カーボンリッチ処理前のＳｉＣウェハ、１３００℃での酸化処理を行った後に酸化膜を除去したＳｉＣウェハ、および、１１５０℃での酸化処理を行った後に酸化膜を除去したＳｉＣウェハのそれぞれの上面における、Ｃ－Ｓｉ結合とＣ－Ｓｉ結合以外の炭素を含む結合とのそれぞれの組成比を示すグラフである。図２８では、右から左に向かって順に、カーボンリッチ処理前の場合、１３００℃での酸化処理を行った場合、および、１１５０℃での酸化処理を行った場合のグラフを並べている。すなわち、図２８は、１１５０℃および１３００℃のそれぞれの温度で、乾燥酸素雰囲気下で５０ｎｍ程度の酸化膜が形成されるよう酸化処理を行った後、酸化膜をフッ酸により除去して得られたそれぞれのＳｉＣウェハの表面組成比を比較したものである。図２８では、Ｃ－Ｓｉ結合の組成比を白色の棒グラフで示し、Ｃ－Ｓｉ以外の炭素を含む結合の組成比の合計の比率の棒グラフにハッチングを付している。
図２８に示すように、カーボンリッチ処理前よりも、１３００℃で酸化処理を行った場合の方が、Ｃ－Ｓｉ結合の組成比が小さくなり、Ｃ－Ｓｉ結合以外の炭素を含む結合の組成比が大きくなっている。また、１３００℃で酸化処理を行った場合よりも、１１５０℃で酸化処理を行った場合の方が、Ｃ－Ｓｉ結合の組成比が小さくなり、Ｃ－Ｓｉ結合以外の炭素を含む結合の組成比が大きくなっている。
すなわち、Ｃ－Ｓｉ結合の組成比を減らすためには、より低温で酸化を行うことが重要である。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１ ＳｉＣウェハ
２ ＳｉＣ基板
３ エピタキシャル層
４ カーボンリッチ層

Claims (2)

  1. ＳｉＣ基板と、
    前記ＳｉＣ基板上に形成され、ＳｉＣを含む単結晶エピタキシャル層と、
    を含み、
    前記単結晶エピタキシャル層の上面のＣ－Ｓｉの組成比が、５０ａｔｍ％以下であり、１０ａｔｍ％より大きい、ＳｉＣウェハ。
  2. （ａ）ＳｉＣ基板を用意する工程、
    （ｂ）前記ＳｉＣ基板上に、ＳｉＣを含む単結晶エピタキシャル層を形成する工程、
    （ｃ）前記単結晶エピタキシャル層の上面の組成を改質することで、前記単結晶エピタキシャル層の前記上面のＣ－Ｓｉの組成比を５０ａｔｍ％以下にする工程、
    を含み、
    前記（ｃ）工程の後、前記単結晶エピタキシャル層の前記上面のＣ－Ｓｉの組成比は、１０ａｔｍ％より大きい、ＳｉＣウェハの製造方法。


JP2023093212A 2020-03-05 2023-06-06 ＳｉＣウェハおよびその製造方法 Pending JP2023115046A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023093212A JP2023115046A (ja) 2020-03-05 2023-06-06 ＳｉＣウェハおよびその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020037757A JP2021141199A (ja) 2020-03-05 2020-03-05 ＳｉＣウェハおよびその製造方法
JP2023093212A JP2023115046A (ja) 2020-03-05 2023-06-06 ＳｉＣウェハおよびその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2020037757A Division JP2021141199A (ja) 2020-03-05 2020-03-05 ＳｉＣウェハおよびその製造方法

Publications (1)

Publication Number Publication Date
JP2023115046A true JP2023115046A (ja) 2023-08-18

Family

ID=74844678

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2020037757A Pending JP2021141199A (ja) 2020-03-05 2020-03-05 ＳｉＣウェハおよびその製造方法
JP2023093212A Pending JP2023115046A (ja) 2020-03-05 2023-06-06 ＳｉＣウェハおよびその製造方法
JP2023209109A Pending JP2024037847A (ja) 2020-03-05 2023-12-12 ＳｉＣ単結晶ウェハおよびその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2020037757A Pending JP2021141199A (ja) 2020-03-05 2020-03-05 ＳｉＣウェハおよびその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023209109A Pending JP2024037847A (ja) 2020-03-05 2023-12-12 ＳｉＣ単結晶ウェハおよびその製造方法

Country Status (4)

Country Link
US (1) US20210280677A1 (ja)
EP (1) EP3882956A1 (ja)
JP (3) JP2021141199A (ja)
CN (1) CN113363313B (ja)

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684822A (ja) * 1992-09-07 1994-03-25 Hitachi Ltd 半導体ウエーハの形成方法及びその測定方法
US6720654B2 (en) * 1998-08-20 2004-04-13 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with cesium barrier film and process for making same
JP3742877B2 (ja) 2002-03-22 2006-02-08 独立行政法人産業技術総合研究所 ＳｉＣ単結晶薄膜の作製法
DE602004003459T2 (de) * 2003-12-16 2007-03-15 Matsushita Electric Industrial Co., Ltd., Kadoma Optischer Halbleiter und Verfahren zu seiner Herstellung
JP2007137689A (ja) 2005-11-15 2007-06-07 Mitsubishi Materials Corp ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置
JP2008205296A (ja) * 2007-02-21 2008-09-04 Matsushita Electric Ind Co Ltd 炭化珪素半導体素子及びその製造方法
JP5024886B2 (ja) 2008-03-27 2012-09-12 トヨタ自動車株式会社 平坦化処理方法および結晶成長法
FR2943660B1 (fr) * 2009-03-25 2011-04-29 Commissariat Energie Atomique Procede d'elaboration de graphene
JP5556053B2 (ja) * 2009-04-27 2014-07-23 富士電機株式会社 炭化珪素半導体素子の製造方法
JP5615251B2 (ja) * 2011-12-02 2014-10-29 三菱電機株式会社 結晶欠陥検出方法、炭化珪素半導体装置の製造方法
KR20130076365A (ko) * 2011-12-28 2013-07-08 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 제조 방법 및 탄화규소 에피 웨이퍼
JP5124690B2 (ja) 2012-03-19 2013-01-23 昭和電工株式会社 ＳｉＣエピタキシャルウェハ
DE112013006715B4 (de) * 2013-03-29 2022-10-13 Hitachi Power Semiconductor Device, Ltd. Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP6043233B2 (ja) * 2013-04-15 2016-12-14 株式会社神戸製鋼所 非晶質炭素系皮膜およびその製造方法
JP6122704B2 (ja) * 2013-06-13 2017-04-26 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP2015143168A (ja) 2014-01-31 2015-08-06 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素エピタキシャル基板の製造方法
JP6265781B2 (ja) 2014-02-27 2018-01-24 オリンパス株式会社 内視鏡システム及び内視鏡システムの制御方法
WO2016185819A1 (ja) * 2015-05-18 2016-11-24 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法、炭化珪素エピタキシャル基板、炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN110556283B (zh) * 2018-05-30 2021-11-26 山东大学 一种预处理SiC衬底外延制备石墨烯及石墨烯器件的方法
JP2020136387A (ja) * 2019-02-15 2020-08-31 東京エレクトロン株式会社 成膜方法、成膜処理用の処理容器のクリーニング方法及び成膜装置
US11827999B2 (en) * 2021-01-12 2023-11-28 Applied Materials, Inc. Methods of forming silicon carbide coated base substrates at multiple temperatures

Also Published As

Publication number Publication date
CN113363313B (zh) 2024-12-20
JP2021141199A (ja) 2021-09-16
CN113363313A (zh) 2021-09-07
EP3882956A1 (en) 2021-09-22
JP2024037847A (ja) 2024-03-19
US20210280677A1 (en) 2021-09-09

Similar Documents

Publication Publication Date Title
US10062759B2 (en) Silicon carbide semiconductor device and method for manufacturing same
CN109841616B (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
US8697555B2 (en) Method of producing semiconductor device and semiconductor device
JP6880669B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10566426B2 (en) Forming silicon oxide layers by radical oxidation and semiconductor device with silicon oxide layer
EP3667736B1 (en) Semiconductor device and manufacturing method for same
US8564017B2 (en) Silicon carbide semiconductor device and method for manufacturing same
US8847238B2 (en) Semiconductor device which can withstand high voltage or high current and method for fabricating the same
US9748343B2 (en) Semiconductor device
JP7337976B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20180308937A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
TW201711186A (zh) 半導體裝置
JP7376880B2 (ja) 炭化珪素半導体装置
US9923062B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
US10714610B2 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11171214B2 (en) Semiconductor epitaxial wafer, semiconductor device, and method for manufacturing semiconductor epitaxial wafer
JP2012094648A (ja) 炭化珪素半導体素子の製造方法および炭化珪素層付ウェハ
JP7367341B2 (ja) 半導体装置及び半導体装置の製造方法
US20240087897A1 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP2023115046A (ja) ＳｉＣウェハおよびその製造方法
JP5921089B2 (ja) エピタキシャルウエハの製造方法及び半導体装置の製造方法
JP2024138816A (ja) 半導体装置及び半導体装置の製造方法
JP2024085861A (ja) 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2025017399A (ja) 半導体装置及びその製造方法
JP2024092776A (ja) 炭化珪素ウェハおよびそれを用いた炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230606

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240723

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20241015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250107

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20250107