JP2023101575A - 抵抗性メモリ・デバイス、メモリ・セル、そのメモリ・デバイスを動作させる方法、制御ユニット、およびコンピュータ・プログラム - Google Patents
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Abstract
【課題】複数のメモリ・セルを制御する制御ユニットを備える抵抗性メモリ・デバイスを提供。【解決手段】複数のメモリ・セルは、第1の端子と、第2の端子と、複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを含む。相変化セグメントは、第1の端子と第2の端子との間に配置される。相変化材料はアンチモンからなる。さらに、相変化セグメントの寸法のうちの少なくとも1つが15ナノメートルより小さい。抵抗メモリ・デバイスの追加の実装は、関連する方法、関連する制御ユニット、関連するメモリ・セル、および関連するコンピュータ・プログラム製品を含む。【選択図】図2
Description
本発明は、複数のメモリ・セルを備える抵抗性メモリ・デバイス(resistive memory device)、ならびに関連する方法、関連する制御ユニット、関連するメモリ・セル、および関連するコンピュータ・プログラム製品を対象とする。「コンピュータ・プログラム製品」は単に「コンピュータ・プログラム」とも呼ぶ。
ナノスケールのメモリ・デバイスは、その抵抗が印加された電気信号の履歴に依存しており、ブレインインスパイヤード・コンピューティングおよびメムコンピューティングなどの新しいコンピューティング・パラダイムにおいて肝要な構成要素になる可能性がある。しかし、必要とされる高いプログラミング力、ノイズ、および抵抗ドリフトなどの克服すべき主要な難題がある。
抵抗性メモリ・デバイスに対する有望な一例は、相変化メモリ(PCM)デバイスである。PCMは、電気抵抗の異なる状態間における相変化材料、特にGST(ゲルマニウム-アンチモン-テルル)などのカルコゲナイド化合物の可逆性の熱アシスト式スイッチングを利用する不揮発性固体メモリ技術である。基本的な記憶単位(「セル」)は、異なる抵抗特性を呈する複数の異なる状態またはレベルにプログラムすることができる。s個のプログラム可能なセル状態を使用して、異なるデータ値を表し、情報の記憶を可能にすることができる。
単一レベルのPCMデバイスでは、各セルを、s=2個の状態、すなわち「SET」状態および「RESET」状態のうちの1つに設定し、1セル当たり1ビットの記憶を可能にすることができる。相変化材料の非晶質状態に対応するRESET状態で、セルの電気抵抗は非常に高い。その結晶点を上回る温度まで加熱し、次いで冷却することによって、この相変化材料を低抵抗の完全結晶状態に変換することができる。この低抵抗状態は、セルのSET状態を提供する。次いでセルが相変化材料の融点を上回る高い温度まで加熱された場合、材料は、その後急速に冷却されたとき、完全に非晶質のRESET状態に戻る。マルチレベルのPCMデバイスでは、このセルをs>2個のプログラム可能状態に設定し、1セル当たり2ビット以上の記憶を可能にすることができる。異なるプログラム可能状態は、相変化材料の体積内における非晶相および結晶相の異なる相対的割合に対応する。特に、単一レベルの動作に使用される2つの状態に加えて、マルチレベルのセルは、それ以外は結晶質のPCM材料内で異なる体積の非晶相を含む中間状態を利用する。これら2つの材料相が大きい抵抗コントラストを呈するので、全体的なセル体積内の非晶相のサイズを変動させることで、対応するセル抵抗の変動ももたらされる。
PCMセル内のデータの読取りおよび書込みは、各セルに付随する1対の電極を介して相変化材料に適当な電圧を印加することによって実現される。書込み動作では、その結果得られるプログラミング信号は、相変化材料の適当な温度へのジュール加熱を引き起こし、冷却時に所望のセル状態を誘起する。PCMセルの読取りは、セル状態に対するメトリックとしてセル抵抗を使用して実行される。印加された読取り電圧によってセルに電流が流れ、この電流はセルの抵抗に依存する。したがって、セル電流の測定は、プログラムされたセル状態の表示を提供する。読取り電圧の印加がプログラムされたセル状態を乱さないことを確実にするために、この抵抗メトリックには十分に低い読取り電圧が使用される。次いで、この抵抗メトリックをs個のプログラム可能なセル状態に対する事前定義された基準レベルと比較することによって、セル状態の検出を実行することができる。
PCM技術の成功にもかかわらず、RESET電流の低減および繰返し持続性の増大は、この技術の適用空間に重大な影響を与える。RESET電流は、典型的に、切り替えられる相変化材料の体積とは逆に増減する。繰返し持続性は、デバイスの動作中に生じる元素偏析(elemental segregation)および化学量論的変動を回避できた場合、改善することができる。別の主要な難題は、メモリ・デバイスから確実に記憶および検索することができる抵抗状態の数を制限する抵抗ドリフトおよびノイズに関するものである。
Wabe W. Koelmans, Abu Sebastian, Vara Prasad Jonnalagadda, Daniel Krebs, Laurent Dellmann & Evangelos Eleftheriou,Nature Communications, 6, 2015, Article number: 8181による文献は、投影メモリ・デバイスの概念を導入しており、その顕著な特徴は、相変化材料に並列の導電性セグメントが、セル読取り動作に対する相変化材料の非晶相の抵抗ドリフトおよびノイズの作用を低減させることができることである。
Wabe W. Koelmans, Abu Sebastian,Vara Prasad Jonnalagadda, Daniel Krebs, Laurent Dellmann & Evangelos Eleftheriou, Nature Communications, 6, 2015, Article number: 8181
Raoux et al., IBM J. Res. &Dev. 52(4/5), 465 (2008)
したがって、抵抗性メモリ・デバイスのさらなる改善がさらに必要とされている。
本発明は、抵抗性メモリ・デバイス、そのメモリ・セル、そのメモリ・デバイスを動作させる方法、その制御ユニット、およびコンピュータ・プログラムを提供する。
本発明は、抵抗性メモリ・デバイス、そのメモリ・セル、そのメモリ・デバイスを動作させる方法、その制御ユニット、およびコンピュータ・プログラムを提供する。
第1の態様によれば、本発明は、メモリ・デバイスとして実施され、メモリ・デバイスは、メモリ・デバイスおよび複数のメモリ・セルを制御する制御ユニットを備える。複数のメモリ・セルは、第1の端子と、第2の端子と、複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを備える。相変化セグメントは、第1の端子と第2の端子との間に配置される。相変化材料はアンチモンからなる。さらに、相変化セグメントの寸法のうちの少なくとも1つが15ナノメートル(nm)より小さい。
そのように実施されるメモリ・デバイスは、アンチモン(Sb)を単原子相変化材料として使用する。そのような実施形態は、相変化材料の元素偏析を防ぎ、強化された拡張性、低動作電力、ならびに高い持続性に関する利点を提供することができる。
本発明の実施形態は、相変化メモリ・セルを非常に小さい寸法まで縮小することを容易にすることができる。さらに、本発明の実施形態は、相変化メモリに対する消費電力の削減ならびに持続性の増大を容易にすることができる。
アンチモン相変化材料の相転移の形成を容易にまたは可能にするために、相変化セグメント21の寸法のうちの少なくとも1つは、15nmより小さくなるように選択される。この点で、本出願人は、相変化セグメントの寸法のうちの1つが15nmより小さい場合、メルトクエンチ・プロセス(melt-quench process)を介してアンチモンの相転移を誘起し、次にガラス転移を誘起することが可能であることを発見した。15nmより小さい寸法は、概して、相変化セグメントの任意の好適な寸法、たとえば相変化セグメントの厚さまたは相変化セグメントの直径とすることができる。
この新しく発見された作用に対する可能な説明としては、そのような小さい寸法が、周囲材料との境界面によって非晶相が安定することで結晶化速度を低減させ、ならびに実効熱抵抗を低減させて、非常に速いクエンチ・プロセスを容易にすることを挙げることができる。
さらなる実施形態によれば、相変化セグメントの寸法のうちの少なくとも1つは10nmより小さい。さらなる実施形態によれば、相変化セグメントの寸法のうちの少なくとも1つは5nmより小さい。これにより、メルトクエンチ・プロセス中の非晶質化および非晶質状態の安定性をさらに改善することができる。
さらなる実施形態によれば、制御ユニットは、書込みモードで書込み電圧を電気プログラミング・パルスとして第1の端子および第2の端子に印加するように構成される。さらに、メモリ・セルは、電気プログラミング・パルスの印加中、メルトクエンチ・プロセスを介して非晶相を生成し、その再結晶化を防止するのに十分なほどクエンチ速度が速くなるように設計された熱環境によって取り囲まれる。実施形態によれば、メモリ・デバイス、特にメモリ・デバイスの熱環境は、それぞれのプログラミング・パルスの立下りエッジの開始後12ns以内に、メモリ・セルの温度が周囲温度または少なくとも周囲温度を摂氏10度上回る範囲に近づくように構成される。これにより、クエンチ速度が十分に速くなることが容易になる。
一実施形態によれば、制御ユニットは、書込みモードで書込み電圧を電気プログラミング・パルスとして第1の端子および第2の端子に印加するように構成され、プログラミング・パルスの立下りエッジの勾配は、メルトクエンチ・プロセスを介して非晶相を生成し、その再結晶化を防止するのに十分なほどクエンチ速度が速くなるように構成される。
一実施形態によれば、制御ユニットは、書込みモードで書込み電圧を電気プログラミング・パルスとして第1の端子および第2の端子に印加するように構成される。電気プログラミング・パルスの立下りエッジ持続時間は、12ナノ秒(ns)未満である。
立下りエッジ持続時間は、立下りエッジの期間と定義することができる。言い換えれば、立下りエッジ持続時間は、電圧レベルをプログラミング・パルスの高電圧レベルからプログラミング・パルスの低電圧レベルへスイッチング/変化させるのに要する時間である。
12ns未満の立下りエッジ持続時間は、アンチモン相変化材料の相転移の形成を容易にまたは可能にする。いくつかの実施形態によれば、立下りエッジ持続時間は8ns未満である。特に本出願人の調査によれば、室温では、好ましくは電気プログラミング・パルスのそのような立下りエッジ持続時間が8ns未満であることが示された。本出願人のさらなる調査によれば、より低い周囲温度では、12ns未満の立下りエッジ持続時間が、相転移の形成を容易にまたは可能にするのに十分となりうることが示された。1つの可能な理由としては、実効クエンチ速度の減少を挙げることができる。
さらなる実施形態によれば、立下りエッジ持続時間は5ns未満である。これにより、メルトクエンチ・プロセス中の非晶質化をさらに改善することができる。
一実施形態によれば、メモリ・デバイスは、相変化セグメントに並列の導電性セグメントを備える。
そのような導電性セグメントは、相変化セグメント内に記憶されている情報の読取り中に代替電流路を提供するように構成することができる。
そのような導電性セグメントは、セル読取り動作に対する非晶相における抵抗ドリフトの作用を低減させることができる。導電性セグメントは、第1の端子と第2の端子との間に並列電流路を提供し、それによって非晶質サイズにかかわらず耐ドリフト性動作を容易にする。
一実施形態によれば、導電性セグメントの材料は、ポリシリコンなどの半導体材料、Wなどの金属、またはTaN、TiAlN、もしくはTiNなどの金属窒化物である。これらの材料は、良好な電気特性ならびに容易な製造を提供する。
一実施形態によれば、相変化セグメントおよび導電性セグメントは、第1の端子と第2の端子との間の実質的に長さ全体にわたって互いに隣接し、互いに電気的に接触して配置される。
さらなる実施形態によれば、制御ユニットは、書込みモードで書込み電圧を電気プログラミング・パルスとして第1の端子および第2の端子に印加するように構成され、相変化材料は、隣接材料に接触し、または取り囲まれ、あるいはその両方であり、隣接材料は、隣接材料による再結晶化を防いで相変化材料の非晶相が安定化されるように選択される。
相変化材料に隣接して配置されるそのような隣接材料の好適な選択は、非晶相の再結晶化を抑制することができる。実施形態によれば、ポリシリコン、W、またはTaN、TiAlN、もしくはTiNなどの金属窒化物を、隣接材料として使用することができる。実施形態によれば、隣接材料は、導電性セグメントの材料とすることができる。
一実施形態によれば、メモリ・セルは、円筒形の形状を有する。そのような幾何形状は、設計および拡張性に関して有利な選択肢を提供する。
一実施形態によれば、相変化セグメントは、相変化材料の単純な円筒として形成される。さらに、円筒の直径は15nm未満である。
一実施形態によれば、メモリ・セルは、多層円筒として形成される。
多層円筒は、絶縁材料の内筒と、相変化セグメントを形成し、相変化材料を含む外筒とを備える。この実施形態によれば、外筒の厚さは15nm未満である。
別の実施形態によれば、メモリ・セルは薄板状の形状を有し、相変化セグメントは、厚さ15nm未満の薄板として形成される。
別の実施形態によれば、メモリ・セルは、多層円筒として形成され、多層円筒は、導電性セグメントを形成する内筒と、相変化セグメントを形成し、相変化材料を含む中間筒と、絶縁材料を含む外筒とを備える。この実施形態によれば、中間筒の厚さは15nm未満の寸法である。
別の実施形態によれば、メモリ・セルは、多層円筒として形成され、多層円筒は、相変化セグメントを形成し、相変化材料を含む内筒と、導電性セグメントを形成する中間筒と、絶縁材料を含む外筒とを備える。そのような実施形態によれば、内筒の厚さは15nm未満の寸法である。
さらなる実施形態によれば、メモリ・デバイスは、10℃~25℃の温度範囲で動作するように構成される。したがって、デバイスは、室温で動作させることができる。これは、大量生産の可能性を提供し、いかなる追加の冷却設備も回避する。
さらなる実施形態によれば、デバイスは、s>2個のプログラム可能な抵抗状態で情報を記憶するために提供される。そのようなマルチレベルのメモリにより、より大きいメモリ容量および集積密度が容易になる。
第2の態様の一実施形態によれば、第1の端子と、第2の端子と、複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを備えるメモリ・セルが提供される。相変化セグメントは、第1の端子と第2の端子との間に配置され、相変化材料はアンチモンからなる。さらに、相変化セグメントの寸法のうちの少なくとも1つが15ナノメートルより小さい。
第3の態様の一実施形態によれば、第1の態様によるメモリ・デバイスを制御する方法が提供される。この方法は、制御ユニットによって、読取りモードで読取り電圧を第1の端子および第2の端子に印加して抵抗状態を読み取るステップを含む。この方法は、書込みモードで書込み電圧を電気プログラミング・パルスとして第1の端子および第2の端子に印加して抵抗状態を書き込むステップをさらに含む。電気プログラミング・パルスの立下りエッジ持続時間は12ns未満である。
第4の態様の一実施形態によれば、第1の態様によるメモリ・デバイスの動作を制御する制御ユニットが提供される。制御ユニットは、読取りモードで読取り電圧を第1の端子および第2の端子に印加して抵抗状態を読み取り、書込みモードで書込み電圧を電気プログラミング・パルスとして第1の端子および第2の端子に印加して抵抗状態を書き込むように構成される。プログラミング・パルスの立下りエッジの勾配は、クエンチ速度が相変化材料の結晶化を防止するのに十分になるように構成される。一実施形態によれば、これは、立下りエッジ持続時間が12ns未満の電気プログラミング・パルスによって実現される。
本発明の第5の態様の一実施形態によれば、第1の態様によるメモリ・デバイスを動作させるコンピュータ・プログラム製品が提供される。コンピュータ・プログラム製品は、プログラム命令が組み入れられたコンピュータ可読記憶媒体を備え、プログラム命令は、メモリ・デバイスの制御ユニットによって、制御ユニットに第3の態様による方法を実行させるように実行可能である。
本発明の実施形態について、添付の図面を参照して、例示的で非限定的な例として、以下でより詳細に説明する。
添付の図面における本開示のいくつかの実施形態のより詳細な説明によって、本開示の上記ならびにその他の目的、特徴、および利点がより明らかになるが、本開示の実施形態では、概して同様の参照は同様の構成要素を指す。
図面全体にわたって、同様または類似の参照番号は、同様または類似の要素を表す。
図1~図12を参照して、本発明の実施形態のいくつかの概略的な態様および用語について説明する。
本発明の実施形態によれば、抵抗性メモリ材料は、その抵抗メモリ材料に電気信号を印加することによって電気抵抗を変化させることができるメモリ材料と定義することができる。電気信号は、たとえば、デバイスを流れる電流、または抵抗性メモリ・デバイスに印加される電圧とすることができる。電流または電圧あるいはその両方は、たとえば、パルスの形で抵抗性メモリ素子に印加することができる。その結果、抵抗性メモリ素子の電気抵抗は、以前にデバイスを流れた電流の履歴、または抵抗性メモリ素子に印加された電気信号の履歴、あるいはその両方に依存する。
抵抗性メモリ素子は、電流または電界の作用を受けてその抵抗を変化させる材料内で生じる物理現象に基づいている。その変化は通常、不揮発性および可逆性である。金属酸化物からカルコゲナイドまで、いくつかの種類の抵抗性メモリ素子が知られている。典型的な抵抗性メモリ素子は、金属/絶縁体/金属の構造であり、金属構成要素が電極として働き、絶縁体が抵抗スイッチング材料、たとえばカルコゲナイドである。これらの抵抗性メモリ素子は、消費電力、集積密度、電位、保持、および持続性に関して良好な性能を呈する。
図1は、本発明の一実施形態によるメモリ・デバイス10の簡略化された概略ブロック図である。デバイス10は、後述する抵抗性メモリ・セルの1つまたは複数の集積アレイ内にデータを記憶するマルチレベル抵抗性メモリ11を含む。メモリ11に対するデータの読取りおよび書込みは、制御ユニット12によって実行される。制御ユニット12は、データ書込み動作中に抵抗性メモリ・セルをプログラムし、データ読取り動作中にセル状態を検出するための読取り測定を行うための概して知られている形の回路を備える。これらの動作中、制御ユニットは、抵抗性メモリ11内のワードおよびビット線のアレイに適当な制御信号を印加することによって、個々の抵抗性メモリ・セルをアドレス指定することができる。デバイス10へのユーザ入力データ13は、誤り補正目的の符号化などの何らかの形の書込み処理にかけてから、書込み信号、特に書込み電圧として抵抗性メモリ11へ供給することができる。同様に、制御ユニット12の読取り処理モジュールによって、たとえばコードワード検出または誤り補正あるいはその両方のために、抵抗性メモリ11から受け取った読取り信号を処理して、元のユーザ入力データ13を復元することができる(ユーザ出力データ15として出力される)。
抵抗性メモリ11は、相変化メモリ(PCM)として実施することができる。したがって、抵抗性メモリ11は、複数のPCMセルをメモリ・セルとして備える。メモリ11のPCMセルは、s=2またはs>2個のプログラム可能な抵抗状態で情報を記憶することができ、後者はマルチレベル動作を提供する。s個のプログラム可能な抵抗状態は、セルのPCM材料内の非晶相および結晶相の異なる相対的割合に対応する。これらの状態は、それ以外は結晶質のPCM材料内での非晶相のサイズの増大に対応して、高抵抗の完全に非晶質のRESET状態、低抵抗の完全に結晶質のSET状態、および複数の中間状態を含むことができる。s個のプログラム可能なセル状態は、典型的には、読取り検出に使用される抵抗メトリックの所定の基準値または基準値範囲に関して、制御ユニット12内で定義される。書込み動作でセルをプログラムするために、制御ユニット12は、ワード線およびビット線を介してセルに電圧を印加し、その結果得られるプログラミング信号が、セルを必要とされる状態に設定する。読取り動作では、(より低い)読取り電圧がセルに印加され、その結果得られるセル電流を測定して、抵抗メトリックを得る。次いで制御ユニット12は、読取りメトリックと前述の基準値とを比較することによって、プログラムされたセル状態を検出することができる。
メモリ11のPCMセルは、相変化材料として、アンチモン(Sb)、特に純粋アンチモンを含む。したがって、メモリ11のPCMセルは、単原子相変化を利用する単原子メモリ・セルである。Sbを使用する利点は、単原子アンチモンの使用により元素偏析を防ぐことから、超小型の寸法まで縮小され、したがって動作電力が非常に小さくなる可能性があり、非常に高い持続性を提供することができることである。より詳細に後述するように、本発明の実施形態の特徴によれば、アンチモンを相変化材料として室温で使用することを容易にすることができる。
図2は、本発明の一実施形態によるメモリ・セル20の概略横断面図である。メモリ・セル20は、プログラム可能なセル状態に対応する複数のs個の抵抗状態で情報を記憶するためのPCM材料としてSbを含む相変化セグメント21を備える。メモリ・セル20は、導電性または言い換えれば電気的に非絶縁性の材料を含む導電性セグメント22をさらに備える。相変化セグメント21および導電性セグメント22は、第1の端子23と第2の端子24との間に並列に配置される。第1の端子23および第2の端子24は、制御ユニット12に結合される。制御ユニット12は、第1の端子23および第2の端子24に制御信号を印加し、抵抗性メモリ11からリードバック信号を受け取るように適合される。より具体的には、制御ユニット12は、書込みモードで書込み電圧を第1の端子23および第2の端子24に印加して、複数の抵抗状態のうちの1つをメモリ・セル20に書き込むように構成される。書込み電圧は、電圧パルスの形で印加される。電圧パルスは、メモリ・セル20のそれぞれの抵抗状態をプログラムするように電気プログラミング・パルスとして作用または機能する。さらに、制御ユニット12は、読取りモードで読取り電圧を第1の端子23および第2の端子24に印加し、それによってメモリ・セル20のそれぞれの抵抗状態を読み取るように構成される。図2に示す実施形態によれば、導電性セグメント22の電気抵抗は、固定値を有する。他の実施形態によれば、調整可能な抵抗を使用することができる。
さらなる実施形態によれば、導電性セグメント22の抵抗は、たとえば第3の端子(図示せず)に制御信号を印加することによって調整可能とすることができる。
相変化セグメント21および導電性セグメント22は、第1の端子23と第2の端子24との間の実質的に長さl全体にわたって互いに電気的に接触して配置される。実施形態によれば、導電性セグメント22の抵抗は、分布抵抗を形成する。
セル20の例示的な実装では、第1の端子23および第2の端子24は、TiNから形成することができる。
メモリ・セル20は、概略的に点線で示されている熱環境28によって取り囲まれる。熱環境28は、そのプログラミング中にメモリ・セル20内で生じるメルトクエンチ・プロセスに熱的な影響を与える第1の端子23および第2の端子24、ならびに特にそれらの構成要素、要素、および層を含むメモリ・セル20を取り囲むすべての構成要素、要素、層などを表す。実施形態によれば、熱環境28は、特に、断熱またはその他あるいはその両方の目的でメモリ・セル20の間に配置されたセル間層またはセル間構成要素あるいはその両方、ならびに第1の端子23および第2の端子24を取り囲むことができる。
図3は、メモリ・セル20(図2に示す)の材料構成要素の電流/電圧(したがって、抵抗)特性の概略図30である。実線は、相変化セグメント21(図2に示す)のSb材料に関する電圧に対する電流の変動を示し、完全に結晶質のSET状態(上部の曲線)および完全に非晶質のRESET状態(下部の曲線)から始まる。これらの2つの曲線は、結晶相と非晶相との間の抵抗率の大きい(典型的には、3桁)変動を反映する。この図の破線36は、導電性セグメント22に関する電流/電圧特性を示す。セル読取り電圧31を含む低い電圧では、導電性セグメント22の抵抗は、相変化セグメント21(図2に示す)の非晶相と結晶相との間の抵抗であることがわかる。非晶相は、磁場で誘起される閾値スイッチング現象によって、非線形の特性を呈する。特定の閾値電圧VTH32で、この相は非常に低い「ON状態」の抵抗に切り替わり、これは結晶質のPCM材料の抵抗に対応する。セル・プログラミング(書込み)電圧33は、図示のように、この閾値電圧を上回るように選択される。この電圧で、相変化セグメント21のON抵抗は、導電性セグメント22の抵抗RECSよりはるかに小さい。したがって、書込み電流は、導電性セグメント22の存在による影響を実質的に受けない。
上記の原理に基づいて、好ましいセル配置は、セル読取り電圧において、導電性セグメント22の抵抗RECS36が、PCM材料37の完全に非晶質の(RESET)状態の抵抗Ramoと、完全に結晶質のSET状態の抵抗Rcry38との両方から遠くなるように選択されるように実施される(ここで、「遠く」とは、Rcry38からRamo39の抵抗範囲の文脈の範囲内で遠いことを意味する)。概して、この範囲内のRECSに対する適当な値は、セル構成要素の材料および寸法、s個のプログラム可能なセル状態の特定の特性、メモリ・デバイス10の動作パラメータ(たとえば、読取りおよび書込み電圧)、ならびに最大許容誤り率などの所望される性能基準などの様々な要因に依存する。しかし、概してこの配置は、好ましくは、前述の範囲の文脈で、RECS>>Rcry38およびRECS36<<Ramo39になるような配置である。
上述した抵抗特性により、セル読取り動作に対する非晶相における抵抗ドリフトの作用を大幅に低減させることができる。より具体的には、相変化セグメント21および導電性セグメント22を流れる電流の比は、抵抗RECS36の適当な選択によって選択することができる。導電性セグメント22は、端子23、24間の全並列電流路を提供し、非晶質サイズにかかわらず耐ドリフト性動作を提供する。さらに、いかなる残留ドリフト作用(非晶相を流れる非常に小さい電流による)も、異なるセル状態で低い変動性を呈する。全並列電流路の抵抗を選択することによって、非晶相を流れる非常に小さい電流を調整することができ、所望される場合、導電性セグメント22を通る電流が優勢になることを確実にすることができる。
実際には、メモリ・セル20のプログラムされた抵抗状態は、セル読取り電圧31の導電性セグメント22の抵抗へ投影されると見なすことができる。低磁場読取りプロセス中、電流は、相変化セグメント21の高抵抗性の非晶質領域を迂回し、導電性セグメント22のうち相変化セグメント21に並列の部分を流れる。したがって、導電性セグメント22を通る電流路の長さが非晶質サイズを反映し、したがってプログラムされた抵抗状態を反映する。言い換えれば、導電性セグメント22は、読取り動作中の投影セグメントであると見なすことができる。ある意味では、典型的には相変化セグメント21内の非晶質領域の長さに記憶される情報は、導電性セグメント22へ投影される。
実施形態によれば、読取り動作中および書込み動作中の両方に導電性セグメント22が存在する場合でも、「投影」は読取りプロセス中にのみ生じるように設計されることに留意されたい。したがって、実際には、本発明の実施形態は、読取りプロセスおよび書込みプロセスの分離を提供する。
アンチモン相変化材料の相転移の形成を容易にまたは可能にするために、相変化セグメント21の寸法のうちの少なくとも1つは15nmより小さい。図2に示す実施形態では、相変化セグメント21の厚さdは、15nm未満の寸法として選択される。
この点で、本出願人の調査によれば、相変化セグメント21の寸法のうちの1つ、たとえば厚さdが、15nm以下である場合、メルトクエンチ・プロセスを介して相転移を誘起し、次にガラス転移を誘起することが可能であることが明らかになった。
可能な説明としては、そのような小さい寸法は、結晶相と非晶相との間の表面積の低減の点で結晶成長速度を低減させ、ならびに実効熱抵抗を低減させて、非常に速いクエンチ・プロセスを容易にすることを挙げることができる。
本出願人のさらなる調査によれば、そのような非晶相は、相変化材料の特性であるドリフト挙動を呈することを確認した。さらに、そのような非晶相は、長期間にわたって安定することが見出された。
本出願人のこれらの調査および研究の結果、Sb系のメモリ・デバイスでは、相変化セグメント21の寸法のうちの少なくとも1つを15nmより小さくするべきであるという結論が得られた。
上述したように、制御ユニット12は、書込みモードで書込み電圧を電気プログラミング・パルスとして第1の端子23および第2の端子24に印加するように構成される。
実施形態によれば、電気プログラミング・パルスの立下りエッジ持続時間は12ns未満である。
図4は、プログラミング・パルス40の一例を示すグラフ45を示す。x軸400は、時間をナノ秒(ns)単位で示し、y軸401は、電圧をV単位で示す。
電気プログラミング・パルス40は、低電圧レベル41、立上りエッジ42、高電圧レベル43、および立下りエッジ44を備える。より具体的には、電気プログラミング・パルスは、初期低電圧レベル41を有する。特に、初期低電圧レベル41の電圧レベルは、ゼロとすることができる。初期電圧レベル41から、電気プログラミング・パルス40は、立上りエッジ42中に低電圧レベル41から高電圧レベル43まで上昇する。この例では、高電圧レベルは、たとえば4.5Vとすることができる。高電圧レベル43は、事前定義された期間、たとえば40nsにわたって維持される。次いで、電気プログラミング・パルス40は、立下りエッジ44中に高電圧レベル43から低電圧レベル41まで下降する。
実施形態によれば、立下りエッジ持続時間tte403は、立下りエッジ44の期間/時間間隔と定義することができる。言い換えれば、立下りエッジ持続時間tte403は、電圧レベルをプログラミング・パルス40の高電圧レベル43からプログラミング・パルス40の低電圧レベル41へスイッチング/変化させるのに要する時間である。
図4を参照すると、電気プログラミング・パルス40は、時点t0で低電圧レベル41から上昇し始め、時点t1で高電圧レベル43に到達する。したがって、立上りエッジ42の持続時間tre402は、t046とt147との間の期間である。
次いで、時点t2で、電気プログラミング・パルス40は、高電圧レベル43から下降し始め、時点t349で再び低電圧レベル41に到達する。したがって、立下りエッジ44の持続時間tte403は、t248とt349との間の期間である。
クエンチ速度に関する本出願人の調査によれば、超高速のクエンチ速度により、アンチモン相変化材料の相転移の形成が容易にまたは可能になることが明らかになった。特に本出願人の調査によれば、室温では、電気プログラミング・パルスの立下りエッジ持続時間tte403を8ns未満にするべきであることが示された。本出願人のさらなる調査によれば、より低い周囲温度では、12ns未満の立下りエッジ持続時間が、相転移の形成を容易にまたは可能にするのに十分となりうることが示された。1つの可能な理由としては、実効クエンチ速度の減少を挙げることができる。
したがって、いくつかの実施形態によれば、電気プログラミング・パルスの立下りエッジ持続時間tte403は12ns未満にするべきであり、他の実施形態によれば、立下りエッジ持続時間tte403は8ns未満にするべきである。
実施形態によれば、メモリ・デバイス、特に図2のメモリ・セル20の熱環境は、それぞれのプログラミング・パルスの立下りエッジの開始後12ns以内に、すなわちt248後12ns以内に、メモリ・セル20の温度が周囲温度または少なくとも周囲温度を摂氏10度上回る範囲に近づくように構成される。一例として、摂氏25度の周囲温度を仮定すると、メモリ・デバイスは、メモリ・セルの温度がt248後12ns以内に摂氏35度以下まで低下するように構成される。これにより、クエンチ速度が十分に速くなることが容易になる。
図5は、立下りエッジ持続時間の異なる例示的なメモリ・セルに印加された電気プログラミング・パルスの実験データを示すグラフ50を示す。
x軸51は、それぞれの立下りエッジ持続時間tte403(図4に示す)をns単位で示し、y軸52は、アンチモンを相変化材料として有する対応するメモリ・セルの対応する抵抗をΩ単位で示す。次のプログラミング・パルスごとに、立下りエッジ持続時間はより短くなる。この実験の結果を、折れ線グラフ53として表す。この実験は、厚さ5nmの薄板形のアンチモン相変化セグメントを備えるメモリ・セルによって、室温で実行された。相変化セグメントに並列して、厚さ6nmのTaNの導電層が設けられる。この実験により、短い立下りエッジはアンチモンの非晶質化を容易にすることが確認された。より具体的には、閾値10nsを上回ると、非晶質化はほとんど観察されなかったが、6~8nsの立下りエッジ持続時間では、すでに相当な非晶質化が生じていた。
図6~図11は、本発明の例示的な実施形態によるメモリ・セルの3次元図および関連する横断面図を提供する。これらの図に見ることができるように、メモリ・セルは、円筒形の形状または薄板状の形状を有することができる。そのような形状は、高度で効率的なデバイス製造ならびに高密度デバイス集積を容易にすることができる。
図6は、本発明の一実施形態によるメモリ・セル600の3次元図を示す。メモリ・セル600は、内筒625を備える多層円筒として形成される。内筒625は、絶縁材料を含む。メモリ・セル600は、相変化セグメント621を形成し、アンチモンを相変化材料として含む外筒626をさらに備える。外筒626は、中空の円筒として形成され、外筒626の厚さdは15nm未満である。相変化セグメント621は、第1の端子623と第2の端子624との間に配置される。
図7は、本発明の一実施形態によるメモリ・セル700の3次元図を示す。メモリ・セル700は、アンチモンの相変化セグメント721を備える。相変化セグメント721は、相変化材料アンチモンの単純な円筒725として形成される。相変化セグメント721は、第1の端子723と第2の端子724との間に配置される。円筒725の直径dは、15nm未満の寸法を確立する。
図8は、本発明の一実施形態によるメモリ・セル800の3次元図を示す。メモリ・セル800は、薄板状の形状を有し、薄板825として形成された相変化セグメント821を備える。15nmより小さい寸法として、薄板825の厚さdは15nm未満である。相変化セグメント821は、第1の端子823と第2の端子824との間に配置される。
図9は、本発明の別の実施形態によるメモリ・セル900の一部の3次元図を示す。メモリ・セル900もまた、薄板状の形状を有し、薄板925として形成された相変化セグメント921を備える。薄板925は、中心のくびれ926を含む。制限された寸法として、薄板925の厚さdは15nm未満、たとえば3nmである。メモリ・セル900は、導電性材料を含む導電性セグメント922をさらに備える。相変化セグメント921および導電性セグメント922は、並列に配置される。図9に示すメモリ・セル900の部分は、図9には示されていない第1の端子と第2の端子との間に配置するように構成される。
図10aは、本発明の別の実施形態によるメモリ・セル1000の3次元図を示す。図10bは、対応する横断面図を示す。メモリ・セル1000は、多層円筒として形成される。メモリ・セル1000は、導電性セグメントを形成する内筒1022を備える。メモリ・セル1000は、相変化セグメント1027を形成し、アンチモンを相変化材料として含む中間筒1021をさらに備える。加えて、メモリ・セル1000は、絶縁材料を含む外筒1025を備える。この実施形態によれば、中間筒1021の厚さdは15nm未満であり、15nmより小さい相変化セグメントの寸法を確立する。
中間筒1021および導電性セグメント1022は、第1の端子1023と第2の端子1024との間に並列に配置される。第1の端子1023および第2の端子1024は、図1の制御ユニット12に結合される。
図11aは、本発明の別の実施形態によるメモリ・セル1100の3次元図を示す。図11bは、対応する横断面図を示す。メモリ・セル1100はまた、多層円筒として形成される。メモリ・セル1100は、相変化セグメント1127を形成し、アンチモンを相変化材料として含む内筒1121を備える。メモリ・セル1100は、導電性セグメント22(図2に示す)を形成する中間筒1122をさらに備える。加えて、メモリ・セル1100は、絶縁材料を含む外筒1125を備える。この実施形態によれば、内筒1121の直径に対応する内筒1121の厚さdは15nm未満であり、15nmより小さい相変化セグメント21(図2に示す)の寸法を確立する。
内筒1121および中間筒1122は、第1の端子1123と第2の端子1124との間に並列に配置される。相変化セグメント1127は、内筒1121内に位置する。第1の端子1123および第2の端子1124は、図1の制御ユニット12に結合される。
図6~図11のメモリ・セルは、セルの様々な要素を形成するためのよく知られている材料処理技法を使用して製作することができる。例として、Raoux et al., IBM J. Res. & Dev. 52(4/5), 465 (2008)(その図6参照)に記載されているキーホール伝達プロセス(keyhole-transfer process)によって、円筒形の構造を作製することができる。しかし概して、セルの材料および寸法は、それぞれの応用例の特定の必要を満たすように選択される。
図12は、メモリ・デバイス、たとえば図1のメモリ・デバイス10を動作させる方法の方法ステップの流れ図を示す。
ステップ1210で、方法が開始される。
ステップ1220で、制御ユニット12は、動作モード、すなわち読取り動作を実行するか、それとも書込み動作を実行するかを確かめる。
デバイス10が読取りモードで動作する場合、制御ユニット12は、ステップ1230で、読取り電圧を第1の端子および第2の端子に印加して、抵抗状態を読み取る。
デバイス10が書込みモードで動作する場合、制御ユニット12は、ステップ1240で、書込み電圧を電気プログラミング・パルスとして第1の端子および第2の端子に印加し、それによってそれぞれのメモリ・セルの抵抗状態を書き込む。対応するメルトクエンチ・プロセスが相変化材料の非晶質化をもたらすのに十分に速いことを確実にするために、電気プログラミング・パルスの立下りエッジ持続時間は12ns未満である。
ステップ1250で、この方法は終了し、メモリ・デバイス10は再びステップ1210から開始することができる。
本発明は、任意の技術的詳細の可能な統合レベルで、システム、方法、またはコンピュータ・プログラム製品、あるいはその組合せとすることができる。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実施させるコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体を含むことができる。
コンピュータ可読記憶媒体は、命令実行デバイスによって使用するための命令を保持および記憶することができる有形のデバイスとすることができる。コンピュータ可読記憶媒体は、たとえば、それだけに限定されるものではないが、電子記憶デバイス、磁気記憶デバイス、光記憶デバイス、電磁記憶デバイス、半導体記憶デバイス、または上記の任意の好適な組合せとすることができる。コンピュータ可読記憶媒体のより具体的な例の非排他的な一覧には、携帯型コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ(RAM)、読取り専用メモリ(ROM)、消去可能プログラム可能読取り専用メモリ(EPROMまたはフラッシュメモリ)、スタティック・ランダム・アクセス・メモリ(SRAM)、携帯型コンパクト・ディスク読取り専用メモリ(CD-ROM)、デジタル多用途ディスク(DVD)、メモリ・スティック、フロッピー・ディスク、命令が記録されたパンチカードまたは溝内の浮出し構造などの機械コード化デバイス、および上記の任意の好適な組合せが含まれる。本明細書で使用するとき、コンピュータ可読記憶媒体は、無線波もしくは他の自由に伝播する電磁波、導波管もしくは他の伝送媒体を伝播する電磁波(たとえば、光ファイバケーブルを通過する光パルス)、またはワイアを通って伝送される電気信号などの一過性信号自体であると解釈されるべきではない。
本明細書に記載するコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング/処理デバイスへダウンロードすることができ、あるいはネットワーク、たとえばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、もしくは無線ネットワーク、またはその組合せを介して外部コンピュータもしくは外部記憶デバイスへダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバあるいはその組合せを備えることができる。各コンピューティング/処理デバイス内のネットワーク・アダプタ・カードまたはネットワーク・インターフェースが、ネットワークからのコンピュータ可読プログラム命令を受け取り、それらのコンピュータ可読プログラム命令をそれぞれのコンピューティング/処理デバイス内のコンピュータ可読記憶媒体内に記憶するために転送する。
本発明の動作を実施するコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ(ISA)命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路に対するコンフィギュレーション・データ、またはソース・コードもしくはオブジェクト・コードとすることができ、そのようなソース・コードもしくはオブジェクト・コードは、Smalltalk(R)、C++などのオブジェクト指向プログラミング言語、および「C」プログラミング言語などの手続き型プログラミング言語、または類似のプログラミング言語を含む、1つまたは複数のプログラミング言語の任意の組合せで書かれている。コンピュータ可読プログラム命令は、完全にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で独立型のソフトウェア・パッケージとして、部分的にユーザのコンピュータ上、および部分的に遠隔コンピュータ上で、または完全に遠隔コンピュータもしくはサーバ上で実行することができる。後者のシナリオでは、遠隔コンピュータは、ローカル・エリア・ネットワーク(LAN)もしくはワイド・エリア・ネットワーク(WAN)を含む任意のタイプのネットワークを介して、ユーザのコンピュータに接続することができ、または外部コンピュータに接続することができる(たとえば、インターネット・サービス・プロバイダを使用してインターネットを介して)。いくつかの実施形態では、本発明の態様を実行するために、たとえばプログラム可能な論理回路、フィールド・プログラム可能ゲート・アレイ(FPGA)、またはプログラム可能論理アレイ(PLA)を含む電子回路が、コンピュータ可読プログラム命令の状態情報を利用することによってコンピュータ可読プログラム命令を実行し、電子回路をパーソナライズすることができる。
本発明の態様は、本発明の実施形態による方法、装置(システム)、およびコンピュータ・プログラム製品の流れ図またはブロック図あるいはその両方を参照して、本明細書に記載されている。流れ図またはブロック図あるいはその両方の各ブロック、および流れ図またはブロック図あるいはその両方のブロックの組合せは、コンピュータ可読プログラム命令によって実施することができることが理解されよう。
これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行される命令が、流れ図またはブロック図あるいはその両方の1つまたは複数のブロックに指定される機能/動作を実施する手段を生成するように、汎用コンピュータ、専用コンピュータ、または他のプログラム可能データ処理装置のプロセッサに提供されてマシンを作り出すことができる。これらのコンピュータ可読プログラム命令はまた、命令が記憶されたコンピュータ可読記憶媒体が、流れ図またはブロック図あるいはその両方の1つまたは複数のブロックに指定される機能/動作の態様を実施する命令を含む製品を構成するように、コンピュータ可読記憶媒体内に記憶することができ、コンピュータ、プログラム可能データ処理装置、または他のデバイス、あるいはその組合せに特定の方法で機能するように指示することができる。
コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラム可能装置、または他のデバイス上で実行される命令が、流れ図またはブロック図あるいはその両方の1つまたは複数のブロックに指定される機能/動作を実施するように、コンピュータ、他のプログラム可能データ処理装置、または他のデバイス上にロードして、コンピュータ、他のプログラム可能装置、または他のデバイスで一連の動作ステップを実行させ、コンピュータ実施プロセスを作り出すことができる。
これらの図の流れ図およびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能性、および動作を示す。この点で、流れ図またはブロック図内の各ブロックは、指定の論理機能を実施するための1つまたは複数の実行可能な命令を含む命令のモジュール、セグメント、または部分を表すことができる。いくつかの代替の実装では、ブロック内に記載の機能は、これらの図に記載の順序以外で行うことができる。たとえば、必要とされる機能性に応じて、連続して示されている2つのブロックを、実際には実質的に同時に実行することができ、または場合により、これらのブロックを逆の順序で実行することもできる。ブロック図または流れ図あるいはその両方の各ブロック、およびブロック図または流れ図あるいはその両方のブロックの組合せは、指定の機能もしくは動作を実行しまたは専用ハードウェアおよびコンピュータ命令の組合せを実施する専用ハードウェアに基づくシステムによって実施することができることにも留意されたい。
本発明の様々な実施形態の説明は、例示の目的で提示されており、開示する実施形態に対して排他的または限定的であることを意図したものではない。記載する実施形態の範囲および思想から逸脱することなく、多くの修正形態および変形形態が当業者には明らかである。本明細書に使用される用語は、実施形態の原理、実際的な応用例、もしくは市場に見られる技術に対する技術的な改善形態について最もよく説明し、または当業者であれば本明細書に開示する実施形態を理解することを可能にするように選択されたものである。
概して、導電性セグメント22は、任意の好適な材料から形成することができる。そのような材料の例には、シリコンまたはゲルマニウム(ドーピングの有無にかかわらない)、特に上述したようにポリシリコンおよびTaNなどの半導体が含まれる。第1の端子および第2の端子は、任意の好都合な導電性材料、典型的には金属性材料(たとえば、純粋金属もしくは金属化合物、合金、または他の混合物)、またはドープされたシリコンなどの半導体材料から形成することができる。
さらに、記載する特徴は、単一レベルならびにマルチレベルのセルに適用することができる。
概して、一実施形態に関して記載する修正形態は、別の実施形態にも適宜適用することができる。
Claims (25)
- メモリ・デバイスであって、
前記メモリ・デバイスおよび複数のメモリ・セルを制御する制御ユニットを備え、前記複数のメモリ・セルが、
第1の端子と、
第2の端子と、
複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを備え、前記相変化セグメントが、前記第1の端子と前記第2の端子との間に配置され、前記相変化材料がアンチモンからなり、前記相変化セグメントの寸法のうちの少なくとも1つが15ナノメートルより小さく、前記相変化セグメントは、前記メモリ・セルへの書き込み操作中に、非晶相領域を保持するように寸法決めされ、
前記制御ユニットが、書込みモードで書込み電圧を電気プログラミング・パルスとして前記第1の端子および前記第2の端子に印加するように構成され、前記書込み電圧は、前記相変化セグメントの一部を結晶相から前記非晶相領域を含む非晶相へと転移させるのに十分であり、
前記制御ユニットは、周囲温度に基づいて、RESET状態を書き込むための前記電気プログラミング・パルスの立下りエッジ勾配の立下りエッジ持続時間を調整し、前記周囲温度が上昇すると、前記立下りエッジ持続時間を短くする、メモリ・デバイス。 - 前記電気プログラミング・パルスの立下りエッジの勾配が、メルトクエンチ・プロセスを介して非晶相を生成し、前記非晶相の再結晶化を防止するのに十分なほどクエンチ速度が速くなるように構成される、請求項1に記載のメモリ・デバイス。
- 前記電気プログラミング・パルスの立下りエッジ持続時間が12ナノ秒未満である、請求項1に記載のメモリ・デバイス。
- 前記メモリ・セルが、前記電気プログラミング・パルスの前記印加中、メルトクエンチプロセスを介して非晶相を生成し、前記非晶相の再結晶化を防止するのに十分なほどクエンチ速度が速くなるように設計された熱環境によって取り囲まれる、
請求項1に記載のメモリ・デバイス。 - 前記相変化材料が、隣接材料に接触する、または取り囲まれる、あるいはその両方であり、前記隣接材料が、前記隣接材料による再結晶化を防いで前記相変化材料の非晶相が安定化されるように選択される、
請求項1に記載のメモリ・デバイス。 - 前記相変化セグメントに並列の導電性セグメント
をさらに備える、請求項1に記載のメモリ・デバイス。 - 前記導電性セグメントの材料が、半導体材料、金属、および金属窒化物からなる群から選択される、請求項6に記載のメモリ・デバイス。
- 前記相変化セグメントおよび前記導電性セグメントが、前記第1の端子と前記第2の端子との間の実質的に長さ全体にわたって互いに隣接し、互いに電気的に接触して配置される、請求項6に記載のメモリ・デバイス。
- 前記メモリ・セルが、円筒形の形状を有する、請求項1に記載のメモリ・デバイス。
- 前記相変化セグメントが、前記相変化材料の単純な円筒として形成され、
前記単純な円筒の直径が15ナノメートル未満である、請求項9に記載のメモリ・デバイス。 - 前記メモリ・セルが、多層円筒として形成され、前記多層円筒は、絶縁材料を含む内筒と、前記相変化セグメントを形成し、前記相変化材料を含む外筒とを備え、前記外筒の厚さは15ナノメートル未満である、請求項9に記載のメモリ・デバイス。
- 前記メモリ・セルが、薄板状の形状を有し、前記相変化セグメントが、厚さ10ナノメートル未満の薄板として形成される、請求項1に記載のメモリ・デバイス。
- 前記メモリ・セルが、多層円筒として形成され、前記多層円筒は、導電性セグメントを
形成する内筒と、
前記相変化セグメントを形成し、前記相変化材料を含む中間筒と、絶縁材料を含む外筒とを備え、前記中間筒の厚さが15ナノメートル未満である、請求項9に記載のメモリ・デバイス。 - 前記メモリ・セルが、多層円筒として形成され、前記多層円筒が、前記相変化セグメントを形成し、前記相変化材料を含む内筒と、導電性セグメントを形成する中間筒と、絶縁材料を含む外筒とを備え、前記内筒の厚さが15ナノメートル未満である、請求項9に記載のメモリ・デバイス。
- 前記相変化セグメントの前記寸法のうちの少なくとも1つが10ナノメートルより小さい、請求項1に記載のメモリ・デバイス。
- 前記電気プログラミング・パルスの立下りエッジ持続時間が8ナノ秒未満である、請求項3に記載のメモリ・デバイス。
- 前記デバイスが、前記書込みモードで、前記書込み電圧によってもたらされるセル電流に対して導電性セグメントによって提示される抵抗が、前記抵抗状態のいずれでも前記相変化セグメントの前記抵抗より高くなるように構成される、請求項2に記載のメモリ・デバイス。
- 前記デバイスが、読取りモードで読取り電圧を前記第1の端子および前記第2の端子に印加して前記抵抗状態を読み取るように構成される、請求項1に記載のメモリ・デバイス。
- 前記デバイスが、前記読取りモードで、前記読取り電圧によってもたらされるセル電流に対して導電性セグメントによって提示される抵抗が、前記抵抗状態のいずれでも前記メモリ・セルの前記非晶相の抵抗より低くなるように構成される、請求項18に記載のメモリ・デバイス。
- 導電性セグメントが、前記相変化材料に接触して前記第1の端子と前記第2の端子との間の方向に延び、前記読取り電圧によってもたらされるセル電流に対して、前記抵抗状態のいずれでも前記相変化材料の前記非晶相より低い抵抗の電流路を提示するように配置され、前記より低い抵抗の電流路の長さが、前記非晶相のサイズに依存する、請求項18に記載のメモリ・デバイス。
- 前記メモリ・デバイスが、s>2個のプログラム可能な抵抗状態で情報を記憶するように構成される、請求項1に記載のメモリ・デバイス。
- メモリ・セルであって、
第1の端子と、
第2の端子と、
複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを備え、前記相変化セグメントが、前記第1の端子と前記第2の端子との間に配置され、前記相変化材料がアンチモンからなり、前記相変化セグメントの寸法のうちの少なくとも1つが15ナノメートルより小さく、前記相変化セグメントは、前記メモリ・セルへの書き込み操作中に、非晶相領域を保持するように寸法決めされ、
前記相変化セグメントは、前記第1の端子および前記第2の端子に電気プログラミング・パルスを印加する間に、前記相変化セグメントの一部に形成される前記非晶相領域を含む非晶相を含み、
RESET状態を書き込むための前記電気プログラミング・パルスの立下りエッジ勾配の立下りエッジ持続時間は、周囲温度に基づいて調整され、前記周囲温度が上昇すると、前記立下りエッジ持続時間が短くなる、メモリ・セル。 - メモリ・デバイスを動作させる方法であって、
制御ユニットを使用してメモリ・デバイスを制御することであって、前記メモリ・デバイスが複数のメモリ・セルを含み、前記複数のメモリ・セルが、第1の端子、第2の端子、および複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントを備え、前記相変化セグメントが、前記第1の端子と前記第2の端子との間に配置され、前記相変化材料がアンチモンからなり、前記相変化セグメントの寸法のうちの少なくとも1つが15ナノメートルより小さく、前記相変化セグメントは、前記メモリ・セルへの書き込み操作中に、非晶相領域を保持するように寸法決めされた、前記制御することと、
前記制御ユニットによって、読取りモードで読取り電圧を前記第1の端子および前記第2の端子に印加して前記抵抗状態を読み取ることと、
前記制御ユニットによって、書込みモードで書込み電圧を電気プログラミング・パルスとして前記第1の端子および前記第2の端子に印加して前記抵抗状態を書き込むことであって、前記書込み電圧は、前記相変化セグメントの一部を結晶相から前記非晶相領域を含む非晶相へと転移させるのに十分である、前記書き込むことと、
前記制御ユニットによって、周囲温度に基づいて、RESET状態を書き込むための前記電気プログラミング・パルスの立下りエッジ勾配の立下りエッジ持続時間を調整することであって、前記周囲温度が上昇すると、前記立下りエッジ持続時間を短くする、調整することとを含み、前記電気プログラミング・パルスの立下りエッジ持続時間が12ナノ秒未満である、方法。 - メモリ・デバイスの動作を制御する制御ユニットであって、
メモリ・デバイスの前記動作を制御する制御ユニットを備え、前記メモリ・デバイスが複数のメモリ・セルを含み、前記複数のメモリ・セルが、
第1の端子と、第2の端子と、複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを備え、前記相変化セグメントが、前記第1の端子と前記第2の端子との間に配置され、前記相変化材料がアンチモンからなり、前記相変化セグメントの寸法のうちの少なくとも1つが15ナノメートルより小さく、前記相変化セグメントは、前記メモリ・セルへの書き込み操作中に、非晶相領域を保持するように寸法決めされ、
前記制御ユニットが、読取りモードで読取り電圧を前記第1の端子および前記第2の端子に印加して前記抵抗状態を読み取り、書込みモードで書込み電圧を電気プログラミング・パルスとして前記第1の端子および前記第2の端子に印加して前記抵抗状態を書き込むように構成され、前記書込み電圧は、前記相変化セグメントの一部を結晶相から前記非晶相領域を含む非晶相へと転移させるのに十分であり、前記電気プログラミング・パルスの立下りエッジの勾配が、クエンチ速度が前記相変化材料の結晶化を防止するのに十分になるように構成され、
前記制御ユニットは、周囲温度に基づいて、RESET状態を書き込むための前記電気プログラミング・パルスの立下りエッジ勾配の立下りエッジ持続時間を調整し、前記周囲温度が上昇すると、前記立下りエッジ持続時間を短くする、制御ユニット。 - メモリ・デバイスを動作させるコンピュータ・プログラムであって、
制御ユニットを使用してメモリ・デバイスを制御することであって、前記メモリ・デバイスが複数のメモリ・セルを含み、前記複数のメモリ・セルが、第1の端子、第2の端子、および複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントを備え、前記相変化セグメントが、前記第1の端子と前記第2の端子との間に配置され、前記相変化材料がアンチモンからなり、前記相変化セグメントの寸法のうちの少なくとも1つが15ナノメートルより小さく、前記相変化セグメントは、前記メモリ・セルへの書き込み操作中に、非晶相領域を保持するように寸法決めされた、前記制御することと、
前記制御ユニットによって、読取りモードで読取り電圧を前記第1の端子および前記第2の端子に印加して前記抵抗状態を読み取ることと、
前記制御ユニットによって、書込みモードで書込み電圧を電気プログラミング・パルスとして前記第1の端子および前記第2の端子に印加して前記抵抗状態を書き込むことであって、前記書込み電圧は、前記相変化セグメントの一部を結晶相から前記非晶相領域を含む非晶相へと転移させるのに十分である、前記書き込むことと、
前記制御ユニットによって、周囲温度に基づいて、RESET状態を書き込むための前記電気プログラミング・パルスの立下りエッジ勾配の立下りエッジ持続時間を調整することであって、前記周囲温度が上昇すると、前記立下りエッジ持続時間を短くする、調整することとを前記制御ユニットに実行させ、前記電気プログラミング・パルスの立下りエッジ持続時間が12ナノ秒未満である、コンピュータ・プログラム。
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