JP2023099457A - 表示装置 - Google Patents

Abstract

【課題】表示装置のサブ画素のセンシング速度を向上させること。【解決手段】本発明の一実施例に係る表示装置は、それぞれがＮ個の画素を備える複数の画素部を有する表示パネルと、Ｎ本の基準電圧配線を通した前記Ｎ個の画素のセンシング結果を使用して、前記Ｎ個の画素にＮ本のデータ配線を通してデータ電圧を供給するデータ駆動部と、前記Ｎ個の画素にＮ本のゲート配線を通してゲート信号を供給するゲート駆動部とを含み、前記Ｎ個の画素のそれぞれは、それぞれが異なる色相を有するＮ個のサブ画素を含み、前記Ｎ本のデータ配線のそれぞれは、Ｎ本のサブデータ配線に分枝され、前記Ｎ本のサブデータ配線のそれぞれは、同じ色相を有するサブ画素に接続され、前記Ｎ本のゲート配線のそれぞれは、前記Ｎ個の全ての画素および異なる色相を有するサブ画素に接続され、Ｎは１以上の自然数である。【選択図】図１

Description

本発明は、表示装置に関し、より詳細には、発光素子をセンシングできる表示装置に関する。

コンピュータのモニタやＴＶ、携帯電話等に使用される表示装置には、自ら光を発光する有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ；ＯＬＥＤ）等と、別途の光源を要する液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）等がある。

このような多様な表示装置のうち、有機発光表示装置は、複数のサブ画素を含む表示パネルと表示パネルを駆動する駆動部を含む。駆動部は、表示パネルにゲート信号を供給するゲート駆動部及びデータ電圧を供給するデータ駆動部を含む。有機発光表示装置のサブ画素にゲート信号及びデータ電圧等の信号が供給されると、選択されたサブ画素が発光することで映像を表示することができる。

サブ画素の回路素子間の特性値変化の程度は、各回路素子の劣化程度の差によって互いに異なり得る。このような回路素子間の特性値変化程度の差は、サブ画素間の輝度偏差を引き起こし得る。即ち、サブ画素間の輝度偏差は、サブ画素の輝度表現力に対する忠実度が低下し、若しくは画質低下の現象等の問題を招き得る。

本発明の１つまたは複数の実施例は、サブ画素の特性値をセンシングするセンシングトランジスタを含む表示装置を提供する。

本発明の１つまたは複数の実施例は、センシング速度を向上させることができる表示装置を提供する。

本発明の１つまたは複数の実施例は、意図しないラインパターンを防止できる表示装置を提供する。

本発明の課題は、以上において言及した課題に制限されず、言及されていないまた他の課題は、下記の記載から当業者に明確に理解され得るだろう。

前述したような課題を解決するために、本発明の一実施例に係る表示装置は、複数のサブ画素のセンシングタイムを減少させることができる。

本発明の一実施例に係る表示装置は、それぞれがＮ個の画素を備える複数の画素部を有する表示パネルと、Ｎ本の基準電圧配線を通した前記Ｎ個の画素のセンシング結果を使用して、前記Ｎ個の画素にＮ本のデータ配線を通してデータ電圧を供給するデータ駆動部と、前記Ｎ個の画素にＮ本のゲート配線を通してゲート信号を供給するゲート駆動部とを含み、前記Ｎ個の画素のそれぞれは、それぞれが異なる色相を有するＮ個のサブ画素を含み、前記Ｎ本のデータ配線のそれぞれは、Ｎ本のサブデータ配線に分枝され、前記Ｎ本のサブデータ配線のそれぞれは、同じ色相を有するサブ画素に接続され、前記Ｎ本のゲート配線のそれぞれは、前記Ｎ個の全ての画素および異なる色相を有するサブ画素に接続され、Ｎは１以上の自然数であり、サブ画素のセンシング速度を向上させることができる。

本発明の他の特徴によれば、１つの行を基準に、１６ｋ－１５番目の列に配置された複数の第１サブ画素のいずれか１つ、１６ｋ－１４番目の列に配置された複数の第２サブ画素のいずれか１つ、１６ｋ－１３番目の列に配置された複数の第３サブ画素のいずれか１つ及び１６ｋ－１２番目の列に配置された複数の第４サブ画素のいずれか１つは第１画素を構成し、１６ｋ－１１番目の列に配置された複数の第１サブ画素のいずれか１つ、１６ｋ－１０番目の列に配置された複数の第２サブ画素のいずれか１つ、１６ｋ－９番目の列に配置された複数の第３サブ画素のいずれか１つ及び１６ｋ－８番目の列に配置された複数の第４サブ画素のいずれか１つは第２画素を構成し、１６ｋ－７番目の列に配置された複数の第１サブ画素のいずれか１つ、１６ｋ－６番目の列に配置された複数の第２サブ画素のいずれか１つ、１６ｋ－５番目の列に配置された複数の第３サブ画素のいずれか１つ及び１６ｋ－４番目の列に配置された複数の第４サブ画素のいずれか１つは第３画素を構成し、１６ｋ－３番目の列に配置された複数の第１サブ画素のいずれか１つ、１６ｋ－２番目の列に配置された複数の第２サブ画素のいずれか１つ、１６ｋ－１番目の列に配置された複数の第３サブ画素のいずれか１つ及び１６ｋ番目の列に配置された複数の第４サブ画素のいずれか１つは第４画素を構成し、第１画素、第２画素、第３画素及び第４画素それぞれで、第１サブ画素、第２サブ画素、第３サブ画素及び第４サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素、第３画素及び第４画素に含まれた複数の第１サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素、第３画素及び第４画素に含まれた複数の第２サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素、第３画素及び第４画素に含まれた複数の第３サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素、第３画素及び第４画素に含まれた複数の第４サブ画素は、互いに異なるゲート配線に接続され得る。

その他の実施例の具体的な事項は、詳細な説明及び図面に含まれている。

本発明において、１つのスキャンタイムの間、他の色相のサブ画素をセンシングして、より正確にデータ電圧を補償できる。

本発明において、１つのスキャンタイムの間、複数のサブ画素をセンシングして、より速かに全てのサブ画素をセンシングできる。

本発明において、フレーム毎にゲート電圧印加順序を変え、画像が均一に表示され得る効果がある。

本発明に係る効果は、以上において例示された内容により制限されず、さらに多様な効果が本発明内に含まれている。

本発明の一実施例に係る表示装置の概略図である。 本発明の一実施例に係る表示装置のサブ画素に対する回路図である。 本発明の一実施例に係る表示装置のサブ画素の配置関係を説明するためのブロック図である。 本発明の一実施例に係る表示装置のセンシング方法を説明するための図である。 本発明の他の実施例に係る表示装置のサブ画素の配置関係を説明するためのブロック図である。 偶数番目のフレームで、本発明の他の実施例に係る表示装置のセンシング方法を説明するための図である。 本発明の他の実施例に係る表示装置の奇数番目のフレームでの駆動順序を説明するための図である。 本発明の他の実施例に係る表示装置の偶数番目のフレームでの駆動順序を説明するための図である。 本発明の他の実施例に係る表示装置のデータ電圧の充電率を説明するための図である。 本発明のまた他の実施例（第３実施例）に係る表示装置のサブ画素の配置関係を説明するためのブロック図である。 本発明のまた他の実施例（第３実施例）に係る表示装置のセンシング方法を説明するための図である。 本発明のまた他の実施例（第４実施例）に係る表示装置のサブ画素の配置関係を説明するためのブロック図である。 本発明のまた他の実施例（第４実施例）に係る表示装置のセンシング方法を説明するための図である。

本発明の利点及び特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すると、明確になるだろう。しかし、本発明は、以下において開示される実施例に制限されるものではなく、互いに異なる多様な形状に構成され、単に、本実施例は、本発明の開示が完全なものとなるようにし、本発明の属する技術の分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲により定義されるだけである。

本発明の実施例を説明するための図面に開示された形状、面積、比率、角度、個数等は、例示的なものであるので、本発明は、図示された事項に制限されるものではない。明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。また、本発明を説明するにあたって、関連した公知技術についての具体的な説明が本発明の要旨を不要に濁す恐れがあると判断される場合、その詳細な説明は省略する。本発明上において言及された「含む」、「有する」、「なされる」等が使用される場合、「～だけ」が使用されない以上、他の部分が加えられ得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

構成要素を解釈するにあたって、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

位置関係についての説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～隣に」等と２つの部分の位置関係が説明される場合、「すぐ」または「直接」が使用されない以上、２つの部分の間に１つ以上の他の部分が位置してもよい。

素子または層が他の素子または層の「上（ｏｎ）」と称されるものは、他の素子のすぐ上または中間に他の層または他の素子を介在した場合をいずれも含む。

また、「第１」、「第２」等が多様な構成要素を述べるために使用されるが、これらの構成要素は、これらの用語により制限されない。これらの用語は、単に１つの構成要素を他の構成要素と区別するために使用するものである。従って、以下において言及される第１構成要素は、本発明の技術的思想内で第２構成要素であってもよい。

明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。

図面で示された各構成の面積及び厚さは、説明の便宜のために示されたものであり、本発明は、示された構成の面積及び厚さに必ずしも限定されるものではない。

本明細書に使用される「接続される」は、「結合される」と同様に解釈される。また、「接続される」には「電気的に接続される」という意味も含まれる。

本発明の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動及び駆動が可能であり、各実施例が互いに対して独立して実施可能であってもよく、関連して共に実施してもよい。

本発明の表示装置において使用されるトランジスタは、ｎチャネルトランジスタ（ＮＭＯＳ）とｐチャネルトランジスタ（ＰＭＯＳ）のうち１つ以上のトランジスタに構成され得る。トランジスタは、酸化物半導体をアクティブ層として有する酸化物半導体トランジスタまたは低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ；ＬＴＰＳ）をアクティブ層として有するＬＴＰＳトランジスタに構成され得る。トランジスタは、少なくともゲート電極、ソース電極及びドレイン電極を含むことができる。トランジスタは、表示パネル上でＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に構成され得る。トランジスタでキャリアの流れは、ソース電極からドレイン電極に流れる。ｎチャネルトランジスタ（ＮＭＯＳ）の場合、キャリアが電子（ｅｌｅｃｔｒｏｎ）であるため、ソース電極からドレイン電極に電子が流れることができるようにソース電圧がドレイン電圧より低い電圧を有する。ｎチャネルトランジスタ（ＮＭＯＳ）で電流の方向は、ドレイン電極からソース電極に流れ、ソース電極が出力端子であってよい。ｐチャネルトランジスタ（ＰＭＯＳ）の場合、キャリアが正孔（ｈｏｌｅ）であるため、ソース電極からドレイン電極に正孔が流れることができるようにソース電圧がドレイン電圧より高い。ｐチャネルトランジスタ（ＰＭＯＳ）で正孔がソース電極からドレイン電極の方に流れるため、電流がソースからドレインの方に流れ、ドレイン電極が出力端子であってよい。従って、ソースとドレインは、印加電圧によって変更され得るため、トランジスタのソースとドレインは固定されたものではないということに注意すべきである。本明細書においては、トランジスタがｎチャネルトランジスタ（ＮＭＯＳ）であることを仮定して説明するが、これに制限されるものではなく、ｐチャネルトランジスタが使用されてもよく、これによって回路構成が変更されることもある。

スイッチ素子として利用されるトランジスタのゲート信号は、ゲートオン電圧（Ｇａｔｅ Ｏｎ Ｖｏｌｔａｇｅ）とゲートオフ電圧（Ｇａｔｅ Ｏｆｆ Ｖｏｌｔａｇｅ）との間でスイングする。ゲートオン電圧は、トランジスタの閾値電圧（Ｖｔｈ）より高い電圧に設定され、ゲートオフ電圧は、トランジスタの閾値電圧（Ｖｔｈ）より低い電圧に設定される。トランジスタは、ゲートオン電圧に応答してターン－オン（ｔｕｒｎ－ｏｎ）されるのに対し、ゲートオフ電圧に応答してターン－オフされる。ＮＭＯＳの場合に、ゲートオン電圧は、ゲートハイ電圧（Ｇａｔｅ Ｈｉｇｈ Ｖｏｌｔａｇｅ、ＶＧＨ）であり、ゲートオフ電圧は、ゲートロー電圧（Ｇａｔｅ Ｌｏｗ Ｖｏｌｔａｇｅ、ＶＧＬ）であってよい。ＰＭＯＳの場合に、ゲートオン電圧は、ゲートロー電圧（ＶＧＬ）であり、ゲートオフ電圧は、ゲートハイ電圧（ＶＧＨ）であってよい。

以下においては、添付の図面を参照して、本発明の多様な実施例を詳細に説明する。

図１は、本発明の一実施例に係る表示装置の概略図である。図１を参照すると、表示装置１００は、表示パネル１１０、ゲート駆動部１２０、データ駆動部１３０及びタイミングコントローラ１４０を含む。

表示パネル１１０は、映像を表示するためのパネルである。表示パネル１１０は、基板上に配置された多様な回路、配線及び発光素子を含むことができる。表示パネル１１０は、互いに交差する複数のデータ配線ＤＬ及び複数のゲート配線ＧＬにより区分され、複数のデータ配線ＤＬ及び複数のゲート配線ＧＬに接続された複数の画素ＰＸを含むことができる。表示パネル１１０は、複数の画素ＰＸにより定義される表示領域と、各種の信号配線やパッド等が形成される非表示領域を含むことができる。表示パネル１１０は、液晶表示装置、有機発光表示装置、電気泳動表示装置等のような多様な表示装置で使用される表示パネル１１０に構成され得る。以下においては、表示パネル１１０が有機発光表示装置で使用されるパネルであるものと説明するが、これに制限されるものではない。

タイミングコントローラ１４０は、ホストシステムに接続されたＬＶＤＳまたはＴＭＤＳインターフェース等の受信回路を通して垂直同期信号、水平同期信号、データイネーブル信号、ドットクロック等のタイミング信号の入力を受ける。タイミングコントローラ１４０は、入力されたタイミング信号を基準にデータ駆動部１３０とゲート駆動部１２０を制御するためのタイミング制御信号を発生させる。

データ駆動部１３０は、複数のサブ画素ＳＰにデータ電圧ＤＡＴＡを供給する。データ駆動部１３０は、複数のソースドライブＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を含むことができる。複数のソースドライブＩＣは、タイミングコントローラ１４０からデジタルビデオデータとソースタイミング制御信号の供給を受けることができる。複数のソースドライブＩＣは、ソースタイミング制御信号に応答してデジタルビデオデータをガンマ電圧に変換してデータ電圧ＤＡＴＡを生成し、データ電圧ＤＡＴＡを表示パネル１１０のデータ配線ＤＬを通して供給できる。複数のソースドライブＩＣは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）工程やＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）工程により表示パネル１１０のデータ配線ＤＬに接続され得る。また、ソースドライブＩＣは、表示パネル１１０上に形成されるか、別途のＰＣＢ基板に形成されて表示パネル１１０と接続される形態であってもよい。

ゲート駆動部１２０は、複数のサブ画素ＳＰにゲート信号を供給する。ゲート駆動部１２０は、レベルシフタ及びシフトレジスタを含むことができる。レベルシフタは、タイミングコントローラ１４０からＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ－Ｔｒａｎｓｉｓｔｏｒ－Ｌｏｇｉｃ）レベルで入力されるクロック信号のレベルをシフティングした後、シフトレジスタに供給できる。シフトレジスタは、ＧＩＰ方式により表示パネル１１０の非表示領域に形成され得るが、これに制限されるものではない。シフトレジスタは、クロック信号及び駆動信号に対応してゲート信号をシフトして出力する複数のステージで構成され得る。シフトレジスタに含まれた複数のステージは、複数の出力端子を通してゲート信号を順次に出力できる。

表示パネル１１０は、複数のサブ画素ＳＰを含むことができる。複数のサブ画素ＳＰは、互いに異なる色を発光するためのサブ画素ＳＰであってよい。例えば、複数のサブ画素ＳＰは、それぞれ赤色サブ画素、緑色サブ画素及び青色サブ画素であってよいが、これに制限されず、複数のサブ画素ＳＰは、それぞれ赤色サブ画素、緑色サブ画素及び青色サブ画素及び白色サブ画素であってよい。このような複数のサブ画素ＳＰは、画素ＰＸを構成できる。即ち、赤色サブ画素、緑色サブ画素及び青色サブ画素及び白色サブ画素は、１つの画素ＰＸを構成でき、表示パネル１１０は、複数の画素ＰＸを含むことができる。

以下においては、１つのサブ画素ＳＰを駆動するための駆動回路についてのより詳細な説明のために図２を共に参照する。

図２は、本発明の一実施例に係る表示装置のサブ画素に対する回路図である。図２においては、表示装置１００の複数のサブ画素ＳＰのうち１つのサブ画素ＳＰに対する回路図が示されている。

図２を参照すると、サブ画素ＳＰは、スイッチングトランジスタＳＷＴ、センシングトランジスタＳＥＴ、駆動トランジスタＤＴ、ストレージキャパシタＳＣ及び発光素子１５０を含むことができる。

発光素子１５０は、アノード、有機層及びカソードを含むことができる。有機層は、正孔注入層、正孔輸送層、有機発光層、電子輸送層及び電子注入層等のような多様な有機層を含むことができる。発光素子１５０のアノードは、駆動トランジスタＤＴの出力端子と接続されてもよく、カソードには、低電位電圧ＶＳＳが印加され得る。図２においては、発光素子１５０が有機発光素子１５０であるものと説明したが、これに制限されず、発光素子１５０として無機発光ダイオード、即ち、ＬＥＤもまた使用され得る。

図２を参照すると、スイッチングトランジスタＳＷＴは、駆動トランジスタＤＴのゲート電極に対応する第１ノードＮ１にデータ電圧ＤＡＴＡを伝達するためのトランジスタである。スイッチングトランジスタＳＷＴは、データ配線ＤＬと接続されたドレイン電極、ゲート配線ＧＬと接続されたゲート電極及び駆動トランジスタＤＴのゲート電極と接続されたソース電極を含むことができる。スイッチングトランジスタＳＷＴは、ゲート配線ＧＬから印加されたスキャン信号ＳＣＡＮによりターン－オンされてデータ配線ＤＬから供給されたデータ電圧ＤＡＴＡを駆動トランジスタＤＴのゲート電極に対応する第１ノードＮ１に伝達できる。

図２を参照すると、駆動トランジスタＤＴは、発光素子１５０に駆動電流を供給して発光素子１５０を駆動するためのトランジスタである。駆動トランジスタＤＴは、第１ノードＮ１に対応するゲート電極、第２ノードＮ２に対応し、出力端子に対応するソース電極、及び第３ノードＮ３に対応し、入力端子に対応するドレイン電極を含むことができる。駆動トランジスタＤＴのゲート電極は、スイッチングトランジスタＳＷＴと接続され、ドレイン電極は、高電位電圧配線ＶＤＤＬを通して高電位電圧ＶＤＤの印加を受け、ソース電極は、発光素子１５０のアノードと接続され得る。

図２を参照すると、ストレージキャパシタＳＣは、データ電圧ＤＡＴＡに対応する電圧を１つのフレームの間維持するためのキャパシタである。ストレージキャパシタＳＣの一方の電極は、第１ノードＮ１に接続され、他方の電極は、第２ノードＮ２に接続され得る。

一方、表示装置１００の場合、各サブ画素ＳＰの駆動時間が長くなるにつれ、駆動トランジスタＤＴ等の回路素子に対する劣化（Ｄｅｇｒａｄａｔｉｏｎ）が進行し得る。これによって、駆動トランジスタＤＴ等の回路素子が有する固有の特性値が変わり得る。ここで、回路素子の固有の特性値は、駆動トランジスタＤＴの閾値電圧（Ｖｔｈ）、駆動トランジスタＤＴの移動度（α）等を含むことができる。このような回路素子の特性値変化は、該当サブ画素ＳＰの輝度変化を引き起こし得る。従って、回路素子の特性値変化は、サブ画素ＳＰの輝度変化と同じ概念で使用され得る。

また、各サブ画素ＳＰの回路素子間の特性値変化の程度は、各回路素子の劣化程度の差によって互いに異なり得る。このような回路素子間の特性値変化程度の差は、サブ画素ＳＰ間の輝度偏差を引き起こし得る。従って、回路素子間の特性値偏差は、サブ画素ＳＰ間の輝度偏差と同じ概念で使用され得る。回路素子の特性値変化、即ち、サブ画素ＳＰの輝度変化と、回路素子間の特性値偏差、即ち、サブ画素ＳＰ間の輝度偏差は、サブ画素ＳＰの輝度「表現力（ｅｘｐｒｅｓｓｉｖｅｎｅｓｓ）」に対する正確度を下げるか画面異常現象を発生させる等の問題を発生させ得る。

そこで、本発明の一実施例に係る表示装置１００のサブ画素ＳＰでは、サブ画素ＳＰに対する特性値をセンシングするセンシング機能とセンシング結果を利用してサブ画素ＳＰ特性値を補償する補償機能を提供できる。

そこで、図２に示されたように、サブ画素ＳＰは、スイッチングトランジスタＳＷＴ、駆動トランジスタＤＴ、ストレージキャパシタＳＣ及び発光素子１５０以外に駆動トランジスタＤＴのソース電極の電圧状態を効果的に制御するためのセンシングトランジスタＳＥＴをさらに含むことができる。

図２を参照すると、センシングトランジスタＳＥＴは、駆動トランジスタＤＴのソース電極と基準電圧Ｖｒｅｆを供給する基準電圧配線ＲＶＬとの間に接続され、ゲート電極は、ゲート配線ＧＬと接続される。そこで、センシングトランジスタＳＥＴは、ゲート配線ＧＬを通して印加されるセンシング信号ＳＥＮＳＥによりターン－オンされて基準電圧配線ＲＶＬを通して供給される基準電圧Ｖｒｅｆを駆動トランジスタＤＴのソース電極に印加することができる。また、センシングトランジスタＳＥＴは、駆動トランジスタＤＴのソース電極に対する電圧センシング経路のうち１つで活用され得る。

図２を参照すると、サブ画素ＳＰのスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴは、１つのゲート配線ＧＬを共有できる。即ち、スイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴは、同じゲート配線ＧＬに印加されて同じゲート信号の印加を受けることができる。ただし、説明の便宜のために、スイッチングトランジスタＳＷＴのゲート電極に印加される電圧をスキャン信号ＳＣＡＮと称し、センシングトランジスタＳＥＴのゲート電極に印加される電圧をセンシング信号ＳＥＮＳＥと称するが、１つのサブ画素ＳＰに印加されるスキャン信号ＳＣＡＮとセンシング信号ＳＥＮＳＥは、同じゲート配線ＧＬから伝達される同じ信号である。そこで、図３においては、スキャン信号ＳＣＡＮとセンシング信号ＳＥＮＳＥをゲート信号ＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３と定義して説明する。

ただし、これに限定されず、スイッチングトランジスタＳＷＴだけがゲート配線ＧＬに接続され、センシングトランジスタＳＥＴは、別途のセンシング配線に接続され得る。そこで、ゲート配線ＧＬを通してスイッチングトランジスタＳＷＴにスキャン信号ＳＣＡＮが印加されてもよく、センシング配線を通してセンシングトランジスタＳＥＴにセンシング信号ＳＥＮＳＥが印加され得る。

そこで、センシングトランジスタＳＥＴを通して、基準電圧Ｖｒｅｆが駆動トランジスタＤＴのソース電極に印加される。そして、駆動トランジスタＤＴの閾値電圧（Ｖｔｈ）または駆動トランジスタＤＴの移動度（α）をセンシングするための電圧を基準電圧配線ＲＶＬを通して検出する。そして、検出された駆動トランジスタＤＴの閾値電圧（Ｖｔｈ）または駆動トランジスタＤＴの移動度（α）の変化量によってデータ駆動部１３０はデータ電圧ＤＡＴＡを補償できる。

以下においては、複数のサブ画素の配置関係を説明するために図３を共に参照する。

図３は、本発明の一実施例に係る表示装置のサブ画素の配置関係を説明するためのブロック図である。

図３においては、説明の便宜のために、１つの行に配置された３個の画素ＰＸに対してのみ示し、表示領域には、図３に示された３個の画素ＰＸの配置関係が繰り返される。そして、サブ画素ＳＰ１、ＳＰ２、ＳＰ３とゲート配線との間に配置されるトランジスタは、図２において説明したセンシングトランジスタＳＥＴを意味する。

図３を参照すると、１つの画素ＰＸは、３個のサブ画素ＳＰ１、ＳＰ２、ＳＰ３を含む。例えば、画素ＰＸは、図３に示されたように、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３を含むことができる。また、第１サブ画素ＳＰ１は赤色サブ画素であり、第２サブ画素ＳＰ２は緑色サブ画素であり、第３サブ画素ＳＰ３は青色サブ画素であってよい。ただし、これに制限されず、複数のサブ画素は、多様な色相（Ｍａｇｅｎｔａ、Ｙｅｌｌｏｗ、Ｃｙａｎ）に変更され得る。

そして、複数の同じ色相のサブ画素ＳＰ１、ＳＰ２、ＳＰ３は、同じ列に配置され得る。即ち、複数の第１サブ画素ＳＰ１は同じ列に配置され、複数の第２サブ画素ＳＰ２は同じ列に配置され、複数の第３サブ画素ＳＰ３は同じ列に配置される。

より具体的には、図３に示されたように、複数の第１サブ画素ＳＰ１は、９ｋ－８番目の列、９ｋ－５番目の列及び９ｋ－２番目の列に配置され、複数の第２サブ画素ＳＰ２は、９ｋ－７番目の列、９ｋ－４番目の列及び９ｋ－１番目の列に配置され、複数の第３サブ画素ＳＰ３は、９ｋ－６番目の列、９ｋ－３番目の列及び９ｋ番目の列に配置される。ただし、ｋは、１以上の自然数を意味する。

即ち、１つの行を基準に第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３が順次に繰り返される。

そして、図３に示されたように、１つの行を基準に９ｋ－８番目の列に配置された第１サブ画素ＳＰ１、９ｋ－７番目の列に配置された第２サブ画素ＳＰ２及び９ｋ－６番目の列に配置された第３サブ画素ＳＰ３は、第１画素ＰＸ１を構成する。そして、９ｋ－５番目の列に配置された第１サブ画素ＳＰ１、９ｋ－４番目の列に配置された第２サブ画素ＳＰ２及び９ｋ－３番目の列に配置された第３サブ画素ＳＰ３は、第２画素ＰＸ２を構成する。そして、９ｋ－２番目の列に配置された第１サブ画素ＳＰ１、９ｋ－１番目の列に配置された第２サブ画素ＳＰ２及び９ｋ番目の列に配置された第３サブ画素ＳＰ３は、第３画素ＰＸ３を構成する。

そして、複数のデータ配線ＤＬ１、ＤＬ２、ＤＬ３それぞれは、複数のサブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３、ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３、ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３に分岐され得る。具体的に、第１データ配線ＤＬ１は、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３に分岐されてもよく、第２データ配線ＤＬ２は、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３に分岐されてもよく、第３データ配線ＤＬ３は、複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３に分岐され得る。そして上述した、第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３は、第１－１サブデータ配線ＳＤＬ１－１、第１－２サブデータ配線ＳＤＬ１－２及び第１－３サブデータ配線ＳＤＬ１－３を含むことができ、第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２は、第２－１サブデータ配線ＳＤＬ２－１、第２－２サブデータ配線ＳＤＬ２－２及び第２－３サブデータ配線ＳＤＬ２－３を含むことができ、第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３は、第３－１サブデータ配線ＳＤＬ３－１、第３－２サブデータ配線ＳＤＬ３－２及び第３－３サブデータ配線ＳＤＬ３－３を含むことができる。

そして、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３は、複数の第１サブ画素ＳＰ１に隣接するように配置され、複数の第１サブ画素ＳＰ１に接続され得る。

具体的には、第１－１サブデータ配線ＳＤＬ１－１は、９ｋ－８番目の列に配置された複数の第１サブ画素ＳＰ１の一側に配置され、９ｋ－８番目の列に配置された複数の第１サブ画素ＳＰ１に電気的に接続される。そして、複数の第１－２サブデータ配線ＳＤＬ１－２は、９ｋ－５番目の列に配置された複数の第１サブ画素ＳＰ１と９ｋ－５番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、９ｋ－５番目の列に配置された複数の第１サブ画素ＳＰ１に電気的に接続される。そして、複数の第１－３サブデータ配線ＳＤＬ１－３は、９ｋ－２番目の列に配置された複数の第１サブ画素ＳＰ１と９ｋ－２番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、９ｋ－２番目の列に配置された複数の第１サブ画素ＳＰ１に電気的に接続される。

そして、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３は、複数の第２サブ画素ＳＰ２に隣接するように配置され、複数の第２サブ画素ＳＰ２に接続され得る。そして、複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３は、複数の第３サブ画素ＳＰ３に隣接するように配置され、複数の第３サブ画素ＳＰ３に接続され得る。

そして、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３及び複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３の配置構造は、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３の配置構造のように繰り返され得る。

そして、第１データ配線ＤＬ１には、赤色のデータ電圧である第１データ電圧ＤＡＴＡ１が印加されてもよく、第２データ配線ＤＬ２には、緑色のデータ電圧である第２データ電圧ＤＡＴＡ２が印加されてもよく、第３データ配線ＤＬ３には、青色のデータ電圧である第３データ電圧ＤＡＴＡ３が印加され得る。

そこで、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３にも赤色のデータ電圧である第１データ電圧ＤＡＴＡ１が印加されてもよく、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３にも緑色のデータ電圧である第２データ電圧ＤＡＴＡ２が印加されてもよく、複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３にも青色のデータ電圧である第３データ電圧ＤＡＴＡ３が印加され得る。

複数のゲート配線ＧＬ１～ＧＬ３それぞれは、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３の両側に配置され得る。

具体的に図３を参照すると、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３の一側には、第１ゲート配線ＧＬ１が配置され、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３の他側には、第２ゲート配線ＧＬ２及び第３ゲート配線ＧＬ３が配置され得る。これを一般化すると、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３の一側には、３ｍ－２番目のゲート配線である第１ゲート配線ＧＬ１が配置され、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３の他側には、３ｍ－１番目のゲート配線である第２ゲート配線ＧＬ２及び３ｍ番目のゲート配線である第３ゲート配線ＧＬ３が配置され得る。ただし、ｍは、１以上の自然数を意味する。

一方、１つの画素ＰＸ１、ＰＸ２、ＰＸ３それぞれで第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３は、互いに異なるゲート配線ＧＬ１～ＧＬ３に接続され得る。

そして、１つの行で、複数の画素ＰＸ１、ＰＸ２、ＰＸ３の第１サブ画素ＳＰ１は、互いに異なるゲート配線ＧＬ１～ＧＬ３に接続され、複数の画素ＰＸ１、ＰＸ２、ＰＸ３の第２サブ画素ＳＰ２は、互いに異なるゲート配線ＧＬ１～ＧＬ３に接続され、複数の画素ＰＸ１、ＰＸ２、ＰＸ３の第３サブ画素ＳＰ３は、互いに異なるゲート配線ＧＬ１～ＧＬ３に接続される。

例えば、図３を参照すると、３ｍ－２番目のゲート配線である第１ゲート配線ＧＬ１は、第１画素ＰＸ１のサブ画素のいずれか１つのサブ画素である第１サブ画素ＳＰ１に接続され、第２画素ＰＸ２のサブ画素のうち第１ゲート配線ＧＬ１に接続された第１画素ＰＸ１の第１サブ画素ＳＰ１と異なる色相のサブ画素である第２サブ画素ＳＰ２に接続され、第３画素ＰＸ３のサブ画素のうち第１ゲート配線ＧＬ１に接続された第１画素ＰＸ１の第１サブ画素ＳＰ１及び第１ゲート配線ＧＬ１に接続された第２画素ＰＸ２の第２サブ画素ＳＰ２と異なる色相のサブ画素である第３サブ画素ＳＰ３に接続される。

そして、３ｍ－１番目のゲート配線である第２ゲート配線ＧＬ２は、第１画素ＰＸ１のサブ画素のうち他の１つのサブ画素である第２サブ画素ＳＰ２に接続され、第２画素ＰＸ２のサブ画素のうち第２ゲート配線ＧＬ２に接続された第１画素ＰＸ１の第２サブ画素ＳＰ２と異なる色相のサブ画素である第３サブ画素ＳＰ３に接続され、第３画素ＰＸ３のサブ画素のうち第２ゲート配線ＧＬ２に接続された第１画素ＰＸ１の第２サブ画素ＳＰ２及び第２ゲート配線ＧＬ２に接続された第２画素ＰＸ２の第３サブ画素ＳＰ３と異なる色相のサブ画素である第１サブ画素ＳＰ１に接続される。

そして、３ｍ番目のゲート配線である第３ゲート配線ＧＬ３は、第１画素ＰＸ１のサブ画素のうちまた他の１つのサブ画素である第３サブ画素ＳＰ３に接続され、第２画素ＰＸ２のサブ画素のうち第３ゲート配線ＧＬ３に接続された第１画素ＰＸ１の第３サブ画素ＳＰ３と異なる色相のサブ画素である第１サブ画素ＳＰ１に接続され、第３画素ＰＸ３のサブ画素のうち第３ゲート配線ＧＬ３に接続された第１画素ＰＸ１の第３サブ画素ＳＰ３及び第３ゲート配線ＧＬ３に接続された第２画素ＰＸ２の第１サブ画素ＳＰ１と異なる色相のサブ画素である第２サブ画素ＳＰ２に接続される。

そして、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれは、１つの画素ＰＸ１、ＰＸ２、ＰＸ３の内部に配置され得る。

即ち、第１基準電圧配線ＲＶＬ１は、第１画素ＰＸ１の内部に配置され、第２基準電圧配線ＲＶＬ２は、第２画素ＰＸ２の内部に配置され、第３基準電圧配線ＲＶＬ３は、第３画素ＰＸ３の内部に配置され得る。

具体的には、第１基準電圧配線ＲＶＬ１は、９ｋ－７番目の列に配置された複数の第２サブ画素ＳＰ２と９ｋ－６番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、９ｋ－８番目の列に配置された複数の第１サブ画素ＳＰ１、９ｋ－７番目の列に配置された複数の第２サブ画素ＳＰ２及び９ｋ－６番目の列に配置された複数の第３サブ画素ＳＰ３は、第１基準電圧配線ＲＶＬ１に接続され得る。

そして、第２基準電圧配線ＲＶＬ２は、９ｋ－４番目の列に配置された複数の第２サブ画素ＳＰ２と９ｋ－３番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、９ｋ－５番目の列に配置された複数の第１サブ画素ＳＰ１、９ｋ－４番目の列に配置された複数の第２サブ画素ＳＰ２及び９ｋ－３番目の列に配置された複数の第３サブ画素ＳＰ３は、第２基準電圧配線ＲＶＬ２に接続され得る。

そして、第３基準電圧配線ＲＶＬ３は、９ｋ－１番目の列に配置された複数の第２サブ画素ＳＰ２と９ｋ番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、９ｋ－２番目の列に配置された複数の第１サブ画素ＳＰ１、９ｋ－１番目の列に配置された複数の第２サブ画素ＳＰ２及び９ｋ番目の列に配置された複数の第３サブ画素ＳＰ３は、第３基準電圧配線ＲＶＬ３に接続され得る。

以下においては、図４を参照して、本発明の一実施例に係る表示装置のセンシング方法について説明する。

図４は、本発明の一実施例に係る表示装置のセンシング方法を説明するための図である。

図４においては、図３に示された複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３それぞれに対するセンシング順序を示した。

図４においては、３ｍ－２番目のゲート配線である第１ゲート配線ＧＬ１にゲートハイ電圧が印加される第１スキャン区間１ｓｔ ＳＣＡＮと３ｍ－１番目のゲート配線である第２ゲート配線ＧＬ２にゲートハイ電圧が印加される第２スキャン区間２ｎｄ ＳＣＡＮと３ｍ番目のゲート配線である第３ゲート配線ＧＬ３にゲートハイ電圧が印加される第３スキャン区間３ｒｄ ＳＣＡＮそれぞれで１つの行に配置される複数のサブ画素の状態が示される。そして、第１スキャン区間１ｓｔ ＳＣＡＮ、第２スキャン区間２ｎｄ ＳＣＡＮ及び第３スキャン区間３ｒｄ ＳＣＡＮは、順次に接続される区間を意味する。

そして、点線で表示されるサブ画素ＳＰ１、ＳＰ２、ＳＰ３は、対応するスキャン区間でセンシングが進行されるサブ画素ＳＰ１、ＳＰ２、ＳＰ３を意味し、黒パターンのサブ画素ＳＰ１、ＳＰ２、ＳＰ３は、対応するスキャン区間でセンシングが進行されないサブ画素ＳＰ１、ＳＰ２、ＳＰ３を意味する。

図３及び図４を参照すると、第１スキャン区間１ｓｔ ＳＣＡＮで、第１ゲート電圧ＧＡＴＥ１がゲートハイ電圧であるので、第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３のセンシングが進行される。

例えば、第１スキャン区間１ｓｔ ＳＣＡＮで、第１画素ＰＸ１のサブ画素のいずれか１つのサブ画素である第１サブ画素ＳＰ１が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２のサブ画素のうち第１ゲート配線ＧＬ１に接続された第１画素ＰＸ１の第１サブ画素ＳＰ１と異なる色相のサブ画素である第２サブ画素ＳＰ２が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３のサブ画素のうち第１ゲート配線ＧＬ１に接続された第１画素ＰＸ１の第１サブ画素ＳＰ１及び第１ゲート配線ＧＬ１に接続された第２画素ＰＸ２の第２サブ画素ＳＰ２と異なる色相のサブ画素である第３サブ画素ＳＰ３が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

続く第２スキャン区間２ｎｄ ＳＣＡＮで、第２ゲート電圧ＧＡＴＥ２がゲートハイ電圧であるので、第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３のセンシングが進行される。

例えば、第２スキャン区間２ｎｄ ＳＣＡＮで、第１画素ＰＸ１のサブ画素のうち他の１つのサブ画素である第２サブ画素ＳＰ２が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２のサブ画素のうち第２ゲート配線ＧＬ２に接続された第１画素ＰＸ１の第２サブ画素ＳＰ２と異なる色相のサブ画素である第３サブ画素ＳＰ３が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３のサブ画素のうち第２ゲート配線ＧＬ２に接続された第１画素ＰＸ１の第２サブ画素ＳＰ２及び第２ゲート配線ＧＬ２に接続された第２画素ＰＸ２の第３サブ画素ＳＰ３と異なる色相のサブ画素である第１サブ画素ＳＰ１が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

続く第３スキャン区間３ｒｄ ＳＣＡＮで、第３ゲート電圧ＧＡＴＥ３がゲートハイ電圧であるので、第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３のセンシングが進行される。

例えば、第３スキャン区間３ｒｄ ＳＣＡＮで第１画素ＰＸ１のサブ画素のうちまた他の１つのサブ画素である第３サブ画素ＳＰ３が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２のサブ画素のうち第３ゲート配線ＧＬ３に接続された第１画素ＰＸ１の第３サブ画素ＳＰ３と異なる色相のサブ画素である第１サブ画素ＳＰ１が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３のサブ画素のうち第３ゲート配線ＧＬ３に接続された第１画素ＰＸ１の第３サブ画素ＳＰ３及び第３ゲート配線ＧＬ３に接続された第２画素ＰＸ２の第１サブ画素ＳＰ１と異なる色相のサブ画素である第２サブ画素ＳＰ２が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

前述したように、複数のスキャン区間のうち１つのスキャン区間では、互いに異なる色相のサブ画素ＳＰ１、ＳＰ２、ＳＰ３がセンシングされ得る。

従来の表示装置の場合には、１つのスキャン区間では９ｋ－８番目の列乃至９ｋ番目の列に配置された複数のサブ画素のうち１つのサブ画素のみセンシングを進行して、９ｋ－８番目の列乃至９ｋ番目の列に配置された複数のサブ画素を全てセンシングするために９個のスキャン区間が必要であった。

これに対して、本発明の一実施例に係る表示装置の場合には、１つのスキャン区間では９ｋ－８番目の列乃至９ｋ番目の列に配置された複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３のうち３個のサブ画素に対するセンシングを進行して、９ｋ－８番目の列乃至９ｋ番目の列に配置された複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３を全てセンシングするために３個のスキャン区間だけが必要である。そこで、本発明の一実施例に係る表示装置は、より速かに複数のサブ画素に対するセンシングを進行できる。

図５は、本発明の他の実施例に係る表示装置のサブ画素の配置関係を説明するためのブロック図である。

図５においては、説明の便宜のために、１つの行に配置された４個の画素ＰＸに対してのみ示し、表示領域には、図５に示された４個の画素ＰＸの配置関係が繰り返される。そして、サブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４とゲート配線との間に配置されるトランジスタは、図２において説明したセンシングトランジスタＳＥＴを意味する。

図５を参照すると、１つの画素ＰＸは、４個のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を含む。例えば、画素ＰＸは、図５に示されたように、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、第３サブ画素ＳＰ３及び第４サブ画素ＳＰ４を含むことができる。また、第１サブ画素ＳＰ１は赤色サブ画素であり、第２サブ画素ＳＰ２は白色サブ画素であり、第３サブ画素ＳＰ３は青色サブ画素であり、第４サブ画素ＳＰ４は緑色サブ画素であってよい。ただし、これに制限されず、複数のサブ画素は、多様な色相（Ｍａｇｅｎｔａ、Ｙｅｌｌｏｗ、Ｃｙａｎ）に変更され得る。

そして、複数の同じ色相のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４は、同じ列に配置され得る。即ち、複数の第１サブ画素ＳＰ１は同じ列に配置され、複数の第２サブ画素ＳＰ２は同じ列に配置され、複数の第３サブ画素ＳＰ３は同じ列に配置され、複数の第４サブ画素ＳＰ４は同じ列に配置される。

より具体的には、図５に示されたように、複数の第１サブ画素ＳＰ１は、１６ｋ－１５番目の列、１６ｋ－１１番目の列、１６ｋ－７番目の列及び１６ｋ－３番目の列に配置され、複数の第２サブ画素ＳＰ２は、１６ｋ－１４番目の列、１６ｋ－１０番目の列、１６ｋ－６番目の列及び１６ｋ－２番目の列に配置され、複数の第３サブ画素ＳＰ３は、１６ｋ－１３番目の列、１６ｋ－９番目の列、１６ｋ－５番目の列及び１６ｋ－１番目の列に配置され、複数の第４サブ画素ＳＰ４は、１６ｋ－１４番目の列、１６ｋ－１０番目の列、１６ｋ－４番目の列及び１６ｋ番目の列に配置される。ただし、ｋは、１以上の自然数を意味する。

即ち、１つの行を基準に第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、第３サブ画素ＳＰ３及び第４サブ画素ＳＰ４が順次に繰り返される。

そして、図５に示されたように、１つの行を基準に１６ｋ－１５番目の列に配置された第１サブ画素ＳＰ１、１６ｋ－１４番目の列に配置された第２サブ画素ＳＰ２、１６ｋ－１３番目の列に配置された第３サブ画素ＳＰ３及び１６ｋ－１２番目の列に配置された第４サブ画素ＳＰ４は、第１画素ＰＸ１を構成する。そして、１６ｋ－１１番目の列に配置された第１サブ画素ＳＰ１、１６ｋ－１０番目の列に配置された第２サブ画素ＳＰ２、１６ｋ－９番目の列に配置された第３サブ画素ＳＰ３及び１６ｋ－８番目の列に配置された第４サブ画素ＳＰ４は、第２画素ＰＸ２を構成する。そして、１６ｋ－７番目の列に配置された第１サブ画素ＳＰ１、１６ｋ－６番目の列に配置された第２サブ画素ＳＰ２、１６ｋ－５番目の列に配置された第３サブ画素ＳＰ３及び１６ｋ－４番目の列に配置された第４サブ画素ＳＰ４は、第３画素ＰＸ３を構成する。そして、１６ｋ－３番目の列に配置された第１サブ画素ＳＰ１、１６ｋ－２番目の列に配置された第２サブ画素ＳＰ２、１６ｋ－１番目の列に配置された第３サブ画素ＳＰ３及び１６ｋ番目の列に配置された第４サブ画素ＳＰ４は、第４画素ＰＸ４を構成する。

そして、複数のデータ配線ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４それぞれは、複数のサブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３、ＳＤＬ１－４、ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３、ＳＤＬ２－４、ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３、ＳＤＬ３－４、ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３、ＳＤＬ４－４に分岐され得る。具体的には、第１データ配線ＤＬ１は、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３、ＳＤＬ１－４に分岐されてもよく、第２データ配線ＤＬ２は、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３、ＳＤＬ２－４に分岐されてもよく、第３データ配線ＤＬ３は、複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３、ＳＤＬ３－４に分岐されてもよく、第４データ配線ＤＬ４は、複数の第４サブデータ配線ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３、ＳＤＬ４－４に分岐され得る。

そして上述した、第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３、ＳＤＬ１－４は、第１－１サブデータ配線ＳＤＬ１－１、第１－２サブデータ配線ＳＤＬ１－２、第１－３サブデータ配線ＳＤＬ１－３、第１－４サブデータ配線ＳＤＬ１－４を含むことができ、第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３、ＳＤＬ２－４は、第２－１サブデータ配線ＳＤＬ２－１、第２－２サブデータ配線ＳＤＬ２－２、第２－３サブデータ配線ＳＤＬ２－３及び第２－４サブデータ配線ＳＤＬ２－４を含むことができ、第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３、ＳＤＬ３－４は、第３－１サブデータ配線ＳＤＬ３－１、第３－２サブデータ配線ＳＤＬ３－２、第３－３サブデータ配線ＳＤＬ３－３及び第３－４サブデータ配線ＳＤＬ３－４を含むことができ、第４サブデータ配線ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３、ＳＤＬ４－４は、第４－１サブデータ配線ＳＤＬ４－１、第４－２サブデータ配線ＳＤＬ４－２、第４－３サブデータ配線ＳＤＬ４－３及び第４－４サブデータ配線ＳＤＬ４－４を含むことができる。

そして、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３、ＳＤＬ１－４は、複数の第１サブ画素ＳＰ１に隣接するように配置され、複数の第１サブ画素ＳＰ１に接続され得る。

そして、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３、ＳＤＬ２－４は、複数の第２サブ画素ＳＰ２に隣接するように配置され、複数の第２サブ画素ＳＰ２に接続され得る。

そして、複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３、ＳＤＬ３－４は、複数の第３サブ画素ＳＰ３に隣接するように配置され、複数の第３サブ画素ＳＰ３に接続され得る。

そして、複数の第４サブデータ配線ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３、ＳＤＬ４－４は、複数の第４サブ画素ＳＰ４に隣接するように配置され、複数の第４サブ画素ＳＰ４に接続され得る。

そして、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３、ＳＤＬ２－４及び複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３、ＳＤＬ３－４及び複数の第４サブデータ配線ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３、ＳＤＬ４－４の配置構造は、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３、ＳＤＬ１－４の配置構造のように繰り返され得る。

そして、第１データ配線ＤＬ１には、赤色のデータ電圧である第１データ電圧ＤＡＴＡ１が印加されてもよく、第２データ配線ＤＬ２には、白色のデータ電圧である第２データ電圧ＤＡＴＡ２が印加されてもよく、第３データ配線ＤＬ３には、青色のデータ電圧である第３データ電圧ＤＡＴＡ３が印加されてもよく、第４データ配線ＤＬ４には、緑色のデータ電圧である第４データ電圧ＤＡＴＡ４が印加され得る。

そこで、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３、ＳＤＬ１－４にも赤色のデータ電圧である第１データ電圧ＤＡＴＡ１が印加されてもよく、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３、ＳＤＬ２－４にも白色のデータ電圧である第２データ電圧ＤＡＴＡ２が印加されてもよく、複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３、ＳＤＬ３－４にも青色のデータ電圧である第３データ電圧ＤＡＴＡ３が印加されてもよく、複数の第４サブデータ配線ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３、ＳＤＬ４－４にも緑色のデータ電圧である第４データ電圧ＤＡＴＡ４が印加され得る。

複数のゲート配線ＧＡＴＥ１～ＧＡＴＥ４それぞれは、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の両側に配置され得る。

具体的に図５を参照すると、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の一側には、第１ゲート配線ＧＬ１及び第２ゲート配線ＧＬ２が配置され、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の他側には、第３ゲート配線ＧＬ３及び第４ゲート配線ＧＬ４が配置され得る。これを一般化すると、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の一側には、４ｍ－３番目のゲート配線である第１ゲート配線ＧＬ１及び４ｍ－２番目のゲート配線である第２ゲート配線ＧＬ２が配置され、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の他側には、４ｍ－１番目のゲート配線である第３ゲート配線ＧＬ３及び４ｍ番目のゲート配線である第４ゲート配線ＧＬ４が配置され得る。ただし、ｍは、１以上の自然数を意味する。

一方、１つの画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４それぞれで第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、第３サブ画素ＳＰ３及び第４サブ画素ＳＰ４は、互いに異なるゲート配線ＧＬ１～ＧＬ４に接続され得る。

そして、１つの行で、複数の画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４の第１サブ画素ＳＰ１は、互いに異なるゲート配線ＧＬ１～ＧＬ４に接続され、複数の画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４の第２サブ画素ＳＰ２は、互いに異なるゲート配線ＧＬ１～ＧＬ４に接続され、複数の画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４の第３サブ画素ＳＰ３は、互いに異なるゲート配線ＧＬ１～ＧＬ４に接続され、複数の画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４の第４サブ画素ＳＰ４は、互いに異なるゲート配線ＧＬ１～ＧＬ４に接続される。

例えば図５を参照すると、４ｍ－３番目のゲート配線である第１ゲート配線ＧＬ１は、第１画素ＰＸ１のサブ画素のいずれか１つのサブ画素である第１サブ画素ＳＰ１に接続され、第２画素ＰＸ２のサブ画素のうち第１ゲート配線ＧＬ１に接続された第１画素ＰＸ１の第１サブ画素ＳＰ１と異なる色相のサブ画素である第３サブ画素ＳＰ３に接続され、第３画素ＰＸ３のサブ画素のうち第１ゲート配線ＧＬ１に接続された第１画素ＰＸ１の第１サブ画素ＳＰ１及び第１ゲート配線ＧＬ１に接続された第２画素ＰＸ２の第３サブ画素ＳＰ３と異なる色相のサブ画素である第２サブ画素ＳＰ２に接続され、第４画素ＰＸ４のサブ画素のうち第１ゲート配線ＧＬ１に接続された第１画素ＰＸ１の第１サブ画素ＳＰ１、第１ゲート配線ＧＬ１に接続された第２画素ＰＸ２の第３サブ画素ＳＰ３及び第１ゲート配線ＧＬ１に接続された第３画素ＰＸ３の第２サブ画素ＳＰ２と異なる色相のサブ画素である第４サブ画素ＳＰ４に接続される。

そして、４ｍ－２番目のゲート配線である第２ゲート配線ＧＬ２は、第１画素ＰＸ１のサブ画素のうち他の１つのサブ画素である第２サブ画素ＳＰ２に接続され、第２画素ＰＸ２のサブ画素のうち第２ゲート配線ＧＬ２に接続された第１画素ＰＸ１の第２サブ画素ＳＰ２と異なる色相のサブ画素である第４サブ画素ＳＰ４に接続され、第３画素ＰＸ３のサブ画素のうち第２ゲート配線ＧＬ２に接続された第１画素ＰＸ１の第２サブ画素ＳＰ２及び第２ゲート配線ＧＬ２に接続された第２画素ＰＸ２の第４サブ画素ＳＰ４と異なる色相のサブ画素である第１サブ画素ＳＰ１に接続され、第４画素ＰＸ４のサブ画素のうち第２ゲート配線ＧＬ２に接続された第１画素ＰＸ１の第２サブ画素ＳＰ２、第２ゲート配線ＧＬ２に接続された第２画素ＰＸ２の第４サブ画素ＳＰ４及び第２ゲート配線ＧＬ２に接続された第３画素ＰＸ３の第１サブ画素ＳＰ１と異なる色相のサブ画素である第３サブ画素ＳＰ３に接続される。

そして、４ｍ－１番目のゲート配線である第３ゲート配線ＧＬ３は、第１画素ＰＸ１のサブ画素のうちまた他の１つのサブ画素である第３サブ画素ＳＰ３に接続され、第２画素ＰＸ２のサブ画素のうち第３ゲート配線ＧＬ３に接続された第１画素ＰＸ１の第３サブ画素ＳＰ３と異なる色相のサブ画素である第２サブ画素ＳＰ２に接続され、第３画素ＰＸ３のサブ画素のうち第３ゲート配線ＧＬ３に接続された第１画素ＰＸ１の第３サブ画素ＳＰ３及び第３ゲート配線ＧＬ３に接続された第２画素ＰＸ２の第２サブ画素ＳＰ２と異なる色相のサブ画素である第４サブ画素ＳＰ４に接続され、第４画素ＰＸ４のサブ画素のうち第３ゲート配線ＧＬ３に接続された第１画素ＰＸ１の第３サブ画素ＳＰ３、第３ゲート配線ＧＬ３に接続された第２画素ＰＸ２の第２サブ画素ＳＰ２及び第３ゲート配線ＧＬ３に接続された第３画素ＰＸ３の第４サブ画素ＳＰ４と異なる色相のサブ画素である第１サブ画素ＳＰ１に接続される。

そして、４ｍ番目のゲート配線である第４ゲート配線ＧＬ４は、第１画素ＰＸ１のサブ画素のうち残りの１つのサブ画素である第４サブ画素ＳＰ４に接続され、第２画素ＰＸ２のサブ画素のうち第４ゲート配線ＧＬ４に接続された第１画素ＰＸ１の第４サブ画素ＳＰ４と異なる色相のサブ画素である第１サブ画素ＳＰ１に接続され、第３画素ＰＸ３のサブ画素のうち第４ゲート配線ＧＬ４に接続された第１画素ＰＸ１の第４サブ画素ＳＰ４及び第４ゲート配線ＧＬ４に接続された第２画素ＰＸ２の第１サブ画素ＳＰ１と異なる色相のサブ画素である第３サブ画素ＳＰ３に接続され、第４画素ＰＸ４のサブ画素のうち第４ゲート配線ＧＬ４に接続された第１画素ＰＸ１の第４サブ画素ＳＰ４、第４ゲート配線ＧＬ４に接続された第２画素ＰＸ２の第１サブ画素ＳＰ１及び第４ゲート配線ＧＬ４に接続された第３画素ＰＸ３の第３サブ画素ＳＰ３と異なる色相のサブ画素である第２サブ画素ＳＰ２に接続される。

そして、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３、ＲＶＬ４それぞれは、１つの画素ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４の内部に配置され得る。

即ち、第１基準電圧配線ＲＶＬ１は、第１画素ＰＸ１の内部に配置され、第２基準電圧配線ＲＶＬ２は、第２画素ＰＸ２の内部に配置され、第３基準電圧配線ＲＶＬ３は、第３画素ＰＸ３の内部に配置され、第４基準電圧配線ＲＶＬ４は、第４画素ＰＸ４の内部に配置され得る。

具体的には、第１基準電圧配線ＲＶＬ１は、１６ｋ－１４番目の列に配置された複数の第２サブ画素ＳＰ２と１６ｋ－１３番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、１６ｋ－１５番目の列に配置された複数の第１サブ画素ＳＰ１、１６ｋ－１４番目の列に配置された複数の第２サブ画素ＳＰ２、１６ｋ－１３番目の列に配置された複数の第３サブ画素ＳＰ３及び１６ｋ－１２番目の列に配置された複数の第４サブ画素ＳＰ４は、第１基準電圧配線ＲＶＬ１に接続され得る。

そして、第２基準電圧配線ＲＶＬ２は、１６ｋ－１０番目の列に配置された複数の第２サブ画素ＳＰ２と１６ｋ－９番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、１６ｋ－１１番目の列に配置された複数の第１サブ画素ＳＰ１、１６ｋ－１０番目の列に配置された複数の第２サブ画素ＳＰ２、１６ｋ－９番目の列に配置された複数の第３サブ画素ＳＰ３及び１６ｋ－８番目の列に配置された複数の第４サブ画素ＳＰ４は、第２基準電圧配線ＲＶＬ２に接続され得る。

そして、第３基準電圧配線ＲＶＬ３は、１６ｋ－６番目の列に配置された複数の第２サブ画素ＳＰ２と１６ｋ－５番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、１６ｋ－７番目の列に配置された複数の第１サブ画素ＳＰ１、１６ｋ－６番目の列に配置された複数の第２サブ画素ＳＰ２、１６ｋ－５番目の列に配置された複数の第３サブ画素ＳＰ３及び１６ｋ－４番目の列に配置された複数の第４サブ画素ＳＰ４は、第３基準電圧配線ＲＶＬ３に接続され得る。

そして、第４基準電圧配線ＲＶＬ４は、１６ｋ－２番目の列に配置された複数の第２サブ画素ＳＰ２と１６ｋ－１番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、１６ｋ－３番目の列に配置された複数の第１サブ画素ＳＰ１、１６ｋ－２番目の列に配置された複数の第２サブ画素ＳＰ２、１６ｋ－１番目の列に配置された複数の第３サブ画素ＳＰ３及び１６ｋ番目の列に配置された複数の第４サブ画素ＳＰ４は、第４基準電圧配線ＲＶＬ４に接続され得る。

以下においては、図６を参照して、本発明の他の実施例に係る表示装置のセンシング方法について説明する。

図６は、本発明の他の実施例に係る表示装置のセンシング方法を説明するための図である。

図６においては、４ｍ－３番目のゲート配線である第１ゲート配線ＧＬ１にゲートハイ電圧が印加される第１スキャン区間１ｓｔ ＳＣＡＮと４ｍ－２番目のゲート配線である第２ゲート配線ＧＬ２にゲートハイ電圧が印加される第２スキャン区間２ｎｄ ＳＣＡＮと４ｍ－１番目のゲート配線である第３ゲート配線ＧＬ３にゲートハイ電圧が印加される第３スキャン区間３ｒｄ ＳＣＡＮと４ｍ番目のゲート配線である第４ゲート配線ＧＬ４にゲートハイ電圧が印加される第４スキャン区間４ｔｈ ＳＣＡＮそれぞれで１つの行に配置される複数のサブ画素の状態を示した。

そして、点線で表示されるサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４は、対応するスキャン区間でセンシングが進行されるサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を意味し、黒パターンのサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４は、対応するスキャン区間でセンシングが進行されないサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を意味する。

図５及び図６を参照すると、第１スキャン区間１ｓｔ ＳＣＡＮで、第１ゲート電圧ＧＡＴＥ１がゲートハイ電圧であるので、第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３、ＲＶＬ４それぞれにより第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のセンシングが進行される。

例えば、第１スキャン区間１ｓｔ ＳＣＡＮで、第１画素ＰＸ１のサブ画素のいずれか１つのサブ画素である第１サブ画素ＳＰ１が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２のサブ画素のうち第１ゲート配線ＧＬ１に接続された第１画素ＰＸ１の第１サブ画素ＳＰ１と異なる色相のサブ画素である第３サブ画素ＳＰ３が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３のサブ画素のうち第１ゲート配線ＧＬ１に接続された第１画素ＰＸ１の第１サブ画素ＳＰ１及び第１ゲート配線ＧＬ１に接続された第２画素ＰＸ２の第３サブ画素ＳＰ３と異なる色相のサブ画素である第２サブ画素ＳＰ２が第３基準電圧配線ＲＶＬ３によりセンシングが進行され、第４画素ＰＸ４のサブ画素のうち第１ゲート配線ＧＬ１に接続された第１画素ＰＸ１の第１サブ画素ＳＰ１、第１ゲート配線ＧＬ１に接続された第２画素ＰＸ２の第３サブ画素ＳＰ３及び第１ゲート配線ＧＬ１に接続された第３画素ＰＸ３の第２サブ画素ＳＰ２と異なる色相のサブ画素である第４サブ画素ＳＰ４が第４基準電圧配線ＲＶＬ４によりセンシングが進行される。

続く、第２スキャン区間２ｎｄ ＳＣＡＮで、第２ゲート電圧ＧＡＴＥ２がゲートハイ電圧であるので、第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３、ＲＶＬ４それぞれにより第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のセンシングが進行される。

例えば、第２スキャン区間２ｎｄ ＳＣＡＮで、第１画素ＰＸ１のサブ画素のうち他の１つのサブ画素である第２サブ画素ＳＰ２が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２のサブ画素のうち第２ゲート配線ＧＬ２に接続された第１画素ＰＸ１の第２サブ画素ＳＰ２と異なる色相のサブ画素である第４サブ画素ＳＰ４が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３のサブ画素のうち第２ゲート配線ＧＬ２に接続された第１画素ＰＸ１の第２サブ画素ＳＰ２及び第２ゲート配線ＧＬ２に接続された第２画素ＰＸ２の第４サブ画素ＳＰ４と異なる色相のサブ画素である第１サブ画素ＳＰ１が第３基準電圧配線ＲＶＬ３によりセンシングが進行され、第４画素ＰＸ４のサブ画素のうち第２ゲート配線ＧＬ２に接続された第１画素ＰＸ１の第２サブ画素ＳＰ２、第２ゲート配線ＧＬ２に接続された第２画素ＰＸ２の第４サブ画素ＳＰ４及び第２ゲート配線ＧＬ２に接続された第３画素ＰＸ３の第１サブ画素ＳＰ１と異なる色相のサブ画素である第３サブ画素ＳＰ３が第４基準電圧配線ＲＶＬ４によりセンシングが進行される。

続く第３スキャン区間３ｒｄ ＳＣＡＮで、第３ゲート電圧ＧＡＴＥ３がゲートハイ電圧であるので、第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３、ＲＶＬ４それぞれにより第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のセンシングが進行される。

例えば、第３スキャン区間３ｒｄ ＳＣＡＮで、第１画素ＰＸ１のサブ画素のうちまた他の１つのサブ画素である第３サブ画素ＳＰ３が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２のサブ画素のうち第３ゲート配線ＧＬ３に接続された第１画素ＰＸ１の第３サブ画素ＳＰ３と異なる色相のサブ画素である第２サブ画素ＳＰ２が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３のサブ画素のうち第３ゲート配線ＧＬ３に接続された第１画素ＰＸ１の第３サブ画素ＳＰ３及び第３ゲート配線ＧＬ３に接続された第２画素ＰＸ２の第２サブ画素ＳＰ２と異なる色相のサブ画素である第４サブ画素ＳＰ４が第３基準電圧配線ＲＶＬ３によりセンシングが進行され、第４画素ＰＸ４のサブ画素のうち第３ゲート配線ＧＬ３に接続された第１画素ＰＸ１の第３サブ画素ＳＰ３、第３ゲート配線ＧＬ３に接続された第２画素ＰＸ２の第２サブ画素ＳＰ２及び第３ゲート配線ＧＬ３に接続された第３画素ＰＸ３の第４サブ画素ＳＰ４と異なる色相のサブ画素である第１サブ画素ＳＰ１が第４基準電圧配線ＲＶＬ４によりセンシングが進行される。

続く、第４スキャン区間４ｔｈ ＳＣＡＮで、第４ゲート電圧ＧＡＴＥ４がゲートハイ電圧であるので、第４ゲート配線ＧＬ４に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３、ＲＶＬ４それぞれにより第４ゲート配線ＧＬ４に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のセンシングが進行される。

例えば、第４スキャン区間４ｔｈ ＳＣＡＮで、第１画素ＰＸ１のサブ画素のうち残りの１つのサブ画素である第４サブ画素ＳＰ４が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２のサブ画素のうち第４ゲート配線ＧＬ４に接続された第１画素ＰＸ１の第４サブ画素ＳＰ４と異なる色相のサブ画素である第１サブ画素ＳＰ１が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３のサブ画素のうち第４ゲート配線ＧＬ４に接続された第１画素ＰＸ１の第４サブ画素ＳＰ４及び第４ゲート配線ＧＬ４に接続された第２画素ＰＸ２の第１サブ画素ＳＰ１と異なる色相のサブ画素である第３サブ画素ＳＰ３が第３基準電圧配線ＲＶＬ３によりセンシングが進行され、第４画素ＰＸ４のサブ画素のうち第４ゲート配線ＧＬ４に接続された第１画素ＰＸ１の第４サブ画素ＳＰ４、第４ゲート配線ＧＬ４に接続された第２画素ＰＸ２の第１サブ画素ＳＰ１及び第４ゲート配線ＧＬ４に接続された第３画素ＰＸ３の第３サブ画素ＳＰ３と異なる色相のサブ画素である第２サブ画素ＳＰ２が第４基準電圧配線ＲＶＬ４によりセンシングが進行される。

前述したように、複数のスキャン区間のうち１つのスキャン区間では、互いに異なる色相のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４がセンシングされ得る。

従来の表示装置の場合には、１つのスキャン区間では１６ｋ－１５番目の列乃至１６ｋ番目の列に配置された複数のサブ画素のうち１つのサブ画素のみセンシングを進行して、１６ｋ－１５番目の列乃至１６ｋ番目の列に配置された複数のサブ画素を全てセンシングするために１６個のスキャン区間が必要であった。

これに対して、本発明の他の実施例に係る表示装置の場合には、１つのスキャン区間では１６ｋ－１５番目の列乃至１６ｋ番目の列に配置された複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち４個のサブ画素に対するセンシングを進行して、１６ｋ－１５番目の列乃至１６ｋ番目の列に配置された複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を全てセンシングするために４個のスキャン区間だけが必要である。そこで、本発明の他の実施例に係る表示装置は、より速かに複数のサブ画素に対するセンシングを進行できる。

以下においては、図７ａ、７ｂ及び図８を参照して、本発明の一実施例に係る表示装置の駆動方法について説明する。

図７ａは、本発明の他の実施例に係る表示装置の奇数番目のフレームでの駆動順序を説明するための図である。

図７ｂは、本発明の他の実施例に係る表示装置の偶数番目のフレームでの駆動順序を説明するための図である。

図８は、本発明の他の実施例に係る表示装置のデータ電圧の充電率を説明するための図である。

図７ａ及び図７ｂにおいては、説明の便宜のために、垂直方向に配置されるデータ配線、基準電圧配線及び高電位電圧配線を示していないが、データ配線、基準電圧配線及び高電位電圧配線の配置関係は、図５に説明されたものと同一である。

そして、図７ａ及び図７ｂにおいて示されたように、１６ｋ－１５番目の列に配置された複数の第１サブ画素ＳＰ１、１６ｋ－１４番目の列に配置された複数の第２サブ画素ＳＰ２、１６ｋ－１３番目の列に配置された複数の第３サブ画素ＳＰ３及び１６ｋ－１２番目の列に配置された複数の第４サブ画素ＳＰ４は発光し、１６ｋ－１１番目の列に配置された複数の第１サブ画素ＳＰ１、１６ｋ－１０番目の列に配置された複数の第２サブ画素ＳＰ２、１６ｋ－９番目の列に配置された複数の第３サブ画素ＳＰ３及び１６ｋ－８番目の列に配置された複数の第４サブ画素ＳＰ４は発光せず、１６ｋ－７番目の列に配置された複数の第１サブ画素ＳＰ１、１６ｋ－６番目の列に配置された複数の第２サブ画素ＳＰ２、１６ｋ－５番目の列に配置された複数の第３サブ画素ＳＰ３及び１６ｋ－４番目の列に配置された複数の第４サブ画素ＳＰ４は発光し、１６ｋ－３番目の列に配置された複数の第１サブ画素ＳＰ１、１６ｋ－２番目の列に配置された複数の第２サブ画素ＳＰ２、１６ｋ－１番目の列に配置された複数の第３サブ画素ＳＰ３及び１６ｋ番目の列に配置された複数の第４サブ画素ＳＰ４は発光しない垂直ストライプパターンを表示する場合について説明する。

そして、以下においては、複数の第１サブ画素ＳＰ１のデータ充電率について具体的に説明するが、複数の第２サブ画素ＳＰ２のデータ充電率、複数の第３サブ画素ＳＰ３のデータ充電率及び複数の第４サブ画素ＳＰ４のデータ充電率についての内容も複数の第１サブ画素ＳＰ１のデータ充電率と同じ原理で説明され得る。

図８に示されたように、垂直ストライプパターンを表示する場合に、第１水平期間（１）及び第２水平期間（２）の間、第１データ電圧ＤＡＴＡ１の充電率は上昇し得、第３水平期間（３）及び第４水平期間（４）の間、第１データ電圧ＤＡＴＡ１の充電率は下降し得る。上述した第１データ電圧ＤＡＴＡ１の充電率の波形は繰り返され得る。

奇数番目のフレームで複数のゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４のターンオン順序は、偶数番目のフレームで複数のゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４のターンオン順序と異なり得る。

具体的に、図７ａを参照すると、奇数番目のフレームで第１ゲート配線ＧＬ１、第２ゲート配線ＧＬ２、第３ゲート配線ＧＬ３及び第４ゲート配線ＧＬ４が順にターンオンされ、図７ｂを参照すると、偶数番目のフレームで第２ゲート配線ＧＬ２、第１ゲート配線ＧＬ１、第４ゲート配線ＧＬ４及び第３ゲート配線ＧＬ３が順にターンオンされる。

ただし、奇数番目のフレームで複数のゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４のターンオン順序と、偶数番目のフレームで複数のゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４のターンオン順序は変わり得る。

例えば、図７ａを参照すると、奇数番目のフレームの間、第１水平期間（１）で第１ゲート配線ＧＬ１に第１ゲート電圧ＧＡＴＥ１がターンオンレベルで印加され、１６ｋ－１５番目の列に配置された第１サブ画素ＳＰ１にデータ電圧が充電される。

そして、奇数番目のフレームの間、第２水平期間（２）で第２ゲート配線ＧＬ２に第２ゲート電圧ＧＡＴＥ２がターンオンレベルで印加され、１６ｋ－７番目の列に配置された第１サブ画素ＳＰ１にデータ電圧が充電される。

そして、奇数番目のフレームの間、第３水平期間（３）で第３ゲート配線ＧＬ３に第３ゲート電圧ＧＡＴＥ３がターンオンレベルで印加され、１６ｋ－３番目の列に配置された第１サブ画素ＳＰ１にデータ電圧が放電される。

そして、奇数番目のフレームの間、第４水平期間（４）で第４ゲート配線ＧＬ４に第４ゲート電圧ＧＡＴＥ４がターンオンレベルで印加され、１６ｋ－１１番目の列に配置された第１サブ画素ＳＰ１にデータ電圧が放電される。

そして、図７ｂを参照すると、偶数番目のフレームの間、第１水平期間（１）で第２ゲート配線ＧＬ２に第２ゲート電圧ＧＡＴＥ２がターンオンレベルで印加され、１６ｋ－７番目の列に配置された第１サブ画素ＳＰ１にデータ電圧が充電される。

そして、偶数番目のフレームの間、第２水平期間（２）で第１ゲート配線ＧＬ１に第１ゲート電圧ＧＡＴＥ１がターンオンレベルで印加され、１６ｋ－１５番目の列に配置された第１サブ画素ＳＰ１にデータ電圧が充電される。

そして、偶数番目のフレームの間、第３水平期間（３）で第４ゲート配線ＧＬ４に第４ゲート電圧ＧＡＴＥ４がターンオンレベルで印加され、１６ｋ－１１番目の列に配置された第１サブ画素ＳＰ１にデータ電圧が放電される。

そして、偶数番目のフレームの間、第４水平期間（４）で第３ゲート配線ＧＬ３に第３ゲート電圧ＧＡＴＥ３がターンオンレベルで印加され、１６ｋ－３番目の列に配置された第１サブ画素ＳＰ１にデータ電圧が放電される。

上述したように垂直ストライプパターンを構成する場合に、図８をさらに参照して、複数の第１サブ画素ＳＰ１のデータ充電率を説明すると、次のとおりである。

奇数番目のフレームの間、データ電圧の充電が始まる第１水平期間（１）で、１６ｋ－１５番目の列に配置された第１サブ画素ＳＰ１のデータ充電率は７０％（弱充電）であり得る。

そして、奇数番目のフレームの間、データ電圧の充電が完了する第２水平期間（２）で、１６ｋ－７番目の列に配置された第１サブ画素ＳＰ１の充電率は１００％（強充電）であり得る。

そして、奇数番目のフレームの間、データ電圧が放電される第３水平期間（３）及び第４水平期間（４）で、１６ｋ－３番目の列に配置された第１サブ画素ＳＰ１及び１６ｋ－１１番目の列に配置された第１サブ画素ＳＰ１の充電率は０％であり得る。

偶数番目のフレームの間、データ電圧の充電が始まる第１水平期間（１）で、１６ｋ－７番目の列に配置された第１サブ画素ＳＰ１のデータ充電率は７０％（弱充電）であり得る。

そして、偶数番目のフレームの間、データ電圧の充電が完了する第２水平期間（２）で、１６ｋ－１５番目の列に配置された第１サブ画素ＳＰ１の充電率は１００％（強充電）であり得る。

そして、偶数番目のフレームの間、データ電圧が放電される第３水平期間（３）及び第４水平期間（４）で、１６ｋ－１１番目の列に配置された第１サブ画素ＳＰ１及び１６ｋ－３番目の列に配置された第１サブ画素ＳＰ１の充電率は０％であり得る。

これをまとめると、１６ｋ－１５番目の列に配置された第１サブ画素ＳＰ１のデータ充電率は、奇数番目のフレームの間１００％（強充電）であり、偶数番目のフレームの間７０％（弱充電）である。そこで、１６ｋ－１５番目の列に配置された第１サブ画素ＳＰ１のデータ充電率の平均は８５％であり得る。

そして、１６ｋ－７番目の列に配置された第１サブ画素ＳＰ１のデータ充電率は、偶数番目のフレームの間１００％（強充電）であり、奇数番目のフレームの間７０％（弱充電）である。そこで、１６ｋ－７番目の列に配置された第１サブ画素ＳＰ１のデータ充電率の平均もまた８５％であり得る。

そこで、本発明の他の実施例に係る表示装置は、フレーム別にゲートターンオン順序を異なるように設定することで、垂直ストライプパターンで発光するサブ画素のデータ充電率の平均値を同一に設定できる。

従って、本発明の他の実施例に係る表示装置は、特定パターンでもライン不良が発生せず、正確にパターンを構成できる。結果的に本発明の他の実施例に係る表示装置の映像品質は向上し得る。

以下においては、図９及び図１０を参照して、本発明のさらに他の実施例（第３実施例）に係る表示装置について説明する。

図９は、本発明のさらに他の実施例（第３実施例）に係る表示装置のサブ画素の配置関係を説明するためのブロック図である。

図９においては、説明の便宜のために、１つの行に配置された３個の画素ＰＸに対してのみ示し、表示領域には、図９に示された３個の画素ＰＸの配置関係が繰り返される。そして、サブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４とゲート配線との間に配置されるトランジスタは、図２において説明したセンシングトランジスタＳＥＴを意味する。

図９を参照すると、１つの画素ＰＸは、４個のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を含む。例えば、画素ＰＸは、図９に示されたように、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、第３サブ画素ＳＰ３及び第４サブ画素ＳＰ４を含むことができる。また、第１サブ画素ＳＰ１は赤色サブ画素であり、第２サブ画素ＳＰ２は白色サブ画素であり、第３サブ画素ＳＰ３は青色サブ画素であり、第４サブ画素ＳＰ４は緑色サブ画素であってよい。ただし、これに制限されず、複数のサブ画素は、多様な色相（Ｍａｇｅｎｔａ、Ｙｅｌｌｏｗ、Ｃｙａｎ）に変更され得る。

そして、複数の同じ色相のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４は、同じ列に配置され得る。即ち、複数の第１サブ画素ＳＰ１は同じ列に配置され、複数の第２サブ画素ＳＰ２は同じ列に配置され、複数の第３サブ画素ＳＰ３は同じ列に配置され、複数の第４サブ画素ＳＰ４は同じ列に配置される。

より具体的に、図９に示されたように、複数の第１サブ画素ＳＰ１は、１２ｋ－１１番目の列、１２ｋ－７番目の列及び１２ｋ－３番目の列に配置され、複数の第２サブ画素ＳＰ２は、１２ｋ－１０番目の列、１２ｋ－６番目の列及び１２ｋ－２番目の列に配置され、複数の第３サブ画素ＳＰ３は、１２ｋ－９番目の列、１２ｋ－５番目の列及び１２ｋ－１番目の列に配置され、複数の第４サブ画素ＳＰ４は、１２ｋ－１０番目の列、１２ｋ－４番目の列及び１２ｋ番目の列に配置される。ただし、ｋは、１以上の自然数を意味する。

即ち、１つの行を基準に第１サブ画素ＳＰ１、第２サブ画素ＳＰ２、第３サブ画素ＳＰ３及び第４サブ画素ＳＰ４が順次に繰り返される。

そして、図９に示されたように、１２ｋ－１１番目の列に配置された第１サブ画素ＳＰ１、１２ｋ－１０番目の列に配置された第２サブ画素ＳＰ２、１２ｋ－９番目の列に配置された第３サブ画素ＳＰ３及び１２ｋ－８番目の列に配置された第４サブ画素ＳＰ４は、第１画素ＰＸ１を構成する。そして、１２ｋ－７番目の列に配置された第１サブ画素ＳＰ１、１２ｋ－６番目の列に配置された第２サブ画素ＳＰ２、１２ｋ－５番目の列に配置された第３サブ画素ＳＰ３及び１２ｋ－４番目の列に配置された第４サブ画素ＳＰ４は、第２画素ＰＸ２を構成する。そして、１２ｋ－３番目の列に配置された第１サブ画素ＳＰ１、１２ｋ－２番目の列に配置された第２サブ画素ＳＰ２、１２ｋ－１番目の列に配置された第３サブ画素ＳＰ３及び１２ｋ番目の列に配置された第４サブ画素ＳＰ４は、第３画素ＰＸ３を構成する。

そして、複数のデータ配線ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４それぞれは、複数のサブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３、ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３、ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３、ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３に分岐され得る。具体的に、第１データ配線ＤＬ１は、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３に分岐されてもよく、第２データ配線ＤＬ２は、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３に分岐されてもよく、第３データ配線ＤＬ３は、複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３に分岐されてもよく、第４データ配線ＤＬ４は、複数の第４サブデータ配線ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３に分岐され得る。

そして上述した、第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３は、第１－１サブデータ配線ＳＤＬ１－１、第１－２サブデータ配線ＳＤＬ１－２、第１－３サブデータ配線ＳＤＬ１－３を含むことができ、第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３は、第２－１サブデータ配線ＳＤＬ２－１、第２－２サブデータ配線ＳＤＬ２－２、第２－３サブデータ配線ＳＤＬ２－３を含むことができ、第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３は、第３－１サブデータ配線ＳＤＬ３－１、第３－２サブデータ配線ＳＤＬ３－２、第３－３サブデータ配線ＳＤＬ３－３を含むことができ、第４サブデータ配線ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３は、第４－１サブデータ配線ＳＤＬ４－１、第４－２サブデータ配線ＳＤＬ４－２、第４－３サブデータ配線ＳＤＬ４－３を含むことができる。

そして、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３は、複数の第１サブ画素ＳＰ１に隣接するように配置され、複数の第１サブ画素ＳＰ１に接続され得る。

具体的に、複数の第１－１サブデータ配線ＳＤＬ１－１は、１２ｋ－１１番目の列に配置された複数の第１サブ画素ＳＰ１の一側に配置され、１２ｋ－１１番目の列に配置された複数の第１サブ画素ＳＰ１に電気的に接続される。そして、複数の第１－２サブデータ配線ＳＤＬ１－２は、１２ｋ－７番目の列に配置された複数の第１サブ画素ＳＰ１と１２ｋ－８番目の列に配置された複数の第４サブ画素ＳＰ４との間に配置され、１２ｋ－７番目の列に配置された複数の第１サブ画素ＳＰ１に電気的に接続される。そして、複数の第１－３サブデータ配線ＳＤＬ１－３は、１２ｋ－３番目の列に配置された複数の第１サブ画素ＳＰ１と１２ｋ－４番目の列に配置された複数の第４サブ画素ＳＰ４との間に配置され、１２ｋ－３番目の列に配置された複数の第１サブ画素ＳＰ１に電気的に接続される。

そして、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３は、複数の第２サブ画素ＳＰ２に隣接するように配置され、複数の第２サブ画素ＳＰ２に接続され得る。

そして、複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３は、複数の第３サブ画素ＳＰ３に隣接するように配置され、複数の第３サブ画素ＳＰ３に接続され得る。

そして、複数の第４サブデータ配線ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３は、複数の第４サブ画素ＳＰ４に隣接するように配置され、複数の第４サブ画素ＳＰ４に接続され得る。

そして、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３及び複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３及び複数の第４サブデータ配線ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３の配置構造は、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３の配置構造のように繰り返され得る。

そして、第１データ配線ＤＬ１には、赤色のデータ電圧である第１データ電圧ＤＡＴＡ１が印加されてもよく、第２データ配線ＤＬ２には、白色のデータ電圧である第２データ電圧ＤＡＴＡ２が印加されてもよく、第３データ配線ＤＬ３には、青色のデータ電圧である第３データ電圧ＤＡＴＡ３が印加されてもよく、第４データ配線ＤＬ４には、緑色のデータ電圧である第４データ電圧ＤＡＴＡ４が印加され得る。

そこで、複数の第１サブデータ配線ＳＤＬ１－１、ＳＤＬ１－２、ＳＤＬ１－３にも赤色のデータ電圧である第１データ電圧ＤＡＴＡ１が印加されてもよく、複数の第２サブデータ配線ＳＤＬ２－１、ＳＤＬ２－２、ＳＤＬ２－３にも白色のデータ電圧である第２データ電圧ＤＡＴＡ２が印加されてもよく、複数の第３サブデータ配線ＳＤＬ３－１、ＳＤＬ３－２、ＳＤＬ３－３にも青色のデータ電圧である第３データ電圧ＤＡＴＡ３が印加されてもよく、複数の第４サブデータ配線ＳＤＬ４－１、ＳＤＬ４－２、ＳＤＬ４－３にも緑色のデータ電圧である第４データ電圧ＤＡＴＡ４が印加され得る。

複数のゲート配線ＧＡＴＥ１～ＧＡＴＥ３それぞれは、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の両側に配置され得る。

具体的に図９を参照すると、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の一側には、第１ゲート配線ＧＬ１が配置され、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の他側には、第２ゲート配線ＧＬ２及び第３ゲート配線ＧＬ３が配置され得る。これを一般化すると、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の一側には、３ｍ－２番目のゲート配線である第１ゲート配線ＧＬ１が配置され、複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の他側には、３ｍ－１番目のゲート配線である第２ゲート配線ＧＬ２及び３ｍ番目のゲート配線である第３ゲート配線ＧＬ３が配置され得る。ただし、ｍは、１以上の自然数を意味する。

そして、複数のゲート配線ＧＬ１～ＧＬ３のいずれか１つは、第１画素ＰＸ１の第１サブ画素ＳＰ１、第１画素ＰＸ１の第２サブ画素ＳＰ２、第３画素ＰＸ３の第３サブ画素ＳＰ３及び第３画素ＰＸ３の第４サブ画素ＳＰ４に接続される。そして、複数のゲート配線ＧＬ１～ＧＬ３のうち他の１つは、第１画素ＰＸ１の第３サブ画素ＳＰ３、第１画素ＰＸ１の第４サブ画素ＳＰ４、第２画素ＰＸ２の第１サブ画素ＳＰ１及び第２画素ＰＸ２の第２サブ画素ＳＰ２に接続される。そして、複数のゲート配線ＧＬ１～ＧＬ３のうち残りの１つは、第２画素ＰＸ２の第３サブ画素ＳＰ３、第２画素ＰＸ２の第４サブ画素ＳＰ４、第２画素ＰＸ２の第１サブ画素ＳＰ１及び第２画素ＰＸ２の第２サブ画素ＳＰ２に接続される。

例えば、３ｍ－２番目のゲート配線である第１ゲート配線ＧＬ１は、第１画素ＰＸ１の第１サブ画素ＳＰ１、第１画素ＰＸ１の第２サブ画素ＳＰ２、第３画素ＰＸ３の第３サブ画素ＳＰ３及び第３画素ＰＸ３の第４サブ画素ＳＰ４に接続され得る。

そして、３ｍ－１番目のゲート配線である第２ゲート配線ＧＬ２は、第１画素ＰＸ１の第１サブ画素ＳＰ１、第１画素ＰＸ１の第２サブ画素ＳＰ２、第３画素ＰＸ３の第３サブ画素ＳＰ３及び第３画素ＰＸ３の第４サブ画素ＳＰ４に接続され得る。

そして、３ｍ番目のゲート配線である第３ゲート配線ＧＬ３は、第２画素ＰＸ２の第３サブ画素ＳＰ３、第２画素ＰＸ２の第４サブ画素ＳＰ４、第２画素ＰＸ２の第１サブ画素ＳＰ１及び第２画素ＰＸ２の第２サブ画素ＳＰ２に接続され得る。

ただし、複数のゲート配線ＧＬ１～ＧＬ３と複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４は、上述した例に限定されず、多様に変形され得る。

そして、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれは、１つの画素ＰＸ１、ＰＸ２、ＰＸ３の内部に配置され得る。

即ち、第１基準電圧配線ＲＶＬ１は、第１画素ＰＸ１の内部に配置され、第２基準電圧配線ＲＶＬ２は、第２画素ＰＸ２の内部に配置され、第３基準電圧配線ＲＶＬ３は、第３画素ＰＸ３の内部に配置され得る。

具体的に、第１基準電圧配線ＲＶＬ１は、１２ｋ－１０番目の列に配置された複数の第２サブ画素ＳＰ２と１２ｋ－９番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、１２ｋ－１１番目の列に配置された複数の第１サブ画素ＳＰ１、１２ｋ－１０番目の列に配置された複数の第２サブ画素ＳＰ２、１２ｋ－９番目の列に配置された複数の第３サブ画素ＳＰ３及び１２ｋ－８番目の列に配置された複数の第４サブ画素ＳＰ４は、第１基準電圧配線ＲＶＬ１に接続され得る。

そして、第２基準電圧配線ＲＶＬ２は、１２ｋ－６番目の列に配置された複数の第２サブ画素ＳＰ２と１２ｋ－５番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、１２ｋ－７番目の列に配置された複数の第１サブ画素ＳＰ１、１２ｋ－６番目の列に配置された複数の第２サブ画素ＳＰ２、１２ｋ－５番目の列に配置された複数の第３サブ画素ＳＰ３及び１２ｋ－４番目の列に配置された複数の第４サブ画素ＳＰ４は、第２基準電圧配線ＲＶＬ２に接続され得る。

そして、第３基準電圧配線ＲＶＬ３は、１２ｋ－２番目の列に配置された複数の第２サブ画素ＳＰ２と１２ｋ－１番目の列に配置された複数の第３サブ画素ＳＰ３との間に配置され、１２ｋ－３番目の列に配置された複数の第１サブ画素ＳＰ１、１２ｋ－２番目の列に配置された複数の第２サブ画素ＳＰ２、１２ｋ－１番目の列に配置された複数の第３サブ画素ＳＰ３及び１２ｋ番目の列に配置された複数の第４サブ画素ＳＰ４は、第３基準電圧配線ＲＶＬ３に接続され得る。

以下においては、図１０を参照して、本発明のさらに他の実施例（第３実施例）に係る表示装置のセンシング方法について説明する。

図１０は、本発明のさらに他の実施例（第３実施例）に係る表示装置のセンシング方法を説明するための図である。

図１０においては、第１ゲート配線ＧＬ１にゲートハイ電圧が印加される第１スキャン区間１ｓｔ ＳＣＡＮ及び第４スキャン区間４ｔｈ ＳＣＡＮと第２ゲート配線ＧＬ２にゲートハイ電圧が印加される第２スキャン区間２ｎｄ ＳＣＡＮ及び第５スキャン区間５ｔｈ ＳＣＡＮと第３ゲート配線ＧＬ３にゲートハイ電圧が印加される第３スキャン区間３ｒｄ ＳＣＡＮ及び第６スキャン区間６ｔｈ ＳＣＡＮそれぞれで１つの行に配置される複数のサブ画素の状態を示した。

そして、点線で表示されるサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４は、対応するスキャン区間でセンシングが進行されるサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を意味し、黒パターンのサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４は、対応するスキャン区間でセンシングが進行されないサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を意味する。

図９及び図１０を参照すると、第１スキャン区間１ｓｔ ＳＣＡＮで、第１ゲート電圧ＧＡＴＥ１がゲートハイ電圧であるので、第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第１スキャン区間１ｓｔ ＳＣＡＮで、第１画素ＰＸ１の第１サブ画素ＳＰ１が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第３画素ＰＸ３の第３サブ画素ＳＰ３が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

続く、第２スキャン区間２ｎｄ ＳＣＡＮで、第２ゲート電圧ＧＡＴＥ２がゲートハイ電圧であるので、第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第２スキャン区間２ｎｄ ＳＣＡＮで、第１画素ＰＸ１の第３サブ画素ＳＰ３が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２の第１サブ画素ＳＰ１が第２基準電圧配線ＲＶＬ２によりセンシングが進行される。

続く第３スキャン区間３ｒｄ ＳＣＡＮで、第３ゲート電圧ＧＡＴＥ３がゲートハイ電圧であるので、第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第３スキャン区間３ｒｄ ＳＣＡＮで、第２画素ＰＸ２の第３サブ画素ＳＰ３が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３の第１サブ画素ＳＰ１が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

続く、第４スキャン区間４ｔｈ ＳＣＡＮで、第１ゲート電圧ＧＡＴＥ１がゲートハイ電圧であるので、第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第４スキャン区間４ｔｈ ＳＣＡＮで、第１画素ＰＸ１の第２サブ画素ＳＰ２が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第３画素ＰＸ３の第４サブ画素ＳＰ４が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

続く、第５スキャン区間５ｔｈ ＳＣＡＮで、第２ゲート電圧ＧＡＴＥ２がゲートハイ電圧であるので、第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第５スキャン区間５ｔｈ ＳＣＡＮで、第１画素ＰＸ１の第４サブ画素ＳＰ４が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２の第２サブ画素ＳＰ２が第２基準電圧配線ＲＶＬ２によりセンシングが進行される。

続く、第６スキャン区間６ｔｈ ＳＣＡＮで、第３ゲート電圧ＧＡＴＥ３がゲートハイ電圧であるので、第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第６スキャン区間６ｔｈ ＳＣＡＮで、第２画素ＰＸ２の第４サブ画素ＳＰ４が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３の第２サブ画素ＳＰ２が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

前述したように、複数のスキャン区間のうち１つのスキャン区間では、互いに異なる色相のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４がセンシングされ得る。

従来の表示装置の場合には、１つのスキャン区間では１２ｋ－１１番目の列乃至１２ｋ番目の列に配置された複数のサブ画素のうち１つのサブ画素のみセンシングを進行して、１２ｋ－１１番目の列乃至１２ｋ番目の列に配置された複数のサブ画素を全てセンシングするために１２個のスキャン区間が必要であった。

これに対して、本発明のさらに他の実施例（第３実施例）に係る表示装置の場合には、１つのスキャン区間では１２ｋ－１１番目の列乃至１２ｋ番目の列に配置された複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち２個のサブ画素に対するセンシングを進行して、１２ｋ－１１番目の列乃至１２ｋ番目の列に配置された複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を全てセンシングするために６個のスキャン区間だけが必要である。そこで、本発明のさらに他の実施例（第３実施例）に係る表示装置は、より速かに複数のサブ画素に対するセンシングを進行できる。

以下においては、本発明のさらに他の実施例（第４実施例）に係る表示装置について説明する。本発明のさらに他の実施例（第４実施例）に係る表示装置は、本発明のさらに他の実施例（第３実施例）に係る表示装置と複数のゲート配線ＧＬ１～ＧＬ３と複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の接続関係に対してのみ相違点が存在するので、これを重点に説明する。そして、本発明のさらに他の実施例（第４実施例）に係る表示装置と本発明のさらに他の実施例（第３実施例）に係る表示装置の重複する部分に限っては、重複した説明を省略する。

図１１は、本発明のさらに他の実施例（第４実施例）に係る表示装置のサブ画素の配置関係を説明するためのブロック図である。

図１１を参照すると、複数のゲート配線ＧＬ１～ＧＬ３のいずれか１つは、第１画素ＰＸ１の第１サブ画素ＳＰ１、第２画素ＰＸ２の第２サブ画素ＳＰ２、第２画素ＰＸ２の第３サブ画素ＳＰ３及び第３画素ＰＸ３の第４サブ画素ＳＰ４に接続される。

そして、複数のゲート配線ＧＬ１～ＧＬ３のうち他の１つは、第１画素ＰＸ１の第４サブ画素ＳＰ４、第２画素ＰＸ２の第１サブ画素ＳＰ１、第３画素ＰＸ３の第２サブ画素ＳＰ２及び第３画素ＰＸ３の第３サブ画素ＳＰ３に接続される。

そして、複数のゲート配線ＧＬ１～ＧＬ３のうち残りの１つは、第１画素ＰＸ１の第２サブ画素ＳＰ２、第１画素ＰＸ１の第３サブ画素ＳＰ３、第２画素ＰＸ２の第４サブ画素ＳＰ４及び第３画素ＰＸ３の第１サブ画素ＳＰ１に接続される。

例えば、３ｍ－２番目のゲート配線である第１ゲート配線ＧＬ１は、第１画素ＰＸ１の第１サブ画素ＳＰ１、第２画素ＰＸ２の第２サブ画素ＳＰ２、第２画素ＰＸ２の第３サブ画素ＳＰ３及び第３画素ＰＸ３の第４サブ画素ＳＰ４に接続され得る。

そして、３ｍ－１番目のゲート配線である第２ゲート配線ＧＬ２は、第１画素ＰＸ１の第４サブ画素ＳＰ４、第２画素ＰＸ２の第１サブ画素ＳＰ１、第３画素ＰＸ３の第２サブ画素ＳＰ２及び第３画素ＰＸ３の第３サブ画素ＳＰ３に接続され得る。

そして、３ｍ番目のゲート配線である第３ゲート配線ＧＬ３は、第１画素ＰＸ１の第２サブ画素ＳＰ２、第１画素ＰＸ１の第３サブ画素ＳＰ３、第２画素ＰＸ２の第４サブ画素ＳＰ４及び第３画素ＰＸ３の第１サブ画素ＳＰ１に接続され得る。

ただし、複数のゲート配線ＧＬ１～ＧＬ３と複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４は、上述した例に限定されず、多様に変形され得る。

以下においては、図１２を参照して、本発明のさらに他の実施例（第４実施例）に係る表示装置のセンシング方法について説明する。

図１２は、本発明のさらに他の実施例（第４実施例）に係る表示装置のセンシング方法を説明するための図である。

図１２においては、第１ゲート配線ＧＬ１にゲートハイ電圧が印加される第１スキャン区間１ｓｔ ＳＣＡＮ及び第２スキャン区間２ｎｄ ＳＣＡＮと第２ゲート配線ＧＬ２にゲートハイ電圧が印加される第３スキャン区間３ｒｄ ＳＣＡＮ及び第４スキャン区間４ｔｈ ＳＣＡＮと第３ゲート配線ＧＬ３にゲートハイ電圧が印加される第５スキャン区間５ｔｈ ＳＣＡＮ及び第６スキャン区間６ｔｈ ＳＣＡＮそれぞれで１つの行に配置される複数のサブ画素の状態を示した。

そして、点線で表示されるサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４は、対応するスキャン区間でセンシングが進行されるサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を意味し、黒パターンのサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４は、対応するスキャン区間でセンシングが進行されないサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を意味する。

図１１及び図１２を参照すると、第１スキャン区間１ｓｔ ＳＣＡＮで、第１ゲート電圧ＧＡＴＥ１がゲートハイ電圧であるので、第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第１スキャン区間１ｓｔ ＳＣＡＮで、第１画素ＰＸ１の第１サブ画素ＳＰ１が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２の第２サブ画素ＳＰ２が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３の第３サブ画素ＳＰ３が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

続く、第２スキャン区間２ｎｄ ＳＣＡＮで、第１ゲート電圧ＧＡＴＥ１がゲートハイ電圧であるので、第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第１ゲート配線ＧＬ１に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第２スキャン区間２ｎｄ ＳＣＡＮで、第２画素ＰＸ２の第２サブ画素ＳＰ２が第２基準電圧配線ＲＶＬ２によりセンシングが進行される。

続く第３スキャン区間３ｒｄ ＳＣＡＮで、第２ゲート電圧ＧＡＴＥ２がゲートハイ電圧であるので、第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第３スキャン区間３ｒｄ ＳＣＡＮで、第１画素ＰＸ１の第４サブ画素ＳＰ４が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２の第１サブ画素ＳＰ１が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３の第２サブ画素ＳＰ２が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

続く、第４スキャン区間４ｔｈ ＳＣＡＮで、第２ゲート電圧ＧＡＴＥ２がゲートハイ電圧であるので、第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第２ゲート配線ＧＬ２に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第４スキャン区間４ｔｈ ＳＣＡＮで、第３画素ＰＸ３の第３サブ画素ＳＰ３が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

続く、第５スキャン区間５ｔｈ ＳＣＡＮで、第３ゲート電圧ＧＡＴＥ３がゲートハイ電圧であるので、第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第５スキャン区間５ｔｈ ＳＣＡＮで、第１画素ＰＸ１の第２サブ画素ＳＰ２が第１基準電圧配線ＲＶＬ１によりセンシングが進行され、第２画素ＰＸ２の第４サブ画素ＳＰ４が第２基準電圧配線ＲＶＬ２によりセンシングが進行され、第３画素ＰＸ３の第１サブ画素ＳＰ１が第３基準電圧配線ＲＶＬ３によりセンシングが進行される。

続く、第６スキャン区間６ｔｈ ＳＣＡＮで、第３ゲート電圧ＧＡＴＥ３がゲートハイ電圧であるので、第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４でスイッチングトランジスタＳＷＴ及びセンシングトランジスタＳＥＴはターンオンされ、複数の基準電圧配線ＲＶＬ１、ＲＶＬ２、ＲＶＬ３それぞれにより第３ゲート配線ＧＬ３に接続される複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち一部のセンシングが進行される。

例えば、第６スキャン区間６ｔｈ ＳＣＡＮで、第１画素ＰＸ１の第３サブ画素ＳＰ３が第１基準電圧配線ＲＶＬ１によりセンシングが進行される。

前述したように、複数のスキャン区間のうち１つのスキャン区間では、互いに異なる色相のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４がセンシングされ得る。

従来の表示装置の場合には、１つのスキャン区間では１２ｋ－１１番目の列乃至１２ｋ番目の列に配置された複数のサブ画素のうち１つのサブ画素のみセンシングを進行して、１２ｋ－１１番目の列乃至１２ｋ番目の列に配置された複数のサブ画素を全てセンシングするために１２個のスキャン区間が必要であった。

これに対して、本発明のさらに他の実施例（第４実施例）に係る表示装置の場合には、１つのスキャン区間では１２ｋ－１１番目の列乃至１２ｋ番目の列に配置された複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４のうち３個または１個のサブ画素に対するセンシングを進行して、１２ｋ－１１番目の列乃至１２ｋ番目の列に配置された複数のサブ画素ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を全てセンシングするために６個のスキャン区間だけが必要である。そこで、本発明のさらに他の実施例（第４実施例）に係る表示装置は、より速かに複数のサブ画素に対するセンシングを進行できる。

本発明の実施態様は、下記のように記載することもできる。

本発明の態様によれば、本発明の一実施例に係る表示装置は、互いに異なる色相の第１サブ画素、第２サブ画素及び第３サブ画素を備える複数の画素が配置される表示パネル、第１基準電圧配線、第２基準電圧配線及び第３基準電圧配線を通した複数の画素のセンシング結果を利用して、複数の画素に複数のデータ配線を通してデータ電圧を供給するデータ駆動部、及び複数の画素に複数のゲート配線を通してゲート信号を供給するゲート駆動部を含み、複数の第１サブ画素は、９ｋ－８番目の列、９ｋ－５番目の列及び９ｋ－２番目の列に配置され、複数の第２サブ画素は、９ｋ－７番目の列、９ｋ－４番目の列及び９ｋ－１番目の列に配置され、複数の第３サブ画素は、９ｋ－６番目の列、９ｋ－３番目の列及び９ｋ番目の列に配置され、複数のデータ配線それぞれは、複数のサブデータ配線に分岐され、複数のサブデータ配線それぞれは、同じ色相の複数のサブ画素に接続され、第１基準電圧配線は、９ｋ－８番目の列に配置された複数の第１サブ画素、９ｋ－７番目の列に配置された複数の第２サブ画素及び９ｋ－６番目の列に配置された複数の第３サブ画素に接続され、第２基準電圧配線は、９ｋ－５番目の列に配置された複数の第１サブ画素、９ｋ－４番目の列に配置された複数の第２サブ画素及び９ｋ－３番目の列に配置された複数の第３サブ画素に接続され、第３基準電圧配線は、９ｋ－２番目の列に配置された複数の第１サブ画素、９ｋ－１番目の列に配置された複数の第２サブ画素及び９ｋ番目の列に配置された複数の第３サブ画素に接続され、サブ画素のセンシング速度を向上させることができる。

本発明の他の特徴によれば、１つの行を基準に９ｋ－８番目の列に配置された複数の第１サブ画素のいずれか１つ、９ｋ－７番目の列に配置された複数の第２サブ画素のいずれか１つ及び９ｋ－６番目の列に配置された複数の第３サブ画素のいずれか１つは第１画素を構成し、９ｋ－５番目の列に配置された複数の第１サブ画素のいずれか１つ、９ｋ－４番目の列に配置された複数の第２サブ画素のいずれか１つ及び９ｋ－３番目の列に配置された複数の第３サブ画素のいずれか１つは第２画素を構成し、９ｋ－２番目の列に配置された複数の第１サブ画素のいずれか１つ、９ｋ－１番目の列に配置された複数の第２サブ画素のいずれか１つ及び９ｋ番目の列に配置された複数の第３サブ画素のいずれか１つは第３画素を構成し、第１画素、第２画素及び第３画素それぞれで、第１サブ画素、第２サブ画素及び第３サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素及び第３画素に含まれた複数の第１サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素及び第３画素に含まれた複数の第２サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素及び第３画素に含まれた複数の第３サブ画素は、互いに異なるゲート配線に接続され得る。

本発明のまた他の特徴によれば、３ｍ－２番目のゲート配線は、第１画素のサブ画素のいずれか１つのサブ画素に接続され、第２画素のサブ画素のうち３ｍ－２番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素に接続され、第３画素のサブ画素のうち３ｍ－２番目のゲート配線に接続された第１画素のサブ画素及び３ｍ－２番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素に接続され得る。

本発明のまた他の特徴によれば、３ｍ－１番目のゲート配線は、第１画素のサブ画素のうち他の１つのサブ画素に接続され、第２画素のサブ画素のうち３ｍ－１番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素に接続され、第３画素のサブ画素のうち３ｍ－１番目のゲート配線に接続された第１画素のサブ画素及び３ｍ－１番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素に接続され得る。

本発明のまた他の特徴によれば、３ｍ番目のゲート配線は、第１画素のサブ画素のうちまた他の１つのサブ画素に接続され、第２画素のサブ画素のうち３ｍ番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素に接続され、第３画素のサブ画素のうち３ｍ番目のゲート配線に接続された第１画素のサブ画素及び３ｍ番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素に接続され得る。

本発明のまた他の特徴によれば、第１スキャン区間で、３ｍ－２番目のゲート配線にはゲートハイ電圧が印加され、第２スキャン区間で、３ｍ－１番目のゲート配線にはゲートハイ電圧が印加され、第３スキャン区間で、３ｍ番目のゲート配線にはゲートハイ電圧が印加され得る。

本発明のまた他の特徴によれば、第１スキャン区間で、第１画素のサブ画素のいずれか１つのサブ画素が第１基準電圧配線によりセンシングされ、第２画素のサブ画素のうち３ｍ－２番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素が第２基準電圧配線によりセンシングされ、第３画素のサブ画素のうち３ｍ－２番目のゲート配線に接続された第１画素のサブ画素及び３ｍ－２番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素が第３基準電圧配線によりセンシングされ得る。

本発明のまた他の特徴によれば、第２スキャン区間で、第１画素のサブ画素のうち他の１つのサブ画素が第１基準電圧配線によりセンシングされ、第２画素のサブ画素のうち３ｍ－１番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素が第２基準電圧配線によりセンシングされ、第３画素のサブ画素のうち３ｍ－１番目のゲート配線に接続された第１画素のサブ画素及び３ｍ－１番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素によりセンシングされ得る。

本発明のまた他の特徴によれば、第３スキャン区間で、第１画素のサブ画素のうちまた他の１つのサブ画素が第１基準電圧配線によりセンシングされ、第２画素のサブ画素のうち３ｍ番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素が第２基準電圧配線によりセンシングされ、第３画素のサブ画素のうち３ｍ番目のゲート配線に接続された第１画素のサブ画素及び３ｍ番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素によりセンシングされ得る。

本発明のまた他の特徴によれば、第１基準電圧配線は、第１画素の内部に配置され、第２基準電圧配線は、第２画素の内部に配置され、第３基準電圧配線は、第３画素の内部に配置され得る。

本発明のまた他の特徴によれば、第１サブ画素、第２サブ画素、第３サブ画素それぞれは、スイッチングトランジスタ、駆動トランジスタ、ストレージキャパシタ、センシングトランジスタ及び発光素子を含み、センシングトランジスタは、駆動トランジスタの閾値電圧及び移動度をセンシングするための電圧を第１基準電圧配線、第２基準電圧配線及び第３基準電圧配線に出力できる。

本発明の他の態様によれば、本発明の他の実施例に係る表示装置によれば、互いに異なる色相の第１サブ画素、第２サブ画素、第３サブ画素及び第４サブ画素を備える複数の画素が配置される表示パネル、第１基準電圧配線、第２基準電圧配線、第３基準電圧配線及び第４基準電圧配線を通した複数の画素のセンシング結果を利用して、複数の画素に複数のデータ配線を通してデータ電圧を供給するデータ駆動部、及び複数の画素に複数のゲート配線を通してゲート信号を供給するゲート駆動部を含み、複数の第１サブ画素は、１６ｋ－１５番目の列、１６ｋ－１１番目の列、１６ｋ－７番目の列及び１６ｋ－３番目の列に配置され、複数の第２サブ画素は、１６ｋ－１４番目の列、１６ｋ－１０番目の列、１６ｋ－６番目の列及び１６ｋ－２番目の列に配置され、複数の第３サブ画素は、１６ｋ－１３番目の列、１６ｋ－９番目の列、１６ｋ－５番目の列及び１６ｋ－１番目の列に配置され、複数の第４サブ画素は、１６ｋ－１２番目の列、１６ｋ－８番目の列、１６ｋ－４番目の列及び１６ｋ番目の列に配置され、複数のデータ配線それぞれは、複数のサブデータ配線に分岐され、複数のサブデータ配線それぞれは、同じ色相の複数のサブ画素に接続され、第１基準電圧配線は、１６ｋ－１５番目の列に配置された複数の第１サブ画素、１６ｋ－１４番目の列に配置された複数の第２サブ画素、１６ｋ－１３番目の列に配置された複数の第３サブ画素及び１６ｋ－１２番目の列に配置された複数の第４サブ画素に接続され、第２基準電圧配線は、１６ｋ－１１番目の列に配置された複数の第１サブ画素、１６ｋ－１０番目の列に配置された複数の第２サブ画素、１６ｋ－９番目の列に配置された複数の第３サブ画素及び１６ｋ－８番目の列に配置された複数の第４サブ画素に接続され、第３基準電圧配線は、１６ｋ－７番目の列に配置された複数の第１サブ画素、１６ｋ－６番目の列に配置された複数の第２サブ画素、１６ｋ－５番目の列に配置された複数の第３サブ画素及び１６ｋ－４番目の列に配置された複数の第４サブ画素に接続され、第４基準電圧配線は、１６ｋ－３番目の列に配置された複数の第１サブ画素、１６ｋ－２番目の列に配置された複数の第２サブ画素、１６ｋ－１番目の列に配置された複数の第３サブ画素及び１６ｋ番目の列に配置された複数の第４サブ画素に接続され得る。

本発明の他の特徴によれば、１つの行を基準に、１６ｋ－１５番目の列に配置された複数の第１サブ画素のいずれか１つ、１６ｋ－１４番目の列に配置された複数の第２サブ画素のいずれか１つ、１６ｋ－１３番目の列に配置された複数の第３サブ画素のいずれか１つ及び１６ｋ－１２番目の列に配置された複数の第４サブ画素のいずれか１つは第１画素を構成し、１６ｋ－１１番目の列に配置された複数の第１サブ画素のいずれか１つ、１６ｋ－１０番目の列に配置された複数の第２サブ画素のいずれか１つ、１６ｋ－９番目の列に配置された複数の第３サブ画素のいずれか１つ及び１６ｋ－８番目の列に配置された複数の第４サブ画素のいずれか１つは第２画素を構成し、１６ｋ－７番目の列に配置された複数の第１サブ画素のいずれか１つ、１６ｋ－６番目の列に配置された複数の第２サブ画素のいずれか１つ、１６ｋ－５番目の列に配置された複数の第３サブ画素のいずれか１つ及び１６ｋ－４番目の列に配置された複数の第４サブ画素のいずれか１つは第３画素を構成し、１６ｋ－３番目の列に配置された複数の第１サブ画素のいずれか１つ、１６ｋ－２番目の列に配置された複数の第２サブ画素のいずれか１つ、１６ｋ－１番目の列に配置された複数の第３サブ画素のいずれか１つ及び１６ｋ番目の列に配置された複数の第４サブ画素のいずれか１つは第４画素を構成し、第１画素、第２画素、第３画素及び第４画素それぞれで、第１サブ画素、第２サブ画素、第３サブ画素及び第４サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素、第３画素及び第４画素に含まれた複数の第１サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素、第３画素及び第４画素に含まれた複数の第２サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素、第３画素及び第４画素に含まれた複数の第３サブ画素は、互いに異なるゲート配線に接続され、第１画素、第２画素、第３画素及び第４画素に含まれた複数の第４サブ画素は、互いに異なるゲート配線に接続され得る。

本発明のまた他の特徴によれば、４ｍ－３番目のゲート配線は、第１画素のサブ画素のいずれか１つのサブ画素に接続され、第２画素のサブ画素のうち４ｍ－３番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素に接続され、第３画素のサブ画素のうち４ｍ－３番目のゲート配線に接続された第１画素のサブ画素及び４ｍ－３番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素に接続され、第４画素のサブ画素のうち４ｍ－３番目のゲート配線に接続された第１画素のサブ画素、４ｍ－３番目のゲート配線に接続された第２画素のサブ画素及び４ｍ－３番目のゲート配線に接続された第３画素のサブ画素と異なる色相のサブ画素に接続され得る。

本発明のまた他の特徴によれば、４ｍ－２番目のゲート配線は、第１画素のサブ画素のうち他の１つのサブ画素に接続され、第２画素のサブ画素のうち４ｍ－２番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素に接続され、第３画素のサブ画素のうち４ｍ－２番目のゲート配線に接続された第１画素のサブ画素及び４ｍ－２番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素に接続され、第４画素のサブ画素のうち４ｍ－２番目のゲート配線に接続された第１画素のサブ画素、４ｍ－２番目のゲート配線に接続された第２画素のサブ画素及び４ｍ－２番目のゲート配線に接続された第３画素のサブ画素と異なる色相のサブ画素に接続され得る。

本発明のまた他の特徴によれば、４ｍ－１番目のゲート配線は、第１画素のサブ画素のうちまた他の１つのサブ画素に接続され、第２画素のサブ画素のうち４ｍ－１番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素に接続され、第３画素のサブ画素のうち４ｍ－１番目のゲート配線に接続された第１画素のサブ画素及び４ｍ－１番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素に接続され、第４画素のサブ画素のうち４ｍ－１番目のゲート配線に接続された第１画素のサブ画素、４ｍ－１番目のゲート配線に接続された第２画素のサブ画素及び４ｍ－１番目のゲート配線に接続された第３画素のサブ画素と異なる色相のサブ画素に接続され得る。

本発明のまた他の特徴によれば、４ｍ番目のゲート配線は、第１画素のサブ画素のうち残りの１つのサブ画素に接続され、第２画素のサブ画素のうち４ｍ番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素に接続され、第３画素のサブ画素のうち４ｍ番目のゲート配線に接続された第１画素のサブ画素及び４ｍ番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素に接続され、第４画素のサブ画素のうち４ｍ番目のゲート配線に接続された第１画素のサブ画素、４ｍ番目のゲート配線に接続された第２画素のサブ画素及び４ｍ番目のゲート配線に接続された第３画素のサブ画素と異なる色相のサブ画素に接続され得る。

本発明のまた他の特徴によれば、第１スキャン区間で、４ｍ－３番目のゲート配線にはゲートハイ電圧が印加され、第２スキャン区間で、４ｍ－２番目のゲート配線にはゲートハイ電圧が印加され、第３スキャン区間で、４ｍ－１番目のゲート配線にはゲートハイ電圧が印加され、第４スキャン区間で、４ｍ番目のゲート配線にはゲートハイ電圧が印加され得る。

本発明のまた他の特徴によれば、第１スキャン区間で、第１画素のサブ画素のいずれか１つのサブ画素が第１基準電圧配線によりセンシングされ、第２画素のサブ画素のうち４ｍ－３番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素が第２基準電圧配線によりセンシングされ、第３画素のサブ画素のうち４ｍ－３番目のゲート配線に接続された第１画素のサブ画素及び４ｍ－３番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素が第３基準電圧配線によりセンシングされ、第４画素のサブ画素のうち４ｍ－３番目のゲート配線に接続された第１画素のサブ画素、４ｍ－３番目のゲート配線に接続された第２画素のサブ画素及び４ｍ－３番目のゲート配線に接続された第３画素のサブ画素と異なる色相のサブ画素が第４基準電圧配線によりセンシングされ得る。

本発明のまた他の特徴によれば、第２スキャン区間で、第１画素のサブ画素のうち他の１つのサブ画素が第１基準電圧配線によりセンシングされ、第２画素のサブ画素のうち４ｍ－２番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素が第２基準電圧配線によりセンシングされ、第３画素のサブ画素のうち４ｍ－２番目のゲート配線に接続された第１画素のサブ画素及び４ｍ－２番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素が第３基準電圧配線によりセンシングされ、第４画素のサブ画素のうち４ｍ－２番目のゲート配線に接続された第１画素のサブ画素、４ｍ－２番目のゲート配線に接続された第２画素のサブ画素及び４ｍ－２番目のゲート配線に接続された第３画素のサブ画素と異なる色相のサブ画素が第４基準電圧配線によりセンシングされ得る。

本発明のまた他の特徴によれば、第３スキャン区間で、第１画素のサブ画素のうちまた他の１つのサブ画素が第１基準電圧配線によりセンシングされ、第２画素のサブ画素のうち４ｍ－１番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素が第２基準電圧配線によりセンシングされ、第３画素のサブ画素のうち４ｍ－１番目のゲート配線に接続された第１画素のサブ画素及び４ｍ－１番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素が第３基準電圧配線によりセンシングされ、第４画素のサブ画素のうち４ｍ－１番目のゲート配線に接続された第１画素のサブ画素、４ｍ－１番目のゲート配線に接続された第２画素のサブ画素及び４ｍ－１番目のゲート配線に接続された第３画素のサブ画素と異なる色相のサブ画素が第４基準電圧配線によりセンシングされ得る。

本発明のまた他の特徴によれば、第４スキャン区間で、第１画素のサブ画素のうち残りの１つのサブ画素が第１基準電圧配線によりセンシングされ、第２画素のサブ画素のうち４ｍ番目のゲート配線に接続された第１画素のサブ画素と異なる色相のサブ画素が第２基準電圧配線によりセンシングされ、第３画素のサブ画素のうち４ｍ番目のゲート配線に接続された第１画素のサブ画素及び４ｍ番目のゲート配線に接続された第２画素のサブ画素と異なる色相のサブ画素が第３基準電圧配線によりセンシングされ、第４画素のサブ画素のうち４ｍ番目のゲート配線に接続された第１画素のサブ画素、４ｍ番目のゲート配線に接続された第２画素のサブ画素及び４ｍ番目のゲート配線に接続された第３画素のサブ画素と異なる色相のサブ画素が第４基準電圧配線によりセンシングされ得る。

本発明のまた他の特徴によれば、第１基準電圧配線は、第１画素の内部に配置され、第２基準電圧配線は、第２画素の内部に配置され、第３基準電圧配線は、第３画素の内部に配置され、第４基準電圧配線は、第４画素の内部に配置され得る。

本発明のまた他の特徴によれば、第１サブ画素、第２サブ画素、第３サブ画素及び第４サブ画素それぞれは、スイッチングトランジスタ、駆動トランジスタ、ストレージキャパシタ、センシングトランジスタ及び発光素子を含み、センシングトランジスタは、駆動トランジスタの閾値電圧及び移動度をセンシングするための電圧を第１基準電圧配線、第２基準電圧配線、第３基準電圧配線及び第４基準電圧配線に出力できる。

本発明のまた他の態様によれば、本発明のまた他の実施例に係る表示装置は、互いに異なる色相の第１サブ画素、第２サブ画素、第３サブ画素及び第４サブ画素を備える複数の画素が配置される表示パネル、第１基準電圧配線、第２基準電圧配線及び第３基準電圧配線を通した複数の画素のセンシング結果を利用して、複数の画素に複数のデータ配線を通してデータ電圧を供給するデータ駆動部、及び複数の画素に複数のゲート配線を通してゲート信号を供給するゲート駆動部を含み、複数の第１サブ画素は、１２ｋ－１１番目の列、１２ｋ－７番目の列及び１２ｋ－３番目の列に配置され、複数の第２サブ画素は、１２ｋ－１０番目の列、１２ｋ－６番目の列及び１２ｋ－２番目の列に配置され、複数の第３サブ画素は、１２ｋ－９番目の列、１２ｋ－５番目の列及び１２ｋ－１番目の列に配置され、複数の第４サブ画素は、１２ｋ－８番目の列、１２ｋ－４番目の列及び１２ｋ番目の列に配置され、複数のデータ配線それぞれは、複数のサブデータ配線に分岐され、複数のサブデータ配線それぞれは、同じ色相の複数のサブ画素に接続され、第１基準電圧配線は、１２ｋ－１１番目の列に配置された複数の第１サブ画素、１２ｋ－１０番目の列に配置された複数の第２サブ画素、１２ｋ－９番目の列に配置された複数の第３サブ画素及び１２ｋ－８番目の列に配置された複数の第４サブ画素に接続され、第２基準電圧配線は、１２ｋ－７番目の列に配置された複数の第１サブ画素、１２ｋ－６番目の列に配置された複数の第２サブ画素、１２ｋ－５番目の列に配置された複数の第３サブ画素及び１２ｋ－４番目の列に配置された複数の第４サブ画素に接続され、第３基準電圧配線は、１２ｋ－３番目の列に配置された複数の第１サブ画素、１２ｋ－２番目の列に配置された複数の第２サブ画素、１２ｋ－１番目の列に配置された複数の第３サブ画素及び１２ｋ番目の列に配置された複数の第４サブ画素に接続され得る。

本発明の他の特徴によれば、１つの行を基準に、１２ｋ－１１番目の列に配置された複数の第１サブ画素のいずれか１つ、１２ｋ－１０番目の列に配置された複数の第２サブ画素のいずれか１つ、１２ｋ－９番目の列に配置された複数の第３サブ画素のいずれか１つ及び１２ｋ－８番目の列に配置された複数の第４サブ画素のいずれか１つは第１画素を構成し、１２ｋ－７番目の列に配置された複数の第１サブ画素のいずれか１つ、１２ｋ－６番目の列に配置された複数の第２サブ画素のいずれか１つ、１２ｋ－５番目の列に配置された複数の第３サブ画素のいずれか１つ及び１２ｋ－４番目の列に配置された複数の第４サブ画素のいずれか１つは第２画素を構成し、１２ｋ－３番目の列に配置された複数の第１サブ画素のいずれか１つ、１２ｋ－２番目の列に配置された複数の第２サブ画素のいずれか１つ、１２ｋ－１番目の列に配置された複数の第３サブ画素のいずれか１つ及び１２ｋ番目の列に配置された複数の第４サブ画素のいずれか１つは第３画素を構成できる。

本発明の他の特徴によれば、複数のゲート配線のいずれか１つは、第１画素の第１サブ画素、第１画素の第２サブ画素、第３画素の第３サブ画素及び第３画素の第４サブ画素に接続され、複数のゲート配線のうち他の１つは、第１画素の第３サブ画素、第１画素の第４サブ画素、第２画素の第１サブ画素及び第２画素の第２サブ画素に接続され、複数のゲート配線のうち残りの１つは、第２画素の第３サブ画素、第２画素の第４サブ画素、第２画素の第１サブ画素及び第２画素の第２サブ画素に接続され得る。

本発明のまた他の特徴によれば、複数のゲート配線のいずれか１つは、第１画素の第１サブ画素、第２画素の第２サブ画素、第２画素の第３サブ画素及び第３画素の第４サブ画素に接続され、複数のゲート配線のうち他の１つは、第１画素の第４サブ画素、第２画素の第１サブ画素、第３画素の第２サブ画素及び第３画素の第３サブ画素に接続され、複数のゲート配線のうち残りの１つは、第１画素の第２サブ画素、第１画素の第３サブ画素、第２画素の第４サブ画素及び第３画素の第１サブ画素に接続され得る。

本発明のまた他の特徴によれば、第１基準電圧配線は、第１画素の内部に配置され、第２基準電圧配線は、第２画素の内部に配置され、第３基準電圧配線は、第３画素の内部に配置され得る。

本発明のまた他の特徴によれば、第１サブ画素、第２サブ画素、第３サブ画素及び第４サブ画素それぞれは、スイッチングトランジスタ、駆動トランジスタ、ストレージキャパシタ、センシングトランジスタ及び発光素子を含み、センシングトランジスタは、駆動トランジスタの閾値電圧及び移動度をセンシングするための電圧を第１基準電圧配線、第２基準電圧配線及び第３基準電圧配線に出力できる。

以上、添付の図面を参照して、本発明の実施例をさらに詳細に説明したが、本発明は、必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を外れない範囲内で多様に変形実施され得る。従って、本発明に開示された実施例は、本発明の技術思想を制限するためのものではなく、説明するためのものであり、このような実施例によって本発明の技術思想の範囲が制限されるものではない。それゆえ、以上において記述した実施例は、全ての面で例示的なものであり、制限的ではないものと理解すべきである。本発明の保護範囲は、下記の請求の範囲によって解釈されるべきであり、それと同等な範囲内にある全ての技術思想は、本発明の権利範囲に含まれるものと解釈されるべきである。

上記のさまざまな実施形態を組み合わせて、さらなる実施形態を提供することができる。本明細書で言及され、かつ／またはアプリケーションデータシートに記載されているすべての米国特許、米国特許出願公開、米国特許出願、外国特許、外国特許出願および非特許公開は、その全体が参照によりここに組み込まれる。さらにさらなる実施形態を提供するために、様々な特許、出願及び出版物の概念を採用するために必要であれば、実施形態の側面を修正することができる。なお、外国特許、外国特許出願、非特許公報からの参照により必須事項を組み入れることはできない。ただし、米国特許商標庁は、不適切に組み込まれた主題が、出願日に影響を与えることなく、補正によって明細書に明示的に追加されることを認めるべきである。ＡＤＳを参照して組み込む機能は試験されていない。参照によって組み込みたい参照を、文中の適切な場所に明示的にリストすることを強く勧める。

これらの変更およびその他の変更は、上記の詳細な説明に照らして実施例に対して行うことができる。一般的に、以下の請求範囲では、使用される用語は、請求項を明細書および請求項に開示された特定の実施形態に限定すると解釈されるべきではなく、そのような請求項が権利を有する均等物の全範囲とともに、すべての可能な実施形態を含むと解釈されるべきである。したがって、請求範囲は開示によって制限されない。

Claims (18)

1. それぞれがＮ個の画素を備える複数の画素部を有する表示パネルと、
   Ｎ本の基準電圧配線を通した前記Ｎ個の画素のセンシング結果を使用して、前記Ｎ個の画素にＮ本のデータ配線を通してデータ電圧を供給するデータ駆動部と、
   前記Ｎ個の画素にＮ本のゲート配線を通してゲート信号を供給するゲート駆動部とを含み、
   前記Ｎ個の画素のそれぞれは、それぞれが異なる色相を有するＮ個のサブ画素を含み、
   前記Ｎ本のデータ配線のそれぞれは、Ｎ本のサブデータ配線に分枝され、
   前記Ｎ本のサブデータ配線のそれぞれは、同じ色相を有するサブ画素に接続され、
   前記Ｎ本のゲート配線のそれぞれは、前記Ｎ個の全ての画素および異なる色相を有するサブ画素に接続され、
   Ｎは１以上の自然数である、表示装置。
2. １つの行を基準に、
   前記画素部は３個の画素を含み、
   前記３個の画素のそれぞれは、それぞれ異なる色相を有する第１サブ画素、第２サブ画素および第３サブ画素を含み、
   前記Ｎ本の基準電圧配線は、第１基準電圧配線、第２基準電圧配線および第３基準電圧配線を含み、
   前記Ｎ本の基準電圧配線のそれぞれは、それぞれの画素の前記第１サブ画素、前記第２サブ画素および前記第３サブ画素に接続される、請求項１に記載の表示装置。
3. 前記画素部は、第１画素、第２画素および第３画素を含み、前記第１画素、前記第２画素および前記第３画素のそれぞれは、一列に順次に配置された前記第１サブ画素、前記第２サブ画素および前記第３サブ画素を含み、
   前記第１画素、前記第２画素および前記第３画素のそれぞれにおいて、前記第１サブ画素、前記第２サブ画素および前記第３サブ画素は、互いに異なるゲート配線に接続され、
   前記第１画素、前記第２画素および前記第３画素に含まれる複数の第１サブ画素は、互いに異なるゲート配線に接続され、
   前記第１画素、前記第２画素および前記第３画素に含まれる複数の第２サブ画素は、互いに異なるゲート配線に接続され、
   前記第１画素、前記第２画素および前記第３画素に含まれる複数の第３サブ画素は、互いに異なるゲート配線に接続される、請求項２に記載の表示装置。
4. 前記Ｎ本のゲート配線は、第１ゲート配線、第２ゲート配線および第３ゲート配線を含み、
   前記第１ゲート配線は、前記第１画素の前記サブ画素のうち、いずれか１つのサブ画素に接続され、
   前記第１ゲート配線は、前記第２画素のサブ画素のうち、前記第１ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第１ゲート配線は、前記第３画素のサブ画素のうち、前記第１ゲート配線に接続される前記第１画素の前記サブ画素および前記第１ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第２ゲート配線は、前記第１画素の前記サブ画素の他のサブ画素に接続され、
   前記第２ゲート配線は、前記第２画素のサブ画素のうち、前記第２ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第２ゲート配線は、前記第３画素のサブ画素のうち、前記第２ゲート配線に接続される前記第１画素の前記サブ画素および前記第２ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第３ゲート配線は、前記第１画素の前記サブ画素のさらに他のサブ画素に接続され、
   前記第３ゲート配線は、前記第２画素のサブ画素のうち、前記第３ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第３ゲート配線は、前記第３画素のサブ画素のうち、前記第３ゲート配線に接続される前記第１画素の前記サブ画素および前記第３ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素に接続される、請求項２に記載の表示装置。
5. 請求項４に記載の表示装置のセンシング方法であって、第１スキャン区間で、前記第１ゲート配線にゲートハイ電圧が印加され、
   第２スキャン区間で、前記第２ゲート配線にゲートハイ電圧が印加され、
   第３スキャン区間で、前記第３ゲート配線にゲートハイ電圧が印加される、センシング方法。
6. 前記第１スキャン区間で、
   前記第１ゲート配線に接続される前記第１画素の前記サブ画素のうちいずれか１つのサブ画素が前記第１基準電圧配線によってセンシングされ、
   前記第２画素のサブ画素のうち、前記第１ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第２基準電圧配線によってセンシングされ、
   前記第３画素のサブ画素のうち、前記第１ゲート配線に接続される前記第１画素の前記サブ画素および前記第１ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第３基準電圧配線によってセンシングされ、
   前記第２スキャン区間で、
   前記第２ゲート配線に接続される前記第１画素の前記サブ画素のうち他の１つのサブ画素は、前記第１基準電圧配線によってセンシングされ、
   前記第２画素のサブ画素のうち、前記第２ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第２基準電圧配線によってセンシングされ、
   前記第３画素のサブ画素のうち、前記第２ゲート配線に接続される前記第１画素の前記サブ画素および前記第２ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第３基準電圧配線によってセンシングされ、
   前記第３スキャン区間で、
   前記第３ゲート配線に接続される前記第１画素の前記サブ画素のさらに他のサブ画素は、前記第１基準電圧配線によってセンシングされ、
   前記第２画素のサブ画素のうち、前記第３ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第２基準電圧配線によってセンシングされ、
   前記第３画素のサブ画素のうち、前記第３ゲート配線に接続される前記第１画素の前記サブ画素および前記第３ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第３基準電圧配線によってセンシングされる、請求項５に記載のセンシング方法。
7. １つの行を基準に、
   前記画素部のそれぞれは４個の画素を含み、
   前記４個のそれぞれは、それぞれ異なる色相を有する第１サブ画素、第２サブ画素、第３サブ画素および第４サブ画素を含み、
   前記Ｎ本の基準電圧配線は、第１基準電圧配線、第２基準電圧配線、第３基準電圧配線および第４基準電圧配線を含み、
   前記Ｎ本の基準電圧配線のそれぞれは、それぞれの画素の前記第１サブ画素、前記第２サブ画素、前記第３サブ画素および前記第４サブ画素に接続される、請求項１に記載の表示装置。
8. 前記画素部は、第１画素、第２画素、第３画素および第４画素を含み、前記第１画素、前記第２画素、前記第３画素および前記第４画素のそれぞれは、一列に順次に配置された前記第１サブ画素、前記第２サブ画素、前記第３サブ画素および前記第４サブ画素を含み、
   前記第１画素、前記第２画素、前記第３画素および前記第４画素のそれぞれにおいて、前記第１サブ画素、前記第２サブ画素、前記第３サブ画素および前記第４サブ画素は、互いに異なるゲート配線に接続され、
   前記第１画素、前記第２画素、前記第３画素および前記第４画素に含まれる複数の第１サブ画素は、互いに異なるゲート配線に接続され、
   前記第１画素、前記第２画素、前記第３画素および前記第４画素に含まれる複数の第２サブ画素は、互いに異なるゲート配線に接続され、
   前記第１画素、前記第２画素、前記第３画素および前記第４画素に含まれる複数の第３サブ画素は、互いに異なるゲート配線に接続され、
   前記第１画素、前記第２画素、前記第３画素および前記第４画素に含まれる複数の第４サブ画素は、互いに異なるゲート配線に接続される、請求項７に記載の表示装置。
9. 前記Ｎ本のゲート配線は、第１ゲート配線、第２ゲート配線、第３ゲート配線および第４ゲート配線を含み、
   前記第１ゲート配線は、前記第１画素の前記サブ画素のうち、いずれか１つのサブ画素に接続され、
   前記第１ゲート配線は、前記第２画素のサブ画素のうち、前記第１ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第１ゲート配線は、前記第３画素のサブ画素のうち、前記第１ゲート配線に接続される前記第１画素の前記サブ画素および前記第１ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第１ゲート配線は、前記第４画素のサブ画素のうち、前記第１ゲート配線に接続される前記第１画素の前記サブ画素、前記第１ゲート配線に接続される前記第２画素の前記サブ画素および前記第１ゲート配線に接続される前記第３画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第２ゲート配線は、前記第１画素の前記サブ画素の他のサブ画素に接続され、
   前記第２ゲート配線は、前記第２画素のサブ画素のうち、前記第２ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第２ゲート配線は、前記第３画素のサブ画素のうち、前記第２ゲート配線に接続される前記第１画素の前記サブ画素および前記第２ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第２ゲート配線は、前記第４画素のサブ画素のうち、前記第２ゲート配線に接続される前記第１画素の前記サブ画素、前記第２ゲート配線に接続される前記第２画素の前記サブ画素および前記第２ゲート配線に接続される前記第３画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第３ゲート配線は、前記第１画素の前記サブ画素のさらに他のサブ画素に接続され、
   前記第３ゲート配線は、前記第２画素のサブ画素のうち、前記第３ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第３ゲート配線は、前記第３画素のサブ画素のうち、前記第３ゲート配線に接続される前記第１画素の前記サブ画素および前記第３ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第３ゲート配線は、前記第４画素のサブ画素のうち、前記第３ゲート配線に接続される前記第１画素の前記サブ画素、前記第３ゲート配線に接続される前記第２画素の前記サブ画素および前記第３ゲート配線に接続される前記第３画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第４ゲート配線は、前記第１画素の前記サブ画素の残りのサブ画素に接続され、
   前記第４ゲート配線は、前記第２画素のサブ画素のうち、前記第４ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第４ゲート配線は、前記第３画素のサブ画素のうち、前記第４ゲート配線に接続される前記第１画素の前記サブ画素および前記第４ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素に接続され、
   前記第４ゲート配線は、前記第４画素のサブ画素のうち、前記第４ゲート配線に接続される前記第１画素の前記サブ画素、前記第４ゲート配線に接続される前記第２画素の前記サブ画素および前記第４ゲート配線に接続される前記第３画素の前記サブ画素とは異なる色相を有するサブ画素に接続される、請求項８に記載の表示装置。
10. 請求項９に記載の表示装置のセンシング方法であって、第１スキャン区間で、前記第１ゲート配線にゲートハイ電圧が印加され、
    第２スキャン区間で、前記第２ゲート配線にゲートハイ電圧が印加され、
    第３スキャン区間で、前記第３ゲート配線にゲートハイ電圧が印加され、
    第４スキャン区間で、前記第４ゲート配線にゲートハイ電圧が印加される、センシング方法。
11. 前記第１スキャン区間で、
    前記第１ゲート配線に接続される前記第１画素の前記サブ画素のうちいずれか１つのサブ画素が前記第１基準電圧配線によってセンシングされ、
    前記第２画素のサブ画素のうち、前記第１ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第２基準電圧配線によってセンシングされ、
    前記第３画素のサブ画素のうち、前記第１ゲート配線に接続される前記第１画素の前記サブ画素および前記第１ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第３基準電圧配線によってセンシングされ、
    前記第４画素のサブ画素のうち、前記第１ゲート配線に接続される前記第１画素の前記サブ画素、前記第１ゲート配線に接続される前記第２画素の前記サブ画素および前記第１ゲート配線に接続される前記第３画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第４基準電圧配線によってセンシングされ、
    前記第２スキャン区間で、
    前記第２ゲート配線に接続される前記第１画素の前記サブ画素のうち他の１つのサブ画素は、前記第１基準電圧配線によってセンシングされ、
    前記第２画素のサブ画素のうち、前記第２ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第２基準電圧配線によってセンシングされ、
    前記第３画素のサブ画素のうち、前記第２ゲート配線に接続される前記第１画素の前記サブ画素および前記第２ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第３基準電圧配線によってセンシングされ、
    前記第４画素のサブ画素のうち、前記第２ゲート配線に接続される前記第１画素の前記サブ画素、前記第２ゲート配線に接続される前記第２画素の前記サブ画素および前記第２ゲート配線に接続される前記第３画素のサブ画素とは異なる色相を有するサブ画素は、前記第４基準電圧配線によってセンシングされ、
    前記第３スキャン区間で、
    前記第３ゲート配線に接続される前記第１画素の前記サブ画素のさらに他のサブ画素は、前記第１基準電圧配線によってセンシングされ、
    前記第２画素のサブ画素のうち、前記第３ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第２基準電圧配線によってセンシングされ、
    前記第３画素のサブ画素のうち、前記第３ゲート配線に接続される前記第１画素の前記サブ画素および前記第３ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第３基準電圧配線によってセンシングされ、
    前記第４画素のサブ画素のうち、前記第３ゲート配線に接続される前記第１画素の前記サブ画素、前記第３ゲート配線に接続される前記第２画素の前記サブ画素および前記第３ゲート配線に接続される前記第３画素のサブ画素とは異なる色相を有するサブ画素は、前記第４基準電圧配線によってセンシングされ、
    前記第４スキャン区間で、
    前記第４ゲート配線に接続される前記第１画素の前記サブ画素の残りのサブ画素は、前記第１基準電圧配線によってセンシングされ、
    前記第２画素のサブ画素のうち、前記第４ゲート配線に接続される前記第１画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第２基準電圧配線によってセンシングされ、
    前記第３画素のサブ画素のうち、前記第４ゲート配線に接続される前記第１画素の前記サブ画素および前記第４ゲート配線に接続される前記第２画素の前記サブ画素とは異なる色相を有するサブ画素は、前記第３基準電圧配線によってセンシングされ、
    前記第４画素のサブ画素のうち、前記第４ゲート配線に接続される前記第１画素の前記サブ画素、前記第４ゲート配線に接続される前記第２画素の前記サブ画素および前記第４ゲート配線に接続される前記第３画素のサブ画素とは異なる色相を有するサブ画素は、前記第４基準電圧配線によってセンシングされる、請求項９に記載のセンシング方法。
12. それぞれがＮ－１個の画素を備える複数の画素部を有する表示パネルと、
    Ｎ－１本の基準電圧配線を通した前記Ｎ－１個の画素のセンシング結果を使用して、前記Ｎ－１個の画素にＮ本のデータ配線を通してデータ電圧を供給するデータ駆動部と、
    前記Ｎ－１個の画素にＮ－１本のゲート配線を通してゲート信号を供給するゲート駆動部とを含み、
    前記Ｎ－１個の画素のそれぞれは、それぞれが異なる色相を有するＮ個のサブ画素を含み、
    前記Ｎ－１本のデータ配線のそれぞれは、Ｎ本のサブデータ配線に分枝され、
    前記Ｎ－１本のサブデータ配線のそれぞれは、同じ色相を有するサブ画素に接続され、
    Ｎは２以上の自然数である、表示装置。
13. 前記画素部は、第１画素、第２画素および第３画素を含み、前記第１画素、前記第２画素および前記第３画素のそれぞれは、一列に順次に配置された前記第１サブ画素、前記第２サブ画素、前記第３サブ画素および前記第４サブ画素を含み、
    前記画素部の１つの画素の前記第１サブ画素および前記第２サブ画素と、前記画素部の前記１つの画素に隣接する画素の、一列に順次に配置された前記第３サブ画素および前記第４サブ画素とは同じゲート配線に接続される、請求項１２に記載の表示装置。
14. 前記複数の画素の１つの画素の第１サブ画素および前記複数の画素の前記１つの画素に隣接する画素の第４サブ画素は同じゲート配線に接続され、
    前記複数の画素の前記１つの画素の第２サブ画素および第３サブ画素は同じゲート配線に接続される、請求項１２に記載の表示装置。
15. 前記サブ画素のそれぞれは、スイッチングトランジスタ、駆動トランジスタ、ストレージキャパシタ、センシングトランジスタ及び発光素子を含み、
    前記センシングトランジスタは、前記駆動トランジスタの閾値電圧及び移動度をセンシングするための電圧を前記Ｎ本の基準電圧配線に出力する、請求項１に記載の表示装置。
16. 前記サブ画素のそれぞれは、スイッチングトランジスタ、駆動トランジスタ、ストレージキャパシタ、センシングトランジスタ及び発光素子を含み、
    前記センシングトランジスタは、前記駆動トランジスタの閾値電圧及び移動度をセンシングするための電圧を前記Ｎ本の基準電圧配線に出力する、請求項１２に記載の表示装置。
17. 前記サブ画素のそれぞれは、スイッチングトランジスタ、駆動トランジスタ、ストレージキャパシタ、センシングトランジスタ及び発光素子を含み、
    前記センシングトランジスタは、前記駆動トランジスタの閾値電圧及び移動度をセンシングするための電圧を前記Ｎ本の基準電圧配線に出力する、請求項６に記載のセンシング方法。
18. 前記サブ画素のそれぞれは、スイッチングトランジスタ、駆動トランジスタ、ストレージキャパシタ、センシングトランジスタ及び発光素子を含み、
    前記センシングトランジスタは、前記駆動トランジスタの閾値電圧及び移動度をセンシングするための電圧を前記Ｎ本の基準電圧配線に出力する、請求項９に記載のセンシング方法。

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