JP2023060183A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置のスイッチングロスを低減する。【解決手段】半導体装置は、ＳｉＣ基板と、ｎ型のドリフト領域と、前記ドリフト領域上に形成されたｐ型のチャネル領域と、前記チャネル領域上に形成されたｎ型のソース領域と、ゲート絶縁膜を介して前記チャネル領域と接するように形成されたゲートと、平面視において前記チャネル領域と異なる領域に形成され、前記ＳｉＣ基板の厚さ方向において、前記チャネル領域よりも深い位置の前記ドリフト領域に底面を有するトレンチと、前記トレンチの前記底面に形成され、前記ドリフト領域と接するように形成された金属膜と、前記トレンチの前記底面の下の前記ドリフト領域中に、前記ＳｉＣ基板の厚さ方向において前記トレンチの前記底面よりも深い位置に形成されたｐ型の複数のフローティング層と、を有する。【選択図】図２
Description
本発明は、半導体装置に関し、特に、炭化ケイ素基板を含む半導体装置に適用して有効な技術に関するものである。
基板材料に炭化ケイ素を用いた縦型ＭＯＳＦＥＴ（Vertical type Metal Oxide Field Effect Transistor）を搭載した半導体装置が知られている。炭化ケイ素は、シリコンと比較して絶縁破壊電界強度が約１桁大きいため、基板材料に炭化ケイ素を用いた縦型ＭＯＳＦＥＴは、高不純物濃度で、厚さの薄いドリフト層の適用が可能になるので、縦型ＭＯＳＦＥＴの素子抵抗を大幅に低減することが可能である。また、炭化ケイ素は、シリコンに比べてバンドギャップが約３倍大きいことから高温での安定動作が可能であり、高速、高耐圧、かつ熱信頼性の高い半導体装置の基板材料として近年注目されている。
上記のような炭化ケイ素基板を用いた縦型ＭＯＳＦＥＴの一例が特許文献１（特開２００９－１９４１２７号公報）に記載されている。同文献には、ＤＭＯＳ（Double Diffused MOSFET ）型で、更に、スイッチング特性の向上を目的に、炭化ケイ素基板の表面にＳＢＤ（Schottky Barrier Diode）を形成した縦型ＭＯＳＦＥＴが開示されている。
本願発明者は、炭化ケイ素基板の表面にＳＢＤを形成した縦型ＭＯＳＦＥＴの特性を評価した結果、以下の懸念があることを見出した。
特許文献１に記載された所謂ＤＭＯＳ型の縦型ＭＯＳＦＥＴは、ｐ型のチャネル形成領域とｎ型のドリフト領域とにより形成される所謂内蔵ＰＮダイオードの幅が大きくなるので、内蔵ＰＮダイオードが動作しやすくなり、リカバリ動作でのスイッチングロスが大きくなる懸念がある。内蔵ＰＮダイオードの幅を小さくするには、トレンチゲート構造を採用する必要があり、コストアップの懸念がある。更に、トレンチゲート構造を採用した場合には、トレンチ内壁へのＳＢＤ用の電極の形成が困難となるため、信頼性低下の懸念がある。
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになるであろう。
一実施の形態に係る半導体装置は、主面と前記主面と反対側の裏面を有するＳｉＣ基板と、前記主面に形成されたｎ型のドリフト領域と、前記ドリフト領域上に形成された、ｐ型のチャネル領域と、前記チャネル領域上に形成された、ｎ型のソース領域と、ゲート絶縁膜を介して、前記チャネル領域と接するように形成されたゲートと、平面視において前記チャネル領域と異なる領域に形成され、前記ＳｉＣ基板の厚さ方向において、前記チャネル領域よりも深い位置の前記ドリフト領域に底面を有するトレンチと、前記トレンチの前記底面に形成され、前記ドリフト領域と接するように形成された金属膜と、前記トレンチの前記底面の下の前記ドリフト領域中に、前記ＳｉＣ基板の厚さ方向において前記トレンチの前記底面よりも深い位置に形成された、ｐ型の複数のフローティング層と、を有する。
一実施の形態に係る半導体装置によれば、ＤＭＯＳ型の縦型ＭＯＳＦＥＴのリカバリ動作でのスイッチングロスを低減できる。
一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。尚、各断面図において、空洞でないことを示す斜線は、図面を見やすくするために省略する。空洞を示す場合には、別途空洞であることを明細書中で明記することとする。
符号「－」および「＋」は、導電型がｎ型のまたはｐ型の不純物の相対的な濃度を表しており、例えばｎ型の不純物の場合は、「ｎ－－」、「ｎ－」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順に不純物濃度が高くなる。炭化ケイ素基板に形成されたＤＭＯＳ型の縦型ＭＯＳＦＥＴを、単にＳｉＣ-ＤＭＯＳと称する。
（実施の形態１）
本実施の形態における縦型ＭＯＳＦＥＴ構造を備える半導体装置について、図１乃至図３を用いて説明する。図１に示すように、ＳｉＣ-ＤＭＯＳは、平面視にて、正方形または長方形を含む矩形のＳＩＣ基板１００に形成されている。主面の中央部には、点線で囲まれたセル領域２１１が配置されており、セル領域２１１の周囲を連続的に囲むように周辺領域２１３が配置されている。
本実施の形態における縦型ＭＯＳＦＥＴ構造を備える半導体装置について、図１乃至図３を用いて説明する。図１に示すように、ＳｉＣ-ＤＭＯＳは、平面視にて、正方形または長方形を含む矩形のＳＩＣ基板１００に形成されている。主面の中央部には、点線で囲まれたセル領域２１１が配置されており、セル領域２１１の周囲を連続的に囲むように周辺領域２１３が配置されている。
セル領域２１１にはソースパッド２１４とゲートパッド２１７とが形成されている。点線で囲まれた周辺領域２１３には、ソース配線２１８が形成され、ソース配線２１８は所定の部分でセル領域２１１に形成されたソースパッド２１４に一体となって接続される。セル領域２１１と周辺領域２１３の間には点線で囲まれたゲート引き上げ領域２１２が配置され、ゲート配線２１６が形成されている。ゲート配線２１６は、所定の部分でセル領域２１１に形成されたゲートパッド２１７に一体となって接続される。尚、ゲート引き上げ領域２１２と周辺領域２１３とは、点線で囲まれた部分のみでなく、各々がセル領域２１１を囲むように配置されている。ここでは図面を見やすくするために、これらを図面上で部分的に示している。
図２に示すように、ＳｉＣ-ＤＭＯＳは、ＳＩＣ基板１００の主面に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に配置されたゲート１１４と、ゲート１１４の下部に形成されたｐ型のチャネル形成領域１１１と、ｐ型のチャネル形成領域１１１内に形成され、かつ、ゲート１１４の端部に配置されたｎ型のソース領域１１２と、ｐ型のチャネル形成領域１１１の下部に形成されたｎ型のドリフト領域１１０とを有する。ＳＩＣ基板１００の主面と反対側の裏面には、ドレイン電極ＤＥとオーミックコンタクトを取るための高濃度のｎ型のドレイン層１２０が形成されている。ｎ型のドレイン層１２０の下面には、金属からなるドレイン電極ＤＥが形成されている。
尚、図２は、ショットキバリアダイオード１２３（以下ではＳＢＤ１２３として記す）が内蔵されたＳｉＣ-ＤＭＯＳのおけるＤＭＯＳセルの一個を代表的に示すものであり、実際のＳｉＣ-ＤＭＯＳは、このようなＤＭＯＳセルがセル領域２１１において多数個並列に接続された構成となっている。
ｎ型のドリフト領域１１０の表面に、ｐ型のチャネル形成領域１１１が形成されている。ｐ型のチャネル形成領域１１１は、例えば、アルミニウムをｎ型のドリフト領域１１０の表面に不純物として導入することにより形成される。ｐ型のチャネル形成領域１１１中に、選択的にｎ型のソース領域１１２が形成されている。ｎ型のソース領域１１２は、例えばｐ型のチャネル形成領域１１１の表面に窒素を不純物として導入することにより形成される。更にｐ型のチャネル形成領域１１１中にｐ型のコンタクト領域１１３が形成されている。ｐ型のコンタクト領域１１３は、ｐ型のチャネル形成領域１１１の表面にアルミニウムを不純物として導入することにより形成される。
ｎ型のドリフト領域１１０の表面において、ｐ型のチャネル形成領域１１１とオーバーラップするようにゲート１１４が形成されている。すなわち、ゲート１１４の一部が、平面視においてｐ型のチャネル形成領域１１１と重なっている。ゲート１１４は、例えばリンまたはヒ素等のｎ型の不純物が導入されたポリシリコンで形成され、ゲート１１４とｐ型のチャネル形成領域１１１との間には、シリコン酸化膜またはシリコン窒化膜で形成されたゲート絶縁膜ＧＩが形成されている。ｎ型のソース領域１１２とｐ型のコンタクト領域１１３との各々の表面には、例えば、ニッケルシリサイド層で形成されたソースコンタクト層１１６が形成されている。ソースコンタクト層１１６上には、例えば窒化チタンで形成されたバリアメタル層１１７が形成されている。バリアメタル層１１７上には、例えばアルミニウムを主成分として形成され、図１に示したソースパッド２１４と同層で形成されたソース電極１１９が形成されている。
また、ゲート１１４上には、バリアメタル層１１７を介して、ゲートパッド２１７と同層で形成されたゲート電極１１８が形成されている。また、ゲート１１４上には、例えば、シリコン酸化膜で形成された層間膜１１５が形成され、層間膜１１５は、ゲート１１４とソース電極１１９とを電気的に分離している。このように、ＳｉＣ-ＤＭＯＳは、ゲート１１４、ｎ型のソース領域１１２、ｎ型のドリフト領域１１０及びｐ型のチャネル形成領域１１１を主な構成要素として含んでいる。
一方、ＳＢＤ１２３は、ＳｉＣ-ＤＭＯＳのＤＭＯＳセルの中央部に形成されたトレンチＴＲ内に形成されている。トレンチＴＲは平面視においてゲート１１４に囲まれた領域に形成され、ＳＩＣ基板１００の表面を選択的にエッチングすることによって形成されている。トレンチＴＲの深さは、例えば１．５μｍ程度であり、トレンチＴＲの底面は、ｎ型のドリフト領域１１０に達している。トレンチＴＲの側壁には、例えば、酸化シリコン膜で形成されたスペーサー１２２が形成され、スペーサー１２２およびトレンチＴＲの底面上に、例えば窒化チタンで形成されたバリアメタル層１１７が形成されている。ＳＢＤ１２３は、バリアメタル層１１７をアノードとし、トレンチＴＲの底面に露出したｎ型のドリフト領域１１０をカソードとして構成されている。
ここで第１の特徴的な構成は、ＳＩＣ基板１００の厚さ方向において、ＳＢＤ１２３のショットキー接合面１２１は、ＳｉＣ-ＤＭＯＳのｐ型のチャネル形成領域１１１よりも深い位置に形成されていることである。
さらに第２の特徴的な構成は、ＳＢＤ１２３のショットキー接合面１２１の下部において、ｎ型のドリフト領域１１０中に複数個のｐ型のフローティング層１２４が形成されていることである。
ｐ型のフローティング層１２４は、例えば、アルミニウムをトレンチＴＲ部分のｎ型のドリフト領域１１０中に不純物として導入することにより形成される。ｐ型のフローティング層１２４の間隔Ｘａは、例えば耐圧が１２００ＶクラスのＳｉＣ-ＤＭＯＳの場合、２．０μｍ程度が好適値として設定される。ｐ型のフローティング層１２４は、ＳｉＣ-ＤＭＯＳのｐ型のチャネル形成領域１１１と電気的に分離されており、ｐ型のコンタクト領域１１３とｐ型のフローティング層１２４とは間隔Ｘｂで離間している。間隔Ｘｂは、例えば、間隔Ｘａの半分程度の１．０μｍ程度に設定されている。また、ＳｉＣ-ＤＭＯＳは、ｐ型のチャネル形成領域１１１をアノードとし、ｎ型のドリフト領域１１０をカソードとする寄生ＰＮ接合ダイオードＰＮＤを含んでいる。
図３は、図２における左半分の要部を示す。図２に示したＳｉＣ-ＤＭＯＳのＤＭＯＳセル部は、基本的に線対称の構造のため、図３においては、左半分の構造を代表的に示す。
図２及び図３に示すように、トレンチＴＲの下部に形成され、トレンチＴＲの底面から離間したｐ型のフローティング層１２４は、ＳｉＣ-ＤＭＯＳのドレインに正電圧、ソースに負電圧を印加した逆バイアス時に、ｐ型のフローティング層１２４の周辺のｎ型のドリフト領域１１０中に空乏層を広げる働きをする。ｐ型のフローティング層１２４の間隔Ｘａは、逆バイアス印加時に複数のｐ型のフローティング層１２４同士が必ず空乏層でつながる間隔に最適化されているので、所望の耐圧を得ることができ、ＳＢＤ１２３下の耐圧を確保することができる。
また、ｐ型のフローティング層１２４は、２個に限定されるものではなく、デバイスに求められるＳＢＤ１２３の面積と間隔Ｘａの値とに応じて、図４乃至図７に示すように、配置する個数、位置またはレイアウトが変更されてもよい。このようなｐ型のフローティング層１２４の構成とすることで、ＳＢＤ１２３の接合面積が変化した場合でも対応することができる。その際に図７に示すように、Ｘａ１とＸａ２とは均等でなくてもよく、空乏層がつながる範囲で異なっていてもよい。
尚、図４乃至図７の全図において、図の上部はゲート１１４とフローティング層１２４の平面レイアウトのみを模式的に示し、図の下部は、該平面レイアウトのＡ－Ａ線に対応するゲート１１４とフローティング層１２４との断面を模式的に示す。また、図中の一点鎖線は、ゲート１１４とフローティング層１２４との対応関係を示す。
ｐ型のコンタクト領域１１３とｐ型のフローティング層１２４との間隔Ｘｂは、間隔Ｘａ以下になるように設定される。この設定によって、複数のｐ型のフローティング層１２４が間隔Ｘａで空乏層によりつながる状態であれば、間隔Ｘａよりも狭い間隔Ｘｂも必ず空乏層でつながる状態になる。結果的に、ＳＢＤ１２３の側面における耐圧も確保することができる。
また、ＳｉＣ-ＤＭＯＳのｐ型のチャネル形成領域１１１の不純物濃度がｎ型のドリフト領域１１０の不純物濃度よりも十分に高い場合（例えば２桁以上)は、図３に示すように、距離Ｘｂをｐ型のチャネル形成領域１１１の底面からｐ型のフローティング層１２４までの距離Ｘｂ２に置き換えることも可能である。このように、ＳＢＤ１２３のショットキー接合面１２１の下にｐ型のフローティング層１２４を配置することで、ＳＢＤ１２３の耐圧を向上することが可能となる。
次に、ＳＩＣ基板１００の厚さ方向において、上述したＳＢＤ１２３のショットキー接合面１２１をＳｉＣ-ＤＭＯＳのｐ型のチャネル形成領域１１１の底面１２６よりも深い位置に形成する構造の利点を説明する。
図３に示すように、ショットキー接合面１２１より下のｎ型のドリフト領域１１０の抵抗を接続抵抗Ｒａとすると、寄生ＰＮ接合ダイオードＰＮＤのＰＮ接合面１２６より下のｎ型のドリフト領域１１０の抵抗は接続抵抗Ｒａに接続抵抗Ｒｃが追加された抵抗となり、接続抵抗Ｒｃの分だけ大きくなる。
一方、図８は、寄生ＰＮ接合ダイオードＰＮＤのＰＮ接合面とＳＢＤ１２３のショットキー接合面１２１とが同じ高さの場合の模式断面図を示し、図３の構成と比較するための図である。図８の構成の場合、寄生ＰＮ接合ダイオードＰＮＤとＳＢＤ１２３との接続抵抗はともに接続抵抗Ｒａととなり、同じ抵抗値となる。回路に流れる電流Ｉと、寄生ＰＮ接合ダイオードＰＮＤに流れる電流ＩＰＮＤと、ＳＢＤに流れる電流ＩＳＢＤとの関係は、図９及び図１０のようになる。
寄生ＰＮ接合ダイオードＰＮＤとＳＢＤ１２３とは、図９に示す記号Ｇ（ゲート）、記号Ｓ（ソース）及び記号Ｄ（ドレイン）で構成される縦型ＭＯＳＦＥＴのソースドレインパスに対して、並列接続されているので、両者に印加される電圧は、回路上同一となるが、寄生ＰＮ接合ダイオードＰＮＤよりＳＢＤ１２３のＶｆ（順方向降下電圧）が低いため、ＳＢＤの方が早く動作することになる。
一方、図１０に示すように電流ＩＰＮＤと電流ＩＳＢＤとの交差点Ｖａより電圧が高い領域では寄生ＰＮ接合ダイオードＰＮＤが動作することになる。すなわち、ＳＢＤ１２３に流すことができる電流は寄生ＰＮ接合ダイオードＰＮＤが動作しない電流値Ｉａ以下の領域ということになる。
図１１及び図１２は、特許文献１に記載したようなＳＢＤ内蔵ＤＭＯＳの場合を示す模式的断面図及びその等価回路図である。この場合、寄生ＰＮ接合ダイオードＰＮＤの接続抵抗は接続抵抗Ｒａとなり、ＳＢＤ１２３の接続抵抗は接続抵抗Ｒａに接続抵抗Ｒｂが追加された抵抗となり、ＳＢＤ１２３の方が接続抵抗Ｒｂの分大きくなる。回路に流れる電流Ｉ１と、寄生ＰＮ接合ダイオードＰＮＤに流れる電流ＩＰＮＤ１と、ＳＢＤに流れる電流ＩＳＢＤ１との関係は、図１２及び図１３のようになる。
寄生ＰＮ接合ダイオードＰＮＤに印加される電圧は、図９の場合と比べて、ＳＢＤ１２３に余分に接続されている接続抵抗Ｒｂの分だけ、高くなる。従って、寄生ＰＮ接合ダイオードＰＮＤはＳＢＤ１２３よりもオンしやすくなり、図１３に示すように、図１０に示した電流値Ｉａと比べて低い電流値ＩｂまでしかＳＢＤ１２３に電流を流すことができなくなる。つまり、図１３に示すように電流ＩＰＮＤ１と電流ＩＳＢＤとの交差点Ｖｂより電圧が高い領域では、図中の細い点線で示されるように、寄生ＰＮ接合ダイオードＰＮＤが動作することになる。すなわち、ＳＢＤに流すことができる電流は寄生ＰＮ接合ダイオードＰＮＤが動作しない電流値Ｉｂ以下の領域ということになる。従って、寄生ＰＮ接合ダイオードＰＮＤの動作が支配的になってしまう懸念がある。
図１４及び図１５は、一実施の形態のＳＢＤ内蔵ＤＭＯＳの場合を示す模式的断面図及びその等価回路図である。この場合、寄生ＰＮ接合ダイオードＰＮＤの接続抵抗は接続抵抗Ｒａに接続抵抗Ｒｃが追加された抵抗値となり、ＳＢＤの接続抵抗は接続抵抗Ｒａとなり、寄生ＰＮ接合ダイオードＰＮＤの接続抵抗の方がＳＢＤの接続抵抗に比べて、接続抵抗Ｒｃ分大きくなる。回路に流れる電流Ｉ２と、寄生ＰＮ接合ダイオードＰＮＤに流れる電流ＩＰＮＤ２と、ＳＢＤに流れる電流IＳＢＤ２との関係は、図１５及び図１６のようになる。
寄生ＰＮ接合ダイオードＰＮＤに印加される電圧は、図９に比べて、寄生ＰＮ接合ダイオードＰＮＤに余分に接続されている抵抗成分Ｒｃの分だけＳＢＤ１２３よりも低くなる。従って、寄生ＰＮ接合ダイオードＰＮＤはＳＢＤ１２３に比べてオンしにくくなり、図１６に示すように、図１３の場合と比較して、寄生ＰＮ接合ダイオードＰＮＤが動作しづらくなるため、高い電流値ＩｃまでＳＢＤ１２３に電流を流すことが可能になる。
つまり、図１６のドット線で示されるように、電流ＩＰＮＤ２と電流ＩＳＢＤとの交差点Ｖｃより電圧が高い領域で、寄生ＰＮ接合ダイオードＰＮＤが支配的に動作することになる。すなわち、ＳＢＤ１２３に流すことができる電流は寄生ＰＮ接合ダイオードＰＮＤが動作しない電流値Ｉｃまで多くすることが可能である。
また、図３に示すように、ｐ型のフローティング層は、ｎ型の濃度の低いドリフト領域１１０で囲まれており、ＰＮダイオードにはならないため、オンしない。上述のように、本願発明の一実施の形態によれば、特許文献１に記載したようなＳＢＤ内蔵ＤＭＯＳよりもＳＢＤ１２３により多くの電流を流すことができ、また、ｐ型のフローティング層により高耐圧化が図れるので、高耐圧でスイッチングロスの少ないＳＢＤ内蔵ＤＭＯＳを供給できる。
以下、本願発明の一実施の形態であるＳＢＤ内蔵ＤＭＯＳの製造方法を説明する。
図１７に示すように、ｎ型のドリフト領域１１０として機能するｎ型のＳＩＣ基板１００を準備する。次に、ＳＩＣ基板１００の表面にｐ型の不純物（例えばアルミニウム）を導入することにより、ｐ型の半導体層からなるチャネル形成領域１１１を形成する。チャネル形成領域１１１は、例えば、レジストパターンをマスクとした選択的なイオン注入法により形成され、深さ０．６μｍ程度、不純物濃度２×１０１７ｃｍ－３程度に形成される。
次に図１８に示すように、チャネル形成領域１１１の表面にｎ型の不純物（例えば窒素）を導入することにより、ｎ型の半導体層からなるソース領域１１２を形成する。ソース領域１１２は、例えば、レジストパターンをマスクとした選択的なイオン注入法により形成され、深さ０．３μｍ程度、不純物濃度２×１０２０ｃｍ－３程度に形成される。
次に図１９に示すように、ソース領域１１２を含むチャネル形成領域１１１の表面にｐ型の不純物（例えばアルミニウム）を導入することにより、ｐ型の半導体層からなるコンタクト領域１１３を形成する。コンタクト領域１１３は、例えば、レジストパターンをマスクとした選択的なイオン注入法により形成され、深さ０．４μｍ程度、不純物濃度２×１０２０ｃｍ－３程度に形成され、チャネル形成領域１１１に到達するように形成される。
次に図２０に示すように、チャネル形成領域１１１を含むＳＩＣ基板１００の表面に、例えば、酸化シリコン膜で形成されたハードマスクＨＭを形成する。次に、ハードマスクＨＭから露出するＳＩＣ基板１００の表面に選択的なエッチングを施すことにより、深さ１．５μｍ程度のトレンチＴＲを形成する。
次に図２１に示すように、トレンチＴＲの側壁に例えばシリコン窒化膜で形成されたスペーサーＳＰを形成する。スペーサーＳＰは、後の工程で形成されるｐ型のフローティング層１２４を形成するための不純物が、チャネル形成領域１１１に導入されることを防止する機能を有する。トレンチＴＲの側壁に高濃度のｐ型不純物が注入されると、チャネル形成領域１１１とｐ型のフローティング層１２４とが高濃度のｐ型層で接続してしまい、ＳＢＤ１２３に高電流を流す効果が抑制される恐れがある。
次に図２２に示すように、ハードマスクＨＭ上及びトレンチの底面上に、選択的にレジスト膜ＲＭを形成する。レジスト膜ＲＭは、コンタクト領域１１３の端部とトレンチＴＲの底面の端部とが、平面視において露出するようなパターンで形成される。次に、レジスト膜ＲＭから露出するハードマスクＨＭを間隔Ｘｃ分のみエッチングにより除去した後、レジスト膜ＨＭから露出するＳＩＣ基板１００の表面に、ｐ型の不純物（例えばアルミニウム）を導入することにより、ｐ型の半導体層からなるフローティング層１２４を形成する。フローティング層１２４は、不純物濃度２×１０２０ｃｍ－３程度に形成され、また、間隔Ｘａは、１２００Ｖクラスの耐圧を狙い、例えば２μｍ程度に設定される。
また、トレンチＴＲの側壁から所定の間隔ＸｃにはレジストＲＭ膜を形成しないことが好ましく、トレンチＴＲの端部にフローティング層１２４が形成されるようにする。所定の間隔Ｘｃを設けることで、コンタクト領域１１３とフローティング層１２４との間隔Ｘｂが安定的に固定できる。逆にトレンチＴＲの端部までレジスト膜ＲＭを形成してしまうと、マスク合わせズレ等の原因で、トレンチＴＲの端部がレジスト膜ＲＭで覆われてしまった場合、片側の間隔Ｘｂが広くなり、間隔Ｘａと間隔Ｘｂとの適切な関係（Ｘａ≧Ｘｂ）が崩れる懸念がある。レジスト膜ＲＭを形成しない間隔Ｘｃ部分の表面には不純物が注入されるが、すでにその部分には同じ導電型のｐ型不純物が注入されているため、追加でｐ型不純物が注入されても影響はない。
次に、図２３に示すように、レジスト膜ＲＭ、ハードマスクＨＭ、及びスペーサーＳＰを除去する。
次に、図２４に示すように、ＳＩＣ基板１００の裏面にｎ型の半導体層からなるドレイン層１２０を形成する。ドレイン層１２０は、例えば、ＳＩＣ基板１００の裏面にｎ型の不純物（例えば窒素）を導入することにより形成される。次に、ＳＩＣ基板１００を、例えばカーボンで保護した状態で、高温アニール処理（例えば１７００℃）を施すことにより、チャネル形成領域１１１、ソース領域１１２、コンタクト領域１１３、フローティング層１２４及びドレイン層１２０の各々に含まれる不純物を活性化させる。
次に、図２５に示すように、チャネル形成領域１１１を含むＳＩＣ基板１００の表面にゲート酸化膜ＧＩを介して、ゲート１１４を形成する。ゲート１１４は、例えばリンまたはヒ素等のｎ型の不純物が導入されたポリシリコンで形成され、その一部が平面視においてチャネル形成領域１１１と重なるように形成される。
次に図２６に示すように、ＳＩＣ基板１００の表面に、例えば、シリコン酸化膜で形成された層間膜１１５を選択的に形成する。層間膜１１５は、ＳＩＣ基板１００にソースコンタクト層１１６が形成される領域を選択的に露出するように形成される。
次に、図２７に示すように、ソース領域１１２及びコンタクト領域１１３の表面にＮｉシリサイド層で形成されたソースコンタクト層１１６を形成する。
次に、図２８に示すように、ゲート電極コンタクト部ＧＣとＳＢＤ１２３との形成部におけるＳＩＣ基板１００の表面が露出するように層間膜１１５を選択的にエッチングする。その際に、トレンチＴＲ側壁には層間膜１１５の一部で形成されたスペーサー１２２が残るようにして、後述するバリアメタル層１１７の成膜後に、チャネル形成領域１１１とフローティング層１２４とが電気的に分離するようにしておく。
次に、図２９に示すように、バリアメタル層１１７(例えば窒化チタン)をＳＩＣ基板１００の表面上に堆積させる。次に、電極形成用の金属膜(例えばシリコン添加アルミニウム膜)をバリアメタル層１１７上に堆積させ、その後、選択的に電極形成用の金属膜、バリアメタル層１１７をエッチングによりパターニングすることによって、図１及び図２に示す、ソース電極１１９、ゲート電極１１８、ソース配線２１８、ゲート配線２１６、ソースパッド２１４及びゲートパッド２１７を形成する。その後、図示しないが、ソースパッド２１４及びゲートパッド２１７の一部を露出するように、パッシベーション膜 (例えばポリイミド膜)を形成する。
次に、図３に示すように、ＳＩＣ基板１００の裏面に、ドレイン電極ＤＥ (例えばＮｉ/Ｔｉ/Ｎｉ/Ａｕ)を形成する。
上記の工程を経て、本実施の形態の半導体装置が完成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、本発明は、ｎチャネルの縦型ＭＯＳＦＥＴを示したが、ｐチャネルの縦型ＭＯＳＦＥＴにも適用できる。その場合は、ソース領域、ドレイン領域、チャネル形成領域、ドリフト領域及びフローティング層を構成する半導体層の導電型を逆に構成すればよい。
１００ ＳＩＣ基板
１１０ ドリフト領域
１１１ チャネル形成領域
１１２ ソース領域
１１３ コンタクト領域
１１４ ゲート
１１５ 層間膜
１１６ ソースコンタクト層
１１７ バリアメタル層
１１８ ゲート電極
１１９ ソース電極
１２０ ドレイン層
１２１ ショットキー接合面
１２２ スペーサー
１２３ ショットキバリアダイオード（ＳＢＤ）
１２４ フローティング層
１２５ 寄生ＰＮ接合ダイオード
１２６ チャネル形成領域１１１の底面（ＰＮ接合面）
２１１ セル領域
２１２ ゲート引き上げ領域
２１３ 周辺領域
２１４ ソースパッド
２１６ ゲート配線
２１７ ゲートパッド
２１８ ソース配線
ＧＩ ゲート絶縁膜
Ｒａ 接続抵抗
Ｒｂ 接続抵抗
Ｒｃ 接続抵抗
ＰＮＤ 寄生ＰＮ接合ダイオード
ＴＲ トレンチ
ＨＭ ハードマスク
ＳＰ スペーサー
Ｘａ フローティング層間の間隔
Ｘａ１ フローティング層間の間隔
Ｘａ２ フローティング層間の間隔
Ｘｂ フローティング層とコンタクト領域の間隔
Ｘｂ２ フローティング層とチャネル形成領域の間隔
Ｘｃ トレンチ端部からのハードマスク後退間隔
ＲＭ レジスト膜
１１０ ドリフト領域
１１１ チャネル形成領域
１１２ ソース領域
１１３ コンタクト領域
１１４ ゲート
１１５ 層間膜
１１６ ソースコンタクト層
１１７ バリアメタル層
１１８ ゲート電極
１１９ ソース電極
１２０ ドレイン層
１２１ ショットキー接合面
１２２ スペーサー
１２３ ショットキバリアダイオード（ＳＢＤ）
１２４ フローティング層
１２５ 寄生ＰＮ接合ダイオード
１２６ チャネル形成領域１１１の底面（ＰＮ接合面）
２１１ セル領域
２１２ ゲート引き上げ領域
２１３ 周辺領域
２１４ ソースパッド
２１６ ゲート配線
２１７ ゲートパッド
２１８ ソース配線
ＧＩ ゲート絶縁膜
Ｒａ 接続抵抗
Ｒｂ 接続抵抗
Ｒｃ 接続抵抗
ＰＮＤ 寄生ＰＮ接合ダイオード
ＴＲ トレンチ
ＨＭ ハードマスク
ＳＰ スペーサー
Ｘａ フローティング層間の間隔
Ｘａ１ フローティング層間の間隔
Ｘａ２ フローティング層間の間隔
Ｘｂ フローティング層とコンタクト領域の間隔
Ｘｂ２ フローティング層とチャネル形成領域の間隔
Ｘｃ トレンチ端部からのハードマスク後退間隔
ＲＭ レジスト膜
Claims (14)
- 主面と前記主面と反対側の裏面を有するＳｉＣ基板と、
前記主面に形成されたｎ型のドリフト領域と、
前記ドリフト領域上に形成された、ｐ型のチャネル領域と、
前記チャネル領域上に形成された、ｎ型のソース領域と、
ゲート絶縁膜を介して、前記チャネル領域と接するように形成されたゲートと、
平面視において前記チャネル領域と異なる領域に形成され、前記ＳｉＣ基板の厚さ方向において、前記チャネル領域よりも深い位置の前記ドリフト領域に底面を有するトレンチと、
前記トレンチの前記底面に形成され、前記ドリフト領域と接するように形成された金属膜と、
前記トレンチの前記底面の下の前記ドリフト領域中に、前記ＳｉＣ基板の厚さ方向において前記トレンチの前記底面よりも深い位置に形成された、ｐ型の複数のフローティング層と、
を有する、半導体装置。 - 請求項１記載の半導体装置において、
前記複数のフローティング層は所定の間隔で配置されている、半導体装置。 - 請求項２記載の半導体装置において、
前記所定の間隔は２．０μｍ程度である、半導体装置。 - 請求項１記載の半導体装置において、
前記トレンチの両端部の下の前記ドリフト領域中に、前記フローティング層が形成されている、半導体装置。 - 請求項４記載の半導体装置において、
前記チャネル領域の中に、ｐ型のコンタクト領域をさらに有する、半導体装置。 - 請求項５記載の半導体装置において、
前記トレンチの前記両端部の下の前記ドリフト領域中に形成された前記フローティング層と前記コンタクト領域との間隔は、１．０μｍ程度である、半導体装置。 - 請求項１記載の半導体装置において、
前記ドリフト領域の不純物濃度は、前記複数のフローティング層の不純物濃度より低い、半導体装置。 - 請求項１記載の半導体装置において、
前記複数のフローティング層は、前記トレンチの前記底面から離間されて配置されている、半導体装置。 - 請求項１記載の半導体装置において、
前記トレンチの側壁には、スペーサーが形成されている、半導体装置。 - 請求項１記載の半導体装置において、
前記金属膜は窒化チタン膜である、半導体装置。 - 請求項１記載の半導体装置において、
前記ＳｉＣ基板の厚さ方向において、前記金属膜とその下部に位置する前記ドリフト領域との接合面は、前記チャネル領域と、その下部に位置する前記ドリフト領域との接合面より、深い位置に形成される、半導体装置。 - 請求項１１記載の半導体装置において、
前記チャネル領域と、その下部に位置する前記ドリフト領域とは、寄生ＰＮ接合ダイオードを構成し、
前記金属膜とその下部に位置する前記ドリフト領域とは、ショットキバリアダイオードを構成する、半導体装置。 - 請求項１記載の半導体装置において、
前記ＳｉＣ基板の前記裏面にｎ型のドレイン層をさらに有する、半導体装置。 - 請求項１記載の半導体装置において、
ソース領域と、コンタクト領域との上に、ソースコンタクト層をさらに有する、半導体装置。
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