JP2023031634A - 電源装置 - Google Patents

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Abstract

【課題】本開示は、複数相のインターリーブ制御を行う制御回路の複雑化を抑制できる電源装置を提供する。【解決手段】本開示に係る電源装置において、第1の回路は、第1の入力ノードと第1のノードとの間に接続される。第2の回路は、第1の入力ノードと第2のノードとの間に接続される。第1の整流素子は、第1のノードと第1の出力ノードとの間に接続される。第2の整流素子は、第2のノードと第1の出力ノードとの間に接続される。第1のスイッチング素子は、第1のノードと第2の出力ノードとの間に接続される。第2のスイッチング素子は、第2のノードと第2の出力ノードとの間に接続される。制御回路は、第1のスイッチング素子及び第2のスイッチング素子をインターリーブ駆動する。第1の回路は、第1の誘導素子及び第1の抵抗素子の直列接続を含む。第2の回路は、第2の誘導素子及び第2の抵抗素子の直列接続を含む。【選択図】図1

Description

本開示は、電源装置に関する。
インターリーブ方式の電源装置では、制御回路が、複数のスイッチング素子をインターリーブ駆動する。この電源装置において、制御回路がさらに複数相の電流を平衡させる制御を行うことがある(例えば、特許文献1,2参照)。
特開2015-220976号公報 特開2012-210145号公報
制御回路が複数のスイッチング素子をインターリーブ駆動する(複数相のインターリーブ制御を行う)ことに加えて複数相の電流を平衡させるための制御を行う場合、制御内容が複雑化することに伴い、制御回路の構成が複雑化する可能性がある。制御回路の構成が複雑化すると、制御回路のコストが増大する可能性がある。
本開示は、複数相のインターリーブ制御を行う制御回路の複雑化を抑制できる電源装置を提供する。
本開示に係る電源装置は、第1の回路と第2の回路と第1の整流素子と第2の整流素子と第1のスイッチング素子と第2のスイッチング素子と制御回路とを有する。第1の回路は、第1の入力ノードと第1のノードとの間に接続される。第2の回路は、第1の入力ノードと第2のノードとの間に接続される。第1の整流素子は、第1のノードと第1の出力ノードとの間に接続される。第2の整流素子は、第2のノードと第1の出力ノードとの間に接続される。第1のスイッチング素子は、第1のノードと第2の出力ノードとの間に接続される。第2のスイッチング素子は、第2のノードと第2の出力ノードとの間に接続される。制御回路は、第1のスイッチング素子及び第2のスイッチング素子をインターリーブ駆動する。第1の回路は、第1の誘導素子及び第1の抵抗素子の直列接続を含む。第2の回路は、第2の誘導素子及び第2の抵抗素子の直列接続を含む。
本開示に係る電源装置によれば、複数相のインターリーブ制御を行う制御回路の複雑化を抑制できる。
実施形態に係る電源装置の構成を示す回路図。 実施形態に係る電源装置の動作を示す波形図。 実施形態における複数相の電流のバランスを示す波形図。 実施形態の変形例に係る電源装置の構成を示す回路図。 実施形態の他の変形例に係る電源装置の構成を示す回路図。
以下、図面を参照しながら、本開示に係る電源装置の実施形態について説明する。
(実施形態)
実施形態にかかる電源装置は、インターリーブ方式を採用する。インターリーブ方式の電源装置は、直流電源と負荷回路との間に配される。インターリーブ方式の電源装置は、例えばDCDCコンバータであり、直流電源から受ける直流電力を複数相の交流成分に分割し、分割された複数相の交流成分を合成することで昇圧又は降圧された直流電力を生成して負荷回路へ出力する。電源装置は、複数相の交流成分に分割する際に、制御回路が複数のスイッチング素子をインターリーブ駆動する。このとき、電源装置において、複数相の交流成分に応じた複数の回路が設けられ、複数の回路に複数相の電流が流れる。この複数相の電流のレベルに偏りがあると、意図しない電流の脈動が増加することなどにより、所定の回路素子やスイッチング素子で発熱し、素子の寿命が短期化する可能性がある。
それに対して、電源装置において、制御回路が複数のスイッチング素子をインターリーブ駆動することに加えて複数相の電流を平衡させるための制御を行うことが考えられる。例えば、制御回路は、各相の電流を平衡させるために、いずれかの相の電流値が大きいときにはその相の制御信号のデューティ比を小さくし、電流値が小さいときにはその相の制御信号のデューティ比を大きくする制御を行う。この場合、制御回路に、複数相の電流値を検出するための回路、制御信号のデューティ比の変更量を演算するための回路、デューティ比の変更量に応じてスイッチング素子の駆動信号を補正するための回路などを追加的に設けることになる。これにより、制御回路の構成が複雑化すると、制御回路のコストが増大する可能性がある。
そこで、本実施形態では、電源装置において、複数相の電流を生成する複数の回路のそれぞれに誘導素子及び抵抗素子の直列接続を含ませることで、インターリーブ制御を行う制御回路の複雑化を抑制しながら複数相の電流の平衡化を図る。
具体的には、電源装置1は、例えば昇圧型のDCDCコンバータであり、図1に示すように構成され得る。図1は、電源装置1の構成を示す回路図である。電源装置1は、入力ノードNin1,Nin2、出力ノードNout1,Nout2、ブリッジ回路10、複数の回路21~23、制御回路30、及び出力回路40を有する。
入力ノードNin1は、直流電源PSの正極に接続され、入力ノードNin2は、直流電源PSの負極に接続される。出力ノードNout1は、負荷回路LDの正側に接続され、出力ノードNout2は、負荷回路LDの負側に接続される。電源装置1は、直流電源PSから入力ノードNin1,Nin2で受けた直流電圧をインターリーブ方式により昇圧する。電源装置1は、直流電圧を複数相の交流成分に分割し、分割された複数相の交流成分を合成することで昇圧された直流電力を生成する。電源装置1は、生成された直流電力を出力ノードNout1,Nout2経由で負荷回路LDへ出力する。
出力回路40は、ブリッジ回路10及び負荷回路LDの間に接続される。出力回路40は、容量素子Cout及び抵抗素子Routを有する。容量素子Cout及び抵抗素子Routは、出力ノードNout1及び出力ノードNout2間で並列に接続される。容量素子Coutは、一端が出力ノードNout1に接続され、他端が出力ノードNout2に接続される。抵抗素子Routは、一端が出力ノードNout1に接続され、他端が出力ノードNout2に接続される。
複数の回路21~23は、入力ノードNin1及びブリッジ回路10の間で並列接続される。複数の回路21~23は、ブリッジ回路10における複数のノードNmid1~Nmid3に対応する。
回路21は、一端が入力ノードNin1に接続され、他端がブリッジ回路10におけるノードNmid1に接続される。回路21は、入力ノードNin1及びノードNmid1の間で抵抗素子R1及び誘導素子L1が直列接続される。抵抗素子R1の抵抗値R1は、誘導素子L1の寄生直流抵抗値Rdc1より大きい。抵抗素子R1の抵抗値R1は、誘導素子L1の寄生直流抵抗値Rdc1とスイッチング素子SW11のオン抵抗値RSW11との合計より大きい。図1では、入力ノードNin1側に抵抗素子R1が配されノードNmid1側に誘導素子L1が配される構成が例示されるが、入力ノードNin1側に誘導素子L1が配されノードNmid1側に抵抗素子R1が配されてもよい。
回路22は、一端が入力ノードNin1に接続され、他端がブリッジ回路10におけるノードNmid2に接続される。回路22は、入力ノードNin1及びノードNmid2の間で抵抗素子R2及び誘導素子L2が直列接続される。抵抗素子R2の抵抗値R2は、誘導素子L2の寄生直流抵抗値Rdc2より大きい。抵抗素子R2の抵抗値R2は、誘導素子L2の寄生直流抵抗値Rdc2とスイッチング素子SW12のオン抵抗値RSW12との合計より大きい。図1では、入力ノードNin1側に抵抗素子R2が配されノードNmid2側に誘導素子L2が配される構成が例示されるが、入力ノードNin1側に誘導素子L2が配されノードNmid2側に抵抗素子R2が配されてもよい。
回路23は、一端が入力ノードNin1に接続され、他端がブリッジ回路10におけるノードNmid3に接続される。回路23は、入力ノードNin1及びノードNmid3の間で抵抗素子R3及び誘導素子L3が直列接続される。抵抗素子R3の抵抗値R3は、誘導素子L3の寄生直流抵抗値Rdc3より大きい。抵抗素子R3の抵抗値R3は、誘導素子L3の寄生直流抵抗値Rdc3とスイッチング素子SW13のオン抵抗値RSW13との合計より大きい。図1では、入力ノードNin1側に抵抗素子R2が配されノードNmid2側に誘導素子図1では、入力ノードNin1側に抵抗素子R3が配されノードNmid3側に誘導素子L3が配される構成が例示されるが、入力ノードNin1側に誘導素子L3が配されノードNmid3側に抵抗素子R3が配されてもよい。
なお、抵抗素子R1の抵抗値R1と抵抗素子R2の抵抗値R2と抵抗素子R3の抵抗値R3とは、互に均等であってもよい。これにより、抵抗素子R1~R3を簡易に構成でき、複数の回路21~23の設計コストを低減できる。あるいは、抵抗素子R1の抵抗値と抵抗素子R2の抵抗値と抵抗素子R3の抵抗値とは、次の数式1を満たすように決められていてもよい。
R1+Rdc1+RSW11=R2+Rdc2+RSW12=R3+Rdc3+RSW13・・・数式1
これにより、各相の電流のバランスをさらに改善できる。
ブリッジ回路10は、複数の整流素子D1~D3及び複数のスイッチング素子SW11~SW13を有する。複数の整流素子D1~D3は、複数の回路21~23に対応する。複数のスイッチング素子SW11~SW13は、複数の回路21~23に対応する。
整流素子D1は、ノードNmid1及び出力ノードNout1の間に接続される。整流素子D1は、例えばダイオードであり、アノードがノードNmid1に接続され、カソードが出力ノードNout1に接続される。
整流素子D2は、ノードNmid2及び出力ノードNout1の間に接続される。整流素子D2は、例えばダイオードであり、アノードがノードNmid2に接続され、カソードが出力ノードNout1に接続される。
整流素子D3は、ノードNmid3及び出力ノードNout1の間に接続される。整流素子D3は、例えばダイオードであり、アノードがノードNmid3に接続され、カソードが出力ノードNout1に接続される。
スイッチング素子SW11は、ノードNmid1及び出力ノードNout2の間に接続される。スイッチング素子SW11は、例えばFET(Field Effect Transistor)であり、ドレインがノードNmid1に接続され、ソースが出力ノードNout2に接続され、ゲートが制御回路30に接続される。
スイッチング素子SW12は、ノードNmid2及び出力ノードNout2の間に接続される。スイッチング素子SW12は、例えばFET(Field Effect Transistor)であり、ドレインがノードNmid2に接続され、ソースが出力ノードNout2に接続され、ゲートが制御回路30に接続される。
スイッチング素子SW13は、ノードNmid3及び出力ノードNout2の間に接続される。スイッチング素子SW13は、例えばFET(Field Effect Transistor)であり、ドレインがノードNmid3に接続され、ソースが出力ノードNout2に接続され、ゲートが制御回路30に接続される。
制御回路30は、複数のスイッチング素子SW11~SW13をインターリーブ駆動する。制御回路30は、複数のスイッチング素子SW11~SW13を360°/(相数)の位相差でオン・オフ制御する。図1の場合、スイッチング素子SW11~SW13が3個であり、回路21~23が3個であり、相数=3であるので、制御回路30は、複数のスイッチング素子SW11~SW13を360°/3=120°の位相差でオン・オフ制御する。
例えば、制御回路30は、図2に示すような制御を行う。図2は、電源装置1の動作を示す波形図である。以下では、誘導素子L1,L2,L3に流れる電流を、それぞれ、L1電流、L2電流、L3電流と呼ぶことにする。
タイミングt1~t2において、制御回路30は、スイッチング素子SW11をオン状態に維持し、スイッチング素子SW12,SW13をそれぞれオフ状態に維持する。これに応じて、L1電流値が上昇し、L2電流値、L3電流値がそれぞれ減少する。
タイミングt2~t3において、制御回路30は、スイッチング素子SW11~SW13をそれぞれオフ状態に維持する。これに応じて、L1電流値、L2電流値、L3電流値がそれぞれ減少する。
タイミングt3~t4において、制御回路30は、スイッチング素子SW12をオン状態に維持し、スイッチング素子SW11,SW13をそれぞれオフ状態に維持する。これに応じて、L2電流値が上昇し、L1電流値、L3電流値がそれぞれ減少する。
タイミングt4~t5において、制御回路30は、スイッチング素子SW11~SW13をそれぞれオフ状態に維持する。これに応じて、L1電流値、L2電流値、L3電流値がそれぞれ減少する。
タイミングt5~t6において、制御回路30は、スイッチング素子SW13をオン状態に維持し、スイッチング素子SW11,SW12をそれぞれオフ状態に維持する。これに応じて、L3電流値が上昇し、L1電流値、L2電流値がそれぞれ減少する。
タイミングt6~t7において、制御回路30は、スイッチング素子SW11~SW13をそれぞれオフ状態に維持する。これに応じて、L1電流値、L2電流値、L3電流値がそれぞれ減少する。
タイミングt1~t7において、タイミングt1~t3の期間、タイミングt3~t5の期間、タイミングt5~t7の期間は、互に均等であってもよい。この場合、タイミングt1~t7がインターリーブ駆動の1周期(360°)に対応し、タイミングt1~t3の期間、タイミングt3~t5の期間、タイミングt5~t7の期間が、それぞれ1/3周期(120°)に対応する。
タイミングt7以降、同様の動作が繰り返される。例えば、タイミングt7~t13において、タイミングt1~t7と同様の動作が行われる。タイミングt13~t19において、タイミングt1~t7と同様の動作が行われる。
ここで、複数の回路21~23から抵抗素子R1~R3が省略された場合、複数の回路21~23の間で誘導素子L1~L3の寄生直流抵抗値Rdc1~Rdc3にばらつきがあると、L1電流値、L2電流値、L3電流値のばらつきが大きくなる可能性がある。例えば、寄生直流抵抗値Rdc1,Rdc2が互いに均等であるが、寄生直流抵抗値Rdc3が寄生直流抵抗値Rdc1,Rdc2より小さい場合、図3(b)に示すように、L1電流値の変動範囲ΔIL1、L2電流値の変動範囲ΔIL2に対して、L3電流値の変動範囲ΔIL3の重なりOV2が小さくなり得る。これにより、誘導素子L3に大電流が流れて誘導素子L3の寿命が短期化する可能性があり、スイッチング素子SW13にそのオン時に大電流が流れてスイッチング素子SW13の寿命が短期化する可能性がある。
それに対して、実施形態では、回路21が誘導素子L1及び抵抗素子R1の直列接続を含み、回路22が誘導素子L2及び抵抗素子R2の直列接続を含み、回路23が誘導素子L3及び抵抗素子R3の直列接続を含む。抵抗素子R1の抵抗値R1は誘導素子L1の寄生直流抵抗値Rdc1より大きく、抵抗素子R2の抵抗値R2は誘導素子L2の寄生直流抵抗値Rdc2より大きく、抵抗素子R3の抵抗値R3は誘導素子L3の寄生直流抵抗値Rdc3より大きい。これにより、複数の回路21~23の間で誘導素子L1~L3の寄生直流抵抗値Rdc1~Rdc3にばらつきがあっても、そのばらつきがL1電流値、L2電流値、L3電流値に与える影響を抑制でき、L1電流値、L2電流値、L3電流値のばらつきを抑制できる。例えば、寄生直流抵抗値Rdc1,Rdc2が互いに均等であるが、寄生直流抵抗値Rdc3が寄生直流抵抗値Rdc1,Rdc2より小さい場合、図3(a)に示すように、L1電流値の変動範囲ΔIL1、L2電流値の変動範囲ΔIL2に対して、L3電流値の変動範囲ΔIL3の重なりOV1が大きくなり得る。図3(a)に示す重なりOV1は、図3(b)に示す重なりOV2より大きい。これにより、誘導素子L3に流れる電流を抑制し誘導素子L3の寿命の短期化を抑制でき、スイッチング素子SW13にオン時に流れる電流を抑制しスイッチング素子SW13の寿命の短期化を抑制できる。
なお、図3は、複数相の電流のバランスを示す波形図である。図3(b)は、図1の構成から抵抗素子R1~R3が省略された構成に対して、次の条件でL1電流値、L2電流値、L3電流値をシミュレーションした結果である。図3(b)の条件は、入力電圧Vin=230V、出力電圧Vout=275V、誘導素子L1のインダクタンス値L1=500μH、誘導素子L2のインダクタンス値L2=500μH、誘導素子L3のインダクタンス値L3=500μH、誘導素子L1の寄生直流抵抗値Rdc1=5mΩ、誘導素子L2の寄生直流抵抗値Rdc2=10mΩ、誘導素子L3の寄生直流抵抗値Rdc3=10mΩ、スイッチング素子SW11のオン抵抗値RSW11=6mΩ、スイッチング素子SW12のオン抵抗値RSW11=12mΩ、スイッチング素子SW12のオン抵抗値RSW11=12mΩ、容量素子Coutの容量値Cout=100μF、制御回路30によるインターリーブ駆動のスイッチング周波数=80kHzを含む。
また、図3(a)は、図1の構成に対して、次の条件でL1電流値、L2電流値、L3電流値をシミュレーションした結果である。図3(a)の条件は、入力電圧Vin=230V、出力電圧Vout=275V、誘導素子L1のインダクタンス値L1=500μH、誘導素子L2のインダクタンス値L2=500μH、誘導素子L3のインダクタンス値L3=500μH、誘導素子L1の寄生直流抵抗値Rdc1=5mΩ、誘導素子L2の寄生直流抵抗値Rdc2=10mΩ、誘導素子L3の寄生直流抵抗値Rdc3=10mΩ、スイッチング素子SW11のオン抵抗値RSW11=6mΩ、スイッチング素子SW12のオン抵抗値RSW11=12mΩ、スイッチング素子SW12のオン抵抗値RSW11=12mΩ、容量素子Coutの容量値Cout=100μF、制御回路30によるインターリーブ駆動のスイッチング周波数=80kHz、抵抗素子R1の抵抗値R1=200mΩ、抵抗素子R2の抵抗値R2=200mΩ、抵抗素子R3の抵抗値R3=200mΩを含む。図3(a)では、図3(b)に比較して、電流ばらつきが6%から1%(電力ばらつきに換算すると13%から3%)まで改善されることが示されている。
以上のように、本実施形態では、電源装置1において、複数相の電流を生成する複数の回路21~23のそれぞれに誘導素子及び抵抗素子の直列接続を含ませる。各回路21~23において、抵抗素子の抵抗値は、誘導素子の寄生直流抵抗値より小さくされ得る。この回路構成により、誘導素子の寄生直流抵抗値のばらつきが複数相の電流に与える影響を低減できる。すなわち、複数相のインターリーブ制御を行う制御回路30の複雑化を抑制しながら複数相の電流を平衡化することができる。この結果、意図しない電流の脈動を抑制できることなどにより、誘導素子L1~L3やスイッチング素子SW11~SW13の発熱を抑制でき、誘導素子L1~L3やスイッチング素子SW11~SW13の寿命の短期化を抑制できる。
なお、図3に示す相数は一例であり、相数は2であってもよいし、4以上であってもよい。例えば、相数が2である場合、入力ノードNin1及びブリッジ回路10の間で並列接続される回路の数を2つにし、各回路に誘導素子及び抵抗素子の直列接続を含ませればよい。この場合、ブリッジ回路10を2相用に変更し、制御回路30は、360°/2=180°の位相差で2相のスイッチング素子をインターリーブ駆動すればよい。
また、相数がN(Nは、4以上の整数)である場合、入力ノードNin1及びブリッジ回路10の間で並列接続される回路の数をN個にし、各回路に誘導素子及び抵抗素子の直列接続を含ませればよい。この場合、ブリッジ回路10をN相用に変更し、制御回路30は、360°/Nの位相差でN相のスイッチング素子をインターリーブ駆動すればよい。
また、実施形態の変形例として、電源装置101は、例えば降圧型のDCDCコンバータであってもよい。電源装置101は、図4に示すように構成され得る。図4は、実施形態の変形例に係る電源装置101の構成を示す回路図である。電源装置101は、ブリッジ回路10、複数の回路21~23、制御回路30(図1参照)に代えて、ブリッジ回路110、複数の回路121~123、制御回路130を有する。
複数の回路121~123は、ブリッジ回路110及び出力ノードNout1の間で並列接続される。複数の回路121~123は、ブリッジ回路110における複数のノードNmid1~Nmid3に対応する。回路121は、一端がブリッジ回路110におけるノードNmid1に接続され、他端が出力ノードNout1に接続される。回路122は、一端がブリッジ回路110におけるノードNmid2に接続され、他端が出力ノードNout1に接続される。回路123は、一端がブリッジ回路110におけるノードNmid3に接続され、他端が出力ノードNout1に接続される。回路121が抵抗素子R1及び誘導素子L1の直列接続を含み、回路122が抵抗素子R2及び誘導素子L2の直列接続を含み、回路123が抵抗素子R3及び誘導素子L3の直列接続を含む点は、実施形態の回路21~23と同様である。
ブリッジ回路10は、複数の整流素子D1~D3(図1参照)に代えて複数のスイッチング素子SW1~SW3を有する。複数のスイッチング素子SW1~SW3は、複数の回路121~123に対応する。複数のスイッチング素子SW11~SW13は、複数の回路121~123に対応する。
スイッチング素子SW1は、入力ノードNin1及びノードNmid1の間に接続される。スイッチング素子SW1は、例えばFET(Field Effect Transistor)であり、ドレインが入力ノードNin1に接続され、ソースがノードNmid1に接続され、ゲートが制御回路130に接続される。
スイッチング素子SW2は、入力ノードNin1及びノードNmid2の間に接続される。スイッチング素子SW2は、例えばFET(Field Effect Transistor)であり、ドレインが入力ノードNin1に接続され、ソースがノードNmid2に接続され、ゲートが制御回路130に接続される。
スイッチング素子SW3は、入力ノードNin1及びノードNmid3の間に接続される。スイッチング素子SW3は、例えばFET(Field Effect Transistor)であり、ドレインが入力ノードNin1に接続され、ソースがノードNmid3に接続され、ゲートが制御回路130に接続される。
ここで、抵抗素子R1の抵抗値R1は、誘導素子L1の寄生直流抵抗値Rdc1より大きい。抵抗素子R1の抵抗値R1は、誘導素子L1の寄生直流抵抗値Rdc1とスイッチング素子SW1のオン抵抗値RSW1との合計より大きい。抵抗素子R1の抵抗値R1は、誘導素子L1の寄生直流抵抗値Rdc1とスイッチング素子SW11のオン抵抗値RSW11との合計より大きい。
抵抗素子R2の抵抗値R2は、誘導素子L2の寄生直流抵抗値Rdc2より大きい。抵抗素子R2の抵抗値R2は、誘導素子L2の寄生直流抵抗値Rdc2とスイッチング素子SW2のオン抵抗値RSW2との合計より大きい。抵抗素子R2の抵抗値R2は、誘導素子L2の寄生直流抵抗値Rdc2とスイッチング素子SW12のオン抵抗値RSW12との合計より大きい。
抵抗素子R3の抵抗値R3は、誘導素子L3の寄生直流抵抗値Rdc3より大きい。抵抗素子R3の抵抗値R3は、誘導素子L3の寄生直流抵抗値Rdc3とスイッチング素子SW3のオン抵抗値RSW3との合計より大きい。抵抗素子R3の抵抗値R3は、誘導素子L3の寄生直流抵抗値Rdc3とスイッチング素子SW13のオン抵抗値RSW13との合計より大きい。
制御回路130は、複数のスイッチング素子SW1~SW3,SW11~SW13をインターリーブ駆動する。制御回路130は、複数のスイッチング素子SW1~SW3を360°/(相数)の位相差でオン・オフ制御するとともに、複数のスイッチング素子SW11~SW13を360°/(相数)の位相差でオン・オフ制御する。図4の場合、スイッチング素子SW1~SW3が3個であり、スイッチング素子SW11~SW13が3個であり、回路121~123が3個であり、相数=3である。これに応じて、制御回路130は、複数のスイッチング素子SW1~SW3を360°/3=120°の位相差でオン・オフ制御するとともに、複数のスイッチング素子SW11~SW13を360°/3=120°の位相差でオン・オフ制御する。これにより、制御回路130は、図2と同様の制御を行うことができ、図3と同様に各相の電流バランスを改善できる。
このように、電源装置101において、複数相の電流を生成する複数の回路121~123のそれぞれに誘導素子及び抵抗素子の直列接続を含ませる。この回路構成により、誘導素子の寄生直流抵抗値のばらつきが複数相の電流に与える影響を低減できる。すなわち、複数相インターリーブ駆動する制御回路130の複雑化を抑制しながら複数相の電流を平衡化することができる。
また、実施形態の他の変形例として、電源装置201は、例えばDCACインバータであってもよい。電源装置201は、直流電源PSから入力ノードNin1,Nin2で受けた直流電圧を複数相の交流成分に分割し、分割された複数相の交流成分を交流電力として出力ノードNout11,Nout12,Nout13経由で負荷回路LD1へ出力する。電源装置201は、図5に示すように構成され得る。図5は、実施形態の他の変形例に係る電源装置201の構成を示す回路図である。電源装置201は、出力回路40(図4参照)が省略され、複数の回路121~123が異なる出力ノードNout11~Nout13に接続されるように変更される。
このように、電源装置201においても、複数相の電流を生成する複数の回路121~123のそれぞれに誘導素子及び抵抗素子の直列接続を含ませる。この回路構成により、誘導素子の寄生直流抵抗値のばらつきが複数相の電流に与える影響を低減できる。すなわち、複数相インターリーブ駆動する制御回路130の複雑化を抑制しながら複数相の電流を平衡化することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1 電源装置
10,110 ブリッジ回路
21~23,121~123 回路
30,130 制御回路
40 出力回路
Cout 容量素子
D1~D3 整流素子
L1~L3 誘導素子
LD,LD1 負荷回路
Nin1,Nin2 入力ノード
Nout1,Nout2,Nout11~Nout13 出力ノード
PS 直流電源
R1~R3 抵抗素子
Rout 抵抗素子
SW1~SW3,SW11~SW13 スイッチング素子

Claims (5)

  1. 第1の入力ノードと第1のノードとの間に接続された第1の回路と、
    前記第1の入力ノードと第2のノードとの間に接続された第2の回路と、
    前記第1のノードと第1の出力ノードとの間に接続された第1の整流素子と、
    前記第2のノードと前記第1の出力ノードとの間に接続された第2の整流素子と、
    前記第1のノードと第2の出力ノードとの間に接続された第1のスイッチング素子と、
    前記第2のノードと前記第2の出力ノードとの間に接続された第2のスイッチング素子と、
    前記第1のスイッチング素子及び前記第2のスイッチング素子をインターリーブ駆動する制御回路と、
    を備え、
    前記第1の回路は、第1の誘導素子及び第1の抵抗素子の直列接続を含み、
    前記第2の回路は、第2の誘導素子及び第2の抵抗素子の直列接続を含む
    電源装置。
  2. 第1のノードと第1の出力ノードとの間に接続された第1の回路と、
    第2のノードと前記第1の出力ノードとの間に接続された第2の回路と、
    前記第1のノードと第2の出力ノードとの間に接続された第1のスイッチング素子と、
    前記第2のノードと前記第2の出力ノードとの間に接続された第2のスイッチング素子と、
    第1の入力ノードと前記第1のノードとの間に接続された第3のスイッチング素子と、
    前記第1の入力ノードと前記第2のノードとの間に接続された第4のスイッチング素子と、
    前記第1のスイッチング素子、前記第2のスイッチング素子、前記第3のスイッチング素子、及び前記第4のスイッチング素子をインターリーブ駆動する制御回路と、
    を備え、
    前記第1の回路は、第1の誘導素子及び第1の抵抗素子の直列接続を含み、
    前記第2の回路は、第2の誘導素子及び第2の抵抗素子の直列接続を含む
    電源装置。
  3. 前記第1の抵抗素子の抵抗値は、前記第1の誘導素子の寄生抵抗値より大きく、
    前記第2の抵抗素子の抵抗値は、前記第2の誘導素子の寄生抵抗値より大きい
    請求項1又は2に記載の電源装置。
  4. 前記第1の抵抗素子の抵抗値は、前記第1の誘導素子の寄生抵抗値及び前記第1のスイッチング素子のオン抵抗値の合計より大きく、
    前記第2の抵抗素子の抵抗値は、前記第2の誘導素子の寄生抵抗値及び前記第2のスイッチング素子のオン抵抗値の合計より大きい
    請求項1又は2に記載の電源装置。
  5. 一端が前記第1の出力ノードに接続され、他端が前記第2の出力ノードに接続された容量素子と、
    一端が前記第1の出力ノードに接続され、他端が前記第2の出力ノードに接続された抵抗素子と、
    をさらに備えた
    請求項1から4のいずれか1項に記載の電源装置。
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