JP2023031634A - 電源装置 - Google Patents

Abstract

【課題】本開示は、複数相のインターリーブ制御を行う制御回路の複雑化を抑制できる電源装置を提供する。【解決手段】本開示に係る電源装置において、第１の回路は、第１の入力ノードと第１のノードとの間に接続される。第２の回路は、第１の入力ノードと第２のノードとの間に接続される。第１の整流素子は、第１のノードと第１の出力ノードとの間に接続される。第２の整流素子は、第２のノードと第１の出力ノードとの間に接続される。第１のスイッチング素子は、第１のノードと第２の出力ノードとの間に接続される。第２のスイッチング素子は、第２のノードと第２の出力ノードとの間に接続される。制御回路は、第１のスイッチング素子及び第２のスイッチング素子をインターリーブ駆動する。第１の回路は、第１の誘導素子及び第１の抵抗素子の直列接続を含む。第２の回路は、第２の誘導素子及び第２の抵抗素子の直列接続を含む。【選択図】図１

Description

本開示は、電源装置に関する。

インターリーブ方式の電源装置では、制御回路が、複数のスイッチング素子をインターリーブ駆動する。この電源装置において、制御回路がさらに複数相の電流を平衡させる制御を行うことがある（例えば、特許文献１，２参照）。

特開２０１５－２２０９７６号公報 特開２０１２－２１０１４５号公報

制御回路が複数のスイッチング素子をインターリーブ駆動する（複数相のインターリーブ制御を行う）ことに加えて複数相の電流を平衡させるための制御を行う場合、制御内容が複雑化することに伴い、制御回路の構成が複雑化する可能性がある。制御回路の構成が複雑化すると、制御回路のコストが増大する可能性がある。

本開示は、複数相のインターリーブ制御を行う制御回路の複雑化を抑制できる電源装置を提供する。

本開示に係る電源装置は、第１の回路と第２の回路と第１の整流素子と第２の整流素子と第１のスイッチング素子と第２のスイッチング素子と制御回路とを有する。第１の回路は、第１の入力ノードと第１のノードとの間に接続される。第２の回路は、第１の入力ノードと第２のノードとの間に接続される。第１の整流素子は、第１のノードと第１の出力ノードとの間に接続される。第２の整流素子は、第２のノードと第１の出力ノードとの間に接続される。第１のスイッチング素子は、第１のノードと第２の出力ノードとの間に接続される。第２のスイッチング素子は、第２のノードと第２の出力ノードとの間に接続される。制御回路は、第１のスイッチング素子及び第２のスイッチング素子をインターリーブ駆動する。第１の回路は、第１の誘導素子及び第１の抵抗素子の直列接続を含む。第２の回路は、第２の誘導素子及び第２の抵抗素子の直列接続を含む。

本開示に係る電源装置によれば、複数相のインターリーブ制御を行う制御回路の複雑化を抑制できる。

実施形態に係る電源装置の構成を示す回路図。 実施形態に係る電源装置の動作を示す波形図。 実施形態における複数相の電流のバランスを示す波形図。 実施形態の変形例に係る電源装置の構成を示す回路図。 実施形態の他の変形例に係る電源装置の構成を示す回路図。

以下、図面を参照しながら、本開示に係る電源装置の実施形態について説明する。

（実施形態）
実施形態にかかる電源装置は、インターリーブ方式を採用する。インターリーブ方式の電源装置は、直流電源と負荷回路との間に配される。インターリーブ方式の電源装置は、例えばＤＣＤＣコンバータであり、直流電源から受ける直流電力を複数相の交流成分に分割し、分割された複数相の交流成分を合成することで昇圧又は降圧された直流電力を生成して負荷回路へ出力する。電源装置は、複数相の交流成分に分割する際に、制御回路が複数のスイッチング素子をインターリーブ駆動する。このとき、電源装置において、複数相の交流成分に応じた複数の回路が設けられ、複数の回路に複数相の電流が流れる。この複数相の電流のレベルに偏りがあると、意図しない電流の脈動が増加することなどにより、所定の回路素子やスイッチング素子で発熱し、素子の寿命が短期化する可能性がある。

それに対して、電源装置において、制御回路が複数のスイッチング素子をインターリーブ駆動することに加えて複数相の電流を平衡させるための制御を行うことが考えられる。例えば、制御回路は、各相の電流を平衡させるために、いずれかの相の電流値が大きいときにはその相の制御信号のデューティ比を小さくし、電流値が小さいときにはその相の制御信号のデューティ比を大きくする制御を行う。この場合、制御回路に、複数相の電流値を検出するための回路、制御信号のデューティ比の変更量を演算するための回路、デューティ比の変更量に応じてスイッチング素子の駆動信号を補正するための回路などを追加的に設けることになる。これにより、制御回路の構成が複雑化すると、制御回路のコストが増大する可能性がある。

そこで、本実施形態では、電源装置において、複数相の電流を生成する複数の回路のそれぞれに誘導素子及び抵抗素子の直列接続を含ませることで、インターリーブ制御を行う制御回路の複雑化を抑制しながら複数相の電流の平衡化を図る。

具体的には、電源装置１は、例えば昇圧型のＤＣＤＣコンバータであり、図１に示すように構成され得る。図１は、電源装置１の構成を示す回路図である。電源装置１は、入力ノードＮｉｎ１，Ｎｉｎ２、出力ノードＮｏｕｔ１，Ｎｏｕｔ２、ブリッジ回路１０、複数の回路２１～２３、制御回路３０、及び出力回路４０を有する。

入力ノードＮｉｎ１は、直流電源ＰＳの正極に接続され、入力ノードＮｉｎ２は、直流電源ＰＳの負極に接続される。出力ノードＮｏｕｔ１は、負荷回路ＬＤの正側に接続され、出力ノードＮｏｕｔ２は、負荷回路ＬＤの負側に接続される。電源装置１は、直流電源ＰＳから入力ノードＮｉｎ１，Ｎｉｎ２で受けた直流電圧をインターリーブ方式により昇圧する。電源装置１は、直流電圧を複数相の交流成分に分割し、分割された複数相の交流成分を合成することで昇圧された直流電力を生成する。電源装置１は、生成された直流電力を出力ノードＮｏｕｔ１，Ｎｏｕｔ２経由で負荷回路ＬＤへ出力する。

出力回路４０は、ブリッジ回路１０及び負荷回路ＬＤの間に接続される。出力回路４０は、容量素子Ｃｏｕｔ及び抵抗素子Ｒｏｕｔを有する。容量素子Ｃｏｕｔ及び抵抗素子Ｒｏｕｔは、出力ノードＮｏｕｔ１及び出力ノードＮｏｕｔ２間で並列に接続される。容量素子Ｃｏｕｔは、一端が出力ノードＮｏｕｔ１に接続され、他端が出力ノードＮｏｕｔ２に接続される。抵抗素子Ｒｏｕｔは、一端が出力ノードＮｏｕｔ１に接続され、他端が出力ノードＮｏｕｔ２に接続される。

複数の回路２１～２３は、入力ノードＮｉｎ１及びブリッジ回路１０の間で並列接続される。複数の回路２１～２３は、ブリッジ回路１０における複数のノードＮｍｉｄ１～Ｎｍｉｄ３に対応する。

回路２１は、一端が入力ノードＮｉｎ１に接続され、他端がブリッジ回路１０におけるノードＮｍｉｄ１に接続される。回路２１は、入力ノードＮｉｎ１及びノードＮｍｉｄ１の間で抵抗素子Ｒ１及び誘導素子Ｌ１が直列接続される。抵抗素子Ｒ１の抵抗値Ｒ１は、誘導素子Ｌ１の寄生直流抵抗値Ｒｄｃ１より大きい。抵抗素子Ｒ１の抵抗値Ｒ１は、誘導素子Ｌ１の寄生直流抵抗値Ｒｄｃ１とスイッチング素子ＳＷ１１のオン抵抗値Ｒ_ＳＷ１１との合計より大きい。図１では、入力ノードＮｉｎ１側に抵抗素子Ｒ１が配されノードＮｍｉｄ１側に誘導素子Ｌ１が配される構成が例示されるが、入力ノードＮｉｎ１側に誘導素子Ｌ１が配されノードＮｍｉｄ１側に抵抗素子Ｒ１が配されてもよい。

回路２２は、一端が入力ノードＮｉｎ１に接続され、他端がブリッジ回路１０におけるノードＮｍｉｄ２に接続される。回路２２は、入力ノードＮｉｎ１及びノードＮｍｉｄ２の間で抵抗素子Ｒ２及び誘導素子Ｌ２が直列接続される。抵抗素子Ｒ２の抵抗値Ｒ２は、誘導素子Ｌ２の寄生直流抵抗値Ｒｄｃ２より大きい。抵抗素子Ｒ２の抵抗値Ｒ２は、誘導素子Ｌ２の寄生直流抵抗値Ｒｄｃ２とスイッチング素子ＳＷ１２のオン抵抗値Ｒ_ＳＷ１２との合計より大きい。図１では、入力ノードＮｉｎ１側に抵抗素子Ｒ２が配されノードＮｍｉｄ２側に誘導素子Ｌ２が配される構成が例示されるが、入力ノードＮｉｎ１側に誘導素子Ｌ２が配されノードＮｍｉｄ２側に抵抗素子Ｒ２が配されてもよい。

回路２３は、一端が入力ノードＮｉｎ１に接続され、他端がブリッジ回路１０におけるノードＮｍｉｄ３に接続される。回路２３は、入力ノードＮｉｎ１及びノードＮｍｉｄ３の間で抵抗素子Ｒ３及び誘導素子Ｌ３が直列接続される。抵抗素子Ｒ３の抵抗値Ｒ３は、誘導素子Ｌ３の寄生直流抵抗値Ｒｄｃ３より大きい。抵抗素子Ｒ３の抵抗値Ｒ３は、誘導素子Ｌ３の寄生直流抵抗値Ｒｄｃ３とスイッチング素子ＳＷ１３のオン抵抗値Ｒ_ＳＷ１３との合計より大きい。図１では、入力ノードＮｉｎ１側に抵抗素子Ｒ２が配されノードＮｍｉｄ２側に誘導素子図１では、入力ノードＮｉｎ１側に抵抗素子Ｒ３が配されノードＮｍｉｄ３側に誘導素子Ｌ３が配される構成が例示されるが、入力ノードＮｉｎ１側に誘導素子Ｌ３が配されノードＮｍｉｄ３側に抵抗素子Ｒ３が配されてもよい。

なお、抵抗素子Ｒ１の抵抗値Ｒ１と抵抗素子Ｒ２の抵抗値Ｒ２と抵抗素子Ｒ３の抵抗値Ｒ３とは、互に均等であってもよい。これにより、抵抗素子Ｒ１～Ｒ３を簡易に構成でき、複数の回路２１～２３の設計コストを低減できる。あるいは、抵抗素子Ｒ１の抵抗値と抵抗素子Ｒ２の抵抗値と抵抗素子Ｒ３の抵抗値とは、次の数式１を満たすように決められていてもよい。
Ｒ１＋Ｒｄｃ１＋Ｒ_ＳＷ１１＝Ｒ２＋Ｒｄｃ２＋Ｒ_ＳＷ１２＝Ｒ３＋Ｒｄｃ３＋Ｒ_ＳＷ１３・・・数式１
これにより、各相の電流のバランスをさらに改善できる。

ブリッジ回路１０は、複数の整流素子Ｄ１～Ｄ３及び複数のスイッチング素子ＳＷ１１～ＳＷ１３を有する。複数の整流素子Ｄ１～Ｄ３は、複数の回路２１～２３に対応する。複数のスイッチング素子ＳＷ１１～ＳＷ１３は、複数の回路２１～２３に対応する。

整流素子Ｄ１は、ノードＮｍｉｄ１及び出力ノードＮｏｕｔ１の間に接続される。整流素子Ｄ１は、例えばダイオードであり、アノードがノードＮｍｉｄ１に接続され、カソードが出力ノードＮｏｕｔ１に接続される。

整流素子Ｄ２は、ノードＮｍｉｄ２及び出力ノードＮｏｕｔ１の間に接続される。整流素子Ｄ２は、例えばダイオードであり、アノードがノードＮｍｉｄ２に接続され、カソードが出力ノードＮｏｕｔ１に接続される。

整流素子Ｄ３は、ノードＮｍｉｄ３及び出力ノードＮｏｕｔ１の間に接続される。整流素子Ｄ３は、例えばダイオードであり、アノードがノードＮｍｉｄ３に接続され、カソードが出力ノードＮｏｕｔ１に接続される。

スイッチング素子ＳＷ１１は、ノードＮｍｉｄ１及び出力ノードＮｏｕｔ２の間に接続される。スイッチング素子ＳＷ１１は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ドレインがノードＮｍｉｄ１に接続され、ソースが出力ノードＮｏｕｔ２に接続され、ゲートが制御回路３０に接続される。

スイッチング素子ＳＷ１２は、ノードＮｍｉｄ２及び出力ノードＮｏｕｔ２の間に接続される。スイッチング素子ＳＷ１２は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ドレインがノードＮｍｉｄ２に接続され、ソースが出力ノードＮｏｕｔ２に接続され、ゲートが制御回路３０に接続される。

スイッチング素子ＳＷ１３は、ノードＮｍｉｄ３及び出力ノードＮｏｕｔ２の間に接続される。スイッチング素子ＳＷ１３は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ドレインがノードＮｍｉｄ３に接続され、ソースが出力ノードＮｏｕｔ２に接続され、ゲートが制御回路３０に接続される。

制御回路３０は、複数のスイッチング素子ＳＷ１１～ＳＷ１３をインターリーブ駆動する。制御回路３０は、複数のスイッチング素子ＳＷ１１～ＳＷ１３を３６０°／（相数）の位相差でオン・オフ制御する。図１の場合、スイッチング素子ＳＷ１１～ＳＷ１３が３個であり、回路２１～２３が３個であり、相数＝３であるので、制御回路３０は、複数のスイッチング素子ＳＷ１１～ＳＷ１３を３６０°／３＝１２０°の位相差でオン・オフ制御する。

例えば、制御回路３０は、図２に示すような制御を行う。図２は、電源装置１の動作を示す波形図である。以下では、誘導素子Ｌ１，Ｌ２，Ｌ３に流れる電流を、それぞれ、Ｌ１電流、Ｌ２電流、Ｌ３電流と呼ぶことにする。

タイミングｔ１～ｔ２において、制御回路３０は、スイッチング素子ＳＷ１１をオン状態に維持し、スイッチング素子ＳＷ１２，ＳＷ１３をそれぞれオフ状態に維持する。これに応じて、Ｌ１電流値が上昇し、Ｌ２電流値、Ｌ３電流値がそれぞれ減少する。

タイミングｔ２～ｔ３において、制御回路３０は、スイッチング素子ＳＷ１１～ＳＷ１３をそれぞれオフ状態に維持する。これに応じて、Ｌ１電流値、Ｌ２電流値、Ｌ３電流値がそれぞれ減少する。

タイミングｔ３～ｔ４において、制御回路３０は、スイッチング素子ＳＷ１２をオン状態に維持し、スイッチング素子ＳＷ１１，ＳＷ１３をそれぞれオフ状態に維持する。これに応じて、Ｌ２電流値が上昇し、Ｌ１電流値、Ｌ３電流値がそれぞれ減少する。

タイミングｔ４～ｔ５において、制御回路３０は、スイッチング素子ＳＷ１１～ＳＷ１３をそれぞれオフ状態に維持する。これに応じて、Ｌ１電流値、Ｌ２電流値、Ｌ３電流値がそれぞれ減少する。

タイミングｔ５～ｔ６において、制御回路３０は、スイッチング素子ＳＷ１３をオン状態に維持し、スイッチング素子ＳＷ１１，ＳＷ１２をそれぞれオフ状態に維持する。これに応じて、Ｌ３電流値が上昇し、Ｌ１電流値、Ｌ２電流値がそれぞれ減少する。

タイミングｔ６～ｔ７において、制御回路３０は、スイッチング素子ＳＷ１１～ＳＷ１３をそれぞれオフ状態に維持する。これに応じて、Ｌ１電流値、Ｌ２電流値、Ｌ３電流値がそれぞれ減少する。

タイミングｔ１～ｔ７において、タイミングｔ１～ｔ３の期間、タイミングｔ３～ｔ５の期間、タイミングｔ５～ｔ７の期間は、互に均等であってもよい。この場合、タイミングｔ１～ｔ７がインターリーブ駆動の１周期（３６０°）に対応し、タイミングｔ１～ｔ３の期間、タイミングｔ３～ｔ５の期間、タイミングｔ５～ｔ７の期間が、それぞれ１／３周期（１２０°）に対応する。

タイミングｔ７以降、同様の動作が繰り返される。例えば、タイミングｔ７～ｔ１３において、タイミングｔ１～ｔ７と同様の動作が行われる。タイミングｔ１３～ｔ１９において、タイミングｔ１～ｔ７と同様の動作が行われる。

ここで、複数の回路２１～２３から抵抗素子Ｒ１～Ｒ３が省略された場合、複数の回路２１～２３の間で誘導素子Ｌ１～Ｌ３の寄生直流抵抗値Ｒｄｃ１～Ｒｄｃ３にばらつきがあると、Ｌ１電流値、Ｌ２電流値、Ｌ３電流値のばらつきが大きくなる可能性がある。例えば、寄生直流抵抗値Ｒｄｃ１，Ｒｄｃ２が互いに均等であるが、寄生直流抵抗値Ｒｄｃ３が寄生直流抵抗値Ｒｄｃ１，Ｒｄｃ２より小さい場合、図３（ｂ）に示すように、Ｌ１電流値の変動範囲ΔＩ_Ｌ１、Ｌ２電流値の変動範囲ΔＩ_Ｌ２に対して、Ｌ３電流値の変動範囲ΔＩ_Ｌ３の重なりＯＶ２が小さくなり得る。これにより、誘導素子Ｌ３に大電流が流れて誘導素子Ｌ３の寿命が短期化する可能性があり、スイッチング素子ＳＷ１３にそのオン時に大電流が流れてスイッチング素子ＳＷ１３の寿命が短期化する可能性がある。

それに対して、実施形態では、回路２１が誘導素子Ｌ１及び抵抗素子Ｒ１の直列接続を含み、回路２２が誘導素子Ｌ２及び抵抗素子Ｒ２の直列接続を含み、回路２３が誘導素子Ｌ３及び抵抗素子Ｒ３の直列接続を含む。抵抗素子Ｒ１の抵抗値Ｒ１は誘導素子Ｌ１の寄生直流抵抗値Ｒｄｃ１より大きく、抵抗素子Ｒ２の抵抗値Ｒ２は誘導素子Ｌ２の寄生直流抵抗値Ｒｄｃ２より大きく、抵抗素子Ｒ３の抵抗値Ｒ３は誘導素子Ｌ３の寄生直流抵抗値Ｒｄｃ３より大きい。これにより、複数の回路２１～２３の間で誘導素子Ｌ１～Ｌ３の寄生直流抵抗値Ｒｄｃ１～Ｒｄｃ３にばらつきがあっても、そのばらつきがＬ１電流値、Ｌ２電流値、Ｌ３電流値に与える影響を抑制でき、Ｌ１電流値、Ｌ２電流値、Ｌ３電流値のばらつきを抑制できる。例えば、寄生直流抵抗値Ｒｄｃ１，Ｒｄｃ２が互いに均等であるが、寄生直流抵抗値Ｒｄｃ３が寄生直流抵抗値Ｒｄｃ１，Ｒｄｃ２より小さい場合、図３（ａ）に示すように、Ｌ１電流値の変動範囲ΔＩ_Ｌ１、Ｌ２電流値の変動範囲ΔＩ_Ｌ２に対して、Ｌ３電流値の変動範囲ΔＩ_Ｌ３の重なりＯＶ１が大きくなり得る。図３（ａ）に示す重なりＯＶ１は、図３（ｂ）に示す重なりＯＶ２より大きい。これにより、誘導素子Ｌ３に流れる電流を抑制し誘導素子Ｌ３の寿命の短期化を抑制でき、スイッチング素子ＳＷ１３にオン時に流れる電流を抑制しスイッチング素子ＳＷ１３の寿命の短期化を抑制できる。

なお、図３は、複数相の電流のバランスを示す波形図である。図３（ｂ）は、図１の構成から抵抗素子Ｒ１～Ｒ３が省略された構成に対して、次の条件でＬ１電流値、Ｌ２電流値、Ｌ３電流値をシミュレーションした結果である。図３（ｂ）の条件は、入力電圧Ｖｉｎ＝２３０Ｖ、出力電圧Ｖｏｕｔ＝２７５Ｖ、誘導素子Ｌ１のインダクタンス値Ｌ１＝５００μＨ、誘導素子Ｌ２のインダクタンス値Ｌ２＝５００μＨ、誘導素子Ｌ３のインダクタンス値Ｌ３＝５００μＨ、誘導素子Ｌ１の寄生直流抵抗値Ｒｄｃ１＝５ｍΩ、誘導素子Ｌ２の寄生直流抵抗値Ｒｄｃ２＝１０ｍΩ、誘導素子Ｌ３の寄生直流抵抗値Ｒｄｃ３＝１０ｍΩ、スイッチング素子ＳＷ１１のオン抵抗値Ｒ_ＳＷ１１＝６ｍΩ、スイッチング素子ＳＷ１２のオン抵抗値Ｒ_ＳＷ１１＝１２ｍΩ、スイッチング素子ＳＷ１２のオン抵抗値Ｒ_ＳＷ１１＝１２ｍΩ、容量素子Ｃｏｕｔの容量値Ｃｏｕｔ＝１００μＦ、制御回路３０によるインターリーブ駆動のスイッチング周波数＝８０ｋＨｚを含む。

また、図３（ａ）は、図１の構成に対して、次の条件でＬ１電流値、Ｌ２電流値、Ｌ３電流値をシミュレーションした結果である。図３（ａ）の条件は、入力電圧Ｖｉｎ＝２３０Ｖ、出力電圧Ｖｏｕｔ＝２７５Ｖ、誘導素子Ｌ１のインダクタンス値Ｌ１＝５００μＨ、誘導素子Ｌ２のインダクタンス値Ｌ２＝５００μＨ、誘導素子Ｌ３のインダクタンス値Ｌ３＝５００μＨ、誘導素子Ｌ１の寄生直流抵抗値Ｒｄｃ１＝５ｍΩ、誘導素子Ｌ２の寄生直流抵抗値Ｒｄｃ２＝１０ｍΩ、誘導素子Ｌ３の寄生直流抵抗値Ｒｄｃ３＝１０ｍΩ、スイッチング素子ＳＷ１１のオン抵抗値Ｒ_ＳＷ１１＝６ｍΩ、スイッチング素子ＳＷ１２のオン抵抗値Ｒ_ＳＷ１１＝１２ｍΩ、スイッチング素子ＳＷ１２のオン抵抗値Ｒ_ＳＷ１１＝１２ｍΩ、容量素子Ｃｏｕｔの容量値Ｃｏｕｔ＝１００μＦ、制御回路３０によるインターリーブ駆動のスイッチング周波数＝８０ｋＨｚ、抵抗素子Ｒ１の抵抗値Ｒ１＝２００ｍΩ、抵抗素子Ｒ２の抵抗値Ｒ２＝２００ｍΩ、抵抗素子Ｒ３の抵抗値Ｒ３＝２００ｍΩを含む。図３（ａ）では、図３（ｂ）に比較して、電流ばらつきが６％から１％（電力ばらつきに換算すると１３％から３％）まで改善されることが示されている。

以上のように、本実施形態では、電源装置１において、複数相の電流を生成する複数の回路２１～２３のそれぞれに誘導素子及び抵抗素子の直列接続を含ませる。各回路２１～２３において、抵抗素子の抵抗値は、誘導素子の寄生直流抵抗値より小さくされ得る。この回路構成により、誘導素子の寄生直流抵抗値のばらつきが複数相の電流に与える影響を低減できる。すなわち、複数相のインターリーブ制御を行う制御回路３０の複雑化を抑制しながら複数相の電流を平衡化することができる。この結果、意図しない電流の脈動を抑制できることなどにより、誘導素子Ｌ１～Ｌ３やスイッチング素子ＳＷ１１～ＳＷ１３の発熱を抑制でき、誘導素子Ｌ１～Ｌ３やスイッチング素子ＳＷ１１～ＳＷ１３の寿命の短期化を抑制できる。

なお、図３に示す相数は一例であり、相数は２であってもよいし、４以上であってもよい。例えば、相数が２である場合、入力ノードＮｉｎ１及びブリッジ回路１０の間で並列接続される回路の数を２つにし、各回路に誘導素子及び抵抗素子の直列接続を含ませればよい。この場合、ブリッジ回路１０を２相用に変更し、制御回路３０は、３６０°／２＝１８０°の位相差で２相のスイッチング素子をインターリーブ駆動すればよい。

また、相数がＮ（Ｎは、４以上の整数）である場合、入力ノードＮｉｎ１及びブリッジ回路１０の間で並列接続される回路の数をＮ個にし、各回路に誘導素子及び抵抗素子の直列接続を含ませればよい。この場合、ブリッジ回路１０をＮ相用に変更し、制御回路３０は、３６０°／Ｎの位相差でＮ相のスイッチング素子をインターリーブ駆動すればよい。

また、実施形態の変形例として、電源装置１０１は、例えば降圧型のＤＣＤＣコンバータであってもよい。電源装置１０１は、図４に示すように構成され得る。図４は、実施形態の変形例に係る電源装置１０１の構成を示す回路図である。電源装置１０１は、ブリッジ回路１０、複数の回路２１～２３、制御回路３０（図１参照）に代えて、ブリッジ回路１１０、複数の回路１２１～１２３、制御回路１３０を有する。

複数の回路１２１～１２３は、ブリッジ回路１１０及び出力ノードＮｏｕｔ１の間で並列接続される。複数の回路１２１～１２３は、ブリッジ回路１１０における複数のノードＮｍｉｄ１～Ｎｍｉｄ３に対応する。回路１２１は、一端がブリッジ回路１１０におけるノードＮｍｉｄ１に接続され、他端が出力ノードＮｏｕｔ１に接続される。回路１２２は、一端がブリッジ回路１１０におけるノードＮｍｉｄ２に接続され、他端が出力ノードＮｏｕｔ１に接続される。回路１２３は、一端がブリッジ回路１１０におけるノードＮｍｉｄ３に接続され、他端が出力ノードＮｏｕｔ１に接続される。回路１２１が抵抗素子Ｒ１及び誘導素子Ｌ１の直列接続を含み、回路１２２が抵抗素子Ｒ２及び誘導素子Ｌ２の直列接続を含み、回路１２３が抵抗素子Ｒ３及び誘導素子Ｌ３の直列接続を含む点は、実施形態の回路２１～２３と同様である。

ブリッジ回路１０は、複数の整流素子Ｄ１～Ｄ３（図１参照）に代えて複数のスイッチング素子ＳＷ１～ＳＷ３を有する。複数のスイッチング素子ＳＷ１～ＳＷ３は、複数の回路１２１～１２３に対応する。複数のスイッチング素子ＳＷ１１～ＳＷ１３は、複数の回路１２１～１２３に対応する。

スイッチング素子ＳＷ１は、入力ノードＮｉｎ１及びノードＮｍｉｄ１の間に接続される。スイッチング素子ＳＷ１は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ドレインが入力ノードＮｉｎ１に接続され、ソースがノードＮｍｉｄ１に接続され、ゲートが制御回路１３０に接続される。

スイッチング素子ＳＷ２は、入力ノードＮｉｎ１及びノードＮｍｉｄ２の間に接続される。スイッチング素子ＳＷ２は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ドレインが入力ノードＮｉｎ１に接続され、ソースがノードＮｍｉｄ２に接続され、ゲートが制御回路１３０に接続される。

スイッチング素子ＳＷ３は、入力ノードＮｉｎ１及びノードＮｍｉｄ３の間に接続される。スイッチング素子ＳＷ３は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ドレインが入力ノードＮｉｎ１に接続され、ソースがノードＮｍｉｄ３に接続され、ゲートが制御回路１３０に接続される。

ここで、抵抗素子Ｒ１の抵抗値Ｒ１は、誘導素子Ｌ１の寄生直流抵抗値Ｒｄｃ１より大きい。抵抗素子Ｒ１の抵抗値Ｒ１は、誘導素子Ｌ１の寄生直流抵抗値Ｒｄｃ１とスイッチング素子ＳＷ１のオン抵抗値Ｒ_ＳＷ１との合計より大きい。抵抗素子Ｒ１の抵抗値Ｒ１は、誘導素子Ｌ１の寄生直流抵抗値Ｒｄｃ１とスイッチング素子ＳＷ１１のオン抵抗値Ｒ_ＳＷ１１との合計より大きい。

抵抗素子Ｒ２の抵抗値Ｒ２は、誘導素子Ｌ２の寄生直流抵抗値Ｒｄｃ２より大きい。抵抗素子Ｒ２の抵抗値Ｒ２は、誘導素子Ｌ２の寄生直流抵抗値Ｒｄｃ２とスイッチング素子ＳＷ２のオン抵抗値Ｒ_ＳＷ２との合計より大きい。抵抗素子Ｒ２の抵抗値Ｒ２は、誘導素子Ｌ２の寄生直流抵抗値Ｒｄｃ２とスイッチング素子ＳＷ１２のオン抵抗値Ｒ_ＳＷ１２との合計より大きい。

抵抗素子Ｒ３の抵抗値Ｒ３は、誘導素子Ｌ３の寄生直流抵抗値Ｒｄｃ３より大きい。抵抗素子Ｒ３の抵抗値Ｒ３は、誘導素子Ｌ３の寄生直流抵抗値Ｒｄｃ３とスイッチング素子ＳＷ３のオン抵抗値Ｒ_ＳＷ３との合計より大きい。抵抗素子Ｒ３の抵抗値Ｒ３は、誘導素子Ｌ３の寄生直流抵抗値Ｒｄｃ３とスイッチング素子ＳＷ１３のオン抵抗値Ｒ_ＳＷ１３との合計より大きい。

制御回路１３０は、複数のスイッチング素子ＳＷ１～ＳＷ３，ＳＷ１１～ＳＷ１３をインターリーブ駆動する。制御回路１３０は、複数のスイッチング素子ＳＷ１～ＳＷ３を３６０°／（相数）の位相差でオン・オフ制御するとともに、複数のスイッチング素子ＳＷ１１～ＳＷ１３を３６０°／（相数）の位相差でオン・オフ制御する。図４の場合、スイッチング素子ＳＷ１～ＳＷ３が３個であり、スイッチング素子ＳＷ１１～ＳＷ１３が３個であり、回路１２１～１２３が３個であり、相数＝３である。これに応じて、制御回路１３０は、複数のスイッチング素子ＳＷ１～ＳＷ３を３６０°／３＝１２０°の位相差でオン・オフ制御するとともに、複数のスイッチング素子ＳＷ１１～ＳＷ１３を３６０°／３＝１２０°の位相差でオン・オフ制御する。これにより、制御回路１３０は、図２と同様の制御を行うことができ、図３と同様に各相の電流バランスを改善できる。

このように、電源装置１０１において、複数相の電流を生成する複数の回路１２１～１２３のそれぞれに誘導素子及び抵抗素子の直列接続を含ませる。この回路構成により、誘導素子の寄生直流抵抗値のばらつきが複数相の電流に与える影響を低減できる。すなわち、複数相インターリーブ駆動する制御回路１３０の複雑化を抑制しながら複数相の電流を平衡化することができる。

また、実施形態の他の変形例として、電源装置２０１は、例えばＤＣＡＣインバータであってもよい。電源装置２０１は、直流電源ＰＳから入力ノードＮｉｎ１，Ｎｉｎ２で受けた直流電圧を複数相の交流成分に分割し、分割された複数相の交流成分を交流電力として出力ノードＮｏｕｔ１１，Ｎｏｕｔ１２，Ｎｏｕｔ１３経由で負荷回路ＬＤ１へ出力する。電源装置２０１は、図５に示すように構成され得る。図５は、実施形態の他の変形例に係る電源装置２０１の構成を示す回路図である。電源装置２０１は、出力回路４０（図４参照）が省略され、複数の回路１２１～１２３が異なる出力ノードＮｏｕｔ１１～Ｎｏｕｔ１３に接続されるように変更される。

このように、電源装置２０１においても、複数相の電流を生成する複数の回路１２１～１２３のそれぞれに誘導素子及び抵抗素子の直列接続を含ませる。この回路構成により、誘導素子の寄生直流抵抗値のばらつきが複数相の電流に与える影響を低減できる。すなわち、複数相インターリーブ駆動する制御回路１３０の複雑化を抑制しながら複数相の電流を平衡化することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ 電源装置
１０，１１０ ブリッジ回路
２１～２３，１２１～１２３ 回路
３０，１３０ 制御回路
４０ 出力回路
Ｃｏｕｔ 容量素子
Ｄ１～Ｄ３ 整流素子
Ｌ１～Ｌ３ 誘導素子
ＬＤ，ＬＤ１ 負荷回路
Ｎｉｎ１，Ｎｉｎ２ 入力ノード
Ｎｏｕｔ１，Ｎｏｕｔ２，Ｎｏｕｔ１１～Ｎｏｕｔ１３ 出力ノード
ＰＳ 直流電源
Ｒ１～Ｒ３ 抵抗素子
Ｒｏｕｔ 抵抗素子
ＳＷ１～ＳＷ３，ＳＷ１１～ＳＷ１３ スイッチング素子

Claims (5)

1. 第１の入力ノードと第１のノードとの間に接続された第１の回路と、
   前記第１の入力ノードと第２のノードとの間に接続された第２の回路と、
   前記第１のノードと第１の出力ノードとの間に接続された第１の整流素子と、
   前記第２のノードと前記第１の出力ノードとの間に接続された第２の整流素子と、
   前記第１のノードと第２の出力ノードとの間に接続された第１のスイッチング素子と、
   前記第２のノードと前記第２の出力ノードとの間に接続された第２のスイッチング素子と、
   前記第１のスイッチング素子及び前記第２のスイッチング素子をインターリーブ駆動する制御回路と、
   を備え、
   前記第１の回路は、第１の誘導素子及び第１の抵抗素子の直列接続を含み、
   前記第２の回路は、第２の誘導素子及び第２の抵抗素子の直列接続を含む
   電源装置。
2. 第１のノードと第１の出力ノードとの間に接続された第１の回路と、
   第２のノードと前記第１の出力ノードとの間に接続された第２の回路と、
   前記第１のノードと第２の出力ノードとの間に接続された第１のスイッチング素子と、
   前記第２のノードと前記第２の出力ノードとの間に接続された第２のスイッチング素子と、
   第１の入力ノードと前記第１のノードとの間に接続された第３のスイッチング素子と、
   前記第１の入力ノードと前記第２のノードとの間に接続された第４のスイッチング素子と、
   前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、及び前記第４のスイッチング素子をインターリーブ駆動する制御回路と、
   を備え、
   前記第１の回路は、第１の誘導素子及び第１の抵抗素子の直列接続を含み、
   前記第２の回路は、第２の誘導素子及び第２の抵抗素子の直列接続を含む
   電源装置。
3. 前記第１の抵抗素子の抵抗値は、前記第１の誘導素子の寄生抵抗値より大きく、
   前記第２の抵抗素子の抵抗値は、前記第２の誘導素子の寄生抵抗値より大きい
   請求項１又は２に記載の電源装置。
4. 前記第１の抵抗素子の抵抗値は、前記第１の誘導素子の寄生抵抗値及び前記第１のスイッチング素子のオン抵抗値の合計より大きく、
   前記第２の抵抗素子の抵抗値は、前記第２の誘導素子の寄生抵抗値及び前記第２のスイッチング素子のオン抵抗値の合計より大きい
   請求項１又は２に記載の電源装置。
5. 一端が前記第１の出力ノードに接続され、他端が前記第２の出力ノードに接続された容量素子と、
   一端が前記第１の出力ノードに接続され、他端が前記第２の出力ノードに接続された抵抗素子と、
   をさらに備えた
   請求項１から４のいずれか１項に記載の電源装置。

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