JP2023028099A - 駆動装置 - Google Patents

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Abstract

【課題】スイッチング素子の高速動作に対応できることが好ましい。【解決手段】スイッチング素子を駆動する駆動装置であって、高電位線と、スイッチング素子の制御端子を高電位線に接続するか否かを切り替える高電位側切替制御部と、スイッチング素子の制御端子から高電位線までの経路において、高電位側切替制御部と直列に配置された高電位側の第１抵抗素子と、スイッチング素子の制御端子から高電位線までの経路において、第１抵抗素子と並列に設けられた高電位側コンデンサと、高電位側コンデンサを放電させるか否かを制御する高電位側放電制御部とを備える駆動装置を提供する。【選択図】図１４

Description

本発明は、スイッチング素子を駆動する駆動装置に関する。
従来、トランジスタ等のスイッチング素子を制御する駆動装置が知られている（例えば、特許文献１参照）。
特許文献１ 特開２０００－３２４８０１号公報
駆動装置においては、スイッチング素子の高速動作に対応できることが好ましい。
上記課題を解決するために、本発明の一つの態様においては、スイッチング素子を駆動する駆動装置を提供する。駆動装置は、高電位線を備えてよい。駆動装置は、スイッチング素子の制御端子を高電位線に接続するか否かを切り替える高電位側切替制御部を備えてよい。駆動装置は、スイッチング素子の制御端子から高電位線までの経路において、高電位側切替制御部と直列に配置された高電位側の第１抵抗素子を備えてよい。駆動装置は、スイッチング素子の制御端子から高電位線までの経路において、第１抵抗素子と並列に設けられた高電位側コンデンサを備えてよい。駆動装置は、高電位側コンデンサを放電させるか否かを制御する高電位側放電制御部を備えてよい。
高電位側放電制御部は、スイッチング素子の制御端子における制御電圧がプラトー電圧以上となっていることを条件として、高電位側コンデンサを放電させてよい。
スイッチング素子は、相補動作する一対のスイッチング素子のいずれかの素子であってよい。高電位側放電制御部は、駆動対象とするスイッチング素子のターンオンの完了から次回のターンオフ開始までの間に、高電位側コンデンサを放電させてよい。
第１抵抗素子は、スイッチング素子の制御端子と、高電位側切替制御部との間に配置されてよい。高電位側コンデンサは、スイッチング素子の制御端子と、高電位側切替制御部との間において第１抵抗素子と並列に配置されていてよい。
駆動装置は、スイッチング素子の制御端子と高電位側コンデンサとの間において、第１抵抗素子と並列に配置された高電位側ダイオードを備えてよい。
高電位側放電制御部は、高電位側ダイオードおよび高電位側コンデンサの接続点と、高電位線との間に配置された高電位側スイッチであってよい。
駆動装置は、高電位側コンデンサおよび高電位側スイッチの接続点と、スイッチング素子の制御端子との間において、高電位側ダイオードと直列に配置された高電位側の第２抵抗素子を備えてよい。
駆動装置は、高電位側コンデンサおよび高電位側スイッチの接続点と、高電位線との間において、高電位側スイッチと直列に配置された高電位側の第３抵抗素子を備えてよい。
駆動装置は、高電位側切替制御部および第１抵抗素子の接続点と、高電位側ダイオードおよび高電位側スイッチの接続点との間において、高電位側コンデンサと直列に配置された高電位側の第４抵抗素子を備えてよい。
高電位側コンデンサの容量が可変であってよい。駆動装置は、高電位側コンデンサの容量を制御する容量制御部を備えてよい。
第２抗素子の抵抗値が可変であってよい。駆動装置は、第２抵抗素子の抵抗値を制御する抵抗制御部を備えてよい。
第３抵抗素子の抵抗値が可変であってよい。駆動装置は、第３抵抗素子の抵抗値を制御する抵抗制御部を備えてよい。
第４抵抗素子の抵抗値が可変であってよい。駆動装置は、第４抵抗素子の抵抗値を制御する抵抗制御部を備えてよい。
駆動装置は、高電位線よりも電位の低い基準電位線を備えてよい。駆動装置は、スイッチング素子の制御端子を基準電位線に接続するか否かを切り替える基準電位側切替制御部を備えてよい。駆動装置は、スイッチング素子の制御端子から基準電位線までの経路において、基準電位側切替制御部と直列に配置された基準電位側の第１抵抗素子を備えてよい。駆動装置は、スイッチング素子の制御端子から基準電位線までの経路において、基準電位側の第１抵抗素子と並列に設けられた基準電位側コンデンサを備えてよい。駆動装置は、基準電位側コンデンサを放電させるか否かを制御する基準電位側放電制御部を備えてよい。
スイッチング素子および高電位側スイッチの少なくとも一方は、炭化ケイ素、窒化ガリウム、酸化ガリウム、および、ダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体素子であってよい。
高電位側スイッチが、トランジスタ素子、フォトカプラ、デジタルアイソレータ、メカニカルリレー、または、フォトダイオードのいずれかであってよい。
参考例に係る電力供給回路２００の一例を示す図である。 電力供給回路１００の構成例を示す図である。 スイッチング素子１１２－１および基準電位側回路１４０のターンオフ時の動作例を示す図である。 基準電位側回路１４０の他の構成例を示す図である。 基準電位側回路１４０の他の構成例を示す図である。 基準電位側回路１４０の他の構成例を示す図である。 基準電位側回路１４０の他の構成例を示す図である。 基準電位側回路１４０の他の構成例を示す図である。 基準電位側回路１４０の他の構成例を示す図である。 基準電位側回路１４０の他の構成例を示す図である。 基準電位側回路１４０の他の構成例を示す図である。 基準電位側回路１４０の他の構成例を示す図である。 図１２に示した基準電位側回路１４０およびスイッチング素子１１２－１の等価回路を示す。 本発明の一つの実施形態に係る電力供給回路１００の構成例を示す図である。 スイッチング素子１１２－１および高電位側回路１３０の動作例を示す図である。 高電位側回路１３０の他の構成例を示す図である。 高電位側回路１３０の他の構成例を示す図である。 高電位側回路１３０の他の構成例を示す図である。 高電位側回路１３０の他の構成例を示す図である。 高電位側回路１３０の他の構成例を示す図である。 高電位側回路１３０の他の構成例を示す図である。 高電位側回路１３０の他の構成例を示す図である。 高電位側回路１３０の他の構成例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、又、本発明に直接関係のない要素は図示を省略する。また、１つの図面において、同一の機能、構成を有する要素については、代表して符合を付し、その他については符合を省略する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。また、「同一」または「等しい」の様に称した場合、コスト上の理由から近しい値としてよい。近しい値とは、例えば「3.1Ωを3.3Ωとする」というような非系列の値からE系列の値を採用する等である。
図１は、参考例に係る電力供給回路２００の一例を示す図である。電力供給回路２００は、負荷に電力を供給する。本例の電力供給回路２００は、スイッチング素子１１２－１、１１２－２、駆動装置２１０－１、２１０－２、制御回路１１４、高電位線１２０および基準電位線１２２を備える。
スイッチング素子１１２－１およびスイッチング素子１１２－２は、一例としてＭＯＳＦＥＴ等のトランジスタであるが、これに限定されない。それぞれのスイッチング素子１１２は、ドレイン端子、ソース端子およびゲート端子を有してよい。スイッチング素子１１２が絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の場合、ドレイン端子およびソース端子は、コレクタ端子およびエミッタ端子とも称される。ゲート端子は、スイッチング素子１１２のオン／オフ状態を制御する制御端子の一例である。
本例のスイッチング素子１１２－１およびスイッチング素子１１２－２は、高電位線１２０および基準電位線１２２の間において直列に接続されている。基準電位線１２２には、接地電位等の基準電位が印加されている。高電位線１２０には、基準電位よりも高い高電位が印加されている。基準電位線１２２および高電位線１２０には、外部電源が接続されてよい。また、基準電位線１２２および高電位線１２０の間には、コンデンサ１１６が接続されてよい。
本例では、スイッチング素子１１２－２のドレイン端子が高電位線１２０に接続されており、スイッチング素子１１２－１のドレイン端子がスイッチング素子１１２－２のソース端子に接続されている。また、スイッチング素子１１２－１のソース端子は基準電位線１２２に接続されている。
電力供給回路２００は、スイッチング素子１１２－１およびスイッチング素子１１２－２の接続点１１８から、負荷に電力を供給する。スイッチング素子１１２－１およびスイッチング素子１１２－２は、互いに相補的にオン／オフ状態が切り替わる。すなわち、一方のスイッチング素子１１２がオン状態の場合、他方のスイッチング素子１１２はオフ状態に制御される。これにより、負荷を高電位線１２０に接続するか、基準電位線１２２に接続するかを切り替える。
駆動装置２１０－１は、スイッチング素子１１２－１を制御してオン状態およびオフ状態を切り替える。駆動装置２１０－２は、スイッチング素子１１２－２を制御してオン状態およびオフ状態を切り替える。駆動装置２１０－２は、駆動装置２１０－１と同様の機能および構造を有してよい。本例では、駆動装置２１０－１の構造および動作を説明し、駆動装置２１０－２の説明を省略する。また本明細書では、駆動装置２１０－１を、単に駆動装置２１０と称する場合がある。
駆動装置２１０は、スイッチング素子１１２のゲート端子に入力する制御信号を生成する。本明細書では、スイッチング素子１１２－１を、単にスイッチング素子１１２と称する場合がある。駆動装置２１０は、高電位側回路２３０および基準電位側回路２４０を有する。基準電位側回路２４０は、第１切替制御部１１、基準電位側の第１抵抗素子２１、第１電源３１および第１コンデンサ５０を備える。高電位側回路２３０は、第２切替制御部１２、高電位側の第１抵抗素子２２および第２電源３２を備える。
第１電源３１および第２電源３２は、高電位線４０および基準電位線４２の間において直列に配置されている。第１電源３１および第２電源３２が、高電位線４０および基準電位線４２の間の電圧を生成する。第１電源３１および第２電源３２の接続点９１は、スイッチング素子１１２のソース端子に接続されてよい。
第１切替制御部１１および第２切替制御部１２は、スイッチング素子１１２のオン／オフ状態の切替を制御する。本例の第１切替制御部１１および第２切替制御部１２は、高電位線４０および基準電位線４２の間に直列に配置され、相補的に動作するトランジスタである。本明細書および図面に示す各トランジスタは、バイポーラトランジスタであってよく、ＭＯＳＦＥＴであってよく、ＩＧＢＴであってよく、炭化ケイ素、窒化ガリウム、酸化ガリウム、および、ダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体素子であってよく、他の半導体スイッチング素子であってよい。第１切替制御部１１および第２切替制御部１２の接続点９２が、スイッチング素子１１２の制御端子（ゲート端子）に接続される。
第１切替制御部１１は、スイッチング素子１１２の制御端子を、基準電位線４２に接続するか否かを制御する。本例では、第１切替制御部１１がオン状態の場合に、スイッチング素子１１２の制御端子が基準電位線４２に接続される。第２切替制御部１２は、スイッチング素子１１２の制御端子を、高電位線４０に接続するか否かを制御する。本例では、第２切替制御部１２がオン状態の場合に、スイッチング素子１１２の制御端子が高電位線４０に接続される。
制御回路１１４は、第１切替制御部１１および第２切替制御部１２のオン／オフ状態を制御する。制御回路１１４は、第１切替制御部１１および第２切替制御部１２の制御端子に印加する制御信号を生成してよい。
第１抵抗素子２１は、スイッチング素子１１２の制御端子と基準電位線４２との間の経路において、第１切替制御部１１と直列に設けられている。本例の第１抵抗素子２１は、第１切替制御部１１と基準電位線４２との間に配置されているが、接続点９２と第１切替制御部１１との間に配置されていてもよい。第１切替制御部１１がオンになると、スイッチング素子１１２のゲート容量に蓄積された電荷が、第１抵抗素子２１を通って、基準電位線４２に引き抜かれる。このため、第１抵抗素子２１の抵抗値により、スイッチング素子１１２がターンオフする速度を調整し、スイッチング素子１１２の主電流（本例ではドレイン電流Ｉｄ）の時間変化率（ｄｉ／ｄｔとも称される）を調整できる。なお、スイッチング素子１１２がターンオフ動作すると、スイッチング素子１１２の主電流の時間変化率に応じたサージ電圧が、スイッチング素子１１２の主端子（本例ではソース端子およびドレイン端子）に発生する。
第１抵抗素子２２は、スイッチング素子１１２の制御端子と高電位線４０との間の経路において、第２切替制御部１２と直列に設けられている。本例の第１抵抗素子２２は、第２切替制御部１２と高電位線４０との間に配置されているが、接続点９２と第２切替制御部１２との間に配置されていてもよい。第２切替制御部１２がオンになると、高電位線４０から第１抵抗素子２２を通って、スイッチング素子１１２のゲート容量に電荷が充電される。このため、第１抵抗素子２２の抵抗値により、スイッチング素子１１２がターンオンする速度を調整し、スイッチング素子１１２の主電流（本例ではドレイン電流Ｉｄ）の時間変化率（ｄｉ／ｄｔとも称される）を調整できる。なお、スイッチング素子１１２－１がターンオン動作すると、スイッチング素子１１２－１の主電流の時間変化率に応じた逆回復サージ電圧が、他方のスイッチング素子（この場合はスイッチング素子１１２－２）の主端子（本例ではソース端子およびドレイン端子）に発生する。
上述したように、第１抵抗素子２１の抵抗値を大きくすると、主電流の時間変化率を小さくして、サージ電圧を抑制できる。しかし、第１抵抗素子２１の抵抗値を大きくすると、スイッチング素子１１２のゲート電荷の放電時間が長くなり、スイッチング素子１１２のターンオフ動作を開始してから完了までの時間（本明細書ではターンオフ時間と称する）が増大する。このため、スイッチング素子１１２のターンオフ損失が増大してしまう。なお、ターンオフの完了とは、スイッチング素子１１２の主電流の遮断が完了したタイミングでも良く、サージ電圧発生後の主端子間電圧がコンデンサ１１６の電圧と一致したタイミングでも良い。
同様に、第１抵抗素子２２の抵抗値を大きくすると、主電流Ｉｄの時間変化率を小さくして、逆回復サージ電圧を抑制できる。しかし、第１抵抗素子２２の抵抗値を大きくすると、スイッチング素子１１２のゲート電荷の充電時間が長くなり、スイッチング素子１１２のターンオン動作を開始してから完了までの時間（本明細書ではターンオン時間と称する）が増大する。このため、スイッチング素子１１２のターンオン損失が増大してしまう。なお、ターンオンの完了とは、スイッチング素子１１２の主電流が、負荷を流れる電流と等しくなったタイミングでも良く、主端子間電圧が零となったタイミングでも良い。
また、第１抵抗素子２１の抵抗値を小さくすると、スイッチング素子１１２のターンオフ時間を短くしてターンオフ損失を低減できる。しかし、サージ電圧は大きくなってしまう。また、第１抵抗素子２２の抵抗値を小さくすると、スイッチング素子１１２のターンオフ時間を短くしてターンオン損失を低減できる。しかし、逆回復サージ電圧は大きくなってしまう。
近年の半導体装置は動作周波数が増加しており、スイッチング素子１１２も高速動作できることが好ましい。スイッチング素子１１２を高速動作させるには、サージ電圧の抑制と、ターンオフ時間およびターンオフ損失の抑制とを両立することが好ましい。同様にスイッチング素子１１２を高速動作させるには、サージ電圧の抑制と、ターンオン時間およびターンオン損失の抑制とを両立することが好ましい。
電力供給回路２００は、スイッチング素子１１２の制御端子から基準電位線４２までの経路において、第１抵抗素子２１と並列に設けられた第１コンデンサ５０を備える。本例の第１コンデンサ５０は、第１切替制御部１１および第１抵抗素子２１の接続点９３と、基準電位線４２との間において、第１抵抗素子２１と並列に設けられている。
第１コンデンサ５０を設けることで、第１切替制御部１１がオン状態になった直後は、スイッチング素子１１２のゲート電荷が、第１切替制御部１１を介して第１コンデンサ５０に移動する。この場合、ゲート電荷が第１抵抗素子２１を通過しない。このため、スイッチング素子１１２のゲート電圧は、速やかに低下する。このため、スイッチング素子１１２のターンオフ時間を短縮できる。
第１コンデンサ５０に十分電荷が蓄積された後は、スイッチング素子１１２のゲート電荷は、主に第１切替制御部１１および第１抵抗素子２１を通って、基準電位線４２に移動する。このため、第１抵抗素子２１により主電流の時間変化率を調整でき、サージ電圧を抑制できる。
このように、第１コンデンサ５０を設けることで、スイッチング素子１１２のターンオフ時間を短縮し、且つ、サージ電圧を抑制できる。同様に、第２コンデンサを第１抵抗素子２２に対して並列に設けることで、スイッチング素子１１２のターンオン時間を短縮し、且つ、サージ電圧を抑制できる。
しかし、スイッチング素子１１２のターンオン、ターンオフが繰り返された場合、前回のターンオフ時に第１コンデンサ５０に蓄積された電荷が、次回のターンオフ時までに十分放電されていなければ、次回のターンオフ時に、十分なゲート電荷を第１コンデンサ５０に移動できない。この場合、ターンオフ時間を短縮することができない。この点はターンオン動作における第２コンデンサについても同様である。
本例では、第１抵抗素子２１が第１コンデンサ５０の放電回路を兼ねている。よって、第１コンデンサ５０に蓄積された電荷は、第１抵抗素子２１を介して放電される。このため、サージ電圧を抑制する目的で第１抵抗素子２１の抵抗値を大きくすると、第１コンデンサ５０の蓄積電荷の放電が遅くなり、次回のターンオフ時までに蓄積電荷を十分放電できない場合が生じうる。特にスイッチング素子１１２が高速動作する場合に、第１コンデンサ５０の放電が間に合わない場合がある。第１抵抗素子２１の抵抗値を小さくすれば、第１コンデンサ５０の放電時間は短くなるが、サージ電圧を抑制しにくくなる。同様に、第１抵抗素子２２と並列に第２コンデンサを設けた場合、第１抵抗素子２２が第２コンデンサの放電回路を兼ねる。このため、サージ電圧を抑制する目的で第１抵抗素子２２の抵抗値を大きくすると、第２コンデンサの放電が遅くなり、次回のターンオン時までに第２コンデンサを十分放電できない場合が生じうる。特にスイッチング素子１１２が高速動作する場合に、第２コンデンサの放電が間に合わない場合がある。第１抵抗素子２２の抵抗値を小さくすれば、第２コンデンサの放電時間は短くなるが、サージ電圧を抑制しにくくなる。
図２は、電力供給回路１００の構成例を示す図である。電力供給回路１００は、図１に示した駆動装置２１０－１、２１０－２に代えて、駆動装置１１０－１、１１０－２を備える。駆動装置１１０以外の構成は、図１に示した電力供給回路２００と同様である。駆動装置１１０－２は、駆動装置１１０－１と同様の機能および構成を有する。本例では、駆動装置１１０－１の構造および動作を説明し、駆動装置１１０－２の説明を省略する。また本明細書では、駆動装置１１０－１を、単に駆動装置１１０と称する場合がある。
駆動装置１１０は、スイッチング素子１１２を駆動する。駆動装置１１０は、高電位側回路１３０および基準電位側回路１４０を有する。駆動装置１１０は、駆動装置２１０と同様に、第１電源３１、第２電源３２、第１切替制御部１１、第２切替制御部１２、第１抵抗素子２１、第１抵抗素子２２および第１コンデンサ５０を備える。これらの構成のうち、第１電源３１、第１切替制御部１１、第１抵抗素子２１および第１コンデンサ５０は基準電位側回路１４０に含まれる。第１切替制御部１１は基準電位側切替制御部の一例であり、第１コンデンサ５０は基準電位側コンデンサの一例である。また、第２電源３２、第２切替制御部１２および第１抵抗素子２２は高電位側回路１３０に含まれる。第２切替制御部１２は、高電位側切替制御部の一例である。図２の例においては、接続点９２と第１切替制御部１１との間に第１抵抗素子２１が配置され、接続点９２と第２切替制御部１２との間に第１抵抗素子２２が配置されている。他の例では、第１切替制御部１１と基準電位線４２との間に第１抵抗素子２１が配置されてよい。また、第２切替制御部１２と高電位線４０との間に第１抵抗素子２２が配置されてよい。
第１コンデンサ５０は、スイッチング素子１１２の制御端子から基準電位線４２までの経路において、第１抵抗素子２１と並列に設けられている。本例の第１コンデンサ５０は、スイッチング素子１１２の制御端子と第１切替制御部１１（または接続点９３）との間において、第１抵抗素子２１と並列に配置されている。接続点９３は、第１抵抗素子２１と第１切替制御部１１との接続点である。
基準電位側回路１４０は、第１コンデンサ５０を放電させるか否かを制御する第１放電制御部５２を更に備える。第１放電制御部５２は、基準電位側放電制御部の一例である。第１放電制御部５２は、第１切替制御部１１とは別個に設けられている。本例の第１放電制御部５２は、第１コンデンサ５０のスイッチング素子１１２側の電極を、基準電位線４２に接続するか否かを切り替える第１トランジスタである。第１トランジスタは、基準電位側トランジスタの一例である。第１切替制御部１１がオン状態で、且つ、第１放電制御部５２がオン状態になると、第１コンデンサ５０の両端が基準電位線４２に接続される。これにより、第１抵抗素子２１を介さずに、第１コンデンサ５０が放電される。なお、第１切替制御部１１および第１放電制御部５２のオン抵抗は、第１抵抗素子２１よりも十分に小さい。
第１放電制御部５２は、第１切替制御部１１がオン状態になったタイミングよりも後に、オン状態になる。これにより、第１切替制御部１１がオン状態になってから所定の期間は、スイッチング素子１１２のゲート電荷が第１コンデンサ５０に移動して、スイッチング素子１１２のゲート電圧が速やかに低下する。このため、スイッチング素子１１２のターンオフ時間を短縮できる。そして、第１放電制御部５２がオン状態になることで、第１抵抗素子２１を介さずに、第１コンデンサ５０の蓄積電荷が放電される。これにより、第１コンデンサ５０の蓄積電荷を速やかに放電でき、スイッチング素子１１２が高速動作した場合でも、第１コンデンサ５０の放電を十分に行うことができる。また、第１抵抗素子２１の抵抗値を調整することで、サージ電圧を抑制できる。
制御回路１１４は、第１放電制御部５２のオン／オフ状態を制御してよい。制御回路１１４は、第１切替制御部１１をオン状態にしたタイミングに基づいて、第１放電制御部５２を制御してよい。例えば第１切替制御部１１をオン状態にしてから所定の時間が経過してから、第１放電制御部５２をオン状態にしてよい。また、制御回路１１４は、駆動装置１１０－１、駆動装置１１０－２、スイッチング素子１１２－１、および、スイッチング素子１１２－２のいずれかの状態に基づいて、第１放電制御部５２を制御してもよい。各装置および素子の状態とは、回路上の所定の位置における電圧または電流の瞬時値または時間波形であってよい。
基準電位側回路１４０は、第１ダイオード５４を更に備えてよい。第１ダイオード５４は、基準電位側ダイオードの一例である。第１ダイオード５４は、スイッチング素子１１２の制御端子と第１コンデンサ５０との間において、第１抵抗素子２１と並列に配置されている。第１ダイオード５４は、スイッチング素子１１２から第１コンデンサ５０に向かう方向が順方向となるように配置されている。第１ダイオード５４を設けることで、第１コンデンサ５０の蓄積電荷が、第１抵抗素子２１を介して放電されることを防げる。本例の第１放電制御部５２は、第１ダイオード５４および第１コンデンサ５０の接続点９５と、基準電位線４２との間に配置されている。
図３は、スイッチング素子１１２－１および基準電位側回路１４０のターンオフ時の動作例を示す図である。図３における横軸は時間を示し、縦軸は電圧または電流の大きさを示している。また、スイッチング素子１１２のゲート電圧（ゲート－ソース間電圧）をＶｇｓ、ゲート電流をＩｇ、主端子間電圧をＶｄｓ、主電流をＩｄ、第１コンデンサ５０の電圧をＶｃとする。
図３の初期状態において、スイッチング素子１１２はオン状態である。タイミングｔ１において第１切替制御部１１がオフ状態からオン状態に遷移する。これにより、ゲート電流Ｉｇが流れて、スイッチング素子１１２のゲート電荷が第１コンデンサ５０に移動する。ゲート電圧Ｖｇｓは速やかに低下し、コンデンサ電圧Ｖｃは上昇する。図３においては、スイッチング素子１１２の制御端子に流入するゲート電流Ｉｇを正とし、制御端子から流出するゲート電流を負としている。ゲート電圧Ｖｇｓがスイッチング素子１１２のプラトー電圧に低下するタイミングｔ２まで、ゲート電荷が第１コンデンサ５０に移動する。プラトー電圧については後述する。第１コンデンサ５０は、スイッチング素子１１２のゲート電圧Ｖｇｓがプラトー電圧と一致するようにゲート電荷を移動させて蓄積できる容量を有しても良いし、スイッチング素子１１２のゲート電圧Ｖｇｓが少なくともプラトー電圧になるまで、ゲート電荷を移動させて蓄積できる容量を有してよい。
ゲート電圧Ｖｇｓがプラトー電圧まで低下した以降（ｔ２以降）は、スイッチング素子１１２のゲート電荷は、第１抵抗素子２１および第１切替制御部１１を通って、基準電位線４２に流れる。第１抵抗素子２１の抵抗値により、ゲート電流Ｉｇは比較的に小さくなる。また、スイッチング素子１１２がオフし始めるので、主端子間電圧Ｖｄｓは徐々に上昇する。
ゲート電圧Ｖｇｓがプラトー電圧まで低下してから、所定の期間が経過すると、ゲート電圧Ｖｇｓがプラトー電圧よりも小さくなり始める（タイミングｔ３）。例えば、スイッチング素子１１２の帰還容量Ｃｒｓｓ（またはゲートドレイン間容量Ｃｇｄ）の電荷を放電し終わると、ゲート電圧Ｖｇｓが低下し始める。期間ｔ２－ｔ３の長さは０であってもよい。サージ電圧の大きさに影響を与える主電流Ｉｄの時間変化率（ｄｉ／ｄｔ）は、期間ｔ２－ｔ３までのゲート電流Ｉｇの大きさにより定まる。本例では、当該期間におけるゲート電流Ｉｇが、第１抵抗素子２１により調整できるので、サージ電圧を抑制できる。
図２の実施例においては、タイミングｔ３以降の所定のタイミングｔ４において、第１放電制御部５２が第１コンデンサ５０を放電させる。図３の例では、ゲート電圧Ｖｇｓが、第１閾値電圧以下となったことを条件として、第１放電制御部５２がオン状態になる。第１閾値電圧は、プラトー電圧より小さい。これにより、第１コンデンサ５０のコンデンサ電圧Ｖｃは速やかに低下するので、スイッチング素子１１２が高速動作する場合であっても、第１コンデンサ５０を十分に放電できる。また、スイッチング素子１１２のゲート電流Ｉｇも、第１放電制御部５２を通って基準電位線４２に流れる。このため、ゲート電圧Ｖｇｓも速やかに低下させることができる。なお、タイミングｔ４において第１放電制御部５２をオン状態にするとゲート電流Ｉｇが大きくなるが、タイミングｔ３で生じているサージ電圧の大きさには影響を与えない。
以上のように、図２および図３に示した実施例によれば、スイッチング素子１１２のサージ電圧の抑制、および、ターンオフ時間の短縮を両立しつつ、更に、スイッチング素子１１２の動作周波数を増大させても対応可能な駆動装置１１０を提供できる。
なおプラトー電圧とは、以下の（１）－（３）の条件のいずれか１つ以上を満たす電圧であってよい。
（１）スイッチング素子１１２のゲート電荷－Ｖｇｓ特性曲線上の変曲点間の領域におけるゲート－ソース間電圧Ｖｇｓ。
（２）スイッチング素子のスイッチング動作において、主電流Ｉｄが変化せずに、ドレイン－ソース間電圧Ｖｄｓが変化する期間におけるゲート電圧Ｖｇｓ。
（３）ＭＯＳＦＥＴにおける帰還容量Ｃｒｓｓ（またはゲートドレイン間容量Ｃｇｄ）が放電する間のゲート電圧Ｖｇｓ
スイッチング素子１１２の製造者等により、プラトー電圧の仕様値が設定されている場合には、当該仕様値を用いてもよい。
また、第１閾値電圧は、以下の（４）－（６）のいずれかで定義される電圧であってよく、スイッチング素子１１２の製造者等により、閾値電圧の仕様値が設定されている場合には、当該仕様値を用いてもよい。
（４）主電流Ｉｄが０の場合のゲート電圧Ｖｇｓ。主電流Ｉｄが０の場合とは、測定機器の測定分解能以下の主電流となった場合のように、実質的に０になった場合を含む。
（５）スイッチング素子１１２の定格電流の０．１％の主電流Ｉｄが流れる場合のゲート電圧Ｖｇｓ。ここで用いる主電流Ｉｄの値は、１％以下のように、定格電流より十分小さければよく、定格電流の０．１％に限定されない。
（６）スイッチング素子１１２に流れる主電流Ｉｄが、オフ状態における遮断時漏れ電流と等しい場合のゲート電圧Ｖｇｓ。遮断時漏れ電流と等しいとは、差分が測定機器の測定分解能以下となった場合のように、実質的に等しい場合を含む。
タイミングｔ４以降では、第１放電制御部５２がオン状態となるので、スイッチング素子１１２の制御端子と基準電位線４２が等価的に短絡状態になる。このため、スイッチング素子１１２のゲート－ソース間電圧Ｖｇｓは逆バイアス電圧に固定され、スイッチング素子１１２が誤ってオン状態になることを防ぐことができる。このため、第１放電制御部５２は、スイッチング素子１１２の誤オンを防ぐアクティブミラークランプ回路としても機能する。
したがって、遅くとも第１コンデンサ５０の放電は当該スイッチング素子の次回のターンオン開始までに完了すればよい。当該スイッチング素子の次回のターンオンまでであれば、相補動作する一対のスイッチング素子１１２－１、１１２－２のデッドタイム期間内において、第１コンデンサ５０を放電させてよい。デッドタイム期間とは、両方のスイッチング素子１１２がオフ状態になっている（または、オフ状態となるように制御されている）期間を指す。
なお、当該スイッチング素子のゲート電圧が第１閾値電圧未満になった時点で第１放電制御部５２をオンさせることで、第１放電制御部５２をアクティブミラークランプ回路としても機能させることができる。
制御回路１１４は、ゲート電圧Ｖｇｓ、ゲート電流Ｉｇ、主端子間電圧Ｖｄｓ、主電流Ｉｄの少なくとも一つに基づいて、第１放電制御部５２を制御してよい。制御回路１１４は、これらの少なくとも一つに基づいて、ゲート電圧Ｖｇｓがプラトー電圧より小さくなり始めるタイミングｔ３を推定してよい。例えば制御回路１１４は、主端子間電圧Ｖｄｓがピークを示すタイミングをｔ３として検出してよく、主電流Ｉｄが定常値から下がり始めるタイミングをｔ３として検出してもよい。制御回路１１４は、タイミングｔ３以降の所定のタイミングで、第１放電制御部５２をオン状態に制御してよい。
図４は、基準電位側回路１４０の他の構成例を示す図である。本例の基準電位側回路１４０は、図２において説明した基準電位側回路１４０の構成に加えて、基準電位側の第２抵抗素子２４を更に備える。第２抵抗素子２４は、第１コンデンサ５０および第１放電制御部５２の接続点９５と、スイッチング素子１１２の制御端子との間において、第１ダイオード５４と直列に配置されている。図４の例では、第２抵抗素子２４は、第１ダイオード５４と接続点９５との間に配置されているが、他の例では、第２抵抗素子２４は、第１ダイオード５４とスイッチング素子１１２の制御端子との間に配置されてもよい。このように第２抵抗素子２４を配置することで第１コンデンサ５０の放電速度を低下させず、第１ダイオード５４に流れる電流を第１ダイオード５４の制限値以内に納めることができる。
第２抵抗素子２４を設けることで、第１ダイオード５４に流れる電流を調整できる。例えば、第２抵抗素子２４を設けることで、第１ダイオード５４に定格を超える電流が流れることを防げる。なおターンオフ時間を短縮するには、第２抵抗素子２４の抵抗値は、第１抵抗素子２１の抵抗値より小さい方が好ましい。
また、第２抵抗素子２４の抵抗値を調整することで、スイッチング素子１１２の制御端子から第１コンデンサ５０に流れる電流を調整できる。これにより、主端子間電圧Ｖｄｓの時間変化率を調整できる。さらに、第１抵抗素子２１の抵抗値を調整することで、スイッチング素子１１２の制御端子から第１抵抗素子２１および第１切替制御部１１を通って基準電位線４２に流れる電流を調整できる。これにより、主電流Ｉｄの時間変化率を調整できる。つまり、本例では、第１抵抗素子２１および第２抵抗素子２４を別個に調整することで、主端子間電圧Ｖｄｓの時間変化率と主電流Ｉｄの時間変化率を個別に調整できる。これにより、サージ電圧を増加させることなくスイッチング速度を増加させることができ、スイッチング損失の低減ができる。
図５は、基準電位側回路１４０の他の構成例を示す図である。本例の基準電位側回路１４０は、図２から図４において説明したいずれかの基準電位側回路１４０の構成に加えて、基準電位側の第３抵抗素子２６を更に備える。基準電位側回路１４０は、図４に示したように、第２抵抗素子２４を備えていてもよい。第３抵抗素子２６は、接続点９５と基準電位線４２との間において、第１放電制御部５２と直列に配置されている。図５の例では、第３抵抗素子２６は、第１放電制御部５２と接続点９５との間に配置されているが、他の例では、第３抵抗素子２６は、第１放電制御部５２と基準電位線４２との間に配置されてもよい。このように、第３抵抗素子２６を配置することでターンオフ時間を増加させずに第１放電制御部５２に流れる電流を第１放電制御部５２の制限値以内に納めることができる。
第３抵抗素子２６を設けることで、第１放電制御部５２に流れる電流を調整できる。例えば、第３抵抗素子２６を設けることで、第１放電制御部５２に定格を超える電流が流れることを防げる。なおターンオフ時間を短縮するには、第３抵抗素子２６の抵抗値は、第１抵抗素子２１の抵抗値より小さい方が好ましい。
図６は、基準電位側回路１４０の他の構成例を示す図である。本例の基準電位側回路１４０は、図２から図５において説明したいずれかの基準電位側回路１４０の構成に加えて、基準電位側の第４抵抗素子２８を更に備える。基準電位側回路１４０は、図４および図５に示したように、第２抵抗素子２４および第３抵抗素子２６の少なくとも一方を備えていてよい。第４抵抗素子２８は、接続点９３と、接続点９５との間において、第１コンデンサ５０と直列に配置されている。図６の例では、第４抵抗素子２８は、接続点９３と第１コンデンサ５０との間に配置されているが、他の例では、第４抵抗素子２８は、接続点９５と第１コンデンサ５０との間に配置されてもよい。このように第４抵抗素子２８を配置することで第１放電制御部５２が有するミラークランプ回路の効果を下げずに第１コンデンサ５０に流れる電流を第１コンデンサ５０の制限値以内に納めることができる。
第４抵抗素子２８を設けることで、第１コンデンサ５０に流れる電流を調整できる。例えば、第４抵抗素子２８を設けることで、第１コンデンサ５０または第１ダイオード５４に定格を超える電流が流れることを防げる。なおターンオフ時間を短縮するには、第４抵抗素子２８の抵抗値は、第１抵抗素子２１の抵抗値より小さい方が好ましい。
また、第４抵抗素子２８の抵抗値を調整することで、スイッチング素子１１２の制御端子から第１コンデンサ５０に流れる電流を調整できる。これにより、主端子間電圧Ｖｄｓの時間変化率を調整できる。さらに、第１抵抗素子２１の抵抗値を調整することで、スイッチング素子１１２の制御端子から第１抵抗素子２１および第１切替制御部１１を通って基準電位線４２に流れる電流を調整できる。これにより、主電流Ｉｄの時間変化率を調整できる。つまり、本例では、第１抵抗素子２１および第４抵抗素子２８を別個に調整することで、主端子間電圧Ｖｄｓの時間変化率と主電流Ｉｄの時間変化率を個別に調整できる。これにより、サージ電圧を増加させることなくスイッチング速度を増加させることができ、スイッチング損失の低減ができる。
図７は、基準電位側回路１４０の他の構成例を示す図である。本例の基準電位側回路１４０は、図２から図６において説明したいずれかの基準電位側回路１４０の構成において、第１コンデンサ５０の容量が可変である。また、駆動装置１１０は、第１コンデンサ５０の容量を制御する容量制御部１２４を備えてよい。第１コンデンサ５０および容量制御部１２４以外の構成は、図２から図６において説明したいずれかの例と同様である。
容量制御部１２４は、図３に示した期間ｔ１－ｔ３が０に近づくように、第１コンデンサ５０の容量を調整してよい。これにより、ゲート電圧Ｖｇｓがプラトー電圧より小さくなるタイミングｔ３を早めることができ、スイッチング素子１１２のターンオフ時間を短縮できる。
例えば第１コンデンサ５０の容量を大きくすると、より多くのゲート電荷を第１コンデンサ５０に移動できる。期間ｔ２－ｔ３では、第１コンデンサ５０に移動しなかったゲート電荷を、第１抵抗素子２１を介して放電するので、第１コンデンサ５０の容量を大きくすることで、期間ｔ２－ｔ３を短縮できる。ただし、第１コンデンサ５０の容量を大きくしすぎると、主端子間電圧Ｖｄｓが立ち上がってからも大きなゲート電流Ｉｇが流れるので、サージ電圧が大きくなってしまう。
容量制御部１２４は、サージ電圧が大きくならない範囲で、第１コンデンサ５０の容量を調整してよい。容量制御部１２４は、回路の動作情報（ゲート電圧Ｖｇｓ、ゲート電流Ｉｇ、主端子間電圧Ｖｄｓ、主電流Ｉｄおよびコンデンサ電圧Ｖｃなど）や駆動対象素子の制御情報（駆動対象素子のオン時間やオフ時間、制御回路１１４から駆動装置１１０へ入力される信号など）を用いて第１コンデンサ５０の容量を調整しても良い。また、期間ｔ２－ｔ３が小さくなるように第１コンデンサ５０の容量を調整してよい。
図８は、基準電位側回路１４０の他の構成例を示す図である。本例の基準電位側回路１４０は、図４に示した基準電位側回路１４０の構成において、第２抵抗素子２４の抵抗値が可変である。また、駆動装置１１０は、第２抵抗素子２４の抵抗値を制御する抵抗制御部１２６を備えてよい。第２抵抗素子２４および抵抗制御部１２６以外の構成は、図４において説明した例と同様である。
本例によれば、第１ダイオード５４に流れる電流を調整できる。また、第２抵抗素子２４の抵抗値を調整することで、スイッチング素子１１２の制御端子から第１コンデンサ５０に流れる電流と、スイッチング素子１１２の制御端子から第１放電制御部５２を介して基準電位線４２に流れる電流とを調整できる。抵抗制御部１２６は、第１ダイオード５４の通電電流が制限値以内になるように、第２抵抗素子２４の抵抗値を調整してよい。
図９は、基準電位側回路１４０の他の構成例を示す図である。本例の基準電位側回路１４０は、図５に示した基準電位側回路１４０の構成において、第３抵抗素子２６の抵抗値が可変である。また、駆動装置１１０は、第３抵抗素子２６の抵抗値を制御する抵抗制御部１２６を備えてよい。第３抵抗素子２６および抵抗制御部１２６以外の構成は、図５において説明した例と同様である。
本例によれば、第１放電制御部５２に流れる電流を調整できる。また、第３抵抗素子２６の抵抗値を調整することで、第１コンデンサ５０から基準電位線４２に流れる電流と、スイッチング素子１１２から第３抵抗素子２６を介して基準電位線４２に流れる電流とを調整できる。抵抗制御部１２６は、第１ダイオード５４の通電電流が制限値以内になるように第３抵抗素子２６の抵抗値を調整してよい。
図１０は、基準電位側回路１４０の他の構成例を示す図である。本例の基準電位側回路１４０は、図６に示した基準電位側回路１４０の構成において、第４抵抗素子２８の抵抗値が可変である。また、駆動装置１１０は、第４抵抗素子２８の抵抗値を制御する抵抗制御部１２６を備えてよい。第４抵抗素子２８および抵抗制御部１２６以外の構成は、図６において説明した例と同様である。
本例によれば、第１コンデンサ５０に流れる電流を調整できる。また、第４抵抗素子２８の抵抗値を調整することで、スイッチング素子１１２の制御端子から第１コンデンサ５０に流れる電流と、第１コンデンサ５０から基準電位線４２に流れる電流とを調整できる。抵抗制御部１２６は、第１ダイオード５４の通電電流が制限値以内になるように第４抵抗素子２８の抵抗値を調整してよい。
図８から図１０において説明した抵抗制御部１２６は、第２抵抗素子２４、第３抵抗素子２６および第４抵抗素子２８のうちの一つ以上の抵抗を制御してよい。また、抵抗制御部１２６は、第１抵抗素子２１の抵抗値を制御してもよい。この場合、図３に示した期間ｔ３－ｔ４におけるゲート電圧Ｖｇｓの傾きを調整できる。
図１１は、基準電位側回路１４０の他の構成例を示す図である。本例の基準電位側回路１４０は、図１に示した基準電位側回路２４０の構成に加えて、第１放電制御部５２を更に備える。本例の第１放電制御部５２も、第１コンデンサ５０を放電させるか否かを制御する。第１放電制御部５２が第１コンデンサ５０を放電させるタイミングは、図２から図１０において説明した例と同様である。
本例の第１放電制御部５２は、第１コンデンサ５０と並列に設けられている。本例の第１放電制御部５２は、第１コンデンサ５０の両極を接続するか否かを制御するトランジスタである。ただし第１放電制御部５２の構成はこれに限定されない。第１放電制御部５２は、第１切替制御部１１とは独立して、第１コンデンサ５０を任意のタイミングで放電させることができればよい。本例によっても、サージ電圧の抑制、ターンオフ時間の短縮、および、第１コンデンサ５０の高速な放電を実現できる。
図１２は、基準電位側回路１４０の他の構成例を示す図である。本例の基準電位側回路１４０は、図２から図１０において説明したいずれかの基準電位側回路１４０において、第１ダイオード５４がツェナーダイオードである。第１ダイオード５４以外の構造は、図２から図１０において説明したいずれかの例と同様である。本例によれば、スイッチング素子１１２がターンオフしている間に、ゲート電圧Ｖｇｓがマイナス方向に変動することを抑制できる。
スイッチング素子１１２－１がターンオフしている状態で他のスイッチング素子１１２－２がオンまたはオフ状態にスイッチングすると、スイッチング素子１１２－１のゲート電圧Ｖｇｓがプラス方向またはマイナス方向に変動する場合がある。ゲート電圧Ｖｇｓがマイナス方向に変動した場合、ゲート－ソース間が絶縁破壊する場合がある。また、ゲート電圧Ｖｇｓがプラス方向に変動した場合、スイッチング素子１１２－１が誤ってオン状態に遷移して、スイッチング素子１１２－１およびスイッチング素子１１２－２が共にオンする短絡状態となる場合がある。
図２等において説明したように、第１放電制御部５２がアクティブミラークランプ回路として機能するので、スイッチング素子１１２－１が誤ってオン状態に遷移することは防止できる。また、第１ダイオード５４をツェナーダイオードにすることで、ゲート電圧Ｖｇｓがマイナス方向に変動することを抑制できる。
図１３は、図１２に示した基準電位側回路１４０およびスイッチング素子１１２－１の等価回路を示す。図１３では、スイッチング素子１１２－１の各端子間の容量Ｃｇｄ、Ｃｄｓ、Ｃｇｓを示している。また、図１３は、スイッチング素子１１２がオフ状態に遷移して定常状態となった場合の等価回路を示している。第１切替制御部１１および第１放電制御部５２はともにオン状態である。この場合、第１コンデンサ５０は両端電極が接続された短絡状態なので、図１３の等価回路では考慮しない。定常状態において、容量Ｃｇｓのゲート電圧Ｖｇｓは、第１電源３１が生成する電圧Ｖｇとほぼ等しい。
この状態で、他のスイッチング素子１１２－２がスイッチングして、ゲート電圧Ｖｇｓがマイナス方向に上昇すると、変動分に応じた電圧Ｖｇｓ－Ｖｇが第１ダイオード５４に印加される。なお、第１抵抗素子２１にも、同様の電圧Ｖｇｓ－Ｖｇが印加される。
電圧Ｖｇｓ－Ｖｇが第１ダイオード５４の降伏電圧を超過すると、第１ダイオード５４がオンして、第１電源３１と容量Ｃｇｓが並列に接続される。このとき、第１抵抗素子２１に印加される電圧は０Ｖに降下する。なお第１ダイオード５４の降伏電圧は、ゲート電圧Ｖｇｓがゲート－ソース間耐圧を超過しないように設計することが好ましい。
第１電源３１と容量Ｃｇｓが並列接続されるので、ゲート電圧Ｖｇｓは電圧Ｖｇと等しくなる。これにより、ゲート電圧Ｖｇｓが、マイナス方向に上昇しすぎるのを防ぐことができる。
図１４は、本発明の一つの実施形態に係る電力供給回路１００の構成例を示す図である。本例の駆動装置１１０は、基準電位側回路１４０および高電位側回路１３０の構成が、図２の例と異なる。図２に示した駆動装置１１０がターンオフ時間の短縮を意図したものであるのに対して、本例の駆動装置１１０はターンオン時間を短縮することを意図したものである。
本例の基準電位側回路１４０は、第１電源３１、第１切替制御部１１および第１抵抗素子２１を備える。それぞれの構成要素の機能は、図２と同様である。ただし駆動装置１１０は、図２から図１３において説明したいずれかの基準電位側回路１４０を備えてよい。この場合、駆動装置１１０は、ターンオフ時間の短縮およびターンオン時間の短縮を両立できる。
本例の高電位側回路１３０は、図２に示した高電位側回路１３０の構成に加えて、第２コンデンサ６０および第２放電制御部６２を備える。第２コンデンサ６０は高電位側コンデンサの一例であり、第２放電制御部６２は高電位側放電制御部の一例である。第２コンデンサ６０は、スイッチング素子１１２の制御端子から高電位線４０までの経路において第１抵抗素子２２と並列に設けられている。本例の第２コンデンサ６０は、スイッチング素子１１２の制御端子と第２切替制御部１２（又は接続点９４）との間において、第１抵抗素子２２と並列に配置されている。接続点９４は、第１抵抗素子２２と第２切替制御部１２との接続点である。
第２放電制御部６２は、第２切替制御部１２とは別個に設けられている。本例の第２放電制御部６２は、第２コンデンサ６０のスイッチング素子１１２側の電極を、高電位線４０に接続するか否かを切り替える高電位側スイッチである。高電位側スイッチは、トランジスタ素子、フォトカプラ、デジタルアイソレータ、メカニカルリレー、または、フォトダイオードのいずれかであってよく、他のスイッチ素子であってもよい。これらの素子は、入力される制御信号に応じて、第２コンデンサ６０のスイッチング素子１１２側の電極を、高電位線４０に接続するか否かを切り替える。フォトカプラ等の絶縁伝送素子を用いることで、上述した電気的な絶縁を、容易な設計且つ小さな回路規模で実現できる。トランジスタ素子は、シリコン基板に形成された半導体素子であってよく、ＧａＮ等の化合物半導体基板に形成された半導体素子であってもよい。なお、第１放電制御部５２に対しても、第２放電制御部６２に対して説明した例と同様の構造を適用できる。第２切替制御部１２がオン状態で、且つ、第２放電制御部６２がオン状態になると、第２コンデンサ６０の両端が高電位線４０に接続される。これにより、第１抵抗素子２２を介さずに、第２コンデンサ６０が放電される。なお、第２切替制御部１２および第２放電制御部６２のオン抵抗は、第１抵抗素子２２よりも十分に小さい。
第２放電制御部６２は、第２切替制御部１２がオン状態となったタイミングよりも後に、オン状態となる。これにより、第２切替制御部１２がオン状態になってから所定の期間は、第２コンデンサ６０を介してスイッチング素子１１２のゲート電荷が供給され、速やかにゲート電圧が上昇する。このため、スイッチング素子１１２のターンオン時間を短縮できる。そして、第２放電制御部６２がオン状態になることで、第１抵抗素子２２を介さずに、第２コンデンサ６０の蓄積電荷が放電される。これにより、第２コンデンサ６０の蓄積電荷を速やかに放電でき、スイッチング素子１１２が高速動作した場合でも、第２コンデンサ６０の放電を十分に行うことができる。また、第１抵抗素子２２の抵抗値を調節することでサージ電圧を抑制できる。
制御回路１１４は、第２放電制御部６２のオン／オフ状態を制御してよい。制御回路１１４は、第２切替制御部１２をオン状態にしたタイミングに基づいて、第２放電制御部６２を制御してよい。例えば第２切替制御部１２をオン状態にしてから所定の時間が経過してから、第２放電制御部６２をオン状態にしてよい。また、制御回路１１４は、駆動装置１１０－１、駆動装置１１０－２、スイッチング素子１１２－１、および、スイッチング素子１１２－２のいずれかの状態に基づいて、第２放電制御部６２を制御してもよい。各装置および素子の状態とは、回路上の所定の位置における電圧または電流の瞬時値または時間波形であってよい。
高電位側回路１３０は、第２ダイオード６４を更に備えてよい。第２ダイオード６４は、高電位側ダイオードの一例である。第２ダイオード６４は、スイッチング素子１１２の制御端子と第２コンデンサ６０との間において、第１抵抗素子２２と並列に配置されている。第２ダイオード６４は、スイッチング素子１１２から第２コンデンサ６０に向かう方向が逆阻止方向となるように配置されている。第２ダイオード６４を設けることで第２コンデンサ６０の蓄積電荷が、第１抵抗素子２２を介して放電されることを防げる。本例の第２放電制御部６２は、第２ダイオード６４および第２コンデンサ６０の接続点９６と、高電位線４０との間に配置されている。
図１５は、スイッチング素子１１２－１および高電位側回路１３０のターンオン動作の一例を示す図である。図１５における横軸は時間を示し、縦軸は電圧または電流の大きさを示している。また、スイッチング素子１１２－１のゲート電圧（ゲート－ソース間電圧）をＶｇｓ、ゲート電流をＩｇ、主端子間電圧をＶｄｓ、主電流をＩｄ、第２コンデンサ電圧をＶｃ'とする。また図１５においては、スイッチング素子１１２－２における還流ダイオードに流れる還流電流Ｉｆと、還流ダイオードのアノードカソード間電圧ＶＡＫの波形を合わせて示している。図１５では、図１４の実施例の動作を示している。
図１５の初期状態において、スイッチング素子１１２－１はオフ状態である。タイミングｔ７において第２切替制御部１２がオフ状態からオン状態に遷移する。これにより、ゲート電流Ｉｇが流れて、第２コンデンサ６０を介してスイッチング素子１１２－１のゲートに電荷を供給する。ゲート電圧Ｖｇｓは速やかに上昇し、第２コンデンサ電圧Ｖｃ'は上昇する。図１５においては、スイッチング素子１１２－１の制御端子に流入するゲート電流Ｉｇを正とし、制御端子から流出するゲート電流を負としている。ゲート電圧Ｖｇｓがスイッチング素子１１２－１の閾値電圧Ｖｔｈに達するまで、第２コンデンサ６０を介してスイッチング素子１１２－１の制御端子に電荷を供給する。閾値電圧Ｖｔｈは、上述した第１閾値電圧と同一であってよい。第２コンデンサ６０は、スイッチング素子１１２－１のゲート電圧Ｖｇｓが閾値電圧Ｖｔｈと一致するようにゲート電荷を供給できる容量を有しても良いし、スイッチング素子１１２－１のゲート電圧Ｖｇｓが少なくとも閾値電圧Ｖｔｈになるまで、ゲート電荷を供給できる容量を有してよい。
ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈまで上昇した以降（図１５中、ｔ８以降）は、ゲート電流Ｉｇは、第１抵抗素子２２および第２切替制御部１２を通って、高電位線４０からスイッチング素子１１２－１に流れる。第１抵抗素子２２の抵抗値により、ゲート電流Ｉｇは比較的に小さくなる。また、スイッチング素子１１２－１がオンし始めるので、ドレイン端子を流れる主電流Ｉｄは徐々に増加する。
本例によればゲート電圧Ｖｇｓが閾値電圧Ｖｔｈまで上昇した以降、プラトー電圧に達するまでの期間（図１５中、ｔ８～ｔ９）、則ち、サージ電圧の大きさに影響を与える主電流Ｉｄの時間変化率（ｄｉ／ｄｔ）がゲート電流Ｉｇによって定まる期間において、ゲート電流Ｉｇは第１抵抗素子２２により調整できるので、サージ電圧を調整できる。
また、スイッチング素子１１２－１がオンして主電流Ｉｄが増加すると、スイッチング素子１１２－２に流れていた還流電流Ｉｆは減少する。スイッチング素子１１２－１に流れる主電流Ｉｄの時間変化ｄｉ／ｄｔが大きいほど、還流電流Ｉｆの時間変化も大きくなり、スイッチング素子１１２－２における逆回復サージ電圧ＶＡＫ（ｐｅａｋ）は大きくなる。本例では、期間ｔ８以降は第１抵抗素子２２を介してゲート電流が流れるので、主電流Ｉｄの時間変化ｄｉ／ｄｔが大きくなりすぎるのを防げる。従って、逆回復サージ電圧ＶＡＫ（ｐｅａｋ）を抑制できる。また、期間ｔ８より前は、第１抵抗素子２２を介さず、第２コンデンサ６０を介してゲート電流が流れるので、スイッチング素子１１２－１のゲート電圧Ｖｇｓを閾値電圧Ｖｔｈまで速やかに立ち上げることができる。このため、ターンオン損失の低減と、逆回復サージの抑制を両立できる。
図１４および図１５の実施例においては、タイミングｔ９またはタイミングｔ９よりも後の所定のタイミングｔ１０において、第２放電制御部６２が第２コンデンサ６０を放電させる。図１５の例では、ゲート電圧Ｖｇｓが、プラトー電圧以上となったことを条件として、第２放電制御部６２がオン状態になり、第２コンデンサ６０を放電させる。第２放電制御部６２は、ゲート電圧Ｖｇｓがプラトー電圧に到達したタイミングでオン状態になってよく、ゲート電圧Ｖｇｓがプラトー電圧に到達したタイミングよりも後でオン状態になってもよい。これにより、第２コンデンサ６０のコンデンサ電圧Ｖｃ'は速やかに低下するので、これまでの実施例と同様にスイッチング素子１１２が高速動作する場合であっても、第２コンデンサ６０を十分に放電できる。またスイッチング素子１１２のゲート電流Ｉｇも高電位線４０から第２放電制御部６２を通って制御端子へ向かって流れる。このため、ゲート電圧Ｖｇｓも速やかに上昇させことができる。なお、タイミングｔ１０において第２放電制御部６２をオン状態にするとゲート電流Ｉｇが大きくなるが、タイミングｔ９で生じている逆回復サージ電圧の大きさには影響を与えない。
以上のように、図１４および図１５に示した実施例によれば、図２および図３の実施例同様、スイッチング素子１１２の逆回復サージ電圧の抑制、および、ターンオン時間の短縮を両立しつつ、更に、スイッチング素子１１２の動作周波数を増大させても対応可能な駆動装置１１０を提供できる。
したがって、図１４および図１５に示した実施例によれば、第２コンデンサ６０の放電は、遅くとも当該スイッチング素子１１２の次回のターンオン開始までに完了すればよい。第２放電制御部６２は、スイッチング素子１１２のターンオンの完了から、次回のターンオフ開始までの間に、第２コンデンサ６０を放電させてよい。また、第２放電制御部６２は、相補動作する一対のスイッチング素子１１２－１、１１２－２のデッドタイム期間内において、第２コンデンサ６０を放電させてもよい。
制御回路１１４は、ゲート電圧Ｖｇｓ、ゲート電流Ｉｇ、主端子間電圧Ｖｄｓ、主電流Ｉｄの少なくとも一つに基づいて、第２放電制御部６２を制御してよい。制御回路１１４は、これらの少なくとも一つに基づいて、ゲート電圧Ｖｇｓがプラトー電圧より大きくなり始めるタイミングｔ９を推定してよい。例えば制御回路１１４は、相補動作する一対のスイッチング素子１１２－１、１１２－２のうち逆回復動作を行っているスイッチング素子（例えば、１１２－２がターンオン動作を行う場合は１１２－１が逆回復動作を行う）の主端子間電圧Ｖｄｓがピークを示すタイミングをｔ９として検出してよく、主電流Ｉｄが定常値に達したタイミングをｔ９として検出してもよい。制御回路１１４は、タイミングｔ９以降の所定のタイミングで、第２放電制御部６２をオン状態に制御してよい。
図１６は、高電位側回路１３０の他の構成例を示す図である。本例の高電位側回路１３０は、図１４において説明した高電位側回路１３０の構成に加えて、高電位側の第２抵抗素子７４を更に備える。第２抵抗素子７４は、第２コンデンサ６０および第２放電制御部６２の接続点９６と、スイッチング素子１１２の制御端子との間において、第２ダイオード６４と直列に配置されている。図１６の例では、第２抵抗素子７４は、第２ダイオード６４と接続点９６との間に配置されているが、他の例では、第２抵抗素子７４は、第２ダイオード６４とスイッチング素子１１２の制御端子との間に配置されてもよい。このように第２抵抗素子７４を配置することで第２コンデンサ６０の放電速度を低下させず、第２ダイオード６４に流れる電流を第２ダイオード６４の制限値以内に納めることができる。
第２抵抗素子７４を設けることで、第２ダイオード６４に流れる電流を調整できる。例えば、第２抵抗素子７４を設けることで、第２ダイオード６４に定格を超える電流が流れることを防げる。なおターンオフ時間を短縮するには、第２抵抗素子７４の抵抗値は、第１抵抗素子２２の抵抗値より小さい方が好ましい。
図１７は、高電位側回路１３０の他の構成例を示す図である。本例の高電位側回路１３０は、図１４から図１６において説明したいずれかの高電位側回路１３０の構成に加えて、高電位側の第３抵抗素子７６を更に備える。高電位側回路１３０は、図１６に示したように、第２抵抗素子７４を備えていてもよい。第３抵抗素子７６は、接続点９６と高電位線４０との間において、第２放電制御部６２と直列に配置されている。図１７の例では、第３抵抗素子７６は、第２放電制御部６２と接続点９６との間に配置されているが、他の例では、第３抵抗素子７６は、第２放電制御部６２と高電位線４０との間に配置されてもよい。このように、第３抵抗素子７６を配置することでターンオン時間を増加させずに第２放電制御部６２に流れる電流を第２放電制御部６２の制限値以内に納めることができる。
第３抵抗素子７６を設けることで、第２放電制御部６２に流れる電流を調整できる。例えば、第３抵抗素子７６を設けることで、第２放電制御部６２に定格を超える電流が流れることを防げる。なおターンオン時間を短縮するには、第３抵抗素子７６の抵抗値は、第１抵抗素子２２の抵抗値より小さい方が好ましい。
また、第３抵抗素子７６の抵抗値を調整することで、高電位線４０から第２放電制御部６２を介してスイッチング素子１１２の制御端子へ流れる電流を調整できる。これにより、主端子間電圧Ｖｄｓの時間変化率を調整できる。さらに、第１抵抗素子２２の抵抗値を調整することで、高電位線４０から第１抵抗素子２２および第２切替制御部１２を通ってスイッチング素子１１２の制御端子に流れる電流を調整できる。これにより、主電流Ｉｄの時間変化率を調整できる。つまり、本例では、第１抵抗素子２２および第３抵抗素子７６を別個に調整することで、主端子間電圧Ｖｄｓの時間変化率と主電流Ｉｄの時間変化率を個別に調整できる。これにより、サージ電圧を増加させることなくスイッチング速度を増加させることができ、スイッチング損失の低減ができる。
図１８は、高電位側回路１３０の他の構成例を示す図である。本例の高電位側回路１３０は、図１４から図１７において説明したいずれかの高電位側回路１３０の構成に加えて、高電位側の第４抵抗素子７８を更に備える。高電位側回路１３０は、図１６及び図１７に示したように、第２抵抗素子７４および第３抵抗素子７６の少なくとも一方を備えていてよい。第４抵抗素子７８は接続点９４と、接続点９６との間において、第２コンデンサ６０と直列に配置されている。図１８の例では、第４抵抗素子７８は、接続点９４と第２コンデンサ６０との間に配置されているが、他の例では、第４抵抗素子７８は、接続点９６と第２コンデンサ６０との間に配置されてもよい。このように第４抵抗素子７８を配置することで第２放電制御部６２によるターンオフ時間の短縮効果を下げずに、第２コンデンサ６０に流れる電流を第２コンデンサ６０の制限値以内に納めることができる。
第４抵抗素子７８を設けることで、第２コンデンサ６０に流れる電流を調節できる。例えば、第４抵抗素子７８を設けることで、第２コンデンサ６０または第２ダイオード６４に定格を超える電流が流れることを防げる。なおターンオン時間を短縮するには、第４抵抗素子７８の抵抗値は、第１抵抗素子２２の抵抗値より小さい方が好ましい。
また、第４抵抗素子７８の抵抗値を調節することで、スイッチング素子１１２の制御端子から第２コンデンサ６０に流れる電流を調整できる。これにより、主端子間電圧Ｖｄｓの時間変化率を調節できる。さらに、第１抵抗素子２２の抵抗値を調整することで、高電位線４０から第１抵抗素子２２および第２切替制御部１２を通ってスイッチング素子１１２の制御端子に流れる電流を調整できる。これにより、主電流Ｉｄの時間変化率を調整できる。つまり、本例では、第１抵抗素子２２および第４抵抗素子７８を別個に調整することで、主端子間電圧Ｖｄｓの時間変化率と主電流Ｉｄの時間変化率を個別に調整できる。これにより、サージ電圧を増加させることなくスイッチング速度を増加させることができ、スイッチング損失の低減ができる。
図１９は高電位側回路１３０の他の構成例を示す図である。本例の高電位側回路１３０は、図１４から図１８において説明したいずれかの高電位側回路１３０の構成において、第２コンデンサ６０の容量が可変である。また、駆動装置１１０は、第２コンデンサ６０の容量を制御する容量制御部１２４を備えてよい。第２コンデンサ６０および容量制御部１２４以外の構成は、図１４から図１８において説明したいずれかの例と同様である。
容量制御部１２４は、図１５に示した期間ｔ７－ｔ８が０に近づくように、第２コンデンサ６０の容量を調整してよい。これにより、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈに達するタイミングｔ８を早めることができ、スイッチング素子１１２のターンオン時間を短縮できる。
例えば第２コンデンサ６０の容量を大きくすると、より多くのゲート電荷を第２コンデンサ６０を介してスイッチング素子１１２の制御端子に移動できる。期間ｔ７－ｔ８では、第２コンデンサ６０を介してスイッチング素子１１２の制御端子が充電されるため、第２コンデンサ６０の容量を大きくすることで、期間ｔ７－ｔ８を短縮できる。ただし、第２コンデンサ６０の容量を大きくしすぎると、ゲート電圧Ｖｇｓが閾値電圧Ｖｔｈよりも大きくなってからも、大きなゲート電流Ｉｇが流れるため、逆回復サージ電圧が大きくなってしまう。
容量制御部１２４は、逆回復サージ電圧が大きくならない範囲で、第２コンデンサ６０の容量を調整してよい。容量制御部１２４は、回路の動作情報（ゲート電圧Ｖｇｓ、ゲート電流Ｉｇ、主端子間電圧Ｖｄｓ、主電流Ｉｄおよび第２コンデンサ電圧Ｖｃ'など）や駆動対象素子の制御情報（駆動対象素子のオン時間やオフ時間、制御回路１１４から駆動装置１１０へ入力される信号など）を用いて第２コンデンサ６０の容量を調整しても良い。また、期間ｔ７－ｔ８が小さくなるように第２コンデンサ６０の容量を調整してよい。
図２０は、高電位側回路１３０の他の構成例を示す図である。本例の高電位側回路１３０は、図１６に示した高電位側回路１３０の構成において、第２抵抗素子７４の抵抗値が可変である。また、駆動装置１１０は、第２抵抗素子７４の抵抗値を制御する抵抗制御部１２６を備えてよい。第２抵抗素子７４および抵抗制御部１２６以外の構成は、図１６において説明した例と同様である。
本例によれば、第２ダイオード６４に流れる電流を調整できる。また、第２抵抗素子７４の抵抗値を調整することで、スイッチング素子１１２の制御端子から第２コンデンサ６０に流れる電流と、高電位線４０から第２放電制御部６２を介してスイッチング素子１１２の制御端子に流れる電流を調整できる。抵抗制御部１２６は、第２ダイオード６４の通電電流が制限値以内になるように、第２抵抗素子７４の抵抗値を調整してよい。
図２１は、高電位側回路１３０の他の構成例を示す図である。本例の高電位側回路１３０は、図１７に示した高電位側回路１３０の構成において、第３抵抗素子７６の抵抗値が可変である。また、駆動装置１１０は、第３抵抗素子７６の抵抗値を制御する抵抗制御部１２６を備えてよい。第３抵抗素子７６および抵抗制御部１２６以外の構成は、図１７において説明した例と同様である。
本例によれば、第２放電制御部６２に流れる電流を調整できる。また、第３抵抗素子７６の抵抗値を調整することで、高電位線４０から第２コンデンサ６０に流れる電流と、第３抵抗素子７６からスイッチング素子１１２の制御端子へ流れる電流とを調整できる。抵抗制御部１２６は、第２ダイオード６４の通電電流が制限値以内になるように第３抵抗素子７６の抵抗値を調整してよい。
図２２は、高電位側回路１３０の他の構成例を示す図である。本例の高電位側回路１３０は、図１８に示した高電位側回路１３０の構成において、第４抵抗素子７８の抵抗値が可変である。また、駆動装置１１０は、第４抵抗素子７８の抵抗値を制御する抵抗制御部１２６を備えてよい。第４抵抗素子７８および抵抗制御部１２６以外の構成は、図１８において説明した例と同様である。
本例によれば、第２コンデンサ６０に流れる電流を調整できる。また、第４抵抗素子７８の抵抗値を調整することで、第２コンデンサ６０から高電位線４０に流れる電流と、第２コンデンサ６０からスイッチング素子１１２の制御端子へ流れる電流とを調整できる。抵抗制御部１２６は、第２ダイオード６４の通電電流が制限値以内になるように第４抵抗素子７８の抵抗値を調整してよい。
図２０から図２２において説明した抵抗制御部１２６は、第２抵抗素子７４、第３抵抗素子７６および第４抵抗素子７８のうちの一つ以上の抵抗を制御してよい。また、抵抗制御部１２６は、第１抵抗素子２２の抵抗値を制御してもよい。この場合、図１５に示した期間ｔ８－ｔ９におけるゲート電圧Ｖｇｓの傾きを調整できる。
図２３は、高電位側回路１３０の他の構成例を示す図である。本例の高電位側回路１３０は、図１に示した高電位側回路２３０の構成に加えて、第２コンデンサ６０および第２放電制御部６２を更に備える。本例の第２コンデンサ６０は、接続点９４と高電位線４０の間において、第１抵抗素子２２と並列に設けられる。本例の第２放電制御部６２も、第２コンデンサ６０を放電させるか否かを制御する。第２放電制御部６２が第２コンデンサ６０を放電させるタイミングは、図１４から図２２において説明した例と同様である。
本例の第２放電制御部６２は、第２コンデンサ６０と並列に設けられている。本例の第２放電制御部６２は、第２コンデンサ６０の両極を接続するか否かを制御するトランジスタである。ただし第２放電制御部６２の構成はこれに限定されない。第２放電制御部６２は、第２切替制御部１２とは独立して、第２コンデンサ６０を任意のタイミングで放電させることができればよい。本例によっても、逆回復サージ電圧の抑制、ターンオン時間の短縮、および、第２コンデンサ６０の高速な放電を実現できる。
駆動装置１１０は、図２から図１２に記載したいずれかの基準電位側回路１４０と、図１４から図２３に記載したいずれかの高電位側回路１３０を適宜組み合わせた構成としてもよい。この場合、駆動装置１１０はサージ電圧や逆回復サージ電圧を増加させることなく、ターンオフ時間およびターンオン時間を短縮することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１１・・・第１切替制御部、１２・・・第２切替制御部、２１・・・第１抵抗素子、２２・・・第１抵抗素子、２４・・・第２抵抗素子、２６・・・第３抵抗素子、２８・・・第４抵抗素子、３１・・・第１電源、３２・・・第２電源、４０・・・高電位線、４２・・・基準電位線、５０・・・第１コンデンサ、５２・・・第１放電制御部、５４・・・第１ダイオード、６０・・・第２コンデンサ、６２・・・第２放電制御部、６４・・・第２ダイオード、７４・・・第２抵抗素子、７６・・・第３抵抗素子、７８・・・第４抵抗素子、９１、９２、９３、９４、９５、９６、１１８・・・接続点、１００・・・電力供給回路、１１０、２１０・・・駆動装置、１１２・・・スイッチング素子、１１４・・・制御回路、１１６・・・コンデンサ、１２０・・・高電位線、１２２・・・基準電位線、１２４・・・容量制御部、１２６・・・抵抗制御部、１３０・・・高電位側回路、１４０・・・基準電位側回路、２３０・・・高電位側回路、２４０・・・基準電位側回路、２００・・・電力供給回路

Claims (16)

  1. スイッチング素子を駆動する駆動装置であって、
    高電位線と、
    前記スイッチング素子の制御端子を前記高電位線に接続するか否かを切り替える高電位側切替制御部と、
    前記スイッチング素子の前記制御端子から前記高電位線までの経路において、前記高電位側切替制御部と直列に配置された高電位側の第１抵抗素子と、
    前記スイッチング素子の前記制御端子から前記高電位線までの経路において、前記第１抵抗素子と並列に設けられた高電位側コンデンサと、
    前記高電位側コンデンサを放電させるか否かを制御する高電位側放電制御部と
    を備える駆動装置。
  2. 前記高電位側放電制御部は、前記スイッチング素子の前記制御端子における制御電圧がプラトー電圧以上となっていることを条件として、前記高電位側コンデンサを放電させる
    請求項１に記載の駆動装置。
  3. 前記スイッチング素子は、相補動作する一対のスイッチング素子のいずれかの素子であり、
    前記高電位側放電制御部は、駆動対象とする前記スイッチング素子のターンオンの完了から次回のターンオフ開始までの間に、前記高電位側コンデンサを放電させる
    請求項１に記載の駆動装置。
  4. 前記第１抵抗素子は、前記スイッチング素子の前記制御端子と、前記高電位側切替制御部との間に配置され、
    前記高電位側コンデンサは、前記スイッチング素子の前記制御端子と、前記高電位側切替制御部との間において前記第１抵抗素子と並列に配置されている
    請求項１から３のいずれか一項に記載の駆動装置。
  5. 前記スイッチング素子の前記制御端子と前記高電位側コンデンサとの間において、前記第１抵抗素子と並列に配置された高電位側ダイオードを更に備える
    請求項４に記載の駆動装置。
  6. 前記高電位側放電制御部は、前記高電位側ダイオードおよび前記高電位側コンデンサの接続点と、前記高電位線との間に配置された高電位側スイッチである
    請求項５に記載の駆動装置。
  7. 前記高電位側コンデンサおよび前記高電位側スイッチの接続点と、前記スイッチング素子の前記制御端子との間において、前記高電位側ダイオードと直列に配置された高電位側の第２抵抗素子を更に備える
    請求項６に記載の駆動装置。
  8. 前記高電位側コンデンサおよび前記高電位側スイッチの接続点と、前記高電位線との間において、前記高電位側スイッチと直列に配置された高電位側の第３抵抗素子を更に備える
    請求項６または７に記載の駆動装置。
  9. 前記高電位側切替制御部および前記第１抵抗素子の接続点と、前記高電位側ダイオードおよび前記高電位側スイッチの接続点との間において、前記高電位側コンデンサと直列に配置された高電位側の第４抵抗素子を更に備える
    請求項６から８のいずれか一項に記載の駆動装置。
  10. 前記高電位側コンデンサの容量が可変であり、
    前記高電位側コンデンサの容量を制御する容量制御部を更に備える
    請求項１から９のいずれか一項に記載の駆動装置。
  11. 前記第２抵抗素子の抵抗値が可変であり、
    前記第２抵抗素子の抵抗値を制御する抵抗制御部を更に備える
    請求項７に記載の駆動装置。
  12. 前記第３抵抗素子の抵抗値が可変であり、
    前記第３抵抗素子の抵抗値を制御する抵抗制御部を更に備える
    請求項８に記載の駆動装置。
  13. 前記第４抵抗素子の抵抗値が可変であり、
    前記第４抵抗素子の抵抗値を制御する抵抗制御部を更に備える
    請求項９に記載の駆動装置。
  14. 前記高電位線よりも電位の低い基準電位線と、
    前記スイッチング素子の制御端子を前記基準電位線に接続するか否かを切り替える基準電位側切替制御部と、
    前記スイッチング素子の前記制御端子から前記基準電位線までの経路において、前記基準電位側切替制御部と直列に配置された基準電位側の第１抵抗素子と、
    前記スイッチング素子の前記制御端子から前記基準電位線までの経路において、前記基準電位側の第１抵抗素子と並列に設けられた基準電位側コンデンサと、
    前記基準電位側コンデンサを放電させるか否かを制御する基準電位側放電制御部と
    を更に備える請求項１から１３のいずれか一項に記載の駆動装置。
  15. 前記スイッチング素子および前記高電位側放電制御部の少なくとも一方は、炭化ケイ素、窒化ガリウム、酸化ガリウム、および、ダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体素子である
    請求項１から１４のいずれか一項に記載の駆動装置。
  16. 前記高電位側放電制御部が、トランジスタ素子、フォトカプラ、デジタルアイソレータ、メカニカルリレー、または、フォトダイオードのいずれかである請求項１から１５のいずれか一項に記載の駆動装置。
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