JP2023015439A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2023015439A JP2023015439A JP2021119221A JP2021119221A JP2023015439A JP 2023015439 A JP2023015439 A JP 2023015439A JP 2021119221 A JP2021119221 A JP 2021119221A JP 2021119221 A JP2021119221 A JP 2021119221A JP 2023015439 A JP2023015439 A JP 2023015439A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- impurity
- semiconductor substrate
- impurity diffusion
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000012535 impurity Substances 0.000 claims abstract description 124
- 238000009792 diffusion process Methods 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims description 11
- 230000007423 decrease Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 abstract description 10
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 238000009987 spinning Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000005355 Hall effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
- G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
- G01R33/07—Hall effect devices
- G01R33/077—Vertical Hall-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/101—Semiconductor Hall-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/80—Constructional details
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Hall/Mr Elements (AREA)
- Measuring Magnetic Variables (AREA)
Abstract
【課題】感度を向上させることが可能な縦型ホール素子を有する半導体装置の提供。【解決手段】半導体装置は、第1導電型の半導体基板10と、半導体基板10上に設けられた縦型ホール素子100と、を有し、縦型ホール素子100は、半導体基板10上に設けられ、深くなるにつれて不純物濃度が高くなる第2導電型の不純物拡散層20と、不純物拡散層20の表面に一直線上に設けられ、不純物拡散層20よりも高濃度の第2導電型の不純物領域からなる3つ以上の電極31~35と、を備える。【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関する。
ホール素子は、半導体基板(以下、単に「基板」と称することがある)の表面に容易に形成でき、磁気センサとして非接触での位置検知や角度検知が可能であることから様々な用途に用いられている。中でも基板の表面に対して垂直な磁界成分を検出する横型ホール素子を用いた磁気センサが一般的に良く知られているが、基板の表面に対して平行な磁界成分を検出する縦型ホール素子を用いた磁気センサも各種提案されている。
縦型ホール素子の一例として、基板に垂直な方向へ流れる駆動電流(以下、駆動電流を単に「電流」と称することがある)に対し、基板に平行な方向の磁界成分が印加されると、ホール効果により生じたホール電圧を出力して磁界を検出するものがある。このような縦型ホール素子では、ホール電圧を出力する出力電極対を基板の表面に電流を挟み込む位置で配置することで良好な感度が得られる縦型ホール素子が提案されている。
例えば、特許文献1(特に、特許文献1の図3参照)では、P型基板に形成された磁気感受部(Nウェル)に、N型拡散層からなる電極及び隣接する電極間を分離する電極分離拡散層(Pウェル)を設け、磁気感受部の不純物濃度が基板表面に最高濃度をもって同表面から深くなるにつれて徐々に低濃度になる濃度分布を有する縦型ホール素子が提案されている。この縦型ホール素子では、形成される空乏層の幅と、基板表面から深くなるにつれて狭くなる電極分離拡散層の幅とが互いに補完し合い、磁気感受部における電流の広がりが抑制され、基板に垂直な方向へ流れる電流成分を相対的に増加させることができ、感度の向上が図られるとしている。
本発明の一つの側面では、感度を向上させることが可能な縦型ホール素子を有する半導体装置を提供することを目的とする。
本発明の一実施形態における半導体装置は、
第1導電型の半導体基板と、
前記半導体基板上に設けられた縦型ホール素子と、
を有し、
前記縦型ホール素子は、
前記半導体基板上に設けられ、深くなるにつれて不純物濃度が高くなる第2導電型の不純物拡散層と、
前記不純物拡散層の表面に一直線上に設けられ、前記不純物拡散層よりも高濃度の第2導電型の不純物領域からなる3つ以上の電極と、
を備える。
第1導電型の半導体基板と、
前記半導体基板上に設けられた縦型ホール素子と、
を有し、
前記縦型ホール素子は、
前記半導体基板上に設けられ、深くなるにつれて不純物濃度が高くなる第2導電型の不純物拡散層と、
前記不純物拡散層の表面に一直線上に設けられ、前記不純物拡散層よりも高濃度の第2導電型の不純物領域からなる3つ以上の電極と、
を備える。
本発明の一つの側面によれば、感度を向上させることが可能な縦型ホール素子を有する半導体装置を提供することができる。
本発明の一実施形態における半導体装置は、第1導電型の半導体基板と、半導体基板上に設けられた縦型ホール素子と、を有する。この縦型ホール素子は、半導体基板上に設けられ、深くなるにつれて不純物濃度が高くなる第2導電型の不純物拡散層と、不純物拡散層の表面に一直線上に設けられ、不純物拡散層よりも高濃度の第2導電型の不純物領域からなる3つ以上の電極と、を備える。
この縦型ホール素子は、基板に垂直な方向へ流れる駆動電流(以下、駆動電流を単に「電流」と称することがある)に対して生じるホール電圧を検出する特許文献1に記載の縦型ホール素子とは構造及び動作原理が異なり、基板に平行な方向へ流れる電流に対して生じるホール電圧を検出する。具体的には、この縦型ホール素子は、不純物拡散層の表面に一直線上に設けられた3つ以上の電極のうち少なくとも1つの電極を挟む位置の2つの電極に電位差を生じさせて電流を流す。そして、この縦型ホール素子は、基板に平行な方向へ流れる電流の荷電粒子に対し、基板に平行な方向で、かつ電流が流れる方向に直交する方向から磁界が印加されると、この2つの電極で挟まれた電極からホール電圧を出力することができる。このような縦型ホール素子では、2つの電極間の電流経路の抵抗率が一定であると、経路が長くなるにつれてその経路での抵抗値が高くなり、深さ方向に電流経路が広がりにくくなる。すると、基板と平行な方向に流れる電流の面が狭くなるため、ホール効果が得にくくなり感度が低下してしまう。
そこで、本実施形態における縦型ホール素子は、電流経路となる不純物拡散層が、深くなるにつれて不純物濃度が高くなっている。これにより、電流経路が深くなってもその経路での抵抗値が高くならないため、電流経路が深さ方向に広がって基板と平行な方向に流れる電流の面が広くなることで磁界を受けやすくなり、感度を向上させることができる。
以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。また、図面において、X方向、Y方向及びZ方向は、互いに直交する。X方向と、当該X方向の反対の方向(-X方向)とを含む方向を「X軸方向」といい、Y方向と、当該Y方向の反対の方向(-Y方向)とを含む方向を「Y軸方向」といい、Z方向と、当該Z方向の反対の方向(-Z方向、深さ方向)とを含む方向を「Z軸方向」(高さ方向、厚さ方向)という。この点、以下の各実施形態において、各膜のZ方向側の面を「表面」と称する場合がある。
図面は模式的なものであり、幅、長さ及び奥行きの比率などは図面で示したとおりではない。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。また、図面において、X方向、Y方向及びZ方向は、互いに直交する。X方向と、当該X方向の反対の方向(-X方向)とを含む方向を「X軸方向」といい、Y方向と、当該Y方向の反対の方向(-Y方向)とを含む方向を「Y軸方向」といい、Z方向と、当該Z方向の反対の方向(-Z方向、深さ方向)とを含む方向を「Z軸方向」(高さ方向、厚さ方向)という。この点、以下の各実施形態において、各膜のZ方向側の面を「表面」と称する場合がある。
図面は模式的なものであり、幅、長さ及び奥行きの比率などは図面で示したとおりではない。
(第1の実施形態)
図1は、本発明における第1の実施形態の縦型ホール素子を有する半導体装置を示す概略図である。(a)図は、縦型ホール素子の概略平面図である。(b)図は、(a)のI-I線に沿った概略断面図である。
図1は、本発明における第1の実施形態の縦型ホール素子を有する半導体装置を示す概略図である。(a)図は、縦型ホール素子の概略平面図である。(b)図は、(a)のI-I線に沿った概略断面図である。
図1に示すように、本実施形態の半導体装置は、半導体基板10と、半導体基板10上に設けられた縦型ホール素子100と、縦型ホール素子100の周囲を取り囲むように設けられた素子分離拡散層50とを有する。また、縦型ホール素子100は、不純物拡散層20と、電極31~35と、絶縁膜40とを備えている。
半導体基板10は、第1導電型であるP型の不純物が添加されているシリコンウェハである。
半導体基板10の不純物濃度としては、特に制限はなく、目的に応じて適宜選択することができるが、不純物拡散層20への空乏層の広がりを抑制する観点から、不純物拡散層20の半導体基板10との界面における不純物濃度より低いことが好ましく、この範囲を満たすことができれば5×1014atoms/cm3以上5×1015atoms/cm3以下の範囲が好ましい。
半導体基板10の厚さとしては、特に制限はなく、目的に応じて適宜選択することができるが、表面に設けられている縦型ホール素子100にかかる応力を低減する観点から100μm以上が好ましく、製品の低背化の観点から400μm以下が好ましい。
半導体基板10の厚さとしては、特に制限はなく、目的に応じて適宜選択することができるが、表面に設けられている縦型ホール素子100にかかる応力を低減する観点から100μm以上が好ましく、製品の低背化の観点から400μm以下が好ましい。
感磁部である不純物拡散層20は、半導体基板10上に設けられており、第2導電型であるN型の不純物が注入及び拡散されている。
不純物拡散層20の不純物濃度は、深くなるにつれて高くなるようにされており、ピーク濃度を有する。つまり、不純物拡散層20の抵抗率は、ピーク濃度を有する深さ(以下、「ピーク濃度深さ」と称することがあり、「深さ」とは不純物拡散層20の表面からの深さをいう。)までは深くなるにつれて低くなり、ピーク濃度深さを超えると深くなるにつれて高くなる。このため、電流経路は、ピーク濃度深さまで広がりやすく、ピーク濃度深さよりも深いところには広がりにくくなる。
これらから、不純物拡散層20の不純物濃度については、ピーク濃度深さを調整するとともに、最も深い電流経路の抵抗値がピーク濃度深さよりも浅いところを通る電流経路の抵抗値と同程度になるような不純物の濃度勾配とすることにより、バランスよく電流経路を広げることができる。
不純物拡散層20のピーク濃度としては、特に制限はなく、目的に応じて適宜選択することができるが、バランスよく電流経路を広げることが好ましく、具体的には1×1016atoms/cm3以上1×1017atoms/cm3以下の範囲が好ましい。
不純物拡散層20の半導体基板10との界面における不純物濃度としては、不純物拡散層20への空乏層の広がりを抑制する観点から、半導体基板10の不純物濃度以上で不純物拡散層20のピーク濃度以下の範囲が好ましく、この範囲を満たすことができれば5×1015atoms/cm3以上1×1017atoms/cm3以下の範囲が好ましい。
不純物拡散層20の半導体基板10との界面における不純物濃度としては、不純物拡散層20への空乏層の広がりを抑制する観点から、半導体基板10の不純物濃度以上で不純物拡散層20のピーク濃度以下の範囲が好ましく、この範囲を満たすことができれば5×1015atoms/cm3以上1×1017atoms/cm3以下の範囲が好ましい。
不純物拡散層20の厚さとしては、特に制限はなく、目的に応じて適宜選択することができるが、3μm以上15μm以内の範囲が好ましい。
5つの電極31~35は、不純物拡散層20の表面に一直線上に設けられており、不純物拡散層20よりも高濃度のN型の不純物領域からなる。
電極31~35の不純物濃度としては、特に制限はなく、目的に応じて適宜選択することができるが、導通性の観点から、1×1019atoms/cm3以上が好ましい。
電極31~35の不純物濃度としては、特に制限はなく、目的に応じて適宜選択することができるが、導通性の観点から、1×1019atoms/cm3以上が好ましい。
この電極31~35は、駆動電流供給電極及びホール電圧出力電極のいずれかとすることができ、本実施形態で磁界を検出する動作をさせる際には、電極31、33、35が駆動電流供給電極となり、電極32、34がホール電圧出力電極となる。また、後述するスピニングカレント法でオフセット電圧を除去する際に必要な出力電圧Vout1~4を取得するために、駆動電流供給電極とホール電圧出力電極とを入れ替える場合がある。
絶縁膜40は、不純物拡散層20の表面で電極31~35の周囲に設けられている。
絶縁膜40としては、例えば、P型の電極分離拡散層などの導電型を有するものであると表面付近で空乏層が生じてしまう観点から、導電型を有しないものが好ましい。
なお、本実施形態の絶縁膜40は、LOCOS法により形成されたシリコン酸化膜である。
絶縁膜40としては、例えば、P型の電極分離拡散層などの導電型を有するものであると表面付近で空乏層が生じてしまう観点から、導電型を有しないものが好ましい。
なお、本実施形態の絶縁膜40は、LOCOS法により形成されたシリコン酸化膜である。
P型の素子分離拡散層50は、不純物拡散層20の側面を覆うように縦型ホール素子100を囲み、不純物拡散層20よりも深く形成されている。これにより、縦型ホール素子100は、その周囲の半導体基板10上の他の領域(図示せず)から電気的に分離される。
素子分離拡散層50によって縦型ホール素子100と電気的に分離された半導体基板10上の他の領域(図示せず)には、縦型ホール素子100からの出力信号を処理する回路、及び、縦型ホール素子100へ信号を供給するための回路の少なくともいずれかを構成するトランジスタ等の素子が設けられる。
次に、第1の実施形態の縦型ホール素子の製造方法について説明する。
まず、半導体基板10の表面からN型の不純物を注入した後、N型の不純物を添加して不純物濃度を一定としたエピタキシャル層を半導体基板10の表面に堆積する。このとき、エピタキシャル層の不純物濃度よりも半導体基板10の表面から注入した不純物のピーク濃度が高くなるようにする。
なお、半導体基板10の表面からの不純物の注入は、3KeV~3MeV程度のエネルギーで注入して不純物濃度を高めることができる高エネルギーイオン注入機を用いてもよい。
なお、半導体基板10の表面からの不純物の注入は、3KeV~3MeV程度のエネルギーで注入して不純物濃度を高めることができる高エネルギーイオン注入機を用いてもよい。
次に、半導体基板10の表面に注入された不純物を半導体基板10及びエピタキシャル層の両方に拡散させて不純物拡散層20を形成する。
そして、不純物拡散層20の表面にLOCOS(Local Oxidation of Silicon)法により形成した絶縁膜40をマスクとし、不純物拡散層20の表面からN型の不純物を高濃度になるように注入して電極31~35を形成する。
そして、不純物拡散層20の表面にLOCOS(Local Oxidation of Silicon)法により形成した絶縁膜40をマスクとし、不純物拡散層20の表面からN型の不純物を高濃度になるように注入して電極31~35を形成する。
このように縦型ホール素子100を形成することにより、図1(b)の右側に示すような、半導体基板10、不純物拡散層20に含まれる不純物の濃度プロファイルを得ることができる。この濃度プロファイルに示すように、不純物拡散層20では深くなるにつれてN型の不純物が高濃度となるピーク濃度を有する。また、不純物拡散層20では、ピーク濃度深さから深くなるにつれて不純物濃度が低くなる。
次に、本実施形態の半導体装置が有する縦型ホール素子100において、半導体基板10と平行な方向の磁界成分を検知する原理について、図2を参照して説明する。
図2は、第1の実施形態の縦型ホール素子の動作原理を示す説明図である。図2では、電極33から電極31、35に駆動電流が+X方向及び-X方向にそれぞれ流れる様子を模式的に示している。
図2に示すように、電極31~35のうち中央に位置する電極33から両端に位置する電極31、35へそれぞれ電流を流すように電圧を印加すると、電流Ih1、Ih2で示すように不純物拡散層20の内部にも電流が流れる。この電流経路の深さは、その経路での抵抗値による。すなわち、電極31~35が形成されている不純物拡散層20では、深くなるにつれて不純物の濃度分布が高くなり抵抗値が低くなるため、電流経路長が長くなるにもかかわらず不純物拡散層20のピーク濃度深さまで電流の経路が及ぶ。
このように流れる電流Ih1、Ih2それぞれに対し、磁界Hが-Y方向に印加されると、電流Ih1の荷電粒子に対しては+Z方向に、電流Ih2の荷電粒子に対しては-Z方向にローレンツ力がそれぞれ生じることにより、正負が逆の電位差となるホール電圧が発生する。縦型ホール素子100は、これらの電位差の絶対値を加算するように電極32と電極34との間の電圧を出力することにより、-Y方向から印加された磁界Hを感度良く検出することができる。
さらに、N型の不純物拡散層20の不純物濃度は、下面で接するP型の半導体基板10との界面近傍において半導体基板10の不純物濃度以上であれば、不純物拡散層20と半導体基板10との界面に形成される空乏層が不純物拡散層20に広がりにくくなる。このことから、不純物拡散層20と半導体基板10との界面近傍において、不純物拡散層20の不純物濃度を半導体基板10の不純物濃度以上として空乏層が不純物拡散層20に広がりにくくするとともに、空乏層の広がりをピーク濃度深さに達しないようにしている。このようにすると、より大きい電流を流して感度を高めるために印加電圧を高くしても、発生した空乏層により電流Ih1、Ih2の電流経路が大きく変化することがなくなり、磁界を安定して検出することができる。
そして、5つの電極31~35は、不純物拡散層20の表面に一直線上に設けられていることから構造の対称性が高いため、磁界が印加されていないときであっても出力されるオフセット電圧を小さくすることができ、小さくしたオフセット電圧を以下のスピニングカレント法で効果的に除去することができる。
ここで、縦型ホール素子100のオフセット電圧をスピニングカレント法で除去する方法について、図1を参照しながら説明する。
まず、電極31、33、35を駆動電流供給電極として、電極33から電極31、35へ電流を流し、電極32、34をホール電圧出力電極として、電極32と電極34との間の電圧を出力電圧Vout1として得る。また、電流を流す方向を逆方向にして、電極31、35から電極33へ電流を流し、電極32と電極34との間の電圧を出力電圧Vout2として得る。
さらに、駆動電流供給電極とホール電圧出力電極を入れ替えて、電極32から電極34へ電流を流し、電極33と電極31、35との間の電圧を出力電圧Vout3として得る。また、電流を流す方向を逆方向にして、電極34から電極32へ電流を流し、電極33と電極31、35との間の電圧を出力電圧Vout4として得る。
そして、これらの出力電圧Vout1~Vout4を加減算することにより、オフセット電圧を除去することができる。
このように、スピニングカレント法では、一直線上に配置された電極を、スイッチングにより駆動電流供給電極とホール電圧出力電極が交互に配置されているのかのように使用できるようにするとともに電流を流す方向を適宜切り替え、かつ駆動電流供給電極とホール電圧出力電極との役割を入れ替えることでオフセット電圧を除去することが可能となる。
なお、このようなスピニングカレント法では、構造の対称性によるオフセット電圧は除去できるが、空乏層の広がりで電流経路が変化した場合のオフセット電圧を除去できないため、縦型ホール素子100では、空乏層の広がりをピーク濃度深さに達しないようにしている。
また、上記では電極の数を5つとした場合のスピニングカレント法を説明したが、これに限ることなく、5つ以上の電極があれば実施することが可能である。
また、上記では電極の数を5つとした場合のスピニングカレント法を説明したが、これに限ることなく、5つ以上の電極があれば実施することが可能である。
(第1の実施形態の変形例)
図3は、第1の実施形態の変形例である縦型ホール素子を示す概略平面図である。
図3に示すように、第1の実施形態の変形例は、第1の実施形態における不純物拡散層20を不純物濃度がそれぞれ異なるエピタキシャル層21a、21b、21cの3層構造とした以外は、第1の実施形態と同様である。
図3は、第1の実施形態の変形例である縦型ホール素子を示す概略平面図である。
図3に示すように、第1の実施形態の変形例は、第1の実施形態における不純物拡散層20を不純物濃度がそれぞれ異なるエピタキシャル層21a、21b、21cの3層構造とした以外は、第1の実施形態と同様である。
第1の実施形態変形例の縦型ホール素子の製造方法としては、不純物拡散層20を形成する代わりに、N型の不純物を添加して不純物濃度を一定としたエピタキシャル層21aを半導体基板10の表面に堆積し、添加する不純物を少なくしていきながらエピタキシャル層21aの上にエピタキシャル層21b、21cを順に堆積する。
これにより、第1の実施形態の変形例では、第1の実施形態のように不純物を拡散させる工程がなく、第1の実施形態よりも不純物濃度のばらつきを抑制できるため、オフセット電圧を低減することができる。
(第2の実施形態)
図4は、第2の実施形態の縦型ホール素子の動作原理を示す概略平面図である。
図4に示すように、第2の実施形態は、第1の実施形態における不純物拡散層20の上部を不純物濃度が一定な半導体層60とし、絶縁膜40を底部が不純物拡散層20の表面に対し電極31~35の底面よりも深い位置に位置する絶縁膜41とした以外は、第1の実施形態と同様である。
図4は、第2の実施形態の縦型ホール素子の動作原理を示す概略平面図である。
図4に示すように、第2の実施形態は、第1の実施形態における不純物拡散層20の上部を不純物濃度が一定な半導体層60とし、絶縁膜40を底部が不純物拡散層20の表面に対し電極31~35の底面よりも深い位置に位置する絶縁膜41とした以外は、第1の実施形態と同様である。
半導体層60は、第1の実施形態の縦型ホール素子100における製造方法において、不純物濃度を一定としたエピタキシャル層であり、半導体基板10に注入した不純物が拡散していない深さの領域である。つまり、半導体層60を不純物拡散層20の一部とみなすと、不純物拡散層20が所定の深さから深くなるにつれて不純物濃度高くなる態様である。
これにより、第2の実施形態では、半導体基板10に注入した不純物を第1の実施形態よりも拡散しなくてもよいため、製造が容易になり、かつ拡散による不純物濃度のばらつきを抑制することができる。
これにより、第2の実施形態では、半導体基板10に注入した不純物を第1の実施形態よりも拡散しなくてもよいため、製造が容易になり、かつ拡散による不純物濃度のばらつきを抑制することができる。
半導体層60の不純物濃度としては、特に制限はなく、目的に応じて適宜選択することができるが、バランスよく電流経路を広げることができる範囲が好ましく、例えば、1×1015atoms/cm3以上5×1016atoms/cm3以下としてもよい。
半導体層60の厚さとしては、特に制限はなく、目的に応じて適宜選択することができるが、バランスよく電流経路を広げることができる範囲のうち厚いほうが好ましく、例えば、6μm以上15μm以下の範囲の厚いほうとしてもよい。
半導体層60の厚さとしては、特に制限はなく、目的に応じて適宜選択することができるが、バランスよく電流経路を広げることができる範囲のうち厚いほうが好ましく、例えば、6μm以上15μm以下の範囲の厚いほうとしてもよい。
絶縁膜41は、電極31~35の深さよりも深く形成されている。
これにより、半導体層60の表面に設けられた各電極31~35の間で半導体基板10と平行な方向(X軸方向)に最短距離で流れる電流を抑制し、深さ方向(-Z方向)へ電流が流れるように誘導することができる。
これにより、半導体層60の表面に設けられた各電極31~35の間で半導体基板10と平行な方向(X軸方向)に最短距離で流れる電流を抑制し、深さ方向(-Z方向)へ電流が流れるように誘導することができる。
絶縁膜41の深さとしては、深さ方向(-Z方向)へ電流が流れるように誘導することができれば、特に制限はなく、目的に応じて適宜選択することができる。
なお、本実施形態においては、電極31~35の深さは0.1μmであり、絶縁膜41の深さは0.3μmである。
なお、本実施形態においては、電極31~35の深さは0.1μmであり、絶縁膜41の深さは0.3μmである。
このように、第2の実施形態では、第1の実施形態における不純物拡散層20の上部を不純物濃度が一定な半導体層60とするとともに、第1の実施形態における絶縁膜40を電極31~35の深さよりも深い絶縁膜41とした。
これにより、第2の実施形態では、半導体基板10に注入した不純物を第1の実施形態よりも拡散させなくてもよいため、製造が容易になり、かつ拡散による不純物濃度のばらつきを抑制することができる。また、絶縁膜41により、各電極31~35の間でX軸方向に最短距離で流れる電流を抑制し、-Z方向へ電流が流れるように誘導することができる。
これにより、第2の実施形態では、半導体基板10に注入した不純物を第1の実施形態よりも拡散させなくてもよいため、製造が容易になり、かつ拡散による不純物濃度のばらつきを抑制することができる。また、絶縁膜41により、各電極31~35の間でX軸方向に最短距離で流れる電流を抑制し、-Z方向へ電流が流れるように誘導することができる。
以上説明したように、本発明の一実施形態における半導体装置は、第1導電型の半導体基板と、半導体基板上に設けられた縦型ホール素子と、を有する。この縦型ホール素子は、半導体基板上に設けられ、深くなるにつれて不純物濃度が高くなる第2導電型の不純物拡散層と、不純物拡散層の表面に一直線上に設けられ、不純物拡散層よりも高濃度の第2導電型の不純物領域からなる3つ以上の電極と、を備える。
これにより、感度を向上させることが可能な縦型ホール素子を有する半導体装置を提供することができる。
これにより、感度を向上させることが可能な縦型ホール素子を有する半導体装置を提供することができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、第1導電型をP型、第2導電型をN型として説明したが、導電型を入れ替えて、第1導電型をN型、第2導電型をP型としても構わない。
また、上記の各実施形態では、電極の数を5つとしたが、スピニングカレント法によるオフセット電圧の除去が不要な程度にオフセット電圧が小さくできる又は許容できるなどの場合には、少なくとも駆動電流供給電極が2つとホール電圧出力電極が1つの計3つの電極があればよい。すなわち、図2で示した縦型ホール素子100の電極34、35を形成しない態様とし、電流Ih1だけで磁界Hを検出できるようにすることにより、レイアウト面積を狭くすることができるため、縦型ホール素子の小型化が可能となる。
10 半導体基板
20 不純物拡散層
21 エピタキシャル層
31、32、33、34、35 電極
40、41 絶縁膜
50 素子分離拡散層
60 半導体層
100 縦型ホール素子
20 不純物拡散層
21 エピタキシャル層
31、32、33、34、35 電極
40、41 絶縁膜
50 素子分離拡散層
60 半導体層
100 縦型ホール素子
Claims (7)
- 第1導電型の半導体基板と、
前記半導体基板上に設けられた縦型ホール素子と、
を有し、
前記縦型ホール素子は、
前記半導体基板上に設けられ、深くなるにつれて不純物濃度が高くなる第2導電型の不純物拡散層と、
前記不純物拡散層の表面に一直線上に設けられ、前記不純物拡散層よりも高濃度の第2導電型の不純物領域からなる3つ以上の電極と、
を備えることを特徴とする半導体装置。 - 前記不純物拡散層の不純物濃度は、所定の深さから深くなるにつれて不純物濃度が高くなる請求項1に記載の半導体装置。
- 前記不純物拡散層の不純物濃度は、ピーク濃度を有し、前記ピーク濃度を有する深さから深くなるにつれて低くなり、かつ前記半導体基板との界面の不純物濃度が前記半導体基板の不純物濃度以上である請求項1又は2に記載の半導体装置。
- 前記不純物拡散層の表面で前記電極の周囲に設けられ、底部が前記表面に対し前記電極の底面よりも深い位置に位置する絶縁膜を更に備える請求項1から3のいずれかに記載の半導体装置。
- 前記不純物拡散層の表面に一直線上に設けられた前記電極が3つであり、
両端に位置する前記電極の間で駆動電流を流し、
中央に位置する前記電極でホール電圧を検出する請求項1から4のいずれかに記載の半導体装置。 - 前記不純物拡散層の表面に一直線上に設けられた前記電極が5つであり、
中央に位置する前記電極から両端に位置する前記電極に向かって駆動電流を流し、
中央に位置する前記電極と両端に位置する前記電極との間に位置する2つの前記電極間のホール電圧を検出する請求項1から4のいずれかに記載の半導体装置。 - 第1導電型の半導体基板に縦型ホール素子を設ける半導体装置の製造方法であって、
前記半導体基板に第2導電型の不純物を高エネルギーイオン注入機で注入し、
前記半導体基板に注入した不純物のピーク濃度よりも低い不純物濃度で一定となるように、第2導電型の不純物を添加してエピタキシャル層を前記半導体基板の表面に堆積し、
前記半導体基板に高エネルギーで注入した不純物を前記半導体基板及び前記エピタキシャル層の両方に拡散させて不純物拡散層を形成し、
前記不純物拡散層の表面に形成した絶縁膜をマスクとして、前記不純物拡散層の表面から第2導電型の不純物を注入して電極を形成する、
ことを含むことを特徴とする半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021119221A JP2023015439A (ja) | 2021-07-20 | 2021-07-20 | 半導体装置及びその製造方法 |
KR1020220031052A KR20230014045A (ko) | 2021-07-20 | 2022-03-11 | 반도체 장치 및 그 제조 방법 |
US17/695,844 US20230026157A1 (en) | 2021-07-20 | 2022-03-16 | Semiconductor device and manufacturing method thereof |
CN202210269219.6A CN115643786A (zh) | 2021-07-20 | 2022-03-18 | 半导体装置及半导体装置的制造方法 |
TW111110825A TW202306206A (zh) | 2021-07-20 | 2022-03-23 | 半導體裝置及其製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021119221A JP2023015439A (ja) | 2021-07-20 | 2021-07-20 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023015439A true JP2023015439A (ja) | 2023-02-01 |
Family
ID=84940063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021119221A Pending JP2023015439A (ja) | 2021-07-20 | 2021-07-20 | 半導体装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20230026157A1 (ja) |
JP (1) | JP2023015439A (ja) |
KR (1) | KR20230014045A (ja) |
CN (1) | CN115643786A (ja) |
TW (1) | TW202306206A (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005333103A (ja) | 2004-03-30 | 2005-12-02 | Denso Corp | 縦型ホール素子およびその製造方法 |
US9312473B2 (en) * | 2013-09-30 | 2016-04-12 | Allegro Microsystems, Llc | Vertical hall effect sensor |
JP6910150B2 (ja) * | 2017-01-18 | 2021-07-28 | エイブリック株式会社 | 半導体装置 |
-
2021
- 2021-07-20 JP JP2021119221A patent/JP2023015439A/ja active Pending
-
2022
- 2022-03-11 KR KR1020220031052A patent/KR20230014045A/ko unknown
- 2022-03-16 US US17/695,844 patent/US20230026157A1/en active Pending
- 2022-03-18 CN CN202210269219.6A patent/CN115643786A/zh active Pending
- 2022-03-23 TW TW111110825A patent/TW202306206A/zh unknown
Also Published As
Publication number | Publication date |
---|---|
TW202306206A (zh) | 2023-02-01 |
KR20230014045A (ko) | 2023-01-27 |
CN115643786A (zh) | 2023-01-24 |
US20230026157A1 (en) | 2023-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8427140B2 (en) | Hall sensor | |
US9735345B2 (en) | Vertical hall effect sensor | |
US9599682B2 (en) | Vertical hall element | |
US20060017075A1 (en) | Image sensor production method and image sensor | |
US9496487B2 (en) | Vertical hall device | |
TWI728196B (zh) | 半導體裝置 | |
KR20180121369A (ko) | 반도체 장치 | |
KR20160063262A (ko) | 종형 홀 소자 | |
JP2023015439A (ja) | 半導体装置及びその製造方法 | |
JP6962693B2 (ja) | 半導体装置 | |
JP6910150B2 (ja) | 半導体装置 | |
JP2012204616A (ja) | ホール素子及びその製造方法、半導体装置 | |
JP6824070B2 (ja) | 半導体装置 | |
JP7133968B2 (ja) | 半導体装置 | |
JP2004296469A (ja) | ホール素子 | |
JP7266386B2 (ja) | 半導体装置 | |
TW201947794A (zh) | 半導體裝置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20240329 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240826 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240830 |