JP2022551284A - Ｎａｎｄフラッシュメモリ素子の制御装置及びその制御方法 - Google Patents

Abstract

実施例に係るＮＡＮＤフラッシュメモリ素子の制御装置は、ＮＡＮＤフラッシュメモリと、前記ＮＡＮＤフラッシュメモリにデータを書き込み、読み出し、削除するための命令信号を生成するコントローラと、供給電源の電圧が既に設定された電圧未満となる第１時点から第１時間の間に前記メモリ及びコントローラを動作させるための電力を維持する補助電源回路と、を含み、前記コントローラは、前記第１時間の間に前記命令信号を遮断し、前記メモリは、前記第１時間後の第２時点から少なくとも第２時間の間に電源が遮断される。【選択図】図６

Description

実施例は、ＮＡＮＤフラッシュメモリ素子の制御装置に関し、特に、電源瞬断などの電源の不安定環境で発生するデータの破損を防止できるＮＡＮＤフラッシュメモリ素子の制御装置及びその制御方法に関する。

最近、電気的にプログラム（ｐｒｏｇｒａｍ）と消去（ｅｒａｓｅ）が可能であり、一定周期でデータ（ｄａｔａ）を再作成するリフレッシュ（ｒｅｆｒｅｓｈ）機能を必要としない不揮発性メモリ素子の需要が増加している。そして、多くのデータを保存できる大容量メモリ素子の開発のために、メモリ素子の高集積化技術に関する研究が盛んに行われている。ここで、「プログラム」とは、データをメモリセルに書き込む（ｗｒｉｔｅ）動作を意味し、「消去」とは、メモリセルに書き込まれたデータを削除する動作を意味する。

この結果、不揮発性メモリ素子の高集積化のために複数のメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）が直列に接続（即ち、隣接するセル同士でドレイン（ｄｒａｉｎ）又はソース〈ｓｏｕｒｃｅ〉を共有し合う構造）されて、一つのストリング（ｓｔｒｉｎｇ）をなすＮＡＮＤフラッシュメモリ素子が提案された。ＮＡＮＤフラッシュメモリ素子は、ノアフラッシュメモリ素子〈ＮＯＲ ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ〉とは異なり、順に情報を読み出し（ｒｅａｄ）するメモリ素子であって、ファウラー-ノルドハイム（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ；ＦＮ）トンネリング（ｔｕｎｎｅｌｉｎｇ）方式を利用してフローティングゲート〈ｆｌｏａｔｉｎｇ ｇａｔｅ〉に電子を注入又は放出しながらメモリセルの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を制御する方式でプログラム及び消去動作を行う。

したがって、消去されたセルは、フローティングゲートの電子が放出され、負（ｎｅｇａｔｉｖｅ）の閾値電圧を有し、このとき消去されたセルの位相（ｓｔａｔｅ）をオンセル（ｏｎ－ｃｅｌｌ）と言う。そして、プログラムされたセルは、フローティングゲートに電子が注入されて、正（ｐｏｓｉｔｉｖｅ）の閾値電圧を有し、このときプログラムされたセルの位相をオフセル（ｏｆｆ－ｃｅｌｌ）と言う。

一方、近年、無線通信とＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）技術が結合されて、自動車において位置情報、安全運転、娯楽、金融サービス、予約及び商品購買などの多様な移動通信サービスを提供するためのテレメティクスが適用されている。そして、前記テレメティクスは、上記のようなＮＡＮＤフラッシュメモリ素子を備えており、これにより、走行中に発生したデータをリアルタイムでプログラムする。

また、テレメティクスで安全に関連したｅＣａｌｌ機能は、深刻な事故が発生した時、ヨーロッパの単一緊急状況電話番号である１１２に自動的に通話連結を試みる。このとき、運転者が意識を失ったり直接電話をかけることができない場合、このようなｅＣａｌｌ機能は、車両の位置、タイプ、色、及び乗客の数を自動的に応急サービスセンターに提供することになる。ほとんどの国では、ｅＣａｌｌに類似した車両事故時に動作する応急サービスシステムを構築しており、このような機能は、人命に関連するので、高い信頼性が要求される。

しかし、上記のようなテレメティクスに適用されるＮＡＮＤフラッシュメモリ素子は、電源不安定状態でチャージゲインなどのデータ破損が発生するという問題がある。即ち、テレメティクス製品に適用されたＮＡＮＤフラッシュメモリ素子の構造的脆弱点であるチャージゲインにより、電源瞬断時にデータ破損不良が断続的に発生して、信頼性に根本的な脆弱点を有しており、これによりｅＣａｌｌ機能を正常に行うことができないという問題がある。

実施例では、電源瞬断時に発生するチャージゲインによるデータ破損を源泉的に解決できるＮＡＮＤフラッシュメモリ素子の制御装置及びその制御方法を提供する。

また、実施例では、電源瞬断検出時にメモリアクセスを遮断して、電源瞬断時点にメモリが動作することにより発生し得る問題を解決できるＮＡＮＤフラッシュメモリ素子の制御装置及びその制御方法を提供する。

また、実施例では、電源瞬断検出時点にＮＡＮＤフラッシュの動作が進行中である場合、前記進行中の動作が完了するまで補助電源を供給して、前記ＮＡＮＤフラッシュのプログラム動作又は消去動作中に電源が遮断されることにより発生するチャージゲインによるデータ破損を解決できるＮＡＮＤフラッシュメモリ素子の制御装置及びその制御方法を提供する。

また、実施例では、電源瞬断検出時にフラッシュメモリのパワーオフシーケンスを進行し、正常な電源検出時にパワーオンシーケンスを進行するようにして、前記電源の回復時に前記フラッシュメモリが正常に動作できるようにしたＮＡＮＤフラッシュメモリ素子の制御装置及びその制御方法を提供する。

本発明で解決しようとする技術的課題は、以上で言及した技術的課題に制限されず、言及していない他の技術的課題は、下記の記載から本発明が属する技術分野における通常の知識を有する者にとって明確に理解されるであろう。

実施例に係るＮＡＮＤフラッシュメモリ素子の制御装置は、ＮＡＮＤフラッシュメモリと、ＮＡＮＤフラッシュメモリにデータを書き込み、読み出し、削除するための命令信号を生成するコントローラと、供給電源の電圧が既に設定された電圧未満となる第１時点から第１時間の間に前記メモリ及びコントローラを動作させるための電力を維持する補助電源回路と、を含み、前記コントローラは、前記第１時間の間に前記命令信号を遮断し、前記メモリは、前記第１時間後の第２時点から少なくとも第２時間の間に電源供給が遮断される。

また、前記第１時点が前記メモリのプログラム動作時間ｔＰＲＯＧ又は削除動作時間ｔＢＥＲＳである場合、前記補助電源回路は、前記メモリのプログラム動作又は削除動作の完了のための補助電源を供給する。

また、前記第１時間は、前記第１時点以前に前記メモリで行う中であったプログラム動作又は削除動作が完了されるまでの時間である。

また、ＮＡＮＤフラッシュメモリ素子の制御装置は、前記供給電源に連結され、前記メモリ及びコントローラに電力を供給するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）を含む。

また、前記補助電源回路は、前記ＰＭＩＣと前記メモリとの間に配置される。

また、前記コントローラは、前記少なくとも第２時間の間に電源供給が遮断された後、前記メモリに電力が供給されるようにＰＭＩＣを制御する。

また、前記供給電源の電圧レベルを検出する入力電圧検出部を含み、前記補助電源回路は、前記ＰＭＩＣの電源入力端に連結される。

また、前記入力電圧検出部は、前記補助電源回路の入力端の電圧レベルを検出する。

実施例によると、入力電源の不安定な状態を検知し、これに基づいてＮＡＮＤフラッシュメモリ素子の動作を制御することにより、前記入力電源の不安定な状態でＮＡＮＤフラッシュメモリ素子が動作することにより発生し得るデータ破損などの不良を事前に防止することができる。具体的に、実施例によると、入力電源が不安定な場合、フラッシュアクセスを遮断することにより、前記入力電源の不安定な環境でのＮＡＮＤフラッシュメモリ素子の誤動作を防止することができる。

また、実施例によると、電源瞬断検出時点にＮＡＮＤフラッシュメモリ素子の動作が進行中である場合、前記進行中の動作が完了するまで補助電源を供給して、前記ＮＡＮＤフラッシュメモリ素子のプログラム動作又は削除動作中に電源が遮断されることにより発生するチャージゲインによるデータ破損を解決することができ、これによるＮＡＮＤフラッシュメモリ素子の動作信頼性を向上させることができる。

また、実施例によると、電源瞬断検出時にＮＡＮＤフラッシュメモリ素子のパワーオフシーケンスを進行し、正常な電源検出時にパワーオンシーケンスを進行することにより、前記入力電源の回復時に前記フラッシュメモリが正常に動作することによる動作信頼性及びユーザ満足度を向上させることができる。

ＮＡＮＤフラッシュメモリ素子のメモリセルの構造を説明する図である。 図１のメモリセルアレイを示す等価回路図である。 ＮＡＮＤフラッシュメモリ素子のプログラム及び削除動作を模式的に説明する図である。 ＮＡＮＤフラッシュメモリ素子の削除動作を示す図である。 ＮＡＮＤフラッシュメモリ素子におけるチャージゲインを説明する図である。 第１実施例に係るＮＡＮＤフラッシュメモリシステムの構成を示すブロック図である。 図６に示したＮＡＮＤフラッシュメモリシステムの変形例を説明する図である。 図６に示したＮＡＮＤフラッシュメモリシステムの変形例を説明する図である。 実施例に係るＮＡＮＤフラッシュメモリシステムの動作方法を段階別に説明するための図である。 入力電圧の変化によるパワーシーケンスを示す図である。 入力電圧の変化によるパワーシーケンスを示す図である。 実施例に係るＮＡＮＤフラッシュメモリシステムの制御方法を段階別に説明するためのフローチャートである。 実施例に係るＮＡＮＤフラッシュメモリシステムの制御方法を段階別に説明するためのフローチャートである。 車両始動時の入力電圧の変化を示す図である。 実施例に係るメモリ保護機能の活性化方法を段階別に説明するためのフローチャートである。

以下、添付された図面を参照して、本発明の好ましい実施例を詳しく説明する。

但し、本発明の技術思想は、説明される一部の実施例に限定されるものではなく、互いに異なる多様な形態で実現され得るものであり、本発明の技術思想の範囲内であれば、実施例間のその構成要素のうち一つ以上を選択的に結合、置換して使用することができる。

また、本発明の実施例で使用される用語（技術及び科学的用語を含む）は、明らかに特別に定義されて記述されない限り、本発明が属する技術分野において、通常の知識を有する者に一般的に理解される意味として解釈され得るものであり、事前に定義された用語のように一般的に使用される用語は、関連技術の文脈上の意味を考慮して、その意味を解釈できるであろう。

また、本発明の実施例で使用される用語は、実施例を説明するためのものであり、本発明を制限するものではない。本明細書において、単数形は、フレーズで特に言及しない限り、複数形も含むことができ、「Ａ及び（と）Ｂ、Ｃのうち少なくとも一つ（又は一つ以上）」と記載される場合、Ａ、Ｂ、Ｃに結合できるすべての組み合わせのうち一つ以上を含むことができる。

また、本発明の構成要素を説明するにあたって、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を用いることができる。このような用語は、その構成要素を他の構成要素と区別するためのものに過ぎず、その用語により当該構成要素の本質や順番又は順序などに限定されない。そして、ある構成要素が他の構成要素に「連結」、「結合」又は「接続」されると記載された場合、その構成要素は、その他の構成要素に直接的に連結、結合又は接続される場合のみならず、その構成要素とその他の構成要素との間にある別の構成要素によって「連結」、「結合」又は「接続」される場合も含むことができる。

また、各構成要素の「上（うえ）又は下（した）」に形成又は配置されることが記載される場合には、上（うえ）又は下（した）は、二つの構成要素が互いに直接接触される場合のみならず、一つ以上の別の構成要素が二つの構成要素の間に形成又は配置される場合も含む。また、「上（うえ）又は下（した）」で表現される場合、一つの構成要素を基準に上方向のみならず、下側方向の意味も含むことができる。

図１は、ＮＡＮＤフラッシュメモリ素子のメモリセルの構造を説明する図である。

図１を参照すると、ＮＡＮＤフラッシュメモリ素子の動作は、削除（ｒｅｓａｓｅ）、プログラム（ｐｒｏｇｒａｍ）、及び読み出し（ｒｅａｄ）の三つの演算で構成される。

ＮＡＮＤフラッシュメモリ素子のプログラム動作は、ページ（ｐａｇｅ）単位で行われる。

前記プログラム動作では、メモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）のコントロールゲート（ＣＧ：Ｃｏｎｔｒｏｌ Ｇａｔｅ）に一定電圧（例えば、１９Ｖ）を印加することにより電子がフローティングゲート（ＦＧ：Ｆｌｏａｔｉｎｇ Ｇａｔｅ）１０の方向に移動する。このとき、メモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）の状態がＯＦＦ ＴＲ又はＯＦＦ ｃｅｌｌ状態となり、正（＋）の閾値電圧Ｖｔとなる。このとき、フラッシュメモリ素子のプログラム動作は、一度で終わるのではなく、複数のステップにわたって行われることがあり、前記コントロールゲートに印加される電圧を上昇させて所望のデータのプログラムを行うことができる。

また、ＮＡＮＤフラッシュメモリ素子の削除動作は、ブロック（ｂｌｏｃｋ）単位で行われ、セル（ｃｅｌｌ）を０から１に変えることを意味することができる。

このとき、ＮＡＮＤフラッシュメモリ素子の削除動作を行うためには、Ｐサブストレート（Ｐ ｓｕｂｓｔｒａｔｅ）で一定電圧（例えば、２０Ｖ）を印加することによりメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）のフローティングゲート１０にある電子が下方向にＦ－Ｎチューンリング（Ｔｕｎｎｅｌｉｎｇ）効果によって移動する。そして、削除されたメモリセルは、フローティングゲート１０の電子が放出されて、負（－）の閾値電圧Ｖｔを有することができる。このとき、削除されたメモリセルの状態をＯＮ ＴＲ又はＯＮ ｃｅｌｌ状態と言うことができる。

また、ＮＡＮＤフラッシュメモリ素子の読み出し動作は、メモリセルの状態がＯｎ ＴＲ又はＯｆｆ ＴＲ状態であるかを確認してデータを１又は０に出力する動作を意味する。

図２は、図１のメモリセルアレイを示す等価回路図である。

図２を参照すると、ＮＡＮＤフラッシュメモリ素子のメモリセルアレイは、複数のブロック（ｂｌｏｃｋ）からなる。そして、各ブロックには複数のビットラインＢＬ０～ＢＬｎが並列に配置される。

また、各ブロックには、複数のビットラインＢＬ０～ＢＬｎにそれぞれ対応する複数のストリング（ｓｔｒｉｎｇ）が配置される。それぞれのストリングは、該当ストリングを選択するためのドレイン選択トランジスタ（Ｄｒａｉｎ Ｓｅｌｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＤＳＴ）及びソース選択トランジスタ（Ｓｏｕｒｃｅ Ｓｅｌｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＳＳＴ）を含むことができる。また、ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に直列連結された複数のメモリセルＭＣ０～ＭＣｎ（ここで、ｎは１５、３１、又は６３であり得る）からなる。また、各ストリングのソース選択トランジスタＳＳＴのソースは、共通ソースライン（Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ、ＣＳＬ）と共通連結される。

また、複数のストリング内にそれぞれ構成されるドレイン選択トランジスタＤＳＴのゲートは、選択ライン（Ｄｒａｉｎ Ｓｅｌｅｃｔ Ｌｉｎｅ、ＤＳＬ）と連結され、ソース選択トランジスタＳＳＴのゲートは、ソース選択ライン（Ｓｏｒｓｅ Ｓｅｌｅｃｔ Ｌｉｎｅ、ＳＳＬ）と連結される。また、各メモリセルＭＣ０～ＭＣｎのコントロールゲート（ＣＧ：Ｃｏｎｔｒｏｌ Ｇａｔｅ）は、ワードラインＷＬ０～ＷＬｎと連結される。

このように構成されたメモリセルアレイを備えたＮＡＮＤフラッシュメモリ素子は、読み出し及びプログラム動作をページ（ｐａｇｅ）単位で行い、削除動作をブロック単位で行う。ここで、ページ単位は、一つのワードラインにコントロールゲートが共通に連結された全てのメモリセルを含む。

図３は、ＮＡＮＤフラッシュメモリ素子のプログラム及び削除動作を模式的に説明する図である。

図３を参照すると、ＮＡＮＤフラッシュメモリ素子のプログラム及び削除動作は、メモリセルの状態を「０」から「１」に変えるか、「１」から「０」に変えることを意味する。

図２に示したように、フローティングゲートＦＧは、コントロールゲートＣＧとＰサブストレートとの間に位置する。ここで、フローティングゲートＦＧは、酸化物層によって前記コントロールゲートＣＧやＰサブストレートと絶縁されたため、ここに位置した電子は閉じ込められる。このとき、電子がフローティングゲートＦＧにあるとき、コントロールゲートＣＧから出てくる電気場に影響を与えて、メモリセルの閾値電圧Ｖｔが変更され得る。即ち、メモリセルの閾値電圧Ｖｔは、０Ｖを基準に、前記フローティングゲートＦＧに存在する電子の数に応じて正（＋）の値（＋Ｖｔ）に変更されるか、負（－）の値（－Ｖｔ）に変更され得る。

このように、コントロールゲートＣＧに特定の電圧を印加してそのメモリセルの情報を読み出すとき、フローティングゲートＦＧにある電子の数によって閾値電圧Ｖｔが異なり、これにより電流が流れたり流れない。このような電流の流れの有無が判読され、これはデータ「１」と「０」と解される。また、一つのメモリセルに１ビット以上の情報が保存されるＭＬＣ（Ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ）装置では、フローティング（ＦＧ）に保存された電子の数を測定するために、単に電流の流れを判断するよりもその量を判読する。

図３（ａ）を参照すると、ＮＡＮＤフラッシュメモリ素子のプログラム動作は、メモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）のコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）に一定電圧（例えば、１９Ｖ）を印加することによって電子がフローティングゲート１０の方向に移動する。このとき、メモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）の状態がＯＦＦ ＴＲ状態となって、正（＋）の閾値電圧Ｖｔを有する。

即ち、図３（ａ）のように、コントロールゲートＣＧに一定電圧を印加することによって、フローティングゲート１０に電子が移動し、前記移動する電子の数が増加するにつれて、該当メモリセルの閾値電圧Ｖｔが基準閾値電圧ＲＶ以上に増加することがある。そして、前記メモリセルの閾値電圧Ｖｔが基準閾値電圧ＲＶ以上に増加する時点に該当メモリセルの状態は「１」から「０」に変更されることがある。ここで、基準閾値電圧ＲＶは、メモリ仕様に応じて多様な値に設定され得る、例えば０Ｖよりも大きい特定の値に設定され得る。

また、図３（ｂ）を参照すると、ＮＡＮＤフラッシュメモリ素子の削除動作は、Ｐサブストレート（Ｐ ｓｕｂｓｔｒａｔｅ）で一定電圧（例えば、２０Ｖ）を印加することによって、メモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）のフローティングゲート１０にある電子が下方向にＦ－Ｎチューネリング（Ｔｕｎｎｅｌｉｎｇ）効果によって移動する。

即ち、図３（ｂ）のように、削除動作ではフローティングゲートの電子の数が減少するため、これにより、該当メモリセルの閾値電圧Ｖｔは減少することがある。そして、前記メモリセルの閾値電圧Ｖｔが基準閾値電圧ＲＶ未満に減少する時点に該当メモリセルの状態は「０」から「１」に変更され得る。

上記のように、ＮＡＮＤフラッシュメモリ素子のプログラム動作と削除動作は、図３（ａ）及び（ｂ）のようにフローティングゲート１０に存在する電荷の数によって変化するメモリセルの基準閾値電圧ＲＶを基準に区分され得る。即ち、ＮＡＮＤフラッシュメモリ素子は、メモリセルの閾値電圧Ｖｔが基準閾値電圧ＲＶ以上である場合には「０」と認識してプログラム動作を行うようになる。また、ＮＡＮＤフラッシュメモリ素子は、メモリセルの閾値電圧Ｖｔが基準閾値電圧ＲＶ未満である場合には、「１」と認識して削除動作を行うようになる。

しかし、このようなＮＡＮＤフラッシュメモリ素子は、上記のようなプログラム又は削除動作によって電子を移動させる過程で電源の不安定条件（例えば、電源の瞬間的な遮断）が発生する場合、データ破損が発生する。即ち、ＮＡＮＤフラッシュメモリ素子は、図３（ａ）のように電子の移動によりメモリセルの閾値電圧Ｖｔが負（－）の値から正（＋）の値に増加する途中又はメモリセルの閾値電圧Ｖｔが正（＋）の値から負（－）の値に減少する途中で電源が瞬間的に遮断される場合、前記電源遮断前にプログラム動作を行う中であったか、それとも削除動作を行う中であったかを正確に認識できない場合が発生する。

図４は、ＮＡＮＤフラッシュメモリ素子の削除動作を時間の流れ順に示す一実施例を示す図である。

図４を参照すると、ＮＡＮＤフラッシュメモリ素子は、制御部（後述）から入力される制御信号に従って削除動作を行うことができる。前記制御信号は、コマンド信号とアドレス信号とを含むことができる。なお、図４におけるＶＣＣは電源電圧を意味し、ＶＳＳはグランド電圧を意味することができる。

したがって、図４のサイクルタイプは、各サイクルで入力されるコマンドがコマンドであるかアドレスであるかを示す。例えば、サイクルタイプがコマンド（ＣＯＭＭＡＮＤ）の場合、現在のデータバスを介して入力されるデータはコマンドであることを示し、アドレス（ＡＤＤＲＥＳＳ）である場合、現在のデータバスを介して入力されるデータはアドレスであることを示す。そして、Ｉ／Ｏ［７：０］はデータバスを示し、レディ（ＲＤＹ）信号は、ＮＡＮＤフラッシュメモリ素子が準備されているか、または使用中（例えば、削除動作中）であるかを制御部に知らせる信号であり、この信号がＬＯＷレベルとなるｔＢＥＲＳには、ＮＡＮＤフラッシュメモリ素子が現在削除動作が進行中であることを制御部に知らせるものである。即ち、前記ＮＡＮＤフラッシュメモリ素子は、特定の動作を行うビジー（ｂｕｓｙ）状態になるまでは、前記制御部に連結された複数のピンのうち前記レッド（ＲＤＹ）信号を伝達するピンの状態をハイ状態に維持させ、前記ビジー状態になる時点にロー状態に変更させることができる。

このとき、上記のようなＮＡＮＤフラッシュメモリ素子の削除動作は、大きく三つの区間に区分され得る。第１区間は、ＮＡＮＤフラッシュメモリ素子内にコマンドとアドレスを伝達する時間であり、第２区間は、ＮＡＮＤフラッシュメモリ素子が特定の動作を行うビジー（ｂｕｓｙ）状態になるまでに要する時間ｔＷＢを意味し、第３区間は、ブロック単位でメモリセルを消去する時間ｔＢＥＲＳを意味する。

そして、上記のようなＮＡＮＤフラッシュメモリ素子は、電源電圧（例えば、ＶＣＣ）に基づいて動作が行われるが、前記電源電圧が前記ＮＡＮＤフラッシュメモリ素子が正常に動作が行われない水準まで減少する場合、これによる断続的データ破損が発生する。

即ち、前記ＮＡＮＤフラッシュメモリ素子がプログラム又は削除動作を進行中の状態で、前記入力電圧が一定水準以下に減少すると、前記ＮＡＮＤフラッシュメモリ素子は、動作を中止した後、正常な電圧入力時にプログラム又は削除動作を再開する。

このとき、ラムのような揮発性メモリとは異なり、前記ＮＡＮＤフラッシュメモリ素子のような不揮発性メモリは、上記のようなプログラム又は削除動作を進行中にパワーリセット（又は電源瞬断）が進行される場合、チャージゲイン（ｃｈａｒｇｅ ｇａｉｎ）が発生する。ここで、チャージゲイン（ｃｈａｒｇｅ ｇａｉｎ）とは、「０」と「１」とを区別できない境界領域（Ｍａｒｇｉｎａｌ ｒｅｇｉｏｎ）内にセルの閾値電圧Ｖｔが位置する状態を意味する。ここで、境界領域（Ｍａｒｇｉｎａｌ ｒｅｇｉｏｎ）は、セルの閾値電圧Ｖｔが０Ｖから基準閾値電圧ＲＶの間である領域を意味する。このとき、メモリは誤動作を行うことがあるため、製品の信頼性が大幅に低下する。

図５は、ＮＡＮＤフラッシュメモリ素子におけるチャージゲインを説明する。図５を参照すると、ＮＡＮＤフラッシュメモリ素子は、プログラム動作中に発生するチャージゲインと、削除動作中に発生するチャージゲインとを含む。

図５（ａ）のように、ＮＡＮＤフラッシュメモリ素子は、制御部の命令に従ってプログラム動作を行うことができる。そして、前記プログラム動作によって電子の移動中に電源が遮断される場合、前記電子の移動は電源が遮断された時点で中止する。ここで、前記プログラム動作が中止した時点でのメモリセルの閾値電圧Ｖｔは、「０」と「１」を区分できない境界領域（Ｍａｒｇｉｎａｌ ｒｅｇｉｏｎ）内に位置することがある。そして、上記のようにメモリセルの閾値電圧Ｖｔが境界領域（Ｍａｒｇｉｎａｌ ｒｅｇｉｏｎ）内に位置する場合、制御部（後述）は、前記メモリセルの閾値電圧Ｖｔが「０」であるか、又は「１」であるかを明確に判断こすことができない。これは、システムの不良を引き起こすことがある。

図５（ｂ）のように、ＮＡＮＤフラッシュメモリ素子は、制御部の命令に従って削除動作を行うことができる。そして、前記削除動作によって電子の移動中に電源が遮断される場合、前記電子の移動は電源が遮断された時点で中止する。ここで、前記削除動作が中止した時点でのメモリセルの閾値電圧Ｖｔは、「０」と「１」とを区分できない境界領域（Ｍａｒｇｉｎａｌ ｒｅｇｉｏｎ）内に位置することがある。そして、上記のようにメモリセルの閾値電圧Ｖｔが境界領域（Ｍａｒｇｉｎａｌ ｒｅｇｉｏｎ）内に位置する場合、制御部（後述）は、前記メモリセルの閾値電圧Ｖｔが「０」であるか、又は「１」であるかを明確に判断することができない。これは、システムの不良を引き起こすことがある。

以下、実施例に係るＮＡＮＤフラッシュメモリシステムについて説明する。

図６は、第１実施例に係るＮＡＮＤフラッシュメモリシステムの構成を示すブロック図である。

図６を参照すると、システム１００は、電源装置及び制御装置２００を含む。電源装置は、変換部１１０、入力電圧検出部１２０、及び検出信号伝達部１３０を含むことができる。

電源装置の変換部１１０は、メインパワーに該当する入力電圧を受信し、前記入力電圧を制御装置２００の各構成要素で要求される電圧に変換して出力することができる。

また、電源装置の入力電圧検出部１２０は、主電源の電圧を検出し、検出された信号を出力することができる。

また、電源装置の検出信号伝達部１３０は、入力電圧検出部１２０の出力信号を制御装置２００に伝達することができる。

制御装置２００は、保存装置を含むことができる。制御装置２００は、電源装置から入力される電圧を駆動電圧として動作することができる。制御装置２００は、車両制御部３００と通信を行い、前記車両制御部３００から伝達されるデータを保存することができる。例えば、制御装置２００は、車両内に備えられて、車両のｅＣａｌｌ機能を支援することができる。即ち、制御装置２００は、車両制御部３００と通信して、非常事態での申告及び救援要請のための情報を保存することができる。例えば、前記情報は、事故発生位置情報、車両タイプ情報、運行方向情報、事故当時に作動したシートベルトの数などを含むことができる。

制御装置２００は、メモリ２１０、電源供給部２２０、補助電源部２３０、及び制御部２４０を含むことができる。そして、制御装置２００の制御部２４０は、前記メモリ２１０を制御することができる。好ましくは、制御部２４０は、前記メモリ２１０から動作信号（例えば、Ｒｅａｄｙ ａｎｄ ｂｕｓｙ ｏｕｔｐｕｔ ｓｉｇｎａｌ）を受信し、前記受信した動作信号に基づいて前記メモリ２１０にアクセスすることができる。前記動作信号は、メモリ２１０を構成するＮＡＮＤフラッシュメモリ素子のタイミングに対応することができる。ここで、前記タイミングは、素子の動作タイプによって異なる時間周期に変換され得る。例えば、各動作タイプによって異なる時間周期は、メモリセル（図示せず）からページレジスタ（図示せず）にデータをロードする時間ｔＲ（リーディング動作）、ページレジスタからメモリセルにデータをロードする時間ｔＰＲＯＧ（プログラム動作）、ブロック単位でメモリセルを削除する時間ｔＢＥＲＳ（削除動作）などを含むことができる。

また、制御装置２００の制御部２４０は、電源装置１１０、１２０、１３０から転送される入力電圧動作に応じた出力信号を基準に、前記メモリ２１０へのアクセスを制御することができる。

具体的に、制御装置２００の制御部２４０は、前記電源装置１１０、１２０、１３０から転送される前記電源装置の入力電圧検出部１２０の出力信号を基準に、入力電圧の不安定条件又はメモリ２１０のデータ保護条件で前記メモリ２１０の動作を中止させることができる。ここで、前記メモリ２１０の動作中止は、前記メモリ２１０へのアクセスを中止することを意味することができ、さらに、前記メモリ２１０の動作制御のための命令語の出力を遮断することを意味することができる。即ち、制御装置２００の制御部２４０は、メモリ２１０の保護機能がオン（Ｏｎ）された状態で、前記入力電圧の不安定条件又はデータ保護条件を検出し、これに基づいてメモリ２１０の動作を中止させることができる。

以下、前記制御装置２００及び電源装置１１０、１２０、１３０について具体的に説明する。

電源装置は、変換部１１０、入力電圧検出部１２０、及び検出信号伝達部１３０を含むことができる。このとき、図面上には、前記電源装置１１０、１２０、１３０の各構成要素が制御装置２００とは別個に構成されるものと示したが、これに限定されない。即ち、前記電源装置１１０、１２０、１３０を構成する構成要素のうち一部は、前記制御装置２００内に含まれ得るであろう。

変換部１１０は、入力電圧を受信し、これを変換して出力電圧を発生させることができる。

前記変換部１１０は、レギュレータとして実現され得る。即ち、レギュレータは、入力端を介して入力電圧を受信し、出力端を介して前記入力電圧を変換した出力電圧を出力することができる。レギュレータを介して前記制御装置２００に供給される電圧は、前記制御装置２００を構成する各構成要素の駆動電圧であり得る。例えば、前記レギュレータを介して前記制御装置２００に供給される電圧は、前記メモリ２１０の駆動電圧であり得る。前記レギュレータは、前記入力電圧を安定化して出力することによって、前記制御装置２００に安定した駆動電圧を供給して、前記制御装置２００を構成するメモリ２１０を安定して動作させることができる。

一方、前記変換部１１０に入力される入力電圧は、電源部（図示せず）から供給され得る。例えば、前記電源部は、前記ＮＡＮＤフラッシュメモリシステムが装着された車両のバッテリーであり得る。

入力電圧検出部１２０は、前記電源部を介して入力される入力電圧の大きさを検出し、これに応じた電圧検出信号を出力することができる。

このとき、正常な条件で、前記入力電圧は、第１レベルＶ１を有することができる。

そして、入力電圧検出部１２０は、前記入力電圧が前記第１レベルＶ１と前記第１レベルＶ１よりも小さい第２レベルＶ２との間の範囲のレベルを有する場合、第１電圧検出信号を出力することができる。また、入力電圧検出部１２０は、前記入力電圧のレベルが前記第１レベルＶ２より小さい第２レベルＶ２よりも小さい場合、第２電圧検出信号を出力することができる。ここで、第１電圧検出信号は、ローレベルの検出信号であり得るし、第２電圧検出信号は、ハイレベルの検出信号であり得るが、これに限定されない。

このために、入力電圧検出部１２０は、比較器（図示せず）を含むことができる。比較器は、正端子を介して前記第２レベルＶ２に該当する基準信号を入力され、負端子を介して入力電圧を入力され得るものであり、前記入力電圧と前記基準信号との比較結果によりハイレベル又はローレベルの電圧検出信号を出力することができる。

一方、入力電圧検出部１２０は、分圧抵抗などを介して検出電圧を調節することができる。分圧抵抗は、前記入力電圧を既に設定された分圧比で分圧して前記比較器に伝達することができる。

検出信号伝達部１３０は、制御装置２００と連結され、それにより前記入力電圧検出部１２０を介して検出された電圧検出信号を制御装置２００に伝達することができる。具体的に、検出信号伝達部１３０は、制御装置２００の制御部２４０と連結され、前記電圧検出信号に基づいてハイ信号又はロー信号を制御部２４０に伝達することができる。

このために、検出信号伝達部１３０は、第１～第３抵抗Ｒ１、Ｒ２、Ｒ３と、トランジスタＳ１とを含むことができる。前記第１～第３抵抗Ｒ１、Ｒ２、Ｒ３と、トランジスタＳ１は、前記電圧検出信号が有する高電圧を前記制御装置２００の制御部２４０で受信できる低電圧に変更して出力するロジック回路であり得る。その具体的な連結構造及び動作を見ると、次の通りである。

第１抵抗Ｒ１は、一端が入力電圧検出部１２０の出力端に連結され、他端が第３抵抗Ｒ３の一端及びトランジスタＳ１のベースに連結され得る。

第２抵抗Ｒ２は、一端が制御装置２００の電源供給部２２０の電源端子に連結され、他端がトランジスタＳ１のコレクタ及び制御部２４０の信号入力端ＧＰＩＯに連結され得る。

第３抵抗Ｒ３は、一端が第１抵抗Ｒ１の他端及びトランジスタＳ１のベースに連結され、他端がトランジスタＳ１のエミッタ及び接地端に連結され得る。

トランジスタＳ１は、ベースが第１抵抗Ｒ１を介して入力電圧検出部１２０の出力端に連結され、コレクタが制御部２４０の信号入力端ＧＰＩＯに連結され、エミッタが接地端に連結され得る。

トランジスタＳ１は、ベースを介して前記入力電圧検出部１２０の電圧検出信号を受信することができる。

具体的に、トランジスタＳ１は、ベースに入力された前記入力電圧検出部１２０の電圧検出信号によってオン又はオフされ得る。例えば、前記電圧検出信号は、上述したようにハイ信号又はロー信号であり得る。そして、前記トランジスタＳ１は、前記ベースにハイ信号が印加されると、オン状態にスイッチングされ得るが、これによりコレクタに電圧異常を知らせる第２検出信号を出力することができる。また、トランジスタＳ１は、ベースにロー信号が印加されると、オフ状態にスイッチングされ得るが、これによりコレクタ端にハイ信号である電圧正常を知らせる第１検出信号を出力することができる。一方、実施例においては、前記トランジスタＳ１がハイ信号によってオンされ、ロー信号によってオフされるとしたが、これに限定されず、その動作は互いに変わり得る。

メモリ２１０は、データのプログラム、削除、及び読み出しが可能な不揮発性（Ｎｏｎ Ｖｏｌａｔｉｌｅ）メモリであり得る。例えば、メモリ２１０は、電気的にプログラム及び削除が可能であり、一定周期でデータを再作成するリフレッシュ機能を必要としない不揮発性メモリ素子であり得る。具体的に、メモリ２１０は、ＮＡＮＤフラッシュメモリ素子（ＮＡＮＤ ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）であり得る。

メモリ２１０については図１～図５を参照して具体的に説明したので、ここでは、これについての詳細な説明は省略する。

電源供給部２２０は、前記変換部１１０の出力端ｏｕｔと連結され、前記変換部１１０の出力電圧を受信し、前記受信した出力電圧を安定化して前記メモリ２１０に駆動電圧を供給することができる。即ち、電源供給部２２０は、前記メモリ２１０に駆動電圧を供給するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）であり得る。電源供給部２２０を構成するＰＭＩＣは、電力用ディスクリートパワー素子モジュール、高電圧パワー回路、低電圧デジタル回路、高電圧及び低電圧アナログ回路で構成された電源制御モジュールであり得るが、これにより、前記制御装置２００に入る入力電圧を前記メモリ２１０ に合わせて変換、分配、充電、及び制御する役割を果たすことができる。

電源供給部２２０と前記メモリ２１０との間には、補助電源部２３０が配置され得る。補助電源部２３０は、第１条件で充電動作を行い、第２条件で放電動作を行うキャパシタであり得る。ここで、第１条件は、本システムの入力端に正常範囲の入力電圧が入力される条件であり、前記第２条件は、前記入力端に正常範囲を外れた低電圧が入力される条件であり得る。

前記補助電源部２３０は、システムのパワーオン条件で、前記電源供給部２２０の出力電圧が既に設定された第２レベルＶ２よりも低い場合に放電して前記メモリ２１０に駆動電圧を供給することができる。このとき、補助電源部２３０を構成するキャパシタの容量に比例して前記補助電源部２３０の放電時間が決定される。これにより、実施例においては、メモリ２１０のメモリセルからページレジスタにデータをロードするのにかかる時間、ページレジスタからメモリセルにデータをロードするのにかかる時間及びブロック単位でメモリセルを削除する時間などを考慮して、前記補助電源部２３０を構成するキャパシタの容量を決定することができる。

制御部２４０は、メモリ２１０の動作を制御することができる。

具体的に、制御部２４０は、前記メモリ２１０にアクセスして前記メモリ２１０のプログラム動作、削除動作、及び読み出し動作を制御することができる。

このために、制御部２４０は、バスを介してメモリ２１０と連結され得る。そして、制御部２４０は、前記バスを介して前記メモリ２１０に命令語及びアドレスを伝達し、データを送受信することができる。

一方、制御部２４０は、前記検出信号伝達部１３０の出力信号をモニタリングすることができる。即ち、制御部２４０は、前記システムに入力される入力電圧の変化をモニタリングすることができる。

そして、制御部２４０は、前記検出信号伝達部１３０を介して入力電圧の正常を知らせる第１検出信号が入力される場合、前記メモリ２１０にアクセスして、それに従うプログラム動作又は削除動作を行うことができる。

このとき、制御部２４０は、前記検出信号伝達部１３０を介して入力電圧の異常を知らせる第２検出信号が入力される場合、前記第２検出信号が入力される時点から前記メモリ２１０への命令語の出力を遮断する。

言い換えれば、制御部２４０は、前記検出信号伝達部１３０を介して第２検出信号が入力される場合、前記命令語の出力を遮断して前記メモリ２１０へのアクセスを中止する。

そして、制御部２４０は、第２検出信号が入力された時点から前記メモリ２１０の動作と関連した命令語を全て無視して、前記第２検出信号が入力された時点から前記メモリ２１０に命令語が出力されないように遮断する。

そして、制御部２４０及びメモリ２１０は、前記第２検出信号が入力された時点から一定時間後にパワーオフされ得る。ここで、前記一定時間は、前記補助電源部２３０を介して供給される補助電源によって、前記メモリ２１０が既存に行っていた動作（プログラム動作又は削除動作）が正常に完了するまでの時間を意味することができる。

前記メモリ２１０のパワーオフは、前記システムへの主電源の入力電圧が前記メモリ２１０のパワーオフ電圧に対応する第３レベルＶ３まで減少する場合に行うことができる。即ち、前記主電源の入力電圧が前記第３レベルＶ３まで減少する場合、前記メモリ２１０は、電源不足により自然にパワーオフされ得る。

また、前記主電源の入力電圧が前記第３レベルＶ３まで減少せずに再び第１レベルＶ１に回復したとしても、前記メモリ２１０はパワーオフされ得る。このために、車両制御部３００は、制御装置２００の電源供給部２２０をオフして、前記制御装置２００をパワーオフさせることができる。その後、車両制御部３００は、電源供給部２２０を再びオンして、前記制御装置２００をパワーオンさせることができる。

但し、実施例におけるメモリ２１０は、不揮発性メモリに該当するＮＡＮＤフラッシュメモリ素子であり得る。このとき、ＮＡＮＤフラッシュメモリ素子は、揮発性メモリであるラム（ＲＡＭ）とは異なって、入力電源が遮断されても内部に保存されているデータは消滅しない。これにより、ＮＡＮＤフラッシュメモリ素子は、入力電源が遮断されても内部データ消滅の心配がないため、突然の電源遮断時にも補助電源が供給されなくてもよい。但し、ＮＡＮＤフラッシュメモリ素子は、前記ラムとは異なって、図１～図５で説明したように、基準閾値電圧ＲＶを基準に設定される境界領域とメモリセルが有する閾値電圧Ｖｔとを比較して、「０」と「１」を区分する。

これにより、前記第２検出信号が入力された時点で前記メモリ２１０がプログラム動作又は削除動作中である場合、前記プログラム動作又は削除動作を完了しない状態でパワーオフシーケンスが進行されると、後の電源回復時点にプログラム動作又は削除動作を続けるようになる。

しかし、上述したように、前記電源回復時に前記メモリセルが閾値電圧Ｖｔが境界領域（０Ｖ～基準閾値電圧ＲＶ）内の値を有する場合、前記メモリ２１０の値が「０」であるか、それとも「１」であるかを判断することができず、これにより制御部２４０は誤動作することがある。したがって、前記制御部２４０は、前記第２検出信号が入力された時点が前記メモリ２１０のプログラム動作時間ｔＰＲＯＧ又は削除動作時間ｔＢＥＲＳである場合に備えて、前記プログラム動作又は削除動作が完了するまでパワーオフシーケンスを遅延させることができる。言い換えれば、制御部２４０は、前記メモリ２１０によって現在実行中のプログラム動作又は削除動作が完了するまで、前記メモリ２１０のパワーオフが行われないように補助電源を供給することができる。

そして、メモリ２１０は、上記のようなメモリ２１０のデータ保護条件で、補助電源部２３０の放電電圧によって駆動されて、前記プログラム動作又は削除動作を完了させることができる。また、メモリ２１０は、前記プログラム動作又は削除動作が完了した場合、その完了信号を制御部２４０に伝達することができる。

制御部２４０は、前記メモリ２１０の動作が完了したことを認識し、前記メモリ２１０のパワーオフシーケンスを進行することができる。

実施例によると、入力電源の不安定な状態を検知し、これに基づいてＮＡＮＤフラッシュメモリ素子の動作を制御することにより、前記入力電源の不安定な状態でＮＡＮＤフラッシュメモリ素子が動作することにより発生し得るデータ破損などの不良を事前に防止することができる。具体的に、実施例によると、入力電源が不安定な場合にフラッシュアクセスを遮断することにより、前記入力電源の不安定な環境でのＮＡＮＤフラッシュメモリ素子の誤動作を防止することができる。

また、実施例によると、電源瞬断検出時点にＮＡＮＤフラッシュメモリ素子の動作が進行中である場合、前記進行中の動作が完了するまで補助電源を供給して、前記ＮＡＮＤフラッシュメモリ素子のプログラム動作又は削除動作中に電源が遮断されることにより発生するチャージゲインによるデータ破損を解決することができ、これにより、ＮＡＮＤフラッシュメモリ素子の動作信頼性を向上させることができる。

また、実施例によると、電源瞬断検出時にＮＡＮＤフラッシュメモリ素子のパワーオフシーケンスを進行し、正常な電源検出時にパワーオンシーケンスを進行させることにより、前記入力電源の回復時にフラッシュメモリが正常に動作するこれによる動作信頼性及びユーザ満足度を向上させることができる。

一方、図６では、補助電源部２３０が前記制御装置２００内に備えられるものと説明したが、前記補助電源部２３０は、前記制御装置２００内の前記電源供給部２２０及びメモリ２１０の間ではない別の位置に配置され得るであろう。

図７及び図８は、図６に示したＮＡＮＤフラッシュメモリシステムの変形例を説明する。

一方、図７及び図８では、入力電圧に異常が発生した時点でメモリ２１０に補助電源を供給する補助電源部の配置位置のみが異なるだけであり、それ以外の部分は図６と同一であり得る。したがって、以下では、前記補助電源部についてのみ説明する。

図７を参照すると、ＮＡＮＤフラッシュメモリシステムは、変換部１１０、入力電圧検出部１２０、検出信号伝達部１３０、メモリ２１０、電源供給部２２０、及び制御部２４０を含むことができる。そして、補助電源部１４０は、前記変換部１１０の出力端と前記電源供給部２２０の入力端との間に配置される。そして、補助電源部１４０は、前記システムへの入力電圧に異常が発生した時点で前記電源供給部２２０に放電電圧を提供して、前記メモリ２１０に前記放電電圧による駆動電圧が伝達されるようにすることができる。

また、図８を参照すると、ＮＡＮＤフラッシュメモリシステムは、変換部１１０、入力電圧検出部１２０、検出信号伝達部１３０、メモリ２１０、電源供給部２２０、及び制御部２４０を含むことができる。そして、補助電源部１５０は、前記変換部１１０の入力端に配置される。そして、補助電源部１５０は、前記システムへの入力電圧に異常が発生した時点で前記変換部１１０に放電電圧を提供して、前記メモリ２１０に前記放電電圧による駆動電圧が伝達されるようにすることができる。

図９は、実施例に係るＮＡＮＤフラッシュメモリシステムの動作方法を段階別に説明するための図である。

図９を参照すると、正常な範囲の入力電圧が入力される条件で、制御範囲２４０は、メモリ２１０にアクセスして、前記メモリ２１０に命令語及びアドレスを伝達することができる。即ち、制御部２４０は、正常条件でメモリ２１０に命令語（ＣＯＭＭＡＮＤ）を転送して、それに伴うメモリ２１０のプログラム動作、削除動作（又は削除動作）、及び読み出し動作のうち少なくとも一つの動作が行われるようにすることができる（Ｓ１００）。

その後、制御部２４０は、前記信号入力端ＧＰＩＯを介して入力される電圧検出信号をＰｏｌｌｉｎｇ又はＩｎｔｅｒｒｕｐｔ方式でチェックすることができる。そして、制御部２４０は、前記信号入力端ＧＰＩＯを介して第２レベルＶ２よりも低い入力電圧が検出されたことを知らせる第２検出信号が受信されたか否かを判断することができる（Ｓ１１０）。

そして、制御部２４０は、前記第２レベルＶ２よりも低い入力電圧が検出されたことを知らせる第２検出信号を受信された場合、前記メモリ２１０へのアクセスを中止して、前記メモリ２１０に提供される命令語の出力を遮断することができる（Ｓ１２０）。

図１０及び図１１は、入力電圧の変化によるパワーシーケンスを示す図である。

図１０を参照すると、正常条件で入力電圧は、第１レベルＶ１を有することができる。そして、入力電圧検出部１２０及び検出信号伝達部１３０は、前記入力電圧が前記第２レベルＶ２まで減少する時点に電圧異常検出信号を出力することができる。

これにより、制御部２４０は、前記電圧異常検出信号が受信された第１時点Ｔ１で、前記メモリ２１０へのアクセスを中止（ＡＣＣＥＳＳ ＳＴＯＰ）することができる。

その後、前記入力電圧のレベルは、減少し続けて第３レベルＶ３まで減少することがある。そして、前記入力電圧が第３レベルＶ３に減少すると、前記メモリ２１０は電源不足でパワーオフされ得る。

一方、前記システムに入力される電源は、図１０のように突然遮断されて、前記入力電圧のレベルが０Ｖまで減少することがある。

但し、これとは異なり、前記システムに入力される電源は、瞬間遮断された後、再び元の電圧レベルに回復することができる。

即ち、図１１を参照すると、正常条件で入力電圧は、第１レベルＶ１を有することができる。そして、入力電圧検出部１２０及び検出信号伝達部１３０は、前記入力電圧が前記第２レベルＶ２まで減少する時点に電圧異常検出信号を出力することができる。

これにより、制御部２４０は、前記電圧異常検出信号が受信された第１時点Ｔ１で、前記メモリ２１０へのアクセスを中止（ＡＣＣＥＳＳ ＳＴＯＰ）することができる。

その後、前記入力電圧は、第２時点Ｔ２に再び元のレベルに上昇することができる。

このとき、制御部２４０は、前記入力電圧が第１レベルＶ１に回復しても、上記のようにアクセス中止動作を既に行ったため、前記メモリ２１０を正常に制御することができない。これにより、車両制御部３００は、電源供給部２２０をオフして前記制御装置２００をパワーオフする。このために、車両制御部３００は、主電源の入力電圧を検出する入力電圧検出部を含むことができる（図６参照）。これとは異なり、車両制御部３００は、入力電圧検出部１２０と連結されて主電源の入力状態をモニタリングすることができる。そして、車両制御部３００は、前記主電源の入力状態に基づいて電源供給部２２０をオフすることができる。

そして、車両制御部３００は、前記第３時点Ｔ３から一定時間が経過した第４時点Ｔ４まで、前記入力電圧が前記第１レベルＶ１を維持する場合、前記電源供給部２２０をパワーオンして、制御装置２００をパワーオンさせることができる。

図１２及び図１３は、実施例に係るＮＡＮＤフラッシュメモリシステムの制御方法を段階別に説明するためのフローチャートである。

図１２を参照すると、実施例に係るＮＡＮＤフラッシュメモリシステムのパワーシーケンスにおける制御部２４０は、正常な範囲の入力電圧が入力される条件で、メモリ２１０にアクセスして前記メモリ２１０に命令語及びアドレスを伝達することができる。即ち、制御部２４０は、正常条件でメモリ２１０に命令語（ＣＯＭＭＡＮＤ）を転送して、それに伴うメモリ２１０のプログラム動作、削除動作（又は消去動作）、及び読み出し動作のうち少なくとも一つの動作が行われるようにすることができる（Ｓ２００）。

その後、制御部２４０は、電圧検出信号を基準に、前記入力電圧が第２レベルＶ２よりも小さいか否かを判断する（Ｓ２１０）。

そして、制御部２４０は、前記入力電圧が第２レベルＶ２未満に減少した場合、前記メモリ２１０へのアクセスを中止する（Ｓ２２０）。

その後、前記入力電圧は、前記第２レベルＶ２よりも小さい第３レベルＶ３未満まで減少することがあり、これとは異なり、前記第２レベルＶ２から前記第１レベルＶ１に再び回復することができる（Ｓ２３０、Ｓ２５０）。

そして、入力電圧が前記第３レベルＶ３まで減少した場合、メモリ２１０は、電源不足でパワーオフされ得る。

また、前記入力電圧が前記第２レベルＶ２から第１レベルＶ１に回復する場合、前記制御装置２００は、リセット動作を行うことができる（Ｓ２６０、Ｓ２７０）。具体的に、前記制御装置２００のリセット動作のために、車両制御部３００は、制御装置２００の電源供給部２２０をオフして、前記制御装置２００をパワーオフさせることができる（Ｓ２６０）。その後、車両制御部３００は、電源供給部２２０を再びオンして、前記制御装置２００をパワーオンさせることができる（Ｓ２７０）。

一方、図１３を参照すると、実施例に係るＮＡＮＤフラッシュメモリシステムのパワーシーケンスにおける制御部２４０は、正常な範囲の入力電圧が入力される条件で、メモリ２１０にアクセスして前記メモリ２１０へ命令語及びアドレスを伝達することができる。即ち、制御部２４０は、正常条件でメモリ２１０に命令語（ＣＯＭＭＡＮＤ）を転送して、それに伴うメモリ２１０のプログラム動作、削除動作（又は消去動作）、及び読み出し動作のうち少なくとも一つの動作が行われるようにすることができる（Ｓ３００）。

その後、制御部２４０は、メモリ２１０のデータ保護条件が検出されたか否かを判断する（Ｓ３１０）。即ち、制御部２４０は、入力電圧が第１レベルＶ１よりも低い第２レベルＶ２未満に減少したか否かを判断することができる。

そして、制御部２４０は、前記入力電圧が第１レベルＶ１よりも低い第２レベルＶ２未満に減少した場合、入力命令語を無視し、それに伴いメモリ２１０への命令語の転送を遮断する（Ｓ３２０）。

そして、補助電源部２３０は、メモリ２１０に補助電源を供給して、前記保護条件の検出前に前記メモリ２１０で行われていた動作（プログラム動作又は削除動作）が正常に完了することができるようにする（Ｓ３３０）。

その後、制御装置２００は、パワーオフされ得る（Ｓ３４０）。即ち、前記入力電圧が減少し続けて第３レベルＶ３まで減少する場合、制御装置２００は、電源不足により自然にパワーオフされ得る。これとは異なり、前記入力電圧が再び第１レベルＶ１に回復した場合、車両制御部３００は、制御装置２００の電源部２１０をオフにした後、再びオンして制御装置２００をリセットさせることができる。

上記のように、実施例における制御部２４０は、電源瞬断検出時にメモリ保護機能を行う。ここで、前記電源瞬断は、バッテリーの分離によって発生し得る。そして、実施例では、上記のようなバッテリーの分離によって入力電圧の変化が発生する場合に、上記のようなメモリ保護機能を行うことができる。しかし、車両の始動オン（Ｏｎ）時にも入力電圧の瞬間的な変化が発生する。そして、実施例では、前記車両始動オン（Ｏｎ）条件を入力電圧の不安定条件又はメモリ２１０のデータ保護条件として認識してメモリ保護機能を行う場合、メモリ２１０の寿命が短くなることがある。

即ち、メモリ２１０の寿命は、プログラム動作及び読み出し動作の回数に比例して減少することがある。例えば、メモリ２１０は、プログラム動作及び読み出し動作の回数に比例して性能が劣化することがある。そして、一般に、メモリのオン又はオフ時にプログラム動作又は読み出し動作が最も多く行われる。このとき、前記車両始動オン時に上記のようなメモリ保護機能が動作する場合、メモリのオン又はオフの頻度が増加してメモリの性能劣化を発生させる問題がある。

したがって、実施例では、車両始動オン時に上記のようなメモリ保護機能が動作しないようにする。言い換えれば、前記入力電圧の不安定条件又はメモリのデータ保護条件には、車両始動オン時に発生する入力変化条件は含まれない。実施例では、車両始動オン時に上記のようなメモリ保護機能が行われないようにして、これによるメモリの劣化リスクを最小限に抑える。

一般に、ＡＣＣ ＯＮ状態では、バッテリーの分離や交換が行われない。そして、実施例における入力電圧の不安定条件又はメモリのデータ保護条件は、前記バッテリーの分離や交換が行われる場合に検出され得る。このとき、前記車両の始動オンは、一般的にＡＣＣ ＯＮ状態で行われる。したがって、実施例では、ＡＣＣ ＯＮ状態では、前記バッテリー保護機能をオフにする。

図１４は、車両始動時の入力電圧の変化を示す図である。

図１４を参照すると、車両の始動時、第１時点Ｔ１にＡＣＣ ＯＮが行われる。このときの入力電圧は、上述した第１レベルＶ１であり得る。そして、ＡＣＣ ＯＮ状態で、第２時点Ｔ２に始動オン動作を行うことができる。このとき、前記第２視点Ｔ２を基準に入力電圧は減少することがあり、第３視点Ｔ３に第１レベルＶ１よりも小さい第２レベルＶ２まで減少することがある。このとき、実施例におけるメモリ保護機能は、前記入力電圧が前記第２レベルＶ２に減少する場合に動作する。しかし、上記のようにＡＣＣがオンされた状態での入力電圧の変化は始動オンのためのものである。したがって、実施例では、ＡＣＣがオンされた状態での入力電圧の変化は無視するようにする。例えば、実施例におけるメモリ保護機能は、ＡＣＣ ＯＦＦ状態で動作することができる。

図１５は、実施例に係るメモリ保護機能の活性化方法を段階別に説明するためのフローチャートである。図１５を参照すると、実施例に係る制御部２４０は、車両の電源状態を検出することができる。即ち、制御部２４０は、車両の電源状態がＡＣＣ ＯＮ状態であるか、ＡＣＣ ＯＦＦ状態であるかを検出することができる。そして、制御部２４０は、車両の電源状態がＡＣＣ ＯＮ状態の場合（Ｓ４１０）、メモリ保護機能をオフする（Ｓ４２０）。言い換えれば、実施例における制御部２４０は、車両の電源状態がＡＣＣ ＯＮ状態（又は始動オン状態）である場合、メモリ保護機能をオフする。これにより、制御部２４０は、ＡＣＣ ＯＮ状態で始動オン動作が行われることによって発生する入力電圧の変化は無視するようにする。

続いて、制御部２４０は、車両の電源状態がＡＣＣ ＯＦＦ状態に変更されたか否かを判断することができる（Ｓ４３０）。即ち、制御部２４０は、車両の始動がＯＦＦであるか否かを判断することができる。

また、制御部２４０は、車両の電源状態がＡＣＣ ＯＦＦ状態に変更された場合、前記ＡＣＣ ＯＦＦに変更された時点から一定時間が経過したか否かを判定する（Ｓ４４０）。例えば、制御部２４０は、前記車両の電源状態がＡＣＣ ＯＦＦに変更された時点から１秒が経過したか否かを判断することができる。

そして、制御部２４０は、一定時間が経過しなかった場合、一定時間を待機することができる（Ｓ４５０）。

また、制御部２４０は、一定時間が経過した場合、メモリ保護機能をオンして、入力電圧の変化に応じてメモリ保護機能を動作させることができる（Ｓ４６０）。

言い換えれば、実施例における図９、図１２、及び図１３で説明したメモリ保護機能は、車両の電源状態がＡＣＣ ＯＦＦ状態である場合にのみ選択的に動作することができる。

したがって、実施例では、車両の始動オン時に発生する入力電圧の変化にもメモリのオン又はオフが行われることを防止でき、これによるメモリの寿命を向上させることができる。

一方、本実施例における機能に対する信頼性試験のために、同一の製品のＮＡＮＤフラッシュメモリ素子に対して本実施例の機能が適用される前のデータ破損の有無と、本実施例の機能が適用された後の誤動作の発生の有無について、試料を選別して試験を行った。

これは、（１）本実施例の機能が適用される前の製品のプログラム又は削除動作中にメイン電源を遮断して、それに伴う誤動作が発生するか否かを試験し、（２）これと同一の製品に対して本実施例の機能を適用した後に同一の試験を進行して、本実施例の機能の有効性を検証することを進行した。

その結果、試料１の場合、本実施例の機能が適用される前には、パワーオン／オフ動作が１５００回程度行われる時点及び２９００回行われる時点に２回の誤動作が発生することが確認できた。しかし、試料１に対して本実施例の機能が適用された後には、６万回以上のパワーオン／オフ動作が繰り返されても誤動作が発生しないことが確認できた。

また、試料２の場合、本実施例の機能が適用される前には、パワーオン／オフ動作が９０回程度行われる時点、２５０回程度行われる時点、及び１１１０回行われる時点に３回の誤動作が発生した。しかし、試料２に対して本実施例の機能が適用された後には、６万回以上のパワーオン／オフ動作が繰り返されても誤動作が発生しないことが確認できた。

また、試料３の場合、本実施例の機能が適用される前には、パワーオン／オフ動作が３７０回程度行われる時点に１回の誤動作が発生した。しかし、試料３に対して本実施例の機能が適用された後には、６万回以上のパワーオン／オフ動作が繰り返されても誤動作が発生しないことが確認できた。

実施例によると、入力電源の不安定状態を検知し、これに基づいてＮＡＮＤフラッシュメモリ素子の動作を制御することにより、前記入力電源の不安定な状態でＮＡＮＤフラッシュメモリ素子が動作することにより発生し得るデータ破損などの不良を事前に防止するごとができる。具体的に、実施例によると、入力電源が不安定な場合にフラッシュアクセスを遮断することにより、前記入力電源の不安定な環境での前記ＮＡＮＤフラッシュメモリ素子の誤動作を防止することができる。

また、実施例によると、電源瞬断検出時点にＮＡＮＤフラッシュメモリ素子の動作が進行中である場合、前記進行中の動作が完了するまで補助電源を供給して、前記ＮＡＮＤフラッシュメモリ素子のプログラム動作又は削除動作中に電源が遮断されることによって発生するチャージゲインによるデータ破損を解決することができ、これによるＮＡＮＤフラッシュメモリ素子の動作信頼性を向上させることができる。

また、実施例によると、電源瞬断検出時にＮＡＮＤフラッシュメモリ素子のパワーオフシーケンスを進行し、正常な電源検出時にパワーオンシーケンスを進行することにより、前記入力電源の回復時にフラッシュメモリが正常に動作することによる動作信頼性及びユーザ満足度を向上させることができる。

Claims (9)

1. ＮＡＮＤフラッシュメモリと、
   ＮＡＮＤフラッシュメモリにデータを書き込み、読み出し、削除するための命令信号を生成するコントローラと、
   供給電源の電圧が既に設定された電圧未満となる第１時点から第１時間の間に前記メモリ及びコントローラを動作させるための電力を維持する補助電源回路と、を含み、
   前記コントローラは、前記第１時間の間に前記命令信号を遮断し、
   前記メモリは、前記第１時間以降の第２時点から少なくとも第２時間の間、電源供給が遮断される、ＮＡＮＤフラッシュメモリ素子の制御装置。
2. 前記第１時点が前記メモリのプログラム動作時間ｔＰＲＯＧ又は削除動作時間ｔＢＥＲＳである場合、前記補助電源回路は、前記メモリのプログラム動作又は削除動作を完了するための補助電源を供給する、請求項１に記載のＮＡＮＤフラッシュメモリ素子の制御装置。
3. 前記第１時間は、前記第１時点以前に前記メモリで行う中であったプログラム動作又は削除動作が完了されるまでの時間である、請求項１に記載のＮＡＮＤフラッシュメモリ素子の制御装置。
4. 前記供給電源に連結され、前記メモリ及びコントローラに電力を供給するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）を含む、請求項１に記載のＮＡＮＤフラッシュメモリ素子の制御装置。
5. 前記補助電源回路は、前記ＰＭＩＣと前記メモリとの間に配置される、請求項４に記載のＮＡＮＤフラッシュメモリ素子の制御装置。
6. 前記コントローラは、前記少なくとも第２時間の間に電源供給が遮断された後、前記メモリに電力が供給されるようにＰＭＩＣを制御する、請求項４に記載のＮＡＮＤフラッシュメモリ素子の制御装置。
7. 前記供給電源の電圧レベルを検出する入力電圧検出部を含み、
   前記補助電源回路は、前記ＰＭＩＣの電源入力端に連結される、請求項４に記載のＮＡＮＤフラッシュメモリ素子の制御装置。
8. 前記入力電圧検出部は、前記補助電源回路の入力端の電圧レベルを検出する、請求項７に記載のＮＡＮＤフラッシュメモリ素子の制御装置。
9. 前記コントローラは、ＡＣＣ ＯＮ状態における前記供給電源の電圧変化は無視する、請求項１に記載のＮＡＮＤフラッシュメモリ素子の制御装置。

Images