JP2022549787A - アクティブブリッジ結合ｇｐｕチップレットの製造 - Google Patents

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chiplet
gpu
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carrier wafer
bonding
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ジェイ． サレハ スカイラー
ウー ルイジン
エス． バガヴァット ミリンド
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Advanced Micro Devices Inc
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Abstract

様々なマルチダイ配列及びその製造方法が開示される。いくつかの実施形態では、製造方法は、第１のＧＰＵチップレット及び第２のＧＰＵチップレットが一時的なキャリアウェーハに接合されるフェイスツーフェイス工程を含む。アクティブブリッジチップレットの対向面は、ＧＰＵチップレットをキャリア基板に搭載する前に、第１のＧＰＵチップレット及び第２のＧＰＵチップレットの対向面に接合される。他の実施形態では、製造方法は、アクティブブリッジチップレットの対向面が第１のＧＰＵチップレット及び第２のＧＰＵチップレットの背面に接合されるフェイスツーバック工程を含む。【選択図】図２

Description

携帯電話、携帯情報端末（ＰＤＡ）、デジタルカメラ、ポータブルプレイヤ、ゲーミング及び他のデバイス等のコンピューティングデバイスでは、より多くの性能及び特徴を、より小さなスペースに集積することが要求されている。その結果、単一の集積回路（ＩＣ）パッケージ内に集積されるプロセッサダイの密度及びダイの数が増加している。一部の従来のマルチチップモジュールは、２つ以上の半導体チップをキャリア基板上に並べて搭載したものや、場合によってはキャリア基板上に搭載されたインタポーザ（いわゆる「２．５Ｄ」）上に搭載したものがある。
添付図面を参照することによって、本開示をより良好に理解することができ、その多数の特徴及び利点が当業者に明らかになる。異なる図面で同じ符号が使用されている場合、類似又は同一のアイテムを示している。
いくつかの実施形態による、ＧＰＵチップレットを結合するアクティブブリッジチップレットを採用したプロセシングシステムを例示するブロック図である。 いくつかの実施形態による、ＧＰＵチップレット及びアクティブブリッジチップレットの断面図を示すブロック図である。 いくつかの実施形態による、ＧＰＵチップレット及びアクティブブリッジチップレットの別の断面図を示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーフェイス工程フローを示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーフェイス工程フローを示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーフェイス工程フローを示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーフェイス工程フローを示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーフェイス工程フローを示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーフェイス工程フローを示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーフェイス工程フローを示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーバック工程フローを示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーバック工程フローを示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーバック工程フローを示すブロック図である。 いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレットを製造するフェイスツーバック工程フローを示すブロック図である。
従来のモノシリックダイ設計は、製造コストがますます高くなってきている。ＣＰＵアーキテクチャでは、相互通信をあまり必要としない別のユニットにＣＰＵコアを分ける方がＣＰＵの異種的な計算的性質に適しているので、製造コストの低減及び歩留まりの向上のためにチップレットがうまく利用されている。対照的に、ＧＰＵの作業は、その性質上、並列作業を含む。しかしながら、ＧＰＵが処理するジオメトリは、完全な並列作業の部分だけでなく、異なる部分間で同期的な順序付けが必要な作業も含む。したがって、複数のＧＰＵに作業の一部を分散させるＧＰＵプログラミングモデルは、システム全体で共有リソースのメモリコンテンツを同期させて、アプリケーションにメモリのコヒーレントなビューを提供することが困難であり、計算的コストがかかるので、非効率になりがちである。さらに、論理的な観点から、アプリケーションは、システムが単一のＧＰＵしか有していないことを想定して記述される。すなわち、従来のＧＰＵが多くのＧＰＵコアを含む場合でさえ、アプリケーションは、単一のデバイスをアドレス指定するようにプログラムされる。少なくともこれらの理由から、チップレット設計手法をＧＰＵアーキテクチャに持ち込むことは、歴史的に困難とされてきた。
比較的単純なプログラミングモデルを変更することなく、ＧＰＵチップレットを使用してシステム性能を向上させるために、図１～図５Ｄは、アクティブブリッジ結合ＧＰＵチップレットを製造するシステム及び方法を示している。現在、様々なアーキテクチャは、従来のＧＰＵダイ全体にわたってコヒーレントである少なくとも１つのレベルのキャッシュ（例えば、Ｌ３又は他のラストレベルキャッシュ（ＬＬＣ））を既に有している。ここで、チップレットベースのＧＰＵアーキテクチャは、それらの物理リソース（例えば、ＬＬＣ）を異なるダイ上に配置し、それらの物理リソースを通信可能に結合して、その結果、ＬＬＣレベルが統一され、全てのＧＰＵチップレットにわたってキャッシュコヒーレントを維持する。よって、大規模並列環境内で動作するが、Ｌ３キャッシュレベルはコヒーレントである。動作中、ＣＰＵからＧＰＵへのメモリアドレス要求は、単一のＧＰＵチップレットにのみ送信され、単一のＧＰＵチップレットは、アクティブブリッジチップレットと通信して、要求されたデータを探す。ＣＰＵから見ると、単一のダイのモノシリックＧＰＵをアドレス指定しているように見える。これは、大容量のマルチチップレットＧＰＵを、アプリケーションからは単一のデバイスとして見えるように使用することを可能にする。
ここで説明するように、様々な実施形態では、製造方法は、第１のＧＰＵチップレット及び第２のＧＰＵチップレットが一時的なキャリアウェーハ（temporary carrier wafer）に接合されるフェイスツーフェイス（face-to-face）工程を含む。ＧＰＵチップレットをキャリア基板に搭載する前に、アクティブブリッジチップレットの対向面を第１のチップレット及び第２のＧＰＵチップレットの対向面に接合する。他の実施形態では、製造方法は、アクティブブリッジチップレットの対向面が第１のチップレット及び第２のＧＰＵチップレットの背面に接合されるフェイスツーバック工程を含む。
図１は、いくつかの実施形態による、ＧＰＵチップレットを結合するアクティブブリッジチップレットを採用したプロセシングシステム１００を示すブロック図である。図示した例では、システム１００は、命令を実行する中央処理ユニット（ＣＰＵ）１０２と、３つの例示されるＧＰＵチップレット１０６－１，１０６－２，１０６－Ｎ（まとめてＧＰＵチップレット１０６）等の１つ以上のＧＰＵチップレットのアレイ１０４と、を含む。様々な実施形態では、本明細書で使用される「チップレット」という用語は、限定されないが、以下の特性、すなわち、１）チップレットが、全ての問題を解くために使用される計算ロジックの少なくとも一部を含むアクティブシリコンダイを含むこと（すなわち、計算作業負荷がこれらのアクティブシリコンダイの複数にわたって分散されること）、２）チップレットが、同一の基板上でモノシリックユニットとして一緒にパッケージ化されること、及び、３）プログラミングモデルが、それらの別個の計算ダイ（すなわち、ＧＰＵチップレット）が単一のモノシリックユニットであることを維持すること（すなわち、チップレットを使用して計算作業負荷を処理するアプリケーションに対して、各チップレットが別個のデバイスとして公開されないこと）、を含む任意のデバイスを指す。
様々な実施形態では、ＣＰＵ１０２は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等のシステムメモリ１１０にバス１０８を介して接続されている。様々な実施形態では、システムメモリ１１０も、スタティックランダムアクセスメモリ（ＳＲＡＭ）及び不揮発性ＲＡＭ等を含む他のタイプのメモリを使用して実装されてもよい。図示した実施形態では、ＣＰＵ１０２は、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ＰＣＩ－Ｅバス、又は、他のタイプのバスとして実装されるバス１０８を介してシステムメモリ１１０、ＧＰＵチップレット１０６－１と通信する。しかしながら、システム１００のいくつかの実施形態は、直接接続を介して、又は、専用バス、ブリッジ、スイッチ等を介してＣＰＵ１０２と通信するＧＰＵチップレット１０６－１を含む。
図示するように、ＣＰＵ１０２は、グラフィックコマンド並びにユーザモードドライバ１１６（及び／又は、カーネルモードドライバ等の他のドライバ）を生成するために１つ以上のアプリケーション（複数可）１１２を実行すること等のいくつかの処理を含む。様々な実施形態では、１つ以上のアプリケーション１１２は、システム１００又はオペレーティングシステム（ＯＳ）においてワークを生成するアプリケーション等のように、ＧＰＵチップレット１０６の機能を利用するアプリケーションを含む。いくつかの実施形態では、アプリケーション１１２は、グラフィカルユーザインタフェース（ＧＵＩ）及び／又はグラフィックシーンをレンダリングするようにＧＰＵチップレット１０６に指示する１つ以上のグラフィック命令を含む。例えば、いくつかの実施形態では、グラフィック命令は、ＧＰＵチップレット１０６によってレンダリングされる１つ以上のグラフィックプリミティブのセットを定義した命令を含む。
いくつかの実施形態では、アプリケーション１１２は、ユーザモードドライバ１１６（又は、同様のＧＰＵドライバ）を呼び出すために、グラフィックアプリケーションプログラミングインタフェース（ＡＰＩ）１１４を利用する。ユーザモードドライバ１１６は、表示可能なグラフィック画像に１つ以上のグラフィックプリミティブをレンダリングするための１つ以上のコマンドを、１つ以上のＧＰＵチップレットのアレイ１０４に発行する。アプリケーション１１２によってユーザモードドライバ１１６に発行されたグラフィック命令に基づいて、ユーザモードドライバ１１６は、ＧＰＵチップレットがグラフィックをレンダリングするために実行する１つ以上の動作を定義した１つ以上のグラフィックコマンドを策定する。いくつかの実施形態では、ユーザモードドライバ１１６は、ＣＰＵ１０２上で稼働するアプリケーション１１２の一部である。例えば、いくつかの実施形態では、ユーザモードドライバ１１６は、ＣＰＵ１０２上で稼働するゲーミングアプリケーションの一部である。同様に、いくつかの実施形態では、カーネルモードドライバ（図示省略）は、単独又はユーザモードドライバ１１６との組み合わせでＣＰＵ１０２において稼働するオペレーティングシステムの一部として１つ以上のグラフィックコマンドを策定する。
図１に示す実施形態では、アクティブブリッジチップレット１１８は、ＧＰＵチップレット１０６（すなわち、ＧＰＵチップレット１０６－１～１０６－Ｎ）を相互に通信可能に結合する。３つのＧＰＵチップレット１０６が図１に示されているが、チップレットアレイ１０４内のＧＰＵチップレットの数は、設計選択上の問題であり、以下に更に詳細に説明するように、他の実施形態では変化する。図２に関して以下に更に詳細に説明するように、様々な実施形態では、アクティブブリッジチップレット１１８は、ＧＰＵチップレットダイ間の高帯域幅ダイツーダイ相互接続としての役割を果たすアクティブシリコンブリッジを含む。さらに、アクティブブリッジチップレット１１８は、チップレット間通信をもたらし、クロスチップレット同期信号をルーティングする、共有され、統合されたラストレベルキャッシュ（ＬＬＣ）とのメモリクロスバーとして動作する。キャッシュは、本質的にアクティブコンポーネントであり（すなわち、動作のために電力を必要とする）、よって、メモリクロスバー（例えば、アクティブブリッジチップレット１１８）は、それらのキャッシュメモリを保持するためにアクティブである。したがって、異なるチップレット構成に従う異なるアプリケーションに対して、アクティブブリッジチップレット１１８の物理サイズに応じてキャッシュサイジングが構成可能であり、アクティブブリッジチップレット１１８（例えば、ＧＰＵチップレット１０６）が通信可能に結合されたベースチップレット（複数可）は、アクティブブリッジチップレット１１８に対してこの外部キャッシュのコスト（例えば、物理空間及び電力制約等に関連するコスト）を要しない。
全体的な動作概要として、ＣＰＵ１０２は、バス１０８を通じて単一のＧＰＵチップレット（すなわち、ＧＰＵチップレット１０６－１）に通信可能に結合されている。ＣＰＵツーＧＰＵトランザクション又はＣＰＵ１０２からチップレット１０６のアレイ１０４への通信は、ＧＰＵチップレット１０６－１において受信される。その後、任意のチップレット間通信は、他のＧＰＵチップレット１０６上のメモリチャネルにアクセスするために、必要に応じて、アクティブブリッジチップレット１１８を介してルーティングされる。このようにして、ＧＰＵチップレットベースのシステム１００は、ソフトウェア開発者の観点から単一のモノシリックＧＰＵとしてアドレス指定可能な（例えば、ＣＰＵ１０２及び任意の関連するアプリケーション／ドライバがチップレットベースのアーキテクチャを認識しない）ＧＰＵチップレット１０６を含み、したがって、プログラマ又は開発者の側で任意のチップレット特有の考慮事項を必要としないようにすることが可能である。以下に更に詳細に説明するように、いくつかの実施形態では、図１のアレイ１０４を含む半導体チップは、フェイスツーフェイス（face-to-face）工程フロー又はフェイスツーバック（face-to-back）工程フローを使用して構築される。
異なる実施形態では、アクティブブリッジ１１８が２つ以上のＧＰＵチップレットをサポートするように、ＧＰＵチップレット１０６が異なる配列で配置されることが理解されるであろう。一例がレイアウト１１１として図１に示されている。特に、レイアウト１１１は、いくつかの実施形態による、４つ以上のＧＰＵチップレットの相互接続をもたらすアクティブブリッジ１１８の配置の上面図を示す。レイアウト１１１で示される例では、ＧＰＵチップレットは、アクティブブリッジ１１８が列の間に配置されたＧＰＵチップレットの２つの「列」を形成するように、ペアで配列される。よって、ＧＰＵチップレット１０６－２は、ＧＰＵチップレット１０６－１に対して横方向に配置され、ＧＰＵ１０６－３は、ＧＰＵチップレット１０６－１の下方に配置され、ＧＰＵ１０６－４は、ＧＰＵチップレット１０６－３に対して横方向に、及び、ＧＰＵチップレット１０６－４の下方に配置されている。アクティブブリッジ１１８は、ＧＰＵチップレットの横方向のペアの間に配置されている。
図２を参照すると、チップレットベースのアーキテクチャの追加の詳細を理解することができ、図２は、いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレット２００の断面図を示すブロック図である。図は、ライン「Ａ」として図１に示されたラインに沿った断面に沿って、図１のＧＰＵチップレット１０６－１，１０６－２及びアクティブブリッジチップレット１１８の断面図を提供する。様々な実施形態では、各ＧＰＵチップレット１０６は、シリコン貫通ビア（ＴＳＶ）無しで構成されている。ＧＰＵチップレット１０６は、アクティブブリッジチップレット１１８を介して通信可能に結合されている。様々な実施形態では、アクティブブリッジチップレット１１８は、シリコン、ゲルマニウム又は他の半導体材料から構成された相互接続チップであり、バルク半導体、絶縁体上の半導体又は他の設計上の半導体である。
アクティブブリッジチップレット１１８は、異なる実施形態では、要望に応じて単一のレベル又は複数のレベル上にある、複数の内部導体トレース（図示省略）を含む。トレースは、導電路を介して、例えば、ＧＰＵチップレット１０６のＰＨＹ領域（例えば、図２のメモリＰＨＹ２１２）の導体構造と電気的にインタフェースする。このようにして、アクティブブリッジチップレット１１８は、ＧＰＵチップレット１０６間の通信を通信可能に結合してルーティングするアクティブブリッジダイであり、それによって、アクティブルーティングネットワークを形成する。
図２に示すように、キャリアウェーハ２０２は、ＧＰＵチップレット１０６－１，１０６－２に接合されている。この実施形態の構成では、ＴＳＶ２０４は、ＧＰＵチップレット１０６に向かってアクティブブリッジチップレットを通過するが、グラフィックコアダイ（複数可）自体は、ＴＳＶにより構成されない。その代わりに、信号データを渡すために、貫通誘電ビア（ＴＤＶ）２０６は、ギャップフィル誘電層２０８を通じてトンネルする。ギャップフィル誘電層２０８（又は、他のギャップフィル材料）は、ブリッジチップレットダイ及びグラフィックコアダイ（複数可）が存在しない領域（例えば、ＧＰＵチップレット１０６とアクティブブリッジチップレット１１８との間の垂直方向の不一致を有する領域）を占有する。図示するように、ＴＤＶ２０６は、異なる実施形態では、ＧＰＵチップレット１０６の入力／出力（Ｉ／Ｏ）電力（power）を、半田バンプ及びマイクロバンプ等である半田相互接続２１０に下向きに接続する。このようにして、ギャップフィル誘電層２０８は、ＧＰＵチップレット１０６及びアクティブブリッジチップレット１１８の両方のバンプ（例えば、バンプ２１２）の平面を同じ平面にする。
図４に関して以下に更に詳細に説明するように、アクティブブリッジ結合ＧＰＵチップレット２００は、フェイスツーフェイス工程フローを使用して構成される。すなわち、アクティブブリッジ結合ＧＰＵチップレット２００は、ＧＰＵチップレット１０６の対向面Ｆがアクティブブリッジチップレットの対向面Ｆに対向するように配向されている。当業者は、対向面Ｆ（「アクティブ面」又は「前面」とも呼ばれ、交換可能に使用される）が、アクティブ回路２１４（例えば、機能的要素及びワイヤリング等）が配置される半導体ダイの第１の面を指すことを認識するであろう。同様に、背面Ｂ（「底面」とも呼ばれ、交換可能に使用される）は、半導体ダイ上の対向面Ｆの反対側の第２の面を指す。
様々な実施形態では、図２に示すようなコンポーネントは、相互接続構造２１０，２１２（例えば、半田ボール等）を介して、回路基板又は他の構造等の他の電気的構造と電気的にインタフェースする。例えば、図２に示すように、アクティブブリッジ結合ＧＰＵチップレット２００は、回路基板２１６等の別のデバイスに搭載される。しかしながら、当業者は、他の実施形態において、本開示の範囲から逸脱することなく、ピン、ランドグリッドアレイ構造及び他の相互接続等の様々なタイプの相互接続構造が使用されることを理解するであろう。
図３は、いくつかの実施形態による、アクティブブリッジ結合ＧＰＵチップレット３００の別の断面図を示すブロック図である。図は、ラインＡに沿った図１のＧＰＵチップレット１０６－１，１０６－２及びアクティブブリッジチップレット１１８の断面図を提供する。上述したたように、ＧＰＵチップレット１０６は、アクティブブリッジチップレット１１８を介して通信可能に結合されている。様々な実施形態では、アクティブブリッジチップレット１１８は、シリコン、ゲルマニウム又は他の半導体材料から構成された相互接続チップであり、バルク半導体、絶縁体上の半導体又は他の設計上の半導体である。
アクティブブリッジチップレット１１８は、異なる実施形態では、要望に応じて単一のレベル又は複数のレベル上にある複数の内部導体トレース（図示省略）を含む。トレースは、導電路を介して、例えば、ＧＰＵチップレット１０６のＰＨＹ領域（例えば、図２のメモリＰＨＹ２１２）の導体構造と電気的にインタフェースする。このようにして、アクティブブリッジチップレット１１８は、ＧＰＵチップレット１０６間の通信を通信可能に結合してルーティングするアクティブブリッジダイであり、それによって、アクティブルーティングネットワークを形成する。
図３に示すように、図２のコンポーネントと同様の方法で、キャリアウェーハ３０２は、ＧＰＵチップレット１０６－１，１０６－２に接合されている。しかしながら、図２の実施形態とは対照的に、各ＧＰＵチップレット１０６は、シリコン貫通ビア（ＴＳＶ）３０４を含む。この実施形態の構成では、ＴＳＶ３０４は、ＧＰＵチップレット１０６を通過するが、アクティブブリッジチップレット１１８自体は、ＴＳＶにより構成されていない。さらに、ＴＳＶ３０４が、異なる実施形態では半田バンプ及びマイクロバンプ等である半田相互接続３０６にアクティブブリッジチップレットの入力／出力（Ｉ／Ｏ）電力を下向きに接続するので、アクティブブリッジ結合ＧＰＵチップレットは、如何なるＴＳＶも含まない。相互接続構造３０８は、ＧＰＵチップレット１０６に電気的に結合する。様々な実施形態では、ダミーシリコン３１０（又は、他のギャップフィル材料）の層は、ブリッジチップレットダイ及びグラフィックコアダイ（複数可）が存在しない領域（例えば、ＧＰＵチップレット１０６とアクティブブリッジチップレット１１８との間の垂直方向の不一致を有する領域）を占有する。このようにして、ダミーシリコン３１０の層は、ＧＰＵチップレット１０６及びアクティブブリッジチップレット１１８を通信可能に及び電気的に結合することに関連する両方の相互接続バンプを同一の平面内にもたらし、モノシリックチップを形成する。
図５に関して以下に更に詳細に説明するように、アクティブブリッジ結合ＧＰＵチップレット３００は、フェイスツーバック工程フローを使用して構成される。特に、アクティブブリッジ結合ＧＰＵチップレット２００は、アクティブブリッジ１１８の対向面ＦがＧＰＵチップレット１０６の背面Ｂに対向するように配向される。当業者は、対向面Ｆ（「アクティブ面」又は「前面」とも呼ばれ、交換可能に使用される）が、アクティブ回路３１２，３１４（例えば、機能的要素及びワイヤリング等）が配置された半導体ダイの第１の面を指すことを認識するであろう。同様に、背面Ｂ（「底面」とも呼ばれ、交換可能に使用される）は、半導体ダイ上の対向面Ｆの面の反対側の第２の面を指す。
様々な実施形態では、図３に示すようなコンポーネントは、相互接続構造３０６，３０８（例えば、半田ボール等）を介して、回路基板、基板又は他の構造等の他の電気的構造と電気的にインタフェースする。例えば、図３に示すように、アクティブブリッジ結合ＧＰＵチップレット３００は、回路基板３１６等の別のデバイスに搭載される。しかしながら、当業者は、他の実施形態では、本開示の範囲から逸脱することなく、ピン、ランドグリッドアレイ構造及び他の相互接続等の様々なタイプの相互接続構造が使用されることを理解するであろう。
図１～図３に関して上述したようなアクティブブリッジチップレット１１８は、２つ以上のダイのルーティングファブリック間の通信をもたらし、均一なメモリアクセス動作（又は、ほとんど均一なメモリアクセス動作）を有するコヒーレントなＬ３メモリアクセスをもたらす。当業者は、プロセシングシステムの性能が、物理的複製（physical duplication）の性質によって利用されるＧＰＵチップレットの数に基づいて、概して線形的にスケーリングする（ＧＰＵチップレットの数が増加すると、メモリＰＨＹ及びワークグループプロセッサ（ＷＧＰ）２０２の数も増加する）ことを認識するであろう。
ここで、図４Ａ～図４Ｇを参照すると、アクティブブリッジ結合ＧＰＵチップレット（例えば、図２のアクティブブリッジ結合ＧＰＵチップレット２００）を製造するフェイスツーフェイス工程フローのブロック図が示されている。当業者は、いくつかの実施形態では、本明細書で説明するアクティブブリッジ結合ＧＰＵチップレットが、単一のユニットとして製造され、他の実施形態では、ウェーハレベル工程に相当するウェーハ状構造（例えば、再構成されたウェーハ）内で一括して製造されることを認識するであろう。
図４Ａでは、一時的なキャリアウェーハ４０２を表す断面図が示されている。様々な実施形態では、一時的なキャリアウェーハ４０２は、ガラス、シリコン及び他のタイプのキャリアウェーハ材料等から構成される。グラフィックコアダイ（ＧＣＤ）４０４（例えば、図１～図３に関して上述したようなＧＰＵチップレット１０６）の複数の既知のグッドダイ（ＫＧＤ）が、一時的なキャリアウェーハ４０２に接合される。様々な実施形態では、グラフィックコアダイ４０４（例えば、ＧＰＵチップレット１０６）の各々は、如何なるシリコン貫通ビア（ＴＳＶ）無しに構成されており、本明細書において、「ＴＳＶフリーＧＣＤ」又は「ＴＳＶフリーＧＰＵチップレット」と交換可能に呼ばれる。図４Ａの接合（bonding）は、グラフィックコアダイ４０４の対向面Ｆを、一時的なキャリアウェーハ４０２に一時的に接合することを含む。様々な実施形態では、グラフィックコアダイ４０４を一時的に接合することは、光活性化接着剤若しくは熱活性化接着剤、両面テープ、又は、その後元に戻すことができる他のタイプの接合技術等の接着剤を使用することを含む。
図４Ｂにおいて、図４Ａのグラフィックコアダイ４０４が薄くされ、１つ以上のギャップフィル誘電層４０６が一時的なキャリアウェーハ４０２の最上部に堆積される。様々な実施形態では、図４Ｂのギャップフィリング（gap filling）は、スピンコーティング及びベーキング技術、並びに、他の誘電層堆積技術等を使用して、１つ以上のギャップフィル誘電層４０６を塗布することを含む。更に、様々な実施形態では、図４Ｂのギャップフィリングは、一時的なキャリアウェーハ４０２とグラフィックコアダイ４０４の背面Ｂとの間の垂直方向の不一致を有する領域を充填することによって平面状の表面を形成する等のように１つ以上のギャップフィル誘電層４０６を塗布することを含む。いくつかの実施形態では、１つ以上のギャップフィル誘電層４０６を塗布することでグラフィックコアダイ４０４の背面Ｂを覆い隠すと、１つ以上のギャップフィル誘電層４０６の表面を研削加工し、グラフィックコアダイ４０４の背面Ｂの基板部分を露出させる。この時点で、グラフィックコアダイ４０４及び１つ以上のギャップフィル誘電層４０６の組み合わせは、一時的なキャリアウェーハ４０２から分離可能な再構成ユニット（又は、ウェーハレベルベースで実行される場合にはウェーハ）を構成する。
図４Ｃにおいて、キャリアフリッピング（carrier flipping）が適用され、一時的なキャリアウェーハ４０２は、グラフィックコアダイ４０４及び１つ以上のギャップフィル誘電層４０６の組み合わせから分離される。様々な実施形態では、図４Ｃの分離は、一時的なキャリアウェーハ４０２をグラフィックコアダイ４０４に接合するために元々使用された技術に適切な工程を適用することを含む。例えば、様々な実施形態では、図４Ｃの分離は、熱剥離テープ又は接着剤、光活性化接着剤剥離又は熱活性化接着剤剥離等を含む。さらに、グラフィックコアダイ４０４及び１つ以上のギャップフィル誘電層４０６の組み合わせは、グラフィックコアダイ４０４の背面Ｂが機械的サポートのために第２のキャリアウェーハ４０８に接合している状態で、第２のキャリアウェーハ４０８に接合される。このようにして、グラフィックコアダイ４０４の前面Ｆが露出される。
図４Ｄにおいて、アクティブブリッジダイ４１０（例えば、図１～図３に関して上述したようなアクティブブリッジチップレット１１８）の既知のグッドダイが、第２のキャリアウェーハ４０８に接合される。アクティブブリッジダイ４１０は、図２に関して上述したようなＴＳＶ２０４を含む。様々な実施形態では、図４Ｄの動作は、アクティブブリッジダイ４１０の対向面Ｆをグラフィックコアダイ４０４の対向面Ｆに接合すること（故に、本明細書で言及する用語「フェイスツーフェイス工程」）を含む。
図４Ｅにおいて、アクティブブリッジダイ４１０が、ＴＳＶ２０４を露出させるために薄くされ、追加の１つ以上のギャップフィル誘電層４０６が、図４Ａ～図４Ｄのグラフィックコアダイ４０４及び既存のギャップフィル誘電層４０６上に堆積される。様々な実施形態では、図４Ｅのギャップフィリングは、スピンコーティング及びベーキング技術、並びに、他の誘電層堆積技術等を使用して１つ以上のギャップフィル誘電層４０６を塗布することを含む。更に、様々な実施形態では、図４Ｂのギャップフィリングは、グラフィックコアダイ４０４とアクティブブリッジダイ４１０の背面Ｂとの間の垂直方向の不一致を有する領域を充填することによって平面状の表面を形成する等のように、１つ以上のギャップフィル誘電層４０６を塗布することを含む。いくつかの実施形態では、１つ以上のギャップフィル誘電層４０６を塗布することでアクティブブリッジダイ４１０の背面Ｂを覆い隠すと、１つ以上のギャップフィル誘電層４０６の面を研削加工して、アクティブブリッジダイ４１０の背面Ｂの基板部分を露出させる。更に、１つ以上の誘電貫通ビア４１２（図２に関して上述したようなＴＤＶ２０６）は、１つ以上のギャップフィル誘電層４０６を通過してグラフィックコアダイ４０４まで下方にトンネルする１つ以上のギャップフィル誘電層４０６にエッチングされる。例えば、いくつかの実施形態では、１つ以上のギャップフィル誘電層４０６は、グラフィックコアダイ４０４への空隙（voids）／開口部を確立するために、適切にマスクされ、フォトリソグラフィ等のリソグラフィによってパターニングされる。様々な実施形態では、１つ以上のギャップフィル誘電層４０６を通過するエッチングから生じる空隙（複数可）は、グラフィックコアダイ４０４に通信可能に結合する導電ピラー（例えば、ＴＤＶ４１２）を形成するために、高い熱伝導性及び／又は導電率を有する銅又は他の材料により充填される。
図４Ｆにおいて、アクティブブリッジダイ４１０及び１つ以上のギャップフィル誘電層４０６の底面において再配線層（ＲＤＬ）構造４１４が製造される。様々な実施形態では、ＲＤＬ構造４１４は、ギャップフィル誘電層４０６を介してＴＤＶ４１２に結合された１つ以上の導体構造４１６と、アクティブブリッジダイ４１０のＴＳＶ２０４に結合された１つ以上の導体構造４１８と、を含む。様々な実施形態では、ＲＤＬ構造４１４が、グラフィックコアダイ４０４のＩ／Ｏマッピングに関連する小さいスペースのための設計ルールで製造されることが理解されるであろう。いくつかの実施形態では、１つ以上の導体構造４１６，４１８は、横方向に延在する導体を確立するためにマスキング工程及びプレーティング工程によって形成されたバンプパッドである。
図４Ｇにおいて、既知の半田プレーティング、ピックアンドプレース、又は、プリンティング及びリフロー技術を使用して、１つ以上の導体構造４１６，４１８に導体バンプ４２０（例えば、バンプパッド）を塗布することによって、バンピング工程が完了する。この段階において、アクティブブリッジ結合ＧＰＵチップレットが完成し、図２に示す回路基板２１６等の基板に搭載する準備ができる。
図５Ａ～図５Ｄを参照すると、アクティブブリッジ結合ＧＰＵチップレット（例えば、図３のアクティブブリッジ結合ＧＰＵチップレット３００）を製造するフェイスツーバック工程フローのブロック図が示されている。当業者は、いくつかの実施形態では、本明細書で説明するアクティブブリッジ結合ＧＰＵチップレットが、単一のユニットとして製造され、他の実施形態では、ウェーハレベル工程に相当するウェーハ状構造（例えば、再構成されたウェーハ）内で一括して製造されることを認識するであろう。
図５Ａには、一時的なキャリアウェーハ５０２を表す断面図が示されている。様々な実施形態では、一時的なキャリアウェーハ５０２は、ガラス、シリコン及び他のタイプのキャリアウェーハ材料等から構成されている。グラフィックコアダイ（ＧＣＤ）５０４（例えば、図１～図３に関して上述したようなＧＰＵチップレット１０６）の複数の既知のグッドダイ（ＫＧＤ）が、一時的なキャリアウェーハ５０２に接合されている。様々な実施形態では、図２及び図４Ａ～図４Ｇの実施形態とは対照的に、各ＧＰＵチップレット１０６は、シリコン貫通ビア（ＴＳＶ）５０６を含む。図５Ａの接合は、グラフィックコアダイ５０４の対向面Ｆを一時的なキャリアウェーハ５０２に一時的に接合することを含む。様々な実施形態では、グラフィックコアダイ５０４を一時的に接合することは、光活性化接着剤若しくは熱活性化接着剤、両面テープ、又は、その後元に戻すことができる他のタイプの接合技術等の接着剤を使用することを含む。
図５Ｂにおいて、図５Ａのグラフィックコアダイ５０４が、ＴＳＶ５０６を露出するように薄くされ、その結果、ＴＳＶ５０６が、対向面Ｆから背面Ｂに向かってＧＰＵチップレット１０６を通過する。更に、１つ以上のギャップフィル誘電層５０８は、一時的なキャリアウェーハ５０２の最上部に堆積される。様々な実施形態では、図５Ｂのギャップフィリングは、スピンコーティング及びベーキング技術、並びに、他の誘電層堆積技術等を使用して１つ以上のギャップフィル誘電層５０８を塗布することを含む。更に、様々な実施形態では、図５Ｂのギャップフィリングは、一時的なキャリアウェーハ５０２とグラフィックコアダイ５０４の背面Ｂとの間の垂直方向の不一致を有する領域を充填することによって平面状の表面を形成するように、１つ以上のギャップフィル誘電層５０８を塗布することを含む。いくつかの実施形態では、１つ以上のギャップフィル誘電層５０８を塗布することでグラフィックコアダイ５０４の背面Ｂを覆い隠すと、１つ以上のギャップフィル誘電層５０８の面を研削加工して、グラフィックコアダイ５０４の背面Ｂの基板部分を露出させる。この時点において、グラフィックコアダイ５０４及び１つ以上のギャップフィル誘電層５０８の組み合わせは、一時的なキャリアウェーハ５０２から分離可能な再構成されたユニット（又は、ウェーハレベルを基準に実行される場合にはウェーハ）を構成する。
図５Ｃにおいて、アクティブブリッジダイ５１０（例えば、図１～図３に関して上述したようなアクティブブリッジチップレット１１８）の既知のグッドダイは、グラフィックコアダイ５０４に接合される。図３に関して上述したような様々な実施形態では、アクティブブリッジダイ５１０は、如何なるＴＳＶ無しに構成されており、本明細書では「ＴＳＶフリーアクティブブリッジダイ」又は「ＴＳＶフリーアクティブブリッジチップレット」と交換可能に呼ばれる。様々な実施形態では、図５Ｃの動作は、グラフィックコアダイ５０４の背面Ｂにアクティブブリッジダイ５１０の対向面Ｆを接合すること（故に、本明細書で言及される用語「フェイスツーバック工程」）を含む。
さらに、いくつかの実施形態では、図５Ｃの動作は、グラフィックコアダイ５０４及び既存の１つ以上のギャップフィル誘電層５０８の最上部にダミーシリコン５１２の１つ以上の層を堆積させることを含む。以下の図５Ｄを参照すると、ダミーシリコン５１２の１つ以上の層は、第２のキャリアウェーハ５１４に結合した後の再構成されたユニットに対して構造的完全性（structural integrity）をもたらす。ダミーシリコン５１２の１つ以上の層は、動作中にグラフィックコアダイ５０４から熱を伝導させることによって、熱性能を向上させる。他の実施形態では、ダミーシリコン５１２の１つ以上の層の代わりに、ギャップフィル誘電体の追加の１つ以上の層が堆積される。
図５Ｄにおいて、キャリアフリッピングが適用され、一時的なキャリアウェーハ５０２が、グラフィックコアダイ５０４、１つ以上のギャップフィル誘電層５０８及びダミーシリコン５１２の１つ以上の層の組み合わせから分離される。様々な実施形態では、図５Ｄの分離は、グラフィックコアダイ５０４に一時的なキャリアウェーハ５０２を接合するために元々使用された技術に適切な工程を適用することを含む。例えば、様々な実施形態では、図５Ｄの分離は、熱剥離テープ又は接着剤、及び、光活性化接着剤剥離又は熱活性化接着剤剥離等を含む。さらに、グラフィックコアダイ５０４、１つ以上のギャップフィル誘電層５０８及びダミーシリコン５１２の１つ以上の層の組み合わせは、アクティブブリッジダイ５１０の背面Ｂが機械的サポートのために第２のキャリアウェーハ５１４に接合している状態で、第２のキャリアウェーハ５１４に接合している。このようにして、グラフィックコアダイ５０４の前面Ｆが露出される。さらに、既知の半田プレーティング、ピックアンドプレース、又は、プリンティング及びリフロー技術を使用して、グラフィックコアダイ５０４の対向面Ｆに導体バンプ５１６を塗布することによって、バンピング工程が完了する。この段階において、アクティブブリッジ結合ＧＰＵチップレットが完成し、図３に示す回路基板３１６等の基板に搭載する準備ができる。
当業者は、図１～図５Ｄが、２つ又は３つのＧＰＵチップレットの中央を横切る矩形のアクティブブリッジチップレットダイ１１８の特定のコンテキストにおいて説明されているが、本開示の範囲から逸脱することなく、様々な他の構成、ダイ形状、及び、他の実施形態では異なるジオメトリが利用されることを認識するであろう。例えば、いくつかの実施形態では、ＧＰＵチップレットは、正方形ＧＰＵチップレットの１つ以上の角部においてアクティブブリッジチップレットを含むように製造され、その結果、複数のＧＰＵチップレットがチップレットアレイ内で共にタイル状に配置される。同様に、他の実施形態では、ＧＰＵチップレットは、ＧＰＵチップレットの側面全体に及ぶアクティブブリッジチップレットを含むように製造され、その結果、複数のＧＰＵチップレットは、介在するアクティブブリッジチップレットにより長い行／列構成で共に一続きになる。
したがって、本明細書で説明するように、アクティブブリッジチップレットは、プログラマモデル／開発者の観点から、ＧＰＵチップレットの実装が従来のモノシリックＧＰＵとして見えるように、相互接続されたＧＰＵチップレットのセットを使用してモノシリックＧＰＵの機能を展開する。１つのＧＰＵチップレットのスケーリング可能なデータファブリックは、アクティブブリッジチップレットの下位レベルキャッシュ（複数可）に、同じチップレットの下位レベルキャッシュにアクセスするのとほぼ同時にアクセスすることができるので、追加のチップレット間コヒーレンシプロトコルを必要とすることなく、ＧＰＵチップレットがキャッシュコヒーレンシを維持することを可能にする。この低レイテンシのチップレット間キャッシュコヒーレンシは、ソフトウェア開発者の観点から、チップレットベースのシステムがモノシリックＧＰＵとして動作することを可能にし、よって、プログラマ又は開発者の側でチップレット特有の考慮事項を回避することが可能になる。
本明細書に開示されるように、いくつかの実施形態では、方法は、第１のＧＰＵチップレット及び第２のＧＰＵチップレットを一時的なキャリアウェーハに接合することと、アクティブブリッジチップレットの対向面を第１のチップレット及び第２のＧＰＵチップレットの対向面に接合することであって、アクティブブリッジチップレットは、第１のチップレット及び第２のＧＰＵチップレットによって共有されるレベルのキャッシュメモリを含む、ことと、第１のチップレット及び第２のＧＰＵチップレットをキャリア基板に搭載することと、を含む。一態様では、第１のＧＰＵチップレット及び第２のＧＰＵチップレットを一時的なキャリアウェーハに接合することは、第１のチップレット及び第２のＧＰＵチップレットの対向面を一時的なキャリアウェーハに接合することを含む。別の態様では、方法は、１つ以上のギャップフィル誘電層を一時的なキャリアウェーハの最上部に堆積させることを含む。別の態様では、１つ以上のギャップフィル誘電層を一時的なキャリアウェーハの最上部に堆積させることは、一時的なキャリアウェーハの面と第１のチップレット及び第２のＧＰＵチップレットの背面との間の垂直方向の不一致を有する領域を充填することによって、平面状の表面を形成することを含む。
１つの態様では、方法は、第１のチップレット及び第２のＧＰＵチップレットの対向面を一時的なキャリアウェーハから分離することによって、キャリアフリッピングを実行することと、第１のチップレット及び第２のＧＰＵチップレットの背面を第２のキャリアウェーハに接合することと、を含む。別の態様では、方法は、１つ以上のギャップフィル誘電層を通して１つ以上の空隙をエッチングすることと、１つ以上の空隙に導電材料を充填して、第１のチップレット及び第２のＧＰＵチップレットのうち少なくとも１つに通信可能に結合する導電ピラーのセットを形成することと、を含む。更なる別の態様では、導電ピラーのセットは、誘電貫通ビアを含む。更に別の態様では、方法は、アクティブブリッジチップレットの背面において再配線層構造を製造することを含む。
１つの態様では、再配線層構造を製造すること、導電ピラーのセットの各々の最上部に導体構造を配置することを含む。別の態様では、方法は、アクティブブリッジチップレットの対向面を第１のチップレット及び第２のＧＰＵチップレットの対向面に接合することに続いて、アクティブブリッジチップレットを薄くして、アクティブブリッジチップレットの対向面からアクティブブリッジチップレットの対向面の反対側の背面に延在するシリコン貫通ビア（ＴＳＶ）のセットを露出させることを含む。更に別の態様では、第１のチップレット及び第２のＧＰＵチップレットを搭載することは、第１のチップレット及び第２のＧＰＵチップレットを含むアクティブブリッジ結合ＧＰＵチップレットを回路基板に搭載することを含む。
いくつかの実施形態では、アクティブブリッジ結合ＧＰＵチップレットユニットを形成する方法は、第１のＧＰＵチップレット及び第２のＧＰＵチップレットを一時的なキャリアウェーハに接合することと、アクティブブリッジチップレットの対向面を第１のＧＰＵチップレット及び第２のＧＰＵチップレットの背面に接合することであって、アクティブブリッジチップレットは、第１のＧＰＵチップレット及び第２のＧＰＵチップレットによって共有されるレベルのキャッシュメモリを含む、ことと、第１のＧＰＵチップレット及び第２のＧＰＵチップレットを含むアクティブブリッジ結合ＧＰＵチップレットユニットをキャリア基板に搭載することと、を含む。一態様では、第１のＧＰＵチップレット及び第２のＧＰＵチップレットを薄くして、第１のＧＰＵチップレット及び第２のＧＰＵチップレットの対向面から対向面の反対側の背面に延在するシリコン貫通ビア（ＴＳＶ）のセットを露出させることを含む。別の態様では、第１のＧＰＵチップレット及び第２のＧＰＵチップレットを一時的なキャリアウェーハに接合することは、第１のＧＰＵチップレット及び第２のＧＰＵチップレットの対向面を一時的なキャリアウェーハに接合することを含む。
１つの態様では、方法は、一時的なキャリアウェーハの面と第１のチップレット及び第２のＧＰＵチップレットの背面との間の垂直方向の不一致を有する領域を充填することによって平面状の表面を形成するように、一時的なキャリアウェーハの最上部に１つ以上のギャップフィル誘電層を堆積させることを含む。別の態様では、方法は、第１のチップレット及び第２のＧＰＵチップレットの対向面を一時的なキャリアウェーハから分離することによって、キャリアフリッピングを実行することと、アクティブブリッジチップレットの背面を第２のキャリアウェーハに接合することと、を含む。更なる別の態様では、方法は、第２のキャリアウェーハと第１のＧＰＵチップレット及び第２のＧＰＵチップレットの背面との間にダミーシリコンの１つ以上の層を取り付けることを含む。更なる別の態様では、方法は、第１のＧＰＵチップレット及び第２のＧＰＵチップレットの対向面に１つ以上の導体構造を結合することを含む。
いくつかの実施形態では、プロセッサは、アクティブブリッジ結合ＧＰＵチップレットを形成する方法によって形成され、この方法は、第１のＧＰＵチップレット及び第２のＧＰＵチップレットを一時的なキャリアウェーハに接合することと、アクティブブリッジチップレットの対向面を第１のチップレット及び第２のＧＰＵチップレットの対向面に接合することであって、アクティブブリッジチップレットは、第１のチップレット及び第２のＧＰＵチップレットによって共有されるレベルのキャッシュメモリを含む、ことと、第１のチップレット及び第２のＧＰＵチップレットをキャリア基板に搭載することと、を含む。一態様では、第１のＧＰＵチップレット及び第２のＧＰＵチップレットを一時的なキャリアウェーハに接合することは、第１のチップレット及び第２のＧＰＵチップレットの対向面を一時キャリアウェーハに接合することを含む。
コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体（例えば、システムＲＡＭ又はＲＯＭ）はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体（例えば、磁気ハードドライブ）はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、ネットワークアクセス可能ストレージ（ＮＡＳ））は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。
いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行するプロセッシングシステムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）等のソリッドステート記憶デバイス、又は、他の１つ以上の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。
上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。
利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

Claims (20)

  1. アクティブブリッジ結合ＧＰＵチップレットを形成する方法であって、
    第１のＧＰＵチップレット及び第２のＧＰＵチップレットを一時的なキャリアウェーハに接合することと、
    アクティブブリッジチップレットの対向面を前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの対向面に接合することであって、前記アクティブブリッジチップレットは、前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットによって共有されるレベルのキャッシュメモリを含む、ことと、
    前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットをキャリア基板に搭載することと、を含む、
    方法。
  2. 前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットを前記一時的なキャリアウェーハに接合することは、前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの前記対向面を前記一時的なキャリアウェーハに接合することを含む、
    請求項１の方法。
  3. １つ以上のギャップフィル誘電層を前記一時的なキャリアウェーハに堆積させることをさらに含む、
    請求項２の方法。
  4. 前記１つ以上のギャップフィル誘電層を前記一時的なキャリアウェーハに堆積させることは、前記一時キャリアウェーハの面と前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの背面との間の垂直方向の不一致を有する領域を充填することによって、平面状の表面を形成することを含む、
    請求項３の方法。
  5. 前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの前記対向面を前記一時的なキャリアウェーハから分離することによって、キャリアフリッピングを実行することと、
    前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの背面を第２のキャリアウェーハに接合することと、をさらに含む、
    請求項３の方法。
  6. 前記１つ以上のギャップフィル誘電層を通して１つ以上の空隙をエッチングすることと、
    前記１つ以上の空隙を導電材料で充填して、前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットのうち少なくとも１つに通信可能に結合する導電ピラーのセットを形成することと、をさらに含む、
    請求項３の方法。
  7. 前記導電ピラーのセットは、誘電貫通ビアを含む、
    請求項６の方法。
  8. 前記アクティブブリッジチップレットの背面において再配線層構造を製造することをさらに含む、
    請求項６の方法。
  9. 前記再配線層構造を製造することは、前記導電ピラーのセットの各々に導体構造を配置することを含む、
    請求項８の方法。
  10. 前記アクティブブリッジチップレットの前記対向面を前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの前記対向面に接合することに続いて、前記アクティブブリッジチップレットを薄くして、前記アクティブブリッジチップレットの前記対向面から前記アクティブブリッジチップレットの前記対向面の反対側の背面に延在するシリコン貫通ビア（ＴＳＶ）のセットを露出させることをさらに含む、
    請求項１の方法。
  11. 前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットを搭載することは、前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットを含むアクティブブリッジ結合ＧＰＵチップレットを回路基板に搭載することを含む、
    請求項１の方法。
  12. アクティブブリッジ結合ＧＰＵチップレットを形成する方法であって、
    第１のＧＰＵチップレット及び第２のＧＰＵチップレットを一時的なキャリアウェーハに接合することと、
    アクティブブリッジチップレットの対向面を前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの背面に接合することであって、前記アクティブブリッジチップレットは、前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットによって共有されるレベルのキャッシュメモリを含む、ことと、
    前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットを含む前記アクティブブリッジ結合ＧＰＵチップレットユニットをキャリア基板に搭載することと、を含む、
    方法。
  13. 前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットを薄くして、前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの対向面から前記対向面の反対側の前記背面に延在するシリコン貫通ビア（ＴＳＶ）のセットを露出させることをさらに含む、
    請求項１２の方法。
  14. 前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットを前記一時的なキャリアウェーハに接合することは、前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの前記対向面を前記一時的なキャリアウェーハに接合することを含む、
    請求項１２の方法。
  15. 前記一時的なキャリアウェーハの面と前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの背面との間の垂直方向の不一致を有する領域を充填することによって平面状の表面を形成するために、１つ以上のギャップフィル誘電層を前記一時的なキャリアウェーハに堆積させることをさらに含む、
    請求項１４の方法。
  16. 前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの前記対向面を前記一時的なキャリアウェーハから分離することによって、キャリアフリッピングを実行することと、
    前記アクティブブリッジチップレットの背面を第２のキャリアウェーハに接合することと、をさらに含む、
    請求項１５の方法。
  17. 前記第２のキャリアウェーハと第１のＧＰＵチップレット及び第２のＧＰＵチップレットの背面との間にダミーシリコンの１つ以上の層を取り付けることをさらに含む、
    請求項１６の方法。
  18. １つ以上の導体構造を前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの対向面に結合することをさらに含む、
    請求項１２の方法。
  19. アクティブブリッジ結合ＧＰＵチップレットを形成する方法によって形成されたプロセッサであって、前記方法は、
    第１のＧＰＵチップレット及び第２のＧＰＵチップレットを一時的なキャリアウェーハに接合することと、
    アクティブブリッジチップレットの対向面を前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの対向面に接合することであって、前記アクティブブリッジチップレットは、前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットによって共有されるレベルのキャッシュメモリを含む、ことと、
    前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットをキャリア基板に搭載することと、を含む、
    プロセッサ。
  20. 前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットを前記一時キャリアウェーハに接合することは、前記第１のＧＰＵチップレット及び前記第２のＧＰＵチップレットの前記対向面を前記一時的なキャリアウェーハに接合することを含む、
    請求項１９のプロセッサ。
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