JP2022545799A - 完全に付加的なプロセスで修正された極薄ｐａａを使用した微細ピッチトレースの形成 - Google Patents

Abstract

拡散接合に適した基板を作製する方法が開示される。フレキシブル誘電体基板が提供される。この誘電体基板にアルカリ変性が適用され、誘電体基板の表面にポリアミド酸（ＰＡＡ）アンカー層が形成される。Ｎｉ－Ｐシード層が、ＰＡＡ層上に無電解メッキされる。Ｎｉ－Ｐシード層上のフォトレジストパターン内で銅トレースがメッキされる。銅トレース上に表面仕上層が電解メッキされる。フォトレジストパターンおよび銅トレースにより覆われていないＮｉ－Ｐシード層が除去され、拡散接合に適した基板が完成する。

Description

本願は、微細銅トレースを有するフレキシブル基板の作製に関し、より具体的には、微細銅トレースを有するフレキシブル基板を用いた、固体拡散接合による半導体パッケージの形成に関する。

より小型で低コストの電子機器の需要により、基板技術における細線および高歩留まりプロセスの新たな開発がなされている。チップオンフィルム（ＣＯＦ）実装は、高機能、低電力消費、および微細化という将来の要請に対処するための基本技術である。特に、タッチ集積回路（ＩＣ）およびディスプレイ駆動ＩＣモジュール（ＴＤＤＩ）の、高解像度および増大するＩ／Ｏカウントは、非常に微細のピッチのＣＯＦ実装を必要とする。典型的には、フレキシブル回路が、エッチングにより銅トレースパターンが形成される減殺法で製造される。しかし、この減殺法には、側壁幾何寸法の制御に固有の問題がある。典型的なセミアディティブ法（ＳＡＰ）では通常、Ｎｉ／Ｃｒをシード層とする２から３μｍ厚のＣｕが用いられる。これらの層の除去中に、等方性でありかつ充分に制御されていないウェットエッチング処理により、銅とシード層との双方の同時エッチングが生じる。これにより、処理に関する主な制約である「アンダーカッティング」が生じ、微細線かつ精密なパターン形成に幾つかの困難をもたらし、微細トレースの弱化という欠陥の原因となる。

フリップチップアセンブリの拡散接合中に、多くの独立した側面を考慮することが求められる。変形可能な層が、良好なトレース整合性とともに、必要な電気的特性を提供しなければならない。接触中の充分な圧力に耐え得る必要があり、よって、トレースに充分な上面幅があることで、接合域のクリープ変形とボイドとが適切になくされた充分な境界界面が達成されなければならない。接合ピッチが狭められるほど、セミアディティブおよび減殺法は、妥当な収率が得られながら、上から下までの幅（Ｔ／Ｂ）の比が１近傍を維持するように制限される。

他の方法は、無電解めっきにより銅パターンを形成可能なフルアディティブ法（ＦＡＰ）である。電気化学的な堆積に先立ち、アルカリ性の表面変性を受けたポリイミド（ＰＩ）上に、無電解Ｎｉ－Ｐの薄いシード層が形成される。イミド環からなるＰＩは、入ってくる求核性水酸化物イオンがポリアミド酸塩（ＰＡＡ）を形成することにより、容易に開放される。このポリアミド酸のカルボキシレート基は、イオン交換基であるため、水性Ｐｄ（ＩＩ）イオン溶液中で取り扱われる場合に、これを減らしてＰｄ触媒を堆積させることが可能である。触媒を堆積させた後、続く無電解メッキが可能となる。しかし、このような方法には、熱処理後にＰＩフィルムの剥離強度が低下するという問題があり、実用に見合うほどの信頼性はない。

米国特許第９０８９０６２号（Ｊａｎｓｓｅｎ）および同第９３２４７３３号（Ｒｏｇｅｒｓ ｅｔ ａｌ．）は、ポリアミド酸とアルカリメッキ浴とを含む方法を開示する。

本開示の主な目的は、チップオンフレックス（ＣＯＦ）パッケージ用のフレキシブル基板に複数の微細トレースを作製する方法を提供することである。

本開示の他の目的は、チップオンフレックス（ＣＯＦ）パッケージ用のフレキシブル基板に、微細で、堅固な銅トレースをメッキするフルアディティブ法を提供することである。

本開示の更なる目的は、チップオンフレックス（ＣＯＦ）パッケージ用のフレキシブル基板に、誘電体／Ｎｉ－Ｐインターフェース上の無電解Ｎｉ－Ｐおよび信頼性のあるナノ寸法のポリアミド酸（ＰＡＡ）アンカー層を用いて、微細で、堅固な銅トレースをメッキするフルアディティブ法を提供することである。

本開示の目的によれば、熱圧縮接合、ワイヤ接合、粘着剤接合およびはんだ付けを含む、様々な相互接続法に適した基板を作製する方法が達成される。フレキシブル誘電体基板が提供される。誘電体基板にアルカリ変性が適用されて、誘電体基板の表面にポリアミド酸（ＰＡＡ）アンカー層が形成される。ＰＡＡ層上にNi-Pシード層が無電解メッキされる。Ｎｉ－Ｐシード層上のフォトレジストパターン内に銅トレースがメッキされる。銅トレース上に表面仕上層が電解メッキされる。フォトレジストパターンおよび銅トレースにより覆われていないＮｉ－Ｐシード層が除去され、拡散接合に適した基板が完成する。

本開示の目的によればまた、熱圧縮接合、ワイヤ接合、粘着剤接合およびはんだ付けを含む、様々な相互接続法に適した２ＭＬ（金属層）基板を作製する方法が達成される。フレキシブル誘電体基板が提供される。誘電体基板を貫通して、少なくとも１つのビア（ｖｉａ）開口部がレーザ穴あけにより形成される。誘電体基板にアルカリ変性が適用されて、誘電体基板の上面および底面にポリアミド酸（ＰＡＡ）アンカー層が形成される。上部および底部のＰＡＡ層上にＮｉ－Ｐシード層が無電解メッキされる。フォトレジスト（ドライレジスト／ウェットレジスト）が塗布され、露出されおよび現像されて、回路パターンが形成される。上部および底部のＮｉ－Ｐシード層上のフォトレジストパターン内および少なくとも１つのビア開口部を通じて、銅トレースがメッキされる。銅トレースの少なくとも一側に表面仕上層が解メッキされる。フォトレジストパターンおよび銅トレースにより覆われていないＮｉ－Ｐシード層が除去され、拡散接合に適した基板が完成する。

本開示の目的によればまた、熱圧縮接合、ワイヤ接合、粘着剤接合およびはんだ付けを含む、様々な相互接続法に適した多層基板を作製する方法が達成される。フレキシブル誘電体基板が提供される。誘電体基板を貫通して、少なくとも１つのビア開口部がレーザ穴あけにより形成される。誘電体基板にアルカリ変性が適用されて、誘電体基板の上面および底面にポリアミド酸（ＰＡＡ）アンカー層が形成される。上部および底部のＰＡＡ層上にＮｉ－Ｐシード層が無電解メッキされる。フォトレジスト（ドライレジスト／ウェットレジスト）が塗布され、露出されおよび現像されて、回路パターンが形成される。上部および底部のＮｉ－Ｐシード層上のフォトレジストパターン内および少なくとも１つのビア開口部を通じて、銅トレースがメッキされる。フォトレジストパターンおよび銅トレースにより覆われていないＮｉ－Ｐシード層が除去され、拡散接合に適した基板が完成する。その後、第１銅トレースの上面および底面に接合フィルムがラミネートされる。接合フィルムの上部および底部に誘電体層（ＰＩ）がラミネートされる。誘電体層および接合フィルムを貫通して、少なくとも１つの第２ビア開口部がレーザ穴あけにより形成され、基板の上部および底部の第１銅トレースを接触させる。そして、誘電体層にアルカリ変性が適
用されて、誘電体層の上面および底面と、少なくとも１つの第２ビア開口部内と、に第２ポリアミド酸（ＰＡＡ）アンカー層が形成される。第２ＰＡＡ層の上部および底部に第２Ｎｉ－Ｐシード層が無電解メッキされる。第２Ｎｉ－Ｐシード層の上部および底部に第２フォトレジストパターンが形成される。第２フォトレジストパターン内および少なくとも１つの第２ビア開口部を通じて、第２銅トレースがメッキされる。第２銅トレース上に表面仕上層がメッキされる。第２フォトレジストパターンが除去されるとともに、第２銅トレースにより覆われていない第２Ｎｉ－Ｐシード層がエッチング除去されて、フレキシブル基板が完成する。

本開示の目的によればまた、２ＭＬ（金属層）チップオンフィルム（ＣＯＦ）が達成される。ＣＯＦは、その上面の第１ポリアミド酸（ＰＡＡ）アンカー層と、第１ＰＡＡ層上の第１Ｎｉ－Ｐシード層上にあり、上面に表面仕上層を有する少なくとも１つの第１銅トレースと、少なくとも１つの第１銅トレースとの拡散接合により誘電体基板上に固定された、少なくとも１つのダイと、を有するフレキシブル誘電体基板を備える。

本開示の目的によればまた、多層チップオンフィルム（ＣＯＦ）が達成される。このＣＯＦは、上面に第１ポリアミド酸（ＰＡＡ）アンカー層を、底面に第２ＰＡＡ層を、第１ＰＡＡ層上の第１Ｎｉ－Ｐシード層上に少なくとも１つの第１銅トレースを、第２ＰＡＡ層上の第２Ｎｉ－Ｐシード層上に少なくとも１つの第２銅トレースを有し、第１および第２銅トレースが、誘電体基板を貫通するビアを介して相互接続され、少なくとも１つの第１銅トレースの上面に表面仕上層を有し、少なくとも１つの第１銅トレースとの拡散接合により誘電体基板上に固定された、少なくとも１つのダイを有するフレキシブル誘電体基板を備える。

この明細書の重要な部分である添付の図面には、以下が示されている。
図１は、本開示の好ましい第１実施形態に係る第１代替例における工程のフローチャートである。 図２Ａは、本開示の好ましい第１実施形態に係る第１代替例における工程の、斜視表現による概略図である。 図２Ｂは、本開示の好ましい第１実施形態に係る第１代替例における工程の、斜視表現による概略図である。 図２Ｃは、本開示の好ましい第１実施形態に係る第１代替例における工程の、斜視表現による概略図である。 図２Ｄは、本開示の好ましい第１実施形態に係る第１代替例における工程の、斜視表現による概略図である。 図２Ｅは、本開示の好ましい第１実施形態に係る第１代替例における工程の、斜視表現による概略図である。 図２Ｆは、本開示の好ましい第１実施形態に係る第１代替例における工程の、斜視表現による概略図である。 図２Ｇは、本開示の好ましい第１実施形態に係る第１代替例における工程の、斜視表現による概略図である。 図２Ｈは、本開示の好ましい第１実施形態に係る第１代替例における更なる工程の、斜視表現による概略図である。 図２Ｉは、本開示の好ましい第１実施形態に係る第１代替例における更なる工程の、斜視表現による概略図である。 図２Ｊは、本開示の好ましい第１実施形態に係る第１代替例における更なる工程の、斜視表現による概略図である。 図２Ｋは、本開示の好ましい第１実施形態に係る第２代替例における更なる工程の、斜視表現による概略図である。 図２Ｌは、本開示の好ましい第１実施形態に係る第２代替例における更なる工程の、斜視表現による概略図である。 図２Ｍは、本開示の好ましい第１実施形態に係る第２代替例における更なる工程の、斜視表現による概略図である。 図３は、本開示の好ましい第１実施形態に係る第２代替例における工程のフローチャートである。 図４は、本開示の好ましい第２実施形態に係る第１代替例における工程のフローチャートである。 図５Ａは、本開示の好ましい第２実施形態における工程の、斜視表現による概略図である。 図５Ｂは、本開示の好ましい第２実施形態における工程の、斜視表現による概略図である。 図５Ｃは、本開示の好ましい第２実施形態における工程の、斜視表現による概略図である。 図５Ｄは、本開示の好ましい第２実施形態における工程の、斜視表現による概略図である。 図５Ｅは、本開示の好ましい第２実施形態における工程の、斜視表現による概略図である。 図５Ｆは、本開示の好ましい第２実施形態における工程の、斜視表現による概略図である。 図５Ｇは、本開示の好ましい第２実施形態における工程の、斜視表現による概略図である。 図５Ｈは、本開示の好ましい第２実施形態における工程の、斜視表現による概略図である。 図５Ｉは、本開示の好ましい第２実施形態に係る第１代替例における更なる工程の、斜視表現による概略図である。 図５Ｊは、本開示の好ましい第２実施形態に係る第１代替例における更なる工程の、斜視表現による概略図である。 図５Ｋは、本開示の好ましい第２実施形態に係る第１代替例における更なる工程の、斜視表現による概略図である。 図５Ｌは、本開示の好ましい第２実施形態に係る第２代替例における更なる工程の、斜視表現による概略図である。 図５Ｍは、本開示の好ましい第２実施形態に係る第２代替例における更なる工程の、斜視表現による概略図である。 図５Ｎは、本開示の好ましい第２実施形態に係る第２代替例における更なる工程の、斜視表現による概略図である。 図６は、本開示の好ましい第２実施形態に係る第２代替例における工程のフローチャートである。 図７Ａは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｂは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｃは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｄは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｅは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｆは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｇは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｈは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｉは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｊは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｋは、本開示の好ましい第３実施形態における追加の工程の、斜視表現による概略図である。 図７Ｌは、本開示の好ましい第３実施形態に係る第１代替例における更なる工程の、斜視表現による概略図である。 図７Ｍは、本開示の好ましい第３実施形態に係る第１代替例における更なる工程の、斜視表現による概略図である。 図７Ｎは、本開示の好ましい第３実施形態に係る第１代替例における更なる工程の、斜視表現による概略図である。 図７Ｏは、本開示の好ましい第３実施形態に係る第２代替例における追加の工程の、斜視表現による概略図である。 図７Ｐは、本開示の好ましい第３実施形態に係る第２代替例における追加の工程の、斜視表現による概略図である。 図７Ｑは、本開示の好ましい第３実施形態に係る第２代替例における追加の工程の、斜視表現による概略図である。 図８は、本開示の好ましい第２実施形態に係る完成後のフレキシブル基板の斜視図である。 図９は、本開示の方法により作製されたトレースの、信頼性試験前後における剥離強度を示すグラフである。 図１０は、本開示のフレキシブル基板のアニーリング前後における曲げ耐性を、伝統的な減殺法と比較して示すグラフである。 図１１は、本開示の圧力の作用として、伝統的な減殺法と比較して歪みを示すグラフである。 図１２は、本開示の温度の作用として、伝統的な減殺法と比較して歪みを示すグラフである。 図１３は、本開示のフレキシブル基板を用いた完成後のＣＯＦの斜視図である。

より多機能かつ高速度でありながら、Ｉ／Ｏを増大させ、装置寸法を減少させるという最新動向により、基板技術に対する要求は、これまでと比較してますます困難なものとなっている。回路ピッチが減少するのに伴い、典型的な減殺法およびセミアディティブ法では、２０μｍよりも細かな微細トレースを、トレースの上から下までの幅の比を１に維持しながら妥当な収率をもって作製することが、もはやできない。堅固な微細トレースの形成は、ディスプレイドライバ、医療装置、スマートウェアラブル、モノのインターネット（ＩｏＴ）等における将来の要求を取り扱う高密度相互接続にとって必須である。

本開示は、フレキシブル基板、特にチップオンフレックス（ＣＯＦ）パッケージ用のフレキシブル基板に複数の微細トレースを作製する方法を開示する。この処理は、トレースピッチが８μｍほどに微細であり、上から下までの幅の比が１に近い、信頼性が高くかつ堅固な銅トレースをメッキする。銅トレースは、無電解Ｎｉ－Ｐを用いたフルアディティブ法により、特定の厚さを有する、信頼性の高いナノ寸法のポリアミド酸（ＰＡＡ）アンカー層を誘電体／Ｎｉ－Ｐ界面上に作製可能な変性誘電体材料上のシード層として構築される。提案に係る製造工程によれば、銅トレースは、滑らかな表面を有して、回路における信号伝達に有利でありながら、信頼性の高い界面接着性を維持することが可能である。処理の可能性の観点から、提案に係る処理は、広範な誘電体および表面仕上材料との互換性を有する。組付けの可能性のため、形成されるトレースは、熱圧縮接合、ワイヤ接合、粘着剤接合およびはんだ付けを含む、半導体パッケージを形成するＩＣ／チップの様々な相互接続法に適する。この微細ピッチＣＯＦの形成は、有機発行ダイオード（ＯＬＥＤ）、アクティブマトリックス有機発行ダイオード（ＡＭＯＬＥＤ）、液晶表示薄膜トランジスタ（ＬＣＤ／ＴＦＴ）、スマートウェアラブル、医療画像装置およびＩｏＴパッケージを含む多くの分野での、将来における小型化の要求に向けたものである。

本開示では、微細ピッチチップオンフレックス（ＣＯＦ）が、フレキシブル基板上での微細トレースの堅固かつ正確な形成を確保する、信頼性の高い接着部を形成可能であり、超微細ピッチおよび高電気性能接続のための特有の機会を提供するフルアディティブ法を用いて形成される。

開示される処理に関する３つの好適な実施形態が記載され、第１は、１つの金属層のフレキシブル基板を使用し、第２は、２つの金属層のフレキシブル基板を使用し、第３は、３以上の積層導電性金属層を使用する。さらに、各実施形態は、電解表面仕上げを含んでも、無電解表面仕上げを含んでもよい。

図１のフローチャートおよび図２Ａから図２Ｊを参照して、本開示に係る方法の第１の好ましい実施形態について詳細に説明する。この方法は、フレキシブル誘電体基板１０をもって開始する。誘電体は、カプトンＰＩまたはユピセルＰＩ等のいずれの種類のポリイミド（ＰＩ）であっても、液晶ポリマ（ＬＣＰ）であってもよい。誘電体１０は、図２Ａに示されるように、約１２．５と１００μｍとの間の好ましい厚さを有する。

ここで、図１のステップ１０１では、ポリイミド表面が、ＫＯＨ／アルカリ系化学物質をこのＰＩ表面に塗布することにより変性させられる。これは、図２Ｂに示されるように、ポリアミド酸（ＰＡＡ）層１２を形成する分子結合を変更する。所望のトレース整合性を達成するため、１０ｎｍ未満のＰＡＡ層厚さを生み出すように、変性剤化学物質の濃度が最適化される。本開示の変性層は、極めて薄く（＜１０ｎｍ）、熱処理中の層の水分摂取量を低減させ、吸水膨張の係数により引き起こされる効果を最小化することにより、化学接合の低下を抑制することが可能である。よって、熱処理後も高い接着性が依然として維持される。熱処理が問題ではない幾つかの場合は、ＰＡＡ層は、１０ｎｍよりも厚くなり得るが、１００ｎｍ未満とすべきである。超薄ＰＡＡ層（好ましくは、１０ｎｍ未満の厚さである）は、Ｏ＝Ｃ－ＮＨ（アミド）、Ｏ＝Ｃ－ＯＨ〈カルボキシル〉に相当するカルボキシルおよびアミノ結合を有し、これは、ポリイミドおよびその上に置かれるＮｉ－Ｐ層の間の界面接着性の向上に資する。

次のステップ１０２では、イオン性金属溶液への浸漬により、ＰＡＡ層上に図示しない触媒層が堆積させられる。典型的には、パラジウム（Ｐｄ）またはニッケル（Ｎｉ）が堆積させられ、続く無電解Ｎｉ－Ｐメッキのために表面が活性化される。ステップ１０３および図２Ｃでは、自己触媒ニッケル－リン（Ｎｉ－Ｐ）シード層１４が、無電解メッキ法を用いて変性ポリイミドフィルム全体に形成される。Ｎｉ－Ｐ層の厚さは、理想的には、０．１μｍ±１０％である。シード層におけるＮｉ－Ｐの組成は、Ｎｉが９６．５から９７．５ｗｔ％であり、Ｐが２．５から３．５ｗｔ％である。

ステップ１０４では、基板に対し、約２００℃で少なくとも１０分、最長で２時間の期間に亘ってアニーリングが実施される。ステップ１０５では、図２Ｄに示されるように、基板のシード層表面に、フォトレジスト層１６、好ましくは、ポジ型のフォトレジスト層が形成される。フォトレジストは、ドライフィルムフォトレジストであっても、液体フォトレジストであってもよい。フォトリソグラフィ処理では、フォトレジストが露光され（ステップ１０６および図２Ｅ）、回路化に向けた微細ピッチトレースを形成するように現像される（ステップ１０７および図２Ｆ）。

Ｓ１０８および図２Ｇでは、アクティブ接合のための複数のトレースおよびはんだ付けパッドを有する導電性金属層２０が、電解銅メッキを用いて所望の厚さにまで析出させられる。このメッキは、フォトレジストで覆われていない隙間の範囲でのみ、用いられる。幾つかの適用では、メッキは、１に近いアスペクト比であるように制御される。この方法を用いたトレースの上から下までの幅の比は、１近傍であることが可能である。銅は、高い延性を有する細粒堆積物である。銅の厚さは、約８μｍである。幾つかの適用では、電解銅の厚さは、２から１８μｍの範囲であることが可能である。銅堆積物の伸長強度は、引張強度が２９０と３４０Ｎ／ｍｍ２との間である場合に、１５％を超える。電解銅の硬度は、９９．９％を超える純度でのビッカース硬さで、１００である。電解銅メッキ処理は、高速度なメッキを可能とし、微細ピッチＣＯＦの大量生産を可能とする。

ステップ１０９では、図２Ｈに２２で示されるように、トレースの表面が、電解Ｎｉ／Ａｕ、電解パラジウム、電解チタン、電解錫または電解ロジウムをメッキすることにより仕上げられる。

フォトレジスト層１６は、ステップ１１０および図２Ｉに示されるように、剥離され、続いて、ステップ１１１および図２Ｊに示されるように、Ｎｉ－Ｐシード層を銅トレースに対するエッチングがないかまたは最小に抑えられた一方向性の態様で除去して、１に近い銅トレースのアスペクト比を維持するように、厳密に調整された過酸化水素酸性塩基溶液を用いてＮｉ－Ｐシード層１４がエッチング除去される。これで、フレキシブル基板上でのトレースの形成が完了する。

トレースの間におけるインナーリード接合（ＩＬＢ）ピッチは、２つの隣接するトレースの中心間距離を定めるピッチであり、各トレースは、それぞれの表面層を有する。本開示の基板のＩＬＢは、約８μｍ未満である。幾つかの適用において、ＩＬＢピッチは、４から３０μｍであることが可能である。

フレキシブル基板上でのトレースの形成を完了した後、ＣＯＦが組み付けられる。トレースは、半導体パッケージを形成するダイの熱圧縮接合、粘着剤接合、ワイヤ接合およびはんだ付けを含む、様々な相互接続法との互換性を有する。

例えば、図１３は、本開示のフレキシブル基板を用いて完成したＣＯＦを示す。ＰＡＡ表面処理による基板１０上の表面仕上げ２２を施した銅トレース２０が、幾つかの要素と接続するのに用いられる。金バンプ２０２を通じた銅トレース２０ａへの熱圧縮接合を施したダイ２０４を示す。はんだマスク２００およびアンダーフィル２０５を示す。ダイ２０６が、銅トレース２０ｂに、好ましくは、エポキシを用いて接合される。金ワイヤ２０８が、銅トレース２０ｃに接合される。要素２１２が、銅トレース２０ｄにはんだ付け（２１０）される。

ここで、本開示の第１実施形態に係る第２代替例につき、図３のフローチャートおよび図２Ａから図２Ｇ、図２Ｋから図２Ｍを参照して記載する。第１代替例の処理は、電解表面仕上げを含む。第２代替例の処理は、無電解表面仕上げを含む。図３は、第２代替例の処理における工程が、図２Ｇに示される銅メッキを施すステップ１０８まで 第１代替例と一致することを示す。

第２代替例では、ステップ１１２において、図２Ｋに示されるように、Ｎｉ－Ｐ層１４上に銅トレース２０を残しながら、基板からフォトレジスト１６が剥離される。続くステップ１１３では、図２Ｌに示されるように、Ｎｉ－Ｐ層が基板からエッチング除去される。

最後に、ステップ１１４では、図２Ｍに２２で示されるように、トレースの表面が、浸漬錫（Ｓｎ）メッキ、Ｎｉ／Ａｕの無電解メッキ、無電解ニッケル／浸漬金メッキ（ＥＮＩＧ）、無電解ニッケル／無電解パラジウム／浸漬金メッキ（ＥＮＥＰＩＧ）、無電解パラジウム／自己触媒金メッキ（ＥＰＡＧ）または浸漬金／無電解パラジウム／浸漬金メッキ（ＩＧＥＰＩＧ）による全面または選択表面仕上げにより仕上げられる。全体めっきでは、基板上の回路のすべての領域でめっきが行われる。選択めっきでは、表面仕上げが必要な特定の機能領域でのみめっきが行われる。

第２代替例の無電解処理では、電解メッキと比較して表面仕上げの厚さがより薄いが、メッキ速度がより低いことが求められる。

第１実施形態は、少なくとも１つの金属層を有するフレキシブル基板を製造する方法を示す。金属層は、１つの導電性金属層または２以上の導電性金属層であり得る。さらに、フレキシブル基板は、二面を有する導電性金属層または３以上の積み重ねられた導電性金属層を備えてもよい。

本開示の第２実施形態は、二面を有する（２ＭＬ）金属層処理を示す。ここで、図４のフローチャートおよび図５Ａから図５Ｈを参照して、本開示の処理の好ましい第２実施形態について詳細に説明する。処理は、フレキシブル誘電体基板１０をもって開始する。誘電体は、カプトンＰＩ、ユピセルＰＩ、または変性ポリイミド（ＭＰＩ）等のいずれの種類のポリイミド（ＰＩ）であっても、シクロオレフィンポリマー（ＣＯＰ）であってもよく、液晶ポリマ（ＬＣＰ）であってもよく、図５Ａに示されるように、誘電体１０は、約１２．５と１００μｍとの間の好ましい厚さを有する。

ここで、図４のステップ４０１では、図５Ｂに示されるように、ビア開口部１１が、レーザ穴あけにより、基板１０を貫通して形成される。ビアは、基板の各面にある金属層を電気的に接続する。ステップ４０２では、ポリイミド表面が、ＫＯＨ／アルカリ系化学物質をこのＰＩ表面に塗布することにより変性させられる。これは、ビア開口部ばかりでなく、図５Ｃに示されるように、基板上面のポリアミド酸（ＰＡＡ）層１２および基板底面のＰＡＡ層１３を形成する分子結合を変更する。所望のトレース整合性を達成するため、１０ｎｍ未満のＰＡＡ層厚さを生み出すように、変性剤化学物質の濃度が最適化される。幾つかの場合は、ＰＡＡ層は、１０ｎｍよりも厚くなり得るが、１００ｎｍ未満とすべきである。超薄ＰＡＡ層（好ましくは、１０ｎｍ未満の厚さである）は、Ｏ＝Ｃ－ＮＨ（アミド）、Ｏ＝Ｃ－ＯＨ〈カルボキシル〉に相当するカルボキシルおよびアミノ結合を有し、これは、ポリイミドおよびその上に置かれるＮｉ－Ｐ層の間の界面接着性の向上に資する。

次のステップ４０３では、イオン性金属溶液への浸漬により、ＰＡＡ層１２、１３上に図示しない触媒層が堆積させられる。典型的には、パラジウム（Ｐｄ）またはニッケル（Ｎｉ）が堆積させられ、続く無電解Ｎｉ－Ｐメッキのために表面を活性化させる。ステップ４０４および図５Ｄでは、自己触媒ニッケル－リン（Ｎｉ－Ｐ）シード層１４、１５が、無電解メッキ法を用いて変性ポリイミドフィルムの両面全体およびビア開口部１１内に形成される。Ｎｉ－Ｐ層の厚さは、理想的には、０．１μｍ±１０％である。シード層におけるＮｉ－Ｐの組成は、Ｎｉが９６．５から９７．５ｗｔ％であり、Ｐが２．５から３．５ｗｔ％である。

ステップ４０５では、基板に対し、約２００℃で少なくとも１０分、最長で２時間に亘ってアニーリングが実施される。ステップ４０６では、図５Ｅに示されるように、基板の上部および底部のシード層表面に、フォトレジスト層１６、１７、好ましくは、ポジ型のフォトレジスト層が夫々形成される。フォトレジストは、ドライフィルムフォトレジストであっても、液体フォトレジストであってもよい。フォトリソグラフィ処理では、フォトレジストが露光され（ステップ４０７および図５Ｆ）、回路化に向けた微細ピッチトレースを形成するように現像される（ステップ４０８および図５Ｇ）。

Ｓ４０９および図５Ｈでは、アクティブ接合のための複数のトレースおよびはんだ付けパッドを有する導電性金属層２０、２１が、電解銅メッキを用いて基板の上部および底部に所望の厚さにまで夫々析出させられる。このメッキは、フォトレジストで覆われていない隙間の範囲でのみ、用いられる。幾つかの適用では、メッキは、１に近いアスペクト比であるように制御される。この方法を用いたトレースの上から下までの幅の比は、１近傍であることが可能である。メッキは、ビア開口部全体に続き、これにより、上部と下部との銅層が、電気的に接続される。銅は、高い延性を有する細粒堆積物である。銅の厚さは、約８μｍである。幾つかの適用では、電解銅の厚さは、２から１８μｍの範囲であることが可能である。銅堆積物の伸長強度は、引張強度が２９０と３４０Ｎ／ｍｍ２との間である場合に、１５％を超える。電解銅の硬度は、９９．９％を超える純度でのビッカース硬さで、１００である。

ステップ４１０では、図５Ｉに２２で示されるように、トレース２０の表面が、電解Ｎｉ／Ａｕ、電解パラジウム、電解チタン、電解錫または電解ロジウムをメッキすることにより仕上げられる。基板上部のトレースおよび基板底部のトレースのうち、少なくとも１つが、表面仕上げ２２により仕上げられる。

フォトレジスト層１６、１７は、ステップ４１１および図５Ｊに示されるように、剥離され、続いて、ステップ４１２および図５Ｋに示されるように、Ｎｉ－Ｐシード層を銅トレースに対するエッチングがないかまたは最小に抑えられた一方向性の態様で除去して、１に近い銅トレースのアスペクト比を維持するように、厳密に調整された過酸化水素酸性塩基溶液を用いてＮｉ－Ｐシード層１４がエッチング除去される。これで、フレキシブル基板上でのトレースの形成が完了する。

図６のフローチャートおよび図５Ａから図５Ｈ、図５Ｌから図５Ｎを参照して、本開示の第２実施形態に係る第２代替例について説明する。第１代替例の処理は、電解表面仕上げを含んでいた。第２代替例の処理は、無電解表面仕上げを含む。図６は、第２代替例の処理における工程が、図５Ｈに示される銅メッキを施すステップ４０９まで第１代替例と一致することを示す。

ここで、第２代替例では、ステップ４１３において、フォトレジスト１６、１７が、図５Ｌに示されるように、Ｎｉ－Ｐ層１４、１５上に銅トレース２０、２１を残して、基板から剥離される。次のステップ４１４では、Ｎｉ－Ｐ層が、図５Ｍに示されるように、基板からエッチング除去される。

最後に、ステップ４１５では、図５Ｎに２２で示されるように、トレースの表面が、浸漬錫メッキ、Ｎｉ／Ａｕの無電解メッキ、無電解ニッケル／浸漬金メッキ（ＥＮＩＧ）、無電解ニッケル／無電解パラジウム／浸漬金メッキ（ＥＮＥＰＩＧ）、無電解パラジウム／自己触媒金メッキ（ＥＰＡＧ）または浸漬金／無電解パラジウム／浸漬金メッキ（ＩＧＥＰＩＧ）による全面または選択表面仕上げにより仕上げられる。

本開示の第３実施形態は、３以上の積層導電性金属層を示す。図５Ａから図５Ｈおよび７Ａから７Ｎを参照して、本開示の好ましい第３実施形態に係る処理について詳細に説明する。第３実施形態の処理における工程は、図５Ｈに示される銅メッキを施すステップ４０９まで第２実施形態と一致する。

ここで、図７Ａに示されるように、フォトレジスト層１６、１７が剥離され、続いて、図７Ｂに示されるように、Ｎｉ－Ｐシード層を銅トレースに対するエッチングがないかまたは最小に抑えられた一方向性の態様で除去して、１に近い銅トレースのアスペクト比を維持するように、厳密に調整された過酸化水素酸性塩基溶液を用いてＮｉ－Ｐシード層１４、１５がエッチング除去される。

ここで、図７Ｃに示されるように、接合フィルム７０、７１が上面および底面に夫々積層される。接合フィルムは、ポリイミド、フッ素ポリマ、ポリエステル等を含む、いかなる種類の誘電体材料であってもよい。接着剤材料は、エポキシ、シアン化物エステルまたはアクリル系接着剤等の、繊維で強化されたいかなる種類の変性エポキシまたは熱硬化接着剤フィルムであってもよい。接合フィルムは、低い熱膨張係数（ＣＴＥ）および高いガラス転移温度（Ｔｇ）を有する。これに代え、接合フィルムは、味の素接合フィルム（ＡＢＦ）、つまり、ビスフェノールＡエポキシ樹脂：９ｗｔ％、石油ナフサ：５．０ｗｔ％未満、シクロヘキサノン：１．１ｗｔ％、Ｎ、Ｎ’ジメチルホルムアミド：０．５ｗｔ％、トルエン：５．０ｗｔ％未満、エタノール：５．０ｗｔ％未満、メチルエチルケトン：５．０ｗｔ％未満およびシリカパウダ：３０から４０ｗｔ％からなるエポキシ樹脂系フィルムであってもよい。或いは、接合フィルムは、Ｎ、Ｎ’エチレンビス：１０％以上２０％未満および三酸化アンチモン：１％以上１０％未満の変性アクリルから作製されたデュポンＦＲ０１００接合フィルムであってもよい。

図７Ｄに示されるように、他のポリイミド系フィルム７３、７４が、上部および底部の接合フィルムに夫々積層される。ポリイミド（ＰＩ）に対する代替として、層７３、７４に液晶ポリマ（ＬＣＰ）が用いられてもよい。図７Ｄに示されるように、誘電体７３、７４は、約１２．５と１００μｍとの間の好ましい厚さを有する。

続いて、図７Ｅに示されるように、ビア開口部７５が、レーザ穴あけにより基板１０の上部、底部双方のＰＩ層および接合層を貫通して形成される。ビアは、基板の各側の追加の金属層を、金属層２０に電気的に接続する。

ポリイミド表面７３、７４が、ＫＯＨ／アルカリ系化学物質をＰＩ表面に塗布することにより変性させられる。これは、図７Ｆに示されるように、ポリアミド酸（ＰＡＡ）アンカー層７６、７７を形成する分子結合を変更する。所望のトレース整合性を達成するため、１０ｎｍ未満のＰＡＡ層厚さを生み出すように、変性剤化学物質の濃度が最適化される。

続いて、イオン性金属溶液への浸漬により、ＰＡＡ層７６、７７上に図示しない触媒層が堆積させられる。典型的には、パラジウム（Ｐｄ）またはニッケル（Ｎｉ）が堆積させられ、続く無電解Ｎｉ－Ｐメッキのために表面が活性化される。図７Ｇでは、自己触媒ニッケル－リン（Ｎｉ－Ｐ）シード層７８、７９が、無電解メッキ法を用いて基板の上部および底部の変性ポリイミドフィルム７６、７７全体に夫々形成される。Ｎｉ－Ｐ層の厚さは、理想的には、０．１μｍ±１０％である。シード層におけるＮｉ－Ｐの組成は、Ｎｉが９６．５から９７．５ｗｔ％であり、Ｐが２．５から３．５ｗｔ％である。

基板に対し、約２００℃で少なくとも１０分、最長で２時間の期間に亘ってアニーリングが実施される。図７Ｈに示されるように、基板の上部および底部のシード層表面７８、７９に、フォトレジスト層８２、８３、好ましくは、ポジ型のフォトレジスト層が夫々形成される。フォトレジストは、ドライフィルムフォトレジストであっても、液体フォトレジストであってもよい。フォトリソグラフィ処理では、フォトレジストが露光され（図７Ｉ）、基板の上面および底面における回路化に向けた微細ピッチトレースを形成するように現像される（図７Ｊ）。

ここで、図７Ｋでは、アクティブ接合のための複数のトレースおよびはんだ付けパッドを有する導電性金属層９０、９１が、電解銅メッキを用いて基板の上部および底部に所望の厚さにまで夫々析出させられる。このメッキは、フォトレジストで覆われていない隙間の範囲でのみ、用いられる。幾つかの適用では、メッキは、１に近いアスペクト比であるように制御される。この方法を用いたトレースの上から下までの幅の比は、１近傍であることが可能である。銅は、高い延性を有する細粒堆積物である。銅の厚さは、約８μｍである。銅の組成の詳細は、上で述べたとおりである。

図７Ｌに９２で示されるように、トレースの表面が、浸漬錫メッキ、電解Ｎｉ／Ａｕ、電解パラジウム、電解チタン、電解錫または電解ロジウムをメッキすることにより仕上げられる。基板上部のトレースおよび基板底部のトレースのうち、少なくとも１つが、表面仕上げ９２により仕上げられる。

フォトレジスト層８２、８３は、図７Ｍに示されるように、剥離され、続いて、図７Ｎに示されるように、Ｎｉ－Ｐシード層を銅トレースに対するエッチングがないかまたは最小に抑えられた一方向性の態様で除去して、１に近い銅トレースのアスペクト比を維持するように、厳密に調整された過酸化水素酸性塩基溶液を用いてＮｉ－Ｐシード層７８、７９がエッチング除去される。これで、フレキシブル基板上での４段の金属トレースの形成が完了する。

ここで、本開示の第３実施形態に係る第２代替例につき、図５Ａから図５Ｈ、図７Ａから図７Ｋおよび図７Ｏから図７Ｑを参照して説明する。第１代替例の処理は、電解表面仕上げを含んでいた。第２代替例の処理は、無電解表面仕上げを含む。第２代替例の処理における工程は、図７Ｋに示される銅メッキまで、第１代替例と一致する。

ここで、第２代替例では、図７Ｏに示されるように、銅トレース９０、９１をＮｉ－Ｐ層７８、７９上に残しながら、基板からフォトレジスト７８、７９が剥離される。続いて、図７Ｐに示されるように、Ｎｉ－Ｐ層が基板からエッチング除去される。

最後に、図７Ｑに９２で示されるように、トレースの表面が、浸漬錫メッキ、Ｎｉ／Ａｕの無電解メッキ、無電解ニッケル／浸漬金メッキ（ＥＮＩＧ）、無電解ニッケル／無電解パラジウム／浸漬金メッキ（ＥＮＥＰＩＧ）、無電解パラジウム／自己触媒金メッキ（ＥＰＡＧ）または浸漬金／無電解パラジウム／浸漬金メッキ（ＩＧＥＰＩＧ）による選択表面仕上げにより仕上げられる。基板上部のトレースおよび基板底部のトレースのうち、少なくとも１つが、表面仕上げ９２により仕上げられる。

トレースが作製された後、トレースを保護し、電気ショートを回避するため、隣接する銅トレース間のバリアとして機能するソルダレジストまたはカバーレイ等のカバーコートが形成される。本開示のフレキシブル基板は、あらゆるカバーコート材料に適する。

図８は、第３実施形態に係る４段導電体層フレキシブル基板の完成した斜視図を示す。金属層９０、２０、２１、９１（上から下）が、ビア７５および１１を通じて電気的に接続されていることが分かる。表面仕上げ９２が、露出した上部銅トレース９０上に示されている。ソルダレジスト等のカバーコート９３が、上部銅トレース９０を部分的に覆うとともに、底部銅トレース９１を覆っている。この例では、それらの領域は、接合のために用いられておらず、比較的により高価である表面仕上げ９２を必要としない。

さらに、第３実施形態の完成した銅形成物に第３実施形態の工程を順次繰り返すことで、５以上の複数の導電体層を有するフレキシブル基板を実現することが可能である。

本開示の工程によれば、極めて滑らかな表面（Ｒａ＜１００ｎｍ）を、トレース接合に関する妥協なしに達成することが可能である。この滑らかな表面は、信号伝送中の導電体ロスを最小化することができる。トレースは、半導体パッケージを形成するダイの熱圧縮接合、粘着剤接合、ワイヤ接合およびはんだ付けを含む、様々な相互接続法との互換性を有する。

本開示の工程における基板のＴＥＭ画像は、３００℃でのアニーリングの前後で、約１００ｎｍのＮｉ－Ｐシード層厚さと、約３から４ｎｍのＰＡＡアンカー層厚さと、を示した。ＰＡＡアンカー層の劣化は、アニーリング後にあっても観察されなかった。

図９は、本開示の方法により作製されたトレースの、信頼性試験の前（Ｔ＝０）と後とにおける剥離強度をグラフにより示す。これらの信頼性試験は、ＨＴＳ－高温保存（１５０℃で５００時間）、ＭＳＬ－３（－６０℃から６０℃で４８時間およびピーク温度２５４℃で３サイクルのリフロー）、ＴＳＴ－熱衝撃（－４０℃から１２５℃、５００サイクル、１サイクル当たり１時間）およびＬＴＳ－低温保存（－４０℃で５００時間）を含む。

図１０は、直接金属被覆法を用いた本提案の方法（フルアディティブ法）によるフレキシブル基板のアニーリング前後における曲げ耐性を、スパッタリング式のベースフィルム材料を用いた伝統的な減殺法と比較したグラフにより示す。伝統的な方法を、グラフの左側に示す。曲げ耐性は、アニーリング前（３０１）、２００℃で２４時間のアニーリング後（３０２）および３００℃で２４時間のアニーリング後（３０３）に示される。右側に示されるのは、本開示のフルアディティブ法の、アニーリング前（３０５）、２００℃で２４時間のアニーリング後（３０６）および３００℃で２４時間のアニーリング後（３０７）の曲げ耐性である。本開示の処理により、全ての場合で曲げ特性に改善が得られることが分かる。

図１１は、本開示のフルアディティブ法による熱圧縮接合の塑性変形特性３１１を、伝統的な減殺（スパッタリング）法３１３と比較したグラフにより示す。このグラフでは、温度を３４５℃で一定とし、圧力を変化させている。

図１２は、１４０ＭＰａで一定の圧力のもと、本開示の処理による様々な温度での変形歪み３２１を、伝統的な減殺法３２３と比較して示す。

本開示の処理によるトレース接着強度および曲げ耐性は、スパッタリング式のベースフィルム材料をもって伝統的な減殺法により作製された基板よりも優れているとは言わないまでも、これに近いものである。同様に、スパッタリング式のベースフィルム材料をもって伝統的な減殺法により作製された基板に対し、熱圧縮接合後における近似の塑性変形挙動が観察される。信頼性のある接着強度（２以上の金属層基板について、両面で）が、特にＰＡＡアンカー層の安定性により、２４時間に及ぶ３００℃での熱処理後も維持される。

本開示のフレキシブル基板は、熱圧縮接合、ワイヤ接合、粘着剤接合およびはんだ付けを含む、半導体パッケージを形成するＩＣ／チップの様々な相互接続法に適する。本開示の製造プロセスは、銅トレースの極めて滑らかな表面（Ｒａ＜１００ｎｍ）を、トレース接合に関する妥協なしに達成することが可能である。この滑らかな表面は、信号伝送中の導電体ロスを最小化することができる。

本開示は、ＡＭＯＬＥＤ、ＯＬＥＤ、ＴＦＴ／ＬＣＤおよびスマートフォン、ポータブル機器、ＩｏＴパッケージ、スマートウェアラブル、タブレット、ＵＨＤ ＴＶ、マイクロディスプレイ、光エレクトロニクス機器、医療装置、工業用途（ビルおよび機械モニタリング）、ＩＣパッケージ／３Ｄ ＩＣ統合モジュールの少なくとも１つに組込可能な、ＣＯＦ用の微細トレースを有するフレキシブル基板を製造する方法について説明した。

本開示の好ましい実施形態を図示し、その形態について詳細に説明したが、本開示の精神または添付のクレームの範囲から逸脱することなく、様々な修正をなし得ることは、当業者にとって明らかである

Claims (20)

1. フレキシブル基板を作製する方法であって、
   フレキシブル誘電体基板を提供することと、
   前記誘電体基板にアルカリ変性を適用して、前記誘電体基板の表面にポリアミド酸（ＰＡＡ）アンカー層を形成することと、
   前記ＰＡＡ層上にＮｉ－Ｐシード層を無電解メッキすることと、
   前記Ｎｉ－Ｐシード層上にフォトレジストパターンを形成することと、
   前記フォトレジストパターン内に銅トレースをメッキすることと、
   前記銅トレース上に表面仕上層をメッキすることと、
   前記フォトレジストパターンを除去するとともに、前記銅トレースにより覆われていない前記Ｎｉ－Ｐシード層をエッチング除去して、前記フレキシブル基板を完成させることと、
   を含み、
   前記誘電体基板が、カプトンＰＩ、ユピセルＰＩ、もしくは変性ポリイミド（ＭＰＩ）を含むいずれかの種類のポリイミド（ＰＩ）、シクロオレフィンポリマー（ＣＯＰ）、または液晶ポリマ（ＬＣＰ）、を含む
   方法。
2. 前記アルカリ変性が、前記誘電体基板にＫＯＨ／アルカリ系化学物質を塗布することを含み、前記ＰＡＡ層は、厚さが１００ｎｍ未満、好ましくは、１０ｎｍ未満である
   請求項１に記載の方法。
3. イオン性金属溶液への浸漬により、前記ＰＡＡ層上にパラジウム（Ｐｄ）またはニッケル（Ｎｉ）を含む触媒層を堆積させて、続く無電解Ｎｉ－Ｐシード層のメッキに向けて前記ＰＡＡ層を活性化させることをさらに含む
   請求項１に記載の方法。
4. 前記Ｎｉ－Ｐシード層を前記無電解メッキすることが、自己触媒処理であり、前記Ｎｉ－Ｐシード層は、０．１μｍ±１０％の厚さを有し、Ｎｉが９６．５から９７．５ｗｔ％、Ｐが２．５から３．５ｗｔ％の組成である
   請求項１に記載の方法。
5. 前記フォトレジストパターンを形成することが、
   前記Ｎｉ－Ｐシード層上にフォトレジストを塗布することと、
   前記フォトレジストを露光しおよび現像して、回路化に向けて微細ピッチトレースのためのパターンを形成することと
   を含む
   請求項１に記載の方法。
6. 前記Ｎｉ－Ｐシード層を形成した後、好ましくは、２００℃で、少なくとも１０分、最長で２時間に亘り、前記基板にアニーリングを施すことをさらに含む
   請求項１に記載の方法。
7. 前記銅トレースを前記メッキすることが、銅を約２と１８μｍとの間の厚さにまで電解メッキすることを含み、前記銅トレースの上部から底部の幅の比が１に近く、前記銅トレースの伸長強度が１５％を超え、前記銅トレースの引張強度が約２９０と３４０Ｎ／ｍｍ２との間であり、さらに、前記銅トレースの硬度が、９９．９％を超える純度でのビッカース硬さで１００である
   請求項1に記載の方法。
8. 前記表面仕上層が、浸漬錫（Ｓｎ）メッキ、電解Ｎｉ／Ａｕメッキ、無電解ニッケル／浸漬金メッキ（ＥＮＩＧ）、無電解ニッケル／無電解パラジウム／浸漬金メッキ（ＥＮＥＰＩＧ）、電解パラジウムメッキ、電解チタンメッキ、電解錫メッキ、電解ロジウムメッキ、無電解パラジウム／自己触媒金メッキ（ＥＰＡＧ）または浸漬金／無電解パラジウム／浸漬金メッキ（ＩＧＥＰＩＧ）を含む
   請求項１に記載の方法。
9. 前記誘電体基板を貫通して、少なくとも１つの第１ビア開口部をレーザ穴あけにより形成することをさらに含み、
   前記誘電体基板に対する前記アルカリ変性の適用、前記Ｎｉ－Ｐシード層の無電解メッキ、および前記第１フォトレジストパターンの形成は、上面および底面の双方において行われ、
   第１めっき銅トレースは、第１フォトレジストパターン内にあり、少なくとも１つの第１ビア開口部を貫通している
   請求項１に記載の方法。
10. 前記第１銅トレースの上面および底面に接合フィルムを積層することと、
    前記接合フィルムの上面および底面に誘電体層を積層することと、
    前記基板の上部および底部に設けられた前記第１銅トレースに接触させるため、前記誘電体層および前記接合フィルムを貫通する少なくとも１つの第２ビア開口部を、レーザ穴あけにより形成することと、
    その後、前記誘電体層にアルカリ変性を適用して、前記誘電体層の上面および底面と、前記少なくとも１つの第２ビア開口部内と、に第２ポリアミド酸（ＰＡＡ）アンカー層を形成することと、
    前記第２ＰＡＡ層の上部および底部に第２Ｎｉ－Ｐシード層を無電解メッキすることと、
    前記第２Ｎｉ－Ｐシード層の上部および底部に第２フォトレジストパターンを形成することと、
    前記第２フォトレジストパターン内および前記少なくとも１つの第２ビア開口部を通じて、第２銅トレースをメッキすることと、
    前記第２銅トレース上に表面仕上層をメッキすることと、
    前記第２フォトレジストパターンを除去するとともに、前記第２銅トレースにより覆われていない前記第２Ｎｉ－Ｐシード層をエッチング除去して、前記フレキシブル基板を完成させることと、
    をさらに含む
    請求項９記載の方法。
11. 上面に第１ポリアミド酸（ＰＡＡ）アンカー層を有する第１フレキシブル誘電体基板と、
    前記第１ＰＡＡ層上の第１Ｎｉ－Ｐシート層の上にある少なくとも１つの第１銅トレースであって、当該少なくとも１つの第１銅トレースの上面に表面仕上層を有する第１銅トレースと、
    前記誘電体基板上に設けられた、前記少なくとも１つの第１銅トレースに対する少なくとも１つのダイと
    を備え、
    前記表面仕上層が、電解Ｎｉ／Ａｕメッキ、無電解ニッケル／浸漬金メッキ（ＥＮＩＧ）、無電解ニッケル／無電解パラジウム／浸漬金メッキ（ＥＮＥＰＩＧ）、電解パラジウムメッキ、電解チタンメッキ、浸漬錫メッキ、電解錫メッキ、電解ロジウムメッキ、無電解パラジウム／自己触媒金メッキ（ＥＰＡＧ）または浸漬金／無電解パラジウム／浸漬金メッキ（ＩＧＥＰＩＧ）を含む
    チップオンフィルム。
12. 前記フレキシブル誘電体層は、カプトンＰＩ、ユピセルＰＩ、もしくは変性ポリイミド（ＭＰＩ）を含むいずれかの種類のポリイミド（ＰＩ）、シクロオレフィンポリマー（ＣＯＰ）、または液晶ポリマ（ＬＣＰ）、を含む
    請求項１１記載のチップオンフィルム。
13. 前記誘電体基板の底面にある第２ＰＡＡ層と、
    前記第２ＰＡＡ層上の第２Ｎｉ－Ｐシード層上にある少なくとも１つの第２銅トレースと
    をさらに含み、
    前記第１および第２銅トレースが、前記誘電体基板を介する銅ビアを通じて相互接続されており、
    前記銅ビアは、前記誘電体基板に接続される第３ＰＡＡ層と、前記第３のＰＡＡ層と前記銅ビアとの間にある第３Ｎｉ－Ｐシード層とをさらに含む
    請求項１１記載のチップオンフィルム。
14. 前記第１および第２ＰＡＡ層は、１００ｎｍ未満、好ましくは１０ｎｍ未満の厚さを有する
    請求項１３記載のチップオンフィルム。
15. 前記第１および第２Ｎｉ－Ｐシード層は、０．１μｍ±１０％の厚さを有し、表面粗さＲａが１００ｎｍ未満であり、Ｎｉが９６．５から９７．５ｗｔ％、Ｐが２．５から３．５ｗｔ％の組成である
    請求項１３記載のチップオンフィルム。
16. 前記少なくとも１つの第１銅トレースおよび前記少なくとも１つの第２銅トレースは、約２から１８μｍの厚さを有し、
    前記少なくとも１つの第１銅トレースの上部から底部の幅の比、および前記少なくとも１つの第２銅トレースの上部から底部の幅の比が１に近く、
    前記少なくとも１つの第１銅トレースの伸長強度が１５％を超え、前記少なくとも１つの第１銅トレースの引張強度が約２９０と３４０Ｎ／ｍｍ^２との間であり、さらに、前記少なくとも１つの第１銅トレースの硬度が、９９．９％を超える純度でのビッカース硬さで１００である
    請求項１３記載のチップオンフィルム。
17. ２つの隣接する前記第１銅トレースの間の中心間距離、および２つの隣接する前記第２銅トレースの間の中心間距離が、８μｍ未満である
    請求項１３記載のチップオンフィルム。
18. 低温保存の信頼性試験、高温保存の信頼性試験、ＭＳＬ３の信頼性試験、および熱衝撃の信頼性試験の後の前記チップオンフィルムの第２剥離強度は、前記信頼性試験の前の前記チップオンフィルムの第１剥離強度と同等以上である
    請求項１３記載のチップオンフィルム。
19. 前記少なくとも１つの第１銅トレースを覆う第１接合フィルム、および前記少なくとも１つの第２銅トレースを覆う第２接合フィルムと、
    前記第１および第２接合フィルムの上の追加フレキシブル誘電体基板層と、
    前記第３および第４の追加フレキシブル誘電体基板層上の第３および第４ＰＡＡアンカー層上の第３および第４Ｎｉ－Ｐシード層上の少なくとも１つの第３および第４銅トレースと
    をさらに含み、
    前記第３および第４の追加のＰＩまたはＬＣＰ層ならびに前記第１および第２の結合層をそれぞれ通る第２および第３の銅ビアによって、前記少なくとも１つの第３および第４銅トレースは、それぞれ、下方にある前記少なくとも１つの第１および第２銅トレースに相互接続されており、
    前記第２および第３の銅ビアは、さらに、前記第３および第４の追加フレキシブル誘電体基板層ならびに前記第２および第２接合層とそれぞれ接続する第４ＰＡＡ層を含み、
    前記第４Ｎｉ－Ｐシード層は、前記第４ＰＡＡ層と前記第２および第３の銅ビアとの間にあり、
    前記少なくとも１つのダイは、前記少なくとも１つの第３または第４の銅トレースの最上部に取り付けられて結合されている
    請求項１３記載のチップオンフィルム。
20. 前記チップオンフィルムの上部および底部に設けられたいくつかの結合層、追加フレキシブル誘電体基板層、および銅トレースをさらに含む
    請求項１９記載のチップオンフィルム。
    

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