KR20220061992A - 초박형 paa 변형된 완전 애디티브 공정을 사용하는 미세 피치 트레이스들의 형성 - Google Patents

초박형 paa 변형된 완전 애디티브 공정을 사용하는 미세 피치 트레이스들의 형성 Download PDF

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KR20220061992A
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와 체웅 체
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Abstract

확산 접합에 적합한 기판을 제조하는 방법이 설명된다. 가요성 유전체 기판이 제공된다. 상기 유전체 기판에 알칼리성 변형이 적용되어, 상기 유전체 기판의 표면상에 폴리아믹산(PAA) 고정층을 형성한다. Ni-P 시드층이 상기 PAA층상에 무전해 도금된다. 구리 트레이스들이 상기 Ni-P 시드층상의 포토레지스트 패턴 내에 도금된다. 표면 마감층이 상기 구리 트레이스들상에 전해 도금된다. 상기 구리 트레이스들로 덮이지 않은 포토레지스트 패턴과 Ni-P 시드층을 제거하여 확산 접합에 적합한 기판을 완성한다.

Description

초박형 PAA 변형된 완전 애디티브 공정을 사용하는 미세 피치 트레이스들의 형성
본 출원은 2018년 2월 2일에 제출된 제15/887,346호의 일부 연속 출원으로서, 공동 양수인에게 양도되었으며 그 전체가 본원에 참조로 통합되었다.
본 출원은 미세 구리 트레이스(trace)들을 갖는 가요성 기판의 제조에 관한 것으로서, 특히 미세 구리 트레이스들을 갖는 가요성 기판을 사용하여 고체 상태 확산 접합을 갖는 반도체 패키지를 제조하는 것에 관한 것이다.
보다 작고 저렴한 전자 제품에 대한 욕구는 기판 기술에서 미세 라인 및 고수율 공정의 새로운 개발로 인해 증가되었다. 칩 온 필름(COF) 패키징은 더 높은 기능, 더 낮은 전력 소비 및 소형화에 대한 미래의 요구에 대처하기 위한 실질적인 기술을 구성한다. 특히, 터치 집적 회로(IC) 및 디스플레이 드라이브 IC 집적 모듈(TDDI)의 고해상도 및 증가하는 I/O 수는 극도로 미세한 피치 COF 패키지를 필요로 한다. 통상적으로, 가요성 회로는 구리 트레이스 패턴이 에칭에 의해 형성되는 서브트랙티브(subtractive) 방식으로 제조된다. 그러나, 이러한 서브트랙티브 방식은 측벽 기하학적 형상 제어(sidewall geometry control)에 있어서 고질적인 문제점을 갖는다. 종래의 세미-애디티브 공정(semi-additive process; SAP)에 있어서는, 일반적으로 시드층으로서 Ni/Cr을 갖는 2-3 ㎛ 두께의 Cu가 사용된다. 이와 같은 층들을 제거하는 동안, 등방성이며 용이하게 제어되지 않는 습식 에칭 공정은 구리와 시드층 모두의 동시 에칭을 유발한다. 이는 주요 공정을 제한하는 "언더커팅(undercutting)"을 유발시키고, 이는 순차로 미세 라인 및 정밀 패터닝에 대한 몇 가지 문제를 발생시키고 취약한 미세 트레이스들의 결함으로 이어진다.
플립 칩 조립체의 확산 접합 동안, 여러 독립적인 측면들을 고려해야 한다. 변형 가능한 층은 우수한 트레이스 무결성과 함께 필수적인 전기적 특성을 제공해야 한다. 접촉하는 동안 충분한 압력을 견딜 수 있어야 하므로, 접합 영역에서 적절한 크리프 변형 및 보이드 제거를 통한 완전한 접촉 인터페이스가 달성되도록, 트레이스상에 충분한 상단 폭을 가져야 한다. 본드 피치가 감소함에 따라, 세미-애디티브 및 서브트랙티브 방식으로는 상부 폭 대 하부 폭(T/B) 비율을 1에 근접하게 유지하면서 합리적인 수율을 달성하는 데는 한계가 있다.
대안적인 방법은 무전해 도금에 의해 구리 패턴을 형성할 수 있는 완전 적층 공정(FAP)이다. 전기화학 증착 전에, 알칼리성 표면 변형을 거친 폴리이미드(PI)상에 무전해 Ni-P의 얇은 시드층이 형성된다. 이미드 고리(imide ring)로 구성된 PI는 유입되는 친핵성 수산화물 이온 형성 폴리아믹산 염(PAA)에 의해 용이하게 개방될 수 있다. 이와 같은 폴리아믹산의 카르복실레이트기는 이온교환기이기 때문에, Pd(II) 이온 수용액에서 처리하면 환원되어 Pd 촉매를 석출시킬 수 있다. 일단 촉매가 증착되면, 후속 무전해 도금이 가능하게 된다. 그러나, 이와 같은 방법은 열처리 후 PI 필름의 박리 강도가 저하되어 실제 응용에는 적합하지 않다.
미국특허 제9,089,062호(Janssen) 및 제9,324,733호(Rogers et al)는 폴리아믹산 및 알칼리 도금욕을 포함하는 방법을 개시한다.
본 발명의 주요 목적은 칩 온 플렉스(COF) 패키지를 위한 가요성 기판상에 다수의 미세한 트레이스들을 생성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 칩 온 플렉스(COF) 패키지를 위해 가요성 기판상에 미세하고 견고한 구리 트레이스들을 도금하는 완전 애디티브(fully additive) 방법을 제공하는 것이다.
본 발명의 추가 목적은 유전체/Ni-P 인터페이스상의 무전해 Ni-P 및 신뢰할 수 있는 나노-크기 폴리아믹산(PAA) 고정층을 사용하여 칩 온 플렉스(COF) 패키지를 위한 가요성 기판상에 미세하고 견고한 구리 트레이스들을 도금하는 완전 애디티브 방법을 제공하는 것이다.
본 발명의 목적에 따르면, 열압착 접합, 와이어 접합, 접착제 접합 및 납땜을 포함하는 다양한 배선 방법에 적합한 기판의 제조 방법이 달성된다. 가요성 유전체 기판이 제공된다. 상기 유전체 기판에 알칼리성 변형이 적용되어 상기 유전체 기판의 표면상에 폴리아믹산(PAA) 고정층을 형성한다. Ni-P 시드층은 상기 PAA층상에 무전해 도금된다. 구리 트레이스들은 상기 Ni-P 시드층상의 포토레지스트 패턴 내에 도금된다. 표면 마감층은 상기 구리 트레이스들상에 전해 도금된다. 구리 트레이스들로 덮이지 않은 포토레지스트 패턴과 Ni-P 시드층을 제거하여 확산 접합에 적합한 기판을 완성한다.
또한, 본 발명의 목적에 따르면, 열압착 접합, 와이어 접합, 접착제 접합, 납땜 등의 다양한 배선 방법에 적합한 2ML(금속층) 기판의 제조 방법이 달성된다. 가요성 유전체 기판이 제공된다. 상기 유전체 기판을 완전히 관통하는 적어도 하나의 비아 개구부가 레이저 드릴링된다. 상기 유전체 기판에 알칼리성 변형이 적용되어 상기 유전체 기판의 상부 표면 및 하부 표면상에 폴리아믹산(PAA) 고정층을 형성한다. Ni-P 시드층이 상부 및 하부 PAA층상에 무전해 도금된다. 포토레지스트(건식 레지스트/습식 레지스트)를 도포, 노출, 및 현상하여 회로 패턴을 형성한다. 구리 트레이스들이 상부 및 하부 Ni-P 시드층상의 포토레지스트 패턴 내에 그리고 적어도 하나의 비아 개구부를 통해 도금된다. 표면 마감층이 상기 구리 트레이스들의 적어도 한 측면상에 전해 도금된다. 구리 트레이스들로 덮이지 않은 포토레지스트 패턴과 Ni-P 시드층을 제거하여 확산 접합에 적합한 기판을 완성한다.
또한, 본 발명의 목적에 따르면, 열압착 접합, 와이어 접합, 접착제 접합 및 납땜을 포함하는 다양한 배선 방법에 적합한 다층 기판의 제조 방법이 달성된다. 가요성 유전체 기판이 제공된다. 유전체 기판을 완전히 관통하는 적어도 하나의 비아 개구부가 레이저 드릴링된다. 상기 유전체 기판에 알칼리성 변형이 적용되어 유전체 기판의 상부 표면 및 하부 표면상에 폴리아믹산(PAA) 고정층을 형성한다. Ni-P 시드층이 상부 및 하부 PAA층상에 무전해 도금된다. 포토레지스트(건식 레지스트/습식 레지스트)를 도포, 노출, 현상하여 회로 패턴을 형성한다. 구리 트레이스들이 상부 및 하부 Ni-P 시드층상의 포토레지스트 패턴 내에 그리고 적어도 하나의 비아 개구부를 통해 도금된다. 구리 트레이스들로 덮이지 않은 포토레지스트 패턴과 Ni-P 시드층을 제거하여 확산 접합에 적합한 기판을 완성한다. 그 후, 접합 필름은 제1 구리 트레이스들의 상부 표면 및 하부 표면상에 적층된다. 상기 접합 필름의 상부 및 하부에는 유전체층(PI)이 적층된다. 적어도 하나의 제2 비아 개구부가 상기 기판의 상부 및 하부상의 제1 구리 트레이스들과 접촉하도록 유전체층 및 접합 필름을 통해 완전히 레이저 드릴링된다. 그 후 알칼리성 변형이 상기 유전체 층에 적용되어 상기 유전체 층의 상부 표면 및 하부 표면상에 그리고 적어도 하나의 제2 비아 개구 내에 제2 폴리아믹산(PAA) 고정층을 형성한다. 제2 Ni-P 시드층은 상기 제2 PAA층의 상부 및 하부상에 무전해 도금된다. 제2 포토레지스트 패턴이 상기 제2 Ni-P 시드층의 상부 및 하부상에 형성된다. 제2 구리 트레이스들이 상기 제2 포토레지스트 패턴 내에 그리고 적어도 하나의 제2 비아 개구를 통해 도금된다. 상기 제2 구리 트레이스들상에는 표면 마감층이 도금된다. 상기 제2 포토레지스트 패턴이 제거되고 또한 상기 제2 구리 트레이스들로 덮이지 않은 제2 Ni-P 시드층이 에칭되어 가요성 기판을 완성한다.
또한, 본 발명의 목적에 따르면, 2ML(금속층) 칩 온 필름(COF)이 달성된다. 상기 COF는 그의 상부 표면상에 제1 폴리아믹산(PAA) 고정층, 제1 PAA층상의 제1 Ni-P 시드층상에 적어도 하나의 제1 구리 트레이스를 갖는 가요성 유전체 기판, 상기 적어도 하나의 제1 구리 트레이스의 상부 표면상에 표면 마감층, 및 상기 적어도 하나의 제1 구리 트레이스와의 확산 접합을 통해 유전체 기판상에 장착되는 적어도 하나의 다이를 포함한다.
또한, 본 발명의 목적에 따르면, 다층 칩 온 필름(COF)이 달성된다. 상기 COF는 그의 상부 표면상에 제1 폴리아믹산(PAA) 고정층 및 그의 하부 표면상에 제2 PAA층을 갖는 가요성 유전체 기판, 제1 PAA층상의 제1 Ni-P 시드층상에 적어도 하나의 제1 구리 트레이스 및 제2 PAA층상의 제2 Ni-P 시드층상에 적어도 하나의 제2 구리 트레이스로서, 상기 제1 및 제2 구리 트레이스는 비아를 통해 상기 유전체 기판을 통해 상호 연결되고, 상기 적어도 하나의 제1 구리 트레이스의 상부 표면상에 표면 마감층을 갖는, 상기 상기 제1 및 제2 구리 트레이스, 및 상기 적어도 하나의 제1 구리 트레이스와의 확산 접합을 통해 상기 유전체 기판상에 장착되는 적어도 하나의 다이를 포함한다.
이와 같은 설명의 주요 부분을 형성하는 첨부 도면들은 다음과 같다:
도 1은 본 발명의 바람직한 제1 실시예의 제1 대안의 단계들의 흐름도이다.
도 2a 내지 도 2g는 본 발명의 바람직한 제1 실시예의 제1 대안에서 경사 표현 단계들을 개략적으로 도시한다.
도 2h 내지 도 2j는 본 발명의 바람직한 제1 실시예의 제1 대안에서 추가적인 경사 표현 단계들을 개략적으로 도시한다.
도 3은 본 발명의 바람직한 제1 실시예의 제2 대안의 단계들의 흐름도이다.
도 2k 내지 도 2m은 본 발명의 바람직한 제1 실시예의 제2 대안에서 추가적인 경사 표현 단계들을 개략적으로 도시한다.
도 4는 본 발명의 바람직한 제2 실시예의 제1 대안의 단계들의 흐름도이다.
도 5a 내지 도 5h는 본 발명의 바람직한 제2 실시예의 경사 표현 단계들을 개략적으로 도시한다.
도 5i 내지 도 5k는 본 발명의 바람직한 제2 실시예의 제1 대안의 추가적인 경사 표현 단계들을 개략적으로 도시한다.
도 6은 본 발명의 바람직한 제2 실시예의 제2 대안의 단계들의 흐름도이다.
도 5l 내지 도 5n은 본 발명의 바람직한 제2 실시예의 제2 대안에서 추가적인 경사 표현 단계들을 개략적으로 도시한다.
도 7a 내지 도 7k는 본 발명의 바람직한 제3 실시예의 추가적인 경사 표현 단계들을 개략적으로 도시한다.
도 7l 내지 도 7n은 본 발명의 바람직한 제3 실시예의 제1 대안에서 추가적인 경사 표현 단계들을 개략적으로 도시한다.
도 7o 내지 도 7q는 본 발명의 바람직한 제3 실시예의 제2 대안에서 추가적인 경사 표현 단계들을 개략적으로 도시한다.
도 8은 본 발명의 바람직한 제2 실시예의 완성된 가요성 기판의 경사도이다.
도 9는 신뢰성 테스트 전후에 본 발명의 방법에 의해 생성된 트레이스들의 박리 강도를 그래프로 도시한다.
도 10은 전통적인 감산 공정과 비교하여 본 발명의 가요성 기판의 어닐링 전후의 굽힘 내구성을 그래프로 도시한다.
도 11은 전통적인 감산 공정과 비교하여 본 발명의 압력의 함수로서의 변형을 그래프로 도시한다.
도 12는 전통적인 감산 공정과 비교하여 본 발명의 온도의 함수로서의 변형을 그래프로 도시한다.
도 13은 본 발명의 가요성 기판을 사용하여 완성된 COF의 경사 표현이다.
더 많은 기능과 더 높은 속도로 I/O가 증가하고 장치의 크기는 감소하는 추세로 인해, 기판 기술에 대한 요구는 그 어느 때보다도 많은 도전에 직면해 있다. 회로 피치가 감소함에 따라, 종래의 감산 및 세미-애디티브 공정으로는 더 이상 트레이스 상부 폭 대 하부 폭 비율을 1로 유지하면서 합리적인 수율로 20 ㎛ 미만의 미세 트레이스를 생성할 수 없다. 디스플레이 드라이버, 의료 기기, 스마트 웨어러블, 사물 인터넷(IoT) 등의 미래 수요에 대응하기 위해 고밀도 상호 연결을 위한 견고한 미세 트레이스들의 형성이 필수적이다.
본 발명은 특히 칩 온 플렉스(COF) 패키지에 대해 가요성 기판상에 다수의 미세한 트레이스들을 생성하는 방법을 개시한다. 이와 같은 공정은 8 ㎛의 미세한 트레이스 피치와 1에 근접하는 상부 폭 대 하부 폭의 비율로 안정적이고 견고한 구리 트레이스들을 도금한다. 상기 구리 트레이스들은 무전해 Ni-P를, 유전체/Ni-P 인터페이스상에 신뢰할 수 있는 나노 크기의 폴리아믹산(PAA) 고정층을 생성할 수 있는 특정 두께를 갖는 수정된 유전체 재료상의 시드층으로서 사용하는 완전 적층 공정에 의해 구축된다. 제안된 제조 공정을 통해, 상기 구리 트레이스들은 회로에서 신호 전송에 유리한 매끄러운 표면을 가지고 있음에도 불구하고 안정적인 계면 접착력을 유지할 수 있다. 공정 능력의 관점에서, 상기 제안된 공정은 광범위한 유전체 및 표면 마감재와 호환된다. 조립 능력을 위해, 상기 형성된 트레이스는 반도체 패키지를 형성하기 위한 IC/칩의 열압착 접합, 와이어 접합, 접착제 접합 및 납땜을 포함하는 다양한 배선 방법에 적합한다. 이와 같은 미세 피치 COF의 형성은 유기 발광 다이오드(OLED), 능동 매트릭스 유기 발광 다이오드(AMOLED), 액정디스플레이 박막트랜지스터(LCD/TFT), 스마트 웨어러블, 의료 영상 및 IoT 패키징을 포함하는 다양한 분야에서 미래의 소형화 요구를 목표로 한다.
본 발명에서, 미세 피치 칩 온 플렉스(COF)는 상기 가요성 기판상에 미세 트레이스들의 강력하고 정밀한 형성을 보장하고 또한 초미세 피치 및 높은 전기적 성능의 상호 연결을 제공하는 실현 가능한 접착력을 형성할 수 있는 완전 적층 공정을 사용하여 형성된다.
개시된 공정의 바람직한 3가지 실시예들이 설명될 것이며, 첫 번째는 하나의 금속층 가요성 기판을 사용하고, 두 번째는 2개의 금속층 가요성 기판을 사용하고, 세 번째는 2개 이상의 스택-업 전도성 금속층들을 사용한다. 추가적으로, 각각의 실시예는 전해 표면 마감 또는 무전해 표면 마감을 포함할 수 있다.
이제, 도 1 및 도 2a 내지 도 2j의 흐름도를 참조하여, 본 발명의 공정에서 바람직한 제1 실시예가 상세하게 설명될 것이다. 상기 공정은 가요성 유전체 기판(10)으로 시작한다. 상기 유전체는 캡톤 PI(Kapton PI) 또는 유피젤 PI(Upisel PI), 변형된 PI(MPI), 사이클로 올레핀 폴리머(COP) 또는 액정 폴리머(LCP)와 같은 임의의 종류의 폴리이미드(PI)일 수 있다. 유전체(10)는 도 2a에 도시된 바와 같이 약 12.5 내지 100 ㎛의 바람직한 두께를 갖는다.
이제, 도 1의 단계 101에서, 폴리이미드 표면은 PI 표면에 KOH/알칼리성 염기 화학 물질을 도포함으로써 변형된다. 이것은 도 2b에 도시된 바와 같이 폴리아믹산(PAA) 층(12)을 형성하는 분자 결합을 변경시킨다. 변형제 화학 물질의 농도는 바람직한 트레이스 무결성 성능을 달성하기 위해 10 nm 미만의 PAA층 두께를 생성하도록 최적화된다. 본 발명의 변형층은 극단적으로 얇아(<10 nm), 열처리 동안 층에 대한 수분 흡수를 감소시키고 결과적으로 흡습 팽창 계수에 의해 유도되는 효과를 최소화함으로써 화학적 결합의 열화를 방지할 수 있다. 따라서, 열처리 후에도 높은 접착력을 유지할 수 있다. 열처리가 문제가 되지 않는 일부 경우에, 상기 PAA층은 10 nm보다 클 수 있지만 100 nm 미만이어야 한다. 초박형 PAA층(<10 nm의 두께가 바람직함)은 카르복실 및 아미드 결합을 포함하며, 이는 폴리이미드와 위에 놓인 Ni-P층 사이의 계면 접착력 향상을 담당하는 O=C-NH(아미드) 및 O=C-OH(카르복실)에 대응한다.
다음에, 단계 102에서, 도시되지 않은 촉매층이 이온성 금속 용액 내에 침지됨으로써 상기 PAA층상에 증착된다. 일반적으로, 팔라듐(Pd) 또는 니켈(Ni)이 후속 무전해 Ni-P 도금을 위해 표면을 활성화하도록 증착된다. 단계 103 및 도 2c에서, 무전해 도금 공정을 사용하여 변형된 폴리이미드 필름 위에 자가촉매 니켈-인(Ni-P) 시드층(14)이 도포된다. 상기 Ni-P층의 두께는 이상적으로는 0.1 ㎛ +/- 10%이다. 상기 시드층의 Ni-P 조성물은 Ni: 96.5~97.5 중량%, P: 2.5~3.5 중량%이다.
단계 104에서, 상기 기판은 적어도 10분 내지 최대 2시간 동안 약 200 ℃에서 어닐링된다. 단계 105에서, 도 2d에 도시된 바와 같이, 포토레지스트층(16), 바람직하게는 포지티브-작용 포토레지스트(positive-acting photoresist)가 상기 기판의 시드층 표면에 도포된다. 상기 포토레지스트는 건조 필름 또는 액체 포토레지스트일 수 있다. 포토리소그래피 공정에서, 상기 포토레지스트는 노출되고(단계 106 및 도 2e) 또한 회로화를 위한 미세 피치 트레이스를 형성하기 위해 현상된다(단계 107 및 도 2f).
단계 108 및 도 2g에서, 능동 결합을 위한 복수의 트레이스들 및 납땜 패드를 포함하는 전도성 금속층(20)이 전해 구리 도금을 사용하여 원하는 두께까지 도금된다. 상기 도금은 포토레지스트로 덮이지 않는 공간 영역에만 적용된다. 일부 응용 분야에서는, 상기 도금이 1에 근접하는 종횡비로 제어된다. 이와 같은 방법을 사용하는 트레이스의 상부 폭 대 하부 폭의 비율은 1에 근접할 수 있다. 구리는 높은 연성 특성을 갖는 미세 입자 침착물이다. 상기 구리의 두께는 약 8 ㎛이다. 일부 응용 분야에서, 전해 구리의 두께는 2 내지 18 ㎛ 범위일 수 있다. 상기 구리 증착물의 신장 강도는 15% 이상이며 인장 강도는 290-340 N/mm2이다. 상기 전해 구리의 경도는 비커 경도 100으로, 99.9% 이상의 순도를 갖는다. 상기 전해 구리 도금 공정으로 인해 고속 도금이 가능해져, 미세 피치 COF를 양산할 수 있게 된다.
단계 109에서, 상기 트레이스들의 표면은 도 2h의 도면부호 22로 도시된 바와 같이 전해 Ni/Au, 전해 팔라듐, 전해 티타늄, 전해 주석 또는 전해 로듐을 도금함으로써 마감된다.
상기 포토레지스트층(16)은, 단계 110 및 도 2i에 도시된 바와 같이, 제거되고, 이어서, 단계 111 및 도 2j에 도시된 바와 같이, 구리 트레이스 종횡비를 1에 근접하게 유지하기 위해 상기 구리 트레이스상에는 에칭이 전혀 없거나 최소화하면서 단방향 방식으로 Ni-P 시드층을 에칭하도록 엄격하게 제어되는 과산화수소 산성 염기 용액을 사용하여 상기 Ni-P 시드층(14)을 에칭 제거한다. 이것으로 상기 가요성 기판상에 트레이스들의 형성이 완료된다.
상기 트레이스들 사이의 내부 리드 접합(ILB) 피치는 2개의 인접한 트레이스들 사이의 중심 대 중심 거리를 한정하는 피치이며, 각각의 트레이스는 각각의 표면층을 갖는다. 본 발명의 기판의 ILB는 약 8 ㎛ 미만이다. 일부 응용 분야에서, 상기 ILB 피치는 4-30 ㎛일 수 있다.
상기 가요성 기판상에 트레이스들의 형성을 완료한 후, 상기 COF가 조립된다. 상기 트레이스들은 반도체 패키지를 형성하기 위한 다이 또는 다이들의 열압착 접합, 접착제 접합, 와이어 접합 및 납땜을 포함하는 다양한 배선 방법과 호환된다.
예를 들어, 도 13은 본 발명의 가요성 기판을 사용하여 완성된 COF를 나타낸다. PAA 표면 처리된 기판(10)상의 표면 마감부(22)를 갖는 구리 트레이스들(20)은 여러 구성 요소들 연결하기 위해 사용된다. 다이(204)는 금 범프들(202)을 통해 구리 트레이스들(20a)에 열압착 접합되는 것으로 도시되어 있다. 솔더 마스크(200) 및 언더필(205)이 도시되어 있다. 다이(206)는 바람직하게는 에폭시를 사용하여 구리 트레이스(20b)에 접합된다. 금 와이어들(208)은 구리 트레이스들(20c)에 접합된다. 구성 요소(212)가 구리 트레이스들(20b)에 납땜된다(210).
본 발명의 제1 실시예에 대한 제2 대안이 이제 도 3의 흐름도, 도 2a 내지 도 2g 및 도 2k 내지 도 2m을 참조하여 설명될 것이다. 제1 대안적 공정에는 전해 표면 마감이 포함된다. 제2 대안적 공정은 무전해 표면 마감이 포함된다. 도 3은, 상기 제2 대안적 공정에서의 단계들이 도 2g에 도시된 바와 같이 단계 108의 구리 도금을 통한 제1 대안과 동일함을 보여준다.
이제, 상기 제2 대안에 있어서, 단계 112에서, 도 2k에 도시된 바와 같이, 포토레지스트(16)가 기판으로부터 제거되어, Ni-P층(14)상에 구리 트레이스들(20)을 잔류시킨다. 다음으로, 단계 113에서, 상기 Ni-P층은 도 2l에 도시된 바와 같이 상기 기판으로부터 에칭된다.
마지막으로, 단계 114에서, 상기 트레이스들의 표면은, 도 2m의 도면부호 22로 표시된 바와 같이, Tin(Sn) 침지, Ni/Au 무전해 도금, 무전해 니켈/침지 금(ENIG), 무전해 니켈/무전해 팔라듐/침지 금(ENEPIG), 무전해 팔라듐/자가촉매 금(EPAG), 또는 침지 금/무전해 팔라듐/침지 금(IGEPIG)에 의한 전체 또는 선택적 표면 마감으로 마무리된다. 전체 도금에 있어서, 상기 기판의 모든 회로 영역에 도금을 하는 반면, 선택적 도금에 있어서는, 표면 마감이 필요한 특정 기능 영역에만 도금을 행한다.
상기 제2 대안의 무전해 공정은 더 얇은 표면 마감 두께를 요하지만, 전해 도금에 비해 더 느린 도금 속도를 갖는다.
상기 제1 실시예는 적어도 하나의 금속층을 갖는 가요성 기판의 제조 방법을 나타낸다. 상기 금속층은 하나의 전도성 금속층 또는 하나 이상의 전도성 금속층일 수 있다. 추가적으로, 상기 가요성 기판은 양면 전도성 금속층 또는 2개 이상의 적층 전도성 금속층을 가질 수 있다.
본 발명의 제2 실시예는 양면(2ML) 금속층 공정을 나타낸다. 이제 도 4의 흐름도 및 도 5a 내지 도 5h를 참조하여, 본 발명의 공정에서 바람직한 제2 실시예가 상세히 설명될 것이다. 상기 공정은 가요성 유전체 기판(10)으로 시작한다. 상기 유전체는 캡톤 PI 또는 유피젤 PI, 변형된 PI(MPI), 사이클로 올레핀 폴리머(COP) 또는 액정 폴리머(LCP)와 같은 임의의 종류의 폴리이미드(PI)일 수 있다. 유전체(10)는 바람직하게도, 도 5a에 도시된 바와 같이, 약 12.5 내지 100 ㎛의 두께를 갖는다.
이제, 도 4의 단계 401에서, 도 5b에 도시된 바와 같이, 비아 개구부들(11)이 상기 기판(10)을 통해 레이저 드릴링된다. 비아들은 상기 기판의 양쪽 측면상의 금속층을 전기적으로 연결한다. 단계 402에서, 상기 폴리이미드 표면은 KOH/알칼리성 염기 화학 물질을 상기 PI 표면에 도포함으로써 변형된다. 이는, 도 5c에 도시된 바와 같이, 비아 개구부들 내에서뿐만 아니라 상기 기판의 상부면상에 폴리아믹산(PAA)층(12)과 상기 기판의 하부면상에 PAA층(13)을 형성하는 분자 결합을 변경시킨다. 변형제 화학 물질의 농도는 바람직한 트레이스 무결성 성능을 달성하기 위해 10 nm 미만의 PAA층 두께를 생성하도록 최적화된다. 일부 경우에 있어서, 상기 PAA층은 10 nm보다 클 수 있지만 100 nm 미만이어야 한다. 초박형 PAA층(바람직하게는 두께 <10 nm)은, 폴리이미드와 위에 놓인 Ni-P층 사이의 계면 접착력 향상을 담당하는, O=C-NH(아미드) 및 O=C-OH(카르복실)에 대응하는 카르복실 및 아미드 결합을 포함한다.
다음에, 단계 403에서, 이온 금속 용액을 침지하여 상기 PAA층(12, 13)상에 촉매층(미도시)을 증착한다. 일반적으로 팔라듐(Pd) 또는 니켈(Ni)은 후속 무전해 Ni-P 도금을 위해 표면을 활성화하도록 증착된다. 단계 404 및 도 5d에 있어서, 무전해 도금 공정을 사용하여, 자가촉매 니켈-인(Ni-P) 시드층(14, 15)이 변형된 폴리이미드 필름의 양쪽 측면 위에 그리고 비아 홀들(11) 내에 도포된다. 상기 Ni-P층의 두께는 이상적으로는 0.1 ㎛ +/- 10%이다. 상기 시드층의 Ni-P 조성물은 Ni: 96.5~97.5 중량%, P: 2.5~3.5 중량%이다.
단계 405에서, 상기 기판은 적어도 10분 및 최대 2시간 동안 약 200 ℃에서 어닐링된다. 단계 406에서, 도 5e에 도시된 바와 같이, 포토레지스트층(16, 17), 바람직하게는 포지티브-작용 포토레지스트가 상기 기판의 상부 및 하부 시드층 표면에 각각 도포된다. 상기 포토레지스트는 건조 필름 또는 액체 포토레지스트일 수 있다. 포토리소그래피 공정에서, 상기 포토레지스트는 노출되고(단계 407 및 도 5f) 또한 현상되어(단계 408 및 도 5g), 회로화를 위한 미세 피치 트레이스를 형성한다.
단계 409 및 도 5h에 있어서, 활성 접합을 위한 다수의 트레이스들 및 납땜 패드를 포함하는 전도성 금속층들(20, 21)이 전해 구리 도금을 사용하여 상기 기판의 상부 및 하부에 각각 원하는 두께까지 도금된다. 상기 도금은 포토레지스트로 덮이지 않는 공간 영역에만 적용된다. 일부 응용 분야에서, 상기 도금은 1에 근접하는 종횡비로 제어된다. 이와 같은 방법을 사용하는 상기 트레이스들의 상부 폭과 하부 폭의 비율은 1에 근접할 수 있다. 도금은 상부 및 하부 구리 층 사이의 전기 연결을 유발시키는 비아 개구부들을 통해 계속된다. 상기 구리는 연성이 높은 미세 입자 침전물이다. 상기 구리의 두께는 약 8 ㎛이다. 일부 응용 분야에서, 상기 전해 구리의 두께는 2-18 ㎛ 범위일 수 있다. 상기 구리 증착물의 신장 강도는 15% 초과이며 인장 강도는 290-340 N/mm2이다. 상기 전해 구리의 경도는 비커 경도 100으로, 99.9% 이상의 순도를 갖는다.
단계 410에서, 상기 트레이스들(20)의 표면은 도 5i에서 도면부호 22로 도시된 바와 같이 전해 Ni/Au, 전해 팔라듐, 전해 티타늄, 전해 주석 또는 전해 로듐을 도금함으로써 마감된다. 상기 기판 상부의 트레이스들과 기판 하부의 트레이스들 중 적어도 하나는 표면 마감(22)으로 마무리된다.
상기 포토레지스트층들(16, 17)은, 단계 411 및 도 5j에 도시된 바와 같이, 제거되고, 이어서, 단계 412 및 도 5k에 도시된 바와 같이, 상기 구리 트레이스 종횡비를 1에 근접하게 유지하기 위해 상기 구리 트레이스상에는 에칭이 전혀 없거나 최소화하면서 단방향 방식으로 상기 Ni-P 시드층을 에칭하기 위해 엄격하게 제어되는 과산화수소 산성 염기 용액을 사용하여 상기 Ni-P 시드층(14, 15)을 에칭 제거한다. 이것으로 상기 가요성 기판상의 트레이스들의 형성이 완료된다.
본 발명의 제2 실시예의 제2 대안이 이제 도 6의 흐름도, 도 5a 내지 도 5h 및 도 5l 내지 도 5n을 참조하여 설명될 것이다. 상기 제1 대안적 공정에는 전해 표면 마감이 포함되었다. 상기 제2 대안적 공정은 무전해 표면 마감을 포함한다. 도 6은, 도 5h에 도시된 바와 같이, 상기 제2 대안적 공정에서의 단계들이 단계 409의 구리 도금을 통한 상기 제1 대안과 동일함을 보여준다.
이제, 제2 대안에 있어서, 단계 413에서, 포토레지스트(16,17)가 상기 기판으로부터 제거되어, 도 5l에 도시된 바와 같이 상기 Ni-P층(14,15)상에 구리 트레이스들(20,21)을 잔류시킨다. 다음에, 단계 414에서, 상기 Ni-P층은 도 5m에 도시된 바와 같이 상기 기판으로부터 에칭 제거된다.
마지막으로, 단계 415에서, 상기 트레이스들의 표면은, 도 5n의 도면부호 22로 표시된 바와 같이, 주석 침지, Ni/Au 무전해 도금, 무전해 니켈/침지 금(ENIG), 무전해 니켈/무전해 팔라듐/침지 금(ENEPIG), 무전해 팔라듐/자가촉매 금(EPAG) 또는 침지 금/무전해 팔라듐/침지 금(IGEPIG)에 의한 전신 또는 선택적 표면 마감으로 마무리된다.
본 발명의 제3 실시예는 2개 이상의 적층 도전성 금속층을 나타낸다. 이제, 도 5a 내지 도 5h 및 도 7a 내지 도 7n을 참조하여, 본 발명의 공정에서의 바람직한 제3 실시예가 상세하게 설명될 것이다. 도 5h에 도시된 바와 같이, 상기 제3 실시예의 공정에서의 단계들은 단계 409의 구리 도금을 통한 상기 제2 실시예와 동일하다.
이제, 도 7a에 도시된 바와 같이, 포토레지스트층들(16, 17)이 제거되고, 이어서, 도 7b에 도시된 바와 같이, 구리 트레이스 종횡비를 1에 근접하게 유지하기 위해 상기 구리 트레이스상에는 에칭이 전혀 없거나 최소화하면서 단방향 방식으로 상기 Ni-P 시드층을 에칭하도록 엄격하게 제어되는 과산화수소 산성 염기 용액을 사용하여 상기 Ni-P 시드층(14, 15)을 에칭 제거한다.
이제, 도 7c에 도시된 바와 같이, 접합 필름(70, 71)이 상부 표면 및 하부 표면에 각각 적층된다. 상기 접합 필름은 폴리이미드, 불소 중합체, 폴리에스터 등을 포함하는 임의의든 종류의 유전체 물질일 수 있다. 접합 물질은 에폭시, 시안화물 에스테르 또는 아크릴 접착제와 같은 섬유로 강화된 임의의 종류의 변성 에폭시 또는 열경화성 접착 필름일 수 있다. 접합 필름은 낮은 열팽창 계수(CTE)와 높은 유리 전이 온도(Tg)를 갖는다. 대안적으로, 상기 접합 필름은
다음으로 구성된 에폭시 수지 기반 필름인 아지노모토 접합 필름(ABF)일 수 있다: 비스페놀 A 에폭시 수지: 9 중량%, 석유 나프타: 5.0 중량% 미만, 시클로헥사논: 1.1 중량%, N,N-디메틸포름아미드: 0.5 중량%, 톨루엔: 5.0 중량% 미만, 에탄올: 5.0 중량% 미만, 메틸 에틸 케톤: 5.0 중량% 미만, 및 실리카 분말: 30~40 중량%. 대안적으로, 상기 접합 필름은 변형된 아크릴: N,N'-에틸렌비스:>=10-<20% 및 삼산화안티머니:>=1-<10%로 제조된 듀폰트(Dupont) FR0100 접합 필름일 수 있다.
또 다른 폴리이미드 기반 필름(73,74)은, 도 7d에 도시된 바와 같이, 상부 및 하부 접합 필름상에 각각 적층된다. 폴리이미드(PI)의 대안으로서, 액정 폴리머(LCP)가 층(73, 74)으로서 사용될 수 있다. 유전체(73, 74)는 바람직하게도, 도 7d에 도시된 바와 같이, 약 12.5 내지 100 ㎛의 두께를 갖는다.
다음에, 비아 개구부들(75)은, 도 7e에 도시된 바와 같이, 상기 기판(10)의 상부 및 하부 모두에서 PI층 및 접합층을 통해 레이저 드릴링된다. 비아들은 상기 기판의 양쪽 측면상의 추가 금속층들을 상기 금속층들(20)에 전기적으로 연결한다.
상기 폴리이미드 표면들(73, 74)은 KOH/알칼리성 염기 화학 물질을 상기 PI 표면에 도포함으로써 변형된다. 이는, 도 7f에 도시된 바와 같이, 분자 결합을 변경하여, 폴리아믹산(PAA) 고정층들(76, 77)을 형성한다. 변형제 화학 물질의 농도는 바람직한 트레이스 무결성 성능을 달성하기 위해 10 nm 미만의 PAA층 두께를 생성하도록 최적화된다.
다음에, 이온성 금속 용액 내로 침지시킴으로써, 상기 PAA층(76, 77)상에 촉매층(도시되지 않음)이 증착된다. 일반적으로, 팔라듐(Pd) 또는 니켈(Ni)은 후속 무전해 Ni-P 도금을 위해 표면을 활성화하도록 증착된다. 도 7g에서, 자가촉매 니켈-인(Ni-P) 시드층(78, 79)은 각각 무전해 도금 공정을 사용하여 상기 기판의 상부 및 하부상의 변형된 폴리이미드 필름들(76, 77) 위에 제공된다. 상기 Ni-P층의 두께는 이상적으로는 0.1 ㎛ +/- 10%이다. 상기 시드층의 Ni-P 조성물은 Ni: 96.5~97.5 중량%, P: 2.5~3.5 중량%이다.
상기 기판은 적어도 10분에서 최대 2시간 동안 약 200 ℃에서 어닐링된다. 도 7h에 도시된 바와 같이, 포토레지스트층(82, 83), 바람직하게는 포지티브-작용 포토레지스트가 각각 상기 기판의 상부 및 하부상의 시드층 표면(78, 79)에 도포된다. 상기 포토레지스트는 건조 필름 또는 액체 포토레지스트일 수 있다. 상기 포토리소그래피 공정에 있어서, 상기 포토레지스트는 노출되고(도 7i) 현상되어(도 7j), 상기 기판의 상부 표면 및 하부 표면상에 회로화를 위한 미세 피치 트레이스들을 형성한다.
이제, 도 7k에서, 활성 접합을 위한 다수의 트레이스들과 납땜 패드를 포함하는 전도성 금속층(90, 91)이 각각 전해 구리 도금을 사용하여 상기 기판의 상부 및 하부상에 원하는 두께까지 도금된다. 상기 도금은 상기 포토레지스트로 덮이지 않는 공간 영역에만 적용된다. 일부 응용 분야에 있어서, 상기 도금은 1에 근접하는 종횡비로 제어된다. 본 방법을 사용하는 상기 트레이스들의 상부 폭 대 하부 폭의 비율은 1에 근접할 수 있다. 상기 구리는 높은 연성 특성을 갖는 미세 입자 침착물이다. 상기 구리의 두께는 약 8 ㎛이다. 상기 구리 조성물의 세부 사항은 위에서 설명된 바와 같다.
상기 트레이스들의 표면은, 도 7l의 도면부호 92로 표시된 바와 같이, 침지 주석, 전해 Ni/Au, 전해 팔라듐, 전해 티타늄, 전해 주석 또는 전해 로듐을 도금함으로써 마감된다. 상기 기판 상부상의 트레이스들 및 상기 기판 하부상의 트레이스들 중 적어도 하나는 상기 표면 마감(92)으로 마무리된다.
상기 포토레지스트층들(82,83)은 도 7m에 도시된 바와 같이 제거되고, 이어서, 도 7n에 도시된 바와 같이, 구리 트레이스 종횡비를 1에 근접하게 유지하기 위해 상기 구리 트레이스상에는 에칭이 전혀 없거나 최소화하면서 단방향 방식으로 상기 Ni-P 시드층을 에칭하도록 엄격하게 제어되는 과산화수소 산성 염기 용액을 사용하여 상기 Ni-P 시드층(78, 79)을 에칭 제거한다. 이로써 상기 가요성 기판상에 4개 레벨의 금속 트레이스들의 형성을 완료한다.
본 발명의 제3 실시예의 제2 대안이 이제 도 5a 내지 도 5h, 도 7a 내지 도 7k, 및 도 7o 내지 도 7q를 참조하여 설명될 것이다. 상기 제1 대안적 공정에는 전해 표면 마감이 포함되었다. 상기 제2 대안적 공정은 무전해 표면 마감을 포함한다. 상기 제2 대안적 공정의 단계들은 도 7k에 도시된 바와 같이 구리 도금을 통한 상기 제1 대안과 동일한다.
이제, 제2 대안에 있어서, 포토레지스트(78, 79)가 상기 기판으로부터 제거되어, 도 7o에 도시된 바와 같이 상기 Ni-P층(78, 79)상에 구리 트레이스들(90, 91)을 잔류시킨다. 다음에, 상기 Ni-P층은 도 7p에 도시된 바와 같이 상기 기판으로부터 에칭 제거된다.
마지막으로, 상기 트레이스들의 표면은, 도 7q의 도면부호 92로 표시된 바와 같이, 주석 침지, Ni/Au 무전해 도금, 무전해 니켈/침지 금(ENIG), 무전해 니켈/무전해 팔라듐/침지 금(ENEPIG), 무전해 팔라듐/자가촉매 금(EPAG) 또는 침지 금/무전해 팔라듐/침지 금(IGEPIG)에 의한 선택적 표면 마감에 의해 마무리된다. 상기 기판 상부상의 트레이스들 및 상기 기판 하부상의 트레이스들 중 적어도 하나는 상기 표면 마감(92)으로 마무리된다.
상기 트레이스들이 제조된 후, 솔더 레지스트 또는 커버레이와 같은, 커버 코팅부가 형성되어, 상기 트레이스들을 보호하고 전기 단락을 방지하기 위한 인접 구리 트레이스들 사이의 장벽 역할을 한다. 본 발명의 가요성 기판은 임의의 커버 코팅 재료에 적합하다.
도 8은 상기 제3 실시예의 4개 레벨의 도전층 가요성 기판의 완성된 경사도를 도시한다. 상기 (위에서 아래로) 금속층들(90, 20, 21, 91)은 비아들(75 및 11)을 통해 전기적으로 연결되어 있음을 볼 수 있다. 표면 마감(92)는 노출된 상부 구리 트레이스들(90)상에 도시된다. 솔더 레지스트와 같은 커버 코팅부(93)는 상기 상부 구리 트레이스들(90)의 일부를 덮고 또한 상기 하부 구리 트레이스들(91)을 덮는다. 본 예에 있어서, 이들 영역은 접합에 사용되지 않으므로, 상대적으로 더 비싼 표면 마감(92)이 필요하지 않게 된다.
또한, 상기 제3 실시예의 완성된 구리 형성에 대해, 상기 제3 실시예의 단계들을 순차적으로 반복함으로써 4개 이상의 다중 도전층들을 갖는 가요성 기판이 달성될 수 있다.
본 발명의 공정은 트레이스 접착력을 손상시키지 않으면서 극도로 매끄러운 표면(Ra<100 nm)을 달성할 수 있다. 이와 같이 매끄러운 표면은 신호 전송 도중 도체 손실을 최소화할 수 있다. 상기 트레이스들은 반도체 패키지를 형성하기 위한 다이 또는 다이들의 열압착 접합, 접착제 접합, 와이어 접합 및 납땜을 포함하는 다양한 배선 방법들과 호환된다.
본 발명의 공정에 있어서 상기 기판의 TEM 이미지들은 300 ℃ 어닐링 전후에 약 100 nm의 Ni-P 시드층의 두께와 약 3-4 nm의 PAA 고정층의 두께를 나타내었다. 어닐링 후에 상기 PAA 고정층의 열화는 전혀 관찰되지 않았다.
도 9는 신뢰성 테스트 이전(T=0) 및 이후에 본 발명의 방법에 의해 생성된 트레이스들의 박리 강도를 그래프로 도시한다. 이와 같은 신뢰성 테스트에는 HTS - 고온 저장(500시간 동안 150 ℃), MSL-3(48시간 동안 -60 ℃ 내지 60 ℃, 및 254 ℃ 피크에서 3x 리플로우), TST - 열 충격(-40 ℃ 내지 125 ℃, 500 주기, 1시간/주기) 및 LTS - 저온 저장(500시간 동안 -40 ℃)이 포함된다.
도 10은 스퍼터링 유형 기반 필름 재료를 사용하는 전통적인 감산 공정과 비교하여 직접 금속화를 사용하는 상기 제안된 방법(완전 애디티브)을 갖는 가요성 기판의 어닐링 전후의 굽힘 내구성을 그래프로 도시한다. 어닐링 전(301), 200 ℃에서 24시간 동안 어닐링한 후(302), 300 ℃에서 24시간 동안 어닐링한 후(303)의 굽힘 내구성이 도시되어 있다. 우측에는 어닐링 전(305), 200 ℃에서 24시간 동안 어닐링한 후(306), 및 300 ℃에서 24시간 동안 어닐링한 후(307)의 본 발명의 전체 적층 방법의 접합 내구성이 도시되어 있다. 본 발명의 공정은 모든 경우에 개선된 굽힘 내구성을 제공하고 있다는 사실을 알 수 있다.
도 11은 종래의 감산(스퍼터링) 공정(313)과 비교하여 본 발명의 완전 적층 공정(311)의 열압착 접합의 소성 변형 특성을 그래프로 도시한다. 이 그래프에서, 온도는 345 ℃로 일정하며, 압력은 변한다.
도 12는 다양한 온도에서 140 MPa의 일정한 압력에서 종래의 감산 공정(323)과 비교하여 본 발명의 공정(321)의 변형을 도시한다.
본 발명의 공정의 트레이스 접착 강도 및 굽힘 내구성은 스퍼터링형 기반 필름 재료를 사용하는 종래의 감산 공정으로 제작된 기판보다 우수하지는 않더라도 유사하다. 마찬가지로, 스퍼터링 방식 기반 필름 재료를 사용하여 기존의 감산 공정으로 제작된 기판과 비교하여, 열압착 접합 후 유사한 소성 변형 거동이 관찰된다. 특히, 300 ℃에서 24시간 동안 열처리한 후의 상기 PAA 고정층의 안정성으로 인해 (2층 이상의 금속층 기판의 경우 양쪽 측면상에서의) 신뢰할만한 접착력이 유지된다.
본 발명의 가요성 기판은 반도체 패키지를 형성하기 위한 IC/칩의 열압착 접합, 와이어 접합, 접착제 접합 및 납땜을 포함하는 다양한 배선 방법에 적합하다. 본 발명의 제조 공정은 트레이스 접착력을 손상시키지 않으면서 구리 트레이스의 극도로 매끄러운 표면(Ra < 100 nm)을 생성한다. 이와 같은 매끄러운 표면은 신호 전송 도중 도체 손실을 최소화할 수 있다.
본 발명은 AMOLED, OLED, TFT/LCD, 및 스마트폰 장치, 휴대용 장치, IoT 패키징, 스마트 웨어러블, 태블릿, UHD TV, 마이크로 디스플레이, 광전자공학, 의료 기기, 산업(건물 및 기계 모니터링) 및 IC 패키징/3D IC 통합 모듈 중 적어도 하나에 통합될 수 있는 COF용 미세 트레이스들을 갖는 가요성 기판의 제조 방법을 설명하였다.
비록, 본 발명의 바람직한 실시예가 설명되었고, 그 형상이 상세히 설명되었지만, 본 발명은 본 발명의 사상 또는 첨부된 청구항들의 범위를 벗어나지 않는 한도 내에서의 다양한 변형이 가능하다는 사실을 당업자라면 용이하게 이해할 수 있을 것이다.

Claims (20)

  1. 가요성 기판의 제조 방법으로서,
    캡톤 PI(Kapton PI) 또는 유피젤 PI(Upisel PI), 변형된 PI(MPI), 사이클로 올레핀 폴리머(COP), 또는 액정 폴리머(LCP)를 포함하는 임의의 종류의 폴리이미드(PI)를 포함하는 가요성 유전체 기판을 제공하는 단계;
    상기 유전체 기판에 알칼리성 변형을 적용하여 상기 유전체 기판의 표면상에 폴리아믹산(PAA) 고정층을 형성하는 단계;
    상기 PAA층상에 Ni-P 시드층을 무전해 도금하는 단계;
    상기 Ni-P 시드층상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 내에 구리 트레이스(trace)들을 도금하는 단계;
    상기 구리 트레이스들상에 표면 마감층을 도금하는 단계; 및
    상기 포토레지스트 패턴을 제거하고, 상기 구리 트레이스들에 의해 덮이지 않은 상기 Ni-P 시드층을 에칭 제거하여, 상기 가요성 기판을 완성하는 단계를 포함하는, 방법.
  2. 제1 항에 있어서, 상기 알칼리성 변형은 KOH/알칼리성 염기 화학물질을 상기 유전체 기판에 적용하는 단계를 포함하며, 상기 PAA층은 100 nm 미만, 바람직하게는 10 nm 미만의 두께를 갖는, 방법.
  3. 제1 항에 있어서, 후속 무전해 Ni-P 시드층 도금을 위해 상기 PAA층을 활성화하도록 이온성 금속 용액 내에 침지함으로써, 상기 PAA층상에 팔라듐(Pd) 또는 니켈(Ni)을 포함하는 촉매 층을 증착하는 단계를 추가로 포함하는, 방법.
  4. 제1 항에 있어서, 상기 Ni-P 시드층을 무전해 도금하는 단계는 자가촉매 공정이고, 상기 Ni-P 시드층은 0.1 ㎛ +/- 10%의 두께, 및 96.5~97.5 중량%의 Ni 및 2.5~3.5 중량%의 P를 함유하는 조성물을 갖는, 방법.
  5. 제1 항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는:
    상기 Ni-P 시드층상에 포토레지스트를 도포하는 단계; 및
    상기 포토레지스트를 노광 및 현상하여 회로화를 위한 미세 피치 트레이스들을 위한 패턴을 형성하는 단계를 포함하는, 방법.
  6. 제1 항에 있어서, 바람직하게는 200 ℃에서 적어도 10분 내지 최대 2시간 동안 상기 Ni-P 시드층을 형성한 후, 상기 기판을 어닐링하는 단계를 추가로 포함하는, 방법.
  7. 제1 항에 있어서, 상기 구리 트레이스들을 도금하는 단계는 약 2 내지 18 ㎛의 두께로 구리를 전해 도금하는 단계를 포함하고, 상기 구리 트레이스들의 상부 폭 대 하부 폭의 비율이 1에 근접하며, 상기 구리 트레이스의 신장 강도는 15% 초과이고, 상기 구리 트레이스들의 인장 강도는 약 290 내지 340 N/mm2이고, 상기 구리 트레이스들의 경도는 99.9% 초과의 순도를 갖는 비커 경도(vicker hardness)가 100인, 방법.
  8. 제1 항에 있어서, 상기 표면 마감층은 침지 주석, 전해 Ni/Au, 무전해 니켈/침지 금(ENIG), 무전해 니켈/무전해 팔라듐/침지 금(ENEPIG), 전해 팔라듐, 전해 티타늄, 전해 주석, 전해 로듐, 무전해 팔라듐/자가촉매 금(EPAG) 또는 침지 금/무전해 팔라듐/침지 금(IGEPIG)을 포함하는, 방법.
  9. 제1 항에 있어서,
    상기 유전체 기판을 완전히 관통하는 적어도 하나의 제1 비아 개구부를 레이저 드릴링하는 단계를 추가로 포함하며,
    상기 유전체 기판에 상기 알칼리성 변형을 적용하는 단계, 상기 제1 Ni-P 시드층을 무전해 도금하는 단계 및 상기 제1 포토레지스트 패턴을 형성하는 단계는 상부 표면 및 하부 표면 모두에서 수행되고, 상기 제1 구리 트레이스들을 도금하는 단계는 상기 제1 포토레지스트 패턴들 내에 그리고 상기 적어도 하나의 제1 비아 개구부를 통해 수행되는, 방법
  10. 제9 항에 있어서,
    상기 제1 구리 트레이스들의 상부 표면 및 하부 표면상에 접합 필름을 적층하는 단계;
    상기 접합 필름들의 상부 및 하부상에 유전체층을 적층하는 단계;
    상기 기판의 상부 및 하부상의 상기 제1 구리 트레이스들과 접촉하기 위해 상기 유전체층 및 상기 접합 필름을 완전히 관통하는 적어도 하나의 제2 비아 개구부를 레이저 드릴링하는 단계;
    그 후, 상기 유전체층들의 상부 표면 및 하부 표면상에 그리고 상기 적어도 하나의 제2 비아 개구부 내에 제2 폴리아믹산(PAA) 고정층을 형성하기 위해 상기 유전체층들에 알칼리성 변형을 적용하는 단계;
    상기 제2 PAA층들의 상부 및 하부상에 제2 Ni-P 시드층을 무전해 도금하는 단계;
    상기 제2 Ni-P 시드층들의 상부 및 하부상에 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴들 내에 그리고 상기 적어도 하나의 제2 비아 개구부를 통해 제2 구리 트레이스들을 도금하는 단계;
    상기 제2 구리 트레이스들상에 표면 마감층을 도금하는 단계; 및
    상기 제2 포토레지스트 패턴들을 제거하고, 상기 제2 구리 트레이스들에 의해 덮이지 않은 상기 제2 Ni-P 시드층들을 에칭 제거하여, 상기 가요성 기판을 완성하는 단계를 추가로 포함하는, 방법.
  11. 칩 온 필름(chip on film)으로서,
    상부 표면상에 제1 폴리아믹산(PAA) 고정층을 갖는 가요성 유전체 기판;
    상기 제1 PAA층상의 제1 Ni-P 시드층상의 적어도 하나의 제1 구리 트레이스, 및 상기 적어도 하나의 제1 구리 트레이스의 상부 표면상의 표면 마감층으로서, 상기 표면 마감층은 전해 Ni/Au, 무전해 니켈/침지 금(ENIG), 무전해 니켈/무전해 팔라듐/침지 금(ENEPIG), 전해 팔라듐, 전해 티타늄, 침지 주석, 전해 주석, 전해 로듐, 무전해 팔라듐/자가촉매 금(EPAG) 또는 침지 금/무전해 팔라듐/침지 금(IGEPIG)을 포함하는, 상기 제1 구리 트레이스 및 상기 표면 마감층 ; 및
    상기 유전체 기판상의 상기 적어도 하나의 제1 구리 트레이스에 장착되는 적어도 하나의 다이를 포함하는, 칩 온 필름.
  12. 제11 항에 있어서, 상기 가요성 유전체층은 캡톤 PI 또는 유피젤 PI, 변형된 PI(MPI), 사이클로 올레핀 폴리머(COP), 또는 액정 폴리머(LCP)를 포함하는 임의의 종류의 폴리이미드(PI)를 포함하는, 칩 온 필름.
  13. 제11 항에 있어서,
    상기 유전체 기판상의 하부 표면상의 제2 PAA층; 및
    상기 제2 PAA층상의 제2 Ni-P 시드층상의 적어도 하나의 제2 구리 트레이스를 추가로 포함하며, 상기 제1 및 제2 구리 트레이스는 상기 유전체 기판을 통한 구리 비아를 통해 상호 연결되고, 상기 구리 비아는 상기 유전체 기판과 접촉하는 제3 PAA층, 및 상기 제3 PAA층과 상기 구리 비아 사이의 제3 Ni-P 시드층을 추가로 포함하는, 칩 온 필름.
  14. 제13 항에 있어서, 상기 제1 및 제2 PAA층은 100 nm 미만, 바람직하게는 10 nm 미만의 두께를 갖는, 칩 온 필름.
  15. 제13 항에 있어서, 상기 제1 및 제2 Ni-P 시드층은 0.1 ㎛ +/- 10%의 두께, 100 nm 미만의 Ra값을 갖는 표면 거칠기, 및 96.5~ 97.5 중량%의 Ni 및 2.5~3.5 중량%의 P를 함유하는 조성물을 갖는, 칩 온 필름.
  16. 제13 항에 있어서, 상기 적어도 하나의 제1 구리 트레이스와 적어도 하나의 제2 구리 트레이스는 약 2 내지 18 ㎛의 두께를 가지며, 상기 적어도 하나의 제1 구리 트레이스 및 적어도 하나의 제2 구리 트레이스의 상부 폭 대 하부 폭의 비율은 1에 근접하며, 상기 적어도 하나의 제1 구리 트레이스의 신장 강도는 15% 초과이고, 상기 적어도 하나의 제1 구리 트레이스의 인장 강도는 약 290 내지 340 N/ mm2이고, 상기 적어도 하나의 제1 구리 트레이스와 적어도 하나의 제2 구리 트레이스의 경도는 99.9% 초과의 순도를 갖는 비커 경도가 100인, 칩 온 필름.
  17. 제13 항에 있어서, 2개의 인접한 상기 제1 구리 트레이스들 사이 및 2개의 인접한 상기 제2 구리 트레이스들 사이의 중심 대 중심 거리는 8 ㎛ 미만인, 칩 온 필름.
  18. 제13 항에 있어서, 저온 저장, 고온 저장, 수분 민감도 레벨-3, 및 열 충격의 신뢰성 테스트 후의 상기 칩 온 필름의 제2 박리 강도는 상기 신뢰성 테스트 이전의 상기 칩 온 필름의 제1 박리 강도와 동일하거나 그보다 큰, 칩 온 필름.
  19. 제13 항에 있어서,
    상기 적어도 하나의 제1 구리 트레이스 위의 제1 접합 필름 및 상기 적어도 하나의 제2 구리 트레이스 위의 제2 접합 필름; 및
    상기 제1 및 제2 접합 필름상의 추가의 가요성 유전체 기판층, 및 각각 상기 제3 및 제4 추가의 가요성 유전체 기판층상의 제3 및 제4 PAA 고정층상의 제3 및 제4 Ni-P 시드층상의 적어도 하나의 제3 및 제4 구리 트레이스를 포함하며,
    상기 적어도 하나의 제3 및 제4 구리 트레이스는 각각 상기 제3 및 제4 추가의 PI 또는 LCP층들과 상기 제1 및 제2 접합층을 통해 제2 및 제3 구리 비아에 의해 상기 적어도 하나의 제1 및 제2 구리 트레이스 아래에 각각 상호 연결되고, 상기 제2 및 제3 구리 비아는 각각 상기 제3 및 제4 추가의 가요성 유전체 기판층 및 상기 제1 및 제2 접합층과 접촉하는 제4 PAA층, 및 상기 제4 PAA층과 상기 제2 및 제3 구리 비아 사이의 제4 Ni-P 시드층을 추가로 포함하고, 상기 적어도 하나의 다이는 상기 적어도 하나의 제3 또는 제4 구리 트레이스의 최상부상에 장착 및 접합되는, 칩 온 필름.
  20. 제19 항에 있어서, 상기 칩 온 필름의 상부 및 하부상에 임의의 수의 접합층들, 추가의 가요성 유전체 기판층들, 및 구리 트레이스들을 추가로 포함하는, 칩 온 필름.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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CN116156772A (zh) * 2022-12-28 2023-05-23 南通威斯派尔半导体技术有限公司 一种amb覆铜陶瓷线路板及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3939559B2 (ja) * 2002-01-28 2007-07-04 富士通株式会社 表面導電化樹脂及びその製造方法並びに配線基板
KR20120023769A (ko) * 2009-05-26 2012-03-13 아라까와 가가꾸 고교 가부시끼가이샤 플렉시블 회로 기판 및 그 제조 방법
JP2011014801A (ja) * 2009-07-03 2011-01-20 Mitsui Mining & Smelting Co Ltd フレキシブル銅張積層板及びｃｏｆ用フレキシブルプリント配線板並びにこれらの製造方法
EP2628824B1 (en) * 2012-02-16 2014-09-17 Atotech Deutschland GmbH Method for electroless nickel-phosphorous alloy deposition onto flexible substrates
JP6299226B2 (ja) * 2014-01-10 2018-03-28 住友金属鉱山株式会社 金属張積層基板、配線基板、および多層配線基板
JP2016020437A (ja) * 2014-07-14 2016-02-04 住友電気工業株式会社 プリント配線板用接着剤組成物、プリント配線板用ボンディングフィルム、プリント配線板用カバーレイ、銅張積層板及びプリント配線板
EP3159432B1 (en) * 2015-10-23 2020-08-05 ATOTECH Deutschland GmbH Surface treatment agent for copper and copper alloy surfaces
US10103095B2 (en) * 2016-10-06 2018-10-16 Compass Technology Company Limited Fabrication process and structure of fine pitch traces for a solid state diffusion bond on flip chip interconnect
US10923449B2 (en) * 2016-10-06 2021-02-16 Compass Technology Company Limited Fabrication process and structure of fine pitch traces for a solid state diffusion bond on flip chip interconnect
US10636734B2 (en) * 2018-02-02 2020-04-28 Compass Technology Company, Ltd. Formation of fine pitch traces using ultra-thin PAA modified fully additive process
US10468342B2 (en) * 2018-02-02 2019-11-05 Compass Technology Company, Ltd. Formation of fine pitch traces using ultra-thin PAA modified fully additive process

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