JP2022545435A - メディアアクセスの改善のためのインターフェース並びに関連するシステム、方法及びデバイス - Google Patents

Abstract

縮小メディア独立インターフェース（ＲＭＩＩ）を用いて、衝突処理又はトラフィックシェーピングを実装するメディアアクセスチューニング回路をインターフェース接続するためのシステム及びデバイスが開示される。いくつかの実施形態において、インターフェース回路は、エミュレートされた信号がＲＭＩＩの不正確な動作を引き起こすであろうことを検出することに応答して、メディアアクセスチューニング回路によって生成されたエミュレート信号を管理する。また、マルチドロップネットワークのための物理層（ＰＨＹ）デバイスも開示される。いくつかの実施形態において、ＰＨＹデバイスは、物理層衝突技法を実装し、ＲＭＩＩを介してメディアアクセス制御（ＭＡＣ）デバイスと通信するように動作可能であり、ＭＡＣは、キャリア検知多重接続（ＣＳＭＡ）、ＣＳＭＡ／衝突検出（ＣＳＭＡ／ＣＤ）、又はＣＳＭＡ／衝突回避（ＣＳＭＡ／ＣＡ）のために構成される。また、場合によっては、物理層衝突回避（ＰＬＣＡ）又はトラフィックシェーピングを実装するＰＨＹにおいてシグナリングを管理するためのプロセスも開示される。【選択図】 図７

Description

（優先権の主張）
本出願は、２０１９年８月２３日に出願された中国特許出願第２０１９１０７８４６５７．４号、及び２０１９年９月３０日に出願された米国特許出願第１６／５８７，５８３号の利益を主張し、これらの各々の開示は、参照によりその全体が本明細書に組み込まれる。

（技術分野）
開示される実施形態は、概して、物理層デバイスに関し、より具体的には、いくつかの実施形態は、シングルペアイーサネット物理層デバイスにおけるメディアアクセスチューニングに関する。

相互接続は、ネットワークのデバイス間の通信を容易にするために広く使用されている。一般的に言えば、電気信号は、物理メディア（例えば、バス、同軸ケーブル、又はツイストペア－一般的に単に「回線」と呼ばれる）上で、その物理メディアに結合されたデバイスによって伝送される。

開放型システム間相互接続モデル（ＯＳＩモデル）によれば、イーサネットベースのコンピュータネットワーキング技術は、ベースバンド伝送（すなわち、電気信号は離散的な電気パルスである）を使用して、ネットワークデバイス間で通信されるデータパケット及び最終的にはメッセージを伝送する。ＯＳＩモデルによれば、物理層（PHysical Layer、ＰＨＹ）デバイス又はコントローラと呼ばれる専用回路を使用して、回線のアナログドメインと、パケットシグナリングに従って動作するデータリンク層のデジタルドメインとの間をインターフェース接続する。データリンク層は１つ以上の副層を含み得るが、イーサネットベースのコンピュータネットワーキングにおいて、データリンク層は、典型的には、物理層の制御抽象化を提供する少なくともメディアアクセス制御（media access control、ＭＡＣ）層を含む。一例として、ネットワークの別のデバイスにデータを送信するとき、ＭＡＣコントローラは、物理メディアのためのフレームを準備し、誤り訂正要素を追加し、衝突回避を実施してもよい。更に、別のデバイスからデータを受信するとき、ＭＡＣコントローラは、受信したデータの完全性を確保し、より高い層へのフレームを準備してもよい。

（とりわけ）物理層及びデータリンク層を実装する様々なネットワークトポロジがある。ペリフェラルコンポーネントインターコネクト（Peripheral Component Interconnect、ＰＣＩ）規格及びパラレルアドバンスドテクノロジーアタッチメント（パラレルＡｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ、ＡＴＡ）は、いずれも１９９０年代初頭以来、マルチドロップバストポロジを実装している。２０００年代初め頃からの傾向は、ポイントツーポイントバストポロジを使用するようになってきており、例えば、ＰＣＩエクスプレス規格及びシリアルＡＴＡ（Serial ATA、ＳＡＴＡ）規格は、ポイントツーポイントトポロジを実装する。

典型的なポイントツーポイントバストポロジは、各デバイス間の回線（例えば、専用ポイントツーポイント）又はデバイスとスイッチとの間の回線（例えば、スイッチ型ポイントツーポイント）を実装し得る。しかしながら、マルチドロップトポロジにおいて、物理メディアは共有バスであり、各ネットワークデバイスは、例えば、物理メディアのタイプ（例えば、限定はしないが、同軸又はツイストペア）に基づいて選択される回路を介して共有バスに結合される。

専用ポイントツーポイントトポロジ又はスイッチ型ポイントツーポイントトポロジなどのポイントツーポイントバストポロジは、デバイス間のリンクが多くなることに部分的に起因して、マルチドロップトポロジよりも多くのワイヤ及びより高価な材料を必要とする。自動車などの特定の用途において、デバイスを直接接続することを困難にする物理的な制約が存在することがあり、したがって、ネットワーク又はサブネットワーク内において直接接続を必要としない、又はそれほど多くは必要としないトポロジ（例えば、マルチドロップトポロジ）は、そのような制約の影響を受けにくいことがある。

ベースバンドネットワークにあるデバイスは、同一の物理伝送メディアを共有し、典型的には、伝送のためにそのメディアの帯域幅全体を使用する。その結果、ベースバンドネットワークの１つのデバイスのみが、所与の瞬間に伝送し得る。そのため、メディアアクセス制御方法を使用して、共有伝送メディアに対する競合に対処する。

物理伝送メディアが共有されるバスネットワークトポロジにおいて、衝突（すなわち、２つ以上のデバイスが共有バス上を同時に伝送しようとする場合）を回避するために使用される１つの技法は、データリンク層において実行されるＭＡＣプロトコルであるキャリア検知多重アクセス（Carrier-Sense Multiple Access、ＣＳＭＡ）である。ＣＳＭＡによれば、ノードは、共有バス上で伝送する前に、他のトラフィックが存在しないことを検証する。より詳細には、ノードは、共通バスのキャリアをチェックし、キャリアを検出すると、伝送を開始する前にキャリアが検出されなくなる（すなわち、チャネルがアイドル状態になる）まで待つ。ＣＳＭＡは、衝突検出（CSMA/Collision Detection、ＣＤ）を含むように拡張されることがあり、それによって、ノードは、伝送している間に発生する衝突を検出して応答するだけでなく、衝突を回避しようとする。

別の選択肢は、ＰＨＹにおいて衝突回避を実装することである。物理層衝突回避（Physical Layer Collision Avoidance、ＰＬＣＡ）は、ＰＨＹが、割り当てられた伝送機会中にＭＡＣから受信されるフレームのみを伝送する技法である。例として、伝送機会は、スケジューリングスキーム（例えば、ラウンドロビン、加重ラウンドロビン、デフィシットラウンドロビン、先入れ先出し、優先度ベース、又はマルチレベルキューの高精度時間プロトコル（Precision Time Protocol、ＰＴＰ）スケジューリング）に従って割り振られ得る。そのようなシナリオにおいて、所与の伝送機会において、特定の伝送機会を所有するＰＨＹのみが、データを送信することを許可／予期される。１０ＳＰＥ（すなわち、１０Ｍｂｐｓのシングルペアイーサネット）は、現在ＩＥＥＥ８０２．３ｃｇ（商標）の仕様下にあるネットワーク技術であり、１０ＳＰＥ仕様は、任意選択のＰＬＣＡリコンシレーションサブレイヤを含み、理論的には、これを使用して、マルチドロップバスの衝突を回避し得る。
本開示は、特定の実施形態を具体的に指摘し明確に特許請求する特許請求の範囲をもって結論とするが、本開示の範囲内の実施形態の様々な特徴及び利点は、添付の図面と併せて読むと、以下の説明からより容易に確認することができる。

本開示の１つ以上の実施形態による、マルチドロップネットワークのブロック図である。 本開示の１つ以上の実施形態による、物理層デバイスにおける衝突処理プロセスを示すタイミング図である。 本開示の１つ以上の実施形態による、物理層デバイスにおけるデータ伝送を示すタイミング図である。 本開示の１つ以上の実施形態による、図３Ａのデータ伝送のための一組の信号を示すタイミング図である。 本開示の１つ以上の実施形態による、物理層デバイスにおけるデータ受信を示すタイミング図である。 本開示の１つ以上の実施形態による、物理層デバイスのブロック図である。 本開示の１つ以上の実施形態による、メディアアクセスチューニング回路によって生成されるエミュレートされた信号の伝播を補正するためのエミュレーション回路のブロック図である。 本開示の１つ以上の実施形態による、キャリア検知信号を管理するためのプロセスのフローチャートである。 本開示の１つ以上の実施形態による、共有伝送メディアの衝突後に受信物理層デバイス／システムにおいてキャリア検知シグナリングを管理するためのプロセスのフローチャートである。 本開示の１つ以上の実施形態による、伝送ＰＨＹにおいてキャリア検知信号を管理するためのプロセスのフローチャートである。 本開示の１つ以上の実施形態による、時間認識型であるか又はトラフィックをシェーピングする受信ＰＨＹにおいてキャリア検知信号を管理するためのプロセスのフローチャートである。

以下の詳細な説明では、本明細書の一部をなし、本開示を実施し得る具体的な例示的実施形態を例示として示す添付の図面を参照する。これらの実施形態は、当業者が本開示を実施することを可能にするように十分に詳細に説明される。しかしながら、他の実施形態が用いられ得、本開示の範囲から逸脱することなく、構造、材料、及びプロセスを変えられ得る。

本明細書に提示する図は、任意の特定の方法、システム、デバイス、又は構造の実際の図であることを意図するものではなく、本開示の実施形態を説明するために用いられる理想化した表現にすぎない。本明細書に提示する図面は、必ずしも縮尺どおりに描かれていない。様々な図面における類似の構造又は構成要素は、読者の便宜のために同一又は類似の付番を保持し得る。しかしながら、付番における類似性は、構造又は構成要素が必ずしもサイズ、組成、構成、又は任意の他の特性において同一であることを意味するものではない。

本明細書に一般に説明され、図面に例示される実施形態の構成要素は、多種多様な異なる構成で配置及び設計され得ることが容易に理解されよう。したがって、様々な実施形態の以下の説明は、本開示の範囲を限定することを目的とするものではなく、単に様々な実施形態を表すものである。

以下の説明は、当業者が開示される実施形態を実施することを可能にするのを補助するための実施例を含み得る。「例示的な」、「例として」、「例えば」という用語の使用は、関連する説明が、説明的なものであることを意味し、本開示の範囲は、実施例及び法的等価物を包含することを意図するものであり、かかる用語の使用は、実施形態又は本開示の範囲を特定の構成要素、ステップ、特徴、機能などに限定することを意図するものではない。

更に、図示及び説明する具体的な実装形態は、単なる例であり、本明細書において別段の指定がない限り、本開示を実装する唯一の方式と解釈されるべきでない。要素、回路、及び機能は、不要に詳述して本開示を不明瞭にしないように、ブロック図の形態で示され得る。逆に、図示し、説明する具体的な実装形態は、単に例示的なものであり、本明細書において別段の指定がない限り、本開示を実装する唯一の方法と解釈されるべきではない。更に、様々なブロック間での論理のブロック定義及びパーティショニングは、例示的な具体的な実装形態である。当業者には、本開示が多数の他のパーティショニングソリューションによって実施され得ることが容易に明らかになるであろう。大部分については、タイミングの考察などに関する詳細は省略されており、かかる詳細は、本開示の完全な理解を得るために必要ではなく、当業者の能力の範囲内である。

本明細書で説明される情報及び信号は、様々な異なる技術及び技法のいずれかを使用して表され得る。例えば、本明細書を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、及び記号は、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光学粒子、又はこれらの任意の組み合わせによって表され得る。いくつかの図面は、提示及び説明を明確にするために、単一の信号として信号を例示し得る。当業者は、信号が信号のバスを表し得、このバスは様々なビット幅を有し得、本開示は、単一のデータ信号を含む任意の数のデータ信号で実装され得ると理解されたい。

本明細書で使用されるとき、所与のパラメータ、特性、又は条件に言及する際の「実質的に」及び「約」という用語は、所与のパラメータ、特性、又は条件が、許容可能な製造許容差の範囲内などのある程度のばらつきを満たすことを当業者が理解するであろう程度を意味し、かつ含む。例えば、実質的に特定の値であるか、又は約特定の値であるパラメータは、特定の値の少なくとも約９０％、特定の値の少なくとも約９５％、特定の値の少なくとも約９９％、又は更には特定の値の少なくとも約９９．９％であってもよい。

「第１」、「第２」などの表記を使用した、本明細書の要素に対する任意の言及は、かかる制限が明示的に記載されていない限り、それらの要素の数量又は順序を限定しないことを理解されたい。むしろ、これらの表記は、本明細書において、２つ以上の要素又は要素の例を区別する便利な方法として使用される。したがって、第１の要素及び第２の要素への言及は、２つの要素のみが用いられ得ること、又は何らかの様式で第１の要素が第２の要素に先行しなければならないことを意味するものではない。また、特に明記しない限り、一組の要素は、１つ以上の要素を含み得る。同様に、時には、単数形で言及される要素もまた、要素の１つ以上の例を含み得る。

本明細書に開示される実施形態に関連して説明する様々な例示的な論理ブロック、モジュール、及び回路は、汎用プロセッサ、専用プロセッサ、デジタル信号プロセッサ（Digital Signal Processor、ＤＳＰ）、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、別個のゲート若しくはトランジスタ論理、別個のハードウェア構成要素、又は本明細書で説明する機能を実行するように設計されたこれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサ（本明細書では、ホストプロセッサ又は単にホストとも称され得る）は、マイクロプロセッサであってもよいが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又は状態機械でもあってもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、マイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意の他のかかる構成と、の組み合わせとして実装され得る。プロセッサを含む汎用コンピュータは専用コンピュータとみなされ、汎用コンピュータは、本開示の実施形態に関連するコンピューティング命令（例えば、ソフトウェアコード）を実行するように構成されている。

また、実施形態は、フローチャート、フロー図、構造図、又はブロック図として示すプロセスに関して説明され得ることを留意されたい。フローチャートは、順次プロセスとして動作行為を説明し得るが、これらの行為の多くは、別のシーケンスで、並行して、又は実質的に同時に実行され得る。加えて、行為の順序は再調整され得る。プロセスは、限定しないが、方法、スレッド、関数、プロシージャ、サブルーチン、及び／又はサブプログラムに対応し得る。更に、本明細書に開示する方法は、ハードウェア、ソフトウェア、又はその両方で実施されてもよい。ソフトウェアで実装される場合、機能は、コンピュータ可読メディアの１つ以上の命令又はコードとして記憶され得るか、又は送信され得る。コンピュータ可読メディアは、コンピュータ記憶メディア及び、コンピュータプログラムのある場所から別の場所への転送を容易にする任意のメディアを含む通信メディアの両方を含む。

本明細書で使用される場合、「バッファ」は、データを一時的に記憶するために使用される物理メモリの領域を意味する。非限定的な例として、バッファを使用して、データがある場所から（例えば、メモリ内、システム内、ネットワーク内の）別の場所に、又はあるデバイスから別のデバイスに移動されている間、データを一時的に記憶し得る。開示される実施形態のバッファは、先入れ先出し（first-in-first-out、ＦＩＦＯ）などのアルゴリズムを実装し得る。開示される実施形態のバッファは、設計によってタイミングを調整してもしなくてもよく、すなわち、データは、第１の速度でメモリに書き込まれてもよく、データは、第２の速度でメモリから読み取られてもよく、第１の速度及び第２の速度は同一であっても異なってもよい。

ＰＨＹとＭＡＣとの間の接続の数を低減する簡略化されたインターフェースを使用することが望ましいことが多い。複数のデータ接続を低減するための技法は、信号を１つの回線に多重化し、より高いクロック周波数を使用することである。類似の技法を制御信号に使用し得るが、所与の条件下で所与の時間にどの制御信号が必要／使用されるかについて仮定を行う必要があることが多い。

縮小メディア独立インターフェース（商標）（「Reduced Media Independent Interface、ＲＭＩＩ（商標）」又は「ＲＭＩインターフェース」）は、ＰＨＹをＭＡＣに接続するために使用されることがある簡略化されたインターフェースの実施例である。ＲＭＩＩコンソーシアム仕様（１．２版は、１９９８年３月２０日公開）は、ＩＥＥＥ８０２．３メディア独立インターフェース（Media Independent Interface、ＭＩＩ）仕様に追加のリコンシレーション層を規定している。ＲＭＩＩは、キャリア検知（Carrier Sense、ＣＲＳ）及び受信データ有効（Data Valid、ＤＶ）信号の（ＣＲＳ＿ＤＶ信号を搬送する）１つのピンへの畳み込みを規定している。ＲＭＩＩは、キャリアが受信メディアで検知される（すなわち、受信メディアは非アイドル状態である）ときは常に、ＣＲＳ＿ＤＶがＰＨＹによってアサートされるべきであることを更に規定している。ＤＶ信号は、ＲＸＤ［１：０］（ＭＡＣの受信データピン）上の着信データ（すなわち、ＭＡＣへの着信）が有効データであることをＭＡＣに知らせる。

ＣＲＳ及びＤＶは、典型的には、交互のクロックサイクル上の単一のピン上に現れる１つの信号に多重化される。例えば、１０ＢＡＳＥ－Ｔネットワーク又は１００ＢＡＳＥ－Ｘネットワークでは、それぞれ、多重信号は、２．５ＭＨｚ（１０Ｍｂ／ｓモード）又は２５ＭＨｚ（１００ｂ／ｓモード）で交互になり得る。

ＲＭＩＩは、受信メディアにおけるキャリアの喪失がＣＲＳ＿ＤＶのデアサートをもたらすことを規定している。ＰＨＹが、ＣＲＳ＿ＤＶの最初のデアサートに続いてＲＸＤ［１：０］に提示される追加のビットを有する場合、ＰＨＹは、各ニブルの第２のダイビットを提示するＲＥＦ＿ＣＬＫのサイクルでＣＲＳ＿ＤＶをアサートし、ニブルの第１のダイビットを提示するＲＥＦ＿ＣＬＫのサイクルでＣＲＳ＿ＤＶをデアサートする。

ＲＭＩＩはまた、ＣＲＳ＿ＤＶがアサートされると受信ライン（ＲＸＤ［１：０］）上のデータが有効であると考えられることを規定しているが、ＣＲＳ＿ＤＶのアサートが基準クロックに対して非同期であるため、適切な受信信号復号が行われるまで「有効データ存在なし符号」（例えば、２バイトがゼロ又は「００」）がＲＸＤ［１：０］に挿入される。したがって、ＲＸＤ［１：０］上の有効データ存在なし符号及びデアサートされたＣＲＳ＿ＤＶの両方をＲＭＩＩ ＭＡＣで使用して、メディアがアイドル状態であることを推論し得、アサートされたＣＲＳ＿ＤＶ及びＲＸＤ［１：０］上のデータ有効存在なし記号をＲＭＩＩ ＭＡＣで使用して、受信が開始しようとしていることを推論し得、アサートされたＣＲＳ＿ＤＶ及び有効データ存在なし符号から別の符号（例えば、プリアンブルバイト）への変化をＲＭＩＩ ＭＡＣで使用して、有効なデータが着信していることを推論し得る。

ＲＭＩＩはまた、受信データのためのリカバリされたクロックとローカルクロックとの間の差異を考慮する（すなわち、クロックを合わせる）ために受信回線上の弾性バッファを規定しており、ドメイン交差を可能にする。

データ伝送の場合、ＲＭＩＩは、伝送イネーブル（ＴＸ＿ＥＮ）ピンが伝送の正確な指示であり、ＭＡＣがＴＸ＿ＥＮから衝突を推論することができ（ＴＸ＿ＥＮは、第１の伝送フレームのプリアンブルの第１のニブルと同期してＭＡＣによってアサートされる）、リカバリされたＣＲＳ（すなわち、ＣＲＳ＿ＤＶからリカバリされる）－アサートされたＣＲＳは受信メディアがアクティブ状態であることを示すと仮定する。

本開示の発明者らは、ＲＭＩＩなどの簡略化されたインターフェースを使用して、非限定的な例として、ＰＬＣＡ、時間認識プロトコル、トラフィックシェーピング、及び／又はそれらの組み合わせに従って、ＣＳＭＡ／ＣＤＭＡＣとメディアアクセスチューニングを実行するように構成されたＰＨＹとの間で通信することができる場合に有利であるものと了解している。

ＰＨＹがメディアアクセスチューニングを実装する場合、特定の内部信号がエミュレートされることがある。例えば、メディアアクセスチューニング回路は、例えば、リンク層において特定の挙動を引き起こすことを試みているため、内部信号を忠実に複製する（すなわち、伝播する）代わりに、内部ロジックに基づいてエミュレートされた信号を生成し得る。

キャリア検知信号のエミュレートされた信号（すなわち、共有伝送メディア上のキャリアの存在又は存在の欠如を示す信号）が、これはＲＭＩインターフェースにおけるＣＲＳ＿ＤＶのアサート／デアサートを決定する信号であるが、ＣＳＭＡ／ＣＤ ＭＡＣ、ＲＭＩインターフェース、又はその両方の正しい動作を妨害することがあり得る。別の言い方をすれば、メディアアクセスチューニング回路によって生成されるエミュレート信号とエミュレートされた内部信号との間の差が、ＲＭＩＩ ＭＡＣ、ＲＭＩインターフェース、又はその両方の正しい動作を妨害することがある。

更に、ＲＭＩＩは、受信及び伝送のための別個の伝送メディア（２つの別個の回線又は１つの回線に重畳された２つの信号を有する１つの回線のいずれか）を有するネットワークトポロジのために書かれた。ＲＭＩＩによれば、アサートされたキャリア検知信号は、受信メディア上にアクティブキャリアが存在することを意味する。本明細書で説明するように、本開示で説明するメディアアクセスチューニングプロトコルは、アサートされたキャリア検知信号が共有伝送メディアにアクティブキャリアが存在することを意味し、受信のためのメディアと伝送のためのメディアとの間の区別を行わないと仮定する。

本開示の１つ以上の実施形態は、一般に、ＲＭＩインターフェース、ＲＭＩインターフェースを介して通信されるＣＳＭＡ／ＣＤ ＭＡＣ、又はその両方の正しい動作を確実にするために、メディアアクセスチューニング回路とＲＭＩインターフェースとの間のシグナリングを管理することに関する。

本明細書で使用される場合、信号に関連して使用される「アサートする」という用語は、アクティブ状態に遷移する信号、アクティブ状態にある信号、及びアクティブ状態に遷移し、次いでアクティブ状態にある信号を包含することが意図される。本明細書で使用される場合、信号に関連して使用される「デアサートする」という用語は、非アクティブ状態に遷移する信号、非アクティブ状態にある信号、及び非アクティブ状態に遷移し、次いで非アクティブ状態にある信号を包含することが意図される。非限定的な例として、アクティブハイ（高）状態にあるピンについては、アサートされた場合、論理ハイ状態（例えば、３．３ボルト又は５ボルト）である信号が現れることになり、デアサートされた場合、論理ロー状態（例えば、限定されないが、０ボルト）である信号が現れることになる。アクティブロー（低）状態などの他の配置も、本開示の範囲内である。

図１は、少なくとも２つのメディアアクセス制御（ＭＡＣ）デバイスすなわちＭＡＣデバイス１０２及びＭＡＣデバイス１０６を含むマルチドロップネットワーク１００の機能ブロック図である。非限定的な例として、マルチドロップネットワーク１００は、マイクロコントローラ型組み込みシステム、ユーザ型コンピュータ、コンピュータサーバ、ノートブックコンピュータ、タブレット、ハンドヘルドデバイス、モバイルデバイス、ワイヤレスのイヤホンデバイス若しくはヘッドホンデバイス、有線のイヤホンデバイス若しくはヘッドホンデバイス、電化製品サブシステム、照明サブシステム、音響サブシステム、ビル制御システム、住宅監視システム（例えば、限定されないが、セキュリティ又はユーティリティ使用向け）、エレベータシステム若しくはエレベータサブシステム、公共交通機関制御システム（例えば、限定されないが、地上列車、地下列車、市街電車、又はバス向け）、自動車システム若しくは自動車サブシステム、又は産業制御システムのうちの１つ以上であっても、その一部であっても、又はそれを含んでもよい。

ＰＨＹデバイス１０４及びＰＨＹデバイス１０８は、共有伝送メディア１１０をそれぞれ、ＭＡＣデバイス１０２及びＭＡＣデバイス１０６とインターフェース接続するように構成されている。非限定的な例として、ＰＨＹデバイス１０８及びＰＨＹデバイス１０４は、本明細書で説明する実施形態の全て又は部分を実行するように構成されたメモリ及び／又はロジックを含むチップパッケージであってもよい。

共有伝送メディア１１０は、ＭＡＣデバイス１０２及びＭＡＣデバイス１０６を含むノードを含む、マルチドロップネットワーク１００の一部であるノードのための通信経路である物理メディアである。

図１に示される実施形態において、ＰＨＹデバイス１０４及びＰＨＹデバイス１０８は、（例えば、ＰＬＣＡ、時間認識プロトコル、又はトラフィックシェーピングプロトコルに従って）共有伝送メディア１１０へのアクセスを管理するように構成されており、ＭＡＣデバイス１０２及びＭＡＣデバイス１０６は、（例えば、ＣＳＭＡ／ＣＤ又はＣＳＭＡに従って）衝突検出を実装するように構成されている。ＰＨＹデバイス１０４及びＰＨＹデバイス１０８は、（本明細書でより十分に説明するように）シグナリングを提供し、それぞれ、ＭＡＣデバイス１０２及びＭＡＣデバイス１０６の正しい動作を確実にするように構成されている。更に、ＰＨＹデバイス１０４及びＰＨＹデバイス１０８は、それぞれのＲＭＩインターフェースを介して、それぞれ、ＭＡＣデバイス１０２及びＭＡＣデバイス１０６と通信している。

図２、図３、及び図４は、例示的なプロセス中にＰＨＹデバイス１０４及びＰＨＹデバイス１０８のそれぞれのＲＭＩインターフェースのピンにおいてアサートされた信号を示すタイミング図である。詳細には、図２、図３、図３Ｂ、及び図４は、伝送イネーブル（ＴＸ＿ＥＮ）、エミュレートされたキャリア検知（ＣＲＳ）、データ有効（ＲＤＶ）、（ＣＲＳ＿ＤＶ）、及び受信データ（ＲＸＤ［１：０］又は単に「ＲＸＤ」）のためにアサートされる信号を示している。ＰＨＹデバイス１０８の場合、衝突ピン（ＣＯＬ）における信号もまた、図２に示されており、ＰＨＹデバイス１０８に内在している。更に、第２のエミュレートされたキャリア検知（第２のエミュレートされたＣＲＳ）の信号が示されており、ＰＨＹデバイス１０４及び１０８に内在し、例えば、図５の第２のエミュレートされたキャリア検知信号５２２に対応している。

図２、図３、及び図４において、「有効データ存在なし」符号（ここでは、「０」）は、ＲＸＤライン２２０（図２）、３１０（図３）、及び４１０（図４）に位置しており、ＰＨＹデバイス１０４及び１０８は、それぞれ、ＭＡＣデバイス１０２及び１０６に受信データ又はプリアンブル符号を伝達していない。また、受信データ有効（receive data valid、ＲＤＶ）のための信号、特にＲＤＶ２３２（図２）、ＲＤＶ３３２（図３）、及びＲＤＶ４４６（図４）が図示されており、それぞれ、場合によっては、ＰＨＹデバイス１０４又は１０８への内部信号である。ＲＤＶ信号が図示されているが、ＣＲＳ＿ＤＶのＤＶ部分がいつアサートされるかを示している。いくつかの実施形態において、ＲＤＶ信号は内部で生成され、ＣＲＳ＿ＤＶ信号を生成するために使用され得る。他の実施形態において、ＰＨＹデバイス１０４及び１０８は、ＲＤＸを監視し、有効データ存在なし符号に応答してＣＲＳ＿ＤＶのＤＶ部分をデアサートし、有効データの存在を検出したことに応答してＣＲＳ＿ＤＶのＤＶ部分をアサートするように構成され得る。

当業者には、特定の実施形態に関して特定のタイミングの考慮が本明細書に記載されない限り、図２、図３、図３Ａ、及び図４を参照して示され説明されたタイミングの変更は、本開示に説明する実施形態及びそれらの法的等価物の範囲を逸脱することなく行われ得ることが理解されよう。

図２は、ＰＬＣＡ ＰＨＹにおいて衝突を検出した後、データ受信中にメディアアクセスチューニングを実行するためのプロセス２００の実施形態の詳細なタイミング図である。図２によって企図される動作において、ＰＨＹデバイス１０８は、ＰＬＣＡ ＰＨＹであり、そのＭＡＣデバイス１０６が伝送機会２１０中に伝送しようとするときに衝突を検出する。衝突を検出した後、ＰＨＹデバイス１０８は、ＰＨＹデバイス１０４からのデータ伝送からデータを受信する。

時刻２０２で、ＴＸ＿ＥＮ２１６が、ＰＨＹデバイス１０８においてアサートされる。

時刻２０４で、ＰＨＹデバイス１０８は、アサートされる信号ＲＤＶ２３２によって反映されるように、回線２２４においてキャリアを検出したことに応答してＣＲＳ＿ＤＶ２１８をアサートする（時刻２０４は、実質的に伝送機会２１０の開始時刻に対応する）。時刻２０６で、ＰＨＹデバイス１０８は、内部信号ＣＯＬのアサートによって示されるように衝突を検出する。ＰＨＹデバイス１０８は、データを受信しながらＣＲＳ＿ＤＶ２１８をアサートし続ける。時刻２１２で、ＰＨＹデバイス１０８は、伝送機会２１０中に受信された受信データの終了を検出し、信号ＲＤＶ２３２がデアサートされる。

ＰＨＹデバイス１０８は、アイドル状態になるキャリアを検出したこと（すなわち、回線２２４上でのアクティブ状態からアイドル状態への遷移）に基づいて、受信データの終了を検出するように構成されている。時刻２１２で、ＰＨＹデバイス１０８は、ＣＲＳ＿ＤＶ２１８をある期間にわたってデアサートし、次いでＣＲＳ＿ＤＶ２１８を再アサートして、ＣＲＳ＿ＤＶ２１８に間隙２１４を形成する。

ＣＲＳ＿ＤＶ２１８上の間隙２１４は、ＣＳＭＡ／ＣＤ ＭＡＣによって検出可能である有効データの終了を示している（すなわち、「有効データ信号の終了」である）。一実施形態において、間隙幅が間隙２１４に対して選択され、間隙２１４は、ＣＳＭＡ／ＣＤＭＡＣがデータ伝送を開始しないほど十分に短い期間を有している。

一実施形態において、ＣＲＳ＿ＤＶ２１８における間隙２１４は、第２のエミュレートされたＣＲＳ２２６内の時刻２２８で開始して形成される間隙２３０に応答して生成される。一実施形態において、間隙２３０は、ＰＬＣＡのために構成されたＰＨＹデバイス１０８のメディアアクセスチューニング回路によって生成された第１のエミュレートされたＣＲＳ信号（図示せず）に応答して、時刻２２８で形成される。第２のエミュレートされたＣＲＳ２２６（すなわち、間隙を含む信号）は、ＰＨＹデバイス１０８のＲＭＩインターフェースに提供される。ＲＭＩインターフェースは、ＣＲＳ＿ＤＶ２１８内に間隙２１４を生成して、ＭＡＣデバイス１０６にデータ受信の終了を示し、ＲｘＤ２２０上の有効データ存在なし符号２２２（図２のゼロ「０」）と共に、受信データの終了を示す。一実施形態において、間隙２３０に応答してＣＲＳ＿ＤＶ２１８において生成された間隙２１４が、ＣＳＭＡ／ＣＤ ＭＡＣがデータ伝送を開始しないほど十分に短くなるように、間隙２３０の幅が選択される。

ＣＲＳ＿ＤＶ２１８において有効データインジケータの終了、すなわち、間隙２１４、を挿入した後、ＰＨＹデバイス１０８は、ＰＨＹデバイス１０８の次の伝送機会である時刻２２８で伝送機会２０８を開始するまでＣＲＳ＿ＤＶ２１８をアサートし続ける。一実施形態において、第２のエミュレートされたＣＲＳ２２６がアサートされているため、ＣＲＳ＿ＤＶ２１８はアサートされ、そのため、ＰＨＹデバイス１０８のＲＭＩインターフェースは、回線２２４においてアクティブキャリアを推論する。更に、ＰＨＹデバイス１０８は、伝送機会２０８を開始するのを待っている間に、有効データ存在なし符号２２２（ここでは、「０」）を挿入し、第２のエミュレートされたＣＲＳ２２６がアサートされる。

図３Ａは、開示される実施形態による、データ伝送中にメディアアクセスチューニングを実行するためのプロセス３００の詳細なタイミング図である。図３によって企図される動作において、ＰＨＹデバイス１０４は、ＰＬＣＡ ＰＨＹであり、ＣＳＭＡ／ＣＤ ＭＡＣによって伝送を処理している。

時刻３１２で、ＰＨＹデバイス１０４は、回線３０２上にキャリアが存在しないことを検出した後、ＣＲＳ＿ＤＶ３０８をデアサートする。時刻３１４で、ＴＸ＿ＥＮ３０６は、ＰＨＹデバイス１０４において、（例えば、ＭＡＣデバイス１０２によって）アサートされる。注目すべきことに、伝送機会３０４は、ＰＨＹデバイス１０４の次の伝送機会であり、時刻３１６まで開始しない。この実施形態において、ＰＨＹデバイス１０４は、伝送データのための遅延ライン（本明細書において後述する）を含み、そのため、ＴＸ＿ＥＮ３０６が時刻３１４でアサートされても、ＰＨＹデバイス１０４は、時刻３１６（すなわち、伝送機会３０４の開始）まで、伝送データを回線３０２に移動させることを開始しない。

上述のように、ＲＭＩＩは、受信及び伝送のための別個の伝送メディア（２つの別個の回線又は１つの回線に重畳された２つの信号を有する１つの回線のいずれか）を有するネットワークのために書き出された。「アクティブ」メディアは、ＲＭＩＩによれば、受信メディアがアクティブ状態であることを意味する。ＰＬＣＡ回路が、ＲＭＩＩによってＲＭＩＩ ＭＡＣにＣＲＳ＿ＤＶ３０８として伝播されるアサートされたＣＲＳを生成する場合、ＲＭＩＩ ＭＡＣは、時刻３１４でアサートされたＣＲＳ＿ＤＶ３０８を、受信メディアがアクティブ状態であることを意味すると解釈することになり、衝突を推論することになる。そのため、開示される実施形態において、ＰＨＹデバイス１０４は、伝送機会が開始するのを待っている間、ＰＬＣＡによって生成されるアサートされたエミュレートされたＣＲＳ（図３Ａには図示せず）を抑制するように構成され得る。図３Ａに示される実施例において、これは、ＴＸ＿ＥＮがアサートされる時刻３１４と、ＴＸ＿ＥＮがデアサートされる時刻３１８との間に生じる。

図３Ｂは、図３ＡのＣＲＳ＿ＤＶ３０８及び第２のエミュレートされたＣＲＳ３２６を、時刻３１４と時刻３２４との間、すなわち、ＴＸ＿ＥＮ３０６のアサートと伝送機会３０４の終了との間の第１のエミュレートされたＣＲＳ３３２及び実際のＣＲＳ３３４と共に示している。図３Ｂに示される実施形態において、実際のＣＲＳ３３４は、共有伝送メディアを監視するキャリア検知回路によって生成されるキャリア検知信号（図５の信号５１８など）に対応する。説明を簡単にするために、ＴＸ＿ＥＮ３０６のアサート及びデアサートのためのタイミングラベル並びに回線３０２の伝送機会３０４が図３Ｂに示され、関連する説明において使用される。

時刻３１４で、ＰＨＹデバイス１０４のＰＬＣＡは、回線３０２がアクティブ状態であることをＣＳＭＡ／ＣＤＭＡＣを示すために（すなわち、伝送データが回線３０２に移動されているとＣＳＭＡ／ＣＤ ＭＡＣに錯覚させるために）、ＴＸ＿ＥＮ３０６がアサートされることに応答して、アサートされたエミュレートされたＣＲＳ３３２を生成し、ＰＬＣＡは、衝突処理の目的でＣＳＭＡ／ＣＤ ＭＡＣを無視することになると仮定する。期間３３６の間、すなわち、時刻３１４から時刻３１６まで、ＰＨＹデバイス１０４は、ＰＬＣＡエミュレートされたＣＲＳ３３２がＭＡＣデバイス１０２に伝送されるのを抑制する、すなわち言い換えれば、ＰＨＹデバイス１０４は、期間３３６中にデアサートされた第２のエミュレートされたＣＲＳ３２６を生成し、そのため、第２のエミュレートされたＣＲＳ３２６に応答してアサート／デアサートされるＣＲＳ＿ＤＶ３１０はまた、期間３３６中にデアサートされる。時刻３１６で、実際のＣＲＳ３３４は、伝送機会３０４の開始時にＰＨＹデバイス１０４が回線３０２にデータを移動させることに応答してアサートされる。ＰＬＣＡエミュレートされたＣＲＳ３３２は、時刻３１６でアサートされ続け、ＰＨＹデバイス１０４が、時刻３２４で回線３０２への伝送データの移動を完了するまで、すなわち、伝送機会３０４の終了まで、アサートされるままである。期間３３８の間、すなわち、時刻３１６から時刻３１８までの期間、ＰＨＹデバイス１０４は、ＰＬＣＡエミュレートＣＲＳ３３２がＭＡＣデバイス１０２に伝送されることを抑制して、ＣＳＭＡ／ＣＤＭＡＣが衝突を推論することを回避し、これは、実際のＣＲＳ３３４がＭＡＣデバイス１０２に伝送されることを抑制することとして特徴付けられ得る。期間３３６の間及び期間３３８の間に第２のエミュレートされたＣＲＳ３２６がデアサートされることに応答して、ＣＲＳ＿ＤＶ３１０は、時刻３１４から（ＴＸ＿ＥＮ３０６がアサートされる）時刻３１８までデアサートされる。図３Ｂに戻ると、時刻３１８で、ＴＸ＿ＥＮ３０６はデアサートされ、ＭＡＣデバイス１０２がＰＨＹデバイス１０４に伝送データを提供することを完了したことを示す。注目すべきことに、ＰＨＹデバイス１０４は、時刻３２４、すなわち伝送機会３０４の終了まで、伝送データを回線３０２に移動させることを完了しない。そのため、時刻３１８でＴＸ＿ＥＮ３０６がデアサートされる（すなわち、ハイからローに遷移する）ことを検出することに応答して、及び伝送遅延ラインにおいて送信されるのを依然として待っているデータを検出することに応答して、ＰＨＹデバイス１０４は、時刻３１８から時刻３２２までＣＲＳ＿ＤＶ３０８に「パルス波を出す」（すなわち、時刻３２０でＣＲＳ＿ＤＶ３０８をアサートし、次いで時刻３２２でＣＲＳ＿ＤＶ３０８をデアサートする）が、これは、ＭＡＣがＴＸ＿ＥＮ３０６をデアサートする時刻３２４から、ＰＨＹデバイス１０４が回線３０２に伝送データを移動するのを完了する時刻３２４までの期間に実質的に対応している。

一実施形態において、図３Ａ及び図３Ｂに示されるように、ＰＨＹデバイス１０４は、第２のエミュレートされたＣＲＳ３２６が時刻３２８から時刻３３０までアサートされたことに応答してＣＲＳ＿ＤＶ３０８にパルス波を出させる（図３Ａ）。第２のエミュレートされたＣＲＳ３２６がアサートされる期間は、期間３４２として図３Ｂに示され、この期間は、時刻３１８から時刻３２４までである。

図３Ｂに示されるように、第２のエミュレートされたＣＲＳ３２６は、ＴＸ＿ＥＮ３０６が時刻３１８でデアサートされたことに応答して期間３４２中にパルス波を出し、伝送データは伝送遅延ラインに残ったままである。ＣＲＳ＿ＤＶ３０８にパルス波を出させることは、別の伝送を開始することが回線３０２において衝突を引き起こすであろうことをＭＡＣデバイス１０２のＣＳＭＡ／ＣＤ ＭＡＣにシグナリングし、そのため、そのようなＭＡＣデバイス１０２における衝突回避ロジックは、ＣＲＳ＿ＤＶ３０８がハイである間、ＭＡＣデバイス１０２が別の伝送を開始することを防止する。

時刻３２０で、ＣＲＳ＿ＤＶ３０８がアサートされると、有効データなし符号（ここでは「０」符号）がＲｘＤ３１０で挿入され、そうでなければ、ＣＳＭＡ／ＣＤ ＭＡＣはデータ受信を開始し、それ自体のデータを受信することを開始し得る。上記のように、図３Ｂに示される例示的な動作を使用して、ＲＭＩＩの規定により、ＭＡＣは、データ受信を開始するために、アサートされたＣＲＳ＿ＤＶと組み合わせて、「００」から「００でない」への遷移を探すことになる。

図４は、本開示の１つ以上の実施形態による、メディアアクセスプロセス４００の詳細なタイミング図である。図４に示されるシナリオにおいて、ＰＨＹデバイス１０８は、時間認識型であるように（又は以下でより詳細に説明されるようにトラフィックシェーピングを使用するように）構成されている、すなわち、ＰＨＹデバイス１０８の送信機会は、非限定的な例として、ＩＥＥＥ１５８８（商標）の仕様下で高精度時間プロトコル（「ＰＴＰ」）を使用して、ネットワークのマスタークロックに基づいてスケジュールされる。注目すべきことに、ＴＸ＿ＥＮ４０６は、情報の目的で示されており、図４の一般性を限定するものではない。

図４に示される実施形態において、ＰＨＹデバイス１０８は、その割り当てられた伝送ウィンドウ、ここでは伝送ウィンドウ４４６を除いて、ＲｘＤ４１０上に有効データ存在なし符号「０」の状態でＣＲＳ＿ＤＶ４０８をアサートすることによって、ＭＡＣを延期状態（deferral state）に保つように構成されており、この場合、ＣＲＳ＿ＤＶ４１０をデアサートするべきである。そのため、図４によって企図される例示的な動作において、ＰＨＹデバイス１０８は、ＣＲＳ＿ＤＶ４０８をアサートする一方で、伝送ウィンドウ４０４内の可能な受信が時刻４１４で開始するのを待つ。時刻４１６で（実質的に時刻４１４に対応するが）、ＰＨＹデバイス１０８は、受信フレームの開始を検出したこと（例えば、プリアンブルを検出したこと）に応答して、ＣＲＳ＿ＤＶ４０８をデアサートし、次いで、時刻４１８でＣＲＳ＿ＤＶ４０８を再アサートする、すなわち、所定の間隙時間の後に間隙４４４を作成する。

一実施形態において、ＰＨＹデバイス１０８は、第２のエミュレートされたＣＲＳ４２８において時刻４３０から時刻４３４で生成された間隙４３２に応答して、ＣＲＳ＿ＤＶ４０８において時刻４１６から時刻４１８で間隙４４４を生成する。より詳細には、ＰＨＹデバイス１０８のＲＭＩインターフェースは、時刻４３０での第２のエミュレートされたＣＲＳ４２８のハイからローへの遷移を、アクティブキャリアが回線４０２上に存在しないことを意味すると解釈し、そのため、ＣＲＳ＿ＤＶ４０８をデアサートする。第２のエミュレートされたＣＲＳ４２８が時刻４３４で再アサートされると、ＲＭＩインターフェースは、時刻４３４でのローからハイへの遷移を、回線４０２上にアクティブキャリアが存在することを意味すると解釈し、そのため、時刻４１８でＣＲＳ＿ＤＶをアサートする。第２のエミュレートされるＣＲＳ４２８において生成された間隙４３２の幅は、ＣＲＳ＿ＤＶ４０８における間隙４４４の幅が、ＣＲＳ＿ＤＶ４０８がデアサートされている間にＭＡＣが伝送を開始しないほど十分に短いように選択され得る。

注目すべきことに、時刻４１６から時刻４１８までの間隙４４４、より詳細には、時刻４１８でのローからハイへの遷移は、ＣＳＭＡ／ＣＤ ＭＡＣによって、「有効データなし符号」４２２が別の符号に変化した場合、それ（ＭＡＣ）がデータ受信を開始し得ることを意味すると解釈される。非限定的な例として、ＣＳＭＡ／ＣＤ ＭＡＣは、ＰＨＹデバイス１０８が、時刻４１８でのＣＲＳ＿ＤＶ４０８のアサート及びＲＸＤ４１０上の「００」データに応答して、受信フレームを送信することを開始し得ると推論することになり（すなわち、データ受信が開始し得ることを検出し）、ＲＸＤ４１０上のデータフレーム（図示せず）のプリアンブルを検出するとデータ受信の開始を推論することになる。そのため、ＣＲＳ＿ＤＶ４０８において時刻４１６で開始する間隙４４４は、ＣＳＭＡ／ＣＤ ＭＡＣへの適切なシグナリングを可能にし、それにより、ＭＡＣが時間認識型ＰＨＹデバイス１０８によって延期状態に保持された後にデータを受信するように待機することができる。

時刻４２４で、ＰＨＹデバイス１０８は、受信データ転送の終了時にＣＲＳ＿ＤＶ４０８に間隙４４０を挿入し（すなわち、時刻４２４から時刻４２６まで間隙４４０を挿入し）、ＲｘＤ４１０は、時刻４２０で０であり、これは、時刻４２４と実質的に同一である。一実施形態において、ＰＨＹデバイス１０８は、第２のエミュレートされたＣＲＳ４２８において生成された時刻４３８から時刻４３６までの間隙４４２に応答して、ＣＲＳ＿ＤＶ４０８に間隙４４０を挿入する。ＰＨＹデバイス１０８のＲＭＩインターフェースは、第２のエミュレートされたＣＲＳ４２８における間隙を、データ受信が終了したことを意味すると解釈し、そのため、間隙４４０が時刻４２４で開始し時刻４２６で終了するＣＲＳ＿ＤＶ４０８を生成する。注目すべきことに、間隙４４０が時刻４２４で開始するＣＲＳ＿ＤＶ４１０に挿入されなかった場合、ＣＳＭＡ／ＣＤ ＭＡＣは、ＲｘＤ４１０上でデータを受信し続けることになる。言い換えれば、ＭＡＣは、時刻４２０で開始する「００」符号を、それが有効なデータであるかのように、受信することになる。

図４に示される同一のタイミング図はまた、メディアアクセスプロセスにも適用し、メディアアクセスプロセスでは、（外部ＰＴＰベースのスケジューリングアルゴリズムの代わりに）ＰＨＹデバイス１０８の内部のシェーピングアルゴリズムがＭＡＣの伝送機会を示すまで、ＰＨＹデバイス１０８がそのＭＡＣを延期状態に保持することによってトラフィックをシェーピングする。

図５は、衝突回避（Collision Avoidance、ＣＡ）インターフェース回路を含む物理層システム５００の簡略ブロック図であり、インターフェース回路５０８は、一般に、リンク層デバイス、より詳細には、ＣＳＭＡ、ＣＳＭＡ ＣＡ、ＣＳＭＡ／ＣＤ又はそれらの組み合わせに従って動作するように構成されているリンク層デバイスと共にメディアアクセスチューニング回路５１６の使用を可能にするように構成されている。図５に示される実施形態において、物理層システム５００は、メディアアクセスチューニング回路５１６、インターフェース回路５０８、及びＲＭＩインターフェース５０６、並びにキャリア検知回路５０２及び伝送回路５０４を含む。キャリア検知回路５０２及び伝送回路５０４は、共有伝送メディア５３４に動作可能に結合されている。

メディアアクセスチューニング回路５１６は、一般に、とりわけ、衝突処理、トラフィックシェーピング、又はその両方を実行するように構成され得る。図５に示される実施形態において、メディアアクセスチューニング回路５１６は、メディアアクセスプロトコル、非限定的な例として、衝突処理プロトコル、トラフィックシェーピングプロトコル、又はその両方に従って、共有伝送メディア５３４への（例えば、伝送及び受信のための）アクセスを管理するように構成されている。

図５に示される実施形態において、メディアアクセスチューニング回路５１６は、第１のエミュレーション回路５２８、伝送バッファ５１２、及び受信バッファ５１０を含む。第１のエミュレーション回路５２８は、キャリア検知回路５０２によって生成されるキャリア検知信号５１８及びメディアアクセスチューニング回路５１６の適用可能なメディアアクセスプロトコルに応答して、第１のエミュレートされたキャリア検知信号５２０を生成するように構成されている。いくつかの場合には、エミュレーション回路５２８によって生成される第１のエミュレートされたキャリア検知信号５２０は、キャリア検知信号５１８の忠実な複製でなくてもよい。非限定的な例として、メディアアクセスチューニング回路５１６は、キャリア検知信号５１８が共有伝送メディア５３４上のキャリアの存在を示さないときに、第１のエミュレートされたキャリア検知信号５２０を提供するように構成され得る。非限定的な例として、第１のエミュレーション回路５２８は、物理層衝突処理プロトコルに従って第１のエミュレートされたキャリア検知信号５２０を生成するように構成され得、それによって、（場合によっては）次の割り当てられた伝送ウィンドウ又は次の伝送機会を待っている間、第１のエミュレートされたキャリア検知信号５２０が提供される。

インターフェース回路５０８は、メディアアクセスチューニング回路５１６によって提供される第１のエミュレートされたキャリア検知信号５２０、並びにＲＭＩインターフェース５０６で正しいシグナリングを生成することに関連する特定の検出された条件に応答して、第２のエミュレートされたキャリア検知信号５２２を生成するように構成されている第２のエミュレーション回路５３０を含み得る。インターフェース回路５０８は、第１のエミュレートされたキャリア検知信号５２０にシグナリングを追加するように、すなわち、第１のエミュレートされたキャリア検知信号５２０を修正して追加されたシグナリングを含むように構成され得る。開示される実施形態において、第２のエミュレーション回路５３０は、メディアアクセスチューニング回路５１６及びＲＭＩインターフェース５０６を監視するように構成され得る。図５に示される実施形態において、第２のエミュレーション回路５３０は、メディアアクセスチューニング回路５１６の伝送バッファ５１２及び受信バッファ５１０を監視すると共に、ＲＭＩインターフェース５０６の伝送イネーブル５２４を監視するように構成されている。

物理層システム５００は、物理層システム５００が受信フレーム又は同期フレームを伝送していない間、有効データ存在なし符号をＭＡＣに送信するように構成され得る。一実施形態において、インターフェース回路５０８は、物理層システム５００がそのＭＡＣに受信フレーム又は同期フレームを伝送していない間、受信バッファ５１０に有効データなし符号を挿入するように構成されている。インターフェース回路５０８は、図２、図３Ａ、図３Ｂ、及び図４を参照して説明したように、受信バッファ５１０に有効データ存在なし符号を挿入するための挿入回路を含み得る。一実施形態において、第２のエミュレーション回路５３０は、受信バッファ５１０に、又は代替的に、受信データ５３２に有効データ存在なし符号を挿入するように構成され得る（代替的な実施形態は、図５において、第２のエミュレーション回路５３０から受信バッファ５１０及び受信データ５３２への破線によって示される）。

第２のエミュレーション回路５３０は、図２、図３Ｂ、及び図４を参照して説明されるＣＲＳ＿ＤＶ信号などのＲＭＩインターフェース５０６の正しいシグナリングを可能にすることを含めて、検出された条件（すなわち、限定はしないが、「空状態」、「バッファに格納中」、「アクティブ状態」若しくは「非アクティブ状態」、「アクティブ状態から非アクティブ状態」若しくは「非アクティブ状態からアクティブ状態」）、又はそのような監視からコンテンツ（例えば、限定はしないが、事前定義された符号）に応答して、第２のエミュレートされたキャリア検知信号５２２を生成するように構成され得る。追加的又は代替的に、第２のエミュレーション回路５３０は、伝送バッファ５１２及び受信バッファ５１０をそれぞれ監視することに加えて、又はその代わりに、伝送データ５２６及び受信データ５３２を監視するように構成され得る。

ＲＭＩインターフェース５０６は、インターフェース回路５０８から第２のエミュレートされたキャリア検知信号５２２を受信し、それをキャリア及びデータ５１４に提供するように構成されている。開示される実施形態において、キャリア及びデータ５１４は、物理層システム５００の１つ以上の入力／出力（input/output、Ｉ／Ｏ）ピンのうちの１つの出力ピンと関連付けられ得る。出力ピンは、本明細書で説明されるキャリア検知信号（例えば、ＣＲＳ＿ＤＶ）と関連付けられ得る。一実施形態において、ＲＭＩインターフェース５０６は、（キャリア及びデータ５１４への入力信号５３６として図３に示される）ＤＶ信号と共に第２のエミュレートされたキャリア検知信号５２２をキャリア及びデータ５１４で多重化するための多重化回路を含み得る。別の実施形態において、ＲＭＩインターフェース５０６は、キャリア及びデータ５１４で、第２のエミュレートされたキャリア検知信号５２２に対応するＣＲＳ信号をアサートし、それぞれのオルタネートクロックサイクル上でＤＶ信号をアサートするための回路を含み得る。

図６は、本開示の１つ以上の実施形態による、エミュレーション回路６００の機能ブロック図であり、例えば、第２のエミュレーション回路５３０（図５）の実装であってもよい。図６に示される実施形態において、エミュレーション回路６００は、補正回路６０４、及び信号生成回路６１０を含む。

補正回路６０４は、一般に、信号生成回路６１０を制御して、第２のエミュレートされたキャリア検知信号６１２を生成するように構成されている。補正回路６０４の補正ロジック６０８は、第１のエミュレートされたキャリア検知信号６０２が、例えばＲＭＩＩインターフェース５０６で不正確なシグナリングを引き起こすであろうことを検出し、可能なエラーのうちの少なくともいくつかを補正するために、信号生成回路６１０を制御して第２のエミュレートされたキャリア検知信号６１２を生成するように構成され得る。レジスタ６０６は、条件を検出するための、及び／又は第２のエミュレートされたキャリア検知信号６１２を生成するためのパラメータを記憶するように構成され得る。第２のエミュレートされたキャリア検知信号６１２を生成するためのパラメータは、異なる使用事例（例えば、図２、図３、及び図４を参照して説明される事例）のための所定の間隙サイズ又は複数の所定の間隙サイズを含み得る。

いくつかの実施形態において、補正ロジック６０８は、エミュレーション回路６００を含むＰＨＹデバイスで使用される衝突回避プロトコルのタイプに基づいて構成され得る。非限定的な例として、補正ロジック６０８は、メディアアクセスチューニング、衝突回避、トラフィックシェーピング、又はそれらの組み合わせに関連する条件を検出するように構成され得る。レジスタ６０６で記憶されたパラメータはまた、衝突回避プロトコルのタイプに基づいて選択され得る。更に、いくつかの実施形態において、レジスタ６０６は、再構成可能であり得る。非限定的な例として、間隙サイズは、規格に適合するように事前に設定され、次いで、異なる規格に適合するように後で再構成され得る。一実施形態において、レジスタ６０６は、異なるデバイス（例えば、異なるサプライヤからのＭＡＣ、異なるサプライヤからのＰＨＹ構成要素、又は異なるアーキテクチャを有するＰＨＹ）の特性に補正回路６０４をチューニングすることを可能にし得る。

図７は、本開示の１つ以上の実施形態による、物理層デバイスでシグナリングを管理するためのプロセス７００を示している。動作７０２において、共有伝送メディアのキャリアが物理層デバイスで検知される。動作７０４において、第１のエミュレートされたキャリア検知信号が受信される。第１のエミュレートされたキャリア検知信号は、（例えば、限定しないが、ＰＬＣＡを実行する）メディアアクセスチューニング回路５１６などのメディアアクセスチューニング回路によって生成される。動作７０６において、第２のエミュレートされたキャリア検知信号が生成される。様々な実施形態において、第２のエミュレートされたキャリアは、第１のエミュレートされたキャリア検知信号がＲＭＩＩで不正確なシグナリングを引き起こすであろうことを検出したことに応答して、生成され得る。非限定的な例として、第２のキャリア検知信号は、第１のエミュレートされたキャリア検知信号の一部分を修正することによって生成され得る。

動作７０８において、第２のエミュレートされたキャリア検知信号がＲＭＩＩに提供される。動作７１０において、出力信号が現れる物理層デバイスの１つ以上の入力／出力（Ｉ／Ｏ）ピンのうちの１つがアサート又はデアサートされる。出力ピンは、ＲＭＩＩのキャリア検知信号と関連付けられ得る。一実施形態において、出力ピンは、ＲＭＩＩの多重化されたキャリア検知及びデータ有効信号（すなわち、信号ＣＲＳ＿ＤＶ）と関連付けられる。そのような多重化されたキャリア検知及びデータ有効信号は、動作７０８においてＲＭＩＩに提供される第２のエミュレートされたキャリア検知信号に応答して、アサート／デアサートされ得る。

開示される実施形態において、第２のエミュレートされたキャリア検知信号５２２は、当業者に既知の任意の好適な技法を使用して生成され得る。第１の非限定的な例として、第２のエミュレートされたキャリア検知信号５２２は、第１のエミュレートされたキャリア検知信号５２０を修正することによって生成され得る。信号を修正することは、非限定的な例として、フィルタリング技法を使用して別の信号を修正することを伴い得る。別の非限定的な例として、新しい信号を修正することは、参照信号として第１のエミュレートされたキャリア検知信号を使用して新しい信号を生成することを伴い得る。新しい信号は、修正された部分を除いて、全ての点で参照信号と実質的に同一であり得る。第２の非限定的な例として、第２のエミュレートされたキャリア検知信号は、図６の補正ロジック６０８などのロジックに応答して、新しい信号として生成され得る。

図８は、１つ以上の開示される実施形態による、限定はしないが、共有伝送メディア上での衝突後に、物理層システム５００などの受信物理層デバイス／システムでキャリア検知シグナリングを管理するためのプロセス８００を示している。動作８０２において、物理層システム５００は、共有伝送メディア５３４へのデータ伝送と関連付けられたデータを受信する（例えば、伝送フレームを受信する）。動作８０４において、共有伝送メディア５３４で衝突が検出される。物理層システム５００そして、より具体的にはメディアアクセスチューニング回路５１６は、非限定的な例として、送信イネーブル５２４が（例えば、ＭＡＣデバイスによって）アサートされたことに応答して衝突を検出し得、（共有伝送メディア５３４のキャリアの存在を示す）キャリア検知信号５１８が生成される。注目すべきことに、物理層システム５００に結合されたＣＳＭＡリンク層デバイス（図示せず）は、その衝突検出プロトコルの態様を実装し得る（例えば、フレームの短いジャムシーケンスを伝送し、ランダムな期間の間にバックオフする）。

動作８０６において、物理層システム５００は、共有伝送メディア５３４からのデータ受信と関連付けられたデータフレームを受信する（すなわち、「受信フレーム」を受信する）。非限定的な例として、動作８０６のデータ受信の受信フレームは、動作８０４において検出された衝突と関連付けられ得る。例えば、データ受信の受信フレームは、現在の伝送機会を所有する物理層デバイス／システムからのものであり得、又は単に、衝突を検出することを生じさせた、検出されたキャリアに対応し得る。

図８には示されていないが、メディアアクセスチューニング回路５１６の第１のエミュレーション回路５２８は、衝突処理ロジック及びキャリア検知信号５１８に応答して、第１のエミュレートされたキャリア検知信号５２０を生成する。企図される動作において、その衝突処理ロジックに応じて、第１のエミュレーション回路５２８は、キャリア検知信号５１８を忠実に複製するか、又はキャリア検知信号５１８とは異なる第１のエミュレートされたキャリア検知信号５２０を生成し得る。

動作８０８において、インターフェース回路５０８は、メディアアクセスチューニング回路５１６から第１のエミュレートされたキャリア検知信号５２０を受信する。動作８１０において、インターフェース回路５０８は、受信バッファ５１０が空状態であるかどうかを判定する。注目すべきことに、この実施例において、受信バッファ５１０が空状態である場合、それは、ＲＭＩインターフェース５０６で正しいシグナリングを可能にするために、第１のエミュレートされたキャリア検知信号５２０を修正するようにインターフェース回路５０８をトリガする条件であることになる。受信バッファ５１０が空状態でない（すなわち、依然として受信フレームを記憶している）場合、動作８１２において、インターフェース回路５０８によって生成された第２のエミュレートされたキャリア検知信号５２２は、第１のエミュレートされたキャリア検知信号５２０の忠実な複製であり、プロセス８００は、動作８０８にループバックする。受信バッファ５１０が空状態である場合（例えば、フレームが受信バッファ５１０に残っていない）、動作８１４において、インターフェース回路５０８は、第２のエミュレートされたキャリア検知信号５２２を、修正されたエミュレートされたキャリア検知信号であるように、生成する。一実施形態において、インターフェース回路５０８によって生成された第２のエミュレートされたキャリア検知信号５２２は、データ受信の終了を示すデータ終了信号である間隙を含む。

動作８１６において、出力信号が、生成された第２のエミュレートされたキャリア検知信号に応答して、アサート及び／又はデアサートされる。一実施形態において、アサート及び／又はデアサートされた信号は、キャリア及びデータ５１４と関連付けられた出力ピン上に現れ、図２の間隙２１４を含むＣＲＳ＿ＤＶ信号を生成する。

動作８１８において、動作８１４の間隙の生成後、インターフェース回路５０８は、第２のエミュレートされたキャリア検知信号５２２を、第１のエミュレートされたキャリア検知信号５２０の忠実な複製であるように生成する、言い換えれば、インターフェース回路５０８は、第２のエミュレートされたキャリア検知信号５２２としてメディアアクセスチューニング回路５１６によって生成されたエミュレートされたキャリア検知信号の忠実な複製を生成する。

図９は、１つ以上の開示された実施形態による、伝送ＰＨＹでキャリア検知シグナリングを管理するためのプロセス９００を示している。動作９０２において、物理層システム５００は、伝送イネーブル５２４がアサートされることを検出し、伝送バッファ５１２に伝送データを記憶し始める。

動作９０４において、インターフェース回路５０８は、伝送機会が開始されたかどうかを判定する。伝送機会が開始されていない場合、動作９０６において、インターフェース回路５０８は、メディアアクセスチューニング回路５１６によって生成された第１のエミュレートされたキャリア検知信号５２０を抑制する。動作９０８において、ＲＭＩＩのキャリア検知信号は、動作９０６の抑制された第１のエミュレートされたキャリア検知信号５２０に応答して、デアサートされる。

伝送機会を開始したことを検出した後、動作９１０において、インターフェース回路５０８は、伝送バッファ５１２を第２の伝送データで充填し続け、伝送バッファ５１２から共有伝送メディア５３４への第１の伝送データの移動を開始する。

動作９１２において、インターフェース回路５０８は、伝送イネーブル５２４がデアサートされているかどうかを判定し、これに基づいて、インターフェース回路５０８は、リンク層デバイス、すなわち、接続されたＭＡＣ層が伝送データの送信を完了したと推論する。伝送イネーブル５２４がデアサートされていない場合、動作９１４において、インターフェース回路５０８は、メディアアクセスチューニング回路５１６から受信された第１のエミュレートされたキャリア検知信号５２０を抑制する。動作９１６において、ＲＭＩＩのキャリア検知信号は、動作９１４の抑制された第１のエミュレートされたキャリア検知信号５２０に応答して、デアサートされる。

伝送イネーブル５２４がデアサートされる場合、動作９１８において、インターフェース回路５０８は、物理層システム５００が伝送バッファ５１２から共有伝送メディア５３４への伝送データの移動を完了する間、第１のエミュレートされたキャリア検知信号５２０の忠実な複製である第２のエミュレートされたキャリア検知信号５２２を生成する。

動作９２０において、インターフェース回路５０８は、少なくとも、第１のエミュレートされたキャリア検知信号５２０を忠実に複製している間、すなわち、第２のエミュレートされたキャリア検知信号５２２をアサートしている間、データ有効なし符号をデータ５３２に挿入する。

図９には示されていないが、ＲＭＩＩのキャリア検知信号は、動作９１８の生成された第２のエミュレートされたキャリア検知信号に応答して、アサート及び／又はデアサートされ得る。

図１０は、１つ以上の開示された実施形態による、時間認識延期及び／又はトラフィックシェーピングを強制するように構成された受信ＰＨＹでキャリア検知シグナリングを管理するためのプロセス１０００を示している。動作１００２において、インターフェース回路５０８は、メディアアクセスチューニング回路５１６から第１のエミュレートされたキャリア検知信号５２０を受信し、第１のエミュレートされたキャリア検知信号５２０は、メディアアクセスチューニング回路５１６が次の伝送機会を待っている間に受信しているため、アサートされる。動作１００４において、インターフェース回路５０８は、受信バッファ５１０内に同期バイトが存在するかどうかを確認する。非限定的な例として、同期バイトは、イーサネットフレームのプリアンブルであり得る。同期バイトが存在しない場合、動作１００６において、インターフェース回路５０８は、メディアアクセスチューニング回路５１６から受信した第１のエミュレートされたキャリア検知信号５２０を第２のエミュレートされたキャリア検知信号５２２として忠実に複製し、プロセス１０００は動作１００２にループバックする。

受信バッファ内に同期バイトが存在する場合、動作１００８において、同期バイトがＭＡＣに送信される前に、インターフェース回路５０８はデータ受信が開始しようとしていることを示す第１の間隙を有する第２のエミュレートされたキャリア検知信号５２２を生成する。第１の間隙４３２は、図４のプロセス４００において示され、時刻４３０及び時刻４３４に対するものである。

動作１０１０において、ＲＭＩインターフェース５０６の出力キャリア検知信号（例えば、キャリア及びデータ５１４）は、データ受信の開始をシグナリングするための第１の間隙を有する生成された第２のエミュレートされたキャリア検知信号に応答してアサート及び／又はデアサートされる。一実施形態において、アサート及び／又はデアサートされたキャリア及びデータ５１４は、図４の間隙４４４を含むＣＲＳ＿ＤＶ信号を生成する。

動作１０１２において、インターフェース回路５０８は、データ受信が完了したかどうかを判定する。データ受信が完了していない場合、動作１０１４において、インターフェース回路５０８は、物理層システム５００が受信バッファからＭＡＣに受信フレームを伝送する間、第２のエミュレートされたキャリア検知信号５２２としてメディアアクセスチューニング回路５１６によって生成された第１のエミュレートされたキャリア検知信号５２０を忠実に複製する。データ受信が完了している場合、動作１０１６において、インターフェース回路５０８は、データ受信の終了を示す間隙を有する第２のエミュレートされたキャリア検知信号を生成する。第２の間隙４４４は、図４のプロセス４００において示され、時刻４３６及び時刻４３８に対するものである。

動作１０１８において、（例えば、キャリア及びデータ５１４によって出力される）ＲＭＩインターフェース５０６の出力キャリア検知信号は、データ受信の終了をシグナリングするための第１の間隙を有する生成された第２のエミュレートされたキャリア検知信号に応答してアサート及び／又はデアサートされる。一実施形態において、キャリア及びデータ５１４は、図４の間隙４４０を含むＣＲＳ＿ＤＶ信号を生成する。

特定の実施形態に関連して、ＰＨＹデバイス１０４、ＰＨＹデバイス１０８、及び物理層システム５００などのＰＨＹデバイス及びシステムは、ＲＭＩインターフェースを含むインターフェース回路を有するものとして示され、又は説明され得る。当業者には、開示される実施形態が、ＰＨＹデバイスがメディア独立インターフェース（ＭＩＩ）を実装し、ＰＨＹデバイスとＭＡＣデバイスとの間の別個のチップに実装されたＲＭＩインターフェースに結合されている配置に等しく適用可能であることが理解されよう。非限定的な例として、図５のＲＭＩインターフェース５０６は、インターフェース回路５０８と同一のチップパッケージ、又は異なるチップパッケージ内に実装され得る。

本開示において、「典型的な」、「従来の」、又は「既知の」とされるものの特徴評価は、先行技術で開示されていること、又は考察された態様が先行技術で認識されていることを必ずしも意味しない。関連分野において、広く知られているか、十分理解されているか、又は日常的に使用されていることを必ずしも意味しない。

本開示は、特定の例示される実施形態に関して本明細書に記載されているが、当業者は、本発明がそのように限定されないことを認識し、理解するであろう。むしろ、以下にそれらの法的等価物と共に特許請求されるような本発明の範囲から逸脱することなく、例示され、説明される実施形態に対して数多くの追加、削除、及び修正を行うことができる。加えて、一実施形態からの特徴は、本発明者によって想到されるように、別の開示した実施形態の特徴と組み合わせることができるが、それでも、本開示の範囲内に包含される。

本開示の更なる非限定的な実施形態は、以下のとおりである。

実施形態１：方法であって、物理層デバイスにおいて、共有伝送メディアのキャリアを検知するステップと、検知されたキャリアに応答して、物理層デバイスの縮小メディア独立インターフェース（ＲＭＩＩ）のキャリア検知信号と関連付けられた出力信号をアサート又はデアサートするステップと、を含む、方法。

実施形態２：ＲＭＩＩのキャリア検知信号と関連付けられた出力信号をアサート又はデアサートするステップは、検知されたキャリアがアイドル状態である期間の少なくとも一部分の間に、出力信号をアサートするステップ、を含む、実施形態１に記載の方法。

実施形態３：ＲＭＩＩのキャリア検知信号に関連付けられた出力信号をアサート又はデアサートするステップは、検知されたキャリアがアクティブ状態である期間の少なくとも一部分の間に、出力信号をデアサートするステップ、を含む、実施形態１又は２に記載の方法。

実施形態４：メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を受信するステップと、第１のエミュレートされたキャリア検知信号が縮小メディア独立インターフェース（ＲＭＩＩ）において不正確なシグナリングを引き起こすであろうことを検出することに応答して、第２のエミュレートされたキャリア検知信号を生成するステップと、第２のエミュレートされたキャリア検知信号をＲＭＩＩに提供するステップと、を更に含む、実施形態１～３のいずれか一項に記載の方法。

実施形態５：第１のエミュレートされたキャリア検知信号がＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを検出することに応答して、第２のエミュレートされたキャリア検知信号を生成するステップは、共有伝送メディアにおける衝突の後に続くデータ受信の終了を検出するステップと、データ受信の終了を検出することに応答して、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を修正してデータ受信信号の終了を含めることによって、第２のエミュレートされたキャリア検知信号を生成するステップと、を含む、実施形態１～４のいずれか一項に記載の方法。

実施形態６：データ受信中にメディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を複製するステップと、第２のエミュレートされたキャリア検知信号をＲＭＩＩに提供した後に、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を複製するステップと、を更に含む、実施形態１～５のいずれか一項に記載の方法。

実施形態７：第１のエミュレートされたキャリア検知信号がＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを検出することに応答して、第２のエミュレートされたキャリア検知信号を生成するステップは、リンク層デバイスが伝送データを提供することを完了するのを待っている間、第１のエミュレートされたキャリア検知信号のアサートを抑制するステップ、を含む、実施形態１～６のいずれか一項に記載の方法。

実施形態８：リンク層デバイスが伝送データを提供することを完了するのを待っている間、第１のエミュレートされたキャリア検知信号のアサートを抑制するステップは、リンク層デバイスによるデータ伝送の開始を検出するステップと、伝送バッファがリンク層デバイスから受信される第１の伝送データで充填されている間、第１のエミュレートされたキャリア検知信号のアサートを抑制するステップと、を含む、実施形態１～７のいずれか一項に記載の方法。

実施形態９：リンク層デバイスが伝送データを提供することを完了するのを待っている間、第１のエミュレートされたキャリア検知信号のアサートを抑制するステップは、伝送バッファがリンク層デバイスから受信される第２の伝送データで充填されており、第１の伝送データが伝送バッファから共有伝送メディアに移動されている間、第１のエミュレートされたキャリア検知信号のアサートを抑制するステップ、を更に含む、実施形態１～８のいずれか一項に記載の方法。

実施形態１０：リンク層デバイスが伝送データを提供することを完了するのを待っている間、第１のエミュレートされたキャリア検知信号のアサートを抑制するステップは、有効なデータが存在しないことを示す符号で受信バッファを充填するステップと、第２の伝送データが伝送バッファから共有伝送メディアに移動されている間、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を複製するステップと、を更に含む、実施形態１～９のいずれか一項に記載の方法。

実施形態１１：第１のエミュレートされたキャリア検知信号がＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを検出することに応答して、第２のエミュレートされたキャリア検知信号を生成するステップは、メディアアクセスチューニング回路の受信バッファにおいて同期バイトを検出するステップと、メディアアクセスチューニング回路の受信バッファにおける同期バイトの検出に応答して、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を修正してデータ受信信号の開始を含めることによって、第２のエミュレートされたキャリア検知信号を生成するステップと、を含む、実施形態１～１０のいずれか一項に記載の方法。

実施形態１２：メディアアクセスチューニング回路の受信バッファにおいて同期バイトを検出するまで、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を複製するステップ、を更に含む、実施形態１～１１のいずれか一項に記載の方法。

実施形態１３：同期バイトがリンク層デバイスに提供される前に、第２のエミュレートされたキャリア検知信号をＲＭＩＩに提供するステップ、を更に含む、実施形態１～１２のいずれか一項に記載の方法。

実施形態１４：全ての受信バッファバイトがリンク層デバイスに提供された後に、第２のエミュレートされたキャリア検知信号をＲＭＩＩに提供するステップ、を更に含む、実施形態１～１３のいずれか一項に記載の方法。

実施形態１５：第２のエミュレートされたキャリア検知信号をＲＭＩＩに提供した後に、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を複製するステップ、を更に含む、実施形態１～１４のいずれか一項に記載の方法。

実施形態１６：第２のエミュレートされたキャリア検知信号を生成するステップは、第１のエミュレートされたキャリア検知信号を修正して間隙を含めるステップを含む、実施形態１～１５のいずれか一項に記載の方法。

実施形態１７：第２のエミュレートされたキャリア検知信号を生成するステップは、第１のエミュレートされたキャリア検知信号の一部分を、検出可能なシェイプを有するように適合させるステップを含む、実施形態１～１６のいずれか一項に記載の方法。

実施形態１８：物理層（ＰＨＹ）デバイスであって、共有伝送メディアとの間でデータを送受信するように構成された伝送回路と、共有伝送メディアのキャリアを検知するように構成された検知回路と、１つ以上の入力／出力（Ｉ／Ｏ）ピンのうちの１つの出力ピンが、縮小メディア独立インターフェース（ＲＭＩＩ）のキャリア検知信号の出力信号と関連付けられている、１つ以上のＩ／Ｏピンと、を備える、デバイス。

実施形態１９：出力信号は、検知されたキャリアがアイドル状態である期間の少なくとも一部分に間に、アサート可能である、実施形態１８に記載のデバイス。

実施形態２０：出力信号は、検知されたキャリアがアクティブ状態である期間の少なくとも一部分の間に、デアサート可能である、実施形態１８又は１９に記載のデバイス。

実施形態２１：第１のエミュレートされたキャリア検知信号を生成するように構成されたメディアアクセスチューニング回路と、インターフェース回路であって、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を受信することと、第１のエミュレートされたキャリア検知信号がＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを検出することに応答して、第２のエミュレートされたキャリア検知信号を生成することと、第２のエミュレートされたキャリア検知信号をＲＭＩＩに提供することと、を行うように構成されている、インターフェース回路、を更に備える、実施形態１８～２０のいずれか一項に記載のデバイス。

実施形態２２：インターフェース回路は、第１のエミュレートされたキャリア検知信号がＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを検出することに応答して、第２のエミュレートされたキャリア検知信号を生成するように構成されており、生成することは、共有伝送メディアにおける衝突の後に続くデータ受信の終了を検出することと、データ受信の終了を検出することに応答して、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を修正してデータ受信信号の終了を含めることによって、第２のエミュレートされたキャリア検知信号を生成することと、によって行われる、実施形態１８～２１のいずれか一項に記載のデバイス。

実施形態２３：インターフェース回路は、データ受信中に生成された第１のエミュレートされたキャリア検知信号を複製することと、第２のエミュレートされたキャリア検知信号をＲＭＩＩに提供した後に、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を複製することと、を行うように構成されている、実施形態１８～２２のいずれか一項に記載のデバイス。

実施形態２４：インターフェース回路は、第１のエミュレートされたキャリア検知信号がＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを検出することに応答して、第２のエミュレートされたキャリア検知信号を生成するように構成されており、生成することは、リンク層デバイスが伝送データを提供することを完了するのを待っている間、第１のエミュレートされたキャリア検知信号を抑制すること、によって行われる、実施形態１８～２３のいずれか一項に記載のデバイス。

実施形態２５：インターフェース回路は、リンク層デバイスが伝送データを提供することを完了するのを待っている間、第１のエミュレートされたキャリア検知信号を抑制するように構成されており、抑制することは、リンク層デバイスによるデータ伝送の開始を検出することと、第１の伝送データがリンク層デバイスから受信されており、伝送バッファが第１の伝送データで充填されている間、第１のエミュレートされたキャリア検知信号を抑制することと、によって行われる、実施形態１８～２４のいずれか一項に記載のデバイス。

実施形態２６：インターフェース回路は、リンク層デバイスが伝送データを提供することを完了するのを待っている間、第１のエミュレートされたキャリア検知信号を抑制するように更に構成されており、構成することは、第２の伝送データがリンク層デバイスから受信されており、伝送バッファが第２の伝送データで充填されている間、第１のエミュレートされたキャリア検知信号を抑制すること、によって行われる、実施形態１８～２５のいずれか一項に記載のデバイス。

実施形態２７：インターフェース回路は、伝送回路が第２の伝送データを伝送バッファから共有伝送メディアに移動させる間、有効なデータを示す符号で受信バッファを充填することと、伝送回路が第２の伝送データを伝送バッファから共有伝送メディアに移動させる間、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を複製することと、行うように構成されている、実施形態１８～２６のいずれか一項に記載のデバイス。

実施形態２８：インターフェース回路は、第１のエミュレートされたキャリア検知信号がＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを検出することに応答して、第２のエミュレートされたキャリア検知信号を生成するように構成されており、生成することは、メディアアクセスチューニング回路の受信バッファで同期バイトを検出することと、メディアアクセスチューニング回路の受信バッファにおいて同期バイトを検出することに応答して、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を修正してデータ受信信号の開始を含めることによって、第２のエミュレートされたキャリア検知信号を生成することと、によって行われる、実施形態１８～２７のいずれか一項に記載のデバイス。

実施形態２９：インターフェース回路は、同期バイトがリンク層デバイスに提供される前に、第２のエミュレートされたキャリア検知信号をＲＭＩＩに提供するように構成されている、実施形態１８～２８のいずれか一項に記載のデバイス。

実施形態３０：インターフェース回路は、メディアアクセスチューニング回路の受信バッファにおいて同期バイトを検出するまで、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を複製すること、を行うように構成されている、実施形態１８～２９のいずれか一項に記載のデバイス。

実施形態３１：インターフェース回路は、受信バッファからの全てのデータがリンク層デバイスに転送された後に、第２のエミュレートされたキャリア検知信号をＲＭＩＩに提供するように構成されている、実施形態１８～３０のいずれか一項に記載のデバイス。

実施形態３２：インターフェース回路は、第２のエミュレートされたキャリア検知信号をＲＭＩＩに提供した後に、メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を複製すること、を行うように構成されている、実施形態１８～３１のいずれか一項に記載のデバイス。

実施形態３３：インターフェース回路は、第１のエミュレートされたキャリア検知信号を修正して間隙を含めることによって、第２のエミュレートされたキャリア検知信号を生成するように構成されている、実施形態１８～３２のいずれか一項に記載のデバイス。

実施形態３４：インターフェース回路は、第１のエミュレートされたキャリア検知信号を修正してパルスを含めることによって、第２のエミュレートされたキャリア検知信号を生成するように構成されている、実施形態１８～３３のいずれか一項に記載のデバイス。

実施形態３５：インターフェース回路は、第１のエミュレートされたキャリア検知信号の一部分を、検出可能なシェイプを有するように適合させることによって、第２のエミュレートされたキャリア検知信号を生成するように構成されている、実施形態１８～３４のいずれか一項に記載のデバイス。

Claims (35)

1. 方法であって、
   物理層デバイスにおいて、共有伝送メディアのキャリアを検知するステップと、
   検知された前記キャリアに応答して、前記物理層デバイスの縮小メディア独立インターフェース（ＲＭＩＩ）のキャリア検知信号と関連付けられた出力信号をアサート又はデアサートするステップと、を含む、方法。
2. 前記ＲＭＩＩの前記キャリア検知信号と関連付けられた前記出力信号を前記アサート又はデアサートするステップは、
   検知された前記キャリアがアイドル状態である期間の少なくとも一部分の間に、前記出力信号をアサートするステップ、を含む、請求項１に記載の方法。
3. 前記ＲＭＩＩの前記キャリア検知信号と関連付けられた前記出力信号を前記アサート又はデアサートするステップは、
   検知された前記キャリアがアクティブ状態である期間の少なくとも一部分の間に、前記出力信号をデアサートするステップ、を含む、請求項１に記載の方法。
4. メディアアクセスチューニング回路によって生成された第１のエミュレートされたキャリア検知信号を受信するステップと、
   前記第１のエミュレートされたキャリア検知信号が前記縮小メディア独立インターフェース（ＲＭＩＩ）において不正確なシグナリングを引き起こすであろうことを検出することに応答して、第２のエミュレートされたキャリア検知信号を生成するステップと、
   前記第２のエミュレートされたキャリア検知信号を前記ＲＭＩＩに提供するステップと、を更に含む、請求項１に記載の方法。
5. 前記第１のエミュレートされたキャリア検知信号が前記ＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを前記検出することに応答して、前記第２のエミュレートされたキャリア検知信号を前記生成するステップは、
   前記共有伝送メディアにおける衝突の後に続くデータ受信の終了を検出するステップと、
   前記データ受信の前記終了を前記検出することに応答して、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を修正してデータ受信信号の終了を含めることによって、前記第２のエミュレートされたキャリア検知信号を生成するステップと、を含む、請求項４に記載の方法。
6. 前記データ受信中に前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を複製するステップと、
   前記第２のエミュレートされたキャリア検知信号を前記ＲＭＩＩに提供した後に、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を複製するステップと、を更に含む、請求項５に記載の方法。
7. 前記第１のエミュレートされたキャリア検知信号が前記ＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを前記検出することに応答して、前記第２のエミュレートされたキャリア検知信号を生成するステップは、
   リンク層デバイスが伝送データを提供することを完了するのを待っている間、前記第１のエミュレートされたキャリア検知信号のアサートを抑制するステップ、を含む、請求項４に記載の方法。
8. 前記リンク層デバイスが伝送データを提供することを完了するのを待っている間、前記第１のエミュレートされたキャリア検知信号の前記アサートを抑制するステップは、
   前記リンク層デバイスによるデータ伝送の開始を検出するステップと、
   伝送バッファが前記リンク層デバイスから受信される第１の伝送データで充填されている間、前記第１のエミュレートされたキャリア検知信号のアサートを抑制するステップと、を含む、請求項７に記載の方法。
9. 前記リンク層デバイスが伝送データを提供することを完了するのを待っている間、前記第１のエミュレートされたキャリア検知信号の前記アサートを抑制するステップは、
   前記伝送バッファが前記リンク層デバイスから受信される第２の伝送データで充填されており、前記第１の伝送データが前記伝送バッファから前記共有伝送メディアに移動されている間、前記第１のエミュレートされたキャリア検知信号のアサートを抑制するステップ、を更に含む、請求項８に記載の方法。
10. 前記リンク層デバイスが伝送データを提供することを完了するのを待っている間、前記第１のエミュレートされたキャリア検知信号のアサートを抑制するステップは、
    有効なデータが存在しないことを示す符号で受信バッファを充填するステップと、
    前記第２の伝送データが前記伝送バッファから前記共有伝送メディアに移動されている間、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を複製するステップと、を更に含む、請求項９に記載の方法。
11. 前記第１のエミュレートされたキャリア検知信号が前記ＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを検出することに応答して、前記第２のエミュレートされたキャリア検知信号を前記生成するステップは、
    前記メディアアクセスチューニング回路の受信バッファにおいて同期バイトを検出するステップと、
    前記メディアアクセスチューニング回路の前記受信バッファにおける前記同期バイトの前記検出に応答して、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を修正してデータ受信信号の開始を含めることによって、前記第２のエミュレートされたキャリア検知信号を生成するステップと、を含む、請求項４に記載の方法。
12. 前記メディアアクセスチューニング回路の前記受信バッファにおいて前記同期バイトを前記検出するまで、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を複製するステップ、を更に含む、請求項１１に記載の方法。
13. 前記同期バイトがリンク層デバイスに提供される前に、前記第２のエミュレートされたキャリア検知信号を前記ＲＭＩＩに提供するステップ、を更に含む、請求項１２に記載の方法。
14. 全ての受信バッファバイトが前記リンク層デバイスに提供された後に、前記第２のエミュレートされたキャリア検知信号を前記ＲＭＩＩに提供するステップ、を更に含む、請求項１３に記載の方法。
15. 前記第２のエミュレートされたキャリア検知信号を前記ＲＭＩＩに提供した後に、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を複製するステップ、を更に含む、請求項１４に記載の方法。
16. 前記第２のエミュレートされたキャリア検知信号を生成するステップは、前記第１のエミュレートされたキャリア検知信号を修正して間隙を含めるステップを含む、請求項４に記載の方法。
17. 前記第２のエミュレートされたキャリア検知信号を生成するステップは、前記第１のエミュレートされたキャリア検知信号の一部分を、検出可能なシェイプを有するように適合させるステップを含む、請求項４に記載の方法。
18. 物理層（ＰＨＹ）デバイスであって、
    共有伝送メディアとの間でデータを送受信するように構成された伝送回路と、
    前記共有伝送メディアのキャリアを検知するように構成された検知回路と、
    １つ以上の入力／出力（Ｉ／Ｏ）ピンであって、前記１つ以上のＩ／Ｏピンのうちの１つの出力ピンが、縮小メディア独立インターフェース（ＲＭＩＩ）のキャリア検知信号の出力信号と関連付けられている、１つ以上のＩ／Ｏピンと、を備える、物理層デバイス。
19. 前記出力信号は、検知されたキャリアがアイドル状態である期間の少なくとも一部分の間に、アサート可能である、請求項１８に記載のデバイス。
20. 前記出力信号は、検知されたキャリアがアクティブ状態である期間の少なくとも一部分の間に、デアサート可能である、請求項１８に記載のデバイス。
21. 第１のエミュレートされたキャリア検知信号を生成するように構成されたメディアアクセスチューニング回路と、
    インターフェース回路であって、
    前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を受信することと、
    前記第１のエミュレートされたキャリア検知信号が前記ＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを検出することに応答して、第２のエミュレートされたキャリア検知信号を生成することと、
    前記第２のエミュレートされたキャリア検知信号を前記ＲＭＩＩに提供することと、を行うように構成された、インターフェース回路、を更に備える、請求項１８に記載のデバイス。
22. 前記インターフェース回路は、前記第１のエミュレートされたキャリア検知信号が前記ＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを前記検出することに応答して、前記第２のエミュレートされたキャリア検知信号を生成するように構成されており、前記生成することは、
    前記共有伝送メディアにおける衝突の後に続くデータ受信の終了を検出することと、
    前記データ受信の前記終了を前記検出することに応答して、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を修正してデータ受信信号の終了を含めることによって、前記第２のエミュレートされたキャリア検知信号を生成することと、によって行われる、請求項２１に記載のデバイス。
23. 前記インターフェース回路は、
    前記データ受信中に生成された前記第１のエミュレートされたキャリア検知信号を複製することと、
    前記第２のエミュレートされたキャリア検知信号を前記ＲＭＩＩに提供した後に、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を複製することと、を行うように構成されている、請求項２２に記載のデバイス。
24. 前記インターフェース回路は、前記第１のエミュレートされたキャリア検知信号が前記ＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを前記検出することに応答して、前記第２のエミュレートされたキャリア検知信号を生成するように構成されており、前記生成することは、
    リンク層デバイスが伝送データを提供することを完了するのを待っている間、前記第１のエミュレートされたキャリア検知信号を抑制すること、によって行われる、請求項２１に記載のデバイス。
25. 前記インターフェース回路は、前記リンク層デバイスが伝送データを提供することを完了するのを待っている間、前記第１のエミュレートされたキャリア検知信号を抑制するように構成されており、前記抑制することは、
    前記リンク層デバイスによるデータ伝送の開始を検出することと、
    第１の伝送データが前記リンク層デバイスから受信されており、伝送バッファが前記第１の伝送データで充填されている間、前記第１のエミュレートされたキャリア検知信号を抑制することと、によって行われる、請求項２４に記載のデバイス。
26. 前記インターフェース回路は、前記リンク層デバイスが伝送データを提供することを完了するのを待っている間、前記第１のエミュレートされたキャリア検知信号を抑制するように更に構成されており、前記抑制することは、
    第２の伝送データが前記リンク層デバイスから受信されており、前記伝送バッファが前記第２の伝送データで充填されている間、前記第１のエミュレートされたキャリア検知信号を抑制すること、によって行われる、請求項２５に記載のデバイス。
27. 前記インターフェース回路は、
    伝送回路が前記第２の伝送データを前記伝送バッファから前記共有伝送メディアに移動させる間、有効なデータが存在しないことを示す符号で受信バッファを充填することと、
    前記伝送回路が前記第２の伝送データを前記伝送バッファから前記共有伝送メディアに移動させる間、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を複製することと、を行うように構成されている、請求項２６に記載のデバイス。
28. 前記インターフェース回路は、前記第１のエミュレートされたキャリア検知信号が前記ＲＭＩＩにおいて不正確なシグナリングを引き起こすであろうことを前記検出することに応答して、前記第２のエミュレートされたキャリア検知信号を生成するように構成されており、前記生成することは、
    前記メディアアクセスチューニング回路の受信バッファにおいて同期バイトを検出することと、
    前記メディアアクセスチューニング回路の前記受信バッファにおいて前記同期バイトを前記検出することに応答して、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を修正してデータ受信信号の開始を含めることによって、前記第２のエミュレートされたキャリア検知信号を生成することと、によって行われる、請求項２１に記載のデバイス。
29. 前記インターフェース回路は、前記同期バイトがリンク層デバイスに提供される前に、前記第２のエミュレートされたキャリア検知信号を前記ＲＭＩＩに提供するように構成されている、請求項２８に記載のデバイス。
30. 前記インターフェース回路は、
    前記メディアアクセスチューニング回路の前記受信バッファにおいて前記同期バイトを前記検出するまで、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を複製すること、を行うように構成されている、請求項２９に記載のデバイス。
31. 前記インターフェース回路は、前記受信バッファからの全ての前記データが前記リンク層デバイスに転送された後に、前記第２のエミュレートされたキャリア検知信号を前記ＲＭＩＩに提供するように構成されている、請求項３０に記載のデバイス。
32. 前記インターフェース回路は、
    前記第２のエミュレートされたキャリア検知信号を前記ＲＭＩＩに提供した後に、前記メディアアクセスチューニング回路によって生成された前記第１のエミュレートされたキャリア検知信号を複製すること、を行うように構成されている、請求項３１に記載のデバイス。
33. 前記インターフェース回路は、前記第１のエミュレートされたキャリア検知信号を修正して間隙を含めることによって、前記第２のエミュレートされたキャリア検知信号を生成するように構成されている、請求項２１に記載のデバイス。
34. 前記インターフェース回路は、前記第１のエミュレートされたキャリア検知信号を修正してパルスを含めることによって、前記第２のエミュレートされたキャリア検知信号を生成するように構成されている、請求項２１に記載のデバイス。
35. 前記インターフェース回路は、前記第１のエミュレートされたキャリア検知信号の一部分を、検出可能なシェイプを有するように適合させることによって、前記第２のエミュレートされたキャリア検知信号を生成するように構成されている、請求項２１に記載のデバイス。

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