JP2022540824A - （１１１）ｓｉ上に成長させたｉｉｉ－ｖ族材料の制御されたｎドーピングの方法 - Google Patents

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Abstract

本発明は、（１１１）Ｓｉ上に成長させたｎドープＩＩＩ－Ｖ族材料を提供する方法に関し、特に、成長させないステップと交互に配置されたＩＩＩ－Ｖ族材料の成長ステップを含む方法に関し、成長ステップおよび成長させないステップの両方が、一定の連続したヒ素フラックス濃度に曝される。【選択図】図１ｂ

Description

本発明は、（１１１）Ｓｉ上に成長させたｎドープＩＩＩ－Ｖ族材料を提供する方法に関し、特に、成長させないステップと交互に配置されたＩＩＩ－Ｖ族材料を成長させるステップを含む方法であって、成長ステップおよび成長させないステップの両方が、一定の連続したヒ素フラックス濃度に曝される、前記方法に関する。
真性半導体材料は、通常、ｎ型半導体のような外因性半導体を形成するためのドーパント、すなわち、電子が多数キャリアであり、正孔が少数キャリアである材料を必要とする。ｐ型半導体は、正孔が多数キャリアであり、電子が少数キャリアである半導体材料を含む。真性半導体材料ドーピングは、通常、不純物原子を真性半導体に導入することを含む。不純物原子は、半導体材料とは異なる元素からのものであり、不純物原子は、真性半導体に対するドナーまたはアクセプタのいずれかである。ドナーは、それらの余分な原子価原子を半導体の伝導帯に供与する。アクセプタは、半導体の価電子帯から電子を受け取り、それによって真性半導体材料に過剰な正孔を提供する、すなわちｐ型半導体を提供する。半導体デバイスを作製する場合、ｎ型およびｐ型半導体を接合して、たとえばｐ－ｎ接合を形成することができる。
しかしながら、半導体材料は、分子線エピタキシ成長プロセスで製造されるとき、たとえばｐ型またはｎ型の意図しないドーピングを示し得ることが知られている。その理由は、得られる半導体材料の構造品質が不完全であることである（結晶欠陥等）。そのような状況では、半導体材料に意図しないｐまたはｎドーピング（自己ドーピングと表わされることもあり、すなわち、添加されたドーパント剤は使用されない）が発生した場合、ドーパントを使用してｎ型またはｐ型半導体を作製することができない可能性がある。たとえば、エピタキシャル成長プロセスにおいて意図しないＰドーピング（または自己ドーピング）が発生した場合、補償ドーピングと呼ばれるプロセスにおいてｎドーピング剤を添加することが、材料をｎドープさせるときに可能であることが知られている。しかしながら、この可能性は、補償ｎドーピングが成功し得る場合、通常、少なくとも材料中に存在するｐドーピングのレベルに依存する。
ＧａＡｓは、それをｎ型にするために最も一般的にはシリコンでドープされるが、それに加えて、それをそれぞれｎ型またはｐ型にドープするためにゲルマニウム、硫黄、テルルもしくはスズ、またはベリリウム、クロムもしくはゲルマニウムなどでドープすることができる。あるタイプのドーパントは、実際には、ＧａＡｓ格子内のどの位置をとるかに応じて、ｎドーパントおよびｐドーパントの両方として作用することができる。ＧａＡｓの場合、これは炭素基のすべてのメンバーに関連し、Ａｓ位置を占める場合はｎドーパントとなり、Ｇａ位置を占める場合はｐドーパントとなる。なお、ＧａＡｓ格子のＧａ位置を占めるＧａ原子をＧａＧａ、Ａｓ位置を占めるＧａをＧａＡｓ、・・・と表記する。
ＧａＡｓの二原子特性は、制御可能なドーピングを行う場合に非常に困難な材料となる。２つの構成要素ＧａとＡｓとの間の非単位比は、たとえば、ＧａＡｓがｐドーパントとして作用し、ＡｓＧａがｎドーパントとして作用するので、材料に強いドーピング効果をもたらす。その結果、ＧａＡｓの形成中にＧａの濃度がわずかに高くなるとｐ型材料が得られ、その反対でｎ型材料が得られる。
モノ空孔およびドーパント空孔錯体の不可避的な導入は、ＧａＡｓのドーピングを制御する際の複雑さをさらに増す。Ａｓ空孔（ＶＡＳ）およびガリウム空孔（ＶＧａ）の両方がｐドーパントとして作用することが報告されているが（ｈｔｔｐ：／／ｏｎｌｉｎｅｌｉｂｒａｒｙ．ｗｉｌｅｙ．ｃｏｍ／ｄｏｉ／１０．１００２／ｐｓｓａ．２２１０９６０２３７／ａｂｓｔｒａｃｔ参照）、ＳｉＧａＶＧａなどのドーパント空孔錯体は、Ｓｉが一般にＧａＡｓ中のｎドーパントとして作用しているにもかかわらず、アクセプタとして作用することによってｎドーピングを補償することが分かっている。ＳｉＧａＶＧａによるｎドーピングの補償は、高いＳｉドーピングに対して最も強いことが示されており、この場合、Ｓｉ原子は、両性ドーパントＳｉＡｓとして作用することによって補償効果をさらに付加する。
Ｇａ／Ａｓ比のバランスは、たとえば分子線エピタキシ（ＭＢＥ）を用いたＧａＡｓの薄膜堆積中に特に困難である。ＧａＡｓのＭＢＥ堆積中、Ａｓは、Ａｓ、Ａｓ２およびＡｓ４の間の混合物として堆積され、これらはすべて異なる化学吸着特性を有する。たとえば、Ａｓ２およびＡｓ４は、温度およびＧａＡｓ表面上のＧａの濃度に応じて、ＧａＡｓに異なって付着する。ＧａＡｓ上へのＡｓ２およびＡｓ４の最大付着係数は、それぞれ０．７５および０．５を測定したと報告されている。ＭＢＥを使用してＧａＡｓを堆積させる場合、２つの元素間の単位比を得るために、Ｇａよりも高いＡｓの蒸気圧（フラックス）を維持することが使用される。したがって、薄膜へのＡｓよりもＧａのより高い組込みは、ｐドープ薄膜をもたらす。
［１］Ｔ．Ｙａｍａｍｏｔｏ、Ｍ．Ｉｎａｉ、Ａ．Ｓｈｉｎｏｄａ、Ｔ．Ｔａｋｅｂｅは、論文「Ｍｉｓｏｒｉｅｎｔａｔｉｏｎ Ｄｅｐｅｎｄｅｎｃｅ ｏｆ Ｃｒｙｓｔａｌ Ｓｔｒｕｃｔｕｒｅｓ ａｎｄ Ｅｌｅｃｔｒｉｃａｌ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｓｉ－Ｄｏｐｅｄ ＡｌＡｓＧｒｏｗｎ ｏｎ（１１１）ＧａＡｓ ｂｙ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ」、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ ３２、ｐ３３～４６（１９９３年）において、（１１１）ＧａＡｓのミス配向がドーピング効率にどのように影響するかを開示している。ミス配向が３度未満であると、ミス配向した（１１１）ＧａＡｓ上のＳｉドープＡｌＡｓ層の効率が低下し、（１１１）軸上成長で高い電気抵抗が得られた。
［２］Ｔ．Ｋａｗａｉ、Ｈ．Ｙｏｎｅｚｕ、Ｙ．Ｙａｍａｕｃｈｉ、Ｙ．Ｔａｋａｎｏ、およびＫ．Ｐａｋは、「Ｉｎｉｔｉａｌ ｇｒｏｗｔｈ ｍｅｃｈａｎｉｓｍ ｏｆ ＡｌＡｓ ｏｎ Ｓｉ（１１１）ｂｙ ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ」、Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ５９、ｐ２９～８３（１９９１年）の記事で、Ｓｉ上のファセットされていないＡｌＡｓおよびＧａＡｓを成長させるためにＡｓ４を使用できることを開示している。しかしながら、Ａｓ４オンドープの効果は調査されなかった。
［３］Ｋ．Ｗｉｎｅｒ、Ｍ．Ｋａｗａｓｈｉｍａ、およびＹ．Ｈｏｒｉｋｏｓｈｉは、論文「Ｓｉ ｄｏｐｉｎｇ ｅｆｆｉｃｉｅｎｃｙ ｉｎ ＧａＡｓ ｇｒｏｗｎ ａｔ ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅｓ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ５８、ｐ２８～１８（１９９１年）において、異なるＧａ／Ａｓ４フラックス比を用いたドーピングの効果を開示している。ドーピングはＧａ／Ａｓ４フラックス比に依存した。
［４］Ａ．Ｓａｌｅｔｅｓ、Ｊ．Ｍａｓｓｉｅｓ、Ｇ．Ｎｅｕ、Ｊ．Ｐ．Ｃｏｎｔｏｕｒの「Ｅｆｆｅｃｔ ｏｆ Ａｓ４／Ｇａ ｆｌｕｘ ｒａｔｉｏ ｏｎ ｅｌｅｃｔｒｉｃａｌ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＮＩＤ ＧａＡｓ ｌａｙｅｒｓ ｇｒｏｗｎ ｂｙ ＭＢＥ」、Ｅｌｅｃｔｒｏｎｉｃ Ｌｅｔｔｅｒｓ、Ｖｏｌ．２０、Ｎｏ．２１（１９８４年）は、いかなる別個のドーピング材料も追加することなく、Ｓｉ（１００）表面上に成長したＧａＡｓ膜におけるドーピングのタイプおよびレベルを制御するためにＩＩＩ／Ｖフラックス比をどのように使用できるかを開示している。この効果は、分子線エピタキシ系における成長のパラメータを制御することによって材料が可変レベルの自己ドーピングの傾向を示すので、非意図的ドーピング（ＮＩＤ）として示される。
材料が非意図的なｐドープ材料になる場合、たとえばＳｉによる補償ドーピングは、必ずしもｎドープ材料をもたらす、すなわち、非意図的なｐドーピングの補償となるとは限らない。特に、ｐドーピング濃度が高すぎると、補償ドーピングが不可能になり得る。
したがって、本発明は、非意図的なドーピングの制御を提供するＭＢＥ（分子線エピタキシ）機械におけるエピタキシャル成長の方法を含み、これは、本発明の目的を考慮して、ｎ型材料をもたらす、材料のｎドーピングの補償を可能にすることである。
シリコン上にＧａＡｓを成長させる場合、意図しないドーピングが起こり得ることが知られている。したがって、（１１１）Ｓｉ上へのＩＩＩ－Ｖ族材料の制御されたドーピングの改善された方法が必要とされている。特に、分子線エピタキシ成長プロセスにおいて、（１１１）Ｓｉ上に少なくともＧａＡｓを含むｎ型半導体の改善された成長が必要とされている。
特に、本発明の目的は、分子線エピタキシ（ＭＢＥ）成長プロセスにおけるＳｉ（１１１）成長界面上を連続的に流れるＡｓフラックス濃度による、Ｓｉ（１１１）上の少なくともＧａＡｓを含むｎ型ドープ半導体を提供することであると見なすことができる。
本発明のさらなる目的は、従来技術の代替案を提供することである。
したがって、上述の目的およびいくつかの他の目的は、本発明の第１の態様において、（１１１）Ｓｉ基板上にＩＩＩ－Ｖ族材料を成長させることを含む分子線エピタキシ（ＭＢＥ）成長プロセスにおいて制御可能なｎドーピングの方法を提供することによって得られることが意図されており、核生成層はＩＩＩ－Ｓｂ族材料を含み、方法は、
－核生成層を成長させることと、その後、
－連続的に流れるヒ素フラックスを（１１１）Ｓｉ基板の成長界面に向けることと、
－第１のステップにおいてＩＩＩ－Ｖ族材料の堆積が行われ、続いて第２のステップにおいてＩＩＩ－Ｖ族材料の堆積が停止される期間を含むステップにおいてＩＩＩ－Ｖ族材料を堆積させることと、
－最終材料組成物が成長するまでヒ素フラックスが連続的に流れている間に、第１のステップおよび第２のステップに従ってＩＩＩ－Ｖ族材料の堆積を継続することと、
－エピタキシャル成長プロセスの温度を３００℃～５８０℃の間隔に維持することと、を含み、
－堆積された材料は、２×１０１４ｃｍ－３～３．６×１０１６ｃｍ－３の間隔で得られたｐ型ドーピング濃度で、室温で１．６×１０３ｃｍ２／Ｖｓ以上の移動度で非意図的にドープされ、ｎドーピング剤による補償ドーピングを可能にする。
本発明の各態様は、他の態様のいずれかと組み合わせてもよい。本発明のこれらおよび他の態様は、以下に記載される実施形態を参照して明らかになり、解明されるであろう。
次に、本発明の制御されたｎドーピングの方法を、添付の図面を参照してより詳細に説明する。図は、本発明の実施形態の例を示しており、添付の特許請求の範囲に含まれる他の可能な実施形態を限定するものとして解釈されるべきではない。また、各実施形態の例は、他の実施形態の例と組み合わせてもよい。
完全なＧａＡｓ結晶の一例を示す。 ヒ素原子を欠くＧａＡｓ結晶の一例を示す。 本発明の成長プロセスの一例を概略的に示す。 本発明の実施形態の一例における移動度測定値の一例を示す。 本発明の実施形態の一例におけるキャリア密度測定の一例を示す。 本発明の実施形態の一例におけるプロセスステップの例を示す。 成長プロセスのパラメータ設定および得られた結果の例を示す。 ミスカット（１１１）Ｓｉ基板表面上の２次元成長を示す。 ミスカットなし（１１１）Ｓｉ基板表面上の３次元成長を示す。 本発明の実施形態の一例で得られた結果を示す。 本発明の実施形態の一例で得られたさらなる結果を示す。 本発明の実施形態の一例で得られたさらなる結果を示す。 本発明の実施形態の一例による、ＭＢＥ（分子線エピタキシ）マシン内でｎドープ材料を成長させる例を示す。 本発明の実施形態の例の層構造の異なる例を開示している。 本発明の実施形態の例の層構造の異なる例を開示している。
本発明を特定の実施形態に関連して説明してきたが、本発明は決して本例に限定されると解釈されるべきではない。本発明の範囲は、添付の特許請求の範囲によって示される。特許請求の範囲の文脈において、「備える（ｃｏｍｐｒｉｓｉｎｇ）」または「備える（ｃｏｍｐｒｉｓｅｓ）」という用語は、他の可能な要素またはステップを排除しない。また、「１つの（ａ）」または「１つの（ａｎ）」などの言及は、複数を排除するものとして解釈されるべきではない。図に示される要素に関する特許請求の範囲における参照符号の使用も、本発明の範囲を限定するものとして解釈されるべきではない。さらに、異なる請求項に記載された個々の特徴は、場合によっては有利に組み合わされてもよく、異なる請求項におけるこれらの特徴への言及は、特徴の組合せが可能でなく有利でないことを排除しない。
図１ａは、Ｇａ原子およびＡｓ原子を含む完全なＧａＡｓ結晶を示し、それぞれの原子は互いに結合して結晶構造を形成する。
図１ｂは、結晶構造中にヒ素原子が欠けている状況を示す。一般に、この状況は、ＩＩＩ－Ｖ族材料構造における意図しないｐ型ドーピングの一例である。欠損したヒ素原子は、隣接するガリウム原子からのダングリングボンドを構成する。これらのダングリングボンドは、電子供与体として作用して、局所的な正電荷をもたらし得る。結晶全体にわたるこれらの電荷の移動はｐ型伝導である。
図２は、基板上でのエピタキシャル成長中にフラックス濃度を印加する例の概略図である。従来技術で知られているように、定義されたフラックス濃度を有するそれぞれの材料の原子を含む線は、所与の温度下で基板に向けられてもよい。次いで、それぞれの線に含まれる原子が基板の表面上に堆積され、基板表面上の原子に結合される。それぞれの線をオンおよびオフにし、フラックス濃度、温度および圧力ならびに他のパラメータを変化させて、異なる材料組成物を含み得るいくつかの層を成長界面に追加することができる。このようにして、従来技術で知られているような特定の特性を有する半導体材料を設計することが可能である。
図１ｂに関する説明に関して、本発明の一態様は、ヒ素原子の高いフラックス濃度を有し、それによって結晶内のヒ素空孔を充填し、次いでプロセス内のｎ型ドーパントとしてたとえばＳｉを使用するという主要な着想である。図２は、ｎ型ドーパント材料として、Ａｓ２、Ａｓ４、およびＳｉの混合物から構成されるヒ素フラックス濃度の使用を示す。
しかしながら、製造される半導体材料を特徴付ける他の要因も考慮する必要がある。たとえば、過剰なヒ素は、当業者に知られているように、半導体材料の電気特性に影響を及ぼす結晶中の欠陥をもたらし得る。
具体的な考慮事項は、結晶中の電荷の十分な移動度ならびに半導体材料中の十分な電荷密度を達成することである。導電率は、移動度とキャリア濃度の積に比例する。たとえば、同じ導電率は、それぞれの移動度が高い少数の電子、またはそれぞれの移動度が低い多数の電子から生じ得る。半導体では、たとえばトランジスタおよび他のデバイスの挙動は、より低い移動度を有する多数の電子が存在するか、またはより高い移動度を有する少数の電子が存在するかに応じて非常に異なり得る。
したがって、移動度は半導体材料に関する重要なパラメータである。通常、デバイスの他の特徴またはパラメータがほぼ同じである場合、より高い移動度はより良好なデバイス性能をもたらす。
図３ａおよび図３ｂは、ＩＩＩ－Ｖ族半導体材料の非意図的にドープされたサンプルの一例における電気移動度の測定の一例を示す。図３ａは、材料中の電荷の移動度に対する磁束密度の関数としての電界依存性を開示するホール移動度を開示する。図３ｂは、磁束密度の関数としてのキャリア（電荷濃度）を示す。材料の導電率は、上述のように移動度とキャリア濃度の積に比例する。曲線は、室温で約３．５～３．６×１０１６ｃｍ－３の真性またはｐ型キャリア濃度および約１．６～１．７×１０３ｃｍ２／Ｖｓの移動度を示す。
したがって、本発明の背後にある主な原理は、ＩＩＩ－Ｖ族半導体材料を成長させるときにヒ素原子フラックス濃度を増加させ、ｎ型ＩＩＩ－Ｖ族半導体を提供するときにたとえばＳｉをｎドーパント剤として使用することによって、たとえばＩＩＩ－Ｖ族半導体材料内のヒ素原子の欠落を回避することである。
本発明による方法の一例で適用されるヒ素源は、クラッカーを備えた固体Ａｓ源であり得る。ヒ素フラックス濃度は、Ａｓ４とＡｓ２の混合物である。
本発明による材料サンプルのいくつかの例を開発および試験するとき、本発明者らは、Ｖｅｅｃｏ社によって供給される「Ａｒｓｅｎｉｃ Ｖａｌｖｅｄ Ｃｒａｃｋｅｒ Ｍａｒｋ Ｖ ５００ｃｃ」をヒ素フラックス生成に使用した。工場推奨設定を使用し、クラッカーは、非常に高い全ヒ素フラックス濃度（３Ｅ～５Ｔまで、場合によっては３Ｅ～５Ｔを超える）であっても、特定のドーパント（Ｓｉドーパント）および基板温度を使用する場合、成長プロセス中にＡｓ２／Ａｓ４フラックス比を提供し、ｎ型ドープ材料をもたらした。Ａｓ４とＡｓ２との比は、クラッカーの温度を、たとえば６００℃～９００℃の間隔内に設定することによって制御可能である。クラッカー温度が６００℃に近づくとＡｓ４の濃度はＡｓ２の濃度より高くなり、９００℃に近づくとＡｓ４の濃度はＡｓ２の濃度より低くなる。
ヒ素フラックス比は、上記のように制御可能であり、ヒ素源設定に依存する。好ましくない条件下では、得られる材料は常に高度にｐ型の半導体（１×１０１８ｃｍ－３より大きい）であるように見え、したがって意図しないｐ型ドーピングが材料を支配するため、ｎ型補償ドーピングを達成することはほとんど不可能になる。（（１００）ＧａＡｓで較正された）最大５×１０１９ｃｍ－３の意図的なｎ型ドーピングを有するｎドープ材料の発明者らによって行われた測定は、材料が依然として好ましくない条件下でｐ型であることを開示している。
本発明の実施形態の一例では、（１１１）Ｓｉ上の成長プロセスは、Ａｓ２およびＡｓ４分子を含むがこれらに限定されない異なるヒ素フラックス組成物の混合物を使用することを含む。成長中、ｎドーピングを有する完全なＩＩＩ－Ｖ族材料構造を構成する他の材料が添加される。これらの材料には、ガリウム、アルミニウム、インジウム、ヒ素、およびｎドーピング（シリコン）が含まれ（ただし、これらに限定されない）、アンチモンの添加は任意である。ＩＩＩ－Ｖ構造では、シリコンがドーパント剤を構成しているが、他のｎドーパント剤と交換可能である。成長停止は、半導体のヒ素含有量を増加させるために、ヒ素フラックス濃度の下で特定の間隔で行われてもよい。
図４は、経時的な成長プロセスの一例を示す。図示のプロセスは、たとえば図１に開示されているような特定の量の選択された材料を基板上に堆積させることから始まる。この例では、ヒ素フラックス濃度が依然として流れている非成長期間を有するステップで、選択されたＩＩＩ－Ｖ族材料または材料組成物の堆積が継続している間、全成長プロセス中に一定のヒ素フラックス組成物が適用される。材料の厚さは、成長を含むそれぞれのステップにおいて増加する。
本発明の実施形態の一例では、成長を伴う期間は停止し、成長を伴う期間は周期的に交替可能である。
本発明の実施形態の別の例では、成長停止の期間はランダム化された不規則な間隔で現れる。
本発明の実施形態の別の例では、Ａｓフラックス濃度を増加させると、それぞれの成長停止の長さを減少させることができる。
成長停止の期間は、２０～５００秒の長さであり得る。
図５は、上記の実施形態の開示された例で使用することができる異なるパラメータ設定のいくつかの例を開示する表１を示す。
プロセスパラメータおよび成長停止間隔の例を伴うＩＩＩ－Ｖ成長の結果を図５の表１に示す。例の１つであるＧａ０．９５Ｉｎ０．０５Ａｓは、９０ｃｍ２／Ｖｓの移動度を有する３．５×１０１８ｃｍ－３のｎドーピングを提供し、例のもう１つであるＧａ０．８３Ｉｎ０．１７Ａｓは、８７ｃｍ２／Ｖｓの移動度を有する２．８０×１０１８ｃｍ－３のｎドーピングを提供する。
上述のように処理された材料の構造品質を調べる場合、構造品質はおそらく改善され得る。（１１１）ＧａＡｓに関して従来技術を参照すると、従来技術は、最適な成長温度が約６７０℃であることを示唆している。これは、核生成層が高レベルのＳｂを必要とする場合、５８０℃を超えて成長することが不可能な（１１１）Ｓｉ上では不可能であり得る。本発明者らは、（１１１）Ｓｉ基板上にＩＩＩ－Ｖ材料を成長させる場合、Ｓｂが核生成層の好ましい部分であることを確認した。
さらに、Ｓｂ拡散は核生成層からＳｂを除去し、ＩＩＩ－Ｖ材料にボイドまたは欠陥を生成するので、高構造品質を得る場合には、高すぎる温度でのアニーリングも賢明ではない。
上述のように、ドーピングは、アクセプタまたはドナーとして作用し得るＩＩＩ－Ｖ構造内の欠陥を引き起こす可能性があり、その結果、意図しないドーピングが生じる。したがって、ＩＩＩ－Ｖ族材料の欠陥および／またはドーピングレベルを制御することは、これらの構造を異なる用途に利用する場合に有利である。
ｎ型ドーピングを使用することは、（１１１）Ｓｉ上に成長させたＩＩＩ－Ｖ材料を使用する多くの用途にとって重要である。これらの用途には、たとえば、太陽電池、光検出器、半導体レーザおよび高電子移動度トランジスタ（ＨＥＭＴ）が含まれる。
（１１１）Ｓｉ上に成長させたＩＩＩ－Ｖ族材料のｎドーピングのプロセスは、従来技術において論じられている。たとえば、［２］（１１１）ＳｉでのＴ．Ｋａｗａｉは、Ａｓ４を使用してシリコン上のファセットのないＡｌＡｓおよびＧａＡｓを首尾よく成長させることができることを示したが、Ａｓ４のオンドーピングの効果は試験されなかった。ＧａＡｓ（１００）基板上へのＧａＡｓのドーピングは、異なるＡｓ４およびＧａフラックスを使用してＫ．Ｗｉｎｅｒら［３］によって調査され、Ｇａ／Ａｓ４フラックス比に依存することが示された。Ｙａｍａｍｏｔｏら［１］は、誤配向した（１１１）ＧａＡｓ上のＳｉドープＡｌＡｓ層を調査し、誤配向が３度未満の場合にドーピング効率が低下し、（１１１）軸上成長で高い電気抵抗を有することを見出した。
本発明の（１１１）Ｓｉ上の成長プロセスは、単原子ヒ素、Ａｓ２およびＡｓ４分子を含むがこれらに限定されない異なるヒ素フラックス組成物の混合物の例を使用することを含む。成長中、ｎドーピングを有する完全なＩＩＩ－Ｖ族材料構造を構成する他の材料が添加される。これらの材料には、ガリウム、アルミニウム、インジウム、ヒ素、およびｎドーピング（シリコン）が含まれ（ただし、これらに限定されない）、アンチモンの添加は任意である。ＩＩＩ－Ｖ構造では、シリコンがｎドーパント剤を構成しているが、他のｎドーパント剤と交換することもできる。
本発明の実施形態の一例によれば、規則的または不規則な成長停止で、ランダム化され得る成長停止が、ヒ素フラックス下で特定の間隔で導入され、それによって半導体材料のヒ素含有量を増加させる。
本発明の方法で得られた結果は、２×１０１４ｃｍ－３～３．６×１０１６ｃｍ－３の間隔で真性ｐドーピングを有する（１１１）Ｓｉ基板上の意図しないドープＩＩＩ－Ｖ材料を提供する。これは、これらの材料の制御されたｎ型ドーピングを提供するときの良好な出発点であり、ｎドーパント補償ドーピングは、より低いレベルの意図しないｐドーピングに起因して可能であり、材料の正味のｎ型ドーピングをもたらす。さらに興味深い態様は、本発明に従って成長させた材料組成物の例のｎ型ドーピングがより低い移動度を提供し得るが、これは、高すぎる材料のオーム抵抗をもたらさないことである。
さらに、高すぎる温度でのアニーリングは、Ｓｂ拡散が核生成層からＳｂを除去し、ＩＩＩ－Ｖ材料にボイドまたは欠陥を生成するので、高い構造品質を提供しない可能性がある。Ｓｂを適用する場合、成長温度は５８０℃を超えてはならない。
ＩＩＩ－Ｖ族材料を成長させる別の態様は、得られる半導体が太陽電池（および他の用途でも）に使用される場合、半導体の表面が平坦でなければならないことである。たとえば結晶ファセットを回避することは、本発明による成長プロセスで使用されるＩＩＩ－Ｖ族材料にインジウムを添加することによって可能である。インジウムの好ましいａｔ％量は、１．１ａｔ％～２１．４ａｔ％の区間である。より具体的には、Ｉｎは、１．１ａｔ％、１．２ａｔ％、１．４ａｔ％、２．２ａｔ％、２．４ａｔ％、２．６ａｔ％、２．９ａｔ％、３．３ａｔ％、３．９ａｔ％、４．２ａｔ％、４．６ａｔ％、５．６ａｔ％、７．１ａｔ％、８．３ａｔ％、１０．０ａｔ％、１４．３ａｔ％、１６．７ａｔ％または２１．４ａｔ％を含む量の群から選択される。これにより、得られる材料の欠陥が減少することが示されている。
成長後アニーリング後の意図しないｐドープサンプルは、アクセプタまたはドナーとして作用するＩＩＩ－Ｖ構造の欠陥によって引き起こされることが知られており、意図しないｐドープがその結果である。したがって、ＩＩＩ－Ｖ族材料の欠陥および／またはドーピングレベルを制御することは、これらの構造を異なる用途に利用する場合に有利である。
ＭＢＥ成長に関する別の考慮事項は、ミスカット結晶に対してオンカット（１１１）Ｓｉ結晶を成長させることである。本発明の実施形態の例では、シリコン表面上の段差の存在を防止するオンカット結晶が好ましい（図６ａ参照）。表面のそのような段差は、高さが１つの単層または数層の単層のいずれかである。後者の場合、これらの段差は、成長した結晶に欠陥をもたらす可能性がある。オンカット結晶の場合、段差がないと表面上の３Ｄ様成長をもたらす（図６ｂ参照）。たとえば、（１１１）Ｓｉ表面の上に核生成層ＡｌＡｓＳｂの成長を開始すると、これは表面上に島として現れる。これらの島は、最終的にそれらが出会うまでサイズが大きくなり、したがって表面全体を覆う。このような被覆が達成されると、成長はガリウム含有材料による成長に移行する。ガリウムは、平坦な成長表面、したがって欠陥の低減を達成するために３Ｄ様成長を低減するのに役立つ。図１１ａの表２に開示されている平坦化層２および３も参照されたい。
本発明の別の態様は、核生成層の意図しないｎドーピングを回避することである。したがって、核生成層は別個に成長されるが、ＩＩＩ－Ｖ族材料堆積は、核生成層の上方のより高い層にｎドープされるべきである。
さらに、「デジタル合金成長」と呼ばれる技術を使用することも本発明の範囲内である。これは、より薄いＡｌＩｎＡｓ層およびより薄いＧａＬｎＡｓ層を使用することを意味し、より高いＡｌ含有量を有する層をもたらす。この手法の効果は、ＡｌＩｎＡｓ層をドープすることなくＧａＩｎＡｓ層をドープできることである。Ｒｏｎ Ｋａｓｐｉらによる論文「Ｄｉｇｉｔａｌ ａｌｌｏｙ ｇｒｏｗｔｈ ｉｎ ｍｉｘｅｄ Ａｓ／Ｓｂ ｈｅｔｅｒｏ－ｓｔｒｕｃｔｕｒｅｓ」、Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ、２５１巻、１～４冊、２００３年４月、５１５～５２０ページを参照されたい。
ｎ型ドーピングを使用することは、（１１１）Ｓｉ上に直接成長させたＩＩＩ－Ｖ材料を使用する場合、多くの用途にとって重要である。これらの用途には、太陽電池、光検出器、半導体レーザおよび高電子移動度トランジスタ（ＨＥＭＴ）が含まれる。本発明による層の例を含む太陽電池構造を開示する図１１ａおよび図１１ｂの表２を参照されたい。
図７は、本発明の実施形態の一例におけるｎ型ドーピングの達成された結果の例を示す。ヒ素フラックスの関数としてのｎ型Ｇａ０．８３Ｉｎ０．１７Ａｓにおけるｎ型ドーピング濃度を示す。材料を４３０℃の温度で５０ｎｍの間隔で成長させ、それぞれの間隔の間で２９４秒成長を停止させる。ヒ素フラックスは常に存在し（適用され）、ガリウムおよびインジウムのフラックスは成長間隔中にのみ存在する（適用される）。異なるＡｓ－フラックス濃度などを有する達成された移動度およびｎドーピング濃度を開示する図５の表１も参照されたい。
図８は、ヒ素フラックスの関数としてのｎ型Ｇａ０．８３Ｉｎ０．１７Ａｓにおける電子移動度の達成された例を示す。材料は、４３０℃の温度で５０ｎｍの厚さ間隔で成長され、それぞれの間隔の間で２９４秒成長を停止させる。ヒ素フラックスは常に存在するが、ガリウムおよびインジウムフラックスは成長間隔中にのみ存在する。相対的に低いフラックス速度が存在する場合、（図７に見られるように）ヒ素含有量が減少するために移動度は低く、相対的に中間のフラックス速度では移動度は８０～９０ｃｍ２／Ｖｓの範囲にある一方で、相対的に高いフラックス速度では移動度は再び減少する。図７と比較して、高いフラックス速度においてキャリア濃度は低下しない。これにより、移動度の低下は、キャリア濃度に影響を及ぼさない過剰なヒ素に関連する欠陥に起因する。
成長停止の持続時間とＡｓフラックス濃度との間には関係がある。Ａｓフラックス濃度が高いほど、成長停止の持続時間を短くすることができる。このようにして、Ａｓフラックス濃度対成長停止持続時間を操作することが可能である。
原則として、成長停止持続時間が長すぎる場合には害はない。しかし、エピタキシャル成長の持続時間が長いと、ＭＢＥ室内の不純物が材料サンプルに取り込まれる傾向がある。これは、ＭＢＥ機械自体内の不純物が結果として生じる材料構造に欠陥を誘発し、したがって意図しないドーピングを引き起こす可能性があるという周知の問題である。したがって、より高いＡｓフラックス濃度でより短い成長停止が好ましい。たとえば、図７を参照されたい。
図９は、成長温度の関数としてのｎ型Ｇａ０．８３Ｉｎ０．１７Ａｓにおける電子移動度の達成された例を示す。材料は、２．０×－５ Ｔｏｒｒのヒ素フラックスで５０ｎｍ間隔で成長され、間隔の間で２９４秒成長を停止させる。ヒ素フラックスは常に存在するが、ガリウムおよびインジウムフラックスは成長間隔中にのみ存在する。３７５℃で成長させたサンプルの例では、そのサンプルの抵抗率が高いため、適切な測定ができなかった。これは、低い移動度値および／または低いキャリア濃度を示唆しており、０ｃｍ２／Ｖｓの点として上記のプロットに示されている。４３０℃では、移動度はより高い値（８７ｃｍ２／Ｖｓ）に達し、５００℃では大幅な低下をもたらさない。図５の表１を参照すると、Ｇａ０．８３Ｉｎ０．１７Ａｓのキャリア濃度は５００℃でより低い。同じ表１は、キャリア濃度の減少を打ち消すことができ、さらには増加させることができることを示唆している。これらの温度で成長させるときのインジウム含有量の低下は、これらの効果を提供する。
図１０は、本発明による材料サンプルを製造するときのセットアップの例を示す。
それぞれの材料源は、固体源または固体源とガス源との組合せであり得る。そのような機械は、ＣＶＤ（化学気相成長）堆積、または従来技術で知られているＭＯＣＶＤ（有機金属気相成長）を利用することができる。
図１１ａは、太陽電池設計の５つの異なる材料サンプルのそれぞれの層の材料組成物の例を開示している。図１１ｂは、それぞれの層の簡単な説明を与える。
サンプルは、走査電子顕微鏡（ＳＥＭ）または走査透過電子顕微鏡（ＳＴＥＭ）で行われる半導体分析技術である電子線誘起電流（ＥＢＩＣ）技術で試験されている。これは、半導体内の埋め込み接合または欠陥を識別するため、または従来技術で知られている少数キャリア特性を調べるために使用される。
たとえば、太陽電池では、光の光子がセル全体に当たることで、エネルギーが送られ、電子正孔対が生成され、電流が流れる。ＥＢＩＣでは、エネルギー電子が光子の役割を果たし、ＥＢＩＣ電流が流れる。
図１１ａの表２を参照すると、サンプルは１０ｋｅｖ線で調査されている。ＫａｎａｙａおよびＯｋａｙａｍａは、線の侵入深さについて以下の式を開発した。
式は次のとおりである。
Figure 2022540824000002
式中、ＲＫＯはμｍの電子範囲であり、Ａは原子量（ｇ／モル）であり、Ｚは原子番号であり、ρは密度（ｇ／ｃｍ３）であり、Ｅ０は線エネルギー（ｋｅＶ）である。
図１１ａの層の例でこの式を使用して、電子は、０．８μｍから０．９μｍ透過するように計算される。これは、電流が主にＩＩＩ－Ｖ層に由来することを意味する。
本発明の実施形態の一例によれば、（１１１）Ｓｉ基板上にＩＩＩ－Ｖ族材料を成長させることを含む分子線エピタキシ（ＭＢＥ）成長プロセスにおいて制御可能なｎドーピングを提供する方法であって、核生成層がＩＩＩ－Ｓｂ族材料を含む方法は、
－核生成層を成長させることと、その後、
－連続的に流れるヒ素フラックスを（１１１）Ｓｉ基板の成長界面に向けることと、
－第１のステップにおいてＩＩＩ－Ｖ族材料の堆積が行われ、続いて第２のステップにおいてＩＩＩ－Ｖ族材料の堆積が停止される期間を含むステップにおいてＩＩＩ－Ｖ族材料を堆積させることと、
－最終材料組成物が成長するまでヒ素フラックスが連続的に流れている間に、第１のステップおよび第２のステップに従ってＩＩＩ－Ｖ族材料の堆積を継続することと、
－エピタキシャル成長プロセスの温度を３００℃～５８０℃の間隔に維持することと、を含み、
－堆積された材料は、２×１０１４ｃｍ－３～３．６×１０１６ｃｍ－３の間隔で得られたｐ型ドーピング濃度で、室温で１．６×１０３ｃｍ２／Ｖｓ以上の移動度で非意図的にドープされ、ｎドーピング剤による補償ドーピングを可能にする。
さらに、補償ｎドーパント剤は、第１のステップにおいてＩＩＩ－Ｖ族材料と同時に堆積されて、ｎドープ材料をもたらすことができる。
さらに、ｎドーピング濃度は、１６×１０１７ｃｍ－３～３．５×１０１８ｃｍ－３の間隔であってもよい。
さらに、ｎドーパント剤は、シリコン、硫黄、テルル、スズ、ゲルマニウム、セレンを含む群からのものであってもよい。
さらに、ヒ素フラックス源は、６００℃～９００℃の範囲の温度制御クラッカーを備えた固体Ａｓ源によって提供される。
また、源からのヒ素フラックス濃度は、Ａｓ４とＡｓ２の混合物である。
また、クラッカー温度が６００℃に近づくとＡｓ４の濃度はＡｓ２の濃度より高くなり、クラッカー温度が９００℃に近づくとＡｓ４の濃度はＡｓ２の濃度より低くなる。
さらに、線等価圧力（ＢＥＰ）を使用して測定された非核生成層中のヒ素フラックス濃度は、少なくとも１．３３３２２×１０－５ｍｂａｒ（１．００×１０－５Ｔ）から３．９９９６７×１０－５ｍｂａｒ（３×１０－５Ｔ）の間、または３．９９９６７×１０－５ｍｂａｒ（３×１０－５Ｔ）を超える。
さらに、インジウムは、１．１ａｔ％～２１．４ａｔ％の量で堆積されるＩＩＩ－Ｖ族材料のうちの１つであってもよい。
さらに、インジウムは、１．１ａｔ％、１．２ａｔ％、１．４ａｔ％、２．２ａｔ％、２．４ａｔ％、２．６ａｔ％、２．９ａｔ％、３．３ａｔ％、３．９ａｔ％、４．２ａｔ％、４．６ａｔ％、５．６ａｔ％、７．１ａｔ％、８．３ａｔ％、１０．０ａｔ％、１４．３ａｔ％、１６．７ａｔ％、または２１．４ａｔ％の量のうちの１つに応じた量で堆積されるＩＩＩ－Ｖ族材料のうちの１つであってもよい。
さらに、本発明による方法の第１のステップおよび第２のステップによるＩＩＩ－Ｖ族材料の堆積を継続することは、周期的に行うことができる。
さらに、成長停止の期間は、ランダム化された不規則な間隔で現れる場合がある。
さらに、Ａｓ源からのより高いＡｓフラックス濃度は、より短い成長停止を可能にし得る。
さらに、成長停止の期間は、２０～５００秒の長さであり得る。
さらに、核生成層は、２０ａｔ％未満の量のＡｓを含む。
さらに、（１１１）Ｓｉ基板は、（１１１）Ｓｉ基板表面上に段差を提供するミスカット角を有してもよく、各段差の高さは分子の１つの単層以下である。
また、（１１１）Ｓｉ基板は、オンカット結晶であってもよい。
さらに、エピタキシャル成長プロセスは、デジタル合金成長タイプとすることができる。
本発明の各態様は、他の態様のいずれかと組み合わせてもよい。本発明のこれらおよび他の態様は、以下に記載される実施形態を参照して明らかになり、解明されるであろう。
他の記載と重複するが、本発明の諸態様を以下に示す。但し、本発明は以下に限定されない。
［１］
（１１１）Ｓｉ基板上にＩＩＩ－Ｖ族材料を成長させることを含む分子線エピタキシ（ＭＢＥ）成長プロセスにおいて制御可能なｎドーピングを提供する方法であって、核生成層はＩＩＩ－Ｓｂ族材料を含み、
－前記核生成層を成長させることと、その後、
－連続的に流れるヒ素フラックスを前記（１１１）Ｓｉ基板の成長界面に向けることと、
－第１のステップにおいてＩＩＩ－Ｖ族材料の堆積が行われ、続いて第２のステップにおいて前記ＩＩＩ－Ｖ族材料の前記堆積が停止される期間を含むステップにおいて前記ＩＩＩ－Ｖ族材料を堆積させることと、
－最終材料組成物が成長するまで前記ヒ素フラックスが連続的に流れている間に、前記第１のステップおよび前記第２のステップに従って前記ＩＩＩ－Ｖ族材料の堆積を継続することと、
－前記エピタキシャル成長プロセスの温度を３００℃～５８０℃の間隔に維持することと、を含み、
－前記堆積された材料は、２×１０ １４ ｃｍ －３ ～３．６×１０ １６ ｃｍ －３ の間隔で得られたｐ型ドーピング濃度で、室温で１．６×１０ ３ ｃｍ ２ ／Ｖｓ以上の移動度で非意図的にドープされ、ｎドーピング剤による補償ドーピングを可能にする、
前記方法。
［２］
前記補償ｎドーパント剤が、前記第１のステップにおいて前記ＩＩＩ－Ｖ族材料と同時に堆積されて、ｎドープ材料をもたらす、［１］に記載の方法。
［３］
前記ｎドーピング濃度が、１６×１０ １７ ｃｍ －３ ～３．５×１０ １８ ｃｍ －３ の間隔である、［２］に記載の方法。
［４］
前記ｎドーパント剤が、シリコン、硫黄、テルル、スズ、ゲルマニウム、セレンを含む群からのものである、［２］に記載の方法。
［５］
前記ヒ素フラックス源が、６００℃～９００℃の範囲の温度制御クラッカーを備えた固体Ａｓ源によって提供される、［１］に記載の方法。
［６］
前記源からのヒ素フラックス濃度が、Ａｓ ４ とＡｓ ２ の混合物である、［４］に記載の方法。
［７］
クラッカー温度が６００℃に近づくと前記Ａｓ ４ の濃度が前記Ａｓ ２ の濃度より高くなり、クラッカー温度が９００℃に近づくと前記Ａｓ ４ の濃度が前記Ａｓ ２ の濃度より低くなる、［５］に記載の方法。
［８］
線等価圧力（ＢＥＰ）を使用して測定された非核生成層中の前記ヒ素フラックス濃度が、少なくとも１．３３３２２×１０ －５ ｍｂａｒ（１．００×１０ －５ Ｔ）から３．９９９６７×１０ －５ ｍｂａｒ（３×１０ －５ Ｔ）の間、または３．９９９６７×１０ －５ ｍｂａｒ（３×１０ －５ Ｔ）を超える、［１］に記載の方法。
［９］
インジウムが、１．１ａｔ％～２１．４ａｔ％の量で堆積される前記ＩＩＩ－Ｖ族材料のうちの１つである、［１］に記載の方法。
［１０］
インジウムが、１．１ａｔ％、１．２ａｔ％、１．４ａｔ％、２．２ａｔ％、２．４ａｔ％、２．６ａｔ％、２．９ａｔ％、３．３ａｔ％、３．９ａｔ％、４．２ａｔ％、４．６ａｔ％、５．６ａｔ％、７．１ａｔ％、８．３ａｔ％、１０．０ａｔ％、１４．３ａｔ％、１６．７ａｔ％、または２１．４ａｔ％の量のうちの１つに応じた量で堆積される前記ＩＩＩ－Ｖ族材料のうちの１つである、［１］に記載の方法。
［１１］
前記第１のステップおよび前記第２のステップによる前記ＩＩＩ－Ｖ族材料の前記堆積を継続することが周期的に行われる、［１］に記載の方法。
［１２］
成長停止の期間がランダム化された不規則な間隔で現れる、［１］に記載の方法。
［１３］
前記Ａｓ源からのより高いＡｓフラックス濃度が、より短い成長停止を可能にする、［１］に記載の方法。
［１４］
成長停止を伴う期間が２０～５００秒の長さである、［１１］から［１３］のいずれかに記載の方法。
［１５］
前記核生成層が２０ａｔ％未満のＡｓを含む、［１］に記載の方法。
［１６］
前記（１１１）Ｓｉ基板が、前記（１１１）Ｓｉ基板表面上に段差を提供するミスカット角を有し、各段差の高さが分子の１つの単層以下である、［１］に記載の方法。
［１７］
前記（１１１）Ｓｉ基板がオンカット結晶である、［１］に記載の方法。
［１８］
前記エピタキシャル成長プロセスがデジタル合金成長タイプとすることができる、［１］に記載の方法。

Claims (18)

  1. （１１１）Ｓｉ基板上にＩＩＩ－Ｖ族材料を成長させることを含む分子線エピタキシ（ＭＢＥ）成長プロセスにおいて制御可能なｎドーピングを提供する方法であって、核生成層はＩＩＩ－Ｓｂ族材料を含み、
    －前記核生成層を成長させることと、その後、
    －連続的に流れるヒ素フラックスを前記（１１１）Ｓｉ基板の成長界面に向けることと、
    －第１のステップにおいてＩＩＩ－Ｖ族材料の堆積が行われ、続いて第２のステップにおいて前記ＩＩＩ－Ｖ族材料の前記堆積が停止される期間を含むステップにおいて前記ＩＩＩ－Ｖ族材料を堆積させることと、
    －最終材料組成物が成長するまで前記ヒ素フラックスが連続的に流れている間に、前記第１のステップおよび前記第２のステップに従って前記ＩＩＩ－Ｖ族材料の堆積を継続することと、
    －前記エピタキシャル成長プロセスの温度を３００℃～５８０℃の間隔に維持することと、を含み、
    －前記堆積された材料は、２×１０１４ｃｍ－３～３．６×１０１６ｃｍ－３の間隔で得られたｐ型ドーピング濃度で、室温で１．６×１０３ｃｍ２／Ｖｓ以上の移動度で非意図的にドープされ、ｎドーピング剤による補償ドーピングを可能にする、
    前記方法。
  2. 前記補償ｎドーパント剤が、前記第１のステップにおいて前記ＩＩＩ－Ｖ族材料と同時に堆積されて、ｎドープ材料をもたらす、請求項１に記載の方法。
  3. 前記ｎドーピング濃度が、１６×１０１７ｃｍ－３～３．５×１０１８ｃｍ－３の間隔である、請求項２に記載の方法。
  4. 前記ｎドーパント剤が、シリコン、硫黄、テルル、スズ、ゲルマニウム、セレンを含む群からのものである、請求項２に記載の方法。
  5. 前記ヒ素フラックス源が、６００℃～９００℃の範囲の温度制御クラッカーを備えた固体Ａｓ源によって提供される、請求項１に記載の方法。
  6. 前記源からのヒ素フラックス濃度が、Ａｓ４とＡｓ２の混合物である、請求項４に記載の方法。
  7. クラッカー温度が６００℃に近づくと前記Ａｓ４の濃度が前記Ａｓ２の濃度より高くなり、クラッカー温度が９００℃に近づくと前記Ａｓ４の濃度が前記Ａｓ２の濃度より低くなる、請求項５に記載の方法。
  8. 線等価圧力（ＢＥＰ）を使用して測定された非核生成層中の前記ヒ素フラックス濃度が、少なくとも１．３３３２２×１０－５ｍｂａｒ（１．００×１０－５Ｔ）から３．９９９６７×１０－５ｍｂａｒ（３×１０－５Ｔ）の間、または３．９９９６７×１０－５ｍｂａｒ（３×１０－５Ｔ）を超える、請求項１に記載の方法。
  9. インジウムが、１．１ａｔ％～２１．４ａｔ％の量で堆積される前記ＩＩＩ－Ｖ族材料のうちの１つである、請求項１に記載の方法。
  10. インジウムが、１．１ａｔ％、１．２ａｔ％、１．４ａｔ％、２．２ａｔ％、２．４ａｔ％、２．６ａｔ％、２．９ａｔ％、３．３ａｔ％、３．９ａｔ％、４．２ａｔ％、４．６ａｔ％、５．６ａｔ％、７．１ａｔ％、８．３ａｔ％、１０．０ａｔ％、１４．３ａｔ％、１６．７ａｔ％、または２１．４ａｔ％の量のうちの１つに応じた量で堆積される前記ＩＩＩ－Ｖ族材料のうちの１つである、請求項１に記載の方法。
  11. 前記第１のステップおよび前記第２のステップによる前記ＩＩＩ－Ｖ族材料の前記堆積を継続することが周期的に行われる、請求項１に記載の方法。
  12. 成長停止の期間がランダム化された不規則な間隔で現れる、請求項１に記載の方法。
  13. 前記Ａｓ源からのより高いＡｓフラックス濃度が、より短い成長停止を可能にする、請求項１に記載の方法。
  14. 成長停止を伴う期間が２０～５００秒の長さである、請求項１１から１３のいずれか一項に記載の方法。
  15. 前記核生成層が２０ａｔ％未満のＡｓを含む、請求項１に記載の方法。
  16. 前記（１１１）Ｓｉ基板が、前記（１１１）Ｓｉ基板表面上に段差を提供するミスカット角を有し、各段差の高さが分子の１つの単層以下である、請求項１に記載の方法。
  17. 前記（１１１）Ｓｉ基板がオンカット結晶である、請求項１に記載の方法。
  18. 前記エピタキシャル成長プロセスがデジタル合金成長タイプとすることができる、請求項１に記載の方法。
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