JP2022537121A - デジタルパルスに基づく波形の発生 - Google Patents

Abstract

自動試験装置（ＡＴＥ）の例は、波形を被試験デバイスから受信するための第１の試験機器であって、波形は、ＡＴＥからＤＵＴに送信される試験信号に基づく、第１の試験機器と、波形に基づいてデジタルパルスを発生させるための回路構成と、少なくとも２つのデジタルピン上のデジタルパルスを受信し、且つデジタルパルスを処理してＤＵＴを試験するための第２の試験機器とを含む。

Description

本明細書は、デジタルパルスに基づいて波形を発生させるように構成され、且つ波形に基づいてデバイスを試験するように構成される試験システムの実装形態の例を記載する。

試験システムは、電子デバイス、例えばマイクロプロセッサ及びメモリチップの動作を試験するように構成される。試験は、信号をデバイスに送信することと、デバイスがデバイスの応答に基づいてどの程度これらの信号に反応したかを判定することとを含み得る。デバイスの反応は、デバイスが試験で合格したか又は不合格になったかを指示する。

試験装置（ＡＴＥ）の例は、デジタルピンを含む第１の試験機器であって、デジタルピンの少なくとも２つ上のパルスを出力するように構成される第１の試験機器と、パルスを結合して信号を生成し、且つ信号に基づいて波形を発生させる回路構成と、波形に基づいて被試験デバイス（ＤＵＴ）で１つ又は複数の試験を実行するための第２の試験機器とを含む。ＡＴＥの例は、下記の特徴の１つ又は複数を単独で又は組み合わせて含み得る。

第１の試験機器は、パルスを制御するためのパターン発生器を含み得る。第１の試験機器は、パルスを生成し、且つ少なくとも２つのデジタルピン上のパルスのパラメータを変更するようにプログラム可能であるデジタル機器を含み得る。第１の試験機器は、少なくとも２つのデジタルピン上のパルスのタイミングを制御するようにプログラム可能であるデジタル機器を含み得る。第１の試験機器は、少なくとも２つのデジタルピン上のパルスの幅を制御するようにプログラム可能であるデジタル機器を含み得る。第１の試験機器は、少なくとも２つのデジタルピン上のパルスの極性を制御するようにプログラム可能であるデジタル機器を含み得る。第１の試験機器は、少なくとも２つのデジタルピン上のパルスの位置を制御するようにプログラム可能であるデジタル機器を含み得る。第１の試験機器は、少なくとも２つのデジタルピン上のパルスの遅延を制御するようにプログラム可能であるデジタル機器を含み得る。

ＡＴＥは、波形を用いて無線周波数（ＲＦ）搬送波信号を変調して、試験信号を生成するための回路構成を含み得る。第２の試験機器は、試験信号をＤＵＴに出力することによって１つ又は複数の試験を実行するように構成され得る。第２の試験機器は、波形をＤＵＴに出力することによって１つ又は複数の試験を実行するように構成され得る。第１の試験機器は、デジタル試験機器であり得、第２の試験機器は、無線周波数（ＲＦ）試験機器であり得る。回路構成は、帯域通過フィルターを含み得る。

少なくとも２つのデジタルピンは、デジタルピンの２つ以上の対を含み得る。デジタルピンの２つ以上の対は、デジタルピンの第１の対及びデジタルピンの第２の対を含み得る。デジタルピンの第１の対上の第１のパルスは、デジタルピンの第２の対上の第２のパルスよりも幅が広いことができる。回路構成は、第１のパルス及び第２のパルスを加算するための加算器を含み得る。

少なくとも２つのデジタルピンは、デジタルピンの２つ以上の対を含み得る。デジタルピンの２つ以上の対は、デジタルピンの第１の対及びデジタルピンの第２の対を含み得る。デジタルピンの第１の対上の第１のパルスは、デジタルピンの第２の対上の第２のパルスと異なる振幅を有し得る。回路構成は、第１のパルス及び第２のパルスを加算するための加算器を含み得る。

信号は、中間信号であり得、及び波形を発生させることは、中間信号をフィルター処理して波形を生成することを含み得る。第１のパルス及び第２のパルスを加算することは、複数の段を有する中間信号を生成し得る。

波形は、タイムスロットに分割され得る。各タイムスロットは、タイムスロット内の波形の極性及びタイムスロット内の極小又は極大のタイミングに基づいて複数のビットのデータを符号化し得る。波形は、タイムスロット毎に２つのビットを符号化し得る。２つのビットの第１のものは、極性に基づき得、及び２つのビットの第２のものは、極小又は極大がタイムスロットの開始又は終了により近いかどうかに基づき得る。

第１の試験機器は、少なくとも２つのデジタルピン上のパルスに遅延を導入して、空気を通した波形の飛行時間遅延をシミュレートするように構成され得る。波形は、専用波形発生器とは無関係に生成され得る。デジタルピンの少なくとも１つは、３つのレベルを駆動するように制御可能であり得、３つのレベルは、論理ハイ、論理ロー及び高インピーダンスを含む。

ＡＴＥの例は、波形をＤＵＴから受信するための第１の試験機器であって、波形は、ＡＴＥからＤＵＴに送信される試験信号に基づく、第１の試験機器と、波形に基づいてデジタルパルスを発生させるための回路構成と、少なくとも２つのデジタルピン上のデジタルパルスを受信し、且つデジタルパルスを処理してＤＵＴを試験するための第２の試験機器とを含む。ＡＴＥの例は、下記の特徴の１つ又は複数を単独で又は組み合わせて含み得る。

第１の試験機器は、無線周波数（ＲＦ）試験機器であり得る。第２の試験機器は、デジタル試験機器であり得る。波形は、複数のタイムスロットを含み得る。各タイムスロットは、極小又は極大から構成される信号の一部を含み得る。デジタルパルスを発生させることは、極小又は極大を識別し、少なくとも２つのデジタルピン上での出力のために極小又は極大を１つ又は複数のデジタルパルスに分割することを含み得る。

方法の例は、波形を生成することを含む。方法の例は、ＡＴＥの少なくとも２つのデジタルピン上のパルスを出力することと、パルスを結合して信号を生成することと、信号に基づいて波形を発生させることと、波形に基づいて、ＡＴＥによって試験されるＤＵＴで１つ又は複数の試験を実行することとを含む。方法の例は、下記の特徴の１つ又は複数を単独で又は組み合わせて含み得る。

方法の例は、パターン発生器を用いてパルスを制御することを含み得る。方法の例は、少なくとも２つのデジタルピン上のパルスを生成するようにデジタル機器をプログラムすることを含み得る。方法の例は、少なくとも２つのデジタルピン上のパルスのタイミングを制御するようにデジタル機器をプログラムすることを含み得る。方法の例は、少なくとも２つのデジタルピン上のパルスの極性を制御するようにデジタル機器をプログラムすることを含み得る。方法の例は、少なくとも２つのデジタルピン上のパルスの位置を制御するようにデジタル機器をプログラムすることを含み得る。方法の例は、少なくとも２つのデジタルピン上のパルスの遅延を制御するようにデジタル機器をプログラムすることを含み得る。

方法の例は、波形を用いて無線周波数（ＲＦ）搬送波信号を変調して、試験信号を生成することを含み得る。１つ又は複数の試験を実行することは、試験信号をＤＵＴに出力することを含み得る。方法の例は、波形を用いて１つ又は複数の試験を実行することを含み得る。

ＡＴＥは、少なくとも２つのデジタルピンを含むデジタル試験機器と、ＤＵＴで１つ又は複数の試験を実行するための無線周波数（ＲＦ）試験機器と、波形を用いて無線周波数（ＲＦ）搬送波信号を変調して、１つ又は複数の試験を実行するためのＲＦ試験機器によるＤＵＴへの出力のための試験信号を生成するための回路構成とを含み得る。波形は、帯域通過フィルターを用いてフィルター処理され得る。少なくとも２つのデジタルピンは、デジタルピンの２つ以上の対を含み得る。デジタルピンの２つ以上の対は、デジタルピンの第１の対及びデジタルピンの第２の対を含み得る。デジタルピンの第１の対上の第１のパルスは、デジタルピンの第２の対上の第２のパルスよりも幅が広いことができる。パルスを結合することは、第１のパルス及び第２のパルスを加算することを含み得る。波形を発生させることは、信号をフィルター処理することを含み得る。方法の例は、第１のパルス及び第２のパルスを加算して、複数の段を有する信号を生成することを含み得る。

波形は、タイムスロットに分割され得、各タイムスロットは、タイムスロット内の波形の極性及びタイムスロット内の極小又は極大のタイミングに基づいて複数のビットのデータを符号化する。波形は、タイムスロット毎に２つのビットを符号化し得る。２つのビットの第１のものは、極性に基づき得、及び２つのビットの第２のものは、極小又は極大がタイムスロットの開始又は終了により近いかどうかに基づき得る。

方法の例は、少なくとも２つのデジタルピン上のパルスに遅延を導入して、空気を通した波形の飛行時間遅延をシミュレートすることを含み得る。方法の例は、少なくとも２つのデジタルピン上のパルスの幅を制御するようにデジタル機器をプログラムすることを含み得る。

この概要を含む本明細書に記載の特徴の任意の２つ以上を組み合わせて、本明細書に詳細に記載されない実装形態を形成し得る。

本明細書に記載の試験システム及び処理の例の少なくとも一部は、１つ又は複数の持続性機械可読記憶媒体に記憶された命令を１つ又は複数の処理デバイスで実行することによって構成又は制御され得る。持続性機械可読記憶媒体の例は、読み出し専用メモリ、光ディスクドライブ、メモリディスクドライブ及びランダムアクセスメモリを含む。本明細書に記載の試験システム及び処理の例の少なくとも一部は、１つ又は複数の処理デバイスから構成される計算システム及び様々な制御動作を実行するために１つ又は複数の処理デバイスによって実行可能な命令を記憶するメモリを用いて構成又は制御され得る。

１つ又は複数の実装形態の詳細を添付図面及び下記の説明に記載する。他の特徴及び利点は、説明及び図面及び特許請求の範囲から明白になるであろう。

試験システムの例のブロック図である。 試験システムに含まれる回路構成の例のブロック図である。 デジタルパルスに基づいて試験システムによって発生可能な波形の例のグラフである。 波形を発生させるために使用されるデジタルパルスを示すグラフを含む。 デジタルパルスに基づいて発生された中間信号の例である。 デジタル試験機器のデジタルピンの２つの対上で出力されたデジタルパルスのグラフを含む。 デジタル試験機器のデジタルピンの２つの対からのパルスを結合することによって発生された中間信号のグラフである。 デジタル試験機器の３つのデジタルピンからのパルスを結合することによって発生された中間信号の一部を示す。 デジタル試験機器の４つのデジタルピンからのパルスを結合することによって発生された中間信号の一部を示す。 デジタル試験機器のデジタルピン上で出力されたパルスに基づいて試験信号を発生させる処理の例を示すフローチャートである。 被試験デバイスから受信された応答信号からデジタルパルスを発生させる処理の例を示すフローチャートである。

異なる図面における同じ参照符号は、同じ要素を示す。

自動試験装置（ＡＴＥ）は、電子デバイスを試験するために使用される試験システムの例である。ＡＴＥに接続され、ＡＴＥから分離され得る複数の試験機器をＡＴＥが含む点において、ＡＴＥは、モジュール式であり得る。例において、試験機器は、信号を被試験デバイス（ＤＵＴ）に送信し、ＤＵＴがＤＵＴの応答に基づいてどの程度これらの信号に反応したかを判定するように構成される電子デバイスである。ＡＴＥの一部であり得る試験機器の例は、デジタル試験機器及び無線周波数（ＲＦ）試験機器を含む。デジタル試験機器は、パルスとも呼ばれるデジタルデータを出力及び受信するデジタルピンを含む。ＲＦ試験機器は、無線周波数信号を出力及び受信する同軸ケーブル又は他の伝送媒体を含み得る。更に、他のタイプの信号を出力及び受信する他のタイプの試験機器がＡＴＥに含まれ得る。

例において、ＡＴＥは、デジタルピンを有する第１の試験機器を含む。第１の試験機器は、デジタルピンの少なくとも２つ上のパルスを出力するように構成されるデジタル機器を含み得る。例えば、第１の試験機器は、第１のデジタルピン上のパルスの第１の列を出力し、第２のデジタルピン上のパルスの第２の異なる列を出力するように構成され得る。第１の試験機器におけるパターン発生器は、ピン上のパルスを制御するように構成され得る。回路構成、例えばデジタル加算器は、第１のデジタルピン及び第２のデジタルピンからのパルスを結合して中間信号を生成するように構成され得る。中間信号は、正極性及び負極性を有するパルスを含むデジタル信号であり得る。フィルター、例えば帯域通過フィルター（ＢＰＦ）は、中間信号をフィルター処理してアナログ波形を生成するように構成される。第２の試験機器、例えばＲＦ試験機器は、波形に基づいてＤＵＴの１つ又は複数の試験を実行し得る。従って、ＡＴＥは、１つの試験機器、例えばデジタル試験機器上のデジタルピンを使用し、別の試験機器、例えばＲＦ試験機器によって試験のために使用される信号を発生させ得る。これは、任意の専用波形発生器（ＡＷＧ）機器とは無関係に、例えば専用波形発生器（ＡＷＧ）機器を使用することなく行われ得る。これは、約５００メガヘルツ（ＭＨｚ）以上の帯域幅を有する波形を扱う場合に特に有利である。この点において、約５００ＭＨｚ以上の帯域幅を有する信号は、ＡＷＧを用いて発生させることが高価であることがあり、標準的なＡＴＥベースバンド機器を用いて測定することが難しいことがある。幾つかの実装形態において、標準的なデジタル機器を使用し得るか、又は特定用途向け集積回路（ＡＳＩＣ）若しくはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を使用してデジタルピン上のパルスの１つ若しくは複数の列を発生させ得る。

図１は、モジュール式であり、デジタルピン上のパルス出力に基づいて試験するために波形を発生させるように構成可能であるＡＴＥ１０の例を示す。図１において、破線は、ＡＴＥにおけるデバイスと機器との間の可能な信号経路を示し、実際の伝送媒体を必ずしも表す必要はない。

ＡＴＥ１０は、試験ヘッド１１及び試験コンピュータ１２を含む。試験ヘッド１１は、試験を実行するＤＵＴ（図示せず）のインターフェースとなる。試験コンピュータ１２は、試験ヘッド１１と通信して試験を制御する。例えば、試験コンピュータ１２は、試験プログラムセットをダウンロードして試験ヘッド上の機器を試験し、次に試験プログラムセットを実行し、試験ヘッドと通信してＤＵＴを試験し得る。

ＡＴＥ１０は、試験機器１３Ａ～１３Ｎを含む。この例において、試験機器の１つ又は複数は、ＤＵＴを試験するデジタル試験信号を出力するように構成される１つ又は複数のデジタル試験機器及びＤＵＴを試験するＲＦ信号を出力するように構成される１つ又は複数のＲＦ試験機器を含む。しかし、デジタル試験機器及びＲＦ試験機器に加えて、他のタイプの試験機器を使用し得る。例えば、アナログ電圧及び電流を試験チャンネルに押し込んでＤＵＴを試験するように構成される試験機器を使用し得る。試験信号を出力してＤＵＴを試験し、信号をＤＵＴから受信するように各試験機器を構成し得る。受信信号は、試験信号及び／又は試験信号によって促されない、例えば試験信号に応じない、ＤＵＴから発生する信号に基づく応答信号を含み得る。

信号を複数の試験チャンネルにわたってＤＵＴに送信し、ＤＵＴから受信する。幾つかの例において、試験チャンネルは、信号を試験機器からＤＵＴに送信し、信号をＤＵＴから受信する物理伝送媒体又は複数の物理伝送媒体を含み得る。物理伝送媒体は、電気導体単独若しくは光学導体、無線伝送媒体との組み合わせ又は光学導体及び無線伝送媒体の両方（これらに限定されない）を含み得る。電気導体は、ＲＦ信号を伝送する同軸ケーブルを含み得る。幾つかの例において、試験チャンネルは、信号を１つ又は複数の物理伝送媒体にわたって伝送する様々な周波数を含み得る。

ＡＴＥ１０は、試験機器試験チャンネル１５をＤＩＢ１６に接続する接続インターフェース１４を含む。接続インターフェース１４は、コネクタ２０又は試験機器とＤＩＢ１６との間で信号を経路設定する他のデバイスを含み得る。例えば、接続インターフェースは、１つ若しくは複数の回路板又はこのようなコネクタを装着する他の基板を含み得る。機器試験チャンネルを規定する導体を、接続インターフェース及びＤＩＢを介して経路設定し得る。

図１の例において、ＤＩＢ１６は、試験ヘッド１１に電気的及び機械的に接続する。ＤＩＢは、ピン、導線又はＤＵＴが接続する電気的及び機械的接続点を含むことができる部位２１を含む。試験信号、応答信号及び他の信号は、ＤＵＴと試験機器との間の部位にわたって試験チャンネルを通る。更に、ＤＩＢ１６は、特にコネクタ、導線及び試験機器、部位２１に接続されたＤＵＴ間で信号を経路設定する回路構成及び他の回路構成を含む。

図１の例において、試験機器１３Ａは、デジタル機器１３Ａと呼ばれるデジタル試験機器である。図１の例において、試験機器１３Ｂは、ＲＦ機器１３Ｂと呼ばれるＲＦ試験機器である。デジタル機器１３Ａは、試験信号をＤＵＴに出力し、試験信号をＤＵＴから受信する複数のデジタルピンを含む。各デジタルピンは、デジタル機器とＤＩＢとの間の別々のチャンネルであり得る。ＲＦ機器１３Ｂは、試験信号をＤＵＴに出力し、試験信号をＤＵＴから受信する１つ又は複数の同軸接続部を含む。各同軸接続部は、デジタル機器とＤＩＢとの間の別々のチャンネルであり得る。例において、同軸接続部は、絶縁材料を囲み、次に中心導体を囲む導電性外材料を有する伝送線を含む。この外材料は、中心導体に対する戻りとしての機能を果たす。幾つかの実装形態において、同軸接続部以外の伝送媒体を用いて、ＲＦ機器とＤＩＢとの間の試験チャンネルを実施し得る。

更に、ＡＴＥ１０は、試験信号を生成するＲＦ搬送波信号で変調される波形にデジタルピン上のパルス出力を変換する回路構成を含む。試験信号は、例えば、ＲＦ機器からのＤＵＴへの出力であり得る。回路構成は、デジタル機器で用いるためにデジタルパルスに波形を変換するように構成され得る。幾つかの実装形態において、図１における破線で示すように、この回路構成（ＣＫＴ）２２をＤＩＢ１６に設置し得る。これらの実装形態において、デジタル機器１３ＡとＲＦ機器１３Ｂとの間の通信は、ＤＩＢ１６を通過する。幾つかの実装形態において、図１における破線で示すように、この回路構成２２をＲＦ機器１３Ｂに設置し得る。これらの実装形態において、デジタル機器１３ＡとＲＦ機器１３Ｂとの間の通信は、矢印２３で概念的に例示のように直接であり、ＤＩＢを通過しない。

図２は、試験信号を発生させる回路構成２２の構成要素の実装形態の例を示す。回路構成２２は、入力２５、２５でパルスを受信し、パルスを結合して、デジタル信号である中間信号２７を生成するデジタル加算器回路２４を含む。例えば、パルスを合計して中間信号を生成し得る。回路構成２２は、中間信号に基づいて波形を生成するフィルター２９、この例では帯域通過フィルターを含む。一般的に、フィルターは、デジタルである中間信号を平滑化して、アナログである波形を生成する。幾つかの実装形態において、中間信号及び波形は、同じ信号であり得る。即ち、中間信号は、使用される波形であり得、中間信号を通すことによってのみ波形を発生させ得る。

変調器回路３１は、波形を用いてＲＦ搬送波信号を変調し、試験信号、例えばアナログであるＲＦ試験信号を生成する。例において、ＲＦ試験機器は、試験信号をＤＵＴに出力し、応答信号をＤＵＴから受信する。応答信号は、同様にＲＦ信号であり得る。幾つかの実装形態において、更に、回路構成２２は、応答信号を復調して波形を生成する復調器回路３３及び波形に基づいてデジタル信号を生成するアナログ－デジタル変換器（ＡＤＣ）３４を含む。次に、デジタル信号を、処理のためのデジタル機器１３Ａに送信し得る。幾つかの実装形態において、応答信号をＲＦ機器１３Ｂによって処理し得る。何れの場合における処理も、既知の刺激及び応答を考えると、ＤＵＴが試験で合格したか又は不合格になったかを判定することを含み得る。

図３は、本明細書に記載のシステムを用いてモデル化及び発生可能な波形３５の例を示す。波形３５は、双直交キーイングを用いてデータを符号化し得る。波形３５をタイムスロット、例えばタイムスロット３６及び４０に分割し得る。各タイムスロットは、タイムスロット３６の場合のように極大３７を含み得るか、又はタイムスロット４０で極小、例えば極小３９を含み得る。波形３５を、デジタルデータを構成するパルスから発生させ得る。図４は、波形３５を発生させるために使用可能なパルス４８のセットの例を示す。正極性を有する波形の部分４１に対するパルスをデジタル機器から第１のデジタルピン上の試験チャンネルに出力し得る。この一連のパルスをチャンネル５０で表す。負極性を有する波形の部分４２に対するパルスをデジタル機器から、第１のデジタルピンと異なる第２のデジタルピン上の試験チャンネルに出力し得る。この一連のパルスをチャンネル５１で表す。幾つかの実装形態において、極性は、信号が正であるか又は負であるかを示す。

図５に示す中間信号を発生させるために、正極性を有する波形の部分４１に対する第１のパルスを加算器回路２４の入力２５で加算し、負極性を表す波形の部分４２に対する第２のパルスを加算器の入力２６で減算する。図５の例において、得られる中間信号４３は、正極性を有する部分４４及び負極性を有する部分４５を含む。図５の例を方形波として示すが、方形波である必要はない。フィルター２９及び変調器回路３１は、上述の方法で中間信号４３に基づいて試験信号を発生させる。

幾つかの実装形態において、試験機器は、デジタルピン上のパルスのタイミングを制御し、デジタルピン上のパルスの幅を制御し、デジタルピン上のパルスの極性（正又は負）を制御し、一連又は連続のパルスの位置を制御し、且つデジタルピン上のパルスの遅延を制御、例えば導入するようにプログラム可能である。例えば、試験機器は、デジタルピン上のパルスを遅延させて、空気を通した波形の飛行時間遅延をシミュレートするように構成され得る。これは、試験されるデバイスに対する局所化機能性をシミュレートするのに有用である。例において、局所化は、信号を出力し、その信号の反射を検出することを含む。これは、複数回にわたって複数の異なる位置で行われる。反射を出力と相関させることにより、デバイスは、信号が移動した距離を判定することができる。複数、例えば３つの基準位置に対して信号が移動した距離を知ることにより、デバイスは、基準位置に対するデバイスの位置を判定することができる。幾つかの実装形態において、タイミング、遅延及び位置は、関連がある。例えば、タイミングは、パターン内の位置又は別の波形のパターンタイミングに対するパルスの位置を意味することができる。

記載のように、試験機器は、デジタルピンの１つ又は複数上のパルスのタイミングを制御し、デジタルピン上のパルスの幅を制御するようにプログラム可能である。デジタルピン上のパルス幅及びパルスのタイミングを制御することにより、複数の段を有する中間信号を生成することができる。段の数の増加により、最終波形の分解能を向上させ得る。例えば、図６を参照すると、デジタル機器上のデジタルピンの第１の対５５は、第１の狭い幅を有するパルスを出力し得る。デジタル機器上のデジタルピンの第２の対５６は、第２のより広い幅を有するパルスを出力し得る。これに関連して、狭い及び広いという用語は、任意の特定の数値の暗示的意味を有せず、むしろ相対的な幅を意味する。各ピン上の狭い及び広いパルスの中心を整列させる。上述の方法において、正極性を有する異なるデジタルピンからの波形の部分に対するパルスを加算し、負極性を有する異なるデジタルピンからの波形の部分に対するパルスを減算する。図６のパルスに対して、図７の得られる中間信号５８は、正極性を有する段付き部分５９及び負極性を有する段付き部分６０を含む。これらの段付き部分は、異なる幅を有する異なるパルスの加算又は減算のために形成される。例において、図６のパルス６１及び６２は、結合され、その結果、パルス６２の大きさに等しい大きさを有する中間信号５８の部分６３並びにパルス６１及びパルス６２の大きさに等しい大きさを有する部分６４が合計される。例えば、パルス６１が１の大きさを有し、パルス６２が１の大きさを有する場合、部分６３は、１の大きさを有し、部分６４は、２、即ち１＋１の大きさを有する。

結合されるパルスの数及びパルスの異なる幅の数を増加することにより、中間信号の形状及び／又は分解能を変更することができる。例えば、図８は、デジタルピンの３つの対を用いて生成された中間信号の例の一部を示し、各対は、異なるパルス幅を有する。例えば、図９は、デジタルピンの４つの対を用いて生成された中間信号の例の一部を示し、各対は、異なるパルス幅を有する。上述のように、フィルターは、中間波形を平滑化し、変調器回路は、波形を用いてＲＦ搬送波信号を変調して、試験信号を生成する。次に、試験信号を本明細書に記載のように使用して、例えばＤＵＴを試験し得る。

幾つかの実装形態において、パルスは、互いに時間移動され得、同じ幅及び／又は異なる振幅を有し得る。これらの特性を有するパルスを使用して、量子化アナログ波形、即ち中間信号を合成し得る。

８０２．１５．４ｇ規格は、異なる周波数帯域で動作することができる。ＲＦ搬送波を変調することなく、デジタルパルスで最低周波数帯域に直接アクセスすることができる。従って、幾つかの実装形態において、試験信号は、波形（ベースバンド信号）であり得るか、又は波形を記載のようにＲＦ搬送波に変調し得る。

上述のように、波形、例えば図３の波形３５は、双直交キーイングを用いてデータを符号化し得る。上述のように、波形３５をタイムスロット、例えばタイムスロット３６及び４０に分割し得る。各タイムスロットは、タイムスロット３６の場合のように極大３７を含み得るか、又はタイムスロット４０の場合のように極小３９を含み得る。各タイムスロットは、タイムスロット内の波形の極性及びタイムスロット内の極小又は極大のタイミングに基づいて複数のビットのデータを符号化する。例えば、波形３５は、タイムスロット毎に２つのビットを符号化し得る。２つのビットの第１のものは、そのタイムスロット内の信号の極性に基づき得、及び２つのビットの第２のものは、極小又は極大がタイムスロットの開始又は終了により近いかどうかに基づき得る。例において、単一タイムスロットは、下記の値００、０１、１０、１１を有する２つのビットを伝送し得る。この例において、００を正極性及びタイムスロットの中間点の前にある極大によって示し、０１を正極性及びタイムスロットの中間点の後にある極大によって示し、１０を負極性及びタイムスロットの中間点の前にある極小によって示し、１１を負極性及びタイムスロットの中間点の後にある極小によって示す。

幾つかの実装形態において、波形、例えば波形３５は、上述と異なるデータを符号化し得る。例えば、各タイムスロットは、３つのビットを符号化し得る。３つのビットの第１のものは、極性に基づき得、３つのビットの第２のものは、極小又は極大がタイムスロットの第１の半分又は第２の半分の範囲内にあるかどうかに基づき得、及び３つのビットの第３のものは、極小又は極大がタイムスロットの中間点により近いか又はタイムスロットの開始若しくは終了により近いかどうかに基づき得る。タイムスロット毎に３つを超えるビットを発生させる他の符号化を使用し得る。

図１０は、本明細書に記載のシステムの例を用いて試験信号を発生させる、ＡＴＥによって実行可能な処理７０の例を示す。処理７０は、試験のための波形を生成するために使用されるべきパルスを発生させること（７１）を含む。パルスを発生させることは、デジタルピンの１つ又は複数の対上で一連の１及び０、例えばハイ及びロー論理又は電圧レベルを出力するデジタル機器を含み得る。例えば、第１のデジタルピンを制御するパターン発生器は、正極性を有する波形の一部を表す論理レベルを出力し得る。例えば、第２のデジタルピンを制御するパターン発生器は、負極性を有する波形の一部を表す論理レベルを出力し得る。パルスを、デジタルピンの２つ以上において対応する伝送媒体にわたり、パルスに基づいて波形及び試験信号を発生させる回路構成２２に出力する。記載のように、幾つかの例において、回路構成をＤＩＢに設置し、幾つかの例において、回路構成を別の試験機器、例えばＲＦ機器に設置する。

回路構成は、パルスを結合して（７２）中間信号を生成する。記載のように、パルスを合計して中間信号を生成し得る。合計することは、２つ、４つ、６つ、８つ、１０などのデジタルピンからのパルスを結合して、中間信号を生成することを含み得る。一般的に、使用されるデジタルピンが多いほど、中間信号が有する分解能も高くなる。幾つかの実装形態において、偶数のデジタルピンを使用し、デジタルピンの各対の一方のデジタルピンは、信号の正極性部分を表し、デジタルピンの各対の他方のデジタルピンは、信号の負極性部分を表す。幾つかの実装形態において、これが当てはまる必要はない。例えば、波形が単極性を有するべきである場合、パルスを減算して２つの極性を生成する必要はない。このような場合、１つ、２つ、３つ、４つ、５つ、６つなどのデジタルピンは、適切な分解能の中間信号を生成するために結合されるべきパルスを有し得る。

回路構成は、中間信号をフィルター処理して（７３）波形を生成する。上述のように、幾つかの実装形態において、使用されるフィルターは、帯域通過フィルター（ＢＰＦ）である。帯域通過フィルターは、中間信号を平滑化して波形を生成し得る。幾つかの実装形態において、帯域通過フィルターは、特定のタイプの波形を発生させるように構成される。例えば、図３の波形は、２つのデジタルピン、正極性のためのもの及び負極性のためのもの並びに適切に構成された帯域通過フィルターを用いて生成された中間信号を用いて発生可能な二乗根余弦時間領域パルスである。幾つかの実装形態において、帯域通過フィルター以外のフィルターを使用して中間信号から波形を生成し得る。

変調器回路は、波形を用いてＲＦ搬送波信号を変調して（７４）試験信号を生成する。必要に応じて、試験信号を、ＲＦ機器の外部にある回路構成から機器、例えばＲＦ機器に送信し得る。ＲＦ機器は、試験信号を使用して、ＡＴＥによって試験されるＤＵＴの１つ又は複数の試験を実行する（７５）。

図１１は、ＤＵＴからＡＴＥで受信された、例えばアナログ、例えばＲＦ応答信号に基づいてデジタルパルスを発生させる、ＡＴＥによって実行可能な処理８０の例を示す。処理８０によれば、応答信号を回路構成２２で受信する（８１）。応答信号を復調して（８２）中間信号を生成する。次に、中間信号をデジタル化して（８３）、中間信号を表すデジタルパルスを生成する。デジタルパルスを１つ又は複数の通信チャンネルにわたってデジタル機器上のデジタルピンに出力する。そこで、デジタル信号を解析して、応答信号を生成した刺激信号に対するＤＵＴの応答を判定し得る。ＤＵＴの応答は、ＤＵＴが試験で合格したか又は不合格になったかを示す。

幾つかの実装形態において、デジタルピンの少なくとも１つは、論理ハイ、論理ロー及び高インピーダンスを含む３つのレベルを駆動するように制御可能である。幾つかの実装形態において、デジタルピンの少なくとも２つ、例えば入力２５及び２５に対応するデジタルピンは、論理ハイ、論理ロー及び高インピーダンスを含む３つのレベルを駆動するように制御可能である。幾つかの実装形態において、試験機器又は試験システムにおけるデジタルピンの全部は、論理ハイ、論理ロー及び高インピーダンスを含む３つのレベルを駆動するように制御可能である。

幾つかの実装形態において、本明細書に記載の試験システムの例は、同期しており、本明細書に記載のタイミング／遅延基準は、試験システム全体にわたって使用される基準タイミングクロックを基準にする。

本明細書及び様々な修正形態に記載の試験システム及び処理の全部又は一部は、１つ又は複数の情報媒体、例えば１つ又は複数の持続性機械可読記憶媒体で明白に具体化された１つ又は複数のコンピュータプログラムを用いた１つ又は複数のコンピュータにより、少なくとも部分的に構成又は制御され得る。コンピュータプログラムは、コンパイラ型又はインタプリタ型言語を含む任意の形式のプログラミング言語で記述することができ、コンピュータプログラムは、独立型プログラムとして又はモジュール、部品、サブルーチン若しくは計算環境での使用に適する他のユニットとして含む任意の形態で展開することができる。コンピュータプログラムを展開して、１つのサイトにおいて１つのコンピュータ又は複数のコンピュータで実行することができるか、又は複数のサイトにわたって分散させ、ネットワークによって相互接続することができる。

試験システム及び処理の構成又は制御に関連する動作は、上述の適格な動作の全部又は一部を制御するために１つ又は複数のコンピュータプログラムを実行する１つ又は複数のプログラマブルプロセッサによって実行可能である。試験システム及び処理の全部又は一部は、専用論理回路構成、例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／又はＡＳＩＣ（特定用途向け集積回路）によって構成又は制御可能である。

コンピュータプログラムの実行に適するプロセッサは、一例として、汎用及び専用マイクロプロセッサ及び任意の種類のデジタルコンピュータの任意の１つ又は複数のプロセッサを含む。一般的に、プロセッサは、読み出し専用記憶領域若しくはランダムアクセス記憶領域又は両方の記憶領域から命令及びデータを受信する。コンピュータの要素は、命令を実行する１つ又は複数のプロセッサ及び命令及びデータを記憶する１つ又は複数の記憶領域デバイスを含む。一般的に、コンピュータは、１つ又は複数の機械可読記憶媒体、例えばデータを記憶する大容量記憶デバイス、例えば磁気ディスク、光磁気ディスク又は光ディスクを更に含むか、又は機械可読記憶媒体からデータを受信するか、又は機械可読記憶媒体にデータを転送するか、又はデータを受信及び転送するように動作可能に連結される。コンピュータプログラム命令及びデータを具体化するのに適する持続性機械可読記憶媒体は、半導体記憶領域デバイス、例えばＥＰＲＯＭ（消去可能プログラマブル読み出し専用メモリ）、ＥＥＰＲＯＭ（電気的消去可能プログラマブル読み出し専用メモリ）及びフラッシュ記憶領域デバイス、磁気ディスク、例えば内蔵ハードディスク又は取り外し可能ディスク、光磁気ディスク及びＣＤ－ＲＯＭ（コンパクトディスク読み出し専用メモリ）及びＤＶＤ－ＲＯＭ（デジタル多用途ディスク読み出し専用メモリ）を一例として含む全ての形態の不揮発性記憶領域を含む。

記載の異なる実装形態の要素を組み合わせて、詳細に上述されていない他の実装形態を形成し得る。一般的に、要素の動作又はシステムの動作に悪影響を与えることなく、要素を上述のシステムから省略し得る。更に、様々な別々の要素を１つ又は複数の個々の要素に組み合わせて、本明細書に記載の機能を実行し得る。

本明細書に詳細に記載されていない他の実装形態も下記の特許請求の範囲の範囲内にある。

Claims (40)

1. 自動試験装置（ＡＴＥ）であって、
   デジタルピンを含む第１の試験機器であって、前記デジタルピンの少なくとも２つにパルスを出力するように構成される第１の試験機器と、
   前記パルスを結合して信号を生成し、且つ前記信号に基づいて波形を発生させる回路構成と、
   前記波形に基づいて被試験デバイス（ＤＵＴ）において１つ又は複数の試験を実行する第２の試験機器と
   を含む、ＡＴＥ。
2. 前記第１の試験機器は、前記パルスを制御するパターン発生器を含む、請求項１に記載のＡＴＥ。
3. 前記第１の試験機器は、前記パルスを生成し、且つ前記少なくとも２つのデジタルピンの前記パルスのパラメータを変更するようにプログラム可能であるデジタル機器を含む、請求項１に記載のＡＴＥ。
4. 前記第１の試験機器は、前記少なくとも２つのデジタルピンにおける前記パルスのタイミングを制御するようにプログラム可能であるデジタル機器を含む、請求項１に記載のＡＴＥ。
5. 前記第１の試験機器は、前記少なくとも２つのデジタルピンにおける前記パルスの幅を制御するようにプログラム可能であるデジタル機器を含む、請求項１に記載のＡＴＥ。
6. 前記第１の試験機器は、前記少なくとも２つのデジタルピンにおける前記パルスの極性を制御するようにプログラム可能であるデジタル機器を含む、請求項１に記載のＡＴＥ。
7. 前記第１の試験機器は、前記少なくとも２つのデジタルピンにおける前記パルスの位置を制御するようにプログラム可能であるデジタル機器を含む、請求項１に記載のＡＴＥ。
8. 前記第１の試験機器は、前記少なくとも２つのデジタルピンにおける前記パルスの遅延を制御するようにプログラム可能であるデジタル機器を含む、請求項１に記載のＡＴＥ。
9. 前記波形を用いて無線周波数（ＲＦ）搬送波信号を変調して、試験信号を生成する回路構成を更に含み、
   前記第２の試験機器は、前記試験信号を前記ＤＵＴに出力することによって前記１つ又は複数の試験を実行するように構成される、請求項１に記載のＡＴＥ。
10. 前記第２の試験機器は、前記波形を前記ＤＵＴに出力することによって前記１つ又は複数の試験を実行するように構成される、請求項１に記載のＡＴＥ。
11. 前記第１の試験機器は、デジタル試験機器であり、
    前記第２の試験機器は、無線周波数（ＲＦ）試験機器である、請求項１に記載のＡＴＥ。
12. 前記回路構成は、帯域通過フィルターを含む、請求項１に記載のＡＴＥ。
13. 前記少なくとも２つのデジタルピンは、２つ以上の対のデジタルピンを含み、
    前記２つ以上の対のデジタルピンは、第１の対のデジタルピン、及び第２の対のデジタルピンを含み、
    第１の対のデジタルピンにおける第１のパルスは、前記第２の対のデジタルピンにおける第２のパルスよりも幅が広く、
    前記回路構成は、前記第１のパルス及び前記第２のパルスを加算する加算器を含む、請求項１に記載のＡＴＥ。
14. 前記少なくとも２つのデジタルピンは、２つ以上の対のデジタルピンを含み、
    前記２つ以上の対のデジタルピンは、第１の対のデジタルピン、及び第２の対のデジタルピンを含み、
    第１の対のデジタルピンにおける第１のパルスは、前記第２の対のデジタルピンにおける第２のパルスと異なる振幅を有し、
    前記回路構成は、前記第１のパルス及び前記第２のパルスを加算する加算器を含む、請求項１に記載のＡＴＥ。
15. 前記信号は、中間信号であり、
    前記波形を発生させることは、前記中間信号をフィルター処理して前記波形を生成することを含み、
    前記第１のパルス及び前記第２のパルスを加算することは、複数の段を有する前記中間信号を生成する、請求項１３に記載のＡＴＥ。
16. 前記波形は、複数のタイムスロットに分割され、
    各タイムスロットは、当該タイムスロット内の前記波形の極性と当該タイムスロット内の極小又は極大のタイミングとに基づいて複数のビットのデータを符号化する、請求項１に記載のＡＴＥ。
17. 前記波形は、タイムスロット毎に２つのビットを符号化し、
    前記２つのビットのうち第１のビットは、前記極性に基づき、
    前記２つのビットのうち第２のビットは、前記極小又は前記極大が当該タイムスロットの開始又は終了により近いか否かに基づく、請求項１６に記載のＡＴＥ。
18. 前記第１の試験機器は、前記少なくとも２つのデジタルピンにおける前記パルスに遅延を導入して、空気を介した前記波形の飛行時間遅延をシミュレートするように構成される、請求項１に記載のＡＴＥ。
19. 前記波形は、専用の波形発生器とは無関係に生成される、請求項１に記載のＡＴＥ。
20. 前記デジタルピンの少なくとも１つは、３つのレベルを駆動するように制御可能であり、
    前記３つのレベルは、論理ハイ、論理ロー及び高インピーダンスを含む、請求項１に記載のＡＴＥ。
21. 自動試験装置（ＡＴＥ）であって、
    波形を被試験デバイスから受信する第１の試験機器であって、前記波形は、前記ＡＴＥから前記ＤＵＴに送信される試験信号に基づく、第１の試験機器と、
    前記波形に基づいてデジタルパルスを発生させる回路構成と、
    少なくとも２つのデジタルピンにおいて前記デジタルパルスを受信し、且つ前記デジタルパルスを処理して前記ＤＵＴを試験する第２の試験機器と
    を含む、ＡＴＥ。
22. 前記第１の試験機器は、無線周波数（ＲＦ）試験機器であり、
    前記第２の試験機器は、デジタル試験機器である、請求項２１に記載のＡＴＥ。
23. 前記波形は、複数のタイムスロットを含み、
    各タイムスロットは、極小又は極大から構成される前記信号の一部を含み、
    前記デジタルパルスを発生させることは、前記極小又は前記極大を識別し、前記少なくとも２つのデジタルピンにおける出力のために前記極小又は前記極大を１つ又は複数のデジタルパルスに分割することを含む、請求項２１に記載のＡＴＥ。
24. 波形を生成する方法であって、
    自動試験装置（ＡＴＥ）の少なくとも２つのデジタルピンにパルスを出力することと、
    前記パルスを結合して信号を生成することと、
    前記信号に基づいて前記波形を発生させることと、
    前記波形に基づいて、前記ＡＴＥによって試験される被試験デバイス（ＤＵＴ）において１つ又は複数の試験を実行することと
    を含む方法。
25. パターン発生器を用いて前記パルスを制御することを更に含む、請求項２４に記載の方法。
26. 前記少なくとも２つのデジタルピンにおける前記パルスを生成するようにデジタル機器をプログラムすることを更に含む、請求項２５に記載の方法。
27. 前記少なくとも２つのデジタルピンにおける前記パルスのタイミングを制御するように前記デジタル機器をプログラムすることを更に含む、請求項２６に記載の方法。
28. 前記少なくとも２つのデジタルピンにおける前記パルスの極性を制御するように前記デジタル機器をプログラムすることを更に含む、請求項２６に記載の方法。
29. 前記少なくとも２つのデジタルピンにおける前記パルスの位置を制御するように前記デジタル機器をプログラムすることを更に含む、請求項２６に記載の方法。
30. 前記少なくとも２つのデジタルピンにおける前記パルスの遅延を制御するように前記デジタル機器をプログラムすることを更に含む、請求項２６に記載の方法。
31. 前記波形を用いて無線周波数（ＲＦ）搬送波信号を変調して、試験信号を生成することを更に含み、
    前記１つ又は複数の試験を実行することは、前記試験信号を前記ＤＵＴに出力することを含む、請求項２４に記載の方法。
32. 前記波形を用いて前記１つ又は複数の試験を実行することを更に含む、請求項２４に記載の方法。
33. 前記ＡＴＥは、
    前記少なくとも２つのデジタルピンを含むデジタル試験機器と、
    前記ＤＵＴで前記１つ又は複数の試験を実行する無線周波数（ＲＦ）試験機器と、
    前記波形を用いて無線周波数（ＲＦ）搬送波信号を変調して、前記ＲＦ試験機器により前記１つ又は複数の試験を実行するべく、前記ＤＵＴへの出力のための試験信号を生成する回路構成と
    を含む、請求項２４に記載の方法。
34. 前記波形は、帯域通過フィルターを用いてフィルター処理される、請求項２４に記載の方法。
35. 前記少なくとも２つのデジタルピンは、２つ以上の対のデジタルピンを含み、
    前記２つ以上の対のデジタルピンは、第１の対のデジタルピン、及び第２の対のデジタルピンを含み、
    第１の対のデジタルピンにおける第１のパルスは、前記第２の対のデジタルピンにおける第２のパルスよりも幅が広く、
    前記パルスを結合することは、前記第１のパルスと前記第２のパルスとを加算することを含む、請求項２４に記載の方法。
36. 前記波形を発生させることは、前記信号をフィルター処理することを含み、
    前記方法は、前記第１のパルスと前記第２のパルスとを加算して、複数の段を有する前記信号を生成することを更に含む、請求項３５に記載の方法。
37. 前記波形は、複数のタイムスロットに分割され、
    各タイムスロットは、当該タイムスロット内の前記波形の極性と当該タイムスロット内の極小又は極大のタイミングとに基づいて複数のビットのデータを符号化する、請求項２４に記載の方法。
38. 前記波形は、タイムスロット毎に２つのビットを符号化し、
    前記２つのビットのうち第１のビットは、前記極性に基づき、
    前記２つのビットのうち第２のビットは、前記極小又は前記極大が当該タイムスロットの開始又は終了により近いか否かに基づく、請求項３７に記載の方法。
39. 前記少なくとも２つのデジタルピンにおける前記パルスに遅延を導入して、空気を介した前記波形の飛行時間遅延をシミュレートすることを更に含む、請求項２４に記載の方法。
40. 前記少なくとも２つのデジタルピンにおける前記パルスの幅を制御するようにデジタル機器をプログラムすることを更に含む、請求項２４に記載の方法。

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