JP2022534441A - 自動回路生成 - Google Patents

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Abstract

自動回路発生を開示する。一部の実施形態では、パラメータが受信され、回路結線図がソフトウエアによって自動的に生成される。一部の実施形態では、パラメータが受信され、回路レイアウトがソフトウエアによって自動的に生成される。一部の実施形態では、回路の挙動モデルを生成するのに設計インタフェースを使用することができる。ソフトウエアは、結線図を生成するための回路仕様を発生することができる。様々な実施形態では、回路構成要素値が決定されて生成される場合がある。ある一定の実施形態は、回路のレイアウトを自動化することに関連する。ソフトウエアは、機能回路構成要素に関するパラメータを受信し、かつ回路結線図及び／又はレイアウトを生成することができる。本発明の技術は、アナログ回路を自動的に生成するのに特に有用である。【選択図】図１

Description

この出願は、これにより引用によって本明細書にその内容が組み込まれる２０２０年５月２２日出願の米国特許出願第１６／８８２，２１７号に対する優先権の利益を主張するものである。この出願は、これにより引用によって本明細書にその内容が組み込まれる２０１９年５月３０日出願の米国仮特許出願第６２／８５４，８４８号に対する優先権の利益を更に主張するものである。
本発明の開示は、電子回路に関連し、特に、回路結線図(circuit schematics)及びレイアウトを自動的に発生させる（生成する）(generating)ための技術に関連する。
電子回路は、現代社会に偏在するようになっている。スマートフォン、パーソナルコンピュータ、テレビジョン、及び多くの他の消費者電子デバイスから産業機器、科学計器、通信システム、及びインターネットの全ての態様まで典型的に集積回路（又は「チップ」）の形態にある電子回路は、人間の存在に対して劇的な影響を有するようになっている。
しかし、電子回路の開発は、時間を消費して高コストである可能性がある。典型的には、熟練電気技術者のチーム及び多くの電子回路専門家は、望ましい機能を有するチップを形成するために回路結線図を設計して回路をレイアウトするのに長い期間を費やす。結線図は、回路内の各トランジスタをトランジスタ間の接続と共に含む場合がある。結線図は、適正な機能を保証するために電子回路がどのように作動することになるかを模擬するのに使用することができる。次に、トランジスタは、幾何学的形状としてレイアウトされる。レイアウト（時として「マスク設計(mask design)」と呼ばれる）は、例えば、シリコン内に（例えば、個々のチップにその後に切断されるウェーハ上に）発生（生成）されることになる回路の物理的態様に対応することができる平面幾何学形状の観点での集積回路の表現である。例えば、レイアウトは、集積回路の物理的構成要素を構成する金属層、酸化物層、又は半導体層のパターンを表すことができる。
回路結線図を設計すること及び電子回路全体に対するレイアウトを生成することは、面倒で時間を消費する工程である可能性がある。特に、アナログ回路に関して、トランジスタレベル結線図は、典型的に経験豊かな熟練アナログ回路設計専門家によって調製される。ゼロから結線図を設計することは、回路の複雑さによっては数ヶ月を要する可能性がある。設計が発生された状態で、アナログ回路設計専門家は、典型的にはレイアウト専門家と協働してレイアウトを生成する。レイアウト工程も、数週間又は更に数ヶ月を要する可能性がある。
結線図及びレイアウトを自動的に発生させるための技術の発見は、チップ開発サイクル時間を短縮し、開発工程を効率化し、かつ広範な他の潜在的利点を提供することができる。
一実施形態による自動回路発生のためのシステムを示す図である。 一実施形態による自動回路発生のための方法を示す図である。 様々な実施形態による自動回路結線図発生の例を示す図である。 様々な実施形態による自動回路結線図発生の例を示す図である。 様々な実施形態による自動回路結線図発生の例を示す図である。 様々な実施形態による自動回路結線図発生の例を示す図である。 更に別の実施形態による自動回路結線図発生の例を示す図である。 更に別の実施形態による自動回路結線図発生の例を示す図である。 更に別の実施形態による自動回路結線図発生の例を示す図である。 更に別の実施形態による自動回路結線図発生の例を示す図である。 実施形態による発生器の例示的機能ブロックを示す図である。 別の実施形態による自動回路発生器の別の例示的ブロック図である。 実施形態により回路を自動的に発生させる例示的工程を示す図である。 一実施形態によりピンをマッピングする段階の例を示す図である。 一実施形態によりピンをマッピングする段階の例を示す図である。 別の実施形態による自動回路発生のためのシステムを示す図である。 一実施形態による自動回路発生のための方法を示す図である。 様々な実施形態による自動回路レイアウト発生の例を示す図である。 様々な実施形態による自動回路レイアウト発生の例を示す図である。 様々な実施形態による自動回路レイアウト発生の例を示す図である。 様々な実施形態による自動回路レイアウト発生の例を示す図である。 更に別の実施形態による自動回路レイアウト発生の例を示す図である。 更に別の実施形態による自動回路レイアウト発生の例を示す図である。 更に別の実施形態による自動回路レイアウト発生の例を示す図である。 更に別の実施形態による自動回路レイアウト発生の例を示す図である。 一実施形態により回路レイアウトを生成する例を示す図である。 一実施形態により回路レイアウトを生成する別の例を示す図である。 実施形態により異なるパラメータ及び配置命令から発生された例示的回路レイアウトを示す図である。 別の実施形態によるパラメータ値と配置命令との別の例示的組合せを示す図である。 実施形態による回転レイアウト配置命令を用いて回路レイアウトを生成する別の例を示す図である。 実施形態によるレイアウト配置命令を用いて回路レイアウトを生成する別の例を示す図である。 実施形態による別の例示的設計インタフェースを示す図である。 別の実施形態による例示的設計及び自動回路発生工程を示す図である。 別の実施形態による例示的設計及び自動回路発生システムを示す図である。 実施形態による異なる機能回路構成要素に対する記号を示す図である。 一実施形態による例示的発生器ソフトウエアシステム２００１を示す図である。 実施形態により回路仕様を発生させる例示的方法を示す図である。 別の実施形態により回路仕様を発生させる例示的方法を示す図である。 一実施形態により一連の値にわたって回路構成要素を発生させる方法を示す図である。 別の実施形態により一連の値にわたって回路構成要素を発生させる方法を示す図である。 更に別の実施形態により一連の値にわたって回路構成要素を発生させる方法を示す図である。 実施形態による抵抗器を自動的に発生させるためのコンピュータ実装システムを示す図である。 実施形態により抵抗器を発生させる方法を示す図である。 別の実施形態により抵抗器を発生させる方法を示す図である。 更に別の実施形態により抵抗器を発生させる方法を示す図である。 更に別の実施形態により抵抗器を発生させる方法を示す図である。 更に別の実施形態により抵抗器を発生させる方法を示す図である。 実施形態による例示的抵抗器結線図及びレイアウトを示す図である。 実施形態により２つの異なる回路と共に使用される２つの抵抗器値に対して発生された例示的レイアウトを示す図である。 実施形態により同じ回路と共に使用される２つの抵抗器値を示す図である。 実施形態により異なる部分回路構成に対する抵抗器値に対して発生された例示的レイアウトを示す図である。 実施形態による抵抗器セグメントの例示的レイアウトを示す図である。 実施形態による抵抗器セグメントの別の例示的レイアウトを示す図である。 実施形態による抵抗器属性の引き渡しを示す図である。 別の実施形態による抵抗器属性の結線図への引き渡しを示す図である。 実施形態によりユーザインタフェース内で指定された抵抗器の発生を示す図である。 実施形態によりユーザインタフェース内で指定された抵抗器の例示的レイアウトを示す図である。 実施形態によりユーザインタフェース内で指定された回路パラメータに基づく抵抗器の発生を示す図である。 実施形態によりパラメータから決定された抵抗器の例示的レイアウトを示す図である。 実施形態による抵抗器分割器の発生を示す図である。 実施形態による抵抗器分割器の発生を示す図である。 実施形態による抵抗器分割器の発生を示す図である。 別の実施形態による部分回路を含む抵抗器分割器を発生させる方法を示す図である。 異なるスイッチ構成を有する抵抗器分割器の様々な実施形態を示す図である。 実施形態によるコンデンサーを自動的に発生させるためのコンピュータ実装システムを示す図である。 実施形態によるコンデンサーを発生させる方法を示す図である。 実施形態によるコンデンサー寸法を決定するための一例示的技術を示す図である。 実施形態による例示的コンデンサー結線図発生を示す図である。 実施形態による例示的コンデンサー結線図発生を示す図である。 実施形態による例示的コンデンサー結線図発生を示す図である。 様々な実施形態による例示的コンデンサーレイアウトを示す図である。 実施形態によりユーザインタフェース内で指定されたコンデンサーの発生を示す図である。 実施形態によりパラメータから決定されたコンデンサーの例示的レイアウトを更に示す図である。 実施形態によるトランジスタの自動発生を示す図である。 実施形態によるトランジスタを自動的に発生させるための流れ図である。 様々な実施形態により異なるパラメータによって発生された例示的トランジスタを示す図である。 様々な実施形態により異なるパラメータによって発生された例示的トランジスタを示す図である。 様々な実施形態により異なるパラメータによって発生された例示的トランジスタを示す図である。 様々な実施形態により異なるパラメータによって発生された例示的トランジスタを示す図である。 様々な実施形態により異なるパラメータによって発生された例示的トランジスタを示す図である。 様々な実施形態により異なるパラメータによって発生された例示的トランジスタを示す図である。 実施形態による別のパラメータ値セットから発生された別の例示的トランジスタを示す図である。 更に別の実施形態による別のパラメータ値セットから発生された別の例示的トランジスタを示す図である。 別の実施形態によるトランジスタを発生させる例示的方法を示す図である。 実施形態によりオン抵抗（Ｒｏｎ）の指定値をゲート幅に変換するための例示的方法を示す図である。 実施形態による複製デバイス５００１を有するトランジスタの発生を示す図である。 実施形態によるケルビン接続を有するトランジスタの発生を示す図である。 実施形態によりトランジスタのレイアウトを自動的に発生させる例を示す図である。 フィンガの個数が増加するとトランジスタレイアウトのアスペクト比が変化する場合があることを示す図である。 実施形態によりトランジスタを形成するように構成されたトランジスタデバイスセルレイアウトインスタンスのアレイを示す図である。 実施形態によりトランジスタを形成するように構成されたトランジスタデバイスセルレイアウトインスタンスのアレイを示す図である。 一実施形態によるトランジスタのためのレイアウトの発生を示す図である。 一実施形態によるトランジスタのためのレイアウトの発生を示す図である。 実施形態によりトランジスタを形成するためのレイアウトインスタンスの自動配置を示す図である。 実施形態による金属層３の垂直ストリップを示す図である。 実施形態によるレイアウトの発生を示す図である。 実施形態による自動レイアウト発生器を含む例示的システムを示す図である。 実施形態による回路結線図のレイアウトインスタンスへの変換とレイアウトの発生とを示す図である。 実施形態によるレイアウトスクリプトを示す図である。 実施形態によるレイアウト配置命令の例示的配置作動を示す図である。 更に別の実施形態によるレイアウトの発生の更に別の例を示す図である。 様々な実施形態による様々なレイアウト配置命令に使用することができる段階の例示的タイプを示す図である。 実施形態による一部のレイアウト配置命令に使用される別のパラメータを示す図である。 実施形態による一部のレイアウト配置命令に使用される別のパラメータを示す図である。 実施形態による一部のレイアウト配置命令に使用される別のパラメータを示す図である。 様々な実施形態による一部のレイアウト配置命令に使用される別のパラメータを示す図である。 実施形態による条件付きレイアウト配置命令のための工程を示す図である。 実施形態によりトランジスタをレイアウトの中に組み込むための別のレイアウト配置命令を示す図である。 ある一定の実施形態による例示的コンピュータシステムハードウエアを示す図である。 ある一定の実施形態に使用することができる様々なコンピュータシステム構成を示す図である。 実施形態により回路を作る工程を示す図である。
本明細書では、自動回路発生のための技術を説明する。例えば、本明細書に説明する技術の一部又は全てを用いて集積回路を作ることができる。以下の説明では、本発明の開示の完全な理解をもたらすために説明目的で数々の例及び特定の詳細を示している。しかし、特許請求の範囲に表す本発明の開示は、これらの例での特徴の一部又は全てを単独で又は下記で説明する他の特徴との組合せで含むことができ、かつ本明細書に説明する特徴及び概念の修正及び均等物を含むことができることは当業者には明らかであろう。
様々な実施形態及び組合せでは、以下の開示は、ソフトウエアを用いて電子回路を自動的に発生させるための技術を説明する。下記で説明する一部の実施形態は、パラメータに応答して回路結線図又は回路レイアウト又はこれらの両方を発生させることができる。例えば、パラメータは、様々な回路特性を指定する(specify)ことができ、ソフトウエアシステムは、これらのパラメータに基づいて広範な回路に関して回路結線図又は回路レイアウト又はこれらの両方を発生させることができる。本明細書に説明する一部の実施形態では、ユーザが機能回路構成要素(functional circuit components)を選択し、パラメータを指定することにより、発生されることになる回路を定めることを設計インタフェースが可能にすることができる。例えば、一部の実施形態では、設計インタフェースは、例えばトランジスタレベル結線図を定めるのに必要とされると考えられるものよりも少ない回路設計技術の知識又は体験しか必要としない場合がある行動レベル表現のような回路の高レベル表現とすることができる。すなわち、一部の例示的実施形態では、遥かに少ない又はごく僅かな回路設計の知識又は体験のみを有するユーザが、回路を定めることができ、コンピュータソフトウエアは、それ程技能を持たない又はそれ程経験のないユーザの入力に応答して回路結線図又は回路レイアウト又はこれらの両方を発生させることができる。これに加えて、従来の方式を使用すると長い場合がある回路結線図設計及びレイアウト開発サイクル時間は、本明細書に説明する自動回路設計技術を用いて劇的に短縮することができる。本発明の技術は、アナログ回路設計の分野において特に有利である。下記では、本発明の開示の様々な実施形態に使用するための様々な革新技術を開示する。例えば、下記で開示する革新技術は、様々な実施形態に従って単独又は本明細書に説明する他の革新技術との様々な組合せのいずれかに実施し、集積回路を作るための工程の一部として使用することができる。
パラメータ化回路結線図発生
図１は、一実施形態による自動回路発生（自動回路生成）(automated circuit generation)のためのシステムを示している。本発明の開示の特徴及び利点は、入力パラメータに基づいて回路結線図を自動的に発生させることができ、例えば、異なるパラメータ値が異なる回路結線図を自動的に発生させることができるシステムを含む。図１に示すように、発生器ソフトウエアシステム(generator software system)１０２は、パラメータ１０４を受信して回路結線図１０３を発生させることができる。発生器ソフトウエアシステム１０２は、例えば、少なくとも１つのコンピュータシステム上で実行することができ、１又は２以上のコンピュータによって実行された時に本明細書に説明する技術を実施するための作動をコンピュータに実施させるコンピュータコードを含むことができる。例えば、パラメータは、発生器（生成器）(generator)１０２内で発生されることになる回路を指定する情報として様々なデータフォーマットで受信することができる。
例えば、パラメータ１０４は、少なくとも１つの機能回路構成要素１０１に対応する複数の回路仕様パラメータ(circuit specification parameters)を含むことができる。例えば、回路仕様パラメータは、発生されることになる回路の特性を指定することができる。例えば、一部の例示的実施形態では、回路仕様パラメータは、特定の値を有する変数とすることができる。下記でより詳細に例示するように、回路仕様パラメータは、発生されることになる回路の電気特質(electrical properties)（例えば、電圧又は電流）を指定することができ、又は発生されることになる回路の物理特質(physical properties)（例えば、入力が、Ｎタイプトランジスタ又はＰタイプトランジスタ、又はコンデンサーの物理的構造又は抵抗器の物理的構造のいずれを使用するか）を指定することができる。一部の実施形態では、回路仕様パラメータは、機能回路構成要素１０１のような特定の機能回路構成要素に対応することができる。例えば、様々な実施形態では、機能回路構成要素は、アナログ機能回路構成要素とすることができる。例えば、１つの回路仕様パラメータセットが１つの機能回路構成要素（例えば、比較器）に対応することができ、別のパラメータセットが異なる機能回路構成要素（例えば、遅延回路又は発振器）に対応する場合がある。従って、比較器は、発振器とは異なるパラメータセットを有することができるが、一部の実施形態では、異なる機能回路構成要素に対する別個のパラメータセットは、同じ個々のパラメータ（例えば、入力段タイプ又は供給電圧値を指定するパラメータ）のうちの１又は２以上を有する場合がある。パラメータ１０４は、様々な技術を用いて実施することができる。一部の実施形態では、回路仕様パラメータは、例えば、変数名及び値を指定するテキストとして受信することができる。他の実施形態では、例えば、回路仕様パラメータは、機能回路構成要素１０１を具現化するために発生されることになる回路の特性を指定するためのコード（例えば、デジタルコード値又は広範な他の符号化技術）として実施することができる。様々な符号化技術を用いて、発生されることになる回路の特性を指定する回路仕様パラメータを具現化することができることは理解されるものとする。
パラメータ１０４は、発生器１０２によって受信される。発生器１０２は、回路仕様パラメータに基づいて複数の部分回路結線図(sub-circuit schematics)１１０～１１２を選択する（すなわち、決定するか又は他に識別する）ことができる。例えば、受信回路仕様パラメータに対する１つの値セット（又はコード）は、部分回路結線図１１０と部分回路結線図１１１との選択をもたらすことができる。例えば、受信回路仕様パラメータに対する別の値セット（又は別の符号化）は、部分回路結線図１１０と部分回路結線図１１１と部分回路結線図１１２との選択をもたらすことができる。適切な部分回路結線図が選択された状態で、識別された部分回路結線図を組み合わせて回路結線図１０３を形成することができる。従って、回路結線図１０３は、パラメータ１０４によって指定された特性を有する機能回路構成要素１０１を実施する。
以下の開示は、部分回路結線図を組み合わせること(combining)を説明するが、他の実施形態では、他の部分回路モデルを使用することができることは理解されるものとする。典型的には、回路結線図は、回路と共に使用される構成要素（例えば、トランジスタ、抵抗器、コンデンサー、及び誘導子など）の接続を表すモデルを参照する。本明細書に説明する実施形態は、例えば部分回路及び回路を表すのに使用される特定のモデル化技術に限定されない場合がある。
本発明の開示の実施形態は、アナログ回路結線図を発生させるのに特に有利とすることができる。デジタル回路は、実質的に完全オン又は完全オフのいずれかにあるトランジスタを有する単純な論理回路を用いてバイナリ電圧（ゼロ及び１を表す）を処理し、それに対して典型的にアナログ回路は、完全オンと完全オフの間のある範囲にわたって（例えば、線形範囲にわたって）作動可能なトランジスタを有する回路を含むという点で、アナログ回路はデジタル回路とは異なる。例えば、アナログ回路は、回路内の特定の電圧及び電流に依存して広範な作動を実施することができ、システム内の構成要素（例えば、コンデンサー、トランジスタ、抵抗器、誘導子）は、一連の電圧又は電流にわたって作動する。アナログ回路のサブセットは混合信号回路である。混合信号回路は、アナログ回路と共に集積され、それと協働する一部のデジタル回路構成を含むアナログ回路である。例えば、混合信号回路は、アナログ回路構成と共には集積されない及び／又はそれとは実質的に独立に機能を実施するデジタル回路と区別されなければならない。アナログ回路設計（例えば、アナログ／混合信号回路設計）とデジタル回路設計の間の違いは当業者によって公知である。
本発明の開示の実施形態は、例えば、回路仕様パラメータに基づいてアナログ回路結線図及び／又は回路レイアウトを自動的に発生させるのに使用することができる。上述のように、回路仕様パラメータは、例えば、比較器、発振器、遅延器のような１又は２以上の機能アナログ回路に対応することができる。例えば、回路仕様パラメータは、Ｐタイプ入力又はＮタイプ入力を有する比較器のような発生されることになる回路の特性を指定することができる。一部の例示的用途では、回路仕様パラメータを用いて特定の機能アナログ回路構成要素に対応する予め定められた部分回路結線図を選択することができる。例えば、下記のより詳細な例で例示するように、発生器１０２は、１つのパラメータセットに基づいて予め定められたＰタイプ比較器部分回路結線図、第１の予め定められたヒステリシス部分回路結線図、及び予め定められたデグリッチ部分回路結線図を選択して１つの特性セットを有する比較器機能回路構成要素のための結線図を形成することができ、例えば、別のパラメータセットを用いて予め定められたＮタイプ比較器部分回路結線図及び別の予め定められたヒステリシス回路結線図を選択して別の特性セットを有する比較器機能回路構成要素のための結線図を形成することができる。
図２は、一実施形態による自動回路発生のための方法を示している。本方法は、例えば、１又は２以上のコンピュータ上で実行されるソフトウエアによって実施することができる。２０１では、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータが受信される。回路仕様パラメータは、例えば、テキストでの変数及び値のような又はコードのような様々な方法で表すことができる。上述のように、受信パラメータは、異なる機能アナログ回路構成要素に関する１又は２以上のパラメータセットを含むことができる（例えば、１つのパラメータセットが第１の機能アナログ回路構成要素に対応し、別のパラメータセットが第２の機能アナログ回路構成要素に対応する）。２０２では、回路仕様パラメータに基づいて特定の部分回路結線図が選択される。一実施形態では、異なる機能回路構成要素は、異なる予め定められた部分回路結線図セットを有することができる。選択は、回路仕様パラメータに基づいて機能回路構成要素に対応する予め定められた部分回路結線図サブセットを選択することを含むことができる。例えば、比較器は、比較器機能回路構成要素に対応する回路結線図セット内にＮタイプ比較器部分回路結線図、Ｐタイプ比較器部分回路結線図、及び様々な他の部分回路結線図を有することができる。例えば、Ｐタイプ部分回路結線図は、特定の値を有する１又は２以上のパラメータに基づいて選択することができ、Ｎタイプ部分回路結線図は、異なる値を有する１又は２以上のパラメータに基づいて選択することができる。２０３では、ソフトウエアシステムは、選択部分回路結線図を組み合わせて機能回路構成要素のための結線図を形成することができる。部分回路結線図は、その中に様々な入力端子及び出力端子（又はピン）を有する機能構成要素レベルの回路のブロック（又は設計）の形態にあることが可能である。従って、例えば、組み合わせることは、部分回路結線図間でピンを互いに結合すること、及び／又は部分回路結線図のピンを他の回路結線図の他のピンに結合することを含むことができる。部分回路結線図間でピンを結合する例に対しては、下記でより詳細に例示する。
図３Ａ～図３Ｄは、様々な実施形態による自動回路結線図発生の例を示している。下記の様々な例に示すように、回路仕様パラメータセットに対する特定の値は、特定の機能回路構成要素（例えば、発生される特定の特性を有する比較器）の特定のインスタンスに対応することができる。例えば、異なる回路仕様パラメータを有し、異なる選択部分回路から形成された異なる回路設計に対応する多くの同じ機能回路構成要素が存在する場合がある。ある一定の実施形態では、１つの回路仕様パラメータセットに対する異なる値は、１つの対応する機能回路構成要素に対する異なる電気特質を有する異なるアナログ回路結線図を発生させることができる。例えば、機能回路構成要素３０３に対応するパラメータ３０２を異なる値を用いて符号化することができる。この例では、Ｎ個のパラメータ（ここで、Ｎは整数である）のセットは、第１の値セット［ａ１＝ｘ１、ａ２＝ｘ２、ａ３＝ｘ３、．．．、ａＮ＝ｘＮ］を有する変数ａ１、ａ２、ａ３、．．．ａＮとして例示している。発生器ソフトウエア３０１は、第１の値セットを有するパラメータ３０２を受信し、部分回路結線図３１０～３１５のサブセットを選択する。選択部分回路結線図が組み合わされ、受信パラメータに従って機能回路構成要素３０３のための結線図が形成される。この例では、第１のパラメータ値セットは、部分回路結線図３１０～３１２が選択されて組み合わされ、回路結線図３０３Ａが形成されるという結果をもたらす。
図３Ｂは、第２の値セット［ａ１＝ｘ１、ａ２＝ｘ２、ａ３＝ｙ３、．．．、ａＮ＝ｘＮ］を有するパラメータ３０２を示している。ここで、パラメータａ３は、その値をｘ３からｙ３に変化させている。従って、選択される部分回路結線図は変化する。この例では、ａ３＝ｙ３である時に、部分回路結線図３１２が選択されて部分回路結線図３１０及び３１１と共に回路結線図３０３Ｂ内に含められることはもはやない。
図３Ｃは、第３の値セット［ａ１＝ｙ１、ａ２＝ｘ２、ａ３＝ｘ３、．．．、ａＮ＝ｘＮ］を有するパラメータ３０２を示している。ここで、パラメータａ１は、その値をｘ１からｙ１に変化させており、パラメータａ３＝ｘ３である。従って、ここでもまた、選択される部分回路結線図は変化する。この例では、ａ１＝ｙ１である時に、部分回路結線図３１０はもはや選択されない。代わりに、部分回路結線図３１３が選択されて部分回路結線図３１１及び３１２と共に回路結線図３０３Ｃ内に含められる。
図３Ｄは、第４の値セット［ａ１＝ｙ１、ａ２＝ｙ２、ａ３＝ｘ３、．．．、ａＮ＝ｘＮ］を有するパラメータ３０２を示している。ここで、それぞれｙ１及びｙ２という値を有するパラメータａ１及びａ２は、部分回路結線図３１４が選択されて部分回路結線図３１１及び３１２と共に回路結線図３０３Ｄ内に含められるという結果をもたらす。
本発明の開示の一部の実施形態の特徴及び利点は、複数の機能回路構成要素に対応する回路仕様パラメータを受信すること、及びこれらのパラメータに基づいて各機能回路構成要素を実施する回路結線図を自動的に発生させることを含むことができる。図４Ａ～図４Ｄは、実施形態により異なる機能回路構成要素に対して異なる回路結線図を発生させる異なるパラメータセット（又は符号化）を示している。図４Ａを参照すると、この例では、発生器ソフトウエアシステム４０１は、複数の機能回路構成要素４０２～４０５（Ｎが、異なる機能回路構成要素の個数に対応する整数である時に、構成要素Ｃ１、Ｃ２、Ｃ３、Ｃ４、以降同じくＣＮまで続く）に対応するパラメータ４５０を受信する。Ｃ１～ＣＮは、例えば、比較器、発振器、遅延回路、電流発生器、電圧基準、又はアナログ回路と共に使用される広範な他のアナログ機能回路構成要素とすることができる。この例では、発生器４０１は、Ｎ個の回路仕様パラメータセットを受信することができ、ここで、各異なる機能回路構成要素は、対応する回路仕様パラメータセットを有する。特に、例えば、Ｎが、対応する結線図がそれに対して発生されている機能回路構成要素の個数を表す整数である時に、第１のパラメータセット４５１、Ｃ１＿Ｐａｒａｍｓは、構成要素Ｃ１ ４０２に対応し、第２のパラメータセット４５２、Ｃ２＿Ｐａｒａｍｓは、構成要素Ｃ２ ４０３に対応し、第３のパラメータセット４５３、Ｃ３＿Ｐａｒａｍｓは、構成要素Ｃ３ ４０４に対応し、以降同じく構成要素ＣＮ ４０５に対応する最後のパラメータセット４５４、ＣＮ＿Ｐａｒａｍｓまで続く。各パラメータセット４５１～４５４は、異なるパラメータ値を有することによって生成されることになる回路結線図の特性を指定することができる。この例では、パラメータ４５１は、この場合は「Ｃ１＿Ｐａｒａｍｓ＿１」で表す第１の値セットを有する。同様に、パラメータ４５２は、第１の値セット「Ｃ２＿Ｐａｒａｍｓ＿１」を有し、パラメータ４５３は、第１の値セット「Ｃ３＿Ｐａｒａｍｓ＿１」を有し、以降同じく値「ＣＮ＿Ｐａｒａｍｓ＿１」を有するパラメータ４５４まで続く。
図４Ａ～図４Ｄは、対応する異なる機能回路構成要素に対する異なる回路仕様パラメータ４５０は、対応する異なる予め定められた部分回路結線図セットを有することができることを示す例を示している。例えば、予め定められたアナログ部分回路は、図４Ａに示すライブラリ４６０に格納することができる。この例では、異なる機能回路構成要素４０２、４０３、４０４、及び４０５に対応する複数の部分回路セット４１０、４２０、４３０、及び４４０が存在する。従って、例えば、機能回路構成要素４０２（Ｃ１）に対応するＣ１＿Ｐａｒａｍｓ４５１を用いて、アナログ部分回路結線図４１１～４１６を含むＣ１部分回路セット（「Ｃ１＿ＳＣ＿Ｓｅｔ」）４１０から部分回路結線図を選択することができる。同様に、例えば、機能回路構成要素４０３（Ｃ２）に対応するＣ２＿Ｐａｒａｍｓ４５２を用いて、アナログ部分回路結線図４２１～４２７を含むＣ２部分回路セット（「Ｃ２＿ＳＣ＿Ｓｅｔ」）４２０から部分回路結線図を選択することができる。同様に、機能回路構成要素４０４（Ｃ３）に対応するＣ３＿Ｐａｒａｍｓ４５３を用いて、Ｃ３部分回路結線図セット（「Ｃ３＿ＳＣ＿Ｓｅｔ」）４３０から部分回路結線図を選択することができ、以降同じくＣＮ部分回路結線図セット（「ＣＮ＿ＳＣ＿Ｓｅｔ」）４４０（部分回路を示していない）から部分回路結線図を選択するのに使用することができる機能回路構成要素４０５（ＣＮ）に対応するＣＮ＿Ｐａｒａｍｓ４５４まで続く。
パラメータ４５１～４５４は、対応する部分回路の異なる組合せをもたらす異なる値を有することができる。この例では、各パラメータセット４５１～４５４は、第１のパラメータ値セット（例えば、ここでは特定の値を「＿１」、「＿２」などを用いて表示している）を受信する。例えば、回路仕様パラメータ４５１に対する第１の値セットをＣ１＿Ｐａｒａｍｓ＿１と表示し、回路仕様パラメータ４５２に対する第１の値セットをＣ２＿Ｐａｒａｍｓ＿１と表示し、以降同様に続く。この例では、発生器４０１は、パラメータ値Ｃ１＿Ｐａｒａｍｓ＿１を受信し、Ｃ１＿ＳＣ＿Ｓｅｔ４１０からの部分回路結線図Ｃ１＿ＳＣ１ ４１１とＣ１＿ＳＣ２ ４１２とＣ１＿ＳＣ３ ４１３とを組み合わせて機能回路構成要素Ｃ１ ４０２に対応するアナログ回路結線図４０６Ａを発生させる。同様に、発生器４０１は、パラメータ値Ｃ２＿Ｐａｒａｍｓ＿１を受信し、Ｃ２＿ＳＣ＿Ｓｅｔ４２０からの部分回路結線図Ｃ２＿ＳＣ１ ４２１とＣ２＿ＳＣ２ ４２２とＣ２＿ＳＣ３ ４２３とＣ２＿ＳＣ４ ４２４とを組み合わせて機能回路構成要素Ｃ２ ４０３に対応するアナログ回路結線図４０７Ａを発生させる。同様に、発生器４０１は、パラメータ値Ｃ３＿Ｐａｒａｍｓ＿１を受信し、Ｃ３＿ＳＣ＿Ｓｅｔ４３０からの部分回路結線図（図示せず）を組み合わせて機能回路構成要素Ｃ３ ４０４に対応するアナログ回路結線図４０８Ａを発生させる。アナログ回路結線図４０８Ａは、Ｃ３＿ＳＣ＿Ｓｅｔ ４３０からの部分回路結線図の第１のサブセット（Ｃ３＿ＳＣ ＳｕｂｓｅｔＡ）４３１Ａを含む。最後に、発生器４０１は、パラメータ値ＣＮ＿Ｐａｒａｍｓ＿１を受信し、ＣＮ＿ＳＣ＿Ｓｅｔ４４０からの部分回路結線図（図示せず）を組み合わせて機能回路構成要素ＣＮ ４０５に対応するアナログ回路結線図４０９Ａを発生させる。アナログ回路結線図４０９Ａは、ＣＮ＿ＳＣ＿Ｓｅｔ ４４０からの部分回路結線図の第１のサブセット（ＣＮ＿ＳＣ ＳｕｂｓｅｔＢ）を含む。
図４Ｂは、実施形態による別のパラメータセットを用いた別の回路の発生を示している。この例では、パラメータセット４５１～４５４は、異なるパラメータ値セットを受信する。例えば、回路仕様パラメータ４５１に対する新しい値セットをＣ１＿Ｐａｒａｍｓ＿２と表示し、回路仕様パラメータ４５２に対する新しい値セットをＣ２＿Ｐａｒａｍｓ＿２と表示し、以降同様に続く。この例では、発生器４０１は、パラメータ値Ｃ１＿Ｐａｒａｍｓ＿２を受信し、Ｃ１＿ＳＣ＿Ｓｅｔ４１０からの部分回路Ｃ１＿ＳＣ４ ４１４とＣ１＿ＳＣ２ ４１２とＣ１＿ＳＣ３ ４１３とを組み合わせて機能回路構成要素Ｃ１ ４０２に対応するアナログ回路結線図４０６Ｂを発生させる。同様に、発生器４０１は、パラメータ値Ｃ２＿Ｐａｒａｍｓ＿２を受信し、Ｃ２＿ＳＣ＿Ｓｅｔ４２０からの部分回路Ｃ２＿ＳＣ５ ４２５とＣ２＿ＳＣ６ ４２６とＣ２＿ＳＣ３ ４２３とＣ２＿ＳＣ４ ４２４とを組み合わせて機能回路構成要素Ｃ２ ４０３に対応するアナログ回路結線図４０７Ｂを発生させる。同様に、発生器４０１は、パラメータ値Ｃ３＿Ｐａｒａｍｓ＿２を受信し、Ｃ３＿ＳＣ＿Ｓｅｔ４３０からの部分回路（図示せず）を組み合わせて機能回路構成要素Ｃ３ ４０４に対応するアナログ回路結線図４０８Ｂを発生させる。アナログ回路結線図４０８Ｂは、Ｃ３＿ＳＣ＿Ｓｅｔ ４３０からの部分回路結線図の第２のサブセット（Ｃ３＿ＳＣ ＳｕｂｓｅｔＡ’）４３１Ｂを含む。最後に、発生器４０１は、パラメータ値ＣＮ＿Ｐａｒａｍｓ＿２を受信し、ＣＮ＿ＳＣ＿Ｓｅｔ４４０からの部分回路（図示せず）を組み合わせて機能回路構成要素ＣＮ ４０５に対応するアナログ回路結線図４０９Ｂを発生させる。アナログ回路結線図４０９Ｂは、ＣＮ＿ＳＣ＿Ｓｅｔ ４４０からの部分回路結線図の第２のサブセット（ＣＮ＿ＳＣ ＳｕｂｓｅｔＢ’）４４１Ｂを含む。
図４Ｃは、実施形態による更に別のパラメータセットを用いた更に別の回路の発生を示している。この例では、各パラメータセット４５１～４５４は、第３のパラメータ値セットを受信する。例えば、回路仕様パラメータ４５１に対する新しい値セットをＣ１＿Ｐａｒａｍｓ＿３と表示し、回路仕様パラメータ４５２に対する新しい値セットをＣ２＿Ｐａｒａｍｓ＿３と表示し、以降同様に続く。この例では、発生器４０１は、パラメータ値Ｃ１＿Ｐａｒａｍｓ＿３を受信し、Ｃ１＿ＳＣ＿Ｓｅｔ４１０からの部分回路Ｃ１＿ＳＣ４ ４１４とＣ１＿ＳＣ２ ４１２とを組み合わせて機能回路構成要素Ｃ１ ４０２に対応するアナログ回路結線図４０６Ｃを発生させる。同様に、発生器４０１は、パラメータ値Ｃ２＿Ｐａｒａｍｓ＿３を受信し、Ｃ２＿ＳＣ＿Ｓｅｔ４２０からの部分回路Ｃ２＿ＳＣ５ ４２５とＣ２＿ＳＣ６ ４２６とＣ２＿ＳＣ３ ４２３とＣ２＿ＳＣ７ ４２７とを組み合わせて機能回路構成要素Ｃ２ ４０３に対応するアナログ回路結線図４０７Ｃを発生させる。同様に、発生器４０１は、パラメータ値Ｃ３＿Ｐａｒａｍｓ＿３を受信し、Ｃ３＿ＳＣ＿Ｓｅｔ４３０からの部分回路（図示せず）を組み合わせて機能回路構成要素Ｃ３ ４０４に対応するアナログ回路結線図４０８Ｃを発生させる。アナログ回路結線図４０８Ｃは、Ｃ３＿ＳＣ＿Ｓｅｔ ４３０からの部分回路結線図の第３のサブセット（Ｃ３＿ＳＣ ＳｕｂｓｅｔＡ’’）４３１Ｃを含む。最後に、発生器４０１は、パラメータ値ＣＮ＿Ｐａｒａｍｓ＿３を受信し、ＣＮ＿ＳＣ＿Ｓｅｔ４４０からの部分回路（図示せず）を組み合わせて機能回路構成要素ＣＮ ４０５に対応するアナログ回路結線図４０９Ｃを発生させる。アナログ回路結線図４０９Ｃは、ＣＮ＿ＳＣ＿Ｓｅｔ ４４０からの部分回路結線図の第３のサブセット（ＣＮ＿ＳＣ ＳｕｂｓｅｔＢ’’）４４１Ｃを含む。
図４Ｄは、異なる機能回路構成要素に対する異なる部分回路セットが同じ部分回路を含むことができる実施形態を示している。例えば、一部の実施形態では、異なる機能回路構成要素は、対応する独特な予め定められた部分回路結線図セットを有することができる。図４Ａを参照すると、部分回路セットＣ１＿ＳＣ＿Ｓｅｔ ４１０は、Ｃ２＿ＳＣ＿Ｓｅｔ ４２０又はＣ３＿ＳＣ＿Ｓｅｔ ４３０とは異なる部分回路結線図セットとすることができる。特に、異なる比較器を形成するように組み合わされた部分回路は、例えば、異なる発振器又は異なる遅延回路を形成するように組み合わされた部分回路とは異なることが可能である。従って、各機能回路構成要素は、対応する独特な部分回路結線図セットを有することができる。しかし、様々な実施形態では、これらのセットは独特なものとすることができるが、一部のセット内の１又は２以上の部分回路結線図は共有することができる。例えば、比較器に対する部分回路結線図セットは、抵抗器分割器部分回路にアクセスすることができ、例えば、抵抗器分割器部分回路は、発振器に対する部分回路セットに関連付けることができる。従って、独特なセット(unique set)は、対応する機能回路構成要素に対してのみ使用される１又は２以上の独特な予め定められたアナログ部分回路結線図を含むことができ、又はこれに代えて、複数の対応する機能回路構成要素に対して使用される１又は２以上の予め定められたアナログ部分回路結線図を含むことができる。これを部分回路結線図Ｃ１－２ ＳＣ ４１７がセットＣ１＿ＳＣ＿Ｓｅｔ ４１０とＣ２＿ＳＣ＿Ｓｅｔ ４２０との中に含まれる図４Ｄに例示している。従って、例えば、構成要素Ｃ１及びＣ２それぞれに対するパラメータ４５１及び４５２は、両方共にＣ１－２ ＳＣ ４１７を含む回路結線図４０６Ｄ及び４０７Ｄを発生させることができる。
図５は、実施形態による発生器の例示的機能ブロックを示している。上述のように、ある一定の例示的実施形態では、発生器５０１は、異なるタイプの機能アナログ回路構成要素（例えば、Ｃ１、Ｃ２、Ｃ３、．．．、ＣＮ）に対応する回路仕様パラメータを受信することができる。例えば、これらのパラメータは、予め定められたアナログ部分回路結線図を用いて発生されることになる回路の特性を指定することができる。従って、パラメータは、発生器５０１によって受信されると、パラメータがどの機能構成要素に対応するかを決定する機能決定ブロック５０２によって解析することができる。ブロック５０２は、パラメータセットを受信し、適切な対応する機能回路構成要素（ここでは、Ｃ１、Ｃ２、Ｃ３、．．．、ＣＮ、例えば、比較器、発振器、遅延器など）を決定し、異なる規則セット５１０～５１１のうちの１つにアクセスしてパラメータを更に処理することができる。ブロック５０２及び上述して更に下記の更に別の例で説明する規則セットブロック(rule set blocks)５１０～５１１は、例えば、ソフトウエアコードに又は例えばソフトウエアコードとインポートデータ（例えば、パラメータ、異なる規則、部分回路、回路の組合せ等に関するデータ）との組合せとして実施することができる。
例えば、一部の実施形態では、異なる機能構成要素のための結線図４０６Ａ～４０６Ｄ、４０７Ａ～４０７Ｄ、４０８Ａ～４０８Ｄ、及び４０９Ａ～４０９Ｄのうちの１又は２以上のような複数の回路結線図は、機能回路構成要素の複数のパラメータ化インスタンスを含む回路のための結線図の中に様々な組合せで互いに結合することができる。１つの回路結線図は、１つのパラメータセットに基づく機能回路構成要素Ｃ１ ４０２に対する結線図（例えば、回路結線図４０６Ｄ）と、１つのパラメータセットに基づく機能回路構成要素Ｃ２ ４０３に対する結線図（例えば、回路結線図４０７Ｃ）と、１つのパラメータセットに基づく機能回路構成要素Ｃ３ ４０４に対する結線図（例えば、回路結線図４０８Ｄ）と、１つのパラメータセットに基づく機能回路構成要素ＣＮ ４０５に対する結線図（例えば、回路結線図４０９Ｂ）とを含むことができる。これに代えて、パラメータと機能回路構成要素の組合せは、別のパラメータセットに基づく機能回路構成要素Ｃ１ ４０２に対する結線図（例えば、回路結線図４０６Ｂ）を含み、機能回路構成要素Ｃ２ ４０３に対する結線図を含まず（例えば、Ｃ２は含まれない）、別のパラメータセットに基づく機能回路構成要素Ｃ３ ４０４に対する結線図（例えば、回路結線図４０８Ｃ）を含み、機能回路構成要素ＣＮ ４０５に対する結線図を含まない（例えば、ＣＮも含まれない）結線図を発生させることができる。機能回路構成要素の異なるインスタンス化のためのパラメータのいずれかの組合せを用いて、例えば、同じか又は異なる機能回路構成要素のうちの１又は２以上の様々な組合せを有する結線図を自動的に発生させることができる。一部の実施形態では、結線図を用いて、互いに結合された機能回路構成要素のチップ全体を模擬することができる。任意的に、例えば、回路結線図は、レイアウトを生成してレイアウト対結線図（「ＬＶＳ」）及び／又は設計規則検査（「ＤＲＣ」）を実施するために、トランジスタ結線図レイアウト編集ツール（例えば、Ｃａｄｅｎｃｅ（登録商標）、Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）、又はＳｉｌｖａｃｏ（登録商標））のような電子設計自動化(electronic design automation)（ＥＤＡ）ソフトウエアシステムによって処理することができ、かつ望ましい特性を有する集積回路（例えば、チップ）を生成する製造設備（例えば、半導体製作又は「ＦＡＢ」）に送ることができる。典型的には、アナログ集積回路のための結線図を設計することは、大量の時間とアナログ回路設計専門家による大量の労力とを要する可能性がある。有利なことに、本明細書に説明する技術を使用するシステム及び方法は、電子回路（例えば、完全なチップ）のための結線図を非常に迅速に、かつ従来の技術を用いて各回路を設計する場合に必要とされると考えられる時間よりも実質的に少ない時間で発生させることができる。
発生器５０１は、パラメータを解析して使用すべき対応する規則セットを決定することができる。例えば、パラメータが１又は２以上の特定の変数又は値を含む場合に、１つの規則セットを適切とすることができ、パラメータが１又は２以上の他の特定の変数又は値を含む場合に、別の規則セットを適切とすることができる。一部の実施形態では、パラメータは、機能回路構成要素を指定する情報を含むことができる。例えば、発生器５０１によって受信されるパラメータは、機能回路構成要素（例えば、「比較器」、「発振器」、又は「電圧基準」）を指定するテキスト、又は例えば対応する機能回路構成要素に対して使用すべき規則セットを一意的に決定するための１又は２以上のコードのような１又は２以上の識別子（ＩＤ）を含むことができる。他の実施形態では、例えば、パラメータセット内の特定のパラメータの存在を用いてそのようなパラメータがどの機能回路構成要素に対するものであるか、及びどの部分回路セットを選択されるかを決定することができる。
この例では、Ｎ個の異なる機能回路構成要素タイプ（ここで、Ｎは整数、例えば、３、４、５など）に対応するＮ個の異なる規則セットブロック５１０～５１１が存在する。異なる機能回路構成要素に対応するパラメータは、対応する規則セットを有することができる。例えば、Ｃ１に対するパラメータ４５１は、第１の規則セットを用いて処理することができ、Ｃ２に対するパラメータは、第２の規則セットを用いて処理することができ、Ｃ３に対するパラメータは、第３の規則セットを用いて処理することができ、以降同じくＮ番目の規則セットを用いて処理することができるＣＮに対するパラメータまで続く。一例として、異なる規則セットは、例えばパラメータ値を解析し、適切な部分回路セット（例えば、各機能回路構成要素に対する）を選択し、対応する機能回路構成要素のための結線図を形成するように部分回路を組み合わせるための処理の一部又は全てを実施するように構成することができる。再度図５を参照すると、Ｃ１＿Ｐａｒａｍｓ＿１は、組み合わされた時に回路結線図４０６Ａを形成する部分回路４１１、４１２、及び４１３をセット４１０から選択するための１つの規則セットを呼び出す。同様に、Ｃ２＿Ｐａｒａｍｓ＿１は、組み合わされた時に回路結線図４０７Ａを形成する部分回路４２１、４２２、４２３、及び４２４をセット４２０から選択するための第２の規則セットを呼び出す。同様に、Ｃ３＿Ｐａｒａｍｓ＿１は、組み合わされた時に回路結線図４０８Ａを形成するサブセットＡ ４３１Ａ内の部分回路をセット４３０から選択するための第３の規則セットを呼び出す。最後に、ＣＮ＿Ｐａｒａｍｓ＿１は、組み合わされた時に回路結線図４０９Ａを形成するサブセットＢ ４４１Ａ内の部分回路をセット４４０から選択するための更に別の規則セットを呼び出す。
発生器５０１の一例示的実施形態では、回路仕様が発生されてＥＤＡツールに提供される。例えば、回路仕様は、部分回路結線図と、組合せ回路を形成するためのピン接続とを指定することができる。例えば、回路仕様は、回路並びに例えば様々な部分回路結線図ノード間の接続を形成するのに使用される部分回路結線図を説明することができる。一部の例示的実施形態では、回路仕様は、回路に含められることになる特定の部分回路結線図に対する識別子（例えば、セル名称又はインスタンス名称）を含むことができる。回路仕様は、部分回路結線図のピンがどのように接続されるかの記述（例えば、下記で説明するピンマップ）を更に含むことができる。下記でより詳細に説明するように、例えば、一例示的回路仕様は、Ｖｅｒｉｌｏｇ．ｖのようなネットリスト(netlist)である。ＥＤＡツールは、回路仕様を受信し、回路仕様に基づいて指定部分回路結線図を取り出し(retrieve)、かつ選択部分回路結線図を含むトランジスタレベルの結線図を発生させることができる。
図６Ａは、別の実施形態による自動回路発生器の別の例示的ブロック図を示している。この例では、発生器６０９は、機能を決定し６０９、規則６１２～６１３を適用し、部分回路結線図を取り出し６１４、部分回路結線図を接続する６１５ためのプログラムコードを含む。例えば、工程を開始する時に、機能決定ブロック６１０は、例えば、１又は２以上の受信パラメータセットを評価し、どの規則セット（例えば、比較器規則セット、発振器規則セット、又は電圧基準規則セット）が適用されるかを決定することができる。発生器６０９は、適切な規則セット６１２～６１３のうちの１つを呼び出すことができる。例示的規則セットを６２０に例示している。この例では、規則セット６２０は、例えば、パラメータ値を取り出すためのサブブロック６２１（例えば、コードの）と、パラメータ値に基づいて部分回路を決定するためのサブブロック６２２と、ピンマップを発生させるためのサブブロック６２３とを含むことができる。ピンマップの発生は、例えば、組み合わされることになる部分回路からピンリストを取り出すことを含むことができる。一実施形態では、例えば、ピンマップ接続は、ｖｅｒｉｌｏｇ’’．ｖ’’ファイルのようなネットリストに具現化することができる。別のブロック６１４は、例えば、ブロック６２２によって決定された部分回路結線図を取り出すことができる。ブロック６１５は、部分回路の結線図ピンをマッピングすることができる。一実施形態では、結線図ピンは、例えば、ピンマップに基づいて接続される。上述したブロックは、例えば、様々な技術を用いてソフトウエアコードとして実施することができる。この図には例示目的で発生器６０９を１つのブロックグループとして示すが、発生器６０９を構成するブロックは、例えば、異なる言語を使用するソフトウエア符号化技術を用いて実施することができ、かつ複数の異なるモジュールとして実施することができることは理解されるものとする。下記でより詳細に説明する一例示的実施形態では、発生器ソフトウエアシステムは、Ｃ＋＋に実施されたブロックと、スクリプト言語に実施された他のブロックとを含む。
図６Ｂは、実施形態による回路を自動的に発生させる例示的工程を示している。以下の工程説明を特定の順序で提供するが、これらの工程のうちの１又は２以上は異なる順序で行うことができることは理解されるものとする。６０１では、処理されるパラメータに対して発生されることになる回路の機能が決定される。機能は、例えば、比較器、発振器、電圧基準、電流ソース、又は他のパラメータ化アナログ構成ブロックのような特定の機能回路構成要素に対応することができる。この例では、機能は、機能回路構成要素名称（例えば、「比較器」、「発振器」、「遅延回路」など）のような識別子を用いて決定することができる。例えば、発生器は、機能回路構成要素名称を取り出し、次に、この名称に基づいて取り出すパラメータを選択することができる。６０２では、パラメータが取り出される。６０３では、例えば、パラメータは、発生されることになる回路を形成するのに使用すべき部分回路を決定するために解析される。６０４では、回路を形成するのに使用すべき部分回路のピンマップが発生される。下記でより詳細に説明するように、例えば、部分回路結線図ピンは、一部の場合は互いにマッピングされ、かつ発生されることになる回路の入力及び出力にマッピングすることができる。一部のピンは、異なる部分回路結線図の間でマッピングすることができ、一方で他のピンは、発生されることになる回路の入力又は出力にマッピングすることができる。ピンマップは、例えば、部分回路結線図及びピン間のマッピングを指定する上述した回路仕様に具現化することができる。６０５では、組み合わされることになる部分回路結線図が取り出される（例えば、公開された部分回路のライブラリから）。６０６では、例えば、ピンマップに基づいて部分回路結線図ピンを接続することができる。下記で説明する一例示的実施形態では、発生器ソフトウエアコンポーネントは、ピンをマッピングするネットリスト（例えば、Ｖｅｒｉｌｏｇ’’．ｖ’’ファイルの形態にある）を出力することができる。ブロック６１４及び６１５は、例えば、６０５及び６０６で例示したように部分回路結線図を取り出して組み合わせることができる電子設計自動化（ＥＤＡ）システム（例えば、Ｃａｄｅｎｃｅ（登録商標）、Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）、Ｓｉｌｖａｃｏ（登録商標））のためのスクリプトとして実施することができる。
図７Ａ～図７Ｂは、一実施形態によりピンをマッピングする例を示している。この例では、機能回路構成要素は比較器回路であり、回路仕様パラメータは、入力タイプ（例えば、Ｎタイプ入力段又はＰタイプ入力段、「Ｎ／Ｐ－入力＿タイプ」）、ヒステリシス（例えば、イエス又はノー、「Ｈｙｓｔ」）、及びデグリッチ（例えば、イエス又はノー）を指定する。この例では、比較器は、指定の特性（例えば、入力タイプ、ヒステリシス、又はデグリッチ）を有する比較器を発生させるためのパラメータに基づいて選択することができる部分回路結線図セット７０１～７０５を有する。例えば、この例では、Ｃ１＿ＳＣ１は、Ｎタイプ入力段比較器部分回路結線図７０１であり、Ｃ１＿ＳＣ２は、Ｎタイプ部分回路結線図７０１で作動可能なヒステリシス部分回路結線図（ＮＨｙｓｔ）７０２であり、Ｃ１＿ＳＣ３は、デグリッチ部分回路結線図７０３であり、Ｃ１＿ＳＣ４は、Ｐタイプ入力段比較器部分回路結線図７０４であり、Ｃ１＿ＳＣ５は、Ｐタイプ部分回路結線図７０４で作動可能なヒステリシス部分回路結線図（ＰＨｙｓｔ）７０５である。部分回路結線図７０１～７０５の各々は、例えば、特定の部分回路の機能を実施するためのトランジスタレベル結線図を含むことができる。
本発明の開示の一部の実施形態による部分回路結線図は、各部分回路結線図の内外に電圧及び電流を結合するための複数のアナログピンを含む複数のピンを有することができる。一部の実施形態では、これらのピンは、部分回路結線図内のピンが他の部分回路結線図のピン又は組合せ回路のピン（例えば、得られる組合せ回路の入力／出力ピン）のいずれかに接続されるようにマッピングすることができる。一例示的実施形態では、異なる部分回路結線図のピンをマッピングすることは、複数のピンマップに基づく場合があり、異なるピンマップは、複数の部分回路結線図のピン及び／又は選択部分回路結線図の異なる組合せのための結線図のＩ／Ｏピンの間の異なる接続を指定する。そのようなピンマップは、例えば、回路発生器のコード内に定められるか又は外部で（例えば、データ記録内に）定められ、インポートすることができる（例えば、ＥＤＡツールの中にインポートされる回路仕様の一部として）。特定のマッピングは、例えば、ピンマップのうちの１つに基づく場合がある。ピンをマッピングするのに使用されるピンマップは、選択される特定の部分回路結線図に基づく場合がある。例えば、選択部分回路結線図の１つの組合せは、１つのピンマップを有することができ、選択部分回路結線図の別の組合せは、別のピンマップを有することができる。各ピンマップは、例えば、部分回路結線図の各独特な組合せが互いに接続され、その得られる結線図が全てのパラメータ値にわたって望み通りに機能することを保証することができる。
従って、マッピングは、例えば、部分回路結線図の１又は２以上のピンの間の接続を指定することを含むことができる。一部の実施形態では、マッピングは、１又は２以上の部分回路結線図の１又は２以上のピン及び回路結線図の入力又は出力（例えば、部分回路結線図によって形成される回路結線図に対する記号のうちのＶｄｄ、ｇｒｏｕｎｄ、Ｖｉｎ、Ｖｏｕｔなど）の間の接続を指定することを含むことができる。一実施形態では、ソフトウエアは、例えば、特定の回路を形成するのに使用すべき部分回路結線図を決定し、次に、特定の部分回路結線図に独特のピンをマッピングすることができる。
再度図７Ａを参照すると、この例では、Ｎ入力部分回路結線図７０１はピン１～６を含み、ＮＨｙｓｔ部分回路結線図７０２はピン１～４を含み、デグリッチ部分回路結線図７０３はピン１～４を含み、Ｐ入力部分回路結線図７０４はピン１～６を含み、ＰＨｙｓｔ部分回路結線図７０５はピン１～４を含む。これらのピンは、下記で説明する例に例示するように互いにマッピングすることができる。この例示的比較器は、本明細書に説明する技術を用いて発生させることができる多くのタイプの機能回路構成要素の一例に過ぎない。発振器、遅延回路、電圧基準、バイアス電流のような他の機能回路構成要素を本明細書に説明する技術を用いてパラメータから発生させることができ、他の比較器は、例えば、他の部分回路を選択するための他のパラメータを有することができる。従って、この例は、例示的ものに過ぎない。
上述のように、本発明の開示の特徴及び利点は、パラメータに基づいて特定の部分回路結線図を選択し、これらの部分回路結線図を組み合わせることができる。この例では、これらの部分回路結線図を組み合わせることは、部分回路結線図のアナログピンをマッピングして少なくとも１つの機能回路構成要素（例えば、比較器）のための結線図を形成することを含む。マッピングは、ソフトウエアシステムによって自動的に行うことができる。
回路結線図７１０は、１つのパラメータ値セットに基づいて発生された一例示的回路結線図を示している。この図では、第１のパラメータ値セット（Ｐａｒａｍｓ＿１）は、「入力タイプ＝Ｎ」、「ヒステリシス＝イエス」、及び「デグリッチ＝イエス」とすることができる。従って、回路結線図７１０を形成するためにＮ入力部分回路結線図７０１と、ＮＨｙｓｔ部分回路結線図７０２と、デグリッチ部分回路結線図７０３とが選択されて組み合わされる。このパラメータ組合せでは、ピンをマッピングすることは、以下を含むことができる：
１．部分回路結線図７０１のピン１を部分回路結線図７０２のピン１及び部分回路結線図７０３のピン１（この例では、ピン１は各部分回路の供給電圧入力である）にマッピングし、これらのピンをＶｄｄ入力ピンにマッピングすること。
２．部分回路結線図７０１のピン２（例えば、第１の比較器の入力ピン）を入力ピンＩＮ１にマッピングすること。
３．部分回路結線図７０１のピン３（例えば、第２の比較器の入力ピン）を入力ピンＩＮ２ ７５０にマッピングすること。
４．部分回路結線図７０１のピン４（例えば、ヒステリシス制御入力）を部分回路７０２のピン３（例えば、ヒステリシス制御出力）にマッピングすること。
５．部分回路結線図７０１のピン５（例えば、比較器出力）を部分回路７０２のピン２（例えば、ヒステリシス入力）及び部分回路７０３のピン２（例えば、デグリッチ入力）にマッピングすること。
６．部分回路結線図７０１のピン６を部分回路結線図７０２のピン４と部分回路結線図７０３のピン３とに同時にかつ接地（ＧＮＤ）ピンにマッピングすること。
７．部分回路結線図７０３のピン４を出力ピン（Ｖｏｕｔ）７５１にマッピングすること。
回路結線図７１１は、別のパラメータ値セットに基づいて発生された別の例示的回路結線図を示している。この図では、第２のパラメータ値セット（Ｐａｒａｍｓ＿２）は、「入力タイプ＝Ｎ」、「ヒステリシス＝イエス」、及び「デグリッチ＝ノー」とすることができる。従って、回路結線図７１１を形成するためにＮ入力部分回路結線図７０１とＮＨｙｓｔ部分回路結線図７０２とが選択されて組み合わされる（デグリッチ部分回路結線図７０３は選択されない）。このパラメータ組合せでは、ピンをマッピングすることは、以下を含むことができる：
１．部分回路結線図７０１のピン１を部分回路結線図７０２のピン１（この例では、ピン１は各部分回路の供給電圧入力である）にマッピングし、これらのピンをＶｄｄ入力ピンにマッピングすること。
２．部分回路結線図７０１のピン２（例えば、第１の比較器の入力ピン）を入力ピンＩＮ１にマッピングすること。
３．部分回路結線図７０１のピン３（例えば、第２の比較器の入力ピン）を入力ピンＩＮ２にマッピングすること。
４．部分回路結線図７０１のピン４（例えば、ヒステリシス制御入力）を部分回路７０２のピン３（例えば、ヒステリシス制御出力）にマッピングすること。
５．部分回路結線図７０１のピン５（例えば、比較器出力）を部分回路結線図７０２のピン２（例えば、ヒステリシス入力）及び出力ピンＶｏｕｔにマッピングすること。
６．部分回路結線図７０１のピン６と部分回路７０２のピン４とを互いにマッピングし、かつ接地（ＧＮＤ）ピンにマッピングすること。
回路結線図７１２は、別のパラメータ値セットに基づいて発生された別の例示的回路結線図を示している。この図では、第３のパラメータ値セット（Ｐａｒａｍｓ＿３）は、「入力タイプ＝Ｐ」、「ヒステリシス＝イエス」、及び「デグリッチ＝イエス」とすることができる。従って、回路結線図７１２を形成するためにＰ入力部分回路結線図７０４と、ＰＨｙｓｔ部分回路結線図７０５と、デグリッチ部分回路結線図７０３とが選択されて組み合わされる。このパラメータ組合せでは、ピンをマッピングすることは、以下を含むことができる：
１．部分回路結線図７０４のピン１を部分回路結線図７０５のピン１及び部分回路結線図７０３のピン１（この例では、ピン１は各部分回路の供給電圧入力である）にマッピングし、これらのピンをＶｄｄ入力ピンにマッピングすること。
２．部分回路結線図７０４のピン２（例えば、第１の比較器の入力ピン）を入力ピンＩＮ１にマッピングすること。
３．部分回路結線図７０４のピン３（例えば、第２の比較器の入力ピン）を入力ピンＩＮ２にマッピングすること。
４．部分回路結線図７０４のピン４（例えば、ヒステリシス制御入力）を部分回路７０５のピン３（例えば、ヒステリシス制御出力）にマッピングすること。
５．部分回路結線図７０４のピン５（例えば、比較器出力）を部分回路結線図７０５のピン２（例えば、ヒステリシス入力）及び部分回路結線図７０３のピン２（例えば、デグリッチ入力）にマッピングすること。
６．部分回路結線図７０４のピン６と部分回路７０５のピン４と部分回路７０３のピン３とを互いにマッピングし、かつ接地（ＧＮＤ）ピンにマッピングすること。
７．部分回路結線図７０３のピン４を出力ピン（Ｖｏｕｔ）にマッピングすること。
回路結線図７１３は、別のパラメータ値セットに基づいて発生された別の例示的回路結線図を示している。この図では、第４のパラメータ値セット（Ｐａｒａｍｓ＿４）は、「入力タイプ＝Ｐ」、「ヒステリシス＝イエス」、及び「デグリッチ＝ノー」とすることができる。従って、回路結線図７１３を形成するためにＰ入力部分回路結線図７０４とＰＨｙｓｔ部分回路結線図７０５とが選択されて組み合わされる（デグリッチ部分回路結線図７０３は選択されない）。このパラメータ組合せでは、ピンをマッピングすることは、以下を含むことができる：
１．部分回路結線図７０４のピン１を部分回路結線図７０５のピン１（この例では、ピン１は各部分回路の供給電圧入力である）にマッピングし、これらのピンをＶｄｄ入力ピンにマッピングすること。
２．部分回路結線図７０４のピン２（例えば、第１の比較器の入力ピン）を入力ピンＩＮ１にマッピングすること。
３．部分回路結線図７０４のピン３（例えば、第２の比較器の入力ピン）を入力ピンＩＮ２にマッピングすること。
４．部分回路結線図７０４のピン４（例えば、ヒステリシス制御入力）を部分回路７０５のピン３（例えば、ヒステリシス制御出力）にマッピングすること。
５．部分回路結線図７０４のピン５（例えば、比較器出力）を部分回路結線図７０５のピン２（例えば、ヒステリシス入力）及び出力ピンＶｏｕｔにマッピングすること。
６．部分回路結線図７０４のピン６と部分回路７０５のピン４とを互いにマッピングし、かつ接地（ＧＮＤ）ピンにマッピングすること。
次に、図７Ｂを参照すると、回路結線図７１４は、別のパラメータ値セットに基づいて発生された別の例示的回路結線図を示している。この図では、第５のパラメータ値セット（Ｐａｒａｍｓ＿５）は、「入力タイプ＝Ｎ」、「ヒステリシス＝ノー」、及び「デグリッチ＝イエス」とすることができる。従って、回路結線図７１４を形成するためにＮ入力部分回路結線図７０１とデグリッチ部分回路結線図７０３とが選択されて組み合わされる（ＮＨｙｓｔ部分回路結線図７０２は選択されない）。このパラメータ組合せでは、ピンをマッピングすることは、以下を含むことができる：
１．部分回路結線図７０１のピン１を部分回路結線図７０３のピン１（この例では、ピン１は各部分回路の供給電圧入力である）にマッピングし、これらのピンをＶｄｄ入力ピンにマッピングすること。
２．部分回路結線図７０１のピン２（例えば、第１の比較器の入力ピン）を入力ピンＩＮ１にマッピングすること。
３．部分回路結線図７０１のピン３（例えば、第２の比較器の入力ピン）を入力ピンＩＮ２にマッピングすること。
４．部分回路結線図７０１のピン４（例えば、ヒステリシス制御入力）を未接続とすることができること。
５．部分回路結線図７０１のピン５（例えば、比較器出力）を部分回路結線図７０３のピン２（例えば、デグリッチ入力）にマッピングすること。
６．部分回路結線図７０１のピン６と部分回路７０３のピン３とを互いにマッピングし、かつ接地（ＧＮＤ）ピンにマッピングすること。
７．部分回路結線図７０３のピン４を出力ピンＶｏｕｔにマッピングすること。
回路結線図７１５は、別のパラメータ値セットに基づいて発生された別の例示的回路結線図を示している。この図では、第６のパラメータ値セット（Ｐａｒａｍｓ＿６）は、「入力タイプ＝Ｐ」、「ヒステリシス＝ノー」、及び「デグリッチ＝イエス」とすることができる。従って、回路結線図７１５を形成するためにＰ入力部分回路結線図７０４とデグリッチ部分回路結線図７０３とが選択されて組み合わされる（ＰＨｙｓｔ部分回路結線図７０５は選択されない）。このパラメータ組合せでは、ピンをマッピングすることは、以下を含むことができる：
１．部分回路結線図７０４のピン１を部分回路結線図７０３のピン１（この例では、ピン１は各部分回路の供給電圧入力である）にマッピングし、これらのピンをＶｄｄ入力ピンにマッピングすること。
２．部分回路結線図７０４のピン２（例えば、第１の比較器の入力ピン）を入力ピンＩＮ１にマッピングすること。
３．部分回路結線図７０４のピン３（例えば、第２の比較器の入力ピン）を入力ピンＩＮ２にマッピングすること。
４．部分回路結線図７０４のピン４（例えば、ヒステリシス制御入力）を未接続とすることができること。
５．部分回路結線図７０４のピン５（例えば、比較器出力）を部分回路７０３のピン２（例えば、デグリッチ入力）にマッピングすること。
６．部分回路結線図７０４のピン６と部分回路７０３のピン３とを互いにマッピングし、かつ接地（ＧＮＤ）ピンにマッピングすること。
７．部分回路結線図７０３のピン４を出力ピンＶｏｕｔにマッピングすること。
回路結線図７１６は、別のパラメータ値セットに基づいて発生された別の例示的回路結線図を示している。この図では、第７のパラメータ値セット（Ｐａｒａｍｓ＿７）は、「入力タイプ＝Ｎ」、「ヒステリシス＝ノー」、及び「デグリッチ＝ノー」とすることができる。従って、回路結線図７１６を形成するためにＮ入力部分回路結線図７０１が選択される（ＮＨｙｓｔ部分回路結線図７０２及びデグリッチ部分回路結線図７０３は選択されない）。このパラメータ組合せでは、ピンをマッピングすることは、以下を含むことができる：
１．部分回路結線図７０１のピン１をＶｄｄ入力ピンにマッピングすること。
２．部分回路結線図７０１のピン２（例えば、第１の比較器の入力ピン）を入力ピンＩＮ１にマッピングすること。
３．部分回路結線図７０１のピン３（例えば、第２の比較器の入力ピン）を入力ピンＩＮ２にマッピングすること。
４．部分回路結線図７０１のピン４（例えば、ヒステリシス制御入力）を未接続とすることができること。
５．部分回路結線図７０１のピン５（例えば、比較器出力）を出力ピンＶｏｕｔにマッピングすること。
６．部分回路結線図７０１のピン６を接地（ＧＮＤ）ピンにマッピングすること。
回路結線図７１７は、別のパラメータ値セットに基づいて発生された別の例示的回路結線図を示している。この図では、第８のパラメータ値セット（Ｐａｒａｍｓ＿８）は、「入力タイプ＝Ｐ」、「ヒステリシス＝ノー」、及び「デグリッチ＝ノー」とすることができる。従って、回路結線図７１７を形成するためにＰ入力部分回路結線図７０４が選択される（ＰＨｙｓｔ部分回路結線図７０５及びデグリッチ部分回路結線図７０３は選択されない）。このパラメータ組合せでは、ピンをマッピングすることは、以下を含むことができる：
１．部分回路結線図７０４のピン１をＶｄｄ入力ピンにマッピングすること。
２．部分回路結線図７０４のピン２（例えば、第１の比較器の入力ピン）を入力ピンＩＮ１にマッピングすること。
３．部分回路結線図７０４のピン３（例えば、第２の比較器の入力ピン）を入力ピンＩＮ２にマッピングすること。
４．部分回路結線図７０４のピン４（例えば、ヒステリシス制御入力）を未接続とすることができること。
５．部分回路結線図７０４のピン５（例えば、比較器出力）を出力ピンＶｏｕｔにマッピングすること。
６．部分回路結線図７０４のピン６を接地（ＧＮＤ）ピンにマッピングすること。
一実施形態では、マッピングの少なくとも一部は、上述した規則によって実施される。例えば、特定のパラメータ値／選択部分回路に関する特定の規則は、選択部分回路結線図に対してどのピンが存在するかを決定することができる。
有利なことに、マッピングされたアナログピンは、予め決められた互換性を有することができる。例えば、部分回路結線図は予め定められるので、異なる部分回路結線図（及び接続することができる部分回路結線図ピン）の操作性は、設計によって予め決められた互換性を有することができる。例えば、図７Ａ～図７Ｂに示す例では、Ｎ入力比較器部分回路結線図７０１は、Ｎヒステリシス部分回路結線図７０２と併用されるように設計することができ、Ｐ入力比較器部分回路結線図７０４は、Ｐヒステリシス部分回路結線図７０５と併用されるように設計することができる。デグリッチ部分回路結線図は、Ｎタイプ又はＰタイプ結線図のいずれかとの併用のためにも設計することができる。従って、部分回路のピンは、例えば、設計通りに作動する異なる回路を形成するように互いに自動的に結合されるように設計することができる。例えば、１つの部分回路上の入力ピンは、特定範囲内の電圧入力を受信するように設計することができる。例えば、ピンは、別のピンとの予め決められた互換性を有するように設計することができ、一方のピンは、特定の電圧特性又は電流特性を有する信号を発生し、他方のピンは、この信号を受信して処理するように設計される。様々なピンは、例えば組合せ回路の作動中に特定の予め定められた範囲にわたる電圧又は電流（又はこれらの両方）を受信するように設計することができる。
上述の例は、特定の予め定められたアナログ部分回路結線図を示すが、広範な予め定められた部分回路結線図を使用することができることは理解されるものとする。様々な実施形態では、予め定められた部分回路結線図は、１つのような少数の又は多くの構成要素を含むことができる。例えば、部分回路結線図は、１又は２以上の能動構成要素（例えば、トランジスタ）又は１又は２以上の受動構成要素（例えば、抵抗器、コンデンサー、又は誘導子）を含むことができる。様々な実施形態による部分回路結線図は、例えば、差動対として構成された２つのトランジスタ、負荷として構成されたトランジスタ及び／又は抵抗器、電流ミラーとして構成されたトランジスタ、様々な完全又は部分カスコード構造、様々な形態の遅延段、トリム回路、又は例えば単一構成要素でさえも含むことができる。他の実施形態による部分回路結線図は、多数の構成要素を含むことができる。より複雑な部分回路結線図の例は、バンドギャップ段、比較器又は増幅器の入力段、調整段、又は他のアナログ信号及び／又は混合信号の機能を実施するための構成要素の他のより複雑な組合せを含む。更に、アナログ部分回路結線図は、例えば、インバータと、レジスタと、ラッチと、混合信号回路内に組み込まれたデジタル回路からデジタル信号入力を受信するか又はデジタル回路に信号出力を提供するための様々な論理ゲート（例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ）とを含むデジタル回路を含むことができる。有利なことに、異なる部分回路結線図を組み合わせて異なる作動機能を有する異なる機能回路（例えば、デグリッチ、トリム、ヒステリシスなどを有するか又は持たない比較器）を形成することができる。例えば、回路設計者は、様々な部分回路結線図を設計し、異なる作動機能の範囲を満たす相互運用性を保証することができる。その後に、ソフトウエアは、予め定められた部分回路結線図にアクセスし、回路仕様パラメータ（例えば、ユーザからの）に基づいてアナログ回路を自動的に発生させることができる。一部の実施形態では、１又は２以上の機能回路構成要素に対する部分回路結線図は、別の機能回路構成要素に対する部分回路結線図と組み合わせて含めることができる（例えば、電圧バッファ機能回路構成要素は、別の機能回路構成要素に対する回路構成内の部分回路として使用することができる）。従って、アナログ回路の発生を自動化するために、広範なアナログ／混合信号集積回路アーキテクチャを部分回路結線図に分解し、本明細書に説明する技術を用いて実行中に再度組み合わせることができる。様々な部分回路結線図の特定の細分性及び組合せは、アナログ回路設計の当業者によって本発明の開示に照らして理解されると考えられる設計選択肢の問題とすることができる。
パラメータ化回路レイアウト発生
図８は、別の実施形態による自動回路発生のためのシステムを示している。本発明の開示の特徴及び利点は、例えば、異なる値が異なるレイアウトをもたらすことができる入力パラメータに基づいて回路レイアウトを自動的に発生させることができるシステムを含む。図８に示すように、発生器ソフトウエアシステム８０３は、パラメータ８０２を受信してレイアウト８０４を発生させることができる。発生器ソフトウエアシステム８０３は、例えば、少なくとも１つのコンピュータシステム上で実行することができ、コンピュータによって実行された時に本明細書に説明する技術を実施するための作動をコンピュータに実施させるコンピュータコードを含むことができる。
パラメータ８０２は、例えば、上述した回路仕様パラメータと実質的に類似の少なくとも１つの機能回路構成要素８０１に対応する複数の回路仕様パラメータを含むことができる。例えば、回路仕様パラメータは、例えば、発生されることになる回路レイアウトの特質を指定することができ、特定の機能回路構成要素（例えば、特定の特性を有する比較器、特定の特性を有する発振器、特定の特性を有する遅延回路など）に対応することができる。これらのパラメータを用いて、異なる特質を有する特定の機能回路構成要素のための回路レイアウト（例えば、ｐタイプ入力段を有する比較器に対するレイアウト、又はｎタイプ入力段を有する比較器に対するレイアウトなど）をパラメータ値に基づいて生成することができる。更に、一例示的実施形態では、１つの回路仕様パラメータセットは、１つの機能回路構成要素（例えば、比較器）に対応することができ、別のパラメータセットは、異なる機能回路構成要素（例えば、遅延回路又は発振器）に対応することができる。発生されることになる回路の特性を指定する回路仕様パラメータを具現化するのに、様々な符号化機構を使用することができることは理解されるものとする。
この例示的実施形態では、パラメータ８０２は発生器８０３によって受信される。発生器８０３は、回路レイアウト８０４を発生させるのに回路仕様パラメータに基づいて複数の部分回路レイアウト８１０～８１２を使用することができる。例えば、受信回路仕様パラメータに対する１つの値セット（又は符号化）は、部分回路レイアウト８１０と部分回路レイアウト８１１との使用をもたらすことができる。受信回路仕様パラメータに対する別の値セット（又は別の符号化）は、例えば、部分回路レイアウト８１０と部分レイアウト８１１とレイアウト８１２との使用をもたらすことができる。適切な部分回路レイアウトを組み合わせて回路レイアウト８０４を形成することができる。従って、回路レイアウト８０４は、パラメータ８０２によって指定された特性を有する機能回路構成要素８０１に対する回路レイアウトである。次に、レイアウト８０４を用いて機能回路構成要素８０１に対する物理的回路を作ることができる。
本発明の開示の実施形態は、アナログ回路レイアウトを生成するのに特に有利とすることができる。本発明の開示の実施形態を用いて、例えば、パラメータに基づいてアナログ回路レイアウトを自動的に発生させることができる。回路仕様パラメータは、例えば、比較器、発振器、遅延器のような１又は２以上の機能アナログ回路構成要素に対応することができる。回路仕様パラメータは、例えば、Ｐタイプ入力又はＮタイプ入力を有する比較器のような発生されることになるアナログ回路の特性を指定することができる。回路仕様パラメータを用いて、機能アナログ回路構成要素に対応する予め定められたアナログ部分回路レイアウトを決定することができる。例えば、下記のより詳細な例に示すように、発生器８０３は、これらのパラメータに基づいて予め定められたＰタイプ比較器部分回路レイアウト、第１の予め定められたヒステリシス回路レイアウト、及び／又は予め定められたデグリッチ回路レイアウトを選択して１つのパラメータセットを使用する比較器機能回路構成要素に対するレイアウトを形成することができ、別のパラメータセットを用いて予め定められたＮタイプ比較器部分回路レイアウト及び予め定められたデグリッチ回路レイアウトを選択することができる。回路仕様パラメータを用いて識別された予め定められたアナログ部分回路レイアウトのサブセットを組み合わせて機能アナログ回路構成要素８０１に対するアナログ回路レイアウトを形成することができる。
図９は、一実施形態による自動回路発生のための方法を示している。本方法は、例えば、１又は２以上のコンピュータ上で実行されるソフトウエアによって実施することができる。９０１では、少なくとも１つ（又は２以上）の機能回路構成要素に対応する複数の回路仕様パラメータが受信される。９０２では、特定の部分回路レイアウトが回路仕様パラメータに基づいて組み合わされて機能回路構成要素のための回路レイアウトが形成される。一実施形態では、各機能回路構成要素は、異なる予め定められた部分回路レイアウトセットを有することができ、機能回路構成要素に対応する予め定められた部分回路レイアウトのサブセットが回路仕様パラメータに基づいて組み合わされる。例えば、比較器は、それに対応するレイアウトセット内にＮタイプ比較器部分回路レイアウトとＰタイプ比較器部分回路レイアウトとを有することができる。例えば、Ｐタイプ部分回路レイアウトは、特定の値を有する１又は２以上のパラメータに基づいて使用することができ、Ｎタイプ部分回路レイアウトは、異なる値を有する１又は２以上のパラメータに基づいて使用することができる。部分回路レイアウトは、レイアウト内に様々な入力及び出力の端子（又はピン）を有する機能回路ブロックの形態にあることが可能である。従って、組み合わせることは、例えば、部分回路レイアウト間でピンを互いに結合すること、及び／又は部分回路レイアウトのピンを他の回路レイアウトの他のピンに結合することを含むことができる。
図１０Ａ～図１０Ｄは、様々な実施形態による自動回路レイアウト発生の例を示している。ある一定の実施形態では、回路仕様パラメータに関する異なる値は、対応する機能回路構成要素に対して異なる特質を有する異なるアナログ回路レイアウトを生成する。例えば、機能回路構成要素１００１に対応するパラメータ１００２は、異なる値を用いて符号化することができる。この例では、Ｎ個のパラメータ（ここで、Ｎは整数である）のセットは、第１の値セット［ａ１＝ｘ１、ａ２＝ｘ２、ａ３＝ｘ３、．．．、ａＮ＝ｘＮ］を有する変数ａ１、ａ２、ａ３、．．．ａＮとして例示している。発生器ソフトウエア１００３は、第１の値セットを有するパラメータ１００２を受信し、部分回路レイアウト１０１０～１０１５のサブセットを使用する。部分回路レイアウトが組み合わされ、機能回路構成要素１００１に対する回路レイアウト１００４Ａが受信パラメータに従って形成される。この例では、第１のパラメータ値セットは、部分回路レイアウト１０１０～１０１２が組み合わされて回路１００４Ａが形成されるという結果をもたらす。
図１０Ｂは、第２の値セット［ａ１＝ｘ１、ａ２＝ｘ２、ａ３＝ｙ３、．．．、ａＮ＝ｘＮ］を有するパラメータ１００２を示している。ここで、パラメータａ３は、その値をｘ３からｙ３に変化させている。従って、異なる部分回路レイアウトが組み合わされて回路レイアウト１００４Ｂが形成される。この例では、ａ３＝ｙ３である時に、部分回路レイアウト１０１２が部分回路レイアウト１０１０及び１０１１と共に回路レイアウト１００４Ｂ内に含められることはもはやない。
図１０Ｃは、第３の値セット［ａ１＝ｙ１、ａ２＝ｘ２、ａ３＝ｘ３、．．．、ａＮ＝ｘＮ］を有するパラメータ１００２を示している。ここで、パラメータａ１は、その値をｘ１からｙ１に変化させており、パラメータａ３＝ｘ３である。従って、ここでもまた、使用される部分回路は変化する。この例では、ａ１＝ｙ１である時に、部分回路レイアウト１０１０はもはや選択されない。代わりに、部分回路レイアウト１０１３は、部分回路レイアウト１０１１及び１０１２を有する回路レイアウト１００４Ｃ内に含められる。
図１０Ｄは、第３の値セット［ａ１＝ｙ１、ａ２＝ｙ２、ａ３＝ｘ３、．．．、ａＮ＝ｘＮ］を有するパラメータ１００２を示している。ここで、パラメータａ１及びａ２は、それぞれｙ１及びｙ２という値を有し、部分回路レイアウト１０１４は、部分回路レイアウト１０１１及び１０１２と共に回路レイアウト１００４Ｄ内に含められる。
本発明の開示の一部の実施形態の特徴及び利点は、複数の機能回路構成要素に対応する回路仕様パラメータ１１５０を受信すること、及びこれらのパラメータに基づいて各機能回路構成要素を実施する回路レイアウトを自動的に発生させることを含むことができる。図１１Ａ～図１１Ｄは、実施形態により異なる機能回路構成要素に対して異なる回路レイアウトを生成するための異なるパラメータセットを示している。図１１Ａを参照すると、この例では、複数の機能回路構成要素１１０２～１１０５（構成要素Ｃ１、Ｃ２、Ｃ３、Ｃ４、以降同じくＣＮまで続き、Ｎは、対応する回路がそれに対して発生されている機能回路構成要素の個数に対応する整数である）に対応するパラメータ１１５０を受信する。Ｃ１～ＣＮは、例えば、比較器、発振器、遅延回路、電流発生器、電圧基準、又はアナログ回路と共に使用される広範な他のアナログ機能回路構成要素とすることができる。この例では、発生器１１０１は、Ｎ個の回路仕様パラメータセットを受信することができ、ここで、各異なる機能回路構成要素は、対応する回路仕様パラメータセットを有する。特に、例えば、第１のパラメータセット１１５１、Ｃ１＿Ｐａｒａｍｓは、構成要素Ｃ１ １１０２に対応し、第２のパラメータセット１１５２、Ｃ２＿Ｐａｒａｍｓは、構成要素Ｃ２ １１０３に対応し、第３のパラメータセット１１５３、Ｃ３＿Ｐａｒａｍｓは、構成要素Ｃ３ １１０４に対応し、以降同じく構成要素ＣＮ １１０５に対応する最後のパラメータセット１１５４、ＣＮ＿Ｐａｒａｍｓまで続く。各パラメータセット１１５１～１１５４は、例えば、異なるパラメータ値を有することによって生成される回路の特性を指定することができる。この例では、パラメータ１１５１は、この場合は「Ｃ１＿Ｐａｒａｍｓ＿１」で表す第１の値セットを有する。同様に、パラメータ１１５２は、第１の値セット「Ｃ２＿Ｐａｒａｍｓ＿１」を有し、パラメータ１１５３は、第１の値セット「Ｃ３＿Ｐａｒａｍｓ＿１」を有し、以降同じく値「Ｃ４＿Ｐａｒａｍｓ＿１」を有するパラメータ１１５４まで続く。
図１１Ａ～図１１Ｄは、更に別の実施形態による自動回路レイアウト発生の例を示している。図１１Ａ～図１１Ｄは、対応する異なる機能回路構成要素に対する異なる回路仕様パラメータが、対応する異なる予め定められた部分回路レイアウトセットを有することができることを説明する例を示している。例えば、図１１Ａを参照すると、予め定められたアナログ部分回路レイアウトは、ライブラリ１１６０（例えば、レイアウトライブラリ）に格納することができる。この例では、異なる機能回路構成要素１１０２、１１０３、１１０４、及び１１０５それぞれに対応する複数の部分回路レイアウトセット１１１０、１１２０、１１３０、及び１１４０が存在する。従って、例えば、機能回路構成要素１１０２（Ｃ１）に対応するＣ１＿Ｐａｒａｍｓ １１５１を用いて、アナログ部分回路レイアウト１１１１～１１１６を含むＣ１部分回路レイアウトセット（「Ｃ１＿ＬＯ＿Ｓｅｔ」）１１１０からの部分回路レイアウトを組み合わせることができる。同様に、例えば、機能回路構成要素１１０３（Ｃ２）に対応するＣ２＿Ｐａｒａｍｓ １１５２を用いて、アナログ部分回路レイアウト１１２１～１１２７を含むＣ２部分回路レイアウトセット（「Ｃ２＿ＬＯ＿Ｓｅｔ」）１１２０からの部分回路レイアウトを組み合わせることができる。同様に、例えば、機能回路構成要素１１０４（Ｃ３）に対応するＣ３＿Ｐａｒａｍｓ １１５３を用いて、Ｃ３部分回路レイアウトセット（「Ｃ３＿ＬＯ＿Ｓｅｔ」）１１３０（部分回路レイアウトは示していない）からの部分回路レイアウトを組み合わせることができ、以降ＣＮ部分回路レイアウトセット（「ＣＮ＿ＬＯ＿Ｓｅｔ」）１１４０（部分回路レイアウトは示していない）からの部分回路レイアウトを組み合わせるのに使用することができる機能回路構成要素１１０５（ＣＮ）に対応するＣＮ＿Ｐａｒａｍｓ１１５４まで同様に続く。
パラメータ１１５１～１１５４は、対応する部分回路レイアウトの異なる組合せをもたらす異なる値を有することができる。この例では、各パラメータセット１１５１～１１５４は、第１のパラメータ値セット（例えば、ここで、特定の値を「＿１」、「＿２」などを用いて表示している）を受信する。例えば、回路仕様パラメータ１１５１に対する第１の値セットをＣ１＿Ｐａｒａｍｓ＿１と表示し、回路仕様パラメータ１１５２に対する第１の値セットをＣ２＿Ｐａｒａｍｓ＿１と表示し、以降同様に続く。この例では、発生器１１０１は、パラメータ値Ｃ１＿Ｐａｒａｍｓ＿１を受信し、Ｃ１＿ＬＯ＿Ｓｅｔ１１１０からの部分回路レイアウトＣ１＿ＬＯ１ １１１１とＣ１＿ＬＯ２ １１１２とＣ１＿ＬＯ３ １１１３とを組み合わせて機能回路構成要素Ｃ１ １１０２に対応するアナログ回路レイアウト１１０６Ａを発生させる。同様に、発生器１１０１は、パラメータ値Ｃ２＿Ｐａｒａｍｓ＿１を受信し、Ｃ２＿ＬＯ＿Ｓｅｔ１１２０からの部分回路Ｃ２＿ＬＯ１ １１２１とＣ２＿ＬＯ２ １１２２とＣ２＿ＬＯ３ １１２３とＣ２＿ＬＯ４ １１２４とを組み合わせて機能回路構成要素Ｃ２ １１０３に対応するアナログ回路レイアウト１１０７Ａを発生させる。同様に、発生器１１０１は、パラメータ値Ｃ３＿Ｐａｒａｍｓ＿１を受信し、Ｃ３＿ＬＯ＿Ｓｅｔ１１３０からの部分回路レイアウト（図示せず）を組み合わせて機能回路構成要素Ｃ３ １１０４に対応するアナログ回路レイアウト１１０８Ａを発生させる。アナログ回路レイアウト１１０８Ａは、Ｃ３＿ＬＯ＿Ｓｅｔ １１３０からの第１の部分回路レイアウトサブセット（Ｃ３＿ＬＯ ＳｕｂｓｅｔＡ）１１３１Ａを含む。最後に、発生器１１０１は、パラメータ値ＣＮ＿Ｐａｒａｍｓ＿１を受信し、ＣＮ＿ＬＯ＿Ｓｅｔ１１４０からの部分回路レイアウト（図示せず）を組み合わせて機能回路構成要素ＣＮ １１０５に対応するアナログ回路レイアウト１１０９Ａを発生させる。アナログ回路レイアウト１１０９Ａは、ＣＮ＿ＬＯ＿Ｓｅｔ １１４０からの第１の部分回路レイアウトサブセット（ＣＮ＿ＬＯ ＳｕｂｓｅｔＢ）１１４１Ａを含む。一部の実施形態では、異なる機能構成要素に対するレイアウト１１０６Ａ、１１０７Ａ、１１０８Ａ、及び１１０９Ａのうちの１又は２以上のような複数の回路レイアウトは、例えば機能構成要素の複数のパラメータ化インスタンスを含む回路のためのレイアウトに互いに結合することができる。
図１１Ｂは、実施形態による別のパラメータセットを用いて別の回路レイアウトの発生を示している。この例では、各パラメータセット１１５１～１１５４は、異なるパラメータ値セットを受信する。例えば、新しい回路仕様パラメータ値セット１１５１をＣ１＿Ｐａｒａｍｓ＿２と表示し、新しい回路仕様パラメータ値セット１１５２をＣ２＿Ｐａｒａｍｓ＿２と表示し、以降同様に続く。この例では、発生器１１０１は、例えば、パラメータ値Ｃ１＿Ｐａｒａｍｓ＿２を受信し、Ｃ１＿ＬＯ＿Ｓｅｔ１１１０からの部分回路レイアウトＣ１＿ＬＯ４ １１１４とＣ１＿ＬＯ２ １１１２とＣ１＿ＬＯ３ １１１３とを組み合わせてレイアウト１１０６Ａとは異なる特質を有する機能回路構成要素Ｃ１ １１０２に対応するアナログ回路レイアウト１１０６Ｂを発生させる。同様に、発生器１１０１は、例えば、パラメータ値Ｃ２＿Ｐａｒａｍｓ＿２を受信し、Ｃ２＿ＬＯ＿Ｓｅｔ１１２０からの部分回路レイアウトＣ２＿ＬＯ５ １１２５とＣ２＿ＬＯ６ １１２６とＣ２＿ＬＯ３ １１２３とＣ２＿ＬＯ４ １１２４とを組み合わせてレイアウト１１０７Ａとは異なる特質を有する機能回路構成要素Ｃ２ １１０３に対応するアナログ回路レイアウト１１０７Ｂを発生させる。同様に、発生器１１０１は、例えば、パラメータ値Ｃ３＿Ｐａｒａｍｓ＿２を受信し、Ｃ３＿ＬＯ＿Ｓｅｔ１１３０からの部分回路レイアウト（図示せず）を組み合わせてレイアウト１１０８Ａとは異なる特質を有する機能回路構成要素Ｃ３ １１０４に対応するアナログ回路レイアウト１１０８Ｂを発生させる。アナログ回路レイアウト１１０８Ｂは、Ｃ３＿ＬＯ＿Ｓｅｔ １１３０からの第２の部分回路レイアウトサブセット（Ｃ３＿ＬＯ ＳｕｂｓｅｔＡ’）１１３１Ｂを含む。最後に、発生器１１０１は、例えば、パラメータ値ＣＮ＿Ｐａｒａｍｓ＿２を受信し、ＣＮ＿ＬＯ＿Ｓｅｔ１１４０からの部分回路レイアウト（図示せず）を組み合わせてレイアウト１１０９Ａとは異なる特質を有する機能回路構成要素ＣＮ １１０５に対応するアナログ回路レイアウト１１０９Ｂを発生させる。アナログ回路レイアウト１１０９Ｂは、ＣＮ＿ＬＯ＿Ｓｅｔ １１４０からの第１の部分回路レイアウトサブセット（ＣＮ＿ＬＯ ＳｕｂｓｅｔＢ’）１１４１Ｂを含む。
図１１Ｃは、実施形態による更に別のパラメータセットを用いた更に別の回路レイアウトの発生を示している。この例では、各パラメータセット１１５１～１１５４は、第３のパラメータ値セットを受信する。例えば、新しい回路仕様パラメータ値セット１１５１をＣ１＿Ｐａｒａｍｓ＿３と表示し、新しい回路仕様パラメータ値セット１１５２をＣ２＿Ｐａｒａｍｓ＿３と表示し、以降同様に続く。この例では、発生器１１０１は、例えば、パラメータ値Ｃ１＿Ｐａｒａｍｓ＿３を受信し、Ｃ１＿ＬＯ＿Ｓｅｔ１１１０からの部分回路レイアウトＣ１＿ＬＯ４ １１１４とＣ１＿ＬＯ２ １１１２とを組み合わせてレイアウト１１０６Ａ及び１１０６Ｂとは異なる特質を有する機能回路構成要素Ｃ１ １１０２に対応するアナログ回路レイアウト１１０６Ｃを発生させる。同様に、発生器１１０１は、パラメータ値Ｃ２＿Ｐａｒａｍｓ＿３を受信し、Ｃ２＿ＬＯ＿Ｓｅｔ１１２０からの部分回路レイアウトＣ２＿ＬＯ５ １１２５とＣ２＿ＬＯ６ １１２６とＣ２＿ＬＯ３ １１２３とＣ２＿ＬＯ７ １１２７とを組み合わせて機能回路構成要素Ｃ２ １１０３に対応するアナログ回路レイアウト１１０７Ｃを発生させる。同様に、発生器１１０１は、例えば、パラメータ値Ｃ３＿Ｐａｒａｍｓ＿３を受信し、Ｃ３＿ＬＯ＿Ｓｅｔ１１３０からの予め定められた部分回路レイアウト（図示せず）を組み合わせてレイアウト１１０８Ａ及び１１０８Ｂとは異なる特質を有する機能回路構成要素Ｃ３ １１０４に対応するアナログ回路レイアウト１１０８Ｃを発生させる。アナログ回路レイアウト１１０８Ｃは、Ｃ３＿ＬＯ＿Ｓｅｔ １１３０からの第３の部分回路レイアウトサブセット（Ｃ３＿ＬＯ ＳｕｂｓｅｔＡ’’）１１３１Ｃを含む。最後に、発生器１１０１は、例えば、パラメータ値ＣＮ＿Ｐａｒａｍｓ＿３を受信し、ＣＮ＿ＬＯ＿Ｓｅｔ１１４０からの部分回路レイアウト（図示せず）を組み合わせてレイアウト１１０９Ａ及び１１０９Ｂとは異なる特質を有する機能回路構成要素ＣＮ １１０５に対応するアナログ回路レイアウト１１０９Ｃを発生させる。アナログ回路レイアウト１１０９Ｃは、ＣＮ＿ＬＯ＿Ｓｅｔ １１４０からの第３の部分回路レイアウトサブセット（ＣＮ＿ＬＯ ＳｕｂｓｅｔＢ’’）１１４１Ｃを含む。
図１１Ｄは、異なる機能回路構成要素に対する異なる部分回路レイアウトセットが同じ部分回路レイアウトを含むことができる実施形態を示している。例えば、一部の実施形態では、異なる機能回路構成要素は、対応する独特な予め定められた部分回路レイアウトセットを有することができる。図１１Ａを参照すると、部分回路レイアウトセットＣ１＿ＬＯ＿Ｓｅｔ １１１０は、Ｃ２＿ＬＯ＿Ｓｅｔ １１２０又はＣ３＿ＬＯ＿Ｓｅｔ １１３０とは異なる部分回路レイアウトセットとすることができる。特に、異なる比較器を形成するために組み合わされる部分回路レイアウトは、例えば、異なる発振器又は異なる遅延回路を形成するために組み合わされる部分回路レイアウトとは異なる場合がある。従って、各回路構成要素は、対応する独特な部分回路レイアウトセットを有することができる。しかし、様々な実施形態では、これらのセットが一意であったとしても、一部のセット内の１又は２以上の部分回路レイアウトを共有することができる。例えば、比較器に対する部分回路レイアウトセットは、抵抗器分割器部分回路レイアウトにアクセスすることができ、抵抗器分割器部分回路レイアウトは、例えば、発振器に対する部分回路レイアウトセットに関連付けることができる。従って、独特なレイアウトセットは、対応する機能回路構成要素に対してのみ使用される１又は２以上の独特な予め定められたアナログ部分回路レイアウトを含むことができ、又はこれに代えて、異なる機能回路構成要素に対して使用される１又は２以上の予め定められたアナログ部分回路レイアウトを含むことができる。この例では、部分回路レイアウトＣ１－２＿ＬＯ １１１７は、Ｃ１＿ＬＯ＿Ｓｅｔ １１１０とＣ２＿ＬＯ＿Ｓｅｔ １１２０との両方の中に含められる。更に、この例では、例えば、Ｃ１＿Ｐａｒａｍｓ＿１は、Ｃ１－２＿ＬＯ １１１７を他のレイアウト１１１１～１１１３と組み合わせてレイアウト１１０６Ｄを形成し、Ｃ２＿Ｐａｒａｍｓ＿１は、Ｃ１－２＿ＬＯ １１１７を他のレイアウト１１２１～１１２４と組み合わせてレイアウト１１０７Ｄを形成する。
一部の実施形態では、例えば、異なる機能構成要素に対するレイアウト１１０６Ａ～１１０６Ｄ、１１０７Ａ～１１０７Ｄ、１１０８Ａ～１１０８Ｄ、及び１１０９Ａ～１１０９Ｄのうちの１又は２以上のような複数の回路レイアウトは、機能構成要素の複数のパラメータ化インスタンスを含む回路のためのレイアウトに互いに様々な組合せで結合することができる。１つの回路レイアウトは、１つのパラメータセットに基づく機能回路構成要素Ｃ１ １１０２に対するレイアウト（例えば、回路レイアウト１１０６Ｄ）と、１つのパラメータセットに基づく機能回路構成要素Ｃ２ １１０３に対するレイアウト（例えば、回路レイアウト１１０７Ｃ）と、１つのパラメータセットに基づく機能回路構成要素Ｃ３ １１０４に対するレイアウト（例えば、回路レイアウト１１０８Ｄ）と、１つのパラメータセットに基づく機能回路構成要素ＣＮ １１０５に対するレイアウト（例えば、回路レイアウト１１０９Ｂ）とを含むことができる。これに代えて、パラメータと機能回路構成要素との組合せは、別のパラメータセットに基づいて機能回路構成要素Ｃ１ １１０２に対するレイアウト（例えば、回路レイアウト１１０６Ｂ）を発生し、機能回路構成要素Ｃ２ １１０３に対するレイアウトを発生せず（例えば、Ｃ２は含められない）、別のパラメータセットに基づいて機能回路構成要素Ｃ３ １１０４に対するレイアウト（例えば、回路レイアウト１１０８Ｃ）を発生し、機能回路構成要素ＣＮ １１０５に対するレイアウトを発生しない（例えば、ＣＮは同じく含められない）。例えば、異なる機能回路構成要素に対するパラメータのいずれかの組合せを用いて、同じか又は異なる機能回路構成要素のうちの１又は２以上の様々な組合せを有するレイアウトを自動的に発生させることができる。一部の実施形態では、これらのレイアウトを用いて、互いに結合された機能回路構成要素のチップ全体を発生させることができる。任意的に、これらのレイアウトをＥＤＡソフトウエアツール内のレイアウト編集ツールによって（例えば、Ｃａｄｅｎｃｅ（登録商標）、Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）、又はＳｉｌｖａｃｏ（登録商標）のようなツールの自動ルーティング機能を用いて）更に処理し、例えば、レイアウト対結線図（「ＬＶＳ」）（例えば、結線図も発生される時）及び／又は設計規則検査（「ＤＲＣ」）を実施することができ、例えば、製造設備（例えば、半導体製作又は「ＦＡＢ」）に送って望ましい特性を有する集積回路（例えば、チップ）を発生させることができる。典型的には、アナログ集積回路のためのレイアウトを設計することは、大量の時間とアナログ回路設計レイアウト専門家による大量の労力とを要する可能性がある。有利なことに、本明細書に説明する技術を使用するシステム及び方法は、非常に迅速にかつ従来の技術を用いて各回路を設計する場合に必要とされると考えられる時間よりも実質的に少ない時間で電子回路（例えば、完全なチップ）のための結線図又はレイアウト又はこれらの両方を発生させることができる。
図１２Ａは、一実施形態による回路レイアウトを生成する例を示している。一部の実施形態では、予め定められた部分回路レイアウトを組み合わせることは、回路レイアウトを形成するために部分回路レイアウトを配置するための複数のレイアウト配置命令(layout placement instructions)に基づく場合がある。この例では、発生器１２００は、部分回路レイアウトＣ１＿ＬＯ１ １１１１、Ｃ１＿ＬＯ２ １１１２、及びＣ１＿ＬＯ３ １１１３を配置するレイアウト配置命令１２１０を含む。各部分回路レイアウトは、例えば、高さｈと幅ｗとを有する正方形又は矩形のような形状を有することができる。より具体的には、この例では、Ｃ１＿ＬＯ１ １１１１は、高さｈ１と幅ｗ１とを有し、Ｃ１＿ＬＯ２ １１１２は、高さｈ２と幅ｗ２とを有し、Ｃ１＿ＬＯ３ １１１３は、高さｈ３と幅ｗ３とを有する。異なる部分回路レイアウトの様々な高さ及び幅は、例えば、同じである場合があるが、多くの場合に異なっている。他の実施形態では、部分回路レイアウトは、広範な他の形状（例えば、より多くの辺を有するか又は形状内に他の部分回路レイアウトを配置するための開口区域さえも有する）を有することができる。この図では、例示目的で簡単な形状を示すことは理解されるものとする。配置命令１２１０は、例えば、部分回路レイアウト１１１１、１１１２、及び１１１３を配置して組合せ回路レイアウト１２５０を発生させることができる。一部のインスタンスでは、レイアウト配置命令１２１０のうちの１又は２以上が、ｘ，ｙ座標系に従って部分回路レイアウト１１１１～１１１３を配置する。この例では、レイアウト配置命令１２１０は、部分回路レイアウトを配置するための座標を指定することができる。一例として、配置命令１２１０は、Ｃ１＿ＬＯ１ １１１１の左下コーナを座標（０，０）に、Ｃ１＿ＬＯ３ １１１３の左下コーナを（ｘ１＝ｗ１，０）に、Ｃ１＿ＬＯ２ １１１２の左下コーナを（０，ｙ２＝ｈ３）に配置することができる。組合せ部分回路レイアウト１１１１～１１１３は、例えば、図１１Ａに記載の機能回路構成要素Ｃ１ １１０２に対応する回路レイアウト１１０６Ａを形成するための一例示的レイアウト配置とすることができる回路レイアウト１２５０を形成する。回路レイアウト１２５０は、Ｃ１＿ＬＯ３の高さｙ２＝ｈ３とＣ１＿ＬＯ１の高さｙ１＝ｈ１との間に未使用空間（「ホワイト空間」又は「デッド空間」としても公知）１２０１を含む場合がある。別の未使用空間は、例えば、ｘ２＝（ｗ１＋ｗ３）にあるＣ１＿ＬＯ３の右縁部とｘ３＝ｗ２にあるＣ１＿ＬＯ２の縁部との間の１２０２に存在する場合がある。典型的には、集積回路上の未使用空間の量を低減することが望ましい。様々な実施形態による配置命令は、下記の例に示すように未使用空間を低減するように部分回路レイアウトの組合せを最適化することができる。
図１２Ｂは、一実施形態による回路レイアウトを生成する別の例を示す図である。この例では、レイアウト配置命令１２１１が実行され、高さｈ１と幅ｗ１とを有するＣ２＿ＬＯ１ １１２１と、高さｈ２と幅ｗ２とを有するＣ２＿ＬＯ２ １１２２と、高さｈ３と幅ｗ３とを有するＣ２＿ＬＯ３ １１２３と、高さｈ４と幅ｗ４とを有するＣ２＿ＬＯ４ １１２４とが組み合わされる。ここで、Ｃ２＿ＬＯ３の左下コーナが（０，０）に配置され、Ｃ２＿ＬＯ４の左下コーナが（ｘ１＝ｗ３，０）に配置され、Ｃ２＿ＬＯ２の左下コーナが（ｘ１＝ｗ３，ｙ１＝ｈ４）に配置され、Ｃ２＿ＬＯ１の左下コーナが（ｘ１＝ｈ３，０）に配置される。得られる未使用空間を１２０３に示している。組合せ部分回路レイアウト１１２１～１１２４は、図１１Ａに記載の機能回路構成要素Ｃ２ １１０３に対応する回路レイアウト１１０７Ａを形成するための一例示的レイアウト配置である回路レイアウト１２５１を形成する。
本発明の開示の実施形態は、部分回路レイアウトを配置し、かつ金属化層とルーティング技術と当業者に公知のツールとを用いて部分回路レイアウトのノード（又はパッド）を互いに接続することができる。一実施形態では、１つの部分回路レイアウトのピン間の接続を例えば予め定められたレイアウト（例えば、金属層又はポリシリコン層の）によって形成し、本明細書に説明するように配置して２つの部分回路レイアウトのピン間を接続することができる。同じ技術を用いて組合せ回路レイアウトのピン間を接続することができ、例えば、それによって自動ルーティングツールの使用が軽減又は排除される。図１２Ｂは、Ｃ２＿ＬＯ３ １１２３上のピンとＣ２＿ＬＯ１ １１２１上のピンとを接続するために配置された例示的な予め定められた金属レイアウト１１２５を示している。
回路レイアウトを形成するのに、上述した技術を用いてパラメータ化機能回路構成要素のいずれの数のインスタンスも様々な組合せで発生させることができることは理解されるものとする。例えば、図１３Ａは、図１１Ｂに記載の機能回路構成要素に対応する例示的回路レイアウト１１０６Ｂを形成するために異なるパラメータ（例えば、Ｃ１＿Ｐａｒａｍｓ＿２）とＣ１＿ＬＯ４、Ｃ１＿ＬＯ２、及びＣ１＿ＬＯ３に対する配置命令１３０１とで発生された例示的回路レイアウトを示している。同様に、図１３Ｂは、パラメータ値と配置命令との別の例示的組合せを示している。パラメータ値が再度変更されると（例えば、Ｃ１＿Ｐａｒａｍｓ＿３）、得られる部分回路レイアウト１１１４及び１１１２とＣ１＿ＬＯ４及びＣ１＿ＬＯ２に対する配置命令１３０２とは、図１１Ｃに記載の機能回路構成要素Ｃ１に対応する例示的回路レイアウト１１０６Ｃを形成する。
一例示的実施形態では、異なる回路レイアウトは、対応する異なるレイアウト配置命令に関する異なる部分回路レイアウトセットから形成することができる。例えば、一実施形態では、部分回路レイアウト１１１１と１１１２と１１１３が組み合わされる時に、部分回路レイアウト１１１１、１１１２、及び１１１３に関する特定のレイアウト配置命令セット（例えば、配置命令１２１０）が、図１２Ａに示す部分回路レイアウトを配置するのに使用される。それとは逆に、部分回路レイアウト１１２１と１１２２と１１２３と１１２４とが組み合わされる時に、部分回路レイアウト１１２１、１１２２、１１２３、及び１１２４に関する特定のレイアウト配置命令セット（例えば、配置命令１２１１）が、図１２Ｂに示す部分回路レイアウトを配置するのに使用される。同様に、部分回路レイアウト１１１４と１１１２と１１１３とが組み合わされた時に、部分回路レイアウト１１１４、１１１２、及び１１１３に関する特定のレイアウト配置命令セット（例えば、配置命令１３０１）が、これらの部分回路レイアウトを配置するのに使用される。図１３Ｂは、更に別のパラメータ値セットに対して使用される部分回路レイアウトＣ１＿ＬＯ４ １１１４及びＣ１＿ＬＯ２ １１１２に関する別のレイアウト配置命令セット１３０２を示している。図１３Ｂに示すように、部分回路レイアウト１１１４と１１１２が組み合わされる時に、部分回路レイアウト１１１４及び１１１２に関するレイアウト配置命令１３０２が、これらの部分回路レイアウトを配置するのに使用される。
一部の実施形態では、特定の部分回路レイアウト組合せに関連付けられた複数のレイアウト配置命令を予め定めることができる。レイアウト配置命令が実行されると、関連の部分回路レイアウトが組合せ回路レイアウトに配置される。下記の例に示すように、レイアウト配置命令は、例えば、特定の部分回路レイアウトを作動させて各部分回路レイアウトを順番に配置（又は再配置）し、組合せ回路レイアウトを形成する。
図１４は、実施形態によるレイアウト配置命令を用いて回路レイアウトを生成する別の例を示している。本発明の開示の特徴及び利点は、例えば、部分回路レイアウトを回転させる複数のレイアウト配置命令を含むことができる。例えば、この例では、図１２Ａに記載のレイアウト配置命令は、１１１３’に示すようなＣ１＿ＬＯ３ １１１３の回転を更に含む。Ｃ１＿ＬＯ３を回転させることにより、例えば、Ｃ１＿ＬＯ２をＣ１＿ＬＯ１に近づくようにｙ軸に沿って引き下げ、それによって未使用空間と全体の回路レイアウト面積の両方を低減することができる。
図１５は、実施形態によるレイアウト配置命令を用いて回路レイアウトを生成する別の例を示している。この例では、発生器ソフトウエアシステム１５００は、外部データ記録からの配置データ１５１２にアクセスするレイアウト配置命令１５１１を含むことができる。例えば、外部データ記録内には、部分回路レイアウトを配置するための広範な配置データを定めることができる。外部データ記録は、例えば、特定の部分回路レイアウトと、各レイアウトを配置するための対応する座標又は回転又は他の配置情報とを順番に指定する外部データファイルとすることができる。一実施形態では、レイアウト配置命令は、例えば、部分回路レイアウトの配置を指定するデータにアクセスする実行可能命令を含む。一実施形態では、外部データ記録は、部分回路レイアウトの特定の組合せを配置するための配置データを含む。例えば、レイアウトＡ、Ｂ、及びＣが配置される場合に、レイアウトＡ、Ｂ、及びＣを配置するための外部データ記録にアクセスすることができる。これに代えて、レイアウトＡ、Ｄ、及びＥが配置される場合に、レイアウトＡ、Ｄ、及びＥを配置するための別の外部データ記録にアクセスすることができる。
一例示的実施形態では、レイアウト配置命令は、外部データ記録内に予め定められる。この例では、外部データ記録は、レイアウトのシーケンスと、レイアウトに対して実施される関連の配置命令とを含むことができる。そのような外部データ記録の一例は以下の通りである：
／／ＬＯ１、ＬＯ２、及びＬＯ３の配置を開始する。
ＰＬＡＣＥ＜ｐａｔｈ＞ＬＯ１ ０ ０
ＰＬＡＣＥ＜ｐａｔｈ＞ＬＯ２ ２．２ ０ Ｒ９０
ＰＬＡＣＥ＜ｐａｔｈ＞ＬＯ３ ６．１ ０
／／終了
上述の外部定義配置命令は、形式＜ｃｍｄ＞＜ｌｉｂｒａｒｙ／ｌｏｃａｔｉｏｎ＞＜ｓｕｂ－ｃｉｒｃｕｉｔ＿ｌａｙｏｕｔ＿ｎａｍｅ＝’’ｃｅｌｌ＿ｎａｍｅ’’＞ｘ１ ｙ１ Ｒ１を有し、ここで、＜ｃｍｄ＞は、レイアウト配置命令（例えば、「ＰＬＡＣＥ」（「配置」））であり、＜ｌｉｂｒａｒｙ／ｌｏｃａｔｉｏｎ＞は、レイアウトが格納されている場所までの経路であり、＜ｓｕｂ－ｃｉｒｃｕｉｔ＿ｌａｙｏｕｔ＿ｎａｍｅ＝’’ｃｅｌｌ＿ｎａｍｅ’’＞は、作動されることになるレイアウトの名称（例えば、ディレクトリ内のファイル名）であり、ｘ１はｘ座標であり、ｙ１はｙ座標であり、Ｒ１は回転である。上述のデータ記録は、例えば、発生器ソフトウエア１５００の中に読み取り、レイアウト配置命令の実行を定めるのに使用することができる。この例では、発生器１５００は、データ記録を受信し、例えば、ＬＯ１ １５０１を座標（０，０）に配置し、次に、ＬＯ２ １５０２を９０度回転させて座標（２．２，０）に配置し、更にＬＯ３ １５０３を座標（６．１，０）に配置してレイアウトＬＯ１－３ １５０４を形成する。
一部の実施形態では、発生器ソフトウエア１５００は、本明細書に説明する技術を実施するための実行可能スクリプトを含むことができる。下記で説明する一実施形態では、例えば、予め定められた部分回路レイアウトにアクセスし、これらを予め定められた配置命令に従って配置するためのスクリプトは、例えばＥＤＡソフトウエア（例えば、Ｃａｄｅｎｃｅ（登録商標）、Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）、又はＳｉｌｖａｃｏ（登録商標））によって実行することができる。
設計インタフェース
一部の実施形態の追加の特徴及び利点は、例えば、ユーザが回路設計をソフトウエアで発生し、回路結線図及び／又はレイアウトを生成することを可能にする設計インタフェースを含む。図１６は、そのような設計インタフェースの例を含む別の例示的実施形態を示している。この例では、設計インタフェース１６０１を用いて１又は２以上の機能回路構成要素Ｃ１～ＣＮを指定することができる。様々な例示的実施形態では、設計インタフェースは、グラフィカルユーザインタフェース（ＵＩ）、データシート（例えば、テキストベースの）、自然言語インタフェース（例えば、音声入力を受信する）、又は別の機械から命令を受信するための機械対機械インタフェースとすることができる。この例では、ユーザは、機能回路構成要素Ｃ１～ＣＮのうちのいずれかをパレット１６５１からキャンバス１６５２にドラッグアンドドロップ（又は他に選択）し、これらの構成要素が互いに接続されて回路を発生させることができる。この例では、回路を形成するように機能回路構成要素Ｃ１とＣ２とＣ３とＣ４とが互いに結合されている。次に、ユーザは、異なる機能回路構成要素に関連付けられたパラメータを設定することによって機能回路構成要素を構成することができる。機能回路構成要素Ｃｉ（ｉ＝１からＮ）に対する例示的パラメータセット１６５４を１６５０に示している。一部の例示的実施形態では、異なる機能回路構成要素は、その特性を指定するための異なるパラメータセットを有することができる。上述のように、例えば、比較器は、入力段のタイプ、ヒステリシス、デグリッチ、又は例えばシステム（例えば、発生器及び予め定められた部分回路結線図及び部分回路レイアウト）がサポートするように設計されるいずれかの他のタイプのパラメータを有することができる。この例では、ユーザは、２つの異なるタイプの機能回路構成要素Ｃ１（すなわち、Ｃ１及びＣ１’）と２つの異なるタイプの機能回路構成要素Ｃ２（例えば、Ｃ２及びＣ２’）とを選択して構成している。
一部の実施形態では、設計インタフェース１６０１は、パラメータ化機能回路構成要素に対する挙動モデル(behavioral models)を含むことができる。挙動モデルは、例えば、トランジスタレベルの回路結線図を模擬するのに使用されるトランジスタレベルモデルよりも高いレベルのモデルとすることができる。挙動モデルは、例えば、電圧、電流、及び信号を含むが、回路実施の全ての物理的態様を取り込むわけではない回路の機能挙動を説明することができる。トランジスタ（又はデバイス）レベルのモデルは、回路の物理的挙動（例えば、デバイスの基礎物理現象及びこれらの物理現象が実際にどのように作用するのか）を取り込もうと試みる。挙動モデルは、回路が作用すると推測されることを説明（又は模擬）することができ、それに対してトランジスタレベルモデルは、ある設計のデバイスがどのような挙動を示すかを説明することができる。トランジスタレベルモデルは、回路の作動に関するより詳細な内容を与えることができるのに対して、挙動レベルモデルは、模擬実験結果をより迅速に発生させることができる。一例示的実施形態では、挙動モデルは、例えば、機能回路構成要素に対する基礎モデルの区分的線形モデルとすることができる。
本発明の開示の特徴及び利点は、回路を設計インタフェース内で定めることができ、かつ組合せ結線図及び／又はレイアウトを自動的に発生させることができるように、特定の部分回路結線図の組合せの実際の模擬実験に対応する構成可能基礎挙動モデルをパラメータ化機能回路構成要素に与えることを含む。例えば、機能回路構成要素Ｃｉは、パラメータ１６５４が変更されると設計インタフェース内の機能回路構成要素Ｃｉの挙動が変化するように構成可能な（又はパラメータ化された）関連のモデル１６５５を有することができる。設計インタフェースは、例えば、回路の挙動モデル模擬実験(behavioral model simulation)を実施することができる。次に、パラメータを用いて、実質的に類似の挙動を有する結線図及び回路レイアウトを生成することができる。例えば、組み合わされて回路結線図１６０４を形成する部分回路のデバイスレベル模擬実験は、設計インタフェース内の挙動モデル模擬実験に実質的に適合する場合がある。
一例として、機能回路構成要素Ｃ１を選択し、次に、Ｃ１に対して望ましいパラメータ（例えば、ａ１＝ｘ１、ａ２＝ｘ２、ａ３＝ｘ３）を選択することによって回路をＵＩ１６０１内で定めることができる。Ｃ１に対する挙動モデルは、これらのパラメータに基づいて構成可能とすることができる。従って、パラメータ（ａ１＝ｘ１、ａ２＝ｘ２、ａ３＝ｘ３）を有するＣ１に対する挙動モデルを模擬してＣ１がどのように作動することになるかをユーザに示す模擬実験結果を与えることができる。有利なことに、組み合わされて回路結線図１６０４を発生させる１又は２以上の部分回路結線図１６１０～１６１２（例えば、上述の様々な実施形態に説明した）を選択するのに同じパラメータ（ａ１＝ｘ１、ａ２＝ｘ２、ａ３＝ｘ３）が使用される。選択部分回路結線図は、例えば、挙動モデル模擬実験（ここでは、Ｃ１（ａ１＝ｘ１、ａ２＝ｘ２、ａ３＝ｘ３）のもの）と、パラメータ値ａ１＝ｘ１、ａ２＝ｘ２、及びａ３＝ｘ３を用いて選択される部分回路のデバイスモデル模擬実験との間で実質的に適合する模擬実験結果を発生させるように設計して組み合わせることができ、ここで、デバイスモデル模擬実験はより詳細であり、挙動モデル模擬実験よりも取得するのに長い時間を消費する場合がある。更に、次に、パラメータ値に基づいて組み合わされて回路結線図１６０４を形成する部分回路結線図の各々に対する１又は２以上の部分回路レイアウト１６２０～１６２２は、例えば本明細書に説明する技術を用いて組み合わせて対応するレイアウト１６０５を自動的に発生させることができる。様々な同じか又は異なる機能回路構成要素は、例えば、同じか又は異なるパラメータを用いて様々な回路及びレイアウトを生成するように選択かつ構成することができる。
従って、ユーザは、機能回路構成要素を選択し、パラメータ値を用いて機能回路構成要素を構成し、これらの構成要素を接続して、実際のデバイスレベルの技術課題及び潜在的なエラーの影響を典型的に受けない挙動レベルで望ましい回路機能を達成することができる。次に、例えば、選択機能回路構成要素に使用されるパラメータ１６０２は、発生器１６０３が受信してユーザの回路のための結線図及び／又はレイアウトを自動的に発生させることができる。従って、ユーザは、アナログ信号及び混合信号のトランジスタレベルの回路設計及び回路レイアウトに典型的に関連する全ての技能を有することを必要とすることなく、非常に高度なアナログ信号及び混合信号の回路結線図及び回路レイアウトを定めて発生させることができる。更に、このシステムは、結線図及びレイアウトを非常に迅速に発生し、それによってアナログ信号及び混合信号の回路結線図の設計及びレイアウトのサイクル時間及び関連のコストを低減するという利点を有する。例えば、アナログ回路の設計及びレイアウトのサイクル時間は、複雑さに依存して数ヶ月のスケールのものである場合がある。本明細書に説明する技術を使用することにより、アナログ回路の設計及びレイアウトの発生は、複雑さに基づいて、例えば、数日、数時間のスケール、又は更に数分のスケールとすることができる。
例示的設計及び自動回路発生工程及びシステム
図１７は、別の実施形態による例示的設計及び自動回路発生工程を示している。図１７に示す工程に対しては、図１８を参照して以下に説明する。図１８は、別の実施形態による例示的設計及び自動回路発生システムを示している。
図１７を参照すると、工程は、１７０１で設計インタフェース１８０１を用いた機能回路構成要素の選択（例えば、ユーザによる）で始まることができる。１７０２では、機能回路構成要素に対して回路仕様パラメータが選択される。パラメータは、例えば、発生されることになる機能回路構成要素の特定の特性を指定することができる。図１８では、ユーザが、五（５）個の機能回路構成要素（例えば、Ｃ１、Ｃ２、Ｃ１’、Ｃ３、及びＣ４、ここで、Ｃ１とＣ１’は、異なるパラメータを有する同じ機能構成要素である）を選択かつ構成している。
この例では、発生器ソフトウエアは、回路仕様パラメータ１８０２を受信して処理し、記号(symbols)を指定し、かつネットリストを発生させるための発生器ソフトウエアコンポーネント１８０３を含む。この例の発生器ソフトウエアは、選択部分回路結線図を組み合わせて部分回路レイアウトを配置するための発生器スクリプト１８３０を更に含む。この例での発生器ソフトウエアは、ＥＤＡシステム１８０５に命令を送ることができる（例えば、結線図及びレイアウトを編集するために）。システム１８０５に対して使用することができる一例示的システムは、例えば、Ｃａｄｅｎｃｅ（登録商標）からのＥＤＡシステムである。他の例示的実施形態では、ＥＤＡシステムの機能は、発生器ソフトウエア内に含めることができる。１７０３では、回路仕様パラメータが発生器構成要素１８０３によって受信され、機能回路構成要素に対する記号が指定される。記号仕様の例を下記の例示的ネットリスト内に例示する。図１９は、実施形態による異なる機能回路構成要素に対する記号を示している。記号は、例えば、回路仕様パラメータの特定の値に基づいて生成することができる。例えば、１つのパラメータ値セットを用いて記号１９０１を定めることができ、別のパラメータ値セットを用いて記号１９０２を定めることができる。これらの記号を用いて、例えば、パラメータ値に基づいて選択される特定の部分回路結線図をカプセル封入(encapsulate)（又は表現(represent)）することができる。図１８を参照すると、発生器構成要素１８０３は、例えば、受信パラメータ値から使用すべき部分回路結線図１８１０～１８１２を決定し、ＥＤＡシステム１８０５を通してこれらの部分回路結線図に対する全てのピンを読み取ることができる。上述のように、発生器構成要素１８０３は、部分回路結線図のピン間の接続を指定することができ、かつ部分回路結線図のピンと対応する記号のピンとの間の接続を指定することができる（例えば、ピンマップを用いて）。再度図１７を参照すると、１７０４では、機能回路構成要素に対してネットリスト１８０４を発生させることができる。ネットリスト１８０４は、各パラメータ化機能回路構成要素（例えば、比較器）に対して選択される部分回路結線図のピン間の接続と、そのようなピンと記号のピンとの間の接続とを指定することができる。更に、発生器構成要素１８０３は、後に説明するように、パラメータ値と組み合わされることになる部分回路とに基づいて配置データ１８０８を出力することができる。ネットリスト１８０４は、例えば、記号を発生させるための及び部分回路結線図のピンを接続するための命令を与えることができ、１又は２以上の部分回路結線図の名称と、記号に対する名称と、ピンを互いに結合するための情報とを含むことができる。一例示的実施では、ネットリストは、例えば、ｖｅｒｉｌｏｇ’’．ｖ’’ファイルとすることができる。１つの部分回路結線図及び１つの記号に関する例示的出力ネットリストを以下に示している：
／／パラメータ化機能回路構成要素回路発生器
／／機能回路構成要素：比較器
／／パラメータ：
／／名称：ｃｏｍｐａｒａｔｏｒ＿ＸＵ０、速度：低速、タイプ：ｎ、エッジ：立ち上がり
／／ヒステリシス：レジスタ、ヒステリシス：２０ｍＶ、デグリッチ：ノー、ＶＭＡＸ：６Ｖ
／／１．ＥＤＡシステム１８０５を通してアクセスされる部分回路結線図「ｃｏｍｐａｒａｔｏｒｉｎｎｓｌｏｗ」を指定する。
ｍｏｄｕｌｅ ｃｏｍｐａｒａｔｏｒｉｎｎｓｌｏｗ（Ｖ，ｅｎ，ＩＮＮ，ＩＮＰ，ｏｕｔ，Ｇ，ＩＰ，ＩＮＮＨＹＳＴＰＢＩＡＳ，ＲＩＳＥＨＹＳＴ，
ＦＡＬＬＨＹＳＴ，ａ，ＳＵＢ）；／／部分回路名及びピン
ｉｎｐｕｔ ＲＩＳＥＨＹＳＴ；
ｉｎｐｕｔ Ｖ；
ｉｎｐｕｔ ＩＮＰ；
ｏｕｔｐｕｔ ＩＮＮＨＹＳＴＰＢＩＡＳ；
ｏｕｔｐｕｔ ｏｕｔ；
ｏｕｔｐｕｔ［１：０］ａ；／／バス出力
ｉｎｐｕｔ ＦＡＬＬＨＹＳＴ；
ｉｎｐｕｔ ＩＰ；
ｉｎｐｕｔ ＩＮＮ；
ｉｎｐｕｔ Ｇ；
ｉｎｐｕｔ ｅｎ；
ｉｎｐｕｔ ＳＵＢ；
ｅｎｄｍｏｄｕｌｅ
／／２．パラメータ化機能回路構成要素に対する記号を発生させるための命令
ｍｏｄｕｌｅ ｃｏｍｐａｒａｔｏｒ＿ＸＵ０（ｅｎａｂｌｅ＿ｃｏｍｐａｒａｔｏｒ，ＩＰ，ｃｏｍｐａｒａｔｏｒ＿ｏｕｔ，ＣＯＭＰＡＲＡＴＯＲ＿ＩＮＰ，ｒｅｇｉｓｔｅｒ＿ｃｏｍｐｈｙｓｔｅｒｅｓｉｓ，ＣＯＭＰＡＲＡＴＯＲ＿ＩＮＮ，Ｇ，Ｖ，ＳＵＢ）；
ｉｎｐｕｔ Ｖ；
ｉｎｐｕｔ ｅｎａｂｌｅ＿ｃｏｍｐａｒａｔｏｒ；
ｉｎｐｕｔ ＩＰ；／／バイアス電流
ｉｎｐｕｔ ＣＯＭＰＡＲＡＴＯＲ＿ＩＮＰ；
ｉｎｐｕｔ ＣＯＭＰＡＲＡＴＯＲ＿ＩＮＮ；
ｏｕｔｐｕｔ ｃｏｍｐａｒａｔｏｒ＿ｏｕｔ；
ｉｎｐｕｔ Ｇ；
ｉｎｐｕｔ ＳＵＢ；
ｉｎｐｕｔ［１：０］ｒｅｇｉｓｔｅｒ＿ｃｏｍｐｈｙｓｔｅｒｅｓｉｓ；
／／記号指定を終了する。
／／２線バス’’ａ’’を定める。ｗｉｒｅ［１：０］ａ；
／／「Ｘｃｏｍｐｎ」というインスタンス名称の部分回路インスタンス「ｃｏｍｐａｒａｔｏｒｉｎｎｓｌｏｗ」を発生させる。
／／部分回路ピンと記号ピン（又は他の部分回路のピン）の間の接続を指定する。
ｃｏｍｐａｒａｔｏｒｉｎｎｓｌｏｗ Ｘｃｏｍｐｎ（
．Ｖ（Ｖ）、 ／／ストーンピン名（．Ｖ）と記号ピン名（Ｖ）の間の接続を指定する。
．ｅｎ（ｅｎａｂｌｅ＿ｃｏｍｐａｒａｔｏｒ）、 ／／有効化ピン間の接続を指定する。
．ＩＮＮ（ＣＯＭＰＡＲＡＴＯＲ＿ＩＮＮ），
．ＩＮＰ（ＣＯＭＰＡＲＡＴＯＲ＿ＩＮＰ），
．ＩＰ（ＩＰ），
．ａ（｛ａ１，ａ０｝）、 ／／上述の線「ａ」への比較器の出力バス「ａ」
．ＩＮＮＨＹＳＴＰＢＩＡＳ（ｎ１）、 ／／浮動
．ＦＡＬＬＨＹＳＴ（ｎ２）、 ／／浮動
．ＲＩＳＥＨＹＳＴ（ｎ３）、 ／／浮動
．ＳＵＢ（ＳＵＢ），
．ｏｕｔ（ｃｏｍｐａｒａｔｏｒ＿ｏｕｔ），
．Ｇ（Ｇ）
）；
ｅｎｄｍｏｄｕｌｅ
上述のネットリストは、例えば、発生器スクリプト１８３０によるその後のアクセスのための場所に格納することができる。上述のネットリストは、記号とピン間の接続とを指定するための一例示的技術に過ぎないことは理解されるものとする。他の技術を使用することができる。
ネットリストが発生された状態で、発生器構成要素１８０３は、スクリプト１８３１～１８３３を開始するように発生器構成要素１８３０に信号通知することができる。この例では、回路結線図１８３１を発生させるための１又は２以上のスクリプトをＥＤＡシステム１８０５が実行し、図１７に記載の段階１７０５での予め定められた部分回路結線図を取得することができる。例えば、図１７に記載の段階１７０６に示すように、ピンをネットリスト１８０４に従って接続することができる。例えば、ネットリストは、組合せ結線図１８０７を発生させるためにスクリプトによってＥＤＡシステム１８０５の中に入力することができる。その結果は、上述のように発生された１又は２以上の記号であり、各記号の内部（例えば、回路結線図階層内の下位）には、ネットリストに基づいて互いに結合されたピンを有する各記号を形成するのに使用される部分回路結線図が存在する。記号は、例えば、発生器が受信するパラメータ値を有する機能回路構成要素に対するトランジスタ（又はデバイス）レベルの回路結線図を表している。対応するパラメータ値セットを有する複数の機能回路構成要素の場合に、例えば、ＥＤＡシステム内で複数の記号及び対応する結線図を発生させることができる。
図１７を再度参照すると、１７０７で組合せ部分回路結線図を用いて予め定められた部分回路レイアウトがアクセスされる。例えば、一実施形態では、各部分回路結線図１８１０～１８１２は、１又は２以上の対応する予め定められた部分回路レイアウト１８２０～１８２２を有する。部分回路結線図は、ＥＤＡシステム１８０５を用いて対応する部分回路レイアウトを取り出すためにレイアウト発生スクリプト１８３２を使用することができる。１７０８では、レイアウト配置命令に基づいて予め定められた部分回路レイアウトが配置される。有利なことに、配置データ１８０８は、レイアウト配置スクリプト１８３３によって自動的に取り出され、各部分回路レイアウトを上述のように配置して回路レイアウト１８０９を発生させることができる。
例示的発生器
図２０Ａは、一実施形態による例示的発生器ソフトウエアシステム２００１を示している。以下の実施は、本明細書に説明する技術を実施するための発生器の一例示的実施に過ぎないことは理解されるものとする。本明細書に説明する技術の一部又は全てを実施するために他のソフトウエアアーキテクチャを使用することができる。
発生器２００１は、発生されることになるアナログ回路を指定するパラメータを受信することができる。パラメータは、１又は２以上の異なる機能回路構成要素に対応することができる。上述のように、発生されることになる回路を指定する情報は、広範な方法で受信することができる。従って、発生器２００１は、パラメータを受信して情報を抽出するための復号器２００２を含むことができる。一実施形態では、パラメータはテキストとして受信され、復号器２００２は、試験を構文解析してパラメータを抽出する。発生器２００１は、パラメータを受信してどの機能回路構成要素が発生されるか、及び各機能回路構成要素内でどの部分回路を使用すべきかを決定するためのＦＣＣ及び部分回路決定ブロックを含むことができる。発生器２００１は、様々な機能回路構成要素に対するパラメータを比較してこれらのパラメータが予め定められた限界内にあることを保証するための限界比較ブロック２００４を含むことができる。パラメータが限界の範囲外にある場合に、回路は機能することができず、システムは、例えば、誤差信号か又は他のパラメータ値に対するデフォルトをトリガすることができる。
様々な実施形態では、発生器システムは、自動回路結線図発生及び／又は自動レイアウト発生を容易にするために、発生されることになる回路に関する予め定められた情報を受信することができる。様々な実施形態による発生器は、例えば、受信パラメータに基づいて部分回路ピンリスト、特定の回路結線図又は同系統の回路結線図に関連付けるべきレイアウトスクリプト(layout scripts)、パラメータ限界（上述した）、レイアウトパラメータ（例えば、様々な構成要素の長さ）、処理パラメータにアクセスすること、及び／又はカスタマイズ機能回路構成要素ピンリストを発生させることができる。この例では、各機能回路構成要素は、発生器２００１によって使用される関連データを有する。例えば、１つの機能回路構成要素（ＦＣＣ Ａ）２０２０に関するデータは、異なる部分回路結線図（例えば、部分回路結線図１Ａ～ＮＡ）に対する複数のピンリスト２０２１～２０２３と、機能回路構成要素に対するピンリスト２０２４（例えば、様々な異形のＦＣＣ Ａに使用される全ての可能なピン）と、様々な異形のＦＣＣ Ａ２０２０に使用される１又は２以上のレイアウトスクリプト２０２５と、ＦＣＣ Ａに対するパラメータ限界２０２６と、レイアウトパラメータ２０２７（例えば、下記でより詳細に説明する計算値に対する構成要素の長さ）と、処理パラメータ２０２８（例えば、下記でより詳細に説明するように一部の計算値及び／又は自動レイアウトに対して使用される）とを含むことができる。他の機能回路構成要素（例えば、ＦＣＣ Ｂ ２０３０）に対する他のデータは、例えば、類似のデータ２０３１～２０３８を含むことができる。そのようなデータは、例えば、発生器２００１によってアクセス可能なファイル又はデータベースに格納することができる。一部の実施形態では、一部のデータは、発生器コードの中にハードコード化することができる。
発生器２００１は、機能回路構成要素に関するデータにアクセスして様々な機能を実施することができる。下記でより詳細に説明する一部の実施形態では、発生器２００１は、抵抗器属性、コンデンサー属性、及び／又はトランジスタ属性を決定するためのコード（例えば、本明細書では計算値２００５と呼ぶコードブロック２００６～２００８それぞれ）を含むことができる。コードブロックのうちの１又は２以上は、下記でより詳細に説明するように、例えば、特定の機能回路構成要素に対するレイアウトパラメータ又は処理パラメータを受信することができる。計算値２００５は、例えば、ブロック２００６～２００８によって使用される様々な値を受信パラメータ内の値から導出するための１又は２以上の回路モデル２００９～２０１０（例えば、特定の機能回路構成要素に対応する）を含むことができる。下記では、例示目的でバイアス電流モデル及び遅延回路モデルの例を提供するが、例えば、発生器２００１内には他の回路モデルを含めることができる。計算値２００５は、レイアウトパラメータ（例えば、レイアウトに対して使用するための１又は２以上の予め定められた寸法）に基づくことが可能である構成要素値(component value)（例えば、抵抗器、コンデンサー、又はトランジスタに対する）を決定することができる。様々な実施形態では、複数の構成要素（例えば、セグメント又は単位構成要素）が回路仕様内で発生され、１つの組合せ構成要素を形成するために接続される。一実施形態では、構成要素値は、回路仕様内に含まれる複数の構成要素記号に関連付けられた識別子内に符号化される。一実施形態では、構成要素値は、例えば、下記でより詳細に説明するようにその構成要素に対する記号名称内に符号化される。
様々な実施形態では、発生器は、パラメータに基づいて回路仕様を発生させるためのコードを含むことができる。この例では、回路発生仕様コード２０１１は、例えば、発生されることになる回路に使用すべき部分回路結線図に対するピンを取り出すためのコード２０１２（回路ピン取得）と、発生されることになる回路に対する記号を発生させるためのコード２０１３と、部分回路のピンと記号のピンとを接続するためのコード２０１４（例えば、ピン接続）とを含む。この例では、回路仕様内の接続されたピンは、上述したようにピンマップを形成する。
回路発生仕様２０１１は、回路仕様内にどの部分回路結線図を含めるべきかの表示を受信することができ、これらの部分回路結線図に対するピンリスト（例えば、ピンリスト２０２１～２０２３又は２０３１～２０３３のうちの１又は２以上）を取り出すことができる。回路仕様内に発生される部分回路Ａに対する例示的ピンリストは以下の通りである：
Ｍｏｄｕｌｅ＜ｓｕｂ－ｃｉｒｃｕｉｔＡ＞（ｐｉｎ１，．．．，ｐｉｎＮ）
Ｉｎｐｕｔ ｐｉｎ１
．．．
ｏｕｔｐｕｔ ｐｉｎＮ
ｅｎｄｍｏｄｕｌｅ
上述のピンリストがＮ個のピンに対するものである場合に、例えば、そのうちの一部を入力ピンとし、他を出力ピンとすることができる。一実施形態では、ピンリストは、例えば、ＥＤＡツール２０６０から受信される部分回路結線図の機能図とすることができる。
これに加えて、この例では、記号発生２０１３は、パラメータに基づいてどのピン（例えば、特定の機能回路構成要素に対する全ての可能なピンからの）を記号上に含めるべきかを決定することができる。例えば、ＦＣＣ Ａピン２０２４を受信し、パラメータを評価し、発生されることになる回路に対する記号の中にどのピンを組み込むべきかを決定することができる。パラメータに基づいて発生される例示的記号は以下の通りである：
Ｍｏｄｕｌｅ＜ｓｙｍｂｏｌｎａｍｅ＞（ｐｉｎ１，．．．，ｐｉｎＭ）
Ｉｎｐｕｔ ｐｉｎ１
．．．
ｏｕｔｐｕｔ ｐｉｎＭ
＜ｓｕｂ＿ｃｉｒｃｕｉｔｓ＆ｃｏｎｎｅｃｔｉｏｎｓ＞
ｅｎｄｍｏｄｕｌｅ
以上の説明では、＜ｓｕｂ＿ｃｉｒｃｕｉｔｓ＆ｃｏｎｎｅｃｔｉｏｎｓ＞は、下記で例示する部分回路及び接続を指定する。ピン接続２０１４は、１又は２以上の部分回路結線図のピンを他の部分回路結線図のピン又は記号のピンにマッピングすることができる。これらのマッピングは、例えば、ピン接続２０１４に対するコード内に含めることができる。一実施形態では、ピン接続２０１４に対するコードは、パラメータに基づいて選択される部分回路結線図及び記号の可能な様々な組合せに対する文字列発生器を含む。以下の説明は、回路仕様内に発生されるピンマップが以下の通りであることを示している：
Ｍｏｄｕｌｅ＜ｓｙｍｂｏｌｎａｍｅ＞（ｐｉｎ１，．．．，ｐｉｎＭ）
Ｉｎｐｕｔ ｐｉｎ１
．．．
ｏｕｔｐｕｔ ｐｉｎＭ
ｓｕｂ－ｃｉｒｃｕｉｔ＿１（．ｓｕｂｃｉｒ１＿ｐｉｎ１（ｓｙｍｂｏｌ／ｓｕｂｃｉｒ＿ｐｉｎ），．ｓｕｂｃｉｒ１＿ｐｉｎ２（ｓｙｍｂｏｌ／ｓｕｂｃｉｒ＿ｐｉｎ），．．．，．ｓｕｂｃｉｒ１＿ｐｉｎＸ（ｓｙｍｂｏｌ／ｓｕｂｃｉｒ＿ｐｉｎ））
ｓｕｂ－ｃｉｒｃｕｉｔ＿２（．ｓｕｂｃｉｒ２＿ｐｉｎ１（ｓｙｍｂｏｌ／ｓｕｂｃｉｒ＿ｐｉｎ），．ｓｕｂｃｉｒ２＿ｐｉｎ２（ｓｙｍｂｏｌ／ｓｕｂｃｉｒ＿ｐｉｎ），．．．，．ｓｕｂｃｉｒ２＿ｐｉｎＹ（ｓｙｍｂｏｌ／ｓｕｂｃｉｒ＿ｐｉｎ））
．．．
ｓｕｂ－ｃｉｒｃｕｉｔ＿Ｋ（．ｓｕｂｃｉｒＫ＿ｐｉｎ１（ｓｙｍｂｏｌ／ｓｕｂｃｉｒ＿ｐｉｎ），．ｓｕｂｃｉｒＫ＿ｐｉｎ２（ｓｙｍｂｏｌ／ｓｕｂｃｉｒ＿ｐｉｎ），．．．，．ｓｕｂｃｉｒＫ＿ｐｉｎＺ（ｓｙｍｂｏｌ／ｓｕｂｃｉｒ＿ｐｉｎ））
ｅｎｄｍｏｄｕｌｅ
以上の説明の結果は、Ｋ個の部分回路を有するＭ個のピンを含む記号のための回路仕様である。ピン接続は、「ｓｕｂｃｉｒ１＿ｐｉｎ１（ｓｙｍｂｏｌ＿ｐｉｎ／ｓｕｂｃｉｒ＿ｐｉｎ）」によって確立される。以下の説明は、部分回路「ＡＭＰ」上のピン「ＶＯＵＴ」と別の部分回路上のピン「ＶＩＮ」との間の接続を確立する：
Ｍｏｄｕｌｅ ＥＸＡＭＰＬＥ＿ＳＹＭＢＯＬ（ＩＮ，ＶＣＣ，ＯＵＴ）
Ｉｎｐｕｔ ＩＮ／／記号ピン
Ｉｎｐｕｔ ＶＣＣ／／記号ピン
ｏｕｔｐｕｔ ＯＵＴ／／記号ピン
ＡＭＰ＿１（
．ＶＩＮ（ＩＮ）／／ＡＭＰ＿１上のｖｉｎピンを記号上のＩＮピンに接続する。
．ＶＤＤ（ＶＣＣ）／／ＡＭＰ＿１上のｖｄｄピンを記号上のＶＣＣピンに接続する。
．ＶＯＵＴ（ＶＩＮ）／／ＡＭＰ＿１のＶＯＵＴピンを別の部分回路（図示せず）のＶＩＮピンに接続する。
ｅｎｄｍｏｄｕｌｅ
一部の実施形態の特徴及び利点は、回路の自動レイアウト発生のためのレイアウトスクリプトを発生させることを含むことができる。一実施形態では、レイアウトスクリプトは、回路仕様に具現化された特定の回路に合わせてカスタマイズすることができる。発生器２００１は、受信パラメータに基づいて発生される１又は２以上の回路に合わせてカスタマイズされた１又は２以上の予め定められたレイアウトスクリプトを取り出すためのコードを含むことができる。例えば、レイアウトスクリプト発生コード２０１５は、受信パラメータに基づいて特定の機能回路構成要素又は部分回路結線図（及びいずれかが存在する場合は計算された抵抗器、コンデンサー、又はトランジスタ）の特定の組合せ又は構成に対するレイアウトスクリプトを取り出すことができる。
従って、発生器２００１は、受信パラメータに応答して発生される各回路のための回路仕様２０４０／２０５０とレイアウトスクリプト２０４５／２０５５とを発生させることができる。第１の回路（Ｃｋｔ１ Ｓｐｅｃ）に対する２０４０及び第２の回路（Ｃｋｔ２ Ｓｐｅｃ）に対する２０５０に示すように、回路仕様は、例えば、部分回路結線図ピンリスト２０４１～２０４２／２０５１～２０５２と、記号ピン２０４３／２０５３（部分回路結線図及びあらゆる計算された構成要素をカプセル封入することができる）と、ピン間の接続を指定するピンマップ２０４４／２０５４とを含むことができる。様々な実施形態では、１又は２以上の機能回路構成要素は、回路仕様の中に組み込むことができる。一部の実施形態は、例えば、互いに結合されてより複雑な回路を形成する複数の機能回路構成要素を含むことができる。
回路仕様及びレイアウトスクリプトは、ＥＤＡツール２０６０によって受信かつ処理することができる。例えば、ＥＤＡツールは、回路仕様をＶｅｒｉｌｏｇ．ｖファイルとして受信し、例えば、予め定められた部分回路が書き込まれてピンマップに従って互いに接続された記号を発生させることができる。異なる回路仕様を用いて様々な回路結線図２０７０、２０７２、２０７４を発生させることができる。結線図は、レイアウトインスタンス(layout instances)に変換され、かつレイアウト２０７１、２０７３、及び２０７５を形成するために自動的に配置することができる。
図２０Ｂは、実施形態による回路仕様を発生させる例示的方法を示している。この例では、２０８０で、発生されることになる回路を指定する情報が受信される。情報は、例えば、構文解析することができるパラメータの形態又は例えば復号することができる別のフォーマットにある場合がある。一部の実施形態では、システムは、パラメータ限界を取り出し、１又は２以上のパラメータをパラメータ限界と比較してパラメータを検証することができる。２０８１では、部分回路結線図ピンリストを選択することができる（例えば、発生されることになる回路を指定するパラメータに基づいて）。例えば、上述の情報に基づいて、１又は２以上の部分回路結線図に対応する１又は２以上のピンリストを選択することができる。各ピンリストは、対応する部分回路結線図のための部分回路結線図ピンを含むことができる。一実施形態では、ピンリスト及び記号は、特定の機能回路構成要素に対応することができる。上述のように、異なる機能回路構成要素は、異なる関連部分回路結線図ピンリスト及び機能回路構成要素記号に対する異なる予め定められたピンを有することができる。２０８２では、上述の情報に基づいて記号に対する予め定められたピンセットが選択される。各機能回路構成要素の異なる具現化は、異なるピンを有することができる（例えば、シャットダウンを行う比較器は、シャットダウンピンを有することができるが、シャットダウンを行わない比較器は、そうではない場合がある）。しかし、一部の実施形態では、同じ機能回路構成要素に対して達成される記号は、全てのパラメータにわたって共通のある一定のピンを有することができる（例えば、電圧電流コンバータは、電圧入力ピンＶＩＮと、電源電圧ピンＶＤＤと、接地ＧＮＤと、パラメータに基づいてソース又はシンクである場合がある電流ピンとを必ず有することができる）。２０８３では、部分回路結線図ピンと記号に対する複数の予め定められたピンのサブセットとの間の接続を確立することができる。２０８４では、回路仕様が発生される。回路仕様は、１又は２以上の部分回路結線図に対応する１又は２以上のピンリストからの部分回路結線図ピンと、記号に対する予め定められたピンのサブセットと、部分回路結線図ピンと少なくとも１つの記号に対する予め定められたピンのサブセットとの間の接続とを含む。回路仕様は、例えば、回路結線図を発生させるようにＥＤＡツール内で処理することができる。これに加えて、回路仕様から発生された回路のためのレイアウトインスタンスを自動的に配置してレイアウトを生成するように構成されたレイアウトスクリプトを上述の情報に基づいて取り出すことができる。システムは、処理パラメータを取り出すことができる。レイアウトスクリプト及び処理パラメータは、例えば、レイアウトを生成するためにＥＤＡツールに送ることができる。
図２０Ｃは、別の実施形態による回路仕様を発生させる方法を示している。本発明の開示の特徴及び利点は、下記でより詳細に説明する計算構成要素値に対する記号を発生させることを含む。以下の技術は、計算構成要素値のための回路仕様を発生させるための一例示的技術である。２０９０では、システムは、発生されることになる電子回路を指定する情報を受信する。２０９１では、システムは、この情報に基づいて電子回路の少なくとも１つの構成要素に対する構成要素値を決定する。様々な実施形態では、構成要素は、抵抗器（例えば、構成要素値は抵抗を含む）、コンデンサー（例えば、構成要素値はキャパシタンスを含む）、又はトランジスタ（例えば、構成要素値がゲート幅、フィンガ(fingers)の個数などを含むＦＥＴ）とすることができる。２０９２では、システムは、複数の構成要素記号を発生させる。記号の個数は、抵抗器、コンデンサー、及びトランジスタに関して下記で説明するように構成要素値の計算の一部とすることができる。２０９３では、システムは、構成要素記号の各々に関連付けられた識別子内に構成要素値を符号化する。例えば、識別子は、例えば、記号名称とすることができ、構成要素値は、記号名称内に符号化することができる。２０９４では、システムは、構成要素記号間の接続を確立する。２０９５では、システムは、構成要素記号を構成するための回路仕様を直列又は並列に又はこれらの両方で発生させる。回路仕様は、ＥＤＡツールに送り、回路結線図を発生させるのに使用することができる。
回路仕様は、複数の機能回路構成要素に対する複数の記号を含むことができることは理解されるものとする。各記号は、計算構成要素値に対する記号を含むことができる。機能回路構成要素は、階層的に構成することができ、ここで、例えば、第１の機能回路構成要素に対する記号が第２の機能回路構成要素に対する記号によってカプセル封入され、第１の機能回路構成要素に対する部分回路結線図が第２の機能回路構成要素記号のピンに結合される。従って、共通に使用される機能回路構成要素（例えば、バッファ、電流ミラーなど）は、例えば他の機能回路構成要素に対する構成ブロックとして使用することができる。
計算値
本発明の開示は、抵抗器、コンデンサー、又はトランジスタのような電子構成要素を自動的に発生させることに更に関連する。
様々な実施形態では、抵抗器値、コンデンサー値、又はトランジスタ値が変化すること（例えば、連続的に）が可能な回路を自動的に発生させることが有利である場合がある。例えば、１つの回路は、特定の値を有する抵抗器、コンデンサー、又はトランジスタを必要とすることができ、回路の別のインスタンスは、別の値を有する抵抗器、コンデンサー、又はトランジスタを必要とすることができる。従って、一連の値(a range of values)にわたって変えることができる抵抗器、コンデンサー、又はトランジスタを自動的に発生させるための技術を本明細書に開示する。
図２１Ａは、一実施形態により一連の値にわたって回路構成要素を発生させる方法を示している。本発明の開示の特徴及び利点は、構成要素を一連の値にわたって複数のそのような構成要素（例えば、単位構成要素）を構成することによって発生させて組合せ構成要素を形成することを含むことができる。例えば、発生されることになる構成要素に対する合計属性値(total attribute value)は、２１０１でシステムによって受信することができる。合計属性値は、例えば、発生されることになる抵抗器、コンデンサー、又はトランジスタそれぞれの合計抵抗、合計キャパシタンス、又は合計ゲート幅とすることができる。合計属性値は、様々なソースから受信することができる。一部の実施形態では、合計属性値は、パラメータ（例えば、ユーザによって指定されたもの）として受信される。他の実施形態では、合計属性値は、他のパラメータ（例えば、回路モデルに対するパラメータ又はオン抵抗）に基づいてシステムによって決定される。２１０２では、発生されることになる構成要素を形成するために組合せ構成要素が合計属性値を有するように組み合わされることになる構成要素の個数（Ｎ）を決定する（２１０３で）のに使用される第２の属性値は、合計属性値を用いて決定することができる。様々な異なる構成要素タイプ（例えば、抵抗器、コンデンサー、及びトランジスタ）に関して下記の例に示すように、単位構成要素(unit components)（例えば、抵抗器セグメント、単位コンデンサー(unit capacitors)、又は単位ゲート長を有するトランジスタ）を組み合わせて合計属性値（例えば、合計抵抗、合計キャパシタンス、又は合計ゲート幅）を有する組合せ構成要素を形成することができる。一実施形態では、少なくとも１つのレイアウトパラメータがシステムによって受信され、この少なくとも１つのパラメータに基づいて、発生されることになる構成要素に対する第２の属性値が決定される。様々な実施形態では、レイアウトパラメータは、発生されることになる構成要素の寸法に沿う長さを指定することができる。例えば、抵抗器では、レイアウトパラメータは、抵抗器レイアウトセグメント長さ(a resistor layout segment length)を指定することができる。コンデンサーに対して、レイアウトパラメータは、単位コンデンサーの第１の寸法に沿う最大長さ（例えば、最大幅）を指定することができる。トランジスタに対しては、レイアウトパラメータは、単位ゲート幅を指定することができる。有利なことに、レイアウトの物理属性を指定する１又は２以上のレイアウトパラメータを組み込むことにより、下記の例で更に示すように回路とレイアウトの両方を自動的に発生させることができる。
２１０４では、回路仕様が発生される。上述のように、回路仕様は、発生されることになる回路結線図の構成要素及びこれらの構成要素間の接続を指定することができる。例えば、システムは、第２の属性値を有する個数（Ｎ）の構成要素を組み合わせて合計属性値を有する構成要素を形成することができると決定した場合に、回路仕様は、Ｎ個のそのような構成要素（例えば、Ｎ個の抵抗器Ｒ１，．．．，ＲＮ、Ｎ個のコンデンサーＣ１，．．．，ＣＮ、又はＮ個のトランジスタＭ１，．．．，ＭＮ）を指定することができる。回路仕様は、Ｎ個の構成要素が組み合わされて組合せ構成要素（例えば、直列及び／又は並列に接続された抵抗器、直列及び／又は並列に接続されたコンデンサー、又は並列に接続されたトランジスタ）の合計属性値を形成するような接続を指定することができる。
２１０５では、第２の属性値を用いて構成された複数の構成要素を含むトランジスタレベル結線図が発生される。例えば、一実施形態では、回路仕様は、ＥＤＡソフトウエアツールによって受信することができる（例えば、Ｖｅｒｉｌｏｇ入力として）。ＥＤＡツールは、回路仕様を読み取り、その中に指定された各構成要素に対して空の記号を発生させることができる。一例示的実施形態では、スクリプトを用いて構成要素を各記号の中に挿入し、第２の属性値を用いて構成要素を構成することができる。次に、構成要素の端子が記号の端子に自動的に接続される。記号は、回路仕様に基づいて互いに接続することもできる。従って、複数の構成要素は、合計属性値を有する組合せ構成要素を形成する。２１０６では、レイアウトが発生される。レイアウトは、合計属性値を生成するように構成された構成要素に対応するＮ個のレイアウトインスタンスを含むことができる。下記で説明する様々な例では、各構成要素は、レイアウトインスタンス（例えば、抵抗器レイアウト構成要素、コンデンサーレイアウト構成要素、又はトランジスタレイアウト構成要素）に変換することができる。レイアウトインスタンスは、例えば、発生されている特定の回路に関連付けられた予め定められたスクリプトを用いて自動的に配置することができる。
図２１Ｂは、別の実施形態により一連の値にわたって回路構成要素を発生させる方法を示している。上述のように、本発明の開示の特徴及び利点は、回路が発生されている時にレイアウトパラメータを設計フローの中に組み込むことを含む。典型的には、レイアウトは、回路が設計された後に実施される。本発明の開示の実施形態は、レイアウトパラメータを回路発生工程の一部として組み込んで結線図及びレイアウトを自動的に発生させることを可能にすることができる。例えば、２１１０では、発生されることになるアナログ回路を指定する情報がシステムによって受信される。２１１１では、この情報の少なくとも一部分に基づいてレイアウトパラメータが取り出される。例えば、特定のアナログ回路の異なる具現化（例えば、比較器、電流ソース、発振器、電力ＦＥＴ、バイアス電流など）は、発生されている回路のパラメータに基づいてサイズが異なる抵抗器、コンデンサー、及びトランジスタを有することができる。回路が抵抗器を含む場合に、抵抗器に対するレイアウトパラメータを取り出すことができる。回路がコンデンサーを含む場合に、コンデンサーに対するレイアウトパラメータを取り出すことができる。回路がトランジスタを含む場合に、トランジスタのためのレイアウトパラメータを取り出すことができる。レイアウトパラメータは、発生されている特定の回路に基づいて予め定めることができ、関連の回路と共に使用される。従って、例えば、レイアウトを生成するのに使用されるパラメータ（例えば、様々な寸法に沿う予め定められた長さ）は、回路発生工程に含めて回路及びレイアウトの発生工程を自動化することができる。２１１２では、発生されることになるアナログ回路を指定する情報とレイアウトパラメータとに基づいてアナログ回路構成要素の１又は２以上の属性が決定される。２１１３では、アナログ回路構成要素のうちの１又は２以上を含むアナログ回路のトランジスタレベル結線図が発生され、１又は２以上のアナログ回路構成要素が属性を用いて構成される。２１１４では、トランジスタレベル結線図からレイアウトが発生される。レイアウトは、１又は２以上のアナログ回路構成要素に対応する複数のレイアウトインスタンスを含むことができ、各レイアウトインスタンスは、レイアウト配置命令によってレイアウト内に自動的に配置される。下記の様々な例に示すように、レイアウトインスタンスは、アナログ回路構成要素の属性に基づいて配置することができる（例えば、抵抗器セグメント長さに基づいて抵抗器を配置することができ、コンデンサー幅に基づいてコンデンサーを配置することができ、ゲート幅に基づいてトランジスタを配置することができる）。一部の実施形態では、構成要素の属性を決定するのに使用されるレイアウトパラメータは、構成要素のための結線図から導出されるレイアウトインスタンスを位置決めする（配置する）(position)ためにも使用される。
図２１Ｃは、更に別の実施形態により一連の値にわたって回路構成要素を発生させる方法を示している。上述のように、本発明の開示の一部の実施形態の特徴及び利点は、自動アナログ回路発生をサポートしない場合があるＥＤＡツール内でアナログ回路を指定して発生させるための技術を含むことができる。例えば、既存ＥＤＡツールは、トランジスタレベルアナログ回路結線図を自動的に発生させるのに及び複雑なパラメータ化アナログ機能回路構成要素に対する効率的なアナログ回路レイアウトを生成するのに使用することができるアナログ回路仕様を受信するための機構を持たない。本発明の開示の実施形態は、例えば、回路仕様を発生させて予め定められたスクリプトを用いて回路仕様をトランジスタレベルの回路結線図及び／又はレイアウトに変換することができる。
抵抗器の自動発生
本発明の開示の特徴及び利点は、抵抗器の自動発生を含む。一部の実施形態では、例えば、トランジスタレベルの回路結線図及び／又はレイアウトに使用するための値範囲にわたる抵抗器を発生させることができる。
図２２は、実施形態による抵抗器を自動的に発生させるためのコンピュータ実装システムを示している。本明細書に説明するコンピュータ実装システムは、１又は２以上のコンピュータ（例えば、サーバコンピュータ）を含むことができるコンピュータシステム２２０１上で実行されるソフトウエアを含むことができる。この例では、コンピュータシステム２２０１は、発生器ソフトウエア２２０２と、結線図及びレイアウト発生器ソフトウエア２２０３とを実行する。他の例示的実施は、ソフトウエアを別様に分割することができること（例えば、本明細書に説明する機能を実施する単一ソフトウエアシステムとして又はより多くのソフトウエアコンポーネントとして）は理解されるものとする。
本発明の開示の特徴及び利点は、例えば、システムによって受信する指定抵抗器値又は計算抵抗器値に基づく抵抗器を含む回路結線図、レイアウト、又はこれらの両方を自動的に発生させることができる。例えば、本発明の開示によるシステムは、抵抗器値を受信して抵抗器のための結線図、抵抗器に対するレイアウト、又はこれらの両方を自動的に発生させることができる。この例では、抵抗器２２１０に対応する抵抗器値Ｒｔｏｔａｌが、発生器ソフトウエア２２０２の抵抗器仕様発生器構成要素２２１２によって発生されることになる。様々な実施形態では、１又は２以上の抵抗器値を例えばユーザが指定し、発生器ソフトウエア２２０２が入力パラメータとして受信することができる。他の実施形態では、下記でより詳細に説明するように、１又は２以上の抵抗器値は、例えば、発生器２２０２によって受信する他のパラメータに基づいて計算することができる。
一部の実施形態の特徴及び利点は、発生されることになる直列抵抗器セグメント、発生されることになる並列抵抗器セグメント、又は直列抵抗器と並列抵抗器の両方の１又は２以上の組合せのようなセグメントに抵抗器値を変換することを含む。例えば、抵抗器仕様発生器２２１２は、抵抗器値Ｒｔｏｔａｌを近似的に生成するために、直列に構成されることになる抵抗器セグメントの第１の個数Ｎ及び／又は並列に構成されることになる抵抗器セグメントの第２の個数Ｍを決定することができる。一実施形態では、例えば、これらの抵抗器セグメントの抵抗は、同じとすることができる。個数Ｎ及び／又はＭが決定された状態で、例えば、結線図、レイアウト、又はこれらの両方を発生させるための回路仕様２２１３（例えば、Ｒｔｏｔａｌに対する）を発生させることができる。この例では、抵抗器仕様発生器２２１２は、第１の個数Ｎの抵抗器セグメントを直列に及び／又は第２の個数Ｍの抵抗器セグメントを並列に構成するための回路仕様２２１３を発生させることができる。本明細書では、Ｒｔｏｔａｌを発生させるための抵抗器の１つの直列組合せと１つの並列組合せとを示すが、例えば、許容公差内にあるＲｔｏｔａｌを達成するために直列組合せのみ、並列組合せのみ、又は複数の直列組合せ及び／又は並列組合せを使用することができることは理解されるものとする。
様々な実施形態では、回路仕様２２１３は、複数の構成要素に対する構成を指定することができる。この例では、構成要素は、抵抗器セグメント（例えば、抵抗器セグメント２２１４～２２１８によって示す）に対応し、回路仕様２２１３は、これらの抵抗器セグメント間の接続を指定することができる。例えば、回路仕様は、上述のようにｖｅｒｉｌｏｇ．ｖファイルのようなネットリストとすることができ、ここで、構成要素間の接続は、ネットリスト内の共通指定ノードに基づいている。
本発明の開示の例示的実施形態は、抵抗器セグメント２２１１に対する１又は２以上の予め定められた物理的寸法を更に受信することができる。予め定められた物理的寸法は、下記で更に例示するように、例えば、異なる抵抗器値のレイアウトを有利に最適化するように設定することができる。例えば、予め定められた物理的寸法は、抵抗器セグメントの予め定められた長さＬｓｅｇ及び／又は抵抗器セグメントの予め定められた幅Ｗｓｅｇとすることができる。予め定められた物理的寸法は、発生されることになる特定の抵抗器がこの予め定められた物理的寸法にアクセスすることができるように、発生されることになる抵抗器値に関連付けることができる。従って、特定の回路又はプロジェクトに対する特定の抵抗器値Ｒｔｏｔａｌが受信されると、この特定の抵抗器に関するＬｓｅｇ及び／又はＷｓｅｇのような関連パラメータは、例えば既知の格納場所から（例えば、メモリ、ファイル、又はデータベースから）取得することができる。
一部の実施形態では、異なる抵抗器値に対して発生されることになる異なる抵抗器は、異なる対応する予め定められた物理的寸法（例えば、長さ及び／又は幅）を有することができる。従って、第１の値Ｒｔｏｔａｌ１を有する発生されることになる１つの抵抗器は、第１の対応する予め定められた長さ及び／又は予め定められた幅を有することができ、第２の値Ｒｔｏｔａｌ２を有する発生されることになる別の抵抗器は、第２の対応する予め定められた長さ及び／又は予め定められた幅を有することができる。上述して下記で更に例示するように、１又は２以上の予め定められた物理的寸法を組み込むことを用いて、例えば、様々な抵抗器値範囲にわたる抵抗器のレイアウトを改善することができる。
一部の実施形態では、抵抗器仕様発生器２２１２は、例えば、シート抵抗率を更に受信することができる。
以下の式は、予め定められた長さと予め定められた幅とシート抵抗率とに基づくＮ及びＭの例示的計算を示している：
Ｎ＝直列の抵抗器セグメント２２１１の個数は、Ｒｔｏｔａｌをセグメントの抵抗Ｒｓｅｇｍｅｎｔで割り算したものの整数部分（例えば、Ｄｉｖ（Ｒｔｏｔａｌ／Ｒｓｅｇｍｅｎｔ）、すなわち、ＲｔｏｔａｌをＲｓｅｇｍｅｎｔで割り算した商）に基づく場合がある。
Ｍ＝並列の抵抗器セグメント２２１１の個数は、Ｒｔｏｔａｌをセグメントの抵抗Ｒｓｅｇｍｅｎｔで割り算したものの残余（例えば、Ｍｏｄ（Ｒｔｏｔａｌ／Ｒｓｅｇｍｅｎｔ））に基づく場合がある。一例示的実施形態では、並列抵抗器の最大個数を指定することができ、Ｍに対する値は、例えば、許容公差内に収まるＲｔｏｔａｌをもたらす並列抵抗器の個数である。
ＬｓｅｇはＢＩＯに格納され、Ｗｓｅｇは、工程設計規則から計算される。
セグメントの抵抗は、次式のように書くことができる：
Ｒｓｅｇ＝ρ（Ｌｓｅｇ／Ｗｓｅｇ）
ここで、ρ（ロー）は、シート抵抗率（使用される特定の半導体製造工程によって指定されるパラメータである「シートロー」として公知である）、Ｌｓｅｇはセグメント長さであり、Ｗｓｅｇはセグメント幅である（例えば、これらは、電流密度及び使用される特定の抵抗器タイプに基づいて設定することができる）。従って、抵抗器セグメントの抵抗は、長さ、幅、及び／又はローに基づく場合がある。
合計抵抗器値Ｒｔｏｔａｌは、次式のように決定することができる：
Ｒｔｏｔａｌ＝（Ｒｓｅｇ*Ｍ） －直列のみ
Ｒｔｏｔａｌ＝（Ｒｓｅｇ／Ｎ） －並列のみ
Ｒｔｏｔａｌ＝（Ｒｓｅｇ*Ｍ）＋（Ｒｓｅｇ／Ｎ） －直列と並列の組合せ
ある一定の実施形態の特徴及び利点は、回路仕様に基づいて抵抗器値のための結線図を発生させることを更に含むことができる。この例では、回路仕様２２１３は、発生器ソフトウエアシステム２２０２から結線図及びレイアウト発生器ソフトウエアシステム２２０３に送られる。結線図及びレイアウト発生器ソフトウエアシステム２２０３は、例えば、上述の電子設計自動化（ＥＤＡ）ソフトウエアシステムとすることができる。ソフトウエアシステム２２０３は、回路仕様２２１３から抵抗器結線図２２２１を発生させるための結線図発生器構成要素２２２０を含むことができる。結線図発生器構成要素２２２０は、例えば、ネットリストを受信して、それを例えば結線図記号と結線図記号間の接続とに変換することができる。しかし、一部の結線図発生器は、ネットリストに基づいて抵抗器のような構成要素の属性を特定の指定値に設定することができない場合がある。従って、一例示的実施形態では、結線図インポート構成要素２２２２が、例えば、回路仕様２２１３又は発生回路結線図２２２１を解析し、その内部の抵抗器のような構成要素の属性を設定することができる。
一例示的実施形態では、回路仕様２２１３は、抵抗器セグメントに対応する構成要素を指定することができ、結線図発生器２２２０は、そのような構成要素に対する抵抗器セグメントを持たない結線図記号を発生させることができる（例えば、ネットリスト内の構成要素名称がソフトウエアシステム２２０３のライブラリに存在しない場合に、発生記号を空とすることができる）。従って、最初に発生回路結線図は複数の空の記号を含み、記号のピンは、受信ネットリスト内に指定されている通りに互いに結合される。結線図インポート構成要素２２２２は空の構成要素を識別し、抵抗器セグメントを記号の中に挿入するためのアルゴリズムによって実行することができる。例えば、結線図インポート構成要素２２２２は、例えば、抵抗器セグメントを空の結線図記号の各々の中に自動的に挿入し、挿入された抵抗器セグメントの端子を結線図記号のピンを用いて接続することもできる。
一部の実施形態では、結線図インポート構成要素２２２２は、抵抗器の属性を設定するためのコードを含むことができる。例えば、抵抗器に対する属性は、長さ及び幅のような抵抗器の物理的寸法を含むことができる。属性は、抵抗器タイプ（例えば、ポリシリコン、ドープポリシリコン、又は金属）を含むことができる。１又は２以上の抵抗器の属性は、ソフトウエアコンポーネント間で様々な方法で引き渡すことができる。一実施形態では、仕様は、属性を設定するための情報を含むことができる。例えば、属性は、回路２２１３内の構成要素に対する識別子内に符号化する（例えば、ネットリスト内の抵抗器の名称内に符号化する）ことができる。従って、記号を発生させるためにネットリスト内の構成要素に対する記号が使用される時に、記号は識別子を含むことができる。識別子は、例えば、結線図インポート構成要素２２２２が読み取り、抵抗器を空の記号内に配置するのに使用することができる。他の実施形態では、属性は、例えば、予め定められた場所に格納され、結線図インポート構成要素２２２２によってアクセス可能である。抵抗器に対する属性を引き渡すためのより詳細な例示的技術を以下に例示目的で提供する。
従って、結線図発生器２２２０は、抵抗器結線図２２２１を出力することができる。抵抗器結線図２２２１は、ピンを有する複数の記号を含むことができる。各記号は、内部に埋め込まれた抵抗器セグメントを有することができる。上述のように、記号は、１又は２以上の直列構成及び／又は並列構成で互いに結合される。例えば、各々が内部抵抗器セグメントを有する組合せ記号は、望ましい合計抵抗器値Ｒｔｏｔａｌを形成する。一部の例示的実施形態では、１つの合計抵抗器値Ｒｔｏｔａｌを形成するのに使用される抵抗器セグメントは、各々が同じ長さ、幅、及び抵抗器タイプを有することができる。
本発明の開示の一部の実施形態の特徴及び利点は、抵抗器結線図から抵抗器レイアウトを自動的に発生させることを含むことができる。例えば、抵抗器結線図２２２１は、レイアウト発生器２２２３によって抵抗器レイアウト２２２４に変換することができる。レイアウト発生器２２２３は、例えば、回路結線図の記号内の抵抗器セグメントを対応する抵抗器セグメントに関して指定された寸法を各々が有する複数の多角形に変換することができる。一実施形態では、レイアウト配置命令２２２５を実行して下記でより詳細に説明するように各多角形をレイアウトに配置することができる。従って、結線図内で合計抵抗器値Ｒｔｏｔａｌを形成する抵抗器セグメントを抵抗器レイアウト２２２４に自動的に変換することができる。
図２３は、実施形態により抵抗器を発生させる方法を示している。一実施形態では、本発明の開示は、実行された時に以下の通りに方法を実施するソフトウエアを含む。２３０１では、発生されることになる抵抗器値を受信することができる。２３０２では、ソフトウエアは、直列構成抵抗器セグメントの少なくとも１つの個数又は並列構成抵抗器セグメントの少なくとも１つの個数（又はこれらの両方）を決定して受信抵抗器値を発生させることができる。２３０３では、回路仕様が発生される。回路仕様は、例えば、抵抗器セグメントに対応する複数の構成要素の構成を指定することができる。２３０４では、回路仕様に基づいて結線図が発生される。結線図は、複数の構成要素に対応する複数の記号を含むことができる。各記号は、例えば、抵抗器セグメントを含むことができる。記号は、回路仕様に基づいて互いに自動的に結合されて抵抗器値を提供する。２３０５では、回路結線図からレイアウトを生成することができる。レイアウトは、各抵抗器セグメントに対応する多角形を含むことができる。一実施形態では、多角形は、レイアウト配置命令によって自動的に配置される。
図２４は、別の実施形態により抵抗器を発生させる方法を示している。この例では、２４０１では、発生されることになる抵抗器に対する抵抗器値が受信され、２４０２で少なくとも１つの抵抗器セグメントに対応する少なくとも１つの物理的寸法が受信される。この例では、長さ及び／又は幅のような物理的寸法を有利に用いて、例えば、抵抗器値を発生させる複数の抵抗器セグメントのレイアウトを最適化することができる。２４０３では、ソフトウエアは、直列構成抵抗器セグメントの少なくとも１つの個数又は並列構成抵抗器セグメントの少なくとも１つの個数を決定して受信抵抗器値を発生させることができる。２４０４では、回路仕様が発生される。
図２５Ａは、更に別の実施形態により抵抗器を発生させる方法を示している。この例では、２５０１では、発生されることになる抵抗器に対する抵抗器値が受信され、２５０２で回路仕様が発生される。ここで、回路仕様は、抵抗器セグメントに対応する構成要素を指定する。２５０３では、回路仕様に基づいて結線図が発生される。結線図は、回路仕様内の構成要素に対応する記号を含む。この例では、記号は、抵抗器セグメントを持たない場合がある（例えば、記号は空である）。従って、２５０４では、抵抗器セグメントが記号の中に挿入される。記号と挿入された抵抗器セグメントは、結線図内で互いに結合されて抵抗器値を発生させることができる。
図２５Ｂは、更に別の実施形態により抵抗器を発生させる方法を示している。この例では、２５１０では、発生されることになる抵抗器に対する抵抗器値が受信され、２５１１で回路仕様が発生される。ここで、回路仕様は、１又は２以上の予め定められた物理的寸法を有する抵抗器セグメントに対応する構成要素を指定する。２５１２では、回路仕様に基づいて結線図が発生される。結線図は、抵抗器値を発生させるように構成された抵抗器セグメント（例えば、直列及び並列の）を含む。２５１３では、レイアウトが発生される。レイアウトは、抵抗器セグメントに対応する多角形を含む。多角形は、例えば、抵抗器のレイアウトを生成するために抵抗器セグメントの１又は２以上の予め定められた物理的寸法に基づいて有利に位置決めすることができる。
図２５Ｃは、別の実施形態を示している。本発明の開示の様々な実施形態は、本明細書に説明する技術の一部又は全てを様々な組合せ及び様々な異なるレベルで適用して抵抗器発生を自動化することができる。この例では、２５２０で、抵抗器値が決定される（例えば、回路発生エンジンにより）。２５２１では、抵抗器値は、回路結線図に（例えば、Ｃａｄｅｎｃｅ（登録商標）内でＥＤＡトランジスタレベル結線図に）変換することができる。次に、２５２２では、回路結線図は多角形に変換される。２５２３では、抵抗器に対する多角形は、レイアウト配置命令によって自動的に配置することができる。例えば、発生されている特定の回路は、抵抗器に対する多角形の各々をレイアウト内の特定の場所に配置する複数のレイアウト配置命令に関連付けることができる。レイアウト配置命令は、例えば、各多角形をシーケンスに配置し、多角形の端子間を接続して望ましい抵抗器値を発生させることができる。
抵抗器を発生させるための例示的実施形態
図２６は、実施形態による例示的抵抗器の結線図及びレイアウトを示している。この例では、抵抗器結線図２６１０は、互いに直列に結合されたＮ個の記号２６１１～２６１３と、互いに並列に結合されたＭ個の記号２６１４～２６１６とを含む。これらの記号は、例えば、ピンを通じて互いに結合することができる。図示のように、並列記号は、直列構成記号と直列にある。例示的記号２６２０は、記号ピン２６２１と２６２２を含む。記号２６２０は、第１の端子２６２４と第２の端子２６２５とを有する抵抗器セグメント２６２３ Ｒｓｅｇを含む。上述のように、一部の実施形態では、記号２６２０は、抵抗器セグメントなしで発生されることができる（例えば、空の記号として）。記号２６２０内には抵抗器セグメントＲｓｅｇがソフトウエアによって挿入されている場合がある。更に、ソフトウエアは、例えば、抵抗器端子２６２４を記号ピン２６２１に接続し、抵抗器端子２６２５を記号ピン２６２２に関連付けることができる。一実施形態では、ソフトウエアは、例えば、電子設計自動化（ＥＤＡ）ソフトウエアシステム内で実行され、例えば、ネットリストを受信するのに応答して発生された回路結線図からもたらされる空の記号インスタンスを検出し、抵抗器を自動的に挿入することができるスクリプト（例えば、Ｃａｄｅｎｃｅ（登録商標）内のＳｋｉｌｌ ｓｃｒｉｐｔｓ（スキルスクリプト））を含むことができる。更に、スクリプトは、上述のように発生された値を用いて挿入された抵抗器の属性を設定することができる。
記号２６１１～２６１６内の抵抗器セグメントの組合せ抵抗は、発生されることになる合計抵抗器値Ｒｔｏｔａｌを発生させることができる。上述のように、一部の実施形態では、これらの抵抗器セグメントは、例えば、同じ抵抗器セグメント値Ｒｓｅｇと、同じ予め定められた長さＬｓｅｇと、同じ予め定められた幅Ｗｓｅｇとを有することができる。抵抗器セグメントに対して１又は２以上の既知の長さ及び／又は幅を使用することにより、効率的な自動レイアウトを有利に可能にすることができる。
例示的レイアウト２６９０ａ～２６９０ｃは、異なる抵抗器値を様々な実施形態に従ってどのように自動発生させることができるかを示している。レイアウト２６９０ａは、２つの部分回路２６５０及び２６５１と、複数の抵抗器レイアウトセグメント２６８０を含む抵抗器とを含む。抵抗器レイアウトセグメント２６８０は、レイアウト内の例えば複数の多角形に対応することができる。抵抗器レイアウトセグメント２６８０は、例えば、回路結線図２６１０のような抵抗器結線図から発生させることができる。従って、この例では、記号２６１１～２６１６内の抵抗器セグメント２６２３は、対応する多角形２６８０を発生させる。他の実施形態では、例えば、結線図内の単一抵抗器は、複数の多角形に変換され、本明細書に説明するように自動的に配置することができる。この例では、抵抗器レイアウトセグメント２６８０の各々は、同じ長さＬｓｅｇ及び幅Ｗｓｅｇを有する。抵抗器レイアウトセグメント２６８０は、図示のように並列に（例えば、長さ又は幅に沿って横並びに）配置され、合計抵抗がＲｔｏｔａｌであるように直列及び／又は並列に（例えば、回路結線図２６１０に示すように）互いに結合することができる（例えば、金属又はポリＳｉを用いて）。
レイアウト２６９０ａ～２６９０ｃに示すように、異なる個数の抵抗器レイアウトセグメント２６８０を用いて異なるＲｔｏｔａｌ値を発生させることができる。一部のＲｔｏｔａｌ値は、少なめの抵抗器レイアウトセグメントをもたらす場合があり、それに対して他のＲｔｏｔａｌ値は、多めの抵抗器レイアウトセグメントをもたらす場合がある。レイアウト２６９０ｂ及び２６９０ｃは、Ｒｔｏｔａｌに対する２つの抵抗値を示している。レイアウト２６９０ｂは、レイアウト２６９０ｃよりも少ない抵抗器レイアウトセグメントを有する。しかし、並列抵抗器及び直列抵抗器の構成に基づいて、レイアウト２６９０ｂのＲｔｏｔａｌ値は、レイアウト２６９０ｃのＲｔｏｔａｌ値よりも大きいか又は小さい場合がある。有利なことに、異なるＲｔｏｔａｌ値に対して異なる設計にわたって使用される抵抗器レイアウトセグメントの個数は、図示のように、異なる個数の直列組合せ及び／又は並列組合せに従って抵抗器レイアウトセグメントを横並びに（例えば、その長さに沿って）配置し、これらを互いに結合することによって変化させることができる。下記でより詳細に説明するように、レイアウト配置命令は、抵抗器レイアウトセグメントをその長さに沿って並列に抵抗器レイアウトセグメントに対して確保された区域に配置することができる。この例では、レイアウト内で垂直に回路１に対するレイアウト２６５１の下にあって部分回路２６５０に対して水平に近い区域２６６０が、抵抗器レイアウトセグメント２６８０に対して確保されている。レイアウト内の確保区域２６６０は、抵抗器セグメント長さ（例えば、それにオフセットを加えたもの）にほぼ等しい１つの寸法（ここでは確保高さＨｒ）と、一連の合計抵抗値Ｒｔｏｔａｌにわたって抵抗器レイアウトセグメントを適合させるために抵抗器セグメント幅の倍数（例えば、それにセグメント間のオフセット又は間隔を加えたもの）に等しい第２の寸法（ここでは確保幅Ｗｒ）とを有する多角形を含むことができる。一例示的実施形態では、確保幅Ｗｒは、例えば、最小合計抵抗値Ｒｔｏｔａｌ＿ｍｉｎから最大合計抵抗値Ｒｔｏｔａｌ＿ｍａｘまでの抵抗器を発生させるように最小抵抗器レイアウトセグメント数と最大抵抗器レイアウトセグメント数とを適合させる抵抗器レイアウトセグメント幅の倍数にオフセットを加えたものに等しい。
図２７Ａは、実施形態による２つの異なる回路と共に使用される２つの抵抗器値に対して発生された例示的レイアウトを示している。この例では、第１の回路（Ｃｋｔ１）に使用するための第１の抵抗器値Ｒｔｏｔａｌ１は、レイアウト発生器ソフトウエア２７９０によってレイアウトに変換することができる。一実施形態では、抵抗器値（例えば、Ｒｔｏｔａｌ１）は、例えば、上述のようにパラメータを用いて指定された１つの機能回路構成要素（例えば、バイアス電流発生器）に対する計算値である。Ｒｔｏｔａｌ１を用いて、上述のように複数の抵抗器セグメントを含む結線図を発生させることができる。抵抗器セグメントは、例えば、Ｒｔｏｔａｌ１に関連付けられた第１の予め定められた長さＬｓｅｇ１、並びに他の属性と、対応する回路（Ｃｋｔ１）とを有し、結線図内に含めることができる。回路結線図内の抵抗器セグメントは、抵抗器レイアウトセグメント２７１０に変換され、各抵抗器レイアウトセグメントは、レイアウト２７０１に示すように第１の予め定められた長さＬｓｅｇ１を有する。レイアウト２７０１は、例えば、Ｒｔｏｔａｌ１が使用される第１の回路に対する回路構成（例えば、電流バイアス回路構成）に対応する部分回路を更に含むことができる。発生器２７９０は、例えば、第１の回路を部分回路レイアウト２７５１及び２７５２として実施することができる。
第２の回路（Ｃｋｔ２）に使用するための第２の抵抗器値Ｒｔｏｔａｌ２は、レイアウト発生器ソフトウエア２７９０によってレイアウトに変換することができる。ここで、Ｒｔｏｔａｌ２は、例えば、上述のようにパラメータを用いて指定された別の機能回路構成要素（例えば、発振器）に対する計算値である。Ｒｔｏｔａｌ２を用いて、上述のように複数の抵抗器セグメントを含む結線図を発生させることができる。抵抗器セグメントは、例えば、Ｒｔｏｔａｌ２に関連付けられた第２の予め定められた長さＬｓｅｇ２、並びに他の属性と、第２の回路（Ｃｋｔ２）とを有し、結線図内に含めることができる。回路結線図内の抵抗器セグメントは、抵抗器レイアウトセグメント２７２０に変換され、各抵抗器レイアウトセグメントは、レイアウト２７０２に示すように第２の予め定められた長さＬｓｅｇ２を有する。レイアウト２７０２は、例えば、Ｒｔｏｔａｌ２が使用される第２の回路に対する回路構成（例えば、発振器回路構成）に対応する部分回路を更に含むことができる。発生器２７９０は、例えば、第２の回路を部分回路レイアウト２７５３及び２７５５として実施することができる。
図２７Ａに記載の例は、一部の実施形態では、異なる回路と共に使用される抵抗器値が異なる予め定められた物理的寸法を有することができることを示している。各回路の様々な実施形態では、Ｒｔｏｔａｌ１及びＲｔｏｔａｌ２がそれぞれ変化する時に、より多いか又はより少ない抵抗器レイアウトセグメント２７１０及び２７２０を回路２７５１／２７５２及び２７５３／２７５４／２７５５に関して使用することができる。しかし、セグメント長さＬｓｅｇ１及びＬｓｅｇ２は同じに留まることができる。しかし、下記の例に示すように、長さのような物理的寸法は、例えば、回路内にどの他の部分回路が含められるかに基づいてレイアウトを最適化するように変えることができる。
図２７Ｂは、実施形態による同じ回路と共に使用される２つの抵抗器値を示している。この例では、発生される２つの異なる抵抗器に対する２つの抵抗器値Ｒｔｏｔａｌ３及びＲｔｏｔａｌ４は、例えば、レイアウト２７０３を発生させるレイアウト発生器ソフトウエア２７９０に与えられる。この例では、回路内の第１の抵抗器に対応する第１の受信抵抗器値Ｒｔｏｔａｌ３は、長さＬｓｅｇ３を各々が有する複数の抵抗器レイアウトセグメント２７３０に変換される。同様に、回路内の第２の抵抗器に対応する第２の受信抵抗器値Ｒｔｏｔａｌ４は、長さＬｓｅｇ４を各々が有する複数の抵抗器レイアウトセグメント２７４０に変換される。発生器２７９０は、例えば、回路のためのレイアウトを部分回路レイアウト２７５６及び２７５７として発生させることができる。更に他の実施形態では、Ｒｔｏｔａｌ３とＲｔｏｔａｌ４は、例えば、同じ抵抗器セグメント長さＬｓｅｇを使用することができることは理解されるものとする。
図２８は、実施形態により異なる部分回路構成に対する抵抗器値に対して発生された例示的レイアウトを示している。一部の実施形態では、レイアウトに使用される他の回路構成に基づいて、異なる物理的寸法は、同じ抵抗器値Ｒｔｏｔａｌ２８５０に対して使用することができる。例えば、周囲の回路構成が変化する時に（例えば、異なるパラメータタイプ又はパラメータ値が異なる部分回路を選択する時）、得られるレイアウトを最適化するために、異なる空き空間内に適合する異なるサイズの抵抗器レイアウトセグメントを使用することができる。この例では、レイアウト２８０１に示すように、この抵抗器が部分回路２８１０及び２８１１を有する回路内に含められる時に、長さＬｓｅｇ１を有する抵抗器レイアウトセグメント内にＲｔｏｔａｌの抵抗器値を実施することができる。しかし、抵抗器が、例えば、レイアウト２８０２及び２８０３に示すように部分回路２８１１を有する異なる回路内に含められる時に、抵抗値Ｒｔｏｔａｌは、異なる長さ又は構成を有する抵抗器レイアウトセグメントをもたらすことができる。レイアウト２８０２は、その中に部分回路２８１１のみが存在する時に使用することができる一例示的セグメント長さＬｓｅｇ２を示しており、レイアウト２８０３は、その中に同じく部分回路２８１１のみが存在する時に使用することができる別の例示的セグメント長さＬｓｅｇ３を示している。レイアウト２８０４は、同じレイアウト内に部分回路２８１０～２８１２の更に別の組合せがＲｔｏｔａｌに対する抵抗器レイアウトセグメントとして存在する時に使用することができる別のセグメント長さＬｓｅｇ４を示している。レイアウト２８０１～２８０４に示すように、異なる部分回路を有する異なるレイアウトは、抵抗器セグメントを配置するための異なるオプションをもたらすことができる。１つの部分回路組合せでは、１つの物理的寸法セット（例えば、Ｌｓｅｇ及び／又はＷｓｅｇ）は、より最適なレイアウト（例えば、より小さいサイズ又はより優れた電気性能のもの）を形成することができる。部分回路組合せが変化すると、抵抗器セグメントのための異なる物理的寸法セットは、より最適なレイアウトをもたらすことができる。一例示的実施形態では、１又は２以上の機能回路構成要素に対するパラメータを評価することができ、これらのパラメータに基づいて、例えば、レイアウト及び／又はその内部への抵抗器レイアウトセグメントの配置がレイアウト内の他の部分回路に基づいて変化するように抵抗器セグメントに関する異なる予め定められた物理的寸法にアクセスすることができる。
図２９は、実施形態による抵抗器セグメントの例示的レイアウトを示している。本発明の開示の一部の実施形態の特徴及び利点は、例えば、ソフトウエアシステム内に受信された抵抗器値を発生させるように抵抗器レイアウトセグメント（例えば、多角形）を自動的に発生させることを含むことができる。図２９は、抵抗値Ｒｔｏｔａｌを発生させるための複数の抵抗器レイアウトセグメント２９５０の配置を示している。この例では、長さＬｓｅｇと幅Ｗｓｅｇとを有する第１の抵抗器レイアウトセグメント２９０１は、ｘ，ｙ軸の座標（０，０）に配置される。同じ長さ及び幅を有する第２の抵抗器レイアウトセグメント２９０２は、第１の抵抗器レイアウトセグメント２９０１の長さに沿って並列に（すなわち、横並びに）配置され、更にセグメント２９０１からオフセットされる。得られるセグメント２９０２の配置は、例えば、（ｘ＝Ｗｓｅｇ＋オフセット，ｙ＝０）であり、Ｗｓｅｇの関数である。Ｗｓｅｇとオフセットの和を「ステップ」と呼び、各セグメントを反復的に配置するのに使用することができる。従って、この例の抵抗器レイアウトセグメント２９５０は、例えば、予め定められた物理的寸法（例えば、この場合のＷｓｅｇ）に基づいてＰｌａｃｅ（ｉ*ステップ，０）という式に従って配置することができ、ここで、「ｉ」は、０から（１－抵抗器レイアウトセグメントの全数）までに等しく、「ステップ」は、Ｗｓｅｇに基づく配置オフセットである（例えば、格納されて実行中に利用することができる追加の設計規則検査オフセット「ＤＲＣオフセット」をＷｓｅｇに加えたもの）。一部の実施形態では、各抵抗器レイアウトセグメントは、独特な識別子（例えば、インスタンス名称）に関連付けることができ、独特な識別子は、抵抗器レイアウトセグメントを分類することができるように命名することができる。従って、抵抗器レイアウトセグメント識別子は、例えば、分類することができ（例えば、Ｒ１、Ｒ２、Ｒ３、．．．など）、次に、各抵抗器レイアウトセグメントをシーケンスに配置して（例えば、ソフトウエアループで）Ｒｔｏｔａｌのレイアウトを生成することができる。
図３０は、実施形態による抵抗器セグメントの別の例示的レイアウトを示している。この例は、例えば、レイアウト配置命令を用いて抵抗器レイアウトセグメントをレイアウト内の予め定められた場所に配置することができ、更にそのような配置命令を用いて抵抗器レイアウトセグメントを回転させることができることを示している。例えば、ここで、抵抗器レイアウトセグメント３００１は、部分回路Ａ ３０５０のレイアウトに近く（例えば、右にあり）、かつ部分回路Ｂ ３０５１のレイアウトに近い（例えば、上方にある）確保区域内のｘ，ｙ軸の開始座標ｘ１，ｙ１に配置される。更に、抵抗器レイアウトセグメント３００１は、例えば、角度θ＝９０度だけ回転される。
抵抗器レイアウトセグメント３００２は、更に開始座標ｘ１，ｙ１に配置され、かつ幅及び他のファクタ（例えば、ＤＲＣ）に基づいてｙ軸に沿ってオフセットされる。上述のように、セグメント３００２は角度θ＝９０度だけ回転される。同様の方法で、追加の抵抗器レイアウトセグメントを配置してＲｔｏｔａｌの合計抵抗器値を発生させることができる。従って、図３０に記載の抵抗器レイアウトセグメントは、予め定められた物理的寸法（例えば、この場合のＷｓｅｇ）に基づいてＰｌａｃｅ（ｘ１，ｙ１，ステップ，ｒ＝９０°，ｐ＝＋）という式に従って配置することができ、ここで、ｘ１はｘ軸初期配置座標であり、ｙ１はｙ軸初期配置座標であり、ステップは、Ｗｓｅｇに基づく配置オフセット（例えば、ステップ＝ｆ（Ｗｓｅｇ））であり、「ｒ」は回転であり、「ｐ」は、ステップの極性（上又は下／左又は右）である。典型的には、本発明の開示の例示的実施形態は、抵抗器の配置と、開始ｘ座標と、開始ｙ座標と、抵抗器セグメントの少なくとも１つの物理的寸法に基づくオフセットと、回転と、極性（例えば、ｐ＝±）とを指定するレイアウト配置命令を実行するスクリプトを含むことができる。図２９及び図３０では、抵抗器レイアウトセグメントは、ｘ軸（図２９）及びｙ軸（図３０）に沿って増加する値の場所に直列に配置されるが（例えば、正の極性ステップ）、ステップの極性は、例えば、負の方向とすることができることは理解されるものとする。
図３１は、実施形態による抵抗器属性の引き渡しを示している。ある一定の実施形態では、回路結線図に使用するために長さ、幅、又は抵抗器タイプのような抵抗器属性を受信することが有利である場合がある。一実施形態では、回路仕様を用いて抵抗器に対する記号を含む結線図が発生される。しかし、ある一定の電子設計自動化（ＥＤＡ）ソフトウエアシステムでの一部の結線図発生器は、トランジスタレベル結線図に使用される抵抗器又はそれに対する値を指定するネットリストを受信する機能を持たない場合がある。従って、一実施形態では、抵抗器の属性を設定するのに使用することができる１又は２以上の識別子を有する回路仕様を発生させることができる。例えば、１又は２以上の抵抗器値は、回路仕様内の記号の名称内に符号化することができる。例えば、仕様３１０１は、構成要素名称のような構成要素に対する識別子を含むことができる。構成要素識別子は、１又は２以上の符号化された抵抗器属性３１１０を含むことができる。例えば、回路仕様３１０１内の構成要素は、「ｒｌｐｐ３０００ｒｐｏ５ｐ２２ｕ２ｐ５ｕ」という名称を有することができ、ここで、例えば、「ｒｌｐｐ３０００」は、特定のライブラリに対応し、ｒｐｏは、抵抗器タイプ（例えば、ポリ、ポリ＋＋、又は金属、この場合はｒｐｏ＝「ポリ」）に対応し、「５ｐ２２ｕ」は、５．２２マイクロメートルの抵抗器長に対応し、「２ｐ５ｕ」は、２．５マイクロメートルの幅に対応する。以下の例示的コードは、抵抗器セル名称を取得し、それを分割して抵抗器パラメータを復号することを示している：
ｉｆ（ｓｔｒｎｃｍｐ（Ｃｎａｍｅ’’ｒｌｐｐ３０００ｒｐｏ’’１０）＝＝０ ｔｈｅｎ
ｒｅｘＣｏｍｐｉｌｅ（’’ｒｌｐｐ３０００ｒｐｏ’’）
ｎｅｗｓｔｒｉｎｇ＝ｒｅｘＲｅｐｌａｃｅ（Ｃｎａｍｅ’’’’１）／／コメント：文字列は４０ｐ０ｕ２ｐ０ｕになる。
ｒｅｘＣｏｍｐｉｌｅ（’’ｐ’’）
ｎｅｗｐｔｓｔｒｉｎｇ＝ｒｅｘＲｅｐｌａｃｅ（ｎｅｗｓｔｒｉｎｇ’’．’’－１）／／コメント：－１が全ての’’ｐ’’を’’．’’で置換、文字列は４０．０ｕ２．０ｕになる。
ｐａｒａｍｓｔｒｉｎｇ＝ｐａｒｓｅＳｔｒｉｎｇ（ｎｅｗｐｔｓｔｒｉｎｇ’’ｕ’’）／／コメント：文字列が（’’４０．０’’ ’’２．０’’）に分割される。
／／コメント：最初は長さで次が幅 ｌ＝４０．０ ｗ＝２．０
ｌｅｎｇｔｈ＝ｃａｒ（ｐａｒａｍｓｔｒｉｎｇ）
ｗｉｄｔｈ＝ｃａｄｒ（ｐａｒａｍｓｔｒｉｎｇ）
）
回路仕様は、結線図発生器構成要素３１２１が受信して回路結線図３１２２（例えば、トランジスタレベル結線図）に変換することができる。最初に、回路結線図３１２２は、回路仕様内の抵抗器構成要素に対応する記号を含むことができる。しかし、抵抗器に対応する記号は、最初に空である場合がある。結線図インポート構成要素３１２３は、結線図内の記号の名称を読み取り、（ｉ）抵抗器値を結線図の中に挿入し、（ｉｉ）抵抗器端子を記号ピンに接続し、（ｉｉｉ）符号化名称に基づいて抵抗器の属性を書き込むことができる。例えば、上述の符号化に基づいて、結線図インポート構成要素３１２３は、例えば、Ｌｓｅｇ＝５．２２ｕｍとＷｓｅｇ＝２．５ｕｍとを有する「ｒｌｐｐ３０００」ライブラリからポリシリコン抵抗器を選択して記号の中に挿入することができる。
回路仕様内に指定される例示的直列抵抗器及び並列抵抗器は以下の通りである：
例１：「ｒｌｐｐ３０００ｒｐｏ７ｐ５ｕ２ｐ０ｕ」という名称の並列接続抵抗器構成要素
／／タイプ ポリ：０．２００００Ｋオーム抵抗器
ｍｏｄｕｌｅ ｒｌｐｐ３０００ｒｐｏ７ｐ５ｕ２ｐ０ｕ（ＲＰ，ＲＮ）；
ｉｎｏｕｔ ＲＰ；
ｉｎｏｕｔ ＲＮ；
ｅｎｄｍｏｄｕｌｅ
ｒｌｐｐ３０００ｒｐｏ７ｐ５ｕ２ｐ０ｕ Ｒ０（
．ＲＰ （ＲＰ），
．ＲＮ （ＲＮ），
）；
ｒｌｐｐ３０００ｒｐｏ７ｐ５ｕ２ｐ０ｕ Ｒ１（
．ＲＰ （ＲＰ），
．ＲＮ （ＲＮ），
）；
ｒｌｐｐ３０００ｒｐｏ７ｐ５ｕ２ｐ０ｕ Ｒ２（
．ＲＰ （ＲＰ），
．ＲＮ （ＲＮ），
）；
例２：「ｒｌｐｐ３０００ｒｐｏ２４ｐ８ｕ２ｐ０ｕ」という名称の直列接続抵抗器構成要素
ｍｏｄｕｌｅ ｒｌｐｐ３０００ｒｐｏ２４ｐ８ｕ２ｐ０ｕ（ＲＰ，ＲＮ）；
ｉｎｏｕｔ ＲＰ；
ｉｎｏｕｔ ＲＮ；
ｅｎｄｍｏｄｕｌｅ
ｒｌｐｐ３０００ｒｐｏ２４ｐ８ｕ２ｐ０ｕ Ｒ４（
．ＲＰ （ＲＰ），
．ＲＮ （ＲＰ＿１），
）；
ｒｌｐｐ３０００ｒｐｏ２４ｐ８ｕ２ｐ０ｕ Ｒ５（
．ＲＰ （ＲＰ＿１），
．ＲＮ （ＲＰ＿２），
）；
ｒｌｐｐ３０００ｒｐｏ２４ｐ８ｕ２ｐ０ｕ Ｒ６（
．ＲＰ （ＲＰ＿２），
．ＲＮ （ＲＰ＿３），
）；
上述の例１では、第１のモジュールステートメントは、２つの端子ＲＰ及びＲＮ（例えば、正及び負の）を有する「ｒｌｐｐ３０００ｒｐｏ７ｐ５ｕ２ｐ０ｕ」という名称の構成要素を定める。続くステートメントは、正の端子間及び負の端子間が互いに接続されたＲ１、Ｒ２、及びＲ３という名称の構成要素の３つのインスタンスを生成する。同様に、上述の例２では、モジュールステートメントは、同じく２つの端子（正及び負）を有する「ｒｌｐｐ３０００ｒｐｏ２４ｐ８ｕ２ｐ０ｕ」という名称の構成要素を定める。続くステートメントは、Ｒ０、Ｒ１、及びＲ２という名称の構成要素の３つのインスタンスを生成する。しかし、構成要素Ｒ４、Ｒ５、及びＲ６は、直列に接続される（例えば、Ｒ０の負の端子がノードＲＰ１に割り当てられ、更にＲ１の正の端子がＲＰ１に割り当てられるなど）。従って、ＥＤＡツール内にインスタンスＲ１、Ｒ２、及びＲ３を受信する結果として（例えば、ｖｅｒｉｌｏｇ入力として）、トランジスタレベル結線図内にｒｌｐｐ３０００ｒｐｏ７ｐ５ｕ２ｐ０ｕという記号名称と、Ｒ１、Ｒ２、及びＲ３というインスタンス名称とを有する３つの構成要素記号を発生させることができる。これらの記号は、互いに並列に結合される。同様に、インスタンスＲ４、Ｒ５、及びＲ６を受信する結果として、トランジスタレベル結線図内にｒｌｐｐ３０００ｒｐｏ２４ｐ８ｕ２ｐ０ｕという記号名称と、Ｒ４、Ｒ５、及びＲ６というインスタンス名称とを有する３つの構成要素記号を発生させることができる。これらの記号は、互いに直列に結合される。各場合に、記号名称を読み取ることができ、符号化された属性を有する抵抗器を上述のように挿入することができる。
図３２は、別の実施形態による抵抗器属性の回路結線図への引き渡しを示している。この例では、仕様３２０２が発生器３２０１から結線図発生器３２５０に送られる。結線図内に発生されることになる１又は２以上の抵抗器に関する抵抗器属性３２０３は、例えば結線図インポート構成要素３２５１によってアクセス可能な場所に格納することができる。一実施形態では、抵抗器属性は、上述のように符号化することができ、又はこれに代えて符号化しなくてもよい（例えば、アクセス可能なコンピュータメモリの場所から取り出すことができるテーブル内にテキストとして又はいずれかの他の方式で格納される）。結線図インポート構成要素３２５１は、例えば、抵抗器属性３２０３を読み取り、結線図発生器３２５０を用いてこれらの抵抗器属性を回路結線図に書き込むことができる。得られる回路結線図３２５２は、例えば、抵抗器の属性３２０３が記入された結線図内に上述のように記号の中に抵抗器属性と共に挿入された抵抗器を含むことができる。
上述のように、一例示的実施形態では、発生器は、回路パラメータを受信して発生されることになる回路の仕様を発生させることができる最初のプログラムである。この回路仕様は、結線図発生器を含むことができる電子設計自動化（ＥＤＡ）ソフトウエアシステムに送ることができる。結線図インポート構成要素は、例えば、図３１及び図３２に説明した技術を実施するための１又は２以上のスクリプトを含むことができる。
図３３は、実施形態によりユーザインタフェース内で指定された抵抗器の発生を示している。この例では、ユーザは、回路を設計ユーザインタフェース（ＵＩ）３３０１（別名フロントエンド）内で設計することができる。設計ＵＩ３３０１は、トランジスタレベル模擬実験ではなく、例えば、高レベル回路挙動模擬実験を実施することができる。この例では、ユーザは、第１の機能回路構成要素３３０２（例えば、比較器又は増幅器）と抵抗器構成要素３３０３とを既に選択している。構成要素３３０２と３３０３は、設計インタフェース内で互いに結合される。ユーザは、例えば、ユーザインタフェース３３０４内で抵抗器構成要素３３０３に対する抵抗器値を指定し、Ｒｔｏｔａｌに対する所望値を入力することができる。この例では、Ｒｔｏｔａｌは、最小値Ｒｍｉｎ＝１００オームから最大値Ｒｍａｘ＝１メガオームまでの予め定められた範囲にあることが可能である。機能回路構成要素３３０２も、上述のように例えばユーザ選択パラメータを有することができる。ＵＩ３３０１からのパラメータを用いて回路結線図３３１０を発生させることができる。結線図は、機能回路構成要素３３０２に関して受信されたパラメータに基づいて選択される１又は２以上の部分回路３３１１を含むことができる。更に、回路結線図は、Ｒｔｏｔａｌに対する抵抗器結線図３３１３を含むことができる。抵抗器結線図３３１３は、例えば、直列及び／又は並列に構成され、各々が抵抗器セグメントを含む記号３３１４のような複数の記号を含むことができる。組合せ結線図は、ユーザによって入力されたＲｔｏｔａｌ値を近似的に生成することができる（例えば、回路の適正機能に対して許容可能な誤差の程度内で）。
図３４は、ユーザインタフェース内で指定された抵抗器の例示的レイアウトを示している。この例では、機能回路構成要素３３０２に対するパラメータを用いて部分回路レイアウト３４０１が発生される。抵抗器構成要素３３０３に対するユーザ入力値（例えば、Ｒｔｏｔａｌ）を用いて、例えば、各々が予め定められたセグメント長さと予め定められたセグメント幅とを有し、組み合わされてＲｔｏｔａｌ値３４０３を形成する複数の抵抗器レイアウトセグメント３４０３ａ～３４０３ｎが発生されて配置される。ユーザ入力Ｒｔｏｔａｌ値が変化すると、Ｒｔｏｔａｌを発生させるのに使用される抵抗器レイアウトセグメント３４０３ａの個数が変化する。この例では、いずれかの抵抗値Ｒｔｏｔａｌに対して、第１の抵抗器レイアウトセグメントは、レイアウト内で部分回路３４０１のレイアウトに隣接する位置（例えば、位置（ｘｉ，ｙｉ）３４５０）で始めて配置することができ、次に、その後の抵抗器レイアウトセグメントをｘ軸に沿ってオフセットされた位置に配置される（例えば、この図では、セグメントがその長さに沿って並列に構成され、あるオフセットだけ離間するように負の×軸方向に）。
図３５は、実施形態によりユーザインタフェース内で指定された回路パラメータに基づく抵抗器の発生を示している。上述のように、発生器ソフトウエアによる計算の結果として、１又は２以上の抵抗器値Ｒｔｏｔａｌを受信することができる。この例では、ユーザは、第１の機能回路構成要素３５０２（例えば、この場合はバイアス電流発生器回路）と、１又は２以上の他の機能回路構成要素３５０３とを含む設計ユーザインタフェース（ＵＩ）３５０１内で回路を設計することができる。構成要素３５０２と３５０３は、設計インタフェース内で互いに結合される（例えば、バイアス電流が、他の機能回路構成要素のうちの１又は２以上に結合される）。ユーザは、各回路構成要素に対してパラメータを指定することができ、これらのパラメータは発生器ソフトウエアに送られる。構成要素３５０２に対するパラメータを用いてかつモデルに基づいて１又は２以上の抵抗器値を計算することができる。この例では、ユーザは、例えば、ユーザインタフェース３５０４内にバイアス電流発生器回路３５０２に対する望ましい電流を入力することができる。ユーザは、例えば、Ｉｂｉａｓに対する所望値をテキストフィールド内に入力することができる。この例では、Ｉｂｉａｓは、最小値Ｉｂｉａｓ＿ｍｉｎ＝０．５ｕＡから最大値Ｉｂｉａｓ＿ｍａｘ＝５ｕＡまでの予め定められた範囲にあることが可能である。他の機能回路構成要素３５０３も、例えば、ユーザ選択パラメータを有することができる。ＵＩ３５０１からのパラメータを用いて、Ｉｂｉａｓ結線図３５１０と他の機能回路構成要素３５０３に対する部分回路結線図３５１１とを含むことができる結線図を発生させることができる。これに加えて、Ｉｂｉａｓ結線図３５１０は、Ｒｔｏｔａｌに対する抵抗器結線図３５１４を含むことができる。抵抗器結線図３５１４は、例えば、図３３に示すように直列及び／又は並列に構成されて各々が抵抗器セグメントを含む複数の記号を含むことができる。組合せ結線図は、発生器ソフトウエアによって計算されたＲｔｏｔａｌ値を近似的に生成することができる（例えば、回路の適正機能に対して許容可能な誤差の程度内で）。
以下の例は、バイアス電流発生器機能回路構成要素３５０２に対するパラメータを受信するのに応答した発生器ソフトウエアによる１つの抵抗器計算を示している。ユーザがＩｂｉａｓ＿ｍｉｎとＩｂｉａｓ＿ｍａｘ間のＩｂｉａｓ値を入力した場合に、回路モデルに基づいて以下の通りにＲｂｉａｓを計算することができる：
Ｉｂｉａｓ＝Ｖｒｅｆ／Ｒｂｉａｓ→Ｒｂｉａｓ＝Ｖｒｅｆ／Ｉｂｉａｓ
ここで、Ｖｒｅｆは、例えば、機能回路構成要素３５０２又は３５０３のいずれかの一部として入力され、依然として他のパラメータに基づいて計算された又はソフトウエアによって他のパラメータ（例えば、Ｖｄｄ）に基づいて自動的に設定された既知のパラメータとすることができる。従って、Ｒｂｉａｓに関する上式は、パラメータとして受信されたＩｂｉａｓ値に基づいてＲｂｉａｓを決定するのに使用することができる例示的回路モデルである。従って、ユーザは、例えば、１つの値（例えば、連続値範囲の）をパラメータとして入力することができ、発生器ソフトウエアは、この値を回路結線図又はレイアウト、又はこれらの両方として実施される抵抗器値Ｒｔｏｔａｌに変換することができる。上述のように、発生器ソフトウエアは、抵抗器セグメントのための予め定められた物理的寸法にアクセスし、既知のセグメント抵抗Ｒｓｅｇと長さＬｓｅｇと幅Ｗｓｅｇとを有する抵抗器の直列及び／又は並列の組合せにＲｂｉａｓを変換することができる。Ｒｂｉａｓのための結線図を例えば上述のように発生し、トランジスタ３５１３及び増幅器３５１２のための結線図に結合されてＩｂｉａｓ結線図３５１０を発生させることができる。この図ではバイアス電流発生器回路の状況で抵抗器値を計算することを示したが、アナログ／混合信号回路設計の当業者は、広範な他のアナログ回路又は混合信号回路に対して抵抗器値を計算することができることは理解されるものとする。
図３６は、実施形態によりパラメータから決定された抵抗器の例示的レイアウトを示している。１又は２以上の機能回路構成要素３５０３と対応するパラメータとは、レイアウト３６０１及び３６０２をもたらすことができる。Ｉｂｉａｓ３５０２及びそれに関して入力されたパラメータ（例えば、０．５ｕＡから５．０ｕＡまで）は、例えば、部分回路３５１２及び３５１３に対応するレイアウト３６０３と、Ｒｂｉａｓの計算値に対する抵抗器レイアウトセグメントのレイアウト３６０４とをもたらすことができる。上述のように、各抵抗器レイアウトセグメント３６０５ａは、例えば、同じ抵抗器セグメント値Ｒｓｅｇと、長さＬｓｅｇと、幅Ｗｓｅｇとを有することができる。従って、特定の回路パラメータに対してユーザが入力する値が連続値範囲にわたって変化すると、計算抵抗器値が変化し、この値を発生させるための得られる抵抗器レイアウトセグメント数が変化する。そのような例示的実施形態は、発生器ソフトウエアが、例えば、連続値範囲にわたるパラメータを受信し（例えば、ユーザから）、指定回路挙動を実施するアナログ回路結線図及び／又はアナログ回路レイアウトを自動的に発生させることを有利に可能にすることができる。
抵抗器分割器(resistor dividers)の自動発生
本発明の開示の一部の実施形態の特徴及び利点は、抵抗器分割器の自動発生を含むことができる。図３７Ａ～図３７Ｃは、実施形態による抵抗器分割器の発生を示している。例えば、様々な実施形態では、抵抗器分割器機能回路構成要素３７０１は、合計抵抗、タップ個数、及び有効化／無効化関数などに対応するパラメータを有することができる。構成された抵抗器分割器機能回路構成要素に対するパラメータ値３７０２は、抵抗器分割器発生器構成要素３７０５を含むことができる発生器ソフトウエア３７０３によって受信することができる。パラメータは、発生されることになる抵抗器分割器を指定することができる。抵抗器分割器発生器構成要素３７０５は、抵抗器分割器の１又は２以上の出力間の抵抗器に対応する複数の抵抗器値を決定することができる。
抵抗器分割器発生器３７０５は、異なる出力タップ個数と異なる合計抵抗とを有する広範な抵抗器分割器を発生させることができる。例示的抵抗器分割器は、図３７Ｂに例示している。抵抗器分割器３７０７は、２つの抵抗器と１つの出力（又はタップ）とを含む。抵抗器分割器３７０７は、入力端子（上部）上で第１の電圧基準を受信することができる。上部抵抗器３７１０は、入力上の第１の電圧基準と出力タップ(output tap)の間に結合された端子を含み、下部抵抗器３７１１は、出力タップと下端子（例えば、接地）上の第２の電圧基準の間に結合された端子を含む。
抵抗器分割器３７０８は、３つの抵抗器と２つの出力タップとを含む。上部抵抗器３７１２は、電圧基準を受信するための上部入力に結合された端子と、第１のタップ（タップ１）に結合された第２の端子とを有する。中間抵抗器３７１３は、タップ１に結合された第１の端子と、第２の出力タップ（タップ０）に結合された第２の端子とを含む。下部抵抗器３７１４は、タップ０に結合された第１の端子と、下端子（例えば、第２の電圧基準を受信するための）に結合された第２の端子とを有する。
抵抗器分割器３７０９は、Ｎ個の出力タップ（ここで、Ｎは整数）と、上部抵抗器３７１５、下部抵抗器３７１６、及び複数の中間の抵抗器及びタップ（図示せず）を含むＮ＋１個の抵抗器とを含む。
図３７Ｃは、抵抗器分割器発生器３７０５によって発生された抵抗器分割器内の各抵抗器を上述した複数の直列及び／又は並列の抵抗器セグメントとして実施することができることを示している。例えば、抵抗器分割器発生器３７０５は、図３７Ｂに示す複数の抵抗器値の各々を近似的に生成するための複数の抵抗器セグメントを決定することができる。図３７Ｂに記載の各抵抗器値は、第１の個数の直列抵抗器セグメント及び／又は第２の個数の並列抵抗器セグメントとして実施することができる。抵抗器分割器３７２０は、抵抗器分割器３７０７の一例示的実施を示している。この例では、上部抵抗器３７１０は、それに対する抵抗値を発生させるように直列及び／又は並列に構成された複数の抵抗器セグメント３７２３として実施される。同様に、抵抗器３７１１も、それに対する抵抗値を発生させるように直列及び／又は並列に構成された複数の抵抗器セグメント３７２４として実施される。
一部の実施形態では、抵抗器分割器発生器ソフトウエアコンポーネント３７０５は、発生されることになる抵抗器分割器に対する合計抵抗（例えば、直列抵抗器の和）と、各抵抗器の値（例えば、パラメータ内に指定されたタップ電圧に基づく）とをタップ個数と各タップでの電圧とに基づいて決定することができる。例えば、出力タップが入力電圧の百分率（例えば、Ｔａｐ１＝１０％、Ｔａｐ２＝５０％、Ｔａｐ３＝７０％など）として指定される場合に、Ｎタップ抵抗器分割器３７０９内の抵抗器に対する値は、以下の通りに決定することができる。下部抵抗器３７１６から始めてＮ＋１個の抵抗器にわたって上部抵抗器３７１５まで上に移動する。
Ｒｂｏｔｔｏｍ＝Ｒ１＝Ｒｔｏｔａｌ*ｔａｐ１／１００
Ｒ２＝Ｒｔｏｔａｌ*（Ｔａｐ２－Ｔａｐ１）／１００
Ｒｉ＝Ｒｔｏｔａｌ*（Ｔａｐ＿ｉＴａｐ＿ｉ－１）／１００
Ｒｔｏｐ＝Ｒ＿Ｎ＋１*（１－ＴａｐＮ）／１００
従って、上述の例では、抵抗器値は、タップ個数と、２つの入力電圧の間の電圧差と、複数のタップ電圧と、下部電圧とに基づいて決定される。電圧差は、実電圧として又は上述の例に示す入力電圧の百分率として表すことができる。
一実施形態では、抵抗器分割器内の各抵抗器値は、例えば、分割器内の各抵抗器に対する複数の抵抗器セグメントに対する値を決定するための入力として抵抗器発生器ソフトウエアコンポーネント３７０４に送ることができる。従って、抵抗器分割器内の各抵抗器は、複数の抵抗器セグメントとして実施することができる。
抵抗器セグメントが決定された状態で、回路仕様を発生させることができる。抵抗器値を形成するように抵抗器セグメントの各々を構成するための回路仕様が発生される。例えば、抵抗器分割器３７０７では、回路仕様は、抵抗器セグメントのうちの第１の複数のものを直列及び／又は並列に構成して上部抵抗器３７２３を形成することができ、抵抗器セグメントのうちの第２の複数のものを直列及び／又は並列に構成して下部抵抗器３７２４を形成することができる。上述のように、回路仕様は、例えば、ネットリストとすることができる。抵抗器分割器３７０８では、回路仕様は、抵抗器セグメントのうちの第１の複数のものを直列及び／又は並列に構成して上部抵抗器３７２５を形成し、抵抗器セグメントのうちの第２の複数のものを直列及び／又は並列に構成して下部抵抗器３７２７を形成し、第３の複数の抵抗器セグメントを直列及び／又は並列に構成して中間抵抗器３７２６を形成することができる（例えば、ここで、パラメータは２つの出力タップを指定する）。抵抗器分割器３７０９では、回路仕様は、抵抗器セグメントのうちの第１の複数のものを直列及び／又は並列に構成して上部抵抗器３７２８を形成し、抵抗器セグメントのうちの第２の複数のものを直列及び／又は並列に構成して下部抵抗器３７２９を形成し、１又は２以上の更に別の複数の抵抗器セグメントを直列及び／又は並列に構成して中間抵抗器を形成することができる（例えば、ここで、パラメータは２よりも多い出力タップを指定する）。
上述の抵抗器分割器のための回路仕様を用いて、この抵抗器分割器を発生させるように構成された抵抗器セグメントを含むトランジスタレベル結線図を発生させることができる。上述のように、トランジスタレベル結線図記号は、抵抗器分割器のための回路仕様内に指定された各抵抗器セグメントに対して発生させることができ、抵抗器は、記号の中に挿入され、かつ抵抗器値及び他の属性（例えば、Ｒｕｎｉｔ、Ｌｓｅｇ、Ｗｓｅｇ）を用いて構成することができる。回路仕様は、抵抗器分割器を形成するために抵抗器セグメントが結線図内で互いにどのように接続されるかを指定することができる。抵抗器分割器結線図の例を図３７Ｃに示しており、この図では、抵抗器分割器３７２０は１つの出力タップを含み、抵抗器分割器３７２１は２つの出力タップを含み、抵抗器分割器３７２２はＮ個の出力タップを含む。
図３８Ａは、別の実施形態による部分回路を含む抵抗器分割器を発生させる方法を示している。一部の実施形態では、抵抗器分割器内に能動回路構成を含めることが有利である場合がある。例えば、抵抗器分割器機能回路構成要素３８０１に対するパラメータ３８０２は、有効化関数（例えば、有効化＝イエス）を指定するためのパラメータを含むことができる。従って、発生器ソフトウエア３８０３内の抵抗器分割器ソフトウエアコンポーネント３８０５は、１又は２以上の部分回路結線図３８０７～３８０９を抵抗器分割器の一部として指定することができる回路仕様を発生して抵抗器分割器結線図３８１０を発生させることができる。指定部分回路結線図は、例えば、抵抗器分割器を有効化(enable)又は無効化(disable)にするための入力を受信するように構成することができる。他の機能を他の部分回路結線図を用いて抵抗器分割器の中に組み込むことができることは理解されるものとする。
一実施形態では、部分回路結線図は、抵抗器分割器を有効化及び無効化にするためのスイッチを含むことができる。図３８Ｂは、異なるスイッチ構成を有する抵抗器分割器の様々な実施形態を示している。例えば、３８２０に示す一実施形態では、スイッチ３８２６は、抵抗器分割器の入力と、抵抗器分割器の抵抗Ｒ１ ３８２４を発生させるのに使用される上部抵抗器セグメントの１又は２以上の端子との間に結合される。分割器３８２０内の各抵抗３８２４．．．３８２５は、並列にすることができる複数の抵抗器セグメントを含むので、スイッチは、１つのセグメントの端子又は複数の並列セグメントの端子に結合することができる。スイッチ３８２６は、抵抗器分割器を有効化又は無効化にするための有効化入力（ｅｎ）を含むことができる。この例では、スイッチは高電圧スイッチ（ＨＶ ＳＷ）であり、分割器の上部での高入力電圧に耐えることができるトランジスタを含むことができる。分割器３８２１では、スイッチ３８２９は、抵抗器分割器の基準入力（例えば、接地）と、抵抗器分割器の抵抗ＲＮ＋１ ３８２８を発生させるのに使用される下部抵抗器セグメントの１又は２以上の端子との間に結合される。ここで、スイッチ３８２９は、分割器の入力に印加される全電圧に耐える必要がない低電圧スイッチとすることができる。分割器３８２２では、スイッチ３８３２は、抵抗器分割器の出力タップのうちの１つ（この図ではタップ１）と、抵抗器分割器の中間抵抗器セグメント（例えば、ＲＮ３８３０内の抵抗器セグメント）の１又は２以上の端子との間に結合することができる。
コンデンサーの自動発生
本発明の開示の特徴及び利点は、コンデンサーの自動発生を含む。一部の実施形態では、コンデンサーは、例えば、トランジスタレベルの回路及び／又はレイアウトに使用するための一連の値にわたって発生させることができる。
図３９は、実施形態によるコンデンサーを自動的に発生させるためのコンピュータ実装システム３９０１を示している。本発明の開示の特徴及び利点は、例えば、システムによって受信される指定コンデンサー値又は計算コンデンサー値に基づくコンデンサーを含む結線図、レイアウト、又はこれらの両方を自動的に発生させることができる。例えば、本発明の開示によるシステムは、コンデンサー値を受信してコンデンサーのための結線図、コンデンサーに対するレイアウト、又はこれらの両方を自動的に発生させることができる。この例では、コンデンサー３９１０に対応するコンデンサー値Ｃｔｏｔａｌは、発生器ソフトウエア３９０２のコンデンサー仕様発生器構成要素３９１２によって発生されることになる。様々な実施形態では、１又は２以上のコンデンサー値は、例えばユーザによって指定され、かつ発生器ソフトウエアによって入力パラメータとして受信することができる。他の実施形態では、下記でより詳細に説明するように、１又は２以上のコンデンサー値は、例えば、発生器ソフトウエアによって受信される他のパラメータに基づいて計算することができる。
一部の実施形態の特徴及び利点は、発生されることになる直列単位コンデンサーセグメント、発生されることになる並列単位コンデンサーセグメント、又は直列単位コンデンサーと並列単位コンデンサーの両方の１又は２以上の組合せのようなセグメントにコンデンサー値を変換することを含む。例えば、コンデンサー仕様発生器３９１２は、コンデンサー値Ｃｔｏｔａｌを近似的に生成するために、直列に構成されるコンデンサーセグメントの第１の個数Ｓ、及び／又は並列に構成されるコンデンサーセグメントの第２の個数Ｐを決定することができる。Ｓ及びＰは、例えば、１よりも大きいか又はそれに等しい整数とすることができる。Ｓ及び／又はＰは、これに代えてＮとして表すことができる。一実施形態では、例えば、これらの単位コンデンサーのキャパシタンスを同じとすることができる。直列コンデンサーの個数Ｓ及び／又は並列コンデンサーの個数Ｐが決定された状態で、例えば、結線図、レイアウト、又はこれらの両方を発生させるための回路仕様３９１３（例えば、Ｃｔｏｔａｌに対する）を発生させることができる。この例では、コンデンサー仕様発生器３９１２は、第１の個数Ｓのコンデンサーセグメントを直列に、又はこれに代えて第２の個数Ｐのコンデンサーセグメントを並列に（又はこれら両方の組合せで）構成するための回路仕様３９１３を発生させることができる。本明細書では、Ｃｔｏｔａｌを発生させるための変形としてコンデンサーの１つの直列組合せと１つの並列組合せとを示すが、例えば、許容公差内にあるＣｔｏｔａｌを達成するために直列コンデンサーと並列コンデンサーとの複数の組合せを使用することができることは理解されるものとする。
様々な実施形態では、回路仕様３９１３は、複数の構成要素に対する構成を指定することができる。この例では、構成要素は、単位コンデンサー（例えば、コンデンサーセグメント３９１４～３９１８によって示す）に対応し、回路仕様３９１３は、これらのコンデンサーセグメント間の接続を指定することができる。例えば、回路仕様は、上述のようにｖｅｒｉｌｏｇ．ｖファイルのようなネットリストとすることができ、ここで、構成要素間の接続は、ネットリスト内の共通指定ノードに基づいている。
本発明の開示の例示的実施形態は、コンデンサーセグメント３９１１に対する１又は２以上の予め定められた物理的寸法を更に受信することができる。予め定められた物理的寸法は、下記で更に例示するように、例えば、異なるコンデンサー値のレイアウトを有利に最適化するように設定することができる。例えば、予め定められた物理的寸法は、コンデンサーセグメントの１つの寸法に沿う予め定められた最大長さ（例えば、長さＬｓｅｇ）又はコンデンサーセグメントの別の寸法に沿う予め定められた最大長さ（例えば、幅Ｗｓｅｇ）とすることができる。予め定められた物理的寸法は、発生される特定のコンデンサーがこの予め定められた物理的寸法にアクセスすることができるように発生されるコンデンサー値に関連付けることができる。従って、特定の回路又はプロジェクトに対する特定のコンデンサー値Ｃｔｏｔａｌが受信されると、この特定のコンデンサーに関するＬｓｅｇ及び／又はＷｓｅｇのような関連パラメータは、例えば既知の格納場所から（例えば、メモリ、ファイル、又はデータベースから）取得することができる。
ある一定の実施形態の特徴及び利点は、回路仕様に基づいてコンデンサー値のための結線図を発生させることを更に含むことができる。この例では、回路仕様３９１３は、発生器ソフトウエアシステム３９０２から結線図及びレイアウト発生器ソフトウエアシステム３９０３に送られる。結線図及びレイアウト発生器ソフトウエアシステム３９０３は、例えば、上述の電子設計自動化（ＥＤＡ）ソフトウエアシステムとすることができる。ソフトウエアシステム３９０３は、回路仕様３９１３からコンデンサー結線図３９２１を発生させるための結線図発生器構成要素３９２０を含むことができる。結線図発生器構成要素３９２０は、例えば、ネットリストを受信し、それを例えば結線図記号と結線図記号間の接続とに変換することができる。しかし、一部の結線図発生器は、ネットリストに基づいてコンデンサーのような構成要素の属性を特定の指定値に設定することができない場合がある。従って、一例示的実施形態では、結線図インポート構成要素３９２２が、例えば、回路仕様３９１３又は発生回路結線図３９２１を解析し、その内部のコンデンサーのような構成要素の属性を設定することができる。
一例示的実施形態では、回路仕様３９１３は、複数の単位コンデンサー（例えば、直列又は並列に又はこれらの両方からなる）に対応する構成要素を指定することができ、結線図発生器３９２０は、そのような構成要素に対する単位コンデンサーを持たない結線図記号を発生させることができる（例えば、ネットリスト内の構成要素名称がソフトウエアシステム３９０３のライブラリに存在しない場合に、発生記号は空とすることができる）。従って、最初に発生回路結線図は複数の空の記号を含むことができ、記号のピンは、受信ネットリスト内に指定されている通りに互いに結合される。結線図インポート構成要素３９２２は空の構成要素を識別し、コンデンサーを記号の中に挿入するためのアルゴリズムによって実行することができる。例えば、結線図インポート構成要素３９２２は、例えば、コンデンサーを空の結線図記号の各々の中に自動的に挿入し、挿入されたコンデンサーの端子を結線図記号のピンを用いて接続することもできる。
一部の実施形態では、結線図インポート構成要素３９２２は、コンデンサーの属性を設定するためのコードを含むことができる。例えば、コンデンサーに対する属性は、長さ及び幅のようなコンデンサーの物理的寸法を含むことができる。属性は、コンデンサータイプ（例えば、金属－絶縁体－金属「ｍｉｍ」）を含むことができる。１又は２以上のコンデンサーの属性は、ソフトウエアコンポーネント間で様々な方法で引き渡すことができる。一実施形態では、仕様３９１３は、属性を設定するための情報を含むことができる。例えば、上述のように、属性は、回路仕様３９１３内の構成要素に対する識別子内に符号化する（例えば、ネットリスト内のコンデンサーの名称内に符号化する）ことができる。従って、記号を発生させるためにネットリスト内の構成要素に対する記号が使用される時に、記号は識別子を含むことができる。識別子は、例えば、結線図インポート構成要素３９２２が読み取り、コンデンサーを空の記号内に配置するのに使用することができる。他の実施形態では、属性は、例えば、予め定められた場所に格納され、結線図インポート構成要素３９２２によってアクセス可能である。コンデンサーに対する属性を引き渡すためのより詳細な例示的技術を以下に例示目的で提供する。
上述のように、結線図発生器３９２０は、コンデンサー結線図３９２１を出力することができる。コンデンサー結線図３９２１は、ピンを有する複数の記号を含むことができる。各記号は、内部に埋め込まれたコンデンサーセグメントを有することができる。上述のように、記号は、１又は２以上の直列構成及び／又は並列構成で互いに結合される。例えば、各々が内部コンデンサーセグメントを有する組合せ記号は、望ましい合計コンデンサー値Ｃｔｏｔａｌを形成する。一部の例示的実施形態では、１つの合計コンデンサー値Ｃｔｏｔａｌを形成するのに使用されるコンデンサーセグメントは、各々が同じ長さ、幅、及びコンデンサータイプを有することができる。
本発明の開示の一部の実施形態の特徴及び利点は、コンデンサー結線図からコンデンサーレイアウトを自動的に発生させることを含むことができる。例えば、コンデンサー結線図３９２１をレイアウト発生器３９２３がコンデンサーレイアウト３９２４に変換することができる。レイアウト発生器３９２３は、例えば、回路結線図の記号内のコンデンサーを対応するコンデンサーセグメントに関して指定された寸法を各々が有する複数の多角形に変換することができる。一実施形態では、レイアウト配置命令３９２５を実行して、下記でより詳細に説明するように各多角形をレイアウトに配置することができる。従って、結線図内で合計コンデンサー値Ｃｔｏｔａｌを形成するコンデンサーセグメントをコンデンサーレイアウト３９２４に自動的に変換することができる。
図４０Ａは、実施形態によるコンデンサーを発生させる方法を示している。４００１では、発生されることになるコンデンサーに対するキャパシタンス値が受信される。キャパシタンス値は、例えば、ユーザインタフェース内にユーザによって定められた入力パラメータとして受信することができ、又は例えば発生されることになる回路のパラメータに基づいてキャパシタンス値を決定するソフトウエアモジュールから受信することができる。４００２では、システムは、合計キャパシタンスを形成するために組み合わされることになる単位キャパシタンスを有する単位コンデンサーの個数Ｎを決定する。個数Ｎは、これに代えて、並列に構成されたＰ（並列（ｐａｒａｌｌｅｌ）を表す）コンデンサーセグメント又は直列に構成されるＳ（直列（ｓｅｒｉｅｓ）を表す）コンデンサーセグメントとして（又はこれら両方の組合せとして）表示することができる。４００３では、単位キャパシタンスを有するＮ個の単位コンデンサー結線図を含むトランジスタレベル結線図が発生される。Ｎ個の単位コンデンサー結線図は、発生されることになるコンデンサーの合計キャパシタンスを生成するように構成される。４００４では、コンデンサーを生成するように構成されたＮ個のコンデンサーレイアウト要素を含むレイアウトが発生される。
図４０Ｂは、実施形態によるコンデンサー寸法を決定するための一例示的技術を示している。４０１０では、コンデンサー値（例えば、Ｃｔｏｔａｌ＝２５ｐｆ）が受信される。一部の実施形態では、発生器ソフトウエア内のコンデンサー発生器ソフトウエアコンポーネントは、予め定められたキャパシタンスパラメータを取り出すことができる。例えば、最大キャパシタンスと最小キャパシタンスが格納され、コンデンサーを発生させるのに使用するために取り出すことができる。一部の実施形態では、異なるコンデンサータイプは、例えば、予め定められた異なる最大キャパシタンス及び／又は最小キャパシタンスを有することができ、システムは、発生されることになる回路又はコンデンサーに関する他の情報に基づいて予め定められたキャパシタンスパラメータセットを選択することができる（例えば、選択は、指定コンデンサータイプ又は特定のアナログ回路に使用するために自動的に選択されるコンデンサータイプに基づく）。この例では、４０１１では、受信キャパシタンスＣｔｏｔａｌは、最大キャパシタンスＣｍａｘと比較される。Ｃｔｏｔａｌ＞Ｃｍａｘである場合に、システムは、４０１３に示すように、並列に構成される単位コンデンサーＣｕｎｉｔの個数Ｎ（これに代えて、Ｐと表示する）を決定することができる。Ｃｕｎｉｔは、Ｎ個の並列単位コンデンサーが組み合わされてＣｔｏｔａｌを形成するようなキャパシタンス値とすることができる。従って、複数の単位コンデンサーＣｕｎｉｔを各コンデンサーのサイズが予め定められた最大キャパシタンスよりも小さくなるように有利に使用することができる。Ｃｔｏｔａｌ＜Ｃｍａｘである場合に、４０１２では、受信キャパシタンスＣｔｏｔａｌは、予め定められた最小キャパシタンスＣｍｉｎと比較される。Ｃｔｏｔａｌ＜Ｃｍｉｎである場合に、システムは、４０１４に示すように、直列に構成される単位コンデンサーＣｕｎｉｔの個数Ｎ（これに代えて、Ｓと表示する）を決定することができる。ここで、Ｃｕｎｉｔは、Ｎ個の直列単位コンデンサーが組み合わされてＣｔｏｔａｌを形成するようなキャパシタンス値とすることができる。従って、複数の単位コンデンサーを各コンデンサーのサイズが予め定められた最大キャパシタンスよりも大きくなるように有利に使用することができる。この例では、Ｃｍｉｎ＜Ｃｔｏｔａｌ＜Ｃｍａｘである場合に、単一単位コンデンサーを使用することができる。一部の実施形態では、コンデンサー値を達成するために、並列コンデンサーと直列コンデンサーの組合せを使用することができる。
４０１５では、システムは、単位コンデンサーＣｕｎｉｔの物理的寸法を決定することができる。例えば、一実施形態では、システムは、第１の寸法に沿う予め定められた最大長さを格納及び取り出すことができる。様々な実施形態では、システムは、Ｎ個の単位コンデンサーの第１の寸法に対応する第１の長さを第１の寸法に沿う予め定められた最大長さよりも短いか又はそれに等しいように構成することができる。更に、システムは、Ｎ個の単位コンデンサーの第２の寸法に対応する第２の長さを少なくとも単位キャパシタンスＣｕｎｉｔと第１の長さとに基づいて決定することができる。一例示的実施形態では、結線図内の単位コンデンサーＣｕｎｉｔは、長さ属性Ｌｓｅｇと幅属性Ｗｓｅｇとを有することができる。従って、第１の寸法に沿う第１の長さは、長さ属性Ｌｓｅｇに対応することができ、第２の寸法に沿う第２の長さは、幅属性Ｗｓｅｇに対応することができる。従って、一実施形態では、Ｌｓｅｇは、最大長さＬｍａｘよりも短いか又はそれに等しいように設定することができ、システムは、単位コンデンサー値Ｃｕｎｉｔを達成するようなＷｓｅｇを決定することができる。例えば、一実施形態では、Ｌｓｅｇは、最初に予め定められた最大長さＬｍａｘに設定することができる。Ｗｓｅｇは、以下の通りに決定することができる：
Ｗｓｅｇ＝Ｃｕｎｉｔ／［Ｌｍａｘ*（キャパシタンス／ｕｍ2）］
一部の実施形態の特徴及び利点は、コンデンサーのアスペクト比を設定する機能を含むことができる。構成可能（又はプログラム可能）なアスペクト比は、例えば、レイアウトを最適化して回路面積を低減するのに有利とすることができる。一実施形態では、単位コンデンサーの各寸法に沿う長さ間の比は、予め定められたアスペクト比（例えば、Ｗｓｅｇ／Ｌｓｅｇ）を発生させるように構成することができる。例えば、４０１５でＷｓｅｇとＬｓｅｇとが決定された状態で、システムは、計算Ｗｓｅｇ／Ｌｓｅｇのアスペクト比を例えばコード内に定めるか又はメモリから取り出すことができる予め定められたアスペクト比と比較することができる。４０１６でアスペクト比が適合した場合に（例えば、指定公差内にある）、システムは、４０１７で単位コンデンサーに対するネットリスト仕様を発生させる。しかし、４０１６でアスペクト比が適合しなかった場合に、システムは、４０１８で寸法のうちの１つ（例えば、Ｗｓｅｇ又はＬｓｅｇ）を調節することができる。例えば、初期ＬｓｅｇがＬｍａｘに設定される場合に、例えば、アスペクト比が予め定められたアスペクト比を満足するまでＬｓｅｇを漸次的に低減して調節されたＷｓｅｇを発生させることができる。最後に、４０１７では、コンデンサーを指定する情報を名称のような識別子内に符号化することができる。例えば、コンデンサーを直列又は並列に構成する回路仕様ネットリスト内のＮ個のコンデンサー構成要素の名称は、ＣＡＰ＿＜ｃａｐ＿ｔｙｐｅ＞＿＜Ｌｓｅｇ＞＿＜Ｗｓｅｇ＞とすることができる。各コンデンサー記号は、例えば、ＣＡＰ＿＜ｃａｐ＿ｔｙｐｅ＞＿＜Ｌｓｅｇ＞＿＜Ｗｓｅｇ＞＿Ｎという名称の複合コンデンサーに対する記号に配置することができ、ここで、ｃａｐ＿ｔｙｐｅは、コンデンサータイプ（例えば、「ｍｉｍ」）であり、Ｌｓｅｇは、長さ属性であり、Ｗｓｅｇは、幅属性であり、Ｎは、Ｃｔｏｔａｌを発生させるのに使用されるコンデンサーの個数である。様々な実施形態では、トランジスタレベル結線図内の構成要素（コンデンサーを含む）は、例えば、図３１及び図３２に関して上述したように発生させることができる。
コンデンサーを発生させるための例示的実施形態
図４１Ａ～図４１Ｃは、実施形態による例示的コンデンサー結線図発生を示している。図４１Ａは、互いに並列に結合されたＰ個の記号４１０１Ａ～４１０１Ｐを含むコンデンサー結線図を示している。これらの記号は、例えば、ピンを通じて互いに結合することができる。図４１Ｂは、互いに直列に結合されたＳ個の記号４１０２Ａ～４１０２Ｓを含むコンデンサー結線図を示している。図４１Ｃは、記号ピン４１２１と４１２２を含む例示的記号４１２０を示している。記号４１２０は、第１の端子４１２４と第２の端子４１２５とを有するトランジスタレベル単位コンデンサー４１２３ Ｃｕｎｉｔを含む。上述のように、一部の実施形態では、記号４１２０は、単位コンデンサーセグメントなく発生させることができる（例えば、空の記号として）。単位コンデンサーセグメントＣｕｎｉｔは、ソフトウエアによって記号４１２０の中に既に挿入されている場合がある。更に、ソフトウエアは、例えば、コンデンサー端子４１２４を記号ピン４１２１に接続し、コンデンサー端子４１２５を記号ピン４１２２に接続することができる。一実施形態では、ソフトウエアは、例えば、電子設計自動化（ＥＤＡ）ソフトウエアシステム内で実行されて例えばネットリストを受信するのに応答して発生された回路結線図からもたらされる空の記号インスタンスを検出してコンデンサーを自動的に挿入するスクリプト（例えば、Ｃａｄｅｎｃｅ（登録商標）内のＳｋｉｌｌ ｓｃｒｉｐｔｓ（スキルスクリプト））を含むことができる。更に、スクリプトは、上述のように発生された値を用いて挿入されたコンデンサーの属性を設定することができる。
記号４１０１Ａ～４１０１Ｐ又は４１０２Ａ～４１０２Ｓ内のコンデンサーセグメントの組合せキャパシタンスは、発生される合計コンデンサー値Ｃｔｏｔａｌを発生させることができる。上述のように、一部の実施形態では、これらの単位コンデンサーは、例えば、同じコンデンサー値Ｃｕｎｉｔと、同じ予め定められた長さＬｓｅｇと、同じ予め定められた幅Ｗｓｅｇとを有することができる。予め定められたパラメータ（例えば、Ｃｍｉｎ、Ｃｍａｘ、Ｌｍａｘ、又はプログラミングされたアスペクト比のうちの１又は２以上）に基づいて単位コンデンサーの長さ及び幅を計算することは、効率的な自動レイアウトを有利に可能にすることができる。
図４２は、様々な実施形態による例示的コンデンサーレイアウトを示している。例示的レイアウト４２１０～４２１４は、Ｃｔｏｔａｌ（発生されることになるコンデンサー）の異なる値に応答してコンデンサー値をどのように自動発生させることができるかを示している。発生器４２０１は、例えば、複数のコンデンサー値Ｃｔｏｔａｌ１～Ｃｔｏｔａｌ５を受信し、Ｌｓｅｇ及びＷｓｅｇに対する属性に等しいｘ軸及びｙ軸に沿う長さを有する１又は２以上のコンデンサーレイアウトセグメント（例えば、４２１０又は４２２０／４２２１）を含むレイアウト４２１０～４２１４を発生させることができる。各コンデンサーレイアウト内のコンデンサーレイアウトセグメントは、例えば、複数の多角形に対応することができる。各コンデンサーレイアウトセグメントセットに対する多角形は、異なる長さ及び幅を有することができる。コンデンサーレイアウトセグメントは、例えば、図４１Ａに記載の回路結線図４１１０のようなコンデンサー結線図から発生させることができる。従って、この例では、記号内のコンデンサーセグメントは、コンデンサーレイアウト４２１０～４２１４に対する対応する多角形を発生させる。他の実施形態では、例えば、結線図内の単一コンデンサーを複数の多角形に変換し、本明細書に説明するように自動的に配置することができる。この例では、コンデンサーレイアウトセグメントの各々は、１次元又は２次元のアレイで（例えば、長さ又は幅に沿って横並びに）配置され、合計キャパシタンスがＣｔｏｔａｌであるように直列及び／又は並列に（例えば、図４１Ａ又は図４１Ｂに示す結線図内に示すように）互いに結合することができる（例えば、金属又はポリＳｉを用いて）。例えば、コンデンサーレイアウトセグメントは、最大距離に達するまで一列に配置することができ、次に、新しい列を始めることができる。これに代えて、コンデンサーレイアウトセグメントは、例えば、Ｎ×Ｍアレイで構成することができる。コンデンサーレイアウトセグメントは、他の回路構成の上方部分に配置することができる。コンデンサーレイアウトセグメントは、当業者に公知であるように金属化層を用いて実施することができる（例えば、金属３（Ｍ３）及びＭ３とＭ４の間のｍｉｍ層を使用するｍｉｍコンデンサー）。
レイアウト４２１０～４２１４に示すように、異なるサイズを有する異なる個数のコンデンサーレイアウトセグメントを用いて異なるＣｔｏｔａｌ値を発生させることができる。一部のＣｔｏｔａｌ値は、少なめのコンデンサーレイアウトセグメントをもたらす場合があり、それに対して他のＣｔｏｔａｌ値は、多めのコンデンサーレイアウトセグメントをもたらす場合がある。有利なことに、異なるＣｔｏｔａｌ値に対して異なる設計にわたって使用されるコンデンサーレイアウトセグメントの個数は、図示のように、異なる個数の直列組合せ及び／又は並列組合せに従ってコンデンサーレイアウトセグメントを横並びに配置し（例えば、その長さに沿って）、これらを互いに結合することによって変えることができる。下記でより詳細に説明するように、レイアウト配置命令は、例えば、コンデンサーレイアウトセグメントをその長さに沿って並列にコンデンサーレイアウトセグメントに対して確保された区域（例えば、金属化を使用する部分回路に対する区域の上方にある）に配置することができる。
図４３は、実施形態によりユーザインタフェース内で指定されたコンデンサーの発生を示している。この例では、合計キャパシタンスは、コンデンサー機能回路構成要素に対応するパラメータとして受信される。例えば、ユーザは、回路を設計ユーザインタフェース（ＵＩ）４３０１（別名フロントエンド）内で設計することができる。設計ＵＩ４３０１は、トランジスタレベル模擬実験ではなく、例えば、高レベル回路挙動模擬実験を実施することができる。この例では、ユーザは、第１の機能回路構成要素４３０２（例えば、比較器又は増幅器）とコンデンサー構成要素４３０３とを既に選択している。構成要素４３０２と４３０３は、設計インタフェース内で互いに結合される。ユーザは、例えば、ユーザインタフェース４３０４内でコンデンサー構成要素４３０３に対するコンデンサー値を指定し、Ｃｔｏｔａｌに対する所望値を入力することができる。この例では、Ｃｔｏｔａｌは、選択可能ＵＩ最小値Ｃｍｉｎ＝１００フェムトファラッド（ｆＦ）から選択可能ＵＩ最大値Ｃｍａｘ＝５０ピコファラッド（ｐＦ）までの予め定められた範囲にあることが可能である。機能回路構成要素４３０２も、上述のように例えばユーザ選択パラメータを有することができる。ＵＩ４３０１からのパラメータを用いて回路結線図４３１０を発生させることができる。結線図は、機能回路構成要素４３０２に関して受信されたパラメータに基づいて選択される１又は２以上の部分回路４３１１を含むことができる。更に、回路結線図は、Ｃｔｏｔａｌに対するコンデンサー結線図４３１２を含むことができる。コンデンサー結線図４３１２は、例えば、直列及び／又は並列に構成され、各々が単位コンデンサー（Ｃｕｎｉｔ）を含む記号４３１４のような複数の記号を含むことができる。組合せ結線図は、ユーザによって入力されたＣｔｏｔａｌ値を近似的に生成することができる（例えば、回路の適正機能に対して許容可能な誤差の程度内で）。
図４３は、ユーザインタフェース内で指定されたコンデンサーの例示的レイアウトを示している。この例では、機能回路構成要素４３０２に対するパラメータを用いて部分回路レイアウト４３２０が発生される。コンデンサー構成要素４３０３に対するユーザ入力値（例えば、Ｃｔｏｔａｌ）を用いて、例えば、各々が同じ単位キャパシタンスＣｕｎｉｔと、セグメント長さＬｓｅｇと、セグメント幅Ｗｓｅｇとを有し、組み合わされてＣｔｏｔａｌ値４３２１を形成する複数のコンデンサーレイアウトセグメント（例えば、コンデンサーレイアウトセグメント４３２１ａ）が発生されて配置される。ユーザ入力Ｃｔｏｔａｌ値が変化すると、Ｃｔｏｔａｌを発生させるのに使用されるコンデンサーレイアウトセグメント４３２１の個数及びそのようなセグメント（Ｗｓｅｇ、Ｌｓｅｇ）の寸法が変化する。この例では、コンデンサーレイアウトセグメントは、あるオフセットだけ離間して部分回路レイアウト４３２０の上方に構成された（例えば、コンデンサー極板に関して異なる金属化層を用いて）２次元アレイから構成される。
一部の実施形態では、合計キャパシタンスは、発生されることになる回路を指定する情報に基づいて生成することができる。例えば、図４４は、実施形態によりユーザインタフェース内で指定された回路パラメータに基づくコンデンサーの発生を示している。合計キャパシタンスは、発生されることになる回路に対する予め定められた回路モデルに基づいて生成することができる。例えば、発生器ソフトウエアによる計算の結果として、１又は２以上のコンデンサー値Ｃｔｏｔａｌを受信することができる。この例では、ユーザは、機能回路構成要素４４０２（例えば、この場合は遅延回路）と、１又は２以上の他の機能回路構成要素（ＦＣＣ）４４０３及び４４０４とを含む設計ユーザインタフェース（ＵＩ）４４０１内で回路を設計することができる。構成要素４４０２と４４０３と４４０４は、設計インタフェース内で互いに結合される（例えば、遅延回路は、ＦＣＣ４４０３から信号を受信し、ＦＣＣ４４０４に信号を出力する）。ユーザは、各回路構成要素に対してパラメータを指定することができる。構成要素４４０２に対するパラメータを用いて１又は２以上のコンデンサー値を計算することができる。この例では、ユーザは、例えば、ユーザインタフェース４４０５内に遅延回路４４０２に対する望ましい時間遅延を入力することができる。ユーザは、例えば、時間遅延に対する所望値をテキストフィールド内に入力することができる。この例では、時間遅延は、最小値ｄｅｌａｙ＿ｍｉｎ＝０．５ｕｓから最大値ｄｅｌａｙ＿ｍａｘ＝２００ｕｓまでの予め定められた範囲にあることが可能である。他の機能回路構成要素４４０３／４４０４も、例えば、ユーザ選択パラメータを有することができる。ＵＩ４４０１からのパラメータを用いて、遅延回路結線図４４１０と他の機能回路構成要素４４０３及び４４０４それぞれに対する部分回路結線図４４１１及び４４１２とを含むことができるトランジスタレベル結線図を発生させることができる。更に、遅延回路結線図４４１０は、Ｃｔｏｔａｌに対するコンデンサー結線図４４１３と、バイアス電流回路結線図（ｉｂｉａｓ）４４１４と、他の回路構成に対する結線図（図示せず）とを含むことができる。この図ではコンデンサー４４１３及びｉｂｉａｓ４４１４を記号として示すが、ｉｂｉａｓに対するトランジスタレベル結線図は、トランジスタレベル構成要素（例えば、ｎタイプ又はｐタイプのトランジスタ、抵抗器、又はコンデンサー）を含むと考えられることは理解されるものとする。コンデンサー結線図４４１３は、例えば、図４１Ａ及び図４１Ｂに示すように直列及び／又は並列に構成されて各々が単位コンデンサートを含む複数の記号を含むことができる。組合せ結線図は、発生器ソフトウエアによって計算されたＣｔｏｔａｌ値を近似的に生成することができる（例えば、回路の適正機能に対して許容可能な誤差の程度内で）。
以下の例は、遅延回路機能回路構成要素４４０２に対するパラメータを受信するのに応答した発生器ソフトウエアによる１つのコンデンサー計算を示している。ユーザがｄｅｌａｙ＿ｍｉｎとｄｅｌａｙ＿ｍａｘ間の遅延値を入力した場合に、Ｃｔｏｔａｌを計算することができる（例えば、遅延回路に対する回路モデルを用いて）。この例では、遅延は、ｉｂｉａｓによってＣｔｏｔａｌの中に発生された電圧ランプ信号の勾配に基づく場合がある。そのような回路の波形を４４０６に例示している。Ｃｔｏｔａｌ内への電流Ｉｂｉａｓは、ノードＡで電圧勾配を発生させることができる。電圧勾配は、例えば、入力ＩＮが受信された時に開始することができる。電圧勾配が特定の値に到達すると、出力がトリガされる（示していない他の回路構成）。より短い遅延では、ノードＡでのより急峻な電圧勾配を使用することができる。より長い遅延では、電圧勾配は低めとすることができる。電圧勾配は、次式によって与えられる：
電圧勾配＝ｄｖ／ｄｔ＝ｉｂｉａｓ／Ｃｔｏｔａｌ、又は
Ｃｔｏｔａｌ＝（Ｉｂｉａｓ*ｄｅｌａｙ）／Ｖｔｈ
ここで、Ｖｔｈは、例えば、出力がトリガされるノードＡでの閾電圧とすることができる。従って、Ｃｔｏｔａｌに関する上式は、パラメータとして受信される遅延値に基づいてＣｔｏｔａｌを決定するのに使用することができる例示的回路モデルである。従って、ユーザは、例えば、１つの値（例えば、連続値範囲の）をパラメータとして入力することができ、発生器ソフトウエアは、この値を結線図，レイアウト、又はこれらの両方として実施されるコンデンサー値Ｃｔｏｔａｌに変換することができる。上述のように、発生器ソフトウエアは、単位コンデンサーに対する予め定められた物理的寸法にアクセスしてＣｔｏｔａｌをコンデンサーの直列及び／又は並列の組合せに変換することができる。Ｃｔｏｔａｌのための結線図は、例えば上述のように発生され、Ｉｂｉａｓ４４１４に対する結線図（及び他の遅延回路結線図）に結合されて遅延回路結線図４４１０を発生させることができる。この図では遅延回路の状況でコンデンサー値を計算することを示したが、アナログ／混合信号回路設計の当業者は、広範な他のアナログ回路又は混合信号回路に関してコンデンサー値を計算することができることは理解されるものとする。
図４４は、実施形態によりパラメータから決定されたコンデンサーの例示的レイアウトを更に示している。１又は２以上の機能回路構成要素４４０２～４４０４と対応するパラメータとは、レイアウト４４２０～４４２２をもたらすことができる。遅延４４０２及びそれに関して入力されたパラメータ（例えば、０．５ｕｓから２００ｕｓまで）は、例えば、Ｉｂｉａｓ４４１４に対する部分回路及び他の遅延部分回路（図示せず）に対応するレイアウト４４２０と、Ｃｔｏｔａｌの計算値に対するコンデンサーレイアウトセグメントのレイアウト４４２３とをもたらすことができる。上述のように、各コンデンサーレイアウトセグメント（例えば、コンデンサーレイアウトセグメント４４２３ａ）は、例えば、同じ単位コンデンサー値Ｃｕｎｉｔと、長さＬｓｅｇと、幅Ｗｓｅｇとを有することができ、組み合わされてＣｔｏｔａｌを形成する。従って、特定の回路パラメータに関してユーザが入力する値が連続値範囲にわたって変化すると、計算コンデンサー値が変化し、この値を発生させるための得られるコンデンサーレイアウトセグメント数が変化する。そのような例示的実施形態は、発生器ソフトウエアが、例えば、連続値範囲にわたるパラメータを受信し（例えば、ユーザから）、かつ指定回路挙動を実施するアナログ回路結線図及び／又はアナログ回路レイアウトを自動的に発生させることを有利に可能にすることができる。
トランジスタの自動発生
本発明の開示の様々な実施形態の特徴及び利点は、例えば、電界効果トランジスタ（ＦＥＴ）のようなトランジスタの自動発生を更に含むことができる。
図４５は、実施形態による例えば電界効果トランジスタ（ＦＥＴ）のようなトランジスタの自動発生を示している。この例では、発生器ソフトウエア４５０４は、発生されることになるトランジスタを指定する情報をパラメータ４５０２として受信することができる。発生されることになるトランジスタは、例えば、信号ＦＥＴ又は電力ＦＥＴとすることができる。電力ＦＥＴは、電力を典型的に大電流の形態で送出するように構成されたトランジスタを指し、それに対して信号ＦＥＴは、回路の様々なノード間に信号を結合するように構成されたトランジスタである。一部の実施形態では、パラメータは、ユーザ構成ＦＥＴ機能回路構成要素４５０１から発生させることができ、ここで、ユーザは、ＦＥＴに対する望ましい特徴を入力し、そのような特徴は、パラメータ４５０２に具現化されて発生器ソフトウエア４５０４に送られる。発生器ソフトウエア４５０４は、例えば、異なるドーパントタイプ（例えば、ｎタイプ又はｐタイプ）、最大電圧（例えば、最大ドレイン対ソース電圧Ｖｄｓ＿ｍａｘ又は最大ゲート対ソース電圧Ｖｇｓ＿ｍａｘ）を有するトランジスタを自動的に発生させることができる。本明細書に説明する様々な実施形態は、例えば、トランジスタをレプリカデバイス及び／又はケルビン接続と共に自動的に発生させることができる。発生されることになるトランジスタを指定する受信情報に基づいて、発生器ソフトウエア４５０４は、回路仕様４５０５を発生させることができる。回路仕様４５０５は、例えば、特定のトランジスタ（例えば、ｎタイプ、ｐタイプ、Ｖｄｓ＿ｍａｘ、Ｖｇｓ＿ｍａｘ）のうちの１又は２以上を指定するネットリストとすることができ、例えば、レプリカトランジスタ又はケルビン接続を形成するための追加の接続及び要素を更に指定することができる。
回路仕様４５０５を用いてトランジスタ結線図を発生させることができる。上述のように、一部の実施形態では、回路仕様４５０５は、例えば、電子設計自動化（ＥＤＡ）ソフトウエアが受信し、デバイスレベルで模擬することができるトランジスタレベル結線図に変換することができる。この例では、パラメータ値のＮ個の異なる組合せ（例えば、ｐａｒａｍｓ＿１，．．．，ｐａｒａｍｓ＿Ｎ、ここで、Ｎは整数である）は、Ｎ個の異なるＦＥＴトランジスタ結線図４５３０～４５３２をもたらすことができる。トランジスタ結線図４５３０～４５３２は、ＦＥＴレイアウト４５４０～４５４２に変換することができる。
図４６は、実施形態によるトランジスタを自動的に発生させるための流れ図を示している。４６０１では、発生されることになるトランジスタを指定する情報が受信される（例えば、発生器ソフトウエア１０４により）。４６０２では、この情報からトランジスタ属性を決定することができる。属性は、上述のようにｎタイプ又はｐタイプのデバイス、最大電圧、レプリカデバイス、又はケルビン接続を含むことができる。一部の実施形態では、ユーザは、オン抵抗（例えば、ドレイン対ソースオン抵抗「Ｒｄｓ＿ｏｎ」又は単に「Ｒｏｎ」）を指定することができ、例えば、下記でより詳細に説明するように、幅を長さで割り算した比（Ｗ／Ｌ）、フィンガの個数、及びデバイスセルの個数のような他の属性を自動的に決定することができる。一部の実施形態では、例えば、特定のトランジスタ構成に対する既知のレイアウトパラメータを取り出し、発生されることになるトランジスタの１又は２以上の属性（例えば、ゲート幅又はアスペクト比）を決定するのに使用することができる。４６０３では、回路仕様が発生される。回路仕様は、発生されることになる指定トランジスタを発生させるように構成された１又は２以上のデバイスを含むことができる。４６０４では、回路仕様からトランジスタレベル結線図が発生され、４６０５では、指定トランジスタのためのレイアウトが発生される。
図４７Ａ～図４７Ｅは、様々な実施形態により異なるパラメータによって発生された例示的トランジスタを示している。図４７Ａでは、第１のパラメータセット（ｐａｒａｍｓ＿１）は、ノードａ、ｂ、及びｃに結合された１つのＦＥＴデバイスＭ１を含む回路仕様をもたらす。更に、デバイスＭ１は、例えば、ｎタイプ６ボルトデバイスに関連付けることができる。受信パラメータは、例えば、第１のゲート幅ｗ＝Ｗ１と、ゲート長ｌ＝Ｌ１と、特定のフィンガの個数Ｆ＝Ｆ１と、乗数属性（Ｍ）（ここで、Ｍ＝１）とを決定するのに使用することができるＲｄｓ＿ｏｎを含むことができ、ここで、例えば、Ｗ１及びＬ１は値（例えば、Ｗ１＝２．８ｕｍ及びＬ１＝２００．０ｎｍ）であり、Ｆ１は整数（例えば、Ｆ１＝２）である。乗数属性（Ｍ）は、例えば、デバイスセル個数を指定するのに使用することができる１つの技術である。典型的には、以下の例では、図４７Ｂ～図４７Ｅ及び図４８Ａ～図４８Ｂに記載の下記の例示的トランジスタでのＷ＜ｉ＞、Ｌ＜ｉ＞、及びＦ＜ｉ＞は、幅、長さ、及びフィンガそれぞれに対する異なる値を表している。この例では、回路仕様パラメータを用いてＮＭＯＳトランジスタ４７０１に対するトランジスタレベル結線図が発生される。この回路仕様を用いて６ｖ ｎタイプトランジスタ４７０１を選択することができ（例えば、トランジスタライブラリから）、次に、このトランジスタは、例えば、ゲート幅ｗ＝Ｗ１と、ゲート長ｌ＝Ｌ１と、フィンガの個数Ｆ＝Ｆ１と、乗数属性Ｍ＝１とを含む属性を用いて構成される。トランジスタ４７０１は、結線図に配置され、本明細書に説明するように他の回路構成に結合することができる。
図４７Ｂは、ノードａ、ｂ、及びｃに結合された１つのＦＥＴデバイスＭ１を含む回路仕様をもたらす第２のパラメータセット（ｐａｒａｍｓ＿２）を示している。デバイスＭ１は、例えば、ｎタイプＶｄｓ＿ｍａｘ＝６ボルトデバイスに関連付けることができる。受信パラメータは、例えば、第２のゲート幅ｗ＝Ｗ２と、ゲート長ｌ＝Ｌ１（例えば、同じ最小ゲート長とすることができる）と、同じフィンガの個数Ｆ＝Ｆ１と、乗数属性Ｍ＝１とを決定するのに使用することができる異なるＲｄｓ＿ｏｎを含むことができる。この回路仕様を用いて６ｖ ｎタイプトランジスタ４７０２を選択することができ、次に、このトランジスタは、図４７Ｂに示して上述した属性を用いて構成されてトランジスタレベル結線図に配置される。
図４７Ｃは、ノードａ、ｂ、及びｃに結合された１つのＦＥＴデバイスＭ１を含む回路仕様をもたらす第３のパラメータセット（ｐａｒａｍｓ＿３）を示している。デバイスＭ１は、例えば、ｎタイプＶｄｓ＿ｍａｘ＝６ボルトデバイスに関連付けることができる。受信パラメータは、例えば、第３のゲート幅ｗ＝Ｗ３と、同じゲート長ｌ＝Ｌ１と、異なるフィンガの個数Ｆ＝Ｆ２と、乗数属性Ｍ＝１とを決定するのに使用することができるＲｄｓ＿ｏｎに対する更に別の値を含むことができる。この回路仕様を用いて６ｖ ｎタイプトランジスタ４７０３を選択することができ、次に、このトランジスタは、図４７Ｃに示して上述した属性を用いて構成されてトランジスタレベル結線図に配置される。
図４７Ｄは、ｎタイプＶｄｓ＿ｍａｘ＝６ボルトデバイスに関連付けられたデバイスＭ４に対する仕様を発生させる第４のパラメータセット（ｐａｒａｍｓ＿４）を示している。受信パラメータは、例えば、第４のゲート幅ｗ＝Ｗ４と、同じゲート長ｌ＝Ｌ１と、デバイスＭ３と同じフィンガの個数Ｆ＝Ｆ２と、乗数属性Ｍ＝１とを決定するのに使用することができるＲｄｓ＿ｏｎに対する更に別の値を含むことができる。この回路仕様を用いて６ｖ ｎタイプトランジスタ４７０４を選択することができ、次に、このトランジスタは、図４７Ｄに示して上述した属性を用いて構成されてトランジスタレベル結線図に配置される。
上述の例から、異なるパラメータ値に基づいて幅とフィンガ個数との様々な組合せを有する広範なデバイスを発生させることができることを見ることができる。
図４７Ｅは、第５のパラメータセット（ｐａｒａｍｓ＿５ａ）から発生された別の例示的トランジスタを示している。より大きいゲート幅を有する一部の実施形態では、複数のデバイスセルを発生させることが望ましい場合がある。一例示的実施形態では、ｐａｒａｍｓ＿５ａは、Ｖｄｓ＿ｍａｘ＝６ボルトと、ゲート幅ｗ＝Ｗ４（例えば、トランジスタ単位ゲート幅Ｗｕｎｉｔ）と、ゲート長ｌ＝Ｌ１と、フィンガの個数Ｆ＝Ｆ３と、乗数属性（Ｍ＝Ｐ１、ここで、Ｐ１は、デバイスセルの個数を指定する１よりも大きい整数値である）とを有するｎタイプＭＯＳトランジスタのための回路仕様を発生させることができる。この回路仕様がトランジスタ結線図に変換された時の結果は、幅Ｗ４と、並列に構成されたＦ３個のフィンガと、乗数Ｍ＝Ｐ１とを有するトランジスタ４７０５である。ドレインはノードａに結合され、ゲートはノードｂに結合され、ソースはノードｃに結合される。
図４７Ｆは、ゲート幅Ｗ１と、長さＬ１と、フィンガの個数Ｆ２と、乗数Ｍ＝Ｐ１とを有するｐタイプＭＯＳトランジスタのための回路仕様をもたらす別のパラメータセット（ｐａｒａｍｓ＿５ｂ）を示している。この回路仕様を用いて、図４７Ｆに示す回路仕様内に指定された属性を有するＰＭＯＳトランジスタ４７０６に対するトランジスタレベル結線図が発生される。
図４８Ａは、別のパラメータ値セット（例えば、ｐａｒａｍｓ＿６）から発生された別の例示的トランジスタを示している。図４８Ａは、複数のデバイスセルを発生させるための代替技術を示している。例えば、複数のデバイスセルを達成するために単一トランジスタの属性内にＭ＞１を設定するのではなく、発生されることになるトランジスタは、ｐａｒａｍ＿６に基づいて並列のＰ（整数）個のトランジスタとして実施することができる。例えば、回路仕様は、Ｍ１、Ｍ２、．．．、ＭＰがノードａ、ｂ、及びｃに結合されたＰ個のＭＯＳＦＥＴトランジスタを指定することができる。これらのトランジスタは、ｎタイプ、Ｖｄｓ＿ｍａｘ＝６ｖ、単位ゲート幅ｗ＝Ｗ６、ゲート長ｌ＝Ｌ１、及びフィンガの個数Ｆ＝Ｆ６とすることができる。各トランジスタの乗数Ｍの属性は、この例では１に設定される。回路仕様がトランジスタレベル結線図に変換された時に、Ｖｄｓ＿ｍａｘ＝６ｖと、幅＝Ｗ６と、長さ＝Ｌ１と、フィンガの個数Ｆ＝Ｆ６と、乗数Ｍ＝１とを有するＰ（整数）個のｎタイプＭＯＳトランジスタ４８２０（１）～４８２０（Ｐ）が選択されて並列に構成される。各デバイスに関して、ドレインはノードａに結合され、ゲートはノードｂに結合され、ソースはノードｃに結合される。各トランジスタは、例えば、記号４８１０（１）～４８１０（Ｐ）のうちの１つ内で構成することができ、記号４８１０（Ａ）～４８１０（Ｐ）は、例えば、指定の特性を有する複合トランジスタに対する記号４８００の中に埋め込むことができる。
図４８Ｂは、別のパラメータ値セット（例えば、ｐａｒａｍｓ＿７）から発生された別の例示的トランジスタを示している。この例では、ｐａｒａｍｓ＿７は、Ｍ１、Ｍ２、．．．、ＭＰがノードａ、ｂ、及びｃに結合され、Ｖｄｓ＿ｍａｘ＝１２ｖと、単位ゲート幅ｗ＝Ｗ７と、ゲート長ｌ＝Ｌ１と、フィンガの個数Ｆ＝Ｆ７と、乗数属性Ｍ＝１とを有するＰ（整数）個のｐタイプＭＯＳＦＥＴトランジスタを指定する回路仕様をもたらす。回路仕様がトランジスタ結線図に変換された時に、Ｐ（整数）個のＶｄｓ＿ｍａｘ＝１２ｖ ｐタイプＭＯＳトランジスタ４８２１（１）～４８２１（Ｐ）が選択され、幅ｗ＝Ｗ７、長さｌ＝Ｌ１、フィンガの個数Ｆ＝Ｆ７、及びＭ＝１に設定された属性を用いて並列に構成される。各デバイス４８２１（１）～４８２１（Ｐ）に関して、ドレインはノードｃに結合され、ゲートはノードｂに結合され、ソースはノードａに結合される。各トランジスタは、例えば、記号４８１１（１）～４８１１（Ｐ）のうちの１つ内で構成することができ、記号４８１１（１）～４８１１（Ｐ）は、例えば、指定の特性を有する複合トランジスタに対する記号４８０１の中に埋め込むことができる。
図４９Ａは、別の実施形態によるトランジスタを発生させる例示的方法を示している。４９０１では、発生されることになるトランジスタを指定する情報は、コンピュータシステム上で実行される発生器ソフトウエアによって受信される。この情報は、例えば、ｎタイプ又はｐタイプ、Ｖｄｓ＿ｍａｘ（例えば、２ｖ、６ｖ、１２ｖ、２０ｖ、２４ｖ、３０ｖ）、Ｖｇｓ＿ｍａｘ（例えば、２ｖ、６ｖ）、オン抵抗（Ｒｏｎ）、ケルビン（イエス／ノー）、レプリカ（イエス／ノー）、又は試験（イエス／ノー）のような発生されるＭＯＳトランジスタの特徴を記述するパラメータを含むことができる。４９０２では、発生されることになるトランジスタに対する全幅（Ｗｔｏｔａｌ）が決定される。ゲート長は、例えば、取り出すことができる（例えば、メモリ、データベース、又はファイルから）。トランジスタの幅を決定するための一例示的技術を下記の図４９Ｂに説明する。
一例示的実施形態では、単位幅Ｗｕｎｉｔを有するトランジスタを発生させることができ、ここで、トランジスタは、上述のように複数のフィンガ及び／又はいくつかのデバイスセル（Ｐ）を有することができる（例えば、複数の属性Ｍ又は並列デバイスに基づいて）。４９０３では、単位幅Ｗｕｎｉｔ、フィンガの個数Ｆ、及び並列に構成されたデバイスセルの個数Ｐを決定することができる。例えば、一実施形態では、最大幅（Ｗｍａｘ）、最大フィンガの個数（Ｆｍａｘ）、及び最大デバイスセル個数（Ｐ）は、全幅から決定することができる。例えば、全幅が２００，０００ｕｍであり、Ｆｍａｘ＝１２０であり、Ｗｍａｘ＝２００ｕｍである場合に、Ｐ＝９は、以下のフィンガの個数（Ｆ）を発生させると考えられる：
Ｆ＝Ｗｔｏｔａｌ／（Ｗｍａｘ*Ｐ）＝２００Ｋｕｍ／（２００ｕｍ*９）＝１１１
発生器ソフトウエアは、例えば、Ｆ＜ＦｍａｘをもたらすＦ及びＰの値が見つかるまで異なるＰの値にわたって異なる値Ｆを逐次決定することができる。１つの特定の例示的実施形態では、Ｐは、完全平方（すなわち、Ｐの平方根が正の整数である）に設定され、これは、下記でより詳細に説明するようにレイアウト内にデバイスセルのＮ×Ｎアレイが有利に達成される。
本発明の開示の特徴及び利点は、複数のトランジスタデバイスセルが矩形区域を有するように単位幅を設定することを更に含むことができる。ｘ寸法とｙ寸法の比（例えば、Ｘ／Ｙ又はＹ／Ｘ、ここで、Ｘはセルのｘ方向長さであり、Ｙはセルのｙ方向長さである）は、例えば、約３分の２と約４分の３の間とすることができ、これは、レイアウト構造を配置し、半導体回路の区域を最適化するのに有利な矩形レイアウト構造を提供する。一例示的実施形態では、Ｘ／Ｙ＝０．７５である。トランジスタのＹ及びＸは、レイアウトパラメータから決定することができ、ここで、例えば、Ｘは、フィンガの個数の関数Ｘ＝ｆ1（Ｆ）であり、Ｙは、単位幅の関数Ｙ＝ｆ2（Ｗｕｎｉｔ）である。この例では、フィンガの個数Ｆは、Ｗｔｏｔａｌ、Ｗｍａｘ、及びＰ（上記）から達成することができるので、単位幅Ｗｕｎｉｔは、以下の通りに表すことができる：
Ｗｕｎｉｔ＝ｆ2 -1（Ｙ）＝ｆ2 -1（Ｘ／０．７５）＝ｆ2 -1（ｆ1（Ｆ）／０．７５）
Ｘ＝ｆ1（Ｆ）及びＹ＝ｆ2（Ｗｕｎｉｔ）は、異なるトランジスタに対して異なることが可能な予め定められたトランジスタレイアウトパラメータに基づいて予め定められた関数である。従って、コンピュータシステム上で実行される発生器ソフトウエアは、発生されることになるトランジスタを指定する情報に基づいて（例えば、ｎタイプ又はｐタイプ、Ｖｄｓ＿ｍａｘ、Ｖｇｓ＿ｍａｘ、又は特定の回路仕様に使用されたトランジスタのライブラリからの特定のトランジスタに対するパラメータに基づいて）Ｘ＝ｆ1（Ｆ）及びＹ＝ｆ2（Ｗｕｎｉｔ）に対して異なる式を選択することができる。ｎタイプ及びｐタイプのトランジスタに対する例示的式Ｘ＝ｆ1（Ｆ）及びＹ＝ｆ2（Ｗｕｎｉｔ）を下記で例示する。
従って、上述の技術を用いて、発生されることになるトランジスタの属性Ｗ、Ｌ、及びＦを達成することができる。デバイスセル個数Ｐは、例えば、Ｍ＝Ｐとして又は並列に構成されたＰ個のトランジスタとしてそのいずれかで構成することができる。従って、４９０４では、回路仕様を発生させることができる。４９０５では、回路仕様を用いて結線図を発生させることができ、４９０６では、回路結線図からレイアウトが発生される。
本発明の開示の特徴及び利点は、オン抵抗（Ｒｏｎ）に対する値を受信し、Ｒｏｎを用いてトランジスタに対するゲート幅（例えば、Ｗｔｏｔａｌ）を決定することを含む。一例示的実施形態では、特定のトランジスタ（例えば、Ｖｄｓ＿ｍａｘ＝６ｖ ＮＭＯＳ又はＶｄｓ＝２４ｖ ＰＭＯＳ）に関して、例えば、ゲート対ソース電圧（Ｖｇｓ）、ゲート幅（ｗ）、及び温度（Ｔ）の異なる値とＲｏｎとを対比した模擬実験データを発生させることによってＲｏｎとＷｔｏｔａｌの間の関係を決定することができ、それによってこのような特定のトランジスタに関する特定の曲線に対応するデータ点を発生させることができる。例えば、回帰アルゴリズムのような曲線当て嵌めアルゴリズムによってこの曲線に対する式を得ることができる。一実施形態では、Ｖｇｓ、ｗ、及びＴに対する異なる値にわたるＲｏｎ値を含むデータセットの回帰から、以下の曲線に対する係数を得ることができる：
Ｒｏｎ＝Ｖｇｓk1*ｗk2*Ｔk3*Ｃ
所与のＲｏｎに対して必要なトランジスタの幅を以下の通りに得ることができる：
Figure 2022534441000002
上式は、例えば、予め定められたゲート長を使用することができる。一実施形態では、１つのデバイスセル（例えば、Ｍ＝１）の幅を使用することができ（例えば、ｗ＝２００ｕｍ）、データセットは、Ｍの異なる値を使用することができる（例えば、Ｖｇｓ、Ｍ、及びＴをＲｏｎに対して掃引する）。
図４９Ｂは、実施形態によるオン抵抗（Ｒｏｎ）の指定値をゲート幅（例えば、Ｗｔｏｔａｌ）に変換するための例示的方法を示している。４９１０では、複数のトランジスタタイプに関してＲｏｎの異なる値をもたらす異なるゲート幅値（ｗ）に対するデータセットが発生される。例えば、様々な実施形態は、例えば、ゲート幅、並びにゲート対ソース電圧（Ｖｇｓ）及び／又は温度（Ｔ）のような他のトランジスタ作動パラメータにわたってＲｏｎの値を決定することができる。従って、異なるトランジスタタイプは、対応する異なるデータセットを有することができる。例えば、異なるドレイン対ソース最大電圧（Ｖｄｓ＿ｍａｘ）及び異なるゲート対ソース最大電圧（Ｖｇｓ＿ｍａｘ）を有する異なるトランジスタタイプ（例えば、ｐタイプ、ｎタイプ、信号ＦＥＴ、又は電力ＦＥＴ）は、対応する異なるデータセットを有することができる。４９１１では、各トランジスタタイプに対して複数の回帰係数が発生される。上述の一例示的実施形態では、回帰係数は、Ｖｇｓ係数（ｋ１）と、ゲート幅係数（ｋ２）と、温度係数（ｋ３）と、定数（Ｃ）とを含むことができる。一部の実施形態では、同じ回帰方程式と対応する係数とは、例えば複数のトランジスタタイプにわたって使用することができる。４９１２では、Ｒｏｎ値は、トランジスタタイプを指定する情報と共に受信される。例えば、発生器ソフトウエアコンポーネントは、Ｒｏｎに対する値と、Ｖｄｓ＿ｍａｘに対する値と、Ｖｇｓ＿ｍａｘに対する値とを受信することができる。Ｖｄｓ＿ｍａｘ及びＶｇｓ＿ｍａｘに対する値を用いて、上述のようにＲｏｎ対幅のデータセット及び係数を有することができるトランジスタライブラリから特定のトランジスタタイプ（例えば、６ｖ ＮＭＯＳトランジスタ）を選択することができる。４９１３では、指定トランジスタタイプに基づいて回帰係数を選択することができる。４９１４では、受信Ｒｏｎ値と選択回帰係数とに基づいてトランジスタゲート幅を決定することができる。得られるゲート幅は、例えば合計ゲート幅Ｗｔｏｔａｌとすることができる。
図５０は、実施形態による複製デバイス５００１を有するトランジスタの発生を示している。この例では、パラメータ（例えば、ｐａｒａｍｓ＿８）に対する値は、発生されることになるトランジスタがレプリカトランジスタを含むことになることを指定することができる（例えば、レプリカ＝イエス）。この例では、発生器は、ｐａｒａｍｓ＿８を受信し、幅ｗ＝Ｗ４、長さｌ＝Ｌ１、フィンガの個数Ｆ＝Ｆ３、及びｍｕｌｔｉｐｌｉｅｒ Ｍ＝１を有する１つのＶｄｓ＿ｍａｘ＝６ｖ ＮＭＯＳトランジスタ５００２（例えば、「ｎタイプ＿６ｖ」）Ｍ１を含む回路仕様を発生させる。回路仕様は、ドレインをノードａに結合し、ゲートをノードｂに結合し、ソースをノードｃに結合するようにＭ１を構成する。レプリカデバイスを発生される時に、回路仕様は、この例ではＭ１（Ｖｄｓ＿ｍａｘ＝６ｖ ＮＭＯＳ、ここでは「ｎタイプ＿６ｖ」）と同じデバイスタイプであるレプリカトランジスタＭＲ５００１を更に含む。長さは同じ（ｌ＝Ｌ１）とすることができるが、幅及びフィンガの個数は異なることが可能である。この例では、幅はｗ＝ＷＲであり、フィンガの個数はＦ＝１であり、乗数はＭ＝１である。一例示的実施形態では、パラメータは、レプリカ利得を指定することができる。従って、発生器は、例えば、パラメータによって指定された利得を得るようにレプリカトランジスタの幅に対する値を設定することができる。例えば、レプリカ利得が１０００：１に設定される場合に、ＭＲの幅に対するＭ１の全幅の比は、Ｗｔｏｔａｌ／Ｗｒｅｐｌｉｃａ＝１０００／１である。
図５１は、実施形態によるケルビン接続を有するトランジスタの発生を示している。この例では、パラメータ（例えば、ｐａｒａｍｓ＿９）に対する値は、発生されることになるトランジスタがケルビン接続を含むことになることを指定することができる（例えば、ケルビン＝イエス）。この例では、発生器は、ｐａｒａｍｓ＿９を受信し、幅ｗ＝Ｗ４、長さｌ＝Ｌ１、フィンガの個数Ｆ＝Ｆ３、及び乗数Ｍ＝１を有する１つのＶｄｓ＿ｍａｘ＝６ｖ ＮＭＯＳトランジスタ（例えば、「ｎタイプ＿６ｖ」）Ｍ１を含む回路仕様を発生させる。回路仕様は、ドレインをノードＤ（例えば、（Ｄ）ｒａｉｎ）に結合し、ゲートをノードＧ（例えば、（Ｇ）ａｔｅ）に結合し、ソースをノードＳ（例えば、（Ｓ）ｏｕｒｃｅ）に結合するようにＭ１を構成する。更に、回路仕様は、集積回路内でドレイン及び／又はソースそれぞれの近くの点からの２次導電経路に沿ってドレイン及び／又はソースに結合された追加の端子（例えば、（Ｄ）ｒａｉｎ＿（Ｋ）ｅｌｖｉｎ「ＤＫ」及び／又は（Ｓ）ｏｕｒｃｅ＿（Ｋ）ｅｌｖｉｎ「ＳＫ」）を生成するように構成される。２次導電経路は、１次導電経路（例えば、ドレインとＤ端子に接続された回路構成との間の経路、又はソースとＳ端子に接続された回路構成との間の経路）に沿って流れる電流と比較して非常に弱い電流を引き込むことができる。従って、ＤＫ端子及びＳＫ端子は、例えば、ドレイン及び／又はソースとＳ端子及びＤ端子との間の１次導電経路に沿って受ける電流関連の電圧降下を最小にしながら電圧を感知することができる。一例示的実施形態では、発生器は、２次導電経路に抵抗器を更に含むことができる（例えば、２次導電経路に流れる電流を低減するために）。従って、この例では、回路仕様は、ノードＤとＤＫの間に結合された第１の抵抗器Ｒ１＝１００ｍオームと、ノードＳとＳＫの間に結合された第２の抵抗器Ｒ２＝１００ｍオームとを含む。回路仕様は、図示のように構成されたＮＭＯＳトランジスタ５１０１と抵抗器５１０２及び５１０３とを含むトランジスタ結線図５１００に変換することができる。このトランジスタ結線図からレイアウトを生成することができ、ここで、２次経路は、例えば、ドレイン又はソースのいずれかの直近でトランジスタに結合される。
図５２Ａは、実施形態によるトランジスタのレイアウトを自動的に発生させる例を示している。図５２Ａは、異なる個数のフィンガＦを有するトランジスタの代替レイアウト５２００（１）～５２００（Ｎ）を示している。トランジスタレイアウト５２００（１）は、この場合は幅ｗを有する２つのゲート５２０１及び５２０２である２つのフィンガを含む。トランジスタレイアウト５２００（１）は、２つのソース５２０３及び５２０４と単一ドレイン５２０５とを更に含む。図５２Ａは、フィンガの個数が変化すると、トランジスタのｘ寸法（例えば、水平）の長さは変化するが、ｙ寸法（例えば、垂直）の長さは変化しないことが可能であることを示している。トランジスタの全ｙ軸長は、トランジスタゲート幅ｗと、ゲート、ソース、及び／又はドレインの構造の上方及と下方の両縁とによって設定することができる。この例では、長さＣ（ゲート／ソース／ドレインの上方）及びＤ（ゲート／ソース／ドレインの下方）が、幅ｗと共に全ｙ軸長Ｙを設定する。フィンガの個数及び他のｘ軸長は、全ｘ軸長Ｘを設定することができる。
例えば、Ｆ＝４個のフィンガ、追加のゲートセグメント、ドレインセグメント、ゲートセグメント、及びソースセグメントが追加される可能性がある場合に、この追加によってｘ軸に沿う長さは変化するが、ｙ軸に沿う長さは同じままに留まる。例えば、ｘ軸長は、第１の長さＡと、第２の長さ（又はピッチ）ｐと、第３の長さＢとの関数とすることができる（例えば、Ｘ＝［（Ｆ／２）*（ｐ）ｉｔｃｈ］＋ｘｏｆｆｓｅｔ、ここで、ｘｏｆｆｓｅｔ＝Ａ＋Ｂである）。ｙ軸長は、単位ゲート幅Ｗｕｎｉｔと、長さＣ及びＤとの関数とすることができる（例えば、Ｙ＝ｗ＋ｙｏｆｆｓｅｔ、ここで、ｙｏｆｆｓｅｔ＝Ｃ＋Ｄである）。一例示的実施形態では、Ｖｄｓ＿ｍａｘ＝６ｖ ＮＭＯＳトランジスタのためのレイアウトパラメータは、（ｐ）ｉｔｃｈ＝３．３ｕｍ、ｘｏｆｆｓｅｔ＝２．３３ｕｍ、及びｙｏｆｆｓｅｔ＝８．３３ｕｍとすることができる。Ｖｄｓ＿ｍａｘが増大しても、ｘｏｆｆｓｅｔ及びｙｏｆｆｓｅｔは同じであることが可能であるが、ピッチは増大することができる。例えば、以下は、他のＮＭＯＳトランジスタに対する例示的（Ｖｄｓ＿ｍａｘ，Ｐ（ｐｉｔｃｈ））タプルである［（１２ｖ，４．１ｕｍ）、（２０ｖ，４．９ｕｍ）、（２４ｖ，５．３ｕｍ）、（４０ｖ，７．９ｕｍ）］。長さＡは、例えば、バルク材料のようなトランジスタの第１の縁部と、トランジスタの第１の縁部に沿って構成された第１のソースと、他のレイアウト構造とに関する様々なレイアウト構造を含むことができる。長さＢは、バルク材料及び他のレイアウト構造のようなトランジスタの第２の縁部に沿って構成された様々なレイアウト構造を含むことができる。長さＣ及びＤは、例えば、バルク材料及び工程独特のセットバックのような様々なレイアウト構造を含むことができる。長さ（ｐ）ｉｔｃｈは、回路内に追加のフィンガが含められる時に繰り返すレイアウト構造を含むことができる。例えば、Ｆ＝４である時に、追加のセグメント５２１０を含めて、第２のゲート／ドレイン／ゲート／ソースを含むレイアウト５２００（２）を発生させることができる。ｘ軸長は、別の量ｐだけ増大するが、Ａ及びＢは一定のままに留まることができる。レイアウト５２００（Ｎ）に示すように、Ｆ＝Ｎでは、Ａ及びＢは一定のままに留まり、Ｎ個の（ｐ）ｉｔｃｈ長が存在する。レイアウト構造は、異なるトランジスタで異なる場合あり、従って、Ａ、Ｂ、（ｐ）ｉｔｃｈ、ｘｏｆｆｓｅｔ、及びｙｏｆｆｓｅｔは、異なるトランジスタで異なる場合があることは理解されるものとする。しかし、同じタイプのトランジスタ（例えば、ｎタイプ、ＭＯＳＦＥＴ、Ｖｄｓ＿ｍａｘ＝６ｖ、Ｖｇｓ＿ｍａｘ＝６ｖ）は、トランジスタの異なるインスタンスで同じレイアウト構造、並びにＡ、Ｂ、（ｐ）ｉｔｃｈ、ｘｏｆｆｓｅｔ、及びｙｏｆｆｓｅｔに対する同じ値を有することができる。図５２Ａに記載の例は、例えば、レイアウト５２００（１）～５２００（Ｎ）に対する同じゲート幅ｗに対応する１つのｙ軸長に関するｘ軸長対Ｆの変動を示している。
図５２Ａは、トランジスタレベル結線図内のトランジスタの属性をどのように決定することができるかを示すのに有利である。単位幅及びフィンガの個数が変化すると、異なる個数のデバイスセル（Ｐ）（例えば、５２００（１）～５２００（Ｎ））を用いて複合トランジスタを形成することができる。一例示的実施形態では、指定Ｒｏｎから計算された全幅Ｗｔｏｔａｌを用いて、所与の最大単位幅Ｗｕｎｉｔ＿ｍａｘ、最大フィンガの個数Ｆｍａｘ、及びＰ（デバイスセル個数）に関してフィンガの個数Ｆを決定することができる。例えば、フィンガの個数Ｆは、Ｗｔｏｔａｌ、Ｐ＝１、Ｆｍａｘ、及びＷｕｎｉｔ＿ｍａｘに基づいて計算することができる。解が取得不能であった場合に、Ｐを増大することができる。デバイスセル個数は、Ｆに関して解が見つかるまでより大きいデバイスセル個数に反復的に逐次増大することができる。デバイスセル個数は、０．５と１の間の組合せアスペクト比（例えば、矩形）を有する２次元アレイを形成することができる値に制限することができる。一実施形態では、デバイスセル個数は、完全平方（例えば、１、４、９、１６、．．．）に有利に設定することができる。所与のＷｔｏｔａｌ及びＷｕｎｉｔ＿ｍａｘに関してフィンガの個数Ｆ（Ｆ＜Ｆｍａｘ）及びデバイスセル個数Ｐが見つかると、例えば、指定比（Ｘ／Ｙ又はＹ／Ｘ）に対する各トランジスタの最終幅を決定することができる。
一実施形態では、単位ゲート幅（Ｗｕｎｉｔ）、フィンガの個数（Ｆ）、及びデバイスセル個数（Ｐ）は、最大幅及び最大フィンガの個数に基づいて決定することができる。最大幅（Ｗｍａｘ）及び最大フィンガの個数（Ｆｍａｘ）は、発生器ソフトウエア内に含まれるか又は外部格納場所（例えば、ファイル又はデータベース）に格納され、そこから受信される予め定められた値とすることができる。一実施形態では、発生器ソフトウエアは、利用可能なフィンガの個数（Ｆ）を決定するために複数の増加値にわたってデバイスセル個数（Ｐ）を増大することにより、逐次増加する各現在デバイスセル個数（Ｐ）と、最大幅（Ｗｍａｘ）と、最大フィンガの個数（Ｆｍａｘ）とに基づいてデバイスセル個数（Ｐ）及びフィンガの個数（Ｆ）を決定することができる。この方式は、最少デバイスセル個数（Ｐ）と小さい回路面積とを有利にもたらすことができる。
例えば、全幅（Ｗｔｏｔａｌ）から始めて、発生器ソフトウエアは、デバイスセル個数（Ｐ）を複数の値にわたって反復的に増大することができる。Ｐ＝完全平方の場合に、Ｐは、１、４、９等に反復的に設定することができる。Ｐの各現在値では、システムは、Ｐの現在値、最大幅（Ｗｍａｘ）、及び最大フィンガの個数（Ｆｍａｘ）から全幅（Ｗｔｏｔａｌ）が利用可能であるか否かを決定することができる。例えば、Ｗｔｏｔａｌ＝２００，０００ｕｍ、Ｗｍａｘ＝２００ｕｍ、及びＦｍａｘ＝１２０では、Ｐ＝１は、Ｆｍａｘよりも大きいＦ＝Ｗｔｏｔａｌ／（Ｗｍａｘ＊Ｐ）＝１０００をもたらす。従って、この全幅は、Ｐの現在値、Ｗｍａｘ、及びＦｍａｘから取得不能である。従って、Ｐは、次の値に増分される（ここでは４）。Ｐ＝４でも、Ｆ＝２５０であり、依然としてＦｍａｘよりも大きい。従って、Ｐは、次の値に増分される（ここでは９）。Ｐ＝９では、Ｆ＝１１１であり、Ｆｍａｘよりも小さい。従って、Ｐ＝９、Ｆ＝１１１、及びＷｍａｘ＝２００ｕｍからＷｔｏｔａｌ＝２００，０００ｕｍが利用可能であり、これらの値を用いてトランジスタ属性を設定することができる。
本発明の開示の特徴及び利点は、１又は２以上のレイアウトパラメータに基づいてトランジスタ属性を設定することを更に含むことができる。例えば、上述のように、デバイスセルの構成可能なアスペクト比を用いて、例えば、単位ゲート幅Ｗｕｎｉｔを設定することができるデバイスセルのｘ軸及びｙ軸の長さを設定することができる。例えば、デバイスセルのｘ寸法に沿う長さＸは、フィンガの個数（Ｆ）及び予め定められたオフセット値（例えば、Ｐ（ピッチ）及びｘｏｆｆｓｅｔに関するレイアウトパラメータ）－Ｘ＝（（Ｆ／２）*ｐｉｔｃｈ）＋ｘｏｆｆｓｅｔに基づいて決定することができる。上述のように、予め定められたオフセット値は、トランジスタタイプ（例えば、ドーパントタイプ、ｐ／ｎタイプ、Ｖｄｓｍａｘ、Ｖｇｓｍａｘのうちの１又は２以上）に基づいて選択することができ、例えば、異なるトランジスタタイプは、ピッチ、ｘｏｆｆｓｅｔ、及びｙｏｆｆｓｅｔに対して異なるレイアウトパラメータ値を有することができる。次に、長さＸとアスペクト比（Ｙ＝ＡＲ*Ｘ、ここで、ＡＲは、発生器ソフトウエア内に符号化するか又は外部格納場所から取り出すことができるプログラム可能アスペクト比である）とに基づいてデバイスセルのｙ寸法に沿う長さＹを決定することができる。セルの長さＹが決定された状態で、長さＹ及び予め定められたオフセット値ｙｏｆｆｓｅｔ－Ｙ＝Ｗｕｎｉｔ＋ｙｏｆｆｓｅｔに基づいて最終単位ゲート幅Ｗｕｎｉｔを決定することができる。一部の実施形態では、発生器ソフトウエアは、全幅と全長とに基づいて計算された面積を最終単位ゲート幅（Ｗｕｎｉｔ）とデバイスセル個数（Ｐ）とフィンガの個数（Ｆ）とに基づいて計算された面積と比較することができる。例えば、面積が許容可能な誤差許容範囲内にある場合に、設計及び様々なレイアウトパラメータを有効と見なすことができる。
図５２Ｂは、フィンガの個数が増加するとトランジスタレイアウトのアスペクト比が変化する場合があることを示している。一例示的実施形態では、フィンガの個数を変更することにより、アスペクト比を維持する（例えば、一定に又はある範囲へのいずれかに）ためのトランジスタデバイスセル幅の変化を発生させることができる。ここで、０．７５というＹ／Ｘ比をもたらすＦ＝Ｆ１個のフィンガと幅ｗ＝Ｗ１とを有する第１のデバイスセルに対するデバイスセルレイアウトインスタンス５２５０が発生される。フィンガ個数Ｆ＝Ｆ２と幅＝Ｗ２とＹ／Ｘ比０．７５とを有する別のデバイスセルレイアウトインスタンス５２５１を発生させることができる。Ｙ／Ｘ比０．７５を維持しながらフィンガの個数Ｆ＝Ｆ３と幅＝Ｗ３とを有する更に別のデバイスセルレイアウトインスタンス５２５２を発生させることができる。最後に、フィンガ個数Ｆ＝Ｆ４と幅＝Ｗ４とＹ／Ｘ比０．７５とを有する更に別のデバイスセルレイアウトインスタンス５２５３を発生させることができる。上述のように、フィンガの個数を用いてトランジスタの幅を決定することができる。従って、一部の例示的実施形態では、フィンガの個数が増加すると、トランジスタの幅も拡大する場合がある。トランジスタデバイスセル５２５０～５２５３は逐次拡大している。所与のトランジスタタイプに関して、追加のフィンガは、アスペクト比を特定の値又はある範囲に維持するためにより大きいゲート幅を発生させることができる。例えば、この図ではアスペクト比０．７５を示すが、他の矩形アスペクト比を使用することができることは理解されるものとする。一部の実施形態では、アスペクト比は、例えば、プログラム可能にすることができる。様々な例示的実施形態は、０．５よりも大きいか又はそれに等しく（≧０．５）、かつ１よりも小さいアスペクト比を含むことができる。一部の実施形態は、例えば、約３分の２から約４分の３までのアスペクト比を含むことができる。更に、図５２ＢはＹ／Ｘのアスペクト比を示すが、Ｘ／Ｙアスペクト比を使用することができることは理解されるものとする。例えば、システムがレイアウト上の異なる利用可能空間の中に適合するようにトランジスタのレイアウトを回転させることを可能にすることによって配置を最適化し、半導体回路の面積を低減するようにレイアウトルーチンが１又は２以上のトランジスタを操作することを可能にするためには矩形アスペクト比（例えば、Ｘ＜＞Ｙ）が有利である場合がある。
図５３Ａ～図５３Ｂは、実施形態によりトランジスタを形成するように構成されたトランジスタデバイスセルレイアウトインスタンスのアレイを示している。上述のように、例えば、図５２Ａに示すトランジスタデバイスセルレイアウトインスタンスは、Ｍ×Ｎアレイ（ここで、Ｍ及びＮは整数である）内で組み合わせて単一複合デバイス（例えば、乗数属性がＭ＝Ｐ＞１であるか又はＭ＝１を有するＰ個の並列トランジスタを使用する）を形成することができる。図５３Ａは、例えば、３分の２という比Ｙ／Ｘを有する３×４アレイを示す（図面は正確な縮尺のものではない）。デバイスセルレイアウトインスタンスは、ｘ軸に沿って均等なステップＳｘでかつｙ軸に沿って均等なステップＳｙで離間させることができる。一部の実施形態では、ＳｘとＳｙとは同じとすることができる。
図５３Ｂは、別の実施形態によりトランジスタを形成するように構成されたトランジスタデバイスセルレイアウトインスタンスのアレイを示している。図５３Ｂは、Ｎ×Ｎアレイを発生させるためにデバイスセル個数が完全平方（例えば、１、４、９、１６、２５、３６、．．．）に設定された例を示している。この例では、９個のデバイスセルレイアウトインスタンス５３０２は、例えば、４分の３＝０．７５という比Ｙ／Ｘを有する３×３アレイから構成される（図面は正確な縮尺のものではない）。セルは、ｘ軸に沿って均等なステップＳｘでかつｙ軸に沿って均等なステップＳｙで離間させることができ、ＳｘとＳｙとは、上述のように同じとすることができる。
以下は、トランジスタを形成するためにデバイスセルレイアウトを配置するための例示的レイアウト配置命令である：
ｐｌａｃｅＦＥＴ ｘ ｙ ｘｓｔｅｐ ｙｓｔｅｐ ＃ｃｏｌｕｍｎｓ ＃ｒｏｗｓ
ここで、例えば、各トランジスタタイプは、上述のレイアウト配置命令に使用される独特なレイアウトパラメータ値を有することができる。上述のレイアウト配置命令内のｘ及びｙは、第１のデバイスセルレイアウトインスタンスが配置されることになる場所である。更に、「ｘｓｔｅｐ」及び「ｙｓｔｅｐ」は、ｘ軸及びｙ軸に沿う次のレイアウトインスタンスの位置に対するオフセットを示している。最後に、列数及び行数を指定することができる。上述の開示に基づいて、ｘｓｔｅｐ、ｙｓｔｅｐ、＃ｃｏｌｕｍｎｓ、及び＃ｒｏｗｓが計算され、かつ例えば実行中にレイアウト配置命令によって受信することができる。
図５４は、実施形態によるトランジスタのためのレイアウトの発生を示している。この例では、受信パラメータを用いて、各々がゲート長ｗ＝Ｗ１と、長さｌ＝Ｌ１と、フィンガ個数Ｆ＝Ｆ１と、乗数Ｍ＝１とを有するｎタイプＶｄｓ＿ｍａｘ＝６ｖ ＭＯＳトランジスタである４つのデバイスセル（Ｐ＝４）を含む回路仕様が発生される。回路仕様は、並列に構成されたトランジスタ５４０１～５４０４を含むトランジスタレベル結線図を発生させるのに使用される。この回路結線図を用いてレイアウトが発生される。各トランジスタ５４０１～５４０４は、例えば、デバイスセルレイアウトインスタンス５４１０に自動的に変換することができる。デバイスセルレイアウトインスタンスは、レイアウト配置命令を用いて自動的に配置される。例えば、第１のデバイスセルレイアウトインスタンスは、開始位置（例えば、レイアウト環境の位置ｘ＝０、ｙ＝０）に配置することができる。デバイスセルレイアウトインスタンスは、ｘステップ及びｙステップに基づいてｘ軸及びｙ軸に沿って直列に配置することができる。ｘステップは、ｘ軸長Ｘにｘセルオフセット（「ｘｃｅｌｌ＿ｏｆｆｓｅｔ」）を加えたものに基づいており、ｙステップは、ｙ軸長Ｙにｙセルオフセット（「ｙｃｅｌｌ＿ｏｆｆｓｅｔ」）を加えたものに基づいている。
図５５は、実施形態によるトランジスタのためのレイアウトの発生を示している。この例では、受信パラメータを用いて、ゲート長ｗ＝Ｗ２と、長さｌ＝Ｌ１と、フィンガ個数Ｆ＝Ｆ２と、乗数Ｍ＝２５とを有するｎタイプＶｄｓ＿ｍａｘ＝６ｖ ＭＯＳトランジスタ（別名Ｐ＝２５デバイスセル）を含む回路仕様が発生される。回路仕様は、トランジスタ５５０１を含むトランジスタレベル結線図を発生させるのに使用される。この回路結線図を用いてレイアウトが発生される。トランジスタ５５０１は、例えば、２５個のデバイスセルレイアウトインスタンス５５１０に自動的に変換することができる。デバイスセルレイアウトインスタンスは、レイアウト配置命令を用いて自動的に配置される。例えば、第１のデバイスセルレイアウトインスタンスは、開始位置（例えば、レイアウト環境の位置ｘ＝０、ｙ＝０）に配置することができる。デバイスセルは、ｘステップ及びｙステップに基づいてｘ軸及びｙ軸に沿って直列に配置することができる。ｘステップは、ｘ軸長Ｘにｘセルオフセット（「ｘｃｅｌｌ＿ｏｆｆｓｅｔ」）を加えたものに基づいており、ｙステップは、ｙ軸長Ｙにｙセルオフセット（「ｙｃｅｌｌ＿ｏｆｆｓｅｔ」）を加えたものに基づいている。
図５４及び図５５は、上述のように個数Ｐが完全平方に設定される例を示している。
本発明の開示の一部の実施形態の特徴及び利点は、トランジスタのレイアウトを形成するためのレイアウトインスタンス（例えば、多角形）の自動配置を含むことができる。例えば、図５６Ａは、ＭＯＳトランジスタを形成するためのレイアウトインスタンスの自動配置を示している。この例では、デバイスセル個数Ｐは４に等しく、得られるレイアウトは、トランジスタデバイスセルレイアウトインスタンス５６５０～５６５３の２×２アレイを含む。セル５６５０～５６５３の各々は、垂直ストリップとして並列に構成された複数のソース（ｓ）（例えば、ソース５６０２）と、ゲート（ｇ）（例えば、ゲート５６０１）と、ドレイン（ｄ）（例えば、ドレイン５６０３）とを含む。トランジスタの完全なレイアウトを形成するのに使用されるデバイスセルレイアウトインスタンスの自動配置は、トランジスタタイプと、計算されたものとすることができるその他とに基づいてその一部を選択することができる複数のパラメータに基づく場合がある。例えば、異なるトランジスタタイプは、レイアウト配置命令を用いて自動レイアウトを実施するための異なる格納されたパラメータを選択することができる。例えば、Ｖｇｓ＿ｍａｘ＝６ｖ、Ｖｄｓ＿ｍａｘ＝１２ｖを有するＮＭＯＳトランジスタに対する自動レイアウトは、例えば、異なる格納されたレイアウトパラメータを選択し、異なる配置計算を実施し、Ｖｇｓ＿ｍａｘ＝６ｖ、Ｖｄｓ＿ｍａｘ＝６ｖを有するＮＭＯＳトランジスタとは異なるレイアウトアルゴリズムによって実行することができる。従って、トランジスタの自動レイアウトは、トランジスタタイプに基づいてレイアウトパラメータを選択することを含むことができる。レイアウトパラメータが選択された状態で、トランジスタタイプに対するカスタマイズスクリプトを実行することによって追加のパラメータを計算することができる。特定のトランジスタを動的に構成するために、選択パラメータ及び計算パラメータは、レイアウト配置命令に対するパラメータとして含めることができる。例えば、トランジスタ属性（例えば、上述したｗ、ｌ、Ｆ、Ｍ）からソース、ドレイン、及びゲート寸法及び配置場所を決定することができ、レイアウト要素（例えば、多角形）は、例えば選択パラメータ及び計算パラメータに基づいてレイアウト内に自動的に配置することができる。図５６Ａに例示して上述したように、選択パラメータは、例えば、初期位置又はピッチ分だけ調節された初期位置のような予め定められた位置に特定のレイアウト要素を配置するための複数のオフセットを含むことができる。
図５６Ａは、実施形態による金属層の自動レイアウトを示している。この例は、実施形態による格納されたパラメータと計算パラメータとを示している。この例では、複数の金属層は、水平金属層５６２０及び５６２１のようなデバイスセルレイアウトインスタンスのアレイを覆う水平ストリップから構成される。金属層５６２０～５６２１を場合によって「金属２」と呼び、「金属２」は、例えば、ポリシリコン層の上方にある金属の第２の層とすることができる。金属層は、金属２の最大幅（「Ｍ２ｗｍａｘ」）に対して格納されたパラメータに設定された幅を有することができる。一部の工程では、金属化幅が予め定められた予め定められた値を超えた時にスロットを挿入することを必要とする場合がある（例えば、応力を軽減するために）。Ｍ２ｗｍａｘ幅は、スロットを必要とする幅よりも僅かに小さく設定することができる。別の実施形態では、スロット幅を格納することができ、Ｍ２ｗｍａｘは、例えば、カスタマイズレイアウト配置スクリプトによっていずれの予め定められた量よりも小さいスロット幅として計算することができる。更に、レイアウト配置スクリプトは、例えば、トランジスタのゲート幅に基づいてセルの特定の行にわたって収まることができる水平金属ストリップの個数を決定することができる。初期Ｍ２ストリップをセルの上縁の下方のオフセットＭ２ｏｓの場所（又は同等初期基準）に配置することができ、幅Ｍ２ｗｍａｘを有する計算個数の水平Ｍ２ストリップを直列に配置することができる（例えば、工程依存の格納されたパラメータとすることができる予め定められた間隙だけ距離を置いて）。図５６Ａは、デバイスセルの行間に構成されたゲート金属化５６２５を更に例示している。デバイスセルは、別の格納されたパラメータ「ｙｇａｐ」だけ分離することができ、Ｍ２ゲート金属５６２５を例えば間隙の中心に構成することができる。本発明の開示の実施形態は、実施形態によるＭ２をレイアウト内の下層構造に関連付けるビア（例えば、ビア５６１０）の自動配置を更に例示することができる。この例では、Ｍ２ストリップへのソースビア、ドレインビア、及びゲートビアは、トランジスタに対して格納されたパラメータのうちの１又は２以上、トランジスタの属性（例えば、ゲート幅）、及び／又はオフセットに基づいて自動的に配置することができる。例えば、１又は２以上の初期ソースビア５６１０は、ソースｙ軸オフセット（Ｓｙｏｓ）とソースｘ軸オフセット（Ｓｘｏｓ）とに基づいて配置することができる。追加のソースビアは、初期配置位置からの予め定められたステップ（例えば、Ｍ２ｗｍａｘに基づくｘ軸ピッチ長及びｙ軸ピッチ長）の場所に配置することができる。同様に、１又は２以上の初期ドレインビア５６１１は、ドレインｙ軸オフセット（Ｄｙｏｓ）とドレインｘ軸オフセット（Ｄｘｏｓ）とに基づいて配置することができる。追加のドレインビアは、初期配置位置からの予め定められたステップの場所に配置することができる。同様に、ゲートビアは、ゲートステップに従ってゲート５６０１をＭ２ゲート金属５６２５に結合することができる。この例では、ゲート対ゲートピッチ（Ｐｇｇ）、ゲート－ソース－ゲートピッチ（Ｐｇｓｇ）、及びドレイン対ドレインピッチ（Ｐｄｄ）は、格納されたパラメータとすることができる。この例では、ゲート対間のソースは、より大きいｘ軸長を有することができ、従って、例えば、トランジスタのレイアウト要素を適正に配置するためにＰｇｓｇ寸法を使用することができる。明らかなように、ソースビアは初期値で始まり（例えば、ＳｘｏｓとＳｙｏｓに基づいて）、各セルにわたってｘ軸とｙ軸に沿って繰り返す。同様に、ドレインビアは、初期値で始まり（例えば、ＤｘｏｓとＤｙｏｓに基づいて）、各セルにわたってｘ軸とｙ軸に沿って繰り返す。例えば、レイアウト要素がｘ軸に沿ってセル間を横切って繰り返すことができるように１つのセル内の最後のソース５６２２と隣接セル内の最初のソース５６２３の間のｘ軸距離を設定するためのｄｅｖＳｔｅｐパラメータを特定のトランジスタタイプに関して格納し、かつ取り出すことができる。同様に、例えば、ｙ間隙とデバイスの幅とを用いて、ｙ軸に沿ってセルを横切ってレイアウト要素の位置をオフセットすることができる。図５６Ａは、各接続点５６１０に対して複数のビアを配置することができることも例示している。５６５０に示すように、Ｍ２ｗｍａｘを用いて、例えば、Ｍ２ストリップとソース、ゲート、又はドレインとの交点に自動的に配置することができるビアの個数を計算することができる。一実施形態では、Ｍ２ストリップの水平縁部及びソース、ゲート、又はドレインの垂直縁部は、セットバック処理パラメータを有することができる。Ｍ２ｗｍａｘは、例えば、２*セットバックを差し引いた残りの距離とすることができ、５６５０に示すように直列に配置することができるビアの個数を計算するのに使用される。最後に、図５６Ｂは、例えば、Ｍ２の上方にあり、Ｍ２ソースとＭ２ドレインとＭ２ゲートとを接続するのに使用することができる金属層３の垂直ストリップ５６９０を示している。
集積回路の自動レイアウト
本発明の開示の様々な実施形態の特徴及び利点は、集積回路のためのレイアウトの自動発生を更に含むことができる。一部の例示的実施形態では、トランジスタレベル結線図は、関連のレイアウトスクリプトを有することができる。結線図がレイアウトに変換される（例えば、ＥＤＡツール内で）時に、回路結線図に関連付けられるレイアウトスクリプトを用いて回路結線図から発生されたレイアウトインスタンスを位置決めすることができる。本発明の開示の例示的実施形態は、回路に対する簡潔で効率的なレイアウトを自動的に発生させるために各トランジスタレベル結線図に合わせてカスタマイズされたレイアウトスクリプトを含むことができる。
図５７は、実施形態によるレイアウトの発生を示している。この図では、レイアウト発生器ソフトウエアコンポーネント５７００は、回路結線図５７０１を複数のレイアウトインスタンス（例えば、インスタンス５７１０、５７１１、５７１２、５７１３）に変換して回路レイアウト５７０３を形成する。回路結線図５７０１は、例えば、アナログ回路又は混合信号回路に対するトランジスタレベル回路を定めることができる。レイアウト発生器５７００は、回路結線図５７０１内の様々な回路構成要素に対するレイアウトインスタンス（例えば、多角形）を発生させることができる。最初に、レイアウトインスタンスは、例えば、散乱され、接続、回路性能に基づいてかつ面積を節約するようには最適に構成されない場合がある。有利なことに、レイアウト発生器５７００は、回路結線図５７０１に関するレイアウトスクリプト５７０２を受信することができる。一実施形態では、レイアウトスクリプト５７０２は、例えば、レイアウトを最適化するように特定の回路結線図に関してカスタマイズ及び予め定めることができる。下記でより詳細に説明するように、レイアウトスクリプト５７０２は、回路結線図５７０１から発生されたレイアウトインスタンスを自動的に配置するための命令セットを含むことができる。レイアウト５７０３に示すように、レイアウトスクリプト５７０２の実行は（例えば、コンピュータシステムによる）、複数のレイアウトインスタンス（例えば、インスタンス５７１０、５７１１、５７１２、５７１３）の位置決めをもたらして回路レイアウト５７０３を発生させることができる。
様々な実施形態では、例えば、レイアウトインスタンスは、回路結線図からの様々な構成要素に対応することができ、一部の場合に、回路が半導体に実施された時に回路の作動に対して有用とすることができる追加の構造がレイアウトに追加される。一例示的実施形態では、レイアウトインスタンスは、上述のように部分回路結線図のための予め定められたレイアウト（例えば、比較器、増幅器、発振器、バンドギャップ回路、電流ミラー、信号ＦＥＴ又は電力ＦＥＴのようなトランジスタレイアウト、又は広範な他のアナログ回路又は混合信号回路に関連付けられた予め定められたレイアウト）とすることができる。従って、レイアウトスクリプトは、１又は２以上のレイアウトインスタンスが格納されたライブラリ（例えば、回路結線図に対する１又は２以上の予め定められたレイアウトが格納されたライブラリ）への参照子(reference)（例えば、ライブラリ名称）を含むことができる。他の例示的実施形態では、レイアウトインスタンスは、例えば、抵抗器レイアウト構成要素又はコンデンサーレイアウト構成要素のような受動的レイアウト構成要素とすることができる。有利なことに、ある一定の例示的実施形態では、レイアウトスクリプトは、回路結線図５７０１から発生された複数のレイアウトインスタンスの各々に対する特定の配置を発生させ、追加のレイアウト構造（例えば、ビア、保護リング、バルク接続）を更に組み込んで自動的に配置することができる。従って、一部の例示的実施形態では、回路レイアウトを形成するのに使用される全てのレイアウトインスタンス（例えば、マスク）は、自動的に位置決めされて回路レイアウトを生成することができる。
図５８は、実施形態による自動レイアウト発生器を含む例示的システムを示している。この図では、機能回路構成要素５８０１は、共通回路機能を実施する複数の回路結線図を発生させるように構成することができる。例えば、機能回路構成要素５８０１を用いて比較器、発振器、増幅器、電流ミラー、ｇｍ回路、電圧－電流コンバータ、電圧バッファ、又は広範な他のアナログ回路機能又は混合信号回路機能のうちのいずれか１つに対する回路構成を発生させることができる。特定の機能回路構成要素５８０１は、様々なパラメータ（例えば、入力デバイスのタイプ、利得、クランピングなど）に従う特定の機能（例えば、電圧－電流コンバータ）を実施することができる。発生器ソフトウエア５８００は、パラメータ値を受信して上述のように回路結線図５８０２（１）を生成するためのネットリストを発生させることができる。発生器５８００は、例えば、パラメータ値の様々な組合せを受信するのに応答して異なる回路結線図５８０２（１）～５８０２（Ｎ）を生成することができる。異なるパラメータ値に基づいて、機能回路構成要素は、異なる特質を有する発振器、増幅器等のための結線図を発生させることができる。上述のように、回路結線図５８０２（１）～５８０２（Ｎ）は、ライブラリ５８０５に格納されたものとすることができる予め定められた部分回路結線図から発生させることができる。ライブラリ５８０５は、例えば、異なるパラメータ値にわたって機能回路構成要素５８０１のための回路結線図及びレイアウトを生成するための部分回路結線図及び部分回路レイアウトを格納することができる。
本発明の開示の一部の実施形態の特徴及び利点は、レイアウトスクリプト５８０３を発生させる発生器５８００を更に含む。レイアウトスクリプト５８０３は、共通機能を実施して同じパラメータの異なる値から発生させることができる複数の回路結線図５８０２（１）～５８０２（Ｎ）のうちの１又は２以上に関連付けることができる。一部の実施形態では、レイアウトスクリプト５８０３は、複数の回路結線図の各々に対するレイアウトインスタンスを位置決めするように構成される。例えば、図５８では、単一レイアウトスクリプト５８０３は、複数の回路結線図５８０２（１）～５８０２（Ｎ）に対するレイアウトを生成するように構成される。一部の実施形態では、レイアウトスクリプトは、異なる回路結線図からのレイアウトインスタンスに対して複数の配置作動（例えば、結線図５８０２（１）からのレイアウトインスタンスに対する配置作動、及び結線図５８０２（２）～５８０２（Ｎ）からの他のレイアウトインスタンスに対する他の配置作動）を実施することができる。下記の様々な例で説明するように、回路結線図５８０２（１）に対応するレイアウトインスタンスに対する配置作動を実行することができ（例えば、回路結線図５８０２（１）が発生され、レイアウトに変換された時）、他の回路結線図に対応するレイアウトインスタンスに対する配置作動は実行されない（例えば、回路結線図５８０２（１）が発生され、レイアウトに変換された時）。一例であるが単なる例として、特定の結線図が変換されてレイアウトインスタンスＸＵ１を提供し、別の結線図が変換されてレイアウトインスタンスＸＵ２が提供された場合に、レイアウトスクリプトは、ＸＵ１とＸＵ２の両方に対する配置作動を含むことができるが、配置作動は、レイアウトインスタンスがレイアウトキャンバス(layout canvas)に存在する時にのみこのレイアウトインスタンスに対して実行することができる。従って、一部の実施形態では、単一レイアウトスクリプトは、例えば、特定の結線図がレイアウトに変換されている時にのみ実行される配置作動を含むことができる。
レイアウト発生器５８０６は、レイアウトスクリプト５８０３といずれかの回路結線図５８０２（１）～５８０２（Ｎ）とを受信して対応するレイアウトを生成することができる。この図では、レイアウト発生器５８０６は、レイアウトスクリプト５８０３と回路結線図５８０２（１）とを受信してレイアウト５８０８を生成する。同様に、レイアウト発生器５８０６は、レイアウトスクリプト５８０３と回路結線図５８０２（Ｎ）とを受信してレイアウト５８０９を生成する。例えば、回路結線図５８０２（１）～５８０２（Ｎ）のうちのいずれかに対するレイアウトは、同じく自動的に発生させることができる。
本説明に説明する自動レイアウト技術は、図５８で説明したシステム及び本発明の開示の他の部分に適用することができるが、これらの技術は、例えば、ＥＤＡツールを使用するＥＤＡ環境内で結線図をレイアウトに変換するのに使用することができることは理解されるものとする。
図５９は、実施形態による回路結線図のレイアウトインスタンスへの変換及びレイアウトの発生を示している。この例では、５９０２で、回路結線図５９０１は、レイアウトインスタンス５９１０～５９１３に変換される。様々な実施形態では、レイアウトインスタンスは、結線図内の異なる構成要素に対応することができる。例えば、レイアウトインスタンスは、抵抗器レイアウト構成要素又はコンデンサーレイアウト構成要素のような受動的レイアウト構成要素に対応することができる。この例では、レイアウトインスタンス５９１３ａ－５９１３ｄは、例えば回路５９０１内にあり、１つの合計抵抗値Ｒｔｏｔａｌを発生させるように構成された複数の抵抗器セグメントに対応する抵抗器レイアウトセグメントとすることができる。下記の他の例では、レイアウトインスタンスは、例えば、結線図内にあり、１つの合計キャパシタンス値Ｃｔｏｔａｌを発生させるように構成された複数の単位コンデンサーに対応するコンデンサーレイアウトセグメントとすることができる。上述のように、回路結線図５９０１の異なるパラメータ化インスタンスは、異なる予め定められた部分回路結線図を含むことができる。この例では、レイアウトインスタンス５９１０、５９１１、及び５９１２は、３つの予め定められた部分回路結線図レイアウトである。回路結線図５９０１内のいずれか１又は２以上の構成要素をレイアウトインスタンスに変換し、本明細書に説明する技術に従って配置することができることは理解されるものとする。
最初に、レイアウトインスタンスは、レイアウト環境内に非最適方式で配置される場合がある（例えば、キャンバスにわたって散乱される）。レイアウトスクリプト５９０２は、レイアウトインスタンスを特定の位置に配置してより最適なレイアウトを生成することができる。この例では、レイアウトスクリプト５９０２は、５９１４でレイアウトインスタンスを特定の位置に配置してレイアウト５９３０を発生させる。有利なことに、レイアウトスクリプト５９０２は、例えば、１又は２以上の対応する回路結線図からの各レイアウトインスタンスをいずれかの位置に自動的に配置して最適なレイアウトを生成するようにカスタマイズすることができる。
図５９に示す例及び下記の更に別の例は、レイアウトスクリプトによる最終的な位置決めの前にレイアウトキャンバス上に最初に配置されたレイアウトインスタンスを示すが、レイアウトインスタンスは、キャンバス上へのそのような初期配置なくレイアウトスクリプトによって最終カスタマイズ位置に直接配置することができることは理解されるものとする。
図６０は、実施形態によるレイアウトスクリプトを示している。一部の実施形態の特徴及び利点は、複数のレイアウト配置命令を含むレイアウトスクリプトを含むことができる。レイアウト配置命令は、１又は２以上の対応するレイアウトインスタンスのための配置場所（例えば、レイアウト環境内の）を指定することができる。従って、レイアウト配置命令を有利に用いてレイアウトインスタンスのうちの１又は２以上を位置決めすることができる。この例では、レイアウトスクリプト６０００は、複数のレイアウト命令６００１～６００３を含む。レイアウト配置命令６００１～６００３は、各レイアウト配置命令に対応する特定の機能を実施するためのコードを含むことができる。コードは、例えば、ＥＤＡ環境内のスクリプト（例えば、Ｃａｄｅｎｃｅ（登録商標）内のＳｋｉｌｌ Ｓｃｒｉｐｔ（スキルスクリプト））のようなスクリプトとして実施することができる。この例では、レイアウト配置命令は、１又は２以上のインスタンスに対して作動することができる。更に、レイアウト配置命令は、例えば、レイアウトインスタンスに対して実施される様々な作動を制御するためのレイアウトパラメータを受信することができる。
様々な実施形態では、スクリプト６０００は、複数のレイアウト配置命令６００１～６００３を含むことができ、レイアウト配置命令のサブセットは、特定のレイアウトインスタンスへの参照子を含むことができる。下記の様々な例に示すように、一部の実施形態では、参照子はセル名称である（例えば、ｐｌａｃｅ＜ｃｅｌｌ＿ｎａｍｅ＞）。他の実施形態では、参照子はインスタンス名称である（例えば、ｐｌａｃｅ＜ｉｎｓｔａｎｃｅ＿ｎａｍｅ＞）。一部の用途では、複数のレイアウトインスタンスは、同じセル名称を有するが、異なるインスタンス名称を有することもできる。従って、異なるシナリオに対して、セル名称に基づく配置又はインスタンス名称に基づく配置をより効率的にすることができるレイアウト配置命令を有利に構成することができる。
下記では、様々な例示的レイアウト配置命令をより詳細に示している。
図６１は、実施形態によるレイアウト配置命令の例示的配置作動を示している。一部の実施形態では、１又は２以上のレイアウト配置命令は、特定のレイアウトインスタンスと、それを配置するためのｘ軸座標及びｙ軸座標とを指定する。この例では、レイアウトインスタンス６１０１は、６１０１Ａに示すように（ｘ，ｙ）座標（０，０）に配置される（例えば、「ｐｌａｃｅ ＜ｃｅｌｌ＿ｎａｍｅ＞ ０ ０」）。これに代えて、レイアウトインスタンス６１０１は、６１０１Ｂに示すように別の（ｘ，ｙ）座標（ｘ１，ｙ１）に配置することができる（例えば、「ｐｌａｃｅ ＜ｃｅｌｌ＿ｎａｍｅ＞ ｘ１ ｙ１」、ここで、ｘ１は第１の指定値とすることができ、ｙ１は第２の指定値とすることができる）。図６１は、１又は２以上のレイアウト配置命令が特定のレイアウトインスタンスの回転を更に指定する一部の実施形態の別の特徴も例示している。この例では、レイアウト配置命令は、レイアウトインスタンス６１０１Ｂを９０度だけ回転させることができる（例えば、ｐｌａｃｅ ＜ｃｅｌｌ＿ｎａｍｅ＞ ｘ１ ｙ１ ９０）。一部の実施形態では、レイアウト配置命令が特定のレイアウトインスタンスを格納するライブラリ名称を更に指定することが有利である場合がある。例えば、予め定められた部分回路レイアウトインスタンスを格納するライブラリは、レイアウト配置命令内にパラメータとして含めることができる（例えば、「ｐｌａｃｅ ＜ｌｉｂｒａｒｙ＿ｎａｍｅ＞ ＜ｃｅｌｌ＿ｎａｍｅ＞ ０ ０ ０」は、特定のライブラリからの特定のセルを（ｘ，ｙ）＝（０，０）に０回転で配置することができる）。
図６２は、更に別の実施形態によるレイアウトの発生の更に別の例を示している。一部の実施形態では、レイアウト配置命令は、複数のレイアウトインスタンスを位置決めすることができる。図６２に示す例は、例示的ものである。ここで、同じタイプのセル（例えば、異なるインスタンス名称を有する）に対する複数のレイアウトインスタンスを単一レイアウト配置命令を用いて配置することができる。この例では、レイアウトインスタンス６２０１ａ～６２０１ｂは、第１のレイアウトインスタンスタイプ（例えば、１つの予め定められた部分回路レイアウト又は受動構成要素）に対応し、レイアウトインスタンス６２０２ａ～６２０２ｄは、第２のレイアウトインスタンスタイプ（例えば、抵抗器レイアウト構成要素）に対応し、レイアウトインスタンス６２０３ａ～６２０３ｃは、第３のレイアウトインスタンスタイプ（例えば、コンデンサーレイアウト構成要素）に対応する。
一実施形態では、レイアウトインスタンス６２０１ａ～６２０１ｂは、単一レイアウト配置命令を用いて配置することができる。例えば、「ｐｌａｃｅＳＴＥＰ ＜ｃｅｌｌ＿ｎａｍｅ＞ ｘ ｙ ｓｔｅｐ ｓｔｅｐｄｉｒｅｃｔｉｏｎ ｒｏｔａｔｉｏｎ」という命令は、開始位置で始まる配置と、それに続くステップ（ｓｔｅｐ）によって定められた別の位置への配置とによって両方のレイアウトインスタンスを位置決めすることができる。この例示的レイアウト配置命令は、様々な実施形態に含めることができる複数の特徴を示している。第１に、第１のレイアウトインスタンス＜ｃｅｌｌ＿ｎａｍｅ＞は、特定の（ｘ，ｙ）座標に配置することができ、例えば、同じ＜ｃｅｌｌ＿ｎａｍｅ＞を有するその後のレイアウトインスタンスは、指定（ｘ，ｙ）座標から量「ステップ」だけオフセットされた位置に配置される。更に、レイアウト配置命令内にステップ方向（例えば、＋ｘ、－ｘ、＋ｙ、又は－ｙ）を指定することができる。最後に、この例示的レイアウト配置命令内には回転が含まれる。従って、「ｐｌａｃｅＳＴＥＰ ＜ｃｅｌｌ＿ｎａｍｅ＿６２０１＞ ０ ０ ＜ｃｅｌｌ＿ｗｉｄｔｈ＿６２０１＞ ｘ ９０」というレイアウト配置命令の実行は、レイアウトインスタンス６２０１ａ～６２０１ｂが点（０，０）で始めて配置され、次に、＋ｘ方向に沿って「０＋＜ｃｅｌｌ＿ｗｉｄｔｈ＞」の場所に９０度回転されて配置されるという結果をもたらすことができ、ここで、＜ｃｅｌｌ＿ｎａｍｅ＿６２０１＞はセル名称であり、＜ｃｅｌｌ＿ｗｉｄｔｈ＿６２０１＞はレイアウトインスタンス６２０１ａ～６２０１ｂの幅（ここではｘ軸に沿う長さ）である。同様に、レイアウトインスタンス６２０２ａ～６２０２ｄは、単一レイアウト配置命令を用いて点（ｘ１，０）で始めて直列に配置することができ、６２０３ａ～６２０３ｃは、単一レイアウト配置命令を用いて開始点（０，ｙ１）に直列に配置することができる。一部の例示的実施形態では、抵抗器は、専用レイアウト配置命令（例えば、ｐｌａｃｅＲＥＳ）を有することができ、コンデンサーは、専用レイアウト配置命令（例えば、ｐｌａｃｅＣＡＰ）を有することができ、これらの両方を下記でより詳細に説明する。
図６３Ａは、様々な実施形態による様々なレイアウト配置命令に使用することができるステップの例示的タイプを示している。図６３Ａは、レイアウトインスタンス６３０１ａ～６３０１ｄをレイアウトインスタンス６３０２ａ～６３０２ｄとは別様にステップさせることができることを示している。例えば、一実施形態では、ステップは、レイアウトインスタンスの隣接する境界の間の距離を指定することができる。これを６３００ａに例示しており、ここで、レイアウトインスタンス６３０２ａ～６３０２ｄは、（０，０）で始めて、各レイアウトインスタンスの垂直側壁境界の間の距離、すなわち、ステップだけ逐次＋ｘ軸に沿った位置に配置される。ここで、レイアウト配置命令は、その中に指定されたステップ値と、１つの軸（例えば、この場合はｘ軸）に沿うレイアウトインスタンスの長さとの和に基づいて各レイアウトインスタンスを位置決めすることができる。隣接するレイアウトインスタンスの間の距離を指定することは、例えば、抵抗器レイアウト構成要素又はコンデンサーレイアウト構成要素等に対するサイズが異なる場合があるレイアウトインスタンスに対して有利である場合がある。
これに代えて、ステップは、ピッチを指定することができ、ここで、その後の配置は、初期位置にピッチを加えた場所（例えば、ｘ＝ｘｉｎｉｔ＋（ｉ*ｐｉｔｃｈ））に配置される。従って、一部のレイアウト配置命令は、ステップを位置決めされるレイアウトインスタンスのサブセットの第１の軸線に沿う境界の長さよりも大きいか又はそれに等しいように設定することができる。図６３Ａでは、レイアウトインスタンス６３０１ａ～６３０１ｄは、ｘ軸に沿う長さに設定されたステップを有し、各レイアウトインスタンスは、隣接する垂直境界が接触するように配置される。このステップタイプはまた、例えば、各レイアウトインスタンスの間隔を設定するのに使用することができる。
図６３Ｂは、実施形態による一部のレイアウト配置命令に使用される別のパラメータを示している。一部の実施形態では、単一レイアウト配置命令を用いて複数のレイアウトインスタンスグループ（例えば、複数の抵抗器レイアウト構成要素サブグループ）を配置することができる。この例では、レイアウト配置命令は、少なくとも第１のレイアウト配置命令サブグループ６３０３ａ～６３０３ｄと、第２のレイアウト配置命令サブグループ６３０４ａ～６３０４ｄとを含む。レイアウト配置命令は、第１及び第２のサブグループ内のレイアウトインスタンス間のステップを指定することができる。一部の実施形態では、例えば、これらのサブグループは、異なる名称（例えば、抵抗器レイアウトインスタンス名称又はセル名称）を有することができ、レイアウト配置命令は、同じグループ内のレイアウトインスタンスを第１の間隔（又はステップ）を用いて配置することができ、２つのサブグループは、これらの間に第２の間隔（又はステップ）が存在するように配置することができる。この例では、レイアウト配置命令は、（０，０）で始めてｘ軸に沿う「ステップ」だけ分離された場所にレイアウトインスタンス６３０３ａ～５３０３ｄを直列に配置することができる。レイアウトインスタンス６３０４ａ～６３０４ｄは、グループ６３０３ａ～６３０３ｄの最後のレイアウトインスタンスの隣接する境界から「グループステップ」だけｘ軸に沿って分離した位置で始まって直列に配置される。次に、レイアウトインスタンス６３０４ａ～６３０４ｄは、「ステップ」だけ分離されて直列に配置される。抵抗器レイアウトインスタンスを位置決めするための例示的レイアウト配置命令は、「ｐｌａｃｅＲＥＳ ｘ ｙ ｓｔｅｐ＿ｂｔｗｎ＿ｓａｍｅ＿ｎａｍｅ＿ｒｅｓ ｓｔｅｐ＿ｂｔｗｎ＿ｄｉｆｆ＿ｎａｍｅ＿ｒｅｓ ｒｏｔａｔｉｏｎ ｄｉｒｅｃｔｉｏｎｘ ｄｉｒｅｃｔｉｏｎｙ ｄｉｓｔａｎｃｅ」である。下記では、図６３Ｃに関して「距離」特徴の議論をより詳細に行う。
一部の実施形態では、１つのレイアウト配置命令は、別のレイアウト配置命令に続くことができる。続くレイアウト配置命令は、先行レイアウト配置命令の最終位置から始まる位置に１又は２以上のレイアウトインスタンスを位置決めすることができる。この配置は、例えば、先に配置したレイアウトインスタンスに対して異なるレイアウトインスタンスを直列に配置するのに有利とすることができる。図６３Ｃは、２つの異なる例を示している。レイアウト６３００ｃ内には、例えば、レイアウトインスタンス６３０６ａ～６３０６ｄが第１のレイアウト配置命令（例えば、ｐｌａｃｅＳＴＥＰ）を用いて直列に配置され、レイアウトインスタンス６３０５ａ～６３０５ｄは、第２のレイアウト配置命令（例えば、ｐｌａｃｅＳＴＥＰＣＯＮＴＩＮＵＥ）を用いて先行レイアウト配置命令が終了した場所から続けて直列に配置される。一部の実施形態では、第２のレイアウト配置命令は、上述したステップ方向及び回転に関するレイアウト配置パラメータを含むことができる。レイアウト６３００ｄは、例えば、第２のレイアウト配置命令が、先行レイアウト配置命令が終了した場所から－９０度回転して－ｙ方向に沿って続けてレイアウトインスタンス６３０５ａ～６３０５ｄを直列に配置し、それによってこの例ではレイアウトインスタンスが占有された領域６３９０の周囲の周りに配置される場所を示している。以下の例は、実施形態による先行レイアウト配置命令に続き、先行レイアウト配置命令のｘ，ｙ座標を維持することができるレイアウト配置命令の例である：
「ｐｌａｃｅＳＴＥＰｃｅｌｌ ｌｉｂｒａｒｙｎａｍｅ ｃｅｌｌｎａｍｅ ｒｏｔａｔｉｏｎ」／／「ｌｉｂｒａｒｙｎａｍｅ」からの「ｃｅｌｌｎａｍｅ」に対するレイアウトインスタンス（回路結線図から変換されたものではなく、レイアウトキャンバス上に存在しないとすることができる）を先行命令からの（ｐｌａｃｅＳＴＥＰに続くことができる）次のステップｘ ｙに配置する。
ｐｌａｃｅＳＴＥＰｃｏｎｔｉｎｕｅ ｌｉｂｒａｒｙｎａｍｅ ｃｅｌｌｎａｍｅ ｓｔｅｐｄｉｒｅｃｔｉｏｎ ｓｔｅｐｄｉｓｔａｎｃｅ ｒｏｔａｔｉｏｎ／／レイアウトインスタンスを先行命令（ｐｌａｃｅＳＴＥＰに続くことができる）からの次のステップｘ ｙの場所に配置する。
図６４は、様々な実施形態による一部のレイアウト配置命令に使用される別のパラメータを示している。ここで、レイアウト配置命令は距離を更に指定する。距離は、１つの軸線（例えば、ｘ軸）に沿う最大距離を指定することができ、ここで、この距離よりも大きいレイアウトインスタンスの配置は、他方の軸線（例えば、ｙ軸）に沿う異なる位置で始まってこの距離に達するまで第１の軸線（例えば、ｘ軸）に沿って進行するように配置される。従って、レイアウトインスタンスは、第１の軸線に沿って開始位置から距離に基づく第２の位置まで直列に配置することができる。レイアウトインスタンスの第１の部分が開始位置と第２の位置の間の空間を張る時に、レイアウトインスタンスの第２の部分は、この最終位置から第２の軸線に沿ってオフセットされた第３の位置と、この距離に基づく第４の位置との間で第１の軸線に沿って直列に配置される。図６４は、異なる距離パラメータ値に対するレイアウトインスタンス６４０１ａ～６４０１ｃ及び６４０２ａ～６４０２ｇの異なるレイアウトを示している。
レイアウト６４００ａは、第１の距離に対してｄ１をパラメータとして設定することができることを示している。従って、レイアウトインスタンス６４０１ａ～６４０１ｃは、（０，０）から始まってｘ軸に沿って直列に配置される。インスタンス６４０１ｃが配置された状態で、距離ｄ１内に例えば６４０２ａの余地ができる。レイアウトインスタンス６４０１ａ～６４０１ｃ及び６４０２ａが距離ｄ１を張った状態で、配置のための次の位置は、インスタンス６４０２ａの最終位置からｙ軸に沿ってインスタンス６４０１ａ～６４０１ｃ又は６４０２ａの厚い方（ここではこれらのインスタンスは同じ厚みである）に等しい量だけｙ軸に沿ってオフセットされた新しい位置まで移動し、ｘ軸に沿って－ｘ方向に再開する。この例では、６４０２の全ての残りのインスタンスが配置される。しかし、追加のインスタンスが配置される場合に、配置は、距離ｄ１が占有される度にｙ軸を増分させることになる。これを６４００ｂに例示しており、ここで、ｄ１よりも短い距離ｄ２によって最後の２つのレイアウトインスタンス６４０２ｇ～６４０２ｆは、ｘ軸に折り返されてｙ軸に沿う第３の行を形成する。様々な実施形態では、レイアウトセグメントの自動蛇行（「前後」又は「交互」）配置は、一部の例示的用途ではセグメント間の接続の長さを有利に短縮することができる。
レイアウト６４００ｃ～６４００ｄは、一部の実施形態の別の特徴を示している。レイアウト６４００ｃでは、レイアウトインスタンスが残りの距離ｄ３内に適合することができない場合に、このレイアウトインスタンスはオフセットされ（この図ではｙ軸を上向きに）、開始位置は距離ｄ３の場所である。これに代えて、６４００ｄでは、レイアウトインスタンスは、ｘ＝０に対して左揃えにすることができる。
６４００ｅ～６４００ｆは、一部の実施形態の別の特徴を示している。この例は、距離パラメータの「厳しい」又は「緩い」遵守を指定することができる別のパラメータを示している。例えば、レイアウト６４００ｅに示すように、一部の状況では、オフセット位置で配置を続ける前に距離ｄ４よりも大きいある程度の小幅の延長を可能にすることが有利である場合がある。レイアウト６４００ｆに示すように、システムは、距離ｄ４を最大値として「厳密に」適用され、レイアウトインスタンス６４０１ｃは、距離ｄ４を超えないようにｙ軸を上がった新しい行に配置される。
レイアウト６４００ｇは、実施形態によるレイアウト配置命令の別のパラメータを示している。一実施形態では、レイアウト配置命令は、距離をレイアウトインスタンスのうちの１つに関連付けることができる。この例では、距離は、最も長い抵抗器レイアウト構成要素の長さであるｄ５に等しいように設定される。従って、最も長い抵抗器レイアウト構成要素の１つのインスタンスが配置され、その次の位置は、次の位置（この図ではｙ軸を上がった）に移動される。例えば、全ての抵抗器レイアウト構成要素が配置されてレイアウト６４００ｇを形成するまで、その後のレイアウトセグメントが上述のように配置される。
一部の実施形態の特徴及び利点は、条件付きステートメントを含むレイアウト配置命令を更に含むことができる。図６５は、条件付きレイアウト配置命令のための工程を示している。６５０１では、レイアウト配置命令に関する条件が評価される。レイアウト配置命令には、レイアウト自体に関するファクタに基づく表現（論理的又は演算的）又は条件を含む様々な条件を関連付けることができ、その例を下記で提供する。６５０２では、条件を評価することができる。条件が真である場合に、６５０３で１又は２以上のレイアウト配置命令を実行することができる。条件が偽である場合に、６５０４で他のレイアウト配置命令を実行することができる。図６５は、代替レイアウト配置命令を実行することを示すが（例えば、「ＩＦ ＜ｃｏｎｄｉｔｉｏｎ＝ｔｒｕｅ＞ ｔｈｅｎ ＜ｌａｙｏｕｔ ｐｌａｃｅｍｅｎｔ ｉｎｓｔｒｕｃｔｉｏｎ １＞、ｅｌｓｅ ＜ｌａｙｏｕｔ ｐｌａｃｅｍｅｎｔ ｉｎｓｔｒｕｃｔｉｏｎ ２＞」）、レイアウト配置命令は、条件が真又は偽の場合にのみレイアウト配置命令を実行することができ、他の場合に条件付きステートメントが終了する（例えば、「ＩＦ ＜ｃｏｎｄｉｔｉｏｎ＝ｔｒｕｅ＞ ｔｈｅｎ ＜ｌａｙｏｕｔ ｐｌａｃｅｍｅｎｔ ｉｎｓｔｒｕｃｔｉｏｎ＞、ｅｌｓｅ ｃｏｎｔｉｎｕｅ」又は「ＩＦ ＜ｃｏｎｄｉｔｉｏｎ＝ｆａｌｓｅ＞ ｔｈｅｎ ＜ｌａｙｏｕｔ ｐｌａｃｅｍｅｎｔ ｉｎｓｔｒｕｃｔｉｏｎ＞、ｅｌｓｅ ｃｏｎｔｉｎｕｅ」）ことは理解されるものとする。
一実施形態では、条件付きレイアウト配置命令は、位置が占有されているか否かを決定する。一部の用途では、レイアウトスクリプトは、同じタイプ（又は系統、例えば、異なるパラメータを有する同じ機能回路構成要素）の複数の回路に対して使用することができる。一部のパラメータに対して、特定のレイアウトインスタンスは、レイアウト上の空間を占有することができる。従って、特定の位置が占有されているか否かを決定することにより、系統内のどの回路が発生されているかを有利に示すことができる。従って、異なるレイアウトインスタンス及び／又は異なる位置をある位置が占有されているか否かに基づいて指定することができ、これは、例えば、同じタイプの回路構成に対して異なるパラメータを用いた異なるレイアウト配置命令の実行をもたらすことができる。例えば、「ｐｌａｃｅＴＡＰ ｘ ｙ」という例示的レイアウト配置命令は、レイアウトインスタンスが特定の位置に存在するか否かを決定することができる。この位置（ｘ，ｙ）が占有されている場合に、命令は、「ｐｌａｃｅＴＡＰ」に続いてレイアウト配置命令を実行することができる。これに代えて、位置が占有されていなかった場合に、命令は、異なるレイアウト配置命令を実行することができる（例えば、「ｐｌａｃｅＴＡＰ」に続く行を飛ばすことにより）。以下の条件付きレイアウト配置命令は、これに代えて、位置（ｘ，ｙ）＝（１０，１０）が占有されているか否かに基づいて「ｃｅｌｌｎａｍｅ１」又は「ｃｅｌｌｎａｍｅ２」を異なる場所に配置する。：
ｐｌａｃｅＴＡＰ １０ １０
ｐｌａｃｅ ｃｅｌｌｎａｍｅ１ ０ ５．５ Ｒ０
ｐｌａｃｅ ｃｅｌｌｎａｍｅ２ ４．９ ５．５ Ｒ０
上述のように、「ｃｅｌｌｎａｍｅ１」は、１つのパラメータセットを有する回路（例えば、高電圧スイッチを有する回路）に対して使用することができ、「ｃｅｌｌｎａｍｅ２」は、異なるパラメータセットを有する回路（例えば、低電圧スイッチを有する同じ回路）に対して使用することができる。異なる回路が異なるレイアウト間隔を有することができるので、異なるセルを異なる場所に有利に位置決めすることができる。
別の例示的条件付きレイアウト配置命令は、レイアウトインスタンスの属性を評価し、その結果に基づいて異なるレイアウト配置命令を実行することができる。例えば、条件付きレイアウト配置命令は、１又は２以上の指定レイアウトインスタンスがレイアウト内に含まれるか否かを決定することができる。指定インスタンスがレイアウト内に含まれている場合は、１又は２以上の第１のレイアウト配置命令を実行することができ、１又は２以上の指定レイアウトインスタンスがレイアウトに存在しない場合は、１又は２以上の第２のレイアウト配置命令を実行することができる。レイアウトインスタンスがレイアウト内に含まれているか否かを決定することは、例えば、セル名称又はインスタンス名称に基づいて条件を評価することによって実施することができる。「ｐｌａｃｅＩＦ ＜ｃｅｌｌ又はｉｎｓｔａｎｃｅ ｎａｍｅ＞＜ＮＯＴ－ｏｐｔ＞ｃｏｎｔａｉｎｓ ＜ｃｈａｒ（ｓ）＋ｗｉｌｄｃａｒｄｓ＞」という命令は、実施形態による例示的条件付きレイアウト配置命令である。この命令は、「ｐｌａｃｅＥＮＤ」指令に到達するまで「ｐｌａｃｅＩＦ」指令に続くレイアウト配置命令を実行することができる。以下は、「ｐｌａｃｅＩＦ」指令の例である：
ｐｌａｃｅＩＦ ｃｅｌｌｎａｍｅｃｏｎｔａｉｎｓ ａｍｐ*／／セル名称が「ａｍｐ＜ａｎｙ＞」を含む場合に増幅器を配置する。
ｐｌａｃｅ ａｍｐｌｉｆｉｅｒ＿ｈｉｇｈｇａｉｎ １．２３ ２．２３ Ｒ０
ｐｌａｃｅ ａｍｐｌｉｆｉｅｒ＿ｌｏｗｇａｉｎ ４．３ ０ Ｒ０
ｐｌａｃｅＥＮＤ
ｐｌａｃｅＩＦ ｉｎｓｔａｎｃｅｎａｍｅｃｏｎｔａｉｎｓ ｏｓｃ＿ｒｅｓ*／／インスタンス名称が「ｏｓｃ＿ｒｅｓ＜ａｎｙ＞」を含む場合にスイッチセル及びｍｕｘセルを配置する。
ｐｌａｃｅ ｏｓｃ＿ｒｅｓｉｓｔｏｒ＿ｓｗｉｔｃｈ１ １．２３ ２．２３ Ｒ０
ｐｌａｃｅ ｏｓｃ＿ｒｅｓ＿ｍｕｘ ４．３ ０ Ｒ０
ｐｌａｃｅＥＮＤ
ｐｌａｃｅＩＦ ｉｎｓｔａｎｃｅｎａｍｅＮＯＴｃｏｎｔａｉｎｓ ｏｓｃ＿ｒｅｓ*／／インスタンス名称が「ｏｓｃ＿ｒｅｓ＜ａｎｙ＞」を含まない場合に抵抗器を配置する。
ｐｌａｃｅＲＥＳ ０ ０ ０．５６ ０．８ Ｒ０ ｘ ｙ ８５
ｐｌａｃｅＥＮＤ
ここで、「*」はワイルドカードである。他のワイルドカードは、ＯＲに対する｜｜、代替変数を評価するための＆＆（例えば、「ｒｅｓ*＆＆ｃａｐ*」又は「ｃｈ*３＆＆ｃｈ*５」）を含むことができる。例えば、広範なワイルドカード演算子を用いて条件付きレイアウト配置命令に対する表現を構成することができることは理解されるものとする。一実施形態では、条件付けは、ｐｌａｃｅＩＦとｐｌａｃｅＥＬＳＥとの両方を含むことができる。例は以下の通りである：
ｐｌａｃｅＩＦ ｉｎｓｔａｎｃｅｎａｍｅＮＯＴｃｏｎｔａｉｎｓ ｏｓｃ＿ｒｅｓ*／／インスタンス名称が「ｏｓｃ＿ｒｅｓ＜ａｎｙ＞」を含まない場合に抵抗器を配置する。
ｐｌａｃｅＲＥＳ ０ ０ ０．５６ ０．８ Ｒ０ ｘ ｙ ８５
ｐｌａｃｅＥＬＳＥ
ｐｌａｃｅＴＡＰ １０１ ３０
ｐｌａｃｅＲＥＳ －３．１４ ９．７５ ．５６ ０．８ Ｒ９０ －ｘ ｙ ３１
ｐｌａｃｅＲＥＳ ８．８５ ６９．６５５ ０．５６ ０．８ Ｒ０ ｘ ｙ １３１Ｈ［０３５２］
ここで、「３１」は、上述した距離パラメータであり、「１３１Ｈ」は、同じく上述した厳しい遵守の場合の別の距離パラメータである。
図６６は、実施形態によるトランジスタをレイアウトの中に組み込むための別のレイアウト配置命令を示している。上述のように、トランジスタは、トランジスタレイアウト要素６６０１～６６０４のような複数のトランジスタレイアウト要素から形成することができる。トランジスタレイアウト要素６６０１～６６０４は、トランジスタレイアウト構成要素６６１０（例えば、単一複合ＦＥＴトランジスタのためのレイアウト構成要素）を形成するための１又は２以上のレイアウト配置命令を用いて配置することができる。様々な実施形態では、トランジスタレイアウト構成要素６６１０は、それを他の回路構成に対応する複数の他のレイアウトインスタンスと共にも配置することにより（例えば、レイアウト内の次の上のレベルで）、回路のためのレイアウトの中に組み込むことができる。図６６に示すように、トランジスタレイアウト構成要素６６１０は、レイアウトインスタンス６６１１（例えば、部分回路結線図に対応する）、レイアウトインスタンス６６１２ａ～６６１２ｃ（例えば、コンデンサーに対応する）、及びレイアウトインスタンス６６１３ａ～６６１３ｈ（例えば、抵抗器セグメントに対応する）と共にレイアウトの中に組み込まれる。レイアウト配置命令は、各レイアウトインスタンス６６１０～６６１３に対して作動することができる。自動発生抵抗器と、自動発生コンデンサーと、自動発生トランジスタと、予め定められた部分回路とに対する自動発生回路レイアウトの例を６６００に例示している。
様々な実施形態では、異なる機能を実施する異なるタイプのレイアウト配置命令は、レイアウトインスタンスを自動的に配置してレイアウトを生成するのに使用することができる配置セット（例えば、配置言語）を形成することができる。以下の説明は、単なる一例示的レイアウト配置命令セットである：
ｐｌａｃｅ ｌｉｂｒａｒｙｎａｍｅ ｃｅｌｌｎａｍｅ ｘ ｙ Ｒｏｔａｔｉｏｎ ／／回路結線図からのセルを配置する。
ｐｌａｃｅＩＮＳＴ ｉｎｓｔａｎｃｅ＿ｎａｍｅ ｘ ｙ ｒｏｔａｔｉｏｎ／／セル名称ではなくインスタンス名称に基づいて配置する。
ｐｌａｃｅＳＴＥＰ ｌｉｂｒａｒｙｎａｍｅ ｃｅｌｌｎａｍｅ ｘ ｙ ｓｔｅｐｄｉｒｅｃｔｉｏｎ ｓｔｅｐｄｉｓｔａｎｃｅ ｒｏｔａｔｉｏｎ／／回路結線図内のセルを配置し、ステップさせる；ステップ距離＝ピッチ（例えば、予め定められたｘ長さ又はｙ長さ＋任意的なオフセット間隔）。
ｐｌａｃｅＳＴＥＰｃｏｎｔｉｎｕｅ ｌｉｂｒａｒｙｎａｍｅ ｃｅｌｌｎａｍｅ ｓｔｅｐｄｉｒｅｃｔｉｏｎ ｓｔｅｐｄｉｓｔａｎｃｅ ｒｏｔａｔｉｏｎ／／上述のセルステップからの最後のステップｘ ｙに次のステップを配置する。ｐｌａｃｅＳＴＥＰに続く。
ｐｌａｃｅＳＴＥＰｃｅｌｌ ｌｉｂｒａｒｙｎａｍｅ ｃｅｌｌｎａｍｅ ｒｏｔａｔｉｏｎ／／存在しないセルを上述のセルステップからの次のステップｘ ｙに配置する。ｐｌａｃｅＳＴＥＰに続く（例えば、結線図から変換されたものではないレイアウトインスタンスを位置決めする）。
ｐｌａｃｅＣＥＬＬ ｌｉｂｒａｒｙｎａｍｅ ｃｅｌｌｎａｍｅ ｘ ｙ ｒｏｔａｔｉｏｎ／／回路結線図に存在しないセルを配置する（例えば、結線図から変換されたものではないセルを回転させてｘ ｙに配置する）。
ｐｌａｃｅＲＥＳ ｘ ｙ ｓｔｅｐ＿ｂｔｗｎ＿ｓａｍｅ＿ｎａｍｅ＿ｒｅｓ ｓｔｅｐ＿ｂｔｗｎ＿ｄｉｆｆ＿ｎａｍｅ＿ｒｅｓ ｒｏｔａｔｉｏｎ ｄｉｒｅｃｔｉｏｎｘ ｄｉｒｅｃｔｉｏｎｙ ｄｉｓｔａｎｃｅｆｏｒｒｅｓ（Ｈ ｈａｒｄ ｓｔｏｐ又はｍａｘＬ）／／結線図からの複数の抵抗器を配置する。ｄｉｓｔａｎｃｅｆｏｒｒｅｓは、抵抗器の１つの行に対する最大距離を設定し、末尾にある「Ｈ」フィールドは、％補正係数のないハードストップを定め、「ｍａｘＬ」は、数字の代わりに最も大きい抵抗器を距離として設定する。
ｐｌａｃｅＣＡＰ ｘ ｙ ｓｔｅｐ ｒｏｔａｔｉｏｎ ｄｉｓｔａｎｃｅ＿ａｖａｉｌａｂｌｅ＿ｆｏｒ＿ｓｔｅｐ／／結線図内にキャップを所与の距離に対する複数の行で配置する。
ｐｌａｃｅＦＥＴ ｘ ｙ ｘｓｔｅｐ ｙｓｔｅｐ ＃ｃｏｌｕｍｎｓ ＃ｒｏｗｓ／／トランジスタ（例えば、Ｍ＞１又は並列）に対するトランジスタレイアウト要素を列と行とのアレイに配置する。ｘｓｔｅｐ ｙｓｔｅｐは、デバイスタイプに対する式から計算される。
ｐｌａｃｅＴＡＰ ｘ ｙ／／ｘ，ｙをタップし、何も見つからなかった（他のインスタンスがこの位置（ｘ，ｙ）を占有していなかった）場合に次の行を実行し、タップ点で何かが見つかった場合に、その後の行を実行する。
ｐｌａｃｅＩＦ ＜ｃｅｌｌＮａｍｅＣｏｎｔａｉｎｓ、ｉｎｓｔＮａｍｅＣｏｎｔａｉｎｓ、ｃｅｌｌＮａｍｅＮＯＴｃｏｎｔａｉｎｓ、ｉｎｓｔＮａｍｅＮＯＴｃｏｎｔａｉｎｓ＞ ＜ｃｅｌｌｎａｍｅ又はｓｔｒｉｎｇ，＋ｗｉｌｄｃａｒｄｓ＞／／ｐｌａｃｅＥＮＤに到達するまで全てのレイアウト配置命令を実行する。例示的用途：異なる基本セル間で区別するため。
ｐｌａｃｅＩＦＥＬＳＥ ＜ｃｅｌｌＮａｍｅＣｏｎｔａｉｎｓ、ｉｎｓｔＮａｍｅＣｏｎｔａｉｎｓ、ｃｅｌｌＮａｍｅＮＯＴｃｏｎｔａｉｎｓ、ｉｎｓｔＮａｍｅＮＯＴｃｏｎｔａｉｎｓ＞ ＜ｃｅｌｌｎａｍｅ又はｓｔｒｉｎｇ，＋ｗｉｌｄｃａｒｄｓ＞／／ｐｌａｃｅＥＬＳＥの条件基準が満たされるまで全てのレイアウト配置命令を実行する。判断基準が満たされていない場合に、ｐｌａｃｅＥＬＳＥとｐｌａｃｅＥＮＤの間で指令を実行する。例示的用途：セルの追加が他のセルに対する配置を変化させる場合。
ｍｏｖｅＯＲＩＧＩＮ ｓｈｉｆｔ＿ｄｉｒｅｃｔｉｏｎ；ｐｒｂｏｕｎｄａｒｙを見つけて０，０を最も低いｙへ、最も左のｘへ、又はｘｙ両方に移動する。用途：位置決めの後に、より高いレベルのレイアウト内に組合せレイアウトインスタンスを位置決めするために０，０を予め定められたコーナ（例えば、左下コーナ）にリセットする。
以下は、抵抗器回路のためのレイアウトを発生させるのに使用される一例示的レイアウトである。以下の例示的レイアウトスクリプトを用いて、異なるパラメータを有する同系統の抵抗器をレイアウトすることができ、ここで、レイアウトインスタンスの一部は、一部の抵抗器回路に対して存在することができ、他の抵抗器回路に対しては存在しない：
ｌａｙｏｕｔ，ｒｅｓｉｓｔｏｒ
／／以下のスイッチが回路内に見つかった場合にそのうちの１つを配置する。
ｐｌａｃｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｓｗｉｔｃｈＨ １４．８９ ５８．００５ Ｒ１８０
ｐｌａｃｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｓｗｉｔｃｈＨＢ １４．８９ ５８．００５ Ｒ１８０
ｐｌａｃｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｓｗｉｔｃｈＴ ０ ０ Ｒ０
ｐｌａｃｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｓｗｉｔｃｈＴＢ ０ ０ Ｒ０
／／ｘ，ｙ＝１０，１０を検査し、そこが占有されているか否かに基づいて配置する。
ｐｌａｃｅＴＡＰ １０ １０
ｐｌａｃｅＩＮＳＴ ＸｋｅｌｖｉｎＰ －１．６７５ －４．８３ Ｒ０
ｐｌａｃｅＩＮＳＴ ＸｋｅｌｖｉｎＰ ８６．０３ １９．４ Ｒ２７０
ｐｌａｃｅＴＡＰ １０ １０
ｐｌａｃｅＩＮＳＴ ＸｋｅｌｖｉｎＮ ５．５５ －４．８３ Ｒ０
ｐｌａｃｅＩＮＳＴ ＸｋｅｌｖｉｎＮ ６１．９ ２０．３３５ Ｒ２７０
ｐｌａｃｅＴＡＰ １０ １０
ｐｌａｃｅＳＴＥＰ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｓｗｉｔｃｈＬ ０ ７．８７ ｘ ７．９９ Ｒ０
ｐｌａｃｅＳＴＥＰ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｓｗｉｔｃｈＬ １５８．４ ７．８７ ｘ ７．９９ Ｒ０
ｐｌａｃｅＳＴＥＰｃｏｎｔｉｎｕｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｓｗｉｔｃｈＬＢ ｘ ７．９９ Ｒ０
／／予め定められたマルチプレクサレイアウトを配置する。
ｐｌａｃｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｉｍｕｘ０ｐ１２５ ４２．３４５ ４９．６３５ Ｒ０
ｐｌａｃｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｉｍｕｘ０ｐ２５ ４２．３４５ ４９．６３５ Ｒ０
ｐｌａｃｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｉｍｕｘ０ｐ５ ４２．３４５ ４９．６３５ Ｒ０
ｐｌａｃｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｉｍｕｘ４ ４２．３４５ ４９．６３５ Ｒ０
ｐｌａｃｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｉｍｕｘ８ ４２．３４５ ４９．６３５ Ｒ０
ｐｌａｃｅ Ｇｅｎｅｒａｔｅ ＳＴＯＮＥｒｅｓｉｓｔｏｒｉｍｕｘ２ ４２．３４５ ４９．６３５ Ｒ０
／／どのスイッチが配置れているか（ＩＦ）及び何処に配置れているか（ＴＡＰ）に基づいて抵抗器を配置する。
ｐｌａｃｅＩＦＥＬＳＥ ｃｅｌｌＮａｍｅＮＯＴＣｏｎｔａｉｎｓ ｓｗｉｔｃｈＴ＆＆ｓｗｉｔｃｈＬ
ｐｌａｃｅＲＥＳ ０ ０ ０．５６ ０．８ Ｒ０ ｘ ｙ ８５／／「ｓｗｉｔｃｈＴ」及び「ｓｗｉｔｃｈＬ」がキャンバス上に存在しない場合に、この場所に抵抗器を配置する。
ｐｌａｃｅＥＬＳＥ
ｐｌａｃｅＴＡＰ １０１ ２０／／他の場合に、１０１，２０が占有されているか否か（系統内の特定の回路に依存する場合がある）に基づいて抵抗器を配置する。
ｐｌａｃｅＲＥＳ －２．１９ ８．８５ ．５６ ．８ Ｒ９０ －ｘ ｙ ３１
ｐｌａｃｅＲＥＳ ８．８５ ５９．６５５ ０．５６ ０．８ Ｒ０ ｘ ｙ １３１Ｈ
ｐｌａｃｅＥＮＤ
ｍｏｖｅＯＲＩＧＩＮ ｘ／／より高いレベルの使用に対してｘをリセットする。
ｍｏｖｅＯＲＩＧＩＮ ｙ／／より高いレベルの使用に対してｙをリセットする。
ｅｎｄｌａｙｏｕｔｂｉｏ
上述の例示的レイアウト配置命令は、使用することができるレイアウトスクリプト及びレイアウト配置命令の一例示的実施形態に過ぎない。本発明の開示及び特許請求の範囲内で他の実施を使用することもできると考えられることは理解されるものとする。
例示的コンピュータシステム
図６７は、ある一定の実施形態による例示的コンピュータシステムハードウエアを示している。本発明の開示の様々な実施形態は、本明細書に説明する様々な技術を実施するためのコンピュータ実行可能コード（ソフトウエア）に実施することができる。図６７は、様々な実施形態によるソフトウエアを実行するのに使用されるコンピュータの簡単な例を示している。１又は２以上のそのようなコンピュータを用いて、本明細書に説明する技術を実施することができる。図６７に示すように、コンピュータシステム６７００は、マルチプロセッサＣＰＵ（例えば、Ｉｎｔｅｌ（登録商標）又はＡＭＤ（登録商標）からのもの）のような１又は２以上のプロセッサ６７０１を含むことができる。プロセッサ６７０１は、実行された時に本明細書に説明する技術の一部又は全てを実施する実行可能プログラムコードをコンピュータ可読ストレージ媒体からロードすることができる。プロセッサ６７０１は、様々なサブシステムと通信するために、この図ではバス６７０５として表す１又は２以上のバスに結合することができる。この実施形態では、プロセッサ６７０１は、例えば、磁気ストレージ、光ストレージ、又は固体ストレージを含むことができるストレージデバイス６７０２と通信することができる（例えば、実行可能コードを取り出すために）。更に、プロセッサ６７０１は、バス６７０５を通してメモリ６７０３と通信することができる。メモリ６７０３は、例えば、プログラム実行中の命令及びデータの格納のためのランダムアクセスメモリ（ＲＡＭ）と、固定された命令を格納する読取専用メモリ（ＲＯＭ）とを含むいくつかのメモリを表すことができる。一部の実施形態では、プロセッサ６７０１は、取り外し可能媒体（例えば、ＣＤ－ＲＯＭ、ＤＶＤ、ブルーレイなど）、取り外し可能フラッシュメモリベースのドライブ又はカード、及び／又は当業技術で公知の他のタイプのストレージ媒体と通信することができる。
プロセッサ６７０１は、例えば、バス６７０５上でネットワークインタフェース６７０４と通信することができる。ネットワークインタフェース６７０４は、コンピュータシステム６７００が、例えば、本明細書に説明する技術を実施するために、他のコンピュータシステムと通信することができるネットワーク６７１０と通信することを可能にすることができる。例えば、様々な実施形態では、ネットワークインタフェース６７０４は、例えば、様々なイーサネット速度接続（例えば、オフィス、サーバ室、又はデータセンター内）をサポートするためのイーサネットカード、Ｗｉ－Ｆｉ、「ＩＥＥＥ ８０２」ベースのシステム、及び／又はセルラーアダプタ、モデム（電話、衛星、ケーブル、ＩＳＤＮなど）、デジタル加入者線（ＤＳＬ）ユニット、及び／又は他のデータ通信システムを含むことができる。
一部の実施形態では、本明細書に説明する技術は、１又は２以上のサーバコンピュータ上で実施することができる。他の実施形態では、本明細書に説明する技術の一部又は全ては、例えばラップトップコンピュータ又はデスクトップコンピュータ、又は入力／出力インタフェース６７０６を含むことができる他のコンピュータシステム上で実施することができる。入力／出力インタフェース６７０６は、入力デバイス（例えば、マウス、キーボード、又はタッチパッドなど）から情報を受信するための及び／又は出力デバイス（例えば、ディスプレイ）に情報を与えるためのハードウエアを含むことができる。
この図では、バス６７０５を単一バスとして表すが、バス６７０５は、複数のバスを含むことができることは理解されるものとする。
コンピュータシステム６７００が例示的なものであり、システム６７００よりも多いか又は少ない構成要素を有する多くの他の構成が可能であることは当業者によって認められるであろう。
一部の実施形態では、本明細書に説明する特徴及び技術は、リモートコンピュータシステム上で実行されるソフトウエア（例えば、クラウド内で実行されるサービスとしてのソフトウエア）に具現化することができる。図６８は、ある一定の実施形態に使用することができる様々なコンピュータシステム構成を示している。この例では、本明細書に開示する技術の一部又は全てを実施するための実行可能コードは、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、又は他のネットワーク（例えば、インターネット）のようなネットワーク６８１０を通して互いに結合された１又は２以上のサーバコンピュータ上で実行することができる。本明細書に開示する技術の一部又は全てを実施するためのコンピュータ実行可能コードは、例えば、単一サーバ又は複数サーバ６８１１～６８１３上で実行することができる。サーバ６８１１～６８１３は、図６７に説明したコンピュータアーキテクチャを有することができる。様々な実施形態によるソフトウエアは、サーバによって直接実行するか又は例えば当業者に公知であるようにコンピュータシステムハードウエア上で実行される仮想機械上で実行することができる。一部の実施形態では、本発明の開示の実施形態は、例えば、データセンター６８２０～６８２１の一部である１又は２以上のサーバ上で実施することができる。
上述のように、本明細書に説明する一部の実施形態は、ユーザから入力を受信することができる。従って、ユーザは、例えば、コンピュータシステム６８３０～６８３２と対話することができ、更にこれらのコンピュータシステムは、ネットワーク６８１０を通して１又は２以上のサーバコンピュータ６８１１～６８１４と通信して本明細書に説明する技術を実施する。
図６９は、実施形態により回路を作る工程を示している。上述のように、本明細書に開示する技術の一部又は全ては、集積回路を作るための工程の一部として使用することができる。例えば、６９０１では、発生されることになる回路を指定する情報は、ソフトウエアシステム（例えば、上述した様々な実施形態による発生器ソフトウエアシステム）内で受信される。６９０２では、ソフトウエアシステムは、結線図を発生させることができる。６９０３では、レイアウトが発生される。６９０４では、レイアウトを用いて回路を製作することができる。例えば、レイアウトは、レイアウト内の幾何学形状を表すためのファイルフォーマットに変換されてフォトマスクを生成するのに使用されるか、又は半導体製作ツールの中にロードされて物理的半導体回路を製作するのに使用することができる。６９０５では、回路はパッケージ化される。例えば、半導体ウェーハは、個々の半導体ダイ（別名「チップ」）に分割することができ、半導体チップのうちの１又は２以上は、パッケージ化することができる。
更に別の例示的実施形態
様々な実施形態の特徴及び利点は、単体で又は以下のような組合せで以下の技術により回路の自動発生に関連することができる。
様々な実施形態では、本明細書に説明する技術は、コンピュータ実装方法、システム、装置、及び機械（例えば、コンピュータ）実行可能命令を格納するコンピュータ可読媒体に具現化することができる。
以下は、様々な実施形態による様々な例示的方法である。以下の例は、様々な異なる組合せに組み合わせることができることは理解されるものとする。これに加えて、本発明の開示に照らして他の例示的組合せが可能であることも理解されるものとする。従って、以下の例は例示であり、限定ではない。
実施形態１．回路を生成するコンピュータ実装方法(computer-implemented method)であって、生成されることになる回路を指定するパラメータを受信する段階、回路に含められることになる部分回路結線図をパラメータに基づいて選択する段階、部分回路結線図間の接続をパラメータに基づいて決定する段階、部分回路結線図と予め定められた部分回路結線図間の接続とを指定する、生成されることになる回路のための回路仕様(circuit specification)を生成する段階、及び生成されることになる回路に関連付けられたレイアウトスクリプトを生成する段階を含む回路仕様を生成する段階と、回路仕様に指定された予め定められた部分回路結線図を選択する段階、回路結線図を形成するために予め定められた部分回路結線図を接続する段階、回路結線図を複数のレイアウトインスタンスに変換する段階、及び回路レイアウトを生成するために、生成されることになる回路に関連付けられたレイアウトスクリプトに基づいてレイアウトインスタンスを位置決めする段階を含む回路仕様を回路結線図及び回路レイアウトに変換する段階とを含むコンピュータ実装方法。
実施形態２．予め定められた部分回路結線図が、予め定められたアナログ部分回路結線図を含む実施形態１の方法。
実施形態３．パラメータが、１又は２以上の機能回路構成要素を指定し、１又は２以上の機能回路構成要素が、対応する予め定められた部分回路結線図を有する実施形態１の方法。
実施形態４．１又は２以上の機能回路構成要素に対応する１又は２以上の記号を生成する段階を更に含み、記号が、選択された予め定められた部分回路結線図をカプセル封入する実施形態３の方法。
実施形態５．レイアウトスクリプトが、複数のレイアウト配置命令を含む実施形態１の方法。
実施形態６．レイアウトスクリプトが、複数の回路結線図からのレイアウトインスタンスを位置決めするように構成される実施形態１の方法。
実施形態７．複数の回路結線図が、同じ機能回路構成要素に関連付けられる実施形態６の方法。
実施形態８．回路仕様を生成する段階が、第１のソフトウエアシステム上で実施され、回路仕様を回路結線図及び回路レイアウトに変換する段階が、第２のソフトウエアシステム上で実施される実施形態１の方法。
実施形態９．第２のソフトウエアシステムが、電子設計自動化ソフトウエアシステムである実施形態８の方法。
実施形態１０．回路を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになる回路を指定するパラメータを受信する段階、回路に含められることになる予め定められた部分回路結線図をパラメータに基づいて選択する段階、部分回路結線図間の接続をパラメータに基づいて決定する段階、部分回路結線図と部分回路結線図間の接続とを指定する生成されることになる回路のための回路仕様を生成する段階、及び生成されることになる回路に関連付けられたレイアウトスクリプトを生成する段階を含む回路仕様を生成する段階と、回路仕様に指定された予め定められた部分回路結線図を選択する段階、回路結線図を形成するために予め定められた部分回路結線図を接続する段階、回路結線図を複数のレイアウトインスタンスに変換する段階、及び回路レイアウトを生成するために、生成されることになる回路に関連付けられたレイアウトスクリプトに基づいてレイアウトインスタンスを位置決めする段階を含む回路仕様を回路結線図及び回路レイアウトに変換する段階とを含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
いずれか１又は２以上の実施形態２－９と組み合わされた実施形態１０のコンピュータシステム。
実施形態１１．コンピュータシステムによって実行された時に、生成されることになる回路を指定するパラメータを受信し、回路に含められることになる予め定められた部分回路結線図をパラメータに基づいて選択し、部分回路結線図間の接続をパラメータに基づいて決定し、部分回路結線図と部分回路結線図間の接続とを指定する生成されることになる回路のための回路仕様を生成し、かつ生成されることになる回路に関連付けられたレイアウトスクリプトを生成することを含む、回路仕様を生成することと、回路仕様に指定された予め定められた部分回路結線図を選択し、回路結線図を形成するために予め定められた部分回路結線図を接続し、回路結線図を複数のレイアウトインスタンスに変換し、かつ回路レイアウトを生成するために生成されることになる回路に関連付けられたレイアウトスクリプトに基づいてレイアウトインスタンスを位置決めすることを含む、回路仕様を回路結線図及び回路レイアウトに変換することと、をコンピュータシステムに行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
コンピュータシステムによって実行された時にコンピュータシステムにいずれか１又は２以上の実施形態２－９を実施させるコンピュータ実行可能命令が格納された実施形態１１の非一時的コンピュータ可読ストレージ媒体。
実施形態１２．回路を生成するコンピュータ実装方法であって、少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信する段階と、少なくとも１つのソフトウエアシステムにより、回路仕様パラメータに基づいて複数の部分回路結線図を選択する段階と、少なくとも１つソフトウエアシステムにより、少なくとも１つの機能回路構成要素のための回路結線図を形成するために部分回路結線図を組み合わせる段階とを含むコンピュータ実装方法。
実施形態１３．部分回路結線図が、アナログ部分回路結線図を含む実施形態１２の方法。
実施形態１４．部分回路結線図が、予め定められたアナログ部分回路結線図を含む実施形態１２の方法。
実施形態１５．選択された複数の部分回路結線図が、第２の複数の予め定められたアナログ部分回路結線図のサブセットである実施形態１４の方法。
実施形態１６．第２の複数の予め定められたアナログ部分回路結線図が、少なくとも１つの機能アナログ回路構成要素に対応する実施形態１５の方法。
実施形態１７．複数の部分回路結線図が、異なる回路を用いて同じ機能を実施するための代替部分回路結線図を含む実施形態１５の方法。
実施形態１８．部分回路結線図が、異なる電気特質を有する複数のアナログピンを含む実施形態１２の方法。
実施形態１９．異なる電気特質が、異なる電圧又は電流作動範囲である実施形態１８の方法。
実施形態２０．部分回路結線図が、複数のピンを含み、組み合わせる段階が、部分回路結線図のピンをマッピングする段階を含む実施形態１２の方法。
実施形態２１．複数のピンのうちの１又は２以上のピンが、アナログピンである実施形態２０の方法。
実施形態２２．マッピングする段階が、少なくとも１つのピンマップに基づいている実施形態２０の方法。
実施形態２３．異なるピンマップが、選択された部分回路結線図の異なる組合せのための複数の部分回路結線図ピンの間の接続を指定する実施形態２２の方法。
実施形態２４．少なくとも１つのピンマップが、選択された部分回路結線図に基づいている実施形態２２の方法。
実施形態２５．ピンマップが、部分回路結線図のピンの間の接続を指定する実施形態２２の方法。
実施形態２６．ピンマップが、部分回路結線図のピンの間の接続と回路結線図の入力又は出力とを指定する実施形態２２の方法。
実施形態２７．接続されたピンが、予め決められた互換性を有する実施形態２０の方法。
実施形態２８．ピンをマッピングする段階が、回路結線図内でピンを接続する段階を含む実施形態２０の方法。
実施形態２９．マッピングする段階が、複数の予め定められた規則に基づいて少なくとも１つのソフトウエアシステムによって自動的に行われる実施形態２０の方法。
実施形態３０．回路仕様パラメータに関する異なる値が、少なくとも１つの機能回路構成要素に対して異なる特質を有する異なるアナログ回路結線図を発生する実施形態１２の方法。
実施形態３１．異なる対応する機能回路構成要素に関する異なる回路仕様パラメータセットが、異なる対応する予め定められた部分回路結線図セットを有する実施形態１２の方法。
実施形態３２．異なる回路仕様パラメータセットに関する異なる値が、異なる機能回路構成要素に対応する予め定められた部分回路結線図の複数のセットのうちの１つから予め定められた部分回路結線図の異なるサブセットを選択する実施形態３１の方法。
実施形態３３．複数の回路仕様パラメータが、物理特質を指定するパラメータ又は電気特質を指定するパラメータのうちの１又は２以上を含む実施形態１２の方法。
実施形態３４．選択された部分回路を指定するネットリストを生成する段階を更に含む実施形態１２の方法。
実施形態３５．ネットリストが、ｖｅｒｉｌｏｇファイルである実施形態３４の方法。
実施形態３６．部分回路結線図が、少なくとも１つの機能回路構成要素のための回路結線図を形成するために少なくとも１つの機能回路構成要素に関連付けられた規則セットに従って組み合わされる実施形態１２の方法。
実施形態３７．異なる機能回路構成要素に対応する異なる回路仕様パラメータが、異なる部分回路結線図セットを組み合わせるための異なる関連規則セット(associated sets of rules)を用いて処理される実施形態１２の方法。
実施形態３８．異なる機能回路構成要素が、予め定められた部分回路結線図の対応する独特なセットを有する実施形態１２の方法。
実施形態３９．予め定められた部分回路結線図の各独特なセットが、対応する機能回路構成要素に対してのみ使用される１又は２以上の独特な予め定められたアナログ部分回路結線図を含む実施形態３８の方法。
実施形態４０．予め定められた部分回路結線図の各独特なセットが、複数の対応する機能回路構成要素に対して使用される１又は２以上の予め定められたアナログ部分回路結線図を含む実施形態３８の方法。
実施形態４１．回路仕様パラメータが、変数及び対応する値を含む実施形態１２の方法。
実施形態４２．変数及び値が、テキストとして受信される実施形態４１の方法。
実施形態４３．回路仕様パラメータが、回路結線図の特質を指定するコードを含む実施形態１２の方法。
実施形態４４．コードの異なる値が、異なる部分回路結線図を選択する実施形態４３の方法。
実施形態４５．回路を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信する段階と、少なくとも１つのソフトウエアシステムにより、回路仕様パラメータに基づいて複数の部分回路結線図を選択する段階と、少なくとも１つソフトウエアシステムにより、少なくとも１つの機能回路構成要素のための回路結線図を形成するために部分回路結線図を組み合わせる段階とを含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態１２－１４のいずれか１又は２以上と組み合わされた実施形態４５のコンピュータシステム。
実施形態４６．コンピュータシステムによって実行された時にコンピュータシステムに、少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信させ、少なくとも１つのソフトウエアシステムにより、回路仕様パラメータに基づいて複数の部分回路結線図を選択させ、かつ少なくとも１つソフトウエアシステムにより、少なくとも１つの機能回路構成要素のための回路結線図を形成するために部分回路結線図を組み合わさせるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態１２－１４のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態４６の非一時的コンピュータ可読ストレージ媒体。
実施形態４７．回路を生成するためのシステムであって、少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信するための手段と、少なくとも１つのソフトウエアシステムにより、回路仕様パラメータに基づいて複数の部分回路結線図を選択するための手段と、少なくとも１つソフトウエアシステムにより、少なくとも１つの機能回路構成要素のための回路結線図を形成するために部分回路結線図を組み合わせるための手段とを含むシステム。
実施形態４８．回路を生成するコンピュータ実装方法であって、少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信する段階と、少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素のための回路レイアウトを形成するために回路仕様パラメータに基づいて複数の部分回路レイアウトを組み合わせる段階とを含むコンピュータ実装方法。
実施形態４９．部分回路レイアウトが、アナログ部分回路レイアウトである実施形態４８の方法。
実施形態５０．部分回路レイアウトが、予め定められたアナログ部分回路レイアウトである実施形態４８の方法。
実施形態５１．複数の予め定められたアナログ部分回路レイアウトのサブセットが、少なくとも１つの機能アナログ回路構成要素に対応する実施形態５０の方法。
実施形態５２．複数の部分回路レイアウトが、異なる回路を用いて同じ機能を実施するための代替部分回路レイアウトを含む実施形態４８の方法。
実施形態５３．回路仕様パラメータに関する異なる値が、少なくとも１つの機能回路構成要素に対して異なる特質を有する異なるアナログ回路レイアウトを発生する実施形態４８の方法。
実施形態５４．異なる対応する機能回路構成要素に対する異なる回路仕様パラメータセットが、異なる対応する予め定められた部分回路レイアウトセットを有する実施形態４８の方法。
実施形態５５．各回路仕様パラメータセットに対する異なる値が、異なる機能回路構成要素に対応する複数の予め定められた部分回路レイアウトセットのうちの１つからの予め定められた部分回路レイアウトの異なるサブセットを組み合わせる実施形態５４の方法。
実施形態５６．複数の回路仕様パラメータが、物理特質を指定するパラメータ又は電気特質を指定するパラメータのうちの１又は２以上を含む実施形態４８の方法。
実施形態５７．回路仕様パラメータが、変数及び対応する値を含む実施形態４８の方法。
実施形態５８．回路仕様パラメータが、変数を含み、値が、テキストとして受信される実施形態５７の方法。
実施形態５９．回路仕様パラメータが、回路レイアウトの特質を指定するコードを含む実施形態４８の方法。
実施形態６０．コードの異なる値が、異なる部分回路レイアウトを選択する実施形態５９の方法。
実施形態６１．組み合わせる段階が、部分回路レイアウトを回路レイアウトに配置するための複数のレイアウト配置命令に基づいている実施形態４８の方法。
実施形態６２．部分回路レイアウトのうちの少なくとも１つが、第１の高さ及び第１の幅を有し、他方の部分回路レイアウトのうちの少なくとも１つが、第１の高さとは異なる第２の高さと第２の幅とは異なる第２の幅とを有する実施形態６１の方法。
実施形態６３．レイアウト配置命令が、予め定められる実施形態６１の方法。
実施形態６４．レイアウト配置命令が、外部データ記録からの配置データにアクセスする実施形態６１の方法。
実施形態６５．レイアウト配置命令が、外部データ記録内に予め定められる実施形態６１の方法。
実施形態６６．レイアウト配置命令が、ｘ，ｙ座標系に従って部分回路レイアウトを配置する実施形態６１の方法。
実施形態６７．異なる対応するレイアウト配置命令に関連付けられた異なる部分回路レイアウトセットから異なる回路レイアウトを形成することができる実施形態６１の方法。
実施形態６８．複数のレイアウト配置命令が、１又は２以上の部分回路レイアウトを特定の座標に配置する１又は２以上のレイアウト配置命令を含む実施形態６１の方法。
実施形態６９．複数のレイアウト配置命令が、１又は２以上の部分回路レイアウトを回転させる１又は２以上のレイアウト配置命令を含む実施形態６１の方法。
実施形態７０．複数のレイアウト配置命令が、シーケンスになっており、特定の部分回路レイアウトが、レイアウト配置命令のシーケンスに基づいて直列に配置される実施形態６１の方法。
実施形態７１．複数のレイアウト配置命令が、部分回路レイアウトの配置を指定するデータにアクセスする実行可能命令を含む実施形態６１の方法。
実施形態７２．データが、各部分回路レイアウトに対して実行されることになる１又は２以上のレイアウト配置命令を指定する実施形態７１の方法。
実施形態７３．データが、複数の部分回路レイアウトを配置するためのｘ軸及びｙ軸座標を指定する実施形態７１の方法。
実施形態７４．データが、部分回路レイアウトのうちの１又は２以上に対する回転を指定する実施形態７１の方法。
実施形態７５．回路仕様パラメータに関する異なる値が、対応するレイアウト配置命令を用いて異なる部分回路レイアウトを組み合わせ、実行される特定のレイアウト配置命令が、特定の回路仕様パラメータ値から生成された特定のアナログ回路レイアウトに固有である実施形態６１の方法。
実施形態７６．回路レイアウトを形成するために部分回路レイアウトの特定の組合せに基づいて複数のレイアウト配置命令セットのうちの１つを実行する段階を更に含み、部分回路レイアウトの異なる組合せが、対応する異なるレイアウト配置命令を有する実施形態６１の方法。
実施形態７７．回路を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信する段階、及び少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素のための回路レイアウトを形成するために回路仕様パラメータに基づいて複数の部分回路レイアウトを組み合わせる段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態４８－７６のいずれか１又は２以上と組み合わされた実施形態７７のコンピュータシステム。
実施形態７８．コンピュータシステムによって実行された時にコンピュータシステムに、少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信させ、かつ少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素のための回路レイアウトを形成するために回路仕様パラメータに基づいて複数の部分回路レイアウトを組み合わさせるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態４８－７６のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態７８の非一時的コンピュータ可読ストレージ媒体。
実施形態７９．回路を生成するためのシステムであって、少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信するための手段と、少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素のための回路レイアウトを形成するために回路仕様パラメータに基づいて複数の部分回路レイアウトを組み合わせるための手段とを含むシステム。
実施形態８０．回路を生成するコンピュータ実装方法であって、生成されることになる回路の第１のモデルを生成する段階と、第１のモデルに対応する回路仕様パラメータを生成する段階と、回路仕様パラメータに基づいて複数の部分回路結線図を選択する段階と、生成されることになる回路のための回路結線図を形成するために部分回路結線図を組み合わせる段階とを含み、組み合わされた部分回路結線図が、第１のモデルに対応するトランジスタレベルモデルを形成するコンピュータ実装方法。
実施形態８１．第１のモデルが、挙動モデルである実施形態８０の方法。
実施形態８２．第１のモデルの複数の挙動レベル模擬実験が、トランジスタレベルモデルに対する対応する複数のトランジスタレベル模擬実験と実質的に適合する実施形態８０の方法。
実施形態８３．第１のモデルが、第１のモデルに対する複数の挙動を生成するように回路仕様パラメータに基づいて構成可能であり、第１のモデル及びトランジスタレベルモデルに対する模擬実験が、第１のモデル及びトランジスタレベルモデルが同じパラメータを有する時に実質的に適合する実施形態８０の方法。
実施形態８４．第１のモデルの複数の挙動レベル模擬実験が、トランジスタレベルモデルに対する対応する複数のトランジスタレベル模擬実験に適合する実施形態８０の方法。
実施形態８５．部分回路結線図が、予め定められたアナログ部分回路結線図を含む実施形態８０の方法。
実施形態８６．回路結線図を複数のレイアウトインスタンスに変換する段階と、回路レイアウトを生成するためにレイアウトスクリプトに基づいてレイアウトインスタンスを位置決めする段階とを更に含む実施形態８０の方法。
実施形態８７．回路を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになる回路の第１のモデルを生成する段階、第１のモデルに対応する回路仕様パラメータを生成する段階、回路仕様パラメータに基づいて複数の部分回路結線図を選択する段階、及び生成されることになる回路のための回路結線図を形成するために部分回路結線図を組み合わせる段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含み、組み合わされた部分回路結線図が、第１のモデルに対応するトランジスタレベルモデルを形成するコンピュータシステム。
実施形態８８．コンピュータシステムによって実行された時にコンピュータシステムに、生成されることになる回路の第１のモデルを生成することと、第１のモデルに対応する回路仕様パラメータを生成することと、回路仕様パラメータに基づいて複数の部分回路結線図を選択することと、生成されることになる回路のための回路結線図を形成するために部分回路結線図を組み合わせることと、を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体であって、組み合わされた部分回路結線図が、第１のモデルに対応するトランジスタレベルモデルを形成する非一時的コンピュータ可読ストレージ媒体。
実施形態８０－８６のいずれか１又は２以上と組み合わされた実施形態８７のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態８０－８６のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態８８の非一時的コンピュータ可読ストレージ媒体。
実施形態８９．回路を生成するためのシステムであって、生成されることになる回路の第１のモデルを生成するための手段と、第１のモデルに対応する回路仕様パラメータを生成するための手段と、回路仕様パラメータに基づいて複数の部分回路結線図を選択するための手段と、生成されることになる回路のための回路結線図を形成するために部分回路結線図を組み合わせるための手段とを含み、組み合わされた部分回路結線図が、第１のモデルに対応するトランジスタレベルモデルを形成するシステム。
実施形態９０．回路を生成するコンピュータ実装方法であって、生成されることになる回路を指定する情報を受信する段階と、情報に基づいて１又は２以上の部分回路結線図に対応する１又は２以上のピンリストを選択する段階であって、各ピンリストが、対応する部分回路結線図のための部分回路結線図ピンを含む選択する段階と、情報に基づいて少なくとも１つの記号に対する複数の予め定められたピンのサブセットを選択する段階と、部分回路結線図ピンと少なくとも１つの記号に対する複数の予め定められたピンのサブセットとの間の接続を確立する段階と、１又は２以上の部分回路結線図に対応する１又は２以上のピンリストからの部分回路結線図ピン、少なくとも１つの記号に対する複数の予め定められたピンのサブセット、及び部分回路結線図ピンと少なくとも１つの記号に対する複数の予め定められたピンのサブセットとの間の接続を含む回路仕様を生成する段階とを含むコンピュータ実装方法。
実施形態９１．回路結線図を生成するためにＥＤＡツール内で回路仕様を処理する段階を更に含む実施形態９０の方法。
実施形態９２．ピンリスト及び記号が、第１の機能回路構成要素に対応する実施形態９０の方法。
実施形態９３．異なる機能回路構成要素が、異なる関連の部分回路結線図ピンリストと機能回路構成要素記号に対する予め定められたピンとを有する実施形態９２の方法。
実施形態９４．回路仕様から生成された回路のためのレイアウトインスタンスを自動的に位置決めするように構成されたレイアウトスクリプトを情報に基づいて取り出す段階を更に含む実施形態９０の方法。
実施形態９５．情報が、パラメータを含む実施形態９０の方法。
実施形態９６．パラメータ限界を取り出す段階と、パラメータを検証するためにパラメータをパラメータ限界と比較する段階とを更に含む実施形態９５の方法。
実施形態９７．構成要素値を決定する段階と、複数の構成要素記号に関連付けられた識別子内に構成要素値を符号化する段階とを更に含み、回路仕様が、複数の構成要素記号を更に含む実施形態９０の方法。
実施形態９８．回路を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになる回路を指定する情報を受信する段階、情報に基づいて１又は２以上の部分回路結線図に対応する１又は２以上のピンリストを選択する段階であって、各ピンリストが、対応する部分回路結線図のための部分回路結線図ピンを含む選択する段階、情報に基づいて少なくとも１つの記号に対する複数の予め定められたピンのサブセットを選択する段階、部分回路結線図ピンと少なくとも１つの記号に対する複数の予め定められたピンのサブセットとの間の接続を確立する段階、及び１又は２以上の部分回路結線図に対応する１又は２以上のピンリストからの部分回路結線図ピン、少なくとも１つの記号に対する複数の予め定められたピンのサブセット、及び部分回路結線図ピンと少なくとも１つの記号に対する複数の予め定められたピンのサブセットとの間の接続を含む回路仕様を生成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態９９．コンピュータシステムによって実行された時に、生成されることになる回路を指定する情報を受信することと、１又は２以上の部分回路結線図に対応する１又は２以上のピンリストであって、各ピンリストが、対応する部分回路結線図のための部分回路結線図ピンを含む１又は２以上のピンリストを情報に基づいて選択することと、情報に基づいて少なくとも１つの記号に対する複数の予め定められたピンのサブセットを選択することと、部分回路結線図ピンと少なくとも１つの記号に対する複数の予め定められたピンのサブセットとの間の接続を確立することと、１又は２以上の部分回路結線図に対応する１又は２以上のピンリストからの部分回路結線図ピン、少なくとも１つの記号に対する複数の予め定められたピンのサブセット、及び部分回路結線図ピンと少なくとも１つの記号に対する複数の予め定められたピンのサブセットとの間の接続を含む回路仕様を生成することと、をコンピュータシステムに行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態９０－９７のいずれか１又は２以上と組み合わされた実施形態９８のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態９０－９７のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態９９の非一時的コンピュータ可読ストレージ
実施形態１００．回路を生成するためのシステムであって、生成されることになる回路を指定する情報を受信するための手段と、１又は２以上の部分回路結線図に対応する１又は２以上のピンリストであって、各ピンリストが、対応する部分回路結線図のための部分回路結線図ピンを含む１又は２以上のピンリストを情報に基づいて選択するための手段と、情報に基づいて少なくとも１つの記号に対する複数の予め定められたピンのサブセットを選択するための手段と、部分回路結線図ピンと少なくとも１つの記号に対する複数の予め定められたピンのサブセットとの間の接続を確立するための手段と、１又は２以上の部分回路結線図に対応する１又は２以上のピンリストからの部分回路結線図ピン、少なくとも１つの記号に対する複数の予め定められたピンのサブセット、及び部分回路結線図ピンと少なくとも１つの記号に対する複数の予め定められたピンのサブセットとの間の接続を含む回路仕様を生成するための手段とを含むシステム。
実施形態１０１．回路構成要素を生成するコンピュータ実装方法であって、生成されることになる構成要素の合計属性値を受信する段階と、生成されることになる構成要素に対する第２の属性値を少なくとも合計属性値に基づいて決定する段階と、合計属性値を有する構成要素を形成するために組み合わされることになる第２の属性値を有する構成要素の少なくとも１つの個数Ｎを決定する段階と、第２の属性値を用いて構成された複数の構成要素を含むトランジスタレベル結線図を生成する段階と、合計属性値を生成するように構成された構成要素に対応するＮ個のレイアウトインスタンスを含むレイアウトを生成する段階とを含むコンピュータ実装方法。
実施形態１０２．生成されることになる構成要素が、トランジスタ、抵抗器、又はコンデンサーのうちの１つである実施形態１０１の方法。
実施形態１０３．合計属性値を生成するためにＮ個の構成要素の構成を指定する回路仕様を生成する段階を更に含み、トランジスタレベル結線図が、回路仕様に基づいて生成される実施形態１０１の方法。
実施形態１０４．少なくとも１つのレイアウトパラメータを受信する段階を更に含み、生成されることになる構成要素に対する第２の属性値が、少なくとも１つのレイアウトパラメータに基づいて決定される実施形態１０１の方法。
実施形態１０５．レイアウトパラメータが、生成されることになる構成要素の少なくとも１つの寸法に沿う長さを指定する実施形態１０４の方法。
実施形態１０６．レイアウトパラメータが、抵抗器レイアウトセグメント長さを指定する実施形態１０４の方法。
実施形態１０７．レイアウトパラメータが、単位コンデンサーの第１の寸法に沿う予め定められた最大長さを指定する実施形態１０４の方法。
実施形態１０８．合計属性値が、生成されることになる抵抗器に対する合計抵抗である実施形態１０１の方法。
実施形態１０９．合計属性値が、生成されることになるコンデンサーに対する合計キャパシタンスである実施形態１０１の方法。
実施形態１１０．合計属性値が、生成されることになるトランジスタに対するオン抵抗に基づいて決定された合計ゲート幅である実施形態１０１の方法。
実施形態１１１．回路構成要素を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになる構成要素の合計属性値を受信する段階、生成されることになる構成要素に対する第２の属性値を少なくとも合計属性値に基づいて決定する段階、合計属性値を有する構成要素を形成するために組み合わされることになる第２の属性値を有する構成要素の少なくとも１つの個数Ｎを決定する段階、第２の属性値を用いて構成された複数の構成要素を含むトランジスタレベル結線図を生成する段階、及び合計属性値を生成するように構成された構成要素に対応するＮ個のレイアウトインスタンスを含むレイアウトを生成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態１１２．コンピュータシステムによって実行された時に、生成されることになる構成要素の合計属性値を受信することと、生成されることになる構成要素に対する第２の属性値を少なくとも合計属性値に基づいて決定することと、合計属性値を有する構成要素を形成するために組み合わされることになる第２の属性値を有する構成要素の少なくとも１つの個数Ｎを決定することと、第２の属性値を用いて構成された複数の構成要素を含むトランジスタレベル結線図を生成することと、合計属性値を生成するように構成された構成要素に対応するＮ個のレイアウトインスタンスを含むレイアウトを生成することと、をコンピュータシステムに行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態１０１－１１０のいずれか１又は２以上と組み合わされた実施形態１１１のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態１０１－１１０のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態１１２の非一時的コンピュータ可読ストレージ媒体。
実施形態１１３．回路構成要素を生成するためのシステムであって、生成されることになる構成要素の合計属性値を受信するための手段と、生成されることになる構成要素に対する第２の属性値を少なくとも合計属性値に基づいて決定するための手段と、合計属性値を有する構成要素を形成するために組み合わされることになる第２の属性値を有する構成要素の少なくとも１つの個数Ｎを決定するための手段と、第２の属性値を用いて構成された複数の構成要素を含むトランジスタレベル結線図を生成するための手段と、合計属性値を生成するように構成された構成要素に対応するＮ個のレイアウトインスタンスを含むレイアウトを生成するための手段とを含むシステム。
実施形態１１４．回路を生成するコンピュータ実装方法であって、生成されることになるアナログ回路構成要素を指定する情報を受信する段階と、情報の少なくとも一部分に基づいてレイアウトパラメータを取り出す段階と、生成されることになるアナログ回路構成要素の属性を情報及びレイアウトパラメータに基づいて決定する段階と、属性を用いて構成されるアナログ回路構成要素のうちの１又は２以上を含むアナログ回路のトランジスタレベル結線図を生成する段階と、トランジスタレベル結線図からレイアウトを生成する段階であって、レイアウトが、１又は２以上のアナログ回路構成要素に対応する複数のレイアウトインスタンスを含み、各レイアウトインスタンスが、アナログ回路構成要素の属性に基づいてレイアウトスクリプトによってレイアウトに自動的に位置決めされる生成する段階とを含むコンピュータ実装方法。
実施形態１１５．回路を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになるアナログ回路構成要素を指定する情報を受信する段階、情報の少なくとも一部分に基づいてレイアウトパラメータを取り出す段階、生成されることになるアナログ回路構成要素の属性を情報及びレイアウトパラメータに基づいて決定する段階、属性を用いて構成されるアナログ回路構成要素のうちの１又は２以上を含むアナログ回路のトランジスタレベル結線図を生成する段階、及びトランジスタレベル結線図からレイアウトを生成する段階であって、レイアウトが、１又は２以上のアナログ回路構成要素に対応する複数のレイアウトインスタンスを含み、各レイアウトインスタンスが、アナログ回路構成要素の属性に基づいてレイアウトスクリプトによってレイアウトに自動的に位置決めされる生成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態１１６．コンピュータシステムによって実行された時に、生成されることになるアナログ回路構成要素を指定する情報を受信することと、情報の少なくとも一部分に基づいてレイアウトパラメータを取り出すことと、生成されることになるアナログ回路構成要素の属性を情報及びレイアウトパラメータに基づいて決定することと、属性を用いて構成されるアナログ回路構成要素のうちの１又は２以上を含むアナログ回路のトランジスタレベル結線図を生成することと、レイアウトが、１又は２以上のアナログ回路構成要素に対応する複数のレイアウトインスタンスを含み、各レイアウトインスタンスが、アナログ回路構成要素の属性に基づいてレイアウトスクリプトによってレイアウトに自動的に位置決めされる、レイアウトをトランジスタレベル結線図から生成することと、をコンピュータシステムに行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態１１７．回路を生成するためのシステムであって、生成されることになるアナログ回路構成要素を指定する情報を受信するための手段と、情報の少なくとも一部分に基づいてレイアウトパラメータを取り出すための手段と、生成されることになるアナログ回路構成要素の属性を情報及びレイアウトパラメータに基づいて決定するための手段と、属性を用いて構成されるアナログ回路構成要素のうちの１又は２以上を含むアナログ回路のトランジスタレベル結線図を生成するための手段と、トランジスタレベル結線図からレイアウトを生成するための手段であって、レイアウトが、１又は２以上のアナログ回路構成要素に対応する複数のレイアウトインスタンスを含み、各レイアウトインスタンスが、アナログ回路構成要素の属性に基づいてレイアウトスクリプトによってレイアウトに自動的に位置決めされる生成するための手段とを含むシステム。
実施形態１１８．電子構成要素結線図を生成するコンピュータ実装方法であって、生成されることになる電子回路を指定する情報を受信する段階と、情報に基づいて電子回路の少なくとも１つの構成要素に対する構成要素値を決定する段階と、複数の構成要素記号を生成する段階と、構成要素記号の各々に関連付けられた識別子内に構成要素値を符号化する段階と、構成要素記号間の接続を確立する段階と、構成要素記号を直列に又は並列に構成するための回路仕様を生成する段階とを含むコンピュータ実装方法。
実施形態１１９．識別子が、記号名称を含む実施形態１１８の方法。
実施形態１２０．構成要素が、抵抗器であり、構成要素値が、抵抗を含む実施形態１１８の方法。
実施形態１２１．構成要素が、コンデンサーであり、構成要素値が、キャパシタンスを含む実施形態１１８の方法。
実施形態１２２．構成要素が、トランジスタであり、構成要素値が、ゲート幅を含む実施形態１１８の方法。
実施形態１２３．構成要素値が、フィンガの個数を更に含む実施形態１２２の方法。
実施形態１２４．電子構成要素結線図を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになる電子回路を指定する情報を受信する段階、情報に基づいて電子回路の少なくとも１つの構成要素に対する構成要素値を決定する段階、複数の構成要素記号を生成する段階、構成要素記号の各々に関連付けられた識別子内に構成要素値を符号化する段階、構成要素記号間の接続を確立する段階、及び構成要素記号を直列に又は並列に構成するための回路仕様を生成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態１２５．コンピュータシステムによって実行された時にコンピュータシステムに、生成されることになる電子回路を指定する情報を受信させ、情報に基づいて電子回路の少なくとも１つの構成要素に対する構成要素値を決定させ、複数の構成要素記号を生成させ、構成要素記号の各々に関連付けられた識別子内に構成要素値を符号化させ、構成要素記号間の接続を確立させ、かつ構成要素記号を直列に又は並列に構成するための回路仕様を生成させる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態１１８－１２３のいずれか１又は２以上と組み合わされた実施形態１２４のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態１１８－１２３のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態１２５の非一時的コンピュータ可読ストレージ媒体。
実施形態１２６．電子構成要素結線図を生成するためのシステムであって、生成されることになる電子回路を指定する情報を受信するための手段と、情報に基づいて電子回路の少なくとも１つの構成要素に対する構成要素値を決定するための手段と、複数の構成要素記号を生成するための手段と、構成要素記号の各々に関連付けられた識別子内に構成要素値を符号化するための手段と、構成要素記号間の接続を確立するための手段と、構成要素記号を直列に又は並列に構成するための回路仕様を生成するための手段とを含むシステム。
実施形態１２７．電子構成要素結線図を生成するコンピュータ実装方法であって、１又は２以上の対応する識別子を含む１又は２以上の構成要素を指定する回路仕様を受信する段階と、１又は２以上の構成要素に対する１又は２以上の結線図記号を生成する段階であって、１又は２以上の結線図記号が、１又は２以上の対応する識別子に関連付けられる生成する段階と、１又は２以上の記号に関連付けられた識別子を読み取る段階と、構成要素のための結線図表現(schematic representation)を各記号の中に挿入する段階であって、構成要素のための結線図表現の１又は２以上の属性が、記号に関連付けられた識別子に基づいて設定される挿入する段階とを含むコンピュータ実装方法。
実施形態１２８．識別子が、属性値を符号化する実施形態１２７の方法。
実施形態１２９．識別子が、記号名称を含む実施形態１２７の方法。
実施形態１３０．記号名称が、属性値を符号化する実施形態１２９の方法。
実施形態１３１．構成要素が、抵抗器であり、１又は２以上の属性が、抵抗を含む実施形態１２７の方法。
実施形態１３２．構成要素が、コンデンサーであり、１又は２以上の属性が、キャパシタンスを含む実施形態１２７の方法。
実施形態１３３．構成要素が、トランジスタであり、１又は２以上の属性が、ゲート幅を含む実施形態１２７の方法。
実施形態１３４．１又は２以上の属性が、フィンガの個数を更に含む実施形態１３３の方法。
実施形態１３５．電子構成要素結線図を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、１又は２以上の対応する識別子を含む１又は２以上の構成要素を指定する回路仕様を受信する段階、１又は２以上の構成要素に対する１又は２以上の結線図記号を生成する段階であって、１又は２以上の結線図記号が、１又は２以上の対応する識別子に関連付けられる生成する段階、１又は２以上の記号に関連付けられた識別子を読み取る段階、及び構成要素のための結線図表現を各記号の中に挿入する段階であって、構成要素のための結線図表現の１又は２以上の属性が、記号に関連付けられた識別子に基づいて設定される挿入する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態１３６．コンピュータシステムによって実行された時にコンピュータシステムに、１又は２以上の対応する識別子を含む１又は２以上の構成要素を指定する回路仕様を受信させ、１又は２以上の結線図記号が１又は２以上の対応する識別子に関連付けられた１又は２以上の構成要素に対する１又は２以上の結線図記号を生成させ、１又は２以上の記号に関連付けられた識別子を読み取らせ、かつ構成要素のための結線図表現の１又は２以上の属性が、記号に関連付けられた識別子に基づいて設定される構成要素のための結線図表現を各記号の中に挿入させる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態１２７－１３４のいずれか１又は２以上と組み合わされた実施形態１３５のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態１２７－１３４のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態１３６の非一時的コンピュータ可読ストレージ媒体。
実施形態１３７．電子構成要素結線図を生成するためのシステムであって、１又は２以上の対応する識別子を含む１又は２以上の構成要素を指定する回路仕様を受信するための手段と、１又は２以上の構成要素に対する１又は２以上の結線図記号を生成するための手段であって、１又は２以上の結線図記号が、１又は２以上の対応する識別子に関連付けられる生成するための手段と、１又は２以上の記号に関連付けられた識別子を読み取るための手段と、構成要素のための結線図表現を各記号の中に挿入するための手段であって、構成要素のための結線図表現の１又は２以上の属性が、記号に関連付けられた識別子に基づいて設定される挿入するための手段とを含むシステム。
実施形態１３８．抵抗器を生成するコンピュータ実装方法であって、第１の抵抗器値を受信する段階と、抵抗器値を複数の抵抗器レイアウトセグメントに変換する段階と、第１の抵抗器値を形成するために１又は２以上のレイアウト配置命令に基づいて複数の抵抗器レイアウトセグメントを自動的に配置する段階とを含むコンピュータ実装方法。
実施形態１３９．第１の抵抗器レイアウトセグメントが、初期位置に配置され、他の抵抗器レイアウトセグメントが、初期位置からオフセットされた位置に配置される実施形態１３８の方法。
実施形態１４０．オフセットが、各抵抗器レイアウトセグメントの幅に基づいている実施形態１３９の方法。
実施形態１４１．オフセットが、隣接レイアウトセグメント間の予め定められた分離に更に基づいている実施形態１４０の方法。
実施形態１４２．予め定められた分離が、設計規則検査（ＤＲＣ）値に基づいている実施形態１４１の方法。
実施形態１４３．抵抗器レイアウトセグメントが、各抵抗器レイアウトセグメントの長さに沿って並列に配置される実施形態１３９の方法。
実施形態１４４．抵抗器レイアウトセグメントが、１又は２以上のレイアウト配置命令内で指定された量だけ回転される実施形態１３９の方法。
実施形態１４５．抵抗器レイアウトセグメントが、１又は２以上のレイアウト配置命令内で指定された極性に従って軸線に沿って連続的に配置される実施形態１３９の方法。
実施形態１４６．各抵抗器レイアウトセグメントが、独特な識別子を有し、方法が、独特な識別子に基づいて抵抗器レイアウトセグメントを選別する段階と、各抵抗器レイアウトセグメントを連続的に配置する段階とを更に含む実施形態１３８の方法。
実施形態１４７．抵抗器レイアウトセグメントの第１の部分が、直列に構成され、抵抗器レイアウトセグメントの第２の部分が、並列に構成される実施形態１３８の方法。
実施形態１４８．抵抗器レイアウトセグメントのうちの少なくとも第１の複数のものが、同じ長さ及び幅を有する実施形態１３８の方法。
実施形態１４９．抵抗器を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、第１の抵抗器値を受信する段階、抵抗器値を複数の抵抗器レイアウトセグメントに変換する段階、及び第１の抵抗器値を形成するために１又は２以上のレイアウト配置命令に基づいて複数の抵抗器レイアウトセグメントを自動的に配置する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態１５０．コンピュータシステムによって実行された時にコンピュータシステムに、第１の抵抗器値を受信させ、抵抗器値を複数の抵抗器レイアウトセグメントに変換させ、かつ第１の抵抗器値を形成するために１又は２以上のレイアウト配置命令に基づいて複数の抵抗器レイアウトセグメントを自動的に配置させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態１３８－１４８のいずれか１又は２以上と組み合わされた実施形態１４９のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態１３８－１４８のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態１５０の非一時的コンピュータ可読ストレージ媒体。
実施形態１５１．抵抗器を生成するためのシステムであって、第１の抵抗器値を受信するための手段と、抵抗器値を複数の抵抗器レイアウトセグメントに変換するための手段と、第１の抵抗器値を形成するために１又は２以上のレイアウト配置命令に基づいて複数の抵抗器レイアウトセグメントを自動的に配置するための手段とを含むシステム。
実施形態１５２．抵抗器を生成するコンピュータ実装方法であって、第１の抵抗器値を受信する段階と、第１の抵抗器値を近似的に生成するために、直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する第１の個数、及び並列に構成されることになる抵抗器セグメントのうちの第２の複数のものを指定する第２の個数のうちの一方又は両方を決定する段階と、第１の個数の抵抗器セグメントを直列に及び／又は第２の個数の抵抗器セグメントを並列に構成するための回路仕様の生成する段階とを含むコンピュータ実装方法。
実施形態１５３．第１の抵抗器値が、一連の値にわたって変化する実施形態１５２の方法。
実施形態１５４．第１の抵抗器値が、関連の抵抗器構成要素タイプを有するパラメータとして受信される実施形態１５２の方法。
実施形態１５５．抵抗器セグメントのための少なくとも１つの予め定められた物理的寸法を受信する段階を更に含み、抵抗器セグメントのうちの第１及び第２の複数のものが、各々が少なくとも１つの予め定められた物理的寸法を有し、直列に構成されることになる抵抗器セグメントの第１の個数及び並列に構成されることになる抵抗器セグメントの第２の個数を決定する段階が、少なくとも１つの予め定められた物理的寸法に基づいている実施形態１５２の方法。
実施形態１５６．少なくとも１つの予め定められた物理的寸法が、予め定められた抵抗器セグメント長さを含む実施形態１５５の方法。
実施形態１５７．少なくとも１つの予め定められた物理的寸法が、予め定められた抵抗器セグメント幅を含む実施形態１５６の方法。
実施形態１５８．抵抗器セグメントのための少なくとも１つの予め定められた物理的寸法が、第１の抵抗器値に関連付けられる実施形態１５５の方法。
実施形態１５９．異なる抵抗器値を有する異なる抵抗器が、異なる対応する予め定められた抵抗器セグメント長さを有する実施形態１５２の方法。
実施形態１６０．第１の抵抗器値に関連付けられた抵抗率を受信する段階を更に含み、直列に構成されることになる抵抗器セグメントの第１の個数及び並列に構成されることになる抵抗器セグメントの第２の個数を決定する段階が、抵抗率に基づいている実施形態１５２の方法。
実施形態１６１．第１の抵抗器値が、ユーザによって指定される実施形態１５２の方法。
実施形態１６２．１又は２以上のパラメータを受信する段階を更に含み、第１の抵抗器値が、パラメータに基づいて決定される実施形態１５２の方法。
実施形態１６３．回路仕様が、複数の抵抗器セグメントに対応する複数の構成要素及び複数の構成要素間の接続を指定する実施形態１５２の方法。
実施形態１６４．回路仕様が、ネットリストである実施形態１６３の方法。
実施形態１６５．回路仕様を第１のソフトウエアシステムから回路仕様に基づいて結線図を生成する第２のソフトウエアシステムに送信する段階を更に含む実施形態１５２の方法。
実施形態１６６．回路仕様内の抵抗器セグメントに対応する構成要素に対する識別子内に符号化された複数の抵抗器セグメントのための予め定められた長さ及び予め定められた幅を第２のソフトウエアシステムによって受信する段階を更に含む実施形態１６５の方法。
実施形態１６７．識別子が、記号名称である実施形態１６６の方法。
実施形態１６８．識別子が、更に抵抗器タイプを符号化する実施形態１６６の方法。
実施形態１６９．第１の格納場所から複数の抵抗器セグメントのための予め定められた長さ及び予め定められた幅を第２のソフトウエアシステムによって受信する段階を更に含む実施形態１６５の方法。
実施形態１７０．第１及び第２の個数の抵抗器セグメントのための結線図記号を含む結線図を回路仕様に基づいて生成する段階を更に含む実施形態１５２の方法。
実施形態１７１．結線図記号が、複数のピンを含む空の結線図記号であり、方法が、結線図記号の各々に抵抗器を自動的に挿入し、かつ抵抗器の端子を結線図記号のピンを用いて接続する段階を更に含む実施形態１７０の方法。
実施形態１７２．結線図記号名称を抵抗器の属性にマッピングする段階を更に含む実施形態１７０の方法。
実施形態１７３．直列の第１の個数の抵抗器セグメント及び並列の第２の個数の抵抗器セグメントのための複数の多角形を含むレイアウトを生成する段階を更に含む実施形態１５２の方法。
実施形態１７４．多角形をレイアウトに位置決めするために複数の予め定められたレイアウト配置命令を実行する段階を更に含む実施形態１７３の方法。
実施形態１７５．抵抗器を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、第１の抵抗器値を受信する段階、第１の抵抗器値を近似的に生成するために、直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する第１の個数、及び並列に構成されることになる抵抗器セグメントのうちの第２の複数のものを指定する第２の個数のうちの一方又は両方を決定する段階、及び第１の個数の抵抗器セグメントを直列に及び／又は第２の個数の抵抗器セグメントを並列に構成するための回路仕様を生成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態１７６．コンピュータシステムによって実行された時にコンピュータシステムに、第１の抵抗器値を受信させ、第１の抵抗器値を近似的に生成するために、直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する第１の個数、及び並列に構成されることになる抵抗器セグメントのうちの第２の複数のものを指定する第２の個数のうちの一方又は両方を決定させ、かつ第１の個数の抵抗器セグメントを直列に及び／又は第２の個数の抵抗器セグメントを並列に構成するための回路仕様を生成させる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態１５２－１７４のいずれか１又は２以上と組み合わされた実施形態１７５のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態１５２－１７４のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態１７６の非一時的コンピュータ可読ストレージ媒体。
実施形態１７７．抵抗器を生成するためのシステムであって、第１の抵抗器値を受信するための手段と、第１の抵抗器値を近似的に生成するために、直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する第１の個数、及び並列に構成されることになる抵抗器セグメントのうちの第２の複数のものを指定する第２の個数のうちの一方又は両方を決定するための手段と、第１の個数の抵抗器セグメントを直列に及び／又は第２の個数の抵抗器セグメントを並列に構成するための回路仕様を生成するための手段と含むシステム。
実施形態１７８．抵抗器を生成するコンピュータ実装方法であって、抵抗器値を受信する段階と、複数の構成要素の構成を指定する回路仕様を生成する段階と、回路仕様に基づいて、回路仕様に基づいて互いに結合された複数の構成要素に対応する複数の結線図記号を生成する段階であって、複数の結線図記号が抵抗器セグメントなしで生成される生成する段階と、結線図記号の各々に抵抗器セグメントを自動的に挿入し、かつ抵抗器の端子を結線図記号のピンを用いて接続する段階とを含み、複数の構成要素及び挿入された抵抗器セグメントが、抵抗器値を有する抵抗器ネットワークのための結線図を形成するコンピュータ実装方法。
実施形態１７９．記号が、回路仕様に応答して空の記号として生成される実施形態１７８の方法。
実施形態１８０．抵抗器に属性を割り当てる段階を更に含む実施形態１７８の方法。
実施形態１８１．抵抗器に対する属性が、回路仕様内に符号化される実施形態１８０の方法。
実施形態１８２．抵抗器に対する属性が、格納場所から取り出される実施形態１８０の方法。
実施形態１８３．回路仕様が、第１のソフトウエアシステムによって生成され、結線図が、第２のソフトウエアシステムによって生成される実施形態１７８の方法。
実施形態１８４．第２のソフトウエアシステムが、電子設計自動化ソフトウエアシステムである実施形態１８３の方法。
実施形態１８５．抵抗器を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、抵抗器値を受信する段階、複数の構成要素の構成を指定する回路仕様を生成する段階、回路仕様に基づいて、回路仕様に基づいて互いに結合された複数の構成要素に対応する複数の結線図記号を生成する段階であって、複数の結線図記号が抵抗器セグメントなしで生成される生成する段階、及び結線図記号の各々に抵抗器セグメントを自動的に挿入し、かつ抵抗器の端子を結線図記号のピンを用いて接続する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含み、複数の構成要素及び挿入された抵抗器セグメントが、抵抗器値を有する抵抗器ネットワークのための結線図を形成するコンピュータシステム。
実施形態１８６．コンピュータシステムによって実行された時に、抵抗器値を受信させ、複数の構成要素の構成を指定する回路仕様を生成することと、回路仕様に基づいて、回路仕様に基づいて互いに結合された複数の構成要素に対応する複数の結線図記号であって、抵抗器セグメントなしで生成される複数の結線図記号を生成することと、結線図記号の各々に抵抗器セグメントを自動的に挿入し、かつ抵抗器の端子を結線図記号のピンを用いて接続することと、をコンピュータシステムに行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体であって、複数の構成要素及び挿入された抵抗器セグメントが、抵抗器値を有する抵抗器ネットワークのための結線図を形成する非一時的コンピュータ可読ストレージ媒体。
実施形態１７８－１８４のいずれか１又は２以上と組み合わされた実施形態１８５のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態１７８－１８４のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態１８６の非一時的コンピュータ可読ストレージ媒体。
実施形態１８７．抵抗器を生成するためのシステムであって、抵抗器値を受信するための手段と、複数の構成要素の構成を指定する回路仕様を生成するための手段と、回路仕様に基づいて、回路仕様に基づいて互いに結合された複数の構成要素に対応する複数の結線図記号を生成するための手段であって、複数の結線図記号が抵抗器セグメントなしで生成される生成するための手段と、結線図記号の各々に抵抗器セグメントを自動的に挿入し、かつ抵抗器の端子を結線図記号のピンを用いて接続するための手段とを含み、複数の構成要素及び挿入された抵抗器セグメントが、抵抗器値を有する抵抗器ネットワークのための結線図を形成するシステム。
実施形態１８８．抵抗器を生成するコンピュータ実装方法であって、第１の抵抗器値を受信する段階と、少なくとも１つの予め定められた物理的寸法を有する抵抗器セグメントに対応する複数の構成要素の構成を指定する回路仕様を生成する段階と、回路仕様に基づいて、第１の抵抗器値を生成するために回路仕様に基づいて互いに結合された複数の構成要素に対応する抵抗器セグメントを含む結線図を生成する段階と、抵抗器セグメントに対応する複数の多角形を含むレイアウトを結線図に基づいて生成する段階であって、複数の多角形が、抵抗器セグメントの少なくとも１つの予め定められた物理的寸法に基づいてレイアウトに自動的に配置される生成する段階とを含むコンピュータ実装方法。
実施形態１８９．抵抗器を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、第１の抵抗器値を受信する段階、少なくとも１つの予め定められた物理的寸法を有する抵抗器セグメントに対応する複数の構成要素の構成を指定する回路仕様を生成する段階、回路仕様に基づいて、第１の抵抗器値を生成するために回路仕様に基づいて互いに結合された複数の構成要素に対応する抵抗器セグメントを含む結線図を生成する段階、抵抗器セグメントに対応する複数の多角形を含むレイアウトを結線図に基づいて生成する段階であって、複数の多角形が、抵抗器セグメントの少なくとも１つの予め定められた物理的寸法に基づいてレイアウトに自動的に配置される生成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態１９０．コンピュータシステムによって実行された時に、第１の抵抗器値を受信することと、少なくとも１つの予め定められた物理的寸法を有する抵抗器セグメントに対応する複数の構成要素の構成を指定する回路仕様を生成することと、回路仕様に基づいて、第１の抵抗器値を生成するために回路仕様に基づいて互いに結合された複数の構成要素に対応する抵抗器セグメントを含む結線図を生成することと、結線図に基づいて、抵抗器セグメントに対応する複数の多角形を含むレイアウトであって、複数の多角形が、抵抗器セグメントの少なくとも１つの予め定められた物理的寸法に基づいてレイアウトに自動的に配置されるレイアウトを生成することと、をコンピュータシステムに行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態１９１．抵抗器を生成するためのシステムであって、第１の抵抗器値を受信するための手段と、少なくとも１つの予め定められた物理的寸法を有する抵抗器セグメントに対応する複数の構成要素の構成を指定する回路仕様を生成するための手段と、回路仕様に基づいて、第１の抵抗器値を生成するために回路仕様に基づいて互いに結合された複数の構成要素に対応する抵抗器セグメントを含む結線図を生成するための手段と、抵抗器セグメントに対応する複数の多角形を含むレイアウトであって、複数の多角形が、抵抗器セグメントの少なくとも１つの予め定められた物理的寸法に基づいてレイアウトに自動的に配置されるレイアウトを結線図に基づいて生成するための手段と含むシステム。
実施形態１９２．コンデンサーを生成するコンピュータ実装方法であって、生成されることになるコンデンサーに対する合計キャパシタンスを受信する段階と、合計キャパシタンスを形成するために組み合わされることになる単位キャパシタンスを有する単位コンデンサーの個数Ｎを決定する段階と、単位キャパシタンスを有するＮ個の単位コンデンサー結線図であって、合計キャパシタンスを生成するように構成されるＮ個の単位コンデンサー結線図を含むトランジスタレベル結線図を生成する段階と、コンデンサーを生成するように構成されたＮ個のコンデンサーレイアウト要素を含むレイアウトを生成する段階とを含むコンピュータ実装方法。
実施形態１９３．合計キャパシタンスが、生成されることになる回路を指定する情報に基づいて生成される実施形態１９２の方法。
実施形態１９４．合計キャパシタンスが、生成されることになる回路に対する予め定められた回路モデルに基づいて生成される実施形態１９３の方法。
実施形態１９５．合計キャパシタンスが、コンデンサー機能回路構成要素に対応するパラメータとして受信される実施形態１９２の方法。
実施形態１９６．合計キャパシタンスを予め定められた最大キャパシタンスと比較する段階を更に含み、Ｎ個の単位コンデンサー結線図が、合計キャパシタンスが予め定められた最大キャパシタンスよりも大きい時に並列に構成される実施形態１９２の方法。
実施形態１９７．合計キャパシタンスを予め定められた最小キャパシタンスと比較する段階を更に含み、Ｎ個の単位コンデンサー結線図が、合計キャパシタンスが予め定められた最小キャパシタンスよりも小さい時に直列に構成される実施形態１９２の方法。
実施形態１９８．単位コンデンサーの個数Ｎが、１つ（１）よりも大きいか又はそれに等しい整数である実施形態１９２の方法。
実施形態１９９．Ｎ個の単位コンデンサーの第１の寸法に対応する第１の長さを第１の寸法に沿う予め定められた最大長さよりも短いか又はそれに等しいように構成する段階と、少なくとも単位キャパシタンス及び第１の長さに基づいてＮ個の単位コンデンサーの第２の寸法に対応する第２の長さを決定する段階とを更に含む実施形態１９２の方法。
実施形態２００．第１の長さが、第１の寸法に沿う予め定められた最大長さに設定される実施形態１９９の方法。
実施形態２０１．第１の長さ及び第２の長さが、第１の長さ及び第２の長さの予め定められたアスペクト比を生成するように構成される実施形態１９９の方法。
実施形態２０２．第１の長さ及び第２の長さのアスペクト比が予め決められたアスペクト比を満足するまで調節された第２の長さを生成するように第１の長さを反復的に調節する段階を更に含む実施形態１９９の方法。
実施形態２０３．第１の長さが、最初は予め定められた最大長さであり、第１の長さが、反復的に短縮される実施形態２０２の方法。
実施形態２０４．Ｎ個の単位コンデンサーに対応するＮ個の構成要素を含む回路仕様を生成する段階を更に含む実施形態１９９の方法。
実施形態２０５．回路仕様が、ネットリストである実施形態２０４の方法。
実施形態２０６．Ｎ個の単位コンデンサーの１又は２以上の属性が、回路仕様内に符号化される実施形態２０４の方法。
実施形態２０７．Ｎ個の単位コンデンサー結線図が、第１の長さに設定された第１の属性及び第２の長さに設定された第２の属性を有する実施形態１９９の方法。
実施形態２０８．Ｎ個のコンデンサーレイアウト要素が、第１の長さに等しい第１の寸法と第２の長さに等しい第２の寸法とを有する多角形を含む実施形態１９９の方法。
実施形態２０９．トランジスタレベル結線図を生成する段階が、Ｎ個の結線図記号を生成する段階と、Ｎ個の結線図記号の各々の中にコンデンサー記号構成要素を自動的に挿入する段階とを含む実施形態１９２の方法。
実施形態２１０．コンデンサーを生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになるコンデンサーに対する合計キャパシタンスを受信する段階、合計キャパシタンスを形成するために組み合わされることになる単位キャパシタンスを有する単位コンデンサーの個数Ｎを決定する段階、単位キャパシタンスを有して合計キャパシタンスを生成するように構成されたＮ個の単位コンデンサー結線図を含むトランジスタレベル結線図を生成する段階、及びコンデンサーを生成するように構成されたＮ個のコンデンサーレイアウト要素を含むレイアウトを生成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態２１１．コンピュータシステムによって実行された時に、生成されることになるコンデンサーに対する合計キャパシタンスを受信することと、合計キャパシタンスを形成するために組み合わされることになる単位キャパシタンスを有する単位コンデンサーの個数Ｎを決定することと、単位キャパシタンスを有して合計キャパシタンスを生成するように構成されたＮ個の単位コンデンサー結線図を含むトランジスタレベル結線図を生成することと、かつコンデンサーを生成するように構成されたＮ個のコンデンサーレイアウト要素を含むレイアウトを生成することと、をコンピュータシステムに行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態１９２－２０９のいずれか１又は２以上と組み合わされた実施形態２１０のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態１９２－２０９のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態２１１の非一時的コンピュータ可読ストレージ
実施形態２１２．コンデンサーを生成するためのシステムであって、生成されることになるコンデンサーに対する合計キャパシタンスを受信するための手段と、合計キャパシタンスを形成するために組み合わされることになる単位キャパシタンスを有する単位コンデンサーの個数Ｎを決定するための手段と、単位キャパシタンスを有して合計キャパシタンスを生成するように構成されたＮ個の単位コンデンサー結線図を含むトランジスタレベル結線図を生成するための手段と、コンデンサーを生成するように構成されたＮ個のコンデンサーレイアウト要素を含むレイアウトを生成するための手段とを含むシステム。
実施形態２１３．抵抗器分割器を生成するコンピュータ実装方法であって、生成されることになる抵抗器分割器を指定するパラメータを受信する段階と、抵抗器分割器の１又は２以上の出力タップの間の抵抗器に対応する複数の抵抗器値を決定する段階と、各抵抗器値に対して、複数の抵抗器値の各々を生成するために複数の抵抗器セグメントを決定する段階と、複数の抵抗器値を形成するために各複数の抵抗器セグメントを構成するための回路仕様を生成する段階と、抵抗器分割器を生成するために複数の抵抗器セグメントを含むトランジスタレベル結線図を生成する段階とを含むコンピュータ実装方法。
実施形態２１４．複数の抵抗器セグメントを決定する段階が、直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する少なくとも１つの第１の個数を決定する段階を含む実施形態２１３の方法。
実施形態２１５．複数の抵抗器セグメントを決定する段階が、並列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する少なくとも１つの第１の個数を決定する段階を含む実施形態２１３の方法。
実施形態２１６．複数の抵抗器セグメントを決定する段階が、直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する少なくとも１つの第１の個数及び並列に構成されることになる抵抗器セグメントのうちの第２の複数のものを指定する少なくとも１つの第２の個数を決定する段階を含む実施形態２１３の方法。
実施形態２１７．パラメータが、抵抗器分割器の合計抵抗を指定し、複数の抵抗器値が、抵抗器分割器の合計抵抗に基づいて決定される実施形態２１３の方法。
実施形態２１８．パラメータが、１又は２以上の出力タップを指定し、複数の抵抗器値が、出力タップの個数に１つ（１）を加えたものに等しい実施形態２１３の方法。
実施形態２１９．パラメータが、各出力タップでの電圧を指定し、複数の抵抗器値が、出力タップの個数と各出力タップでの電圧とに基づいて決定される実施形態２１８の方法。
実施形態２２０．パラメータが、各出力タップでの電圧を１又は２以上の百分率として指定し、複数の抵抗器値が、出力タップの個数と入力、複数の出力タップ、及び下部のうちの２つにわたる百分率の差とに基づいて決定される実施形態２１８の方法。
実施形態２２１．パラメータが、有効化を指定し、方法が、１又は２以上の部分回路結線図を回路仕様内で指定する段階を更に含み、指定された部分回路結線図が、抵抗器分割器を有効化又は無効化にするための入力を受信するように構成される実施形態２１３の方法。
実施形態２２２．部分回路結線図が、スイッチを含む実施形態２２１の方法。
実施形態２２３．スイッチが、抵抗器分割器の入力と抵抗器分割器の上部抵抗器セグメントの１又は２以上の端子との間に結合される実施形態２２２の方法。
実施形態２２４．スイッチが、抵抗器分割器の基準入力と抵抗器分割器の下部抵抗器セグメントの１又は２以上の端子との間に結合される実施形態２２２の方法。
実施形態２２５．スイッチが、抵抗器分割器の出力タップと抵抗器分割器の中間抵抗器セグメントの１又は２以上の端子との間に結合される実施形態２２２の方法。
実施形態２２６．抵抗器分割器を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになる抵抗器分割器を指定するパラメータを受信する段階、抵抗器分割器の１又は２以上の出力タップの間の抵抗器に対応する複数の抵抗器値を決定する段階、各抵抗器値に対して、複数の抵抗器値の各々を生成するために複数の抵抗器セグメントを決定する段階、複数の抵抗器値を形成するために各複数の抵抗器セグメントを構成するための回路仕様を生成する段階、及び抵抗器分割器を生成するために複数の抵抗器セグメントを含むトランジスタレベル結線図を生成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態２２７．コンピュータシステムによって実行された時にコンピュータシステムに、生成されることになる抵抗器分割器を指定するパラメータを受信することと、抵抗器分割器の１又は２以上の出力タップの間の抵抗器に対応する複数の抵抗器値を決定することと、各抵抗器値に対して、複数の抵抗器値の各々を生成するために複数の抵抗器セグメントを決定することと、複数の抵抗器値を形成するために各複数の抵抗器セグメントを構成するための回路仕様を生成することと、抵抗器分割器を生成するために複数の抵抗器セグメントを含むトランジスタレベル結線図を生成することと、を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態２１３－２２５のいずれか１又は２以上と組み合わされた実施形態２２６のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態２１３－２２５のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態２２７の非一時的コンピュータ可読ストレージ媒体。
実施形態２２８．抵抗器分割器を生成するためのシステムであって、生成されることになる抵抗器分割器を指定するパラメータを受信するための手段と、抵抗器分割器の１又は２以上の出力タップの間の抵抗器に対応する複数の抵抗器値を決定し、かつ各抵抗器値に対して複数の抵抗器値の各々を生成するために複数の抵抗器セグメントを決定するための手段と、複数の抵抗器値を形成するために各複数の抵抗器セグメントを構成するための回路仕様を生成するための手段と、抵抗器分割器を生成するために複数の抵抗器セグメントを含むトランジスタレベル結線図を生成するための手段とを含むシステム。
実施形態２２９．トランジスタを生成するコンピュータ実装方法であって、生成されることになるトランジスタを指定し、生成されることになるトランジスタのオン抵抗を含む情報を受信する段階と、生成されることになるトランジスタのゲートの合計幅を少なくともオン抵抗に基づいて決定する段階と、第１の幅、フィンガの個数（Ｆ）、及びデバイスセルの個数（Ｐ）を合計幅に基づいて決定する段階と、第１の幅とフィンガの個数（Ｆ）とを用いて構成された１又は２以上のトランジスタを含むトランジスタレベル結線図を生成する段階と、レイアウトを生成する段階であって、レイアウトが、Ｐ個のデバイスセルを含み、各デバイスセルが、フィンガの個数（Ｆ）に対応する複数のゲートを含み、各ゲートが、第１の幅を有し、デバイスセルが２次元アレイに構成される生成する段階とを含むコンピュータ実装方法。
実施形態２３０．トランジスタレベル結線図が、デバイスセルの個数（Ｐ）に等しい乗数属性（Ｍ）を有する１つのトランジスタを含む実施形態２２９の方法。
実施形態２３１．トランジスタレベル結線図が、並列に構成されたＰ個のトランジスタを含む実施形態２２９の方法。
実施形態２３２．Ｐ個のデバイスセルが、プログラム可能なアスペクト比を有する実施形態２２９の方法。
実施形態２３３．アスペクト比が、０．５よりも大きくかつ１よりも小さい実施形態２３２の方法。
実施形態２３４．アスペクト比が、約３分の２と約４分の３の間である実施形態２３２の方法。
実施形態２３５．２次元アレイが、デバイスセルの等しい個数の行と列を含む実施形態２２９の方法。
実施形態２３６．デバイスセルの個数（Ｐ）が、完全平方である実施形態２２９の方法。
実施形態２３７．第１の幅、フィンガの第１の個数、及びデバイスセルの個数（Ｐ）が、最大幅とフィンガの最大個数とに基づいて決定される実施形態２２９の方法。
実施形態２３８．デバイスセルの現在の個数と、最大幅と、フィンガの最大個数とに基づいて取得可能なフィンガの個数（Ｆ）を決定するために複数の増加値にわたってデバイスセルの個数（Ｐ）を増大することにより、デバイスセルの個数（Ｐ）及びフィンガの個数（Ｆ）を決定する段階を更に含む実施形態２３７の方法。
実施形態２３９．複数の値にわたってデバイスセルの個数（Ｐ）を反復的に増大する段階と、合計幅が、Ｐの現在値、最大幅、及びフィンガの最大個数から取得可能であるかを決定する段階と、合計幅が、Ｐの現在値、最大幅、及びフィンガの最大個数から取得可能でない場合に、Ｐの値を増加させて決定する段階を繰り返す段階と、合計幅が、Ｐの現在値、最大幅、及びフィンガの最大個数から取得可能である場合に、デバイスセルの個数（Ｐ）をＰの現在値に設定し、かつフィンガの個数（Ｆ）を最大幅及びＰの現在値に基づいて設定する段階とを更に含む実施形態２３７の方法。
実施形態２４０．フィンガの個数（Ｆ）と予め定められたオフセット値のうちの第１の複数のものとに基づいてデバイスセルの第１の寸法に沿う第１の長さを決定する段階を更に含む実施形態２３８の方法。
実施形態２４１．複数の予め定められたオフセット値が、トランジスタタイプに基づいて選択される実施形態２４０の方法。
実施形態２４２．第１の長さと予め定められたアスペクト比とに基づいてデバイスセルの第２の長さを決定する段階を更に含む実施形態２４０の方法。
実施形態２４３．アスペクト比が、プログラム可能である実施形態２４２の方法。
実施形態２４４．第２の長さと少なくとも１つの第２の予め定められたオフセット値とに基づいて第１の幅を決定する段階を更に含む実施形態２４２の方法。
実施形態２４５．最大幅及びフィンガの最大個数が、予め定められた値である実施形態２３７の方法。
実施形態２４６．第１の幅とフィンガの個数（Ｆ）とを有する１又は２以上のトランジスタを指定する回路仕様を生成する段階を更に含み、回路仕様が、トランジスタレベル結線図を生成するのに使用される実施形態２２９の方法。
実施形態２４７．生成されることになるトランジスタを指定する情報が、デバイスタイプを指定し、回路仕様が、デバイスタイプに基づいて１又は２以上のｐタイプトランジスタ又はｎタイプトランジスタを指定する実施形態２４６の方法。
実施形態２４８．生成されることになるトランジスタを指定する情報が、最大ドレイン対ソース電圧を指定し、回路仕様が、最大ドレイン対ソース電圧に基づいて複数のトランジスタのうちの１つを指定する実施形態２４６の方法。
実施形態２４９．生成されることになるトランジスタを指定する情報が、最大ゲート対ソース電圧を指定し、回路仕様が、最大ゲート対ソース電圧に基づいて複数のトランジスタのうちの１つを指定する実施形態２４６の方法。
実施形態２５０．生成されることになるトランジスタのゲートの合計幅を少なくともオン抵抗に基づいて決定する段階が、生成されることになるトランジスタのトランジスタタイプに基づいて回帰係数の複数のセットのうちの１つのセットを選択する段階と、合計幅をオン抵抗と回帰係数の選択セットとに基づいて決定する段階とを含む実施形態２２９の方法。
実施形態２５１．トランジスタタイプが、電力トランジスタである実施形態２５０の方法。
実施形態２５２．トランジスタタイプが、信号トランジスタである実施形態２５０の方法。
実施形態２５３．生成されることになるトランジスタを指定する情報が、レプリカトランジスタを指定し、トランジスタレベル結線図が、１又は２以上のトランジスタの１又は２以上のゲートに結合されたゲートと、１又は２以上のトランジスタの１又は２以上のドレインに結合されたドレインとを有するレプリカトランジスタを含む実施形態２２９の方法。
実施形態２５４．生成されることになるトランジスタを指定する情報が、レプリカ利得を指定し、レプリカトランジスタの幅が、生成されることになるトランジスタの合計幅に基づいて決定される実施形態２５３の方法。
実施形態２５５．生成されることになるトランジスタを指定する情報が、ケルビン接続を指定し、トランジスタレベル結線図が、１又は２以上のトランジスタの１又は２以上のソースに結合されたケルビンソース端子と、１又は２以上のトランジスタの１又は２以上のドレインに結合されたケルビンドレイン端子とを含む実施形態２２９の方法。
実施形態２５６．トランジスタレベル結線図が、ケルビンソース端子と１又は２以上のトランジスタの１又は２以上のソース端子との間に構成された第１の抵抗器と、ケルビンドレイン端子と１又は２以上のトランジスタの１又は２以上のドレインとの間に構成された第２の抵抗器とを更に含む実施形態２５５の方法。
実施形態２５７．レイアウトを生成する段階が、１又は２以上のレイアウト配置命令を実行する段階を含み、レイアウト配置命令が、Ｐ個のデバイスセルを初期位置と初期位置から整数個のｘ軸オフセット及びｙ軸オフセットだけオフセットされたＰ－１個の他の位置とに連続的に配置する実施形態２２９の方法。
実施形態２５８．実行されるレイアウト配置命令が、トランジスタタイプに基づいて実行される実施形態２５７の方法。
実施形態２５９．ｘ軸オフセット及びｙ軸オフセットが、第１の幅及びフィンガの個数（Ｆ）に基づいて計算される実施形態２５７の方法。
実施形態２６０．レイアウトを生成する段階が、デバイスセルの２次元アレイにわたって複数の金属化ストリップ(metallization strips)を自動的に配置する段階を更に含む実施形態２５７の方法。
実施形態２６１．各デバイスセルにわたる金属化ストリップの個数が、第１の幅及び予め定められた最大ストリップ幅に基づいて決定される実施形態２６０の方法。
実施形態２６２．金属化ストリップが、生成されることになるトランジスタのトランジスタタイプに基づいて選択された予め定められたオフセットに基づいて配置される実施形態２６０の方法。
実施形態２６３．トランジスタを生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになるトランジスタを指定し、生成されることになるトランジスタのオン抵抗を含む情報を受信する段階、生成されることになるトランジスタのゲートの合計幅を少なくともオン抵抗に基づいて決定する段階、第１の幅、フィンガの個数（Ｆ）、デバイスセルの個数（Ｐ）を合計幅に基づいて決定する段階、第１の幅とフィンガの個数（Ｆ）とを用いて構成された１又は２以上のトランジスタを含むトランジスタレベル結線図を生成する段階、及びレイアウトを生成する段階であって、レイアウトが、Ｐ個のデバイスセルを含み、各デバイスセルが、フィンガの個数（Ｆ）に対応する複数のゲートを含み、各ゲートが、第１の幅を有し、デバイスセルが、２次元アレイに構成される生成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態２６４．コンピュータシステムによって実行された時にコンピュータシステムに、生成されることになるトランジスタを指定し、生成されることになるトランジスタのオン抵抗を含む情報を受信することと、生成されることになるトランジスタのゲートの合計幅を少なくともオン抵抗に基づいて決定することと、第１の幅、フィンガの個数（Ｆ）、及びデバイスセルの個数（Ｐ）を合計幅に基づいて決定することと、第１の幅とフィンガの個数（Ｆ）とを用いて構成された１又は２以上のトランジスタを含むトランジスタレベル結線図を生成することと、レイアウトが、Ｐ個のデバイスセルを含み、各デバイスセルが、フィンガの個数（Ｆ）に対応する複数のゲートを含み、各ゲートが、第１の幅を有し、デバイスセルが、２次元アレイに構成されるレイアウトを生成することと、を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態２２９－２６２のいずれか１又は２以上と組み合わされた実施形態２６３のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態２２９－２６２のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態２６４の非一時的コンピュータ可読ストレージ媒体。
実施形態２６５．トランジスタを生成するためのシステムであって、生成されることになるトランジスタを指定し、生成されることになるトランジスタのオン抵抗を含む情報を受信するための手段と、生成されることになるトランジスタのゲートの合計幅を少なくともオン抵抗に基づいて決定するための手段と、第１の幅、フィンガの個数（Ｆ）、及びデバイスセルの個数（Ｐ）を合計幅に基づいて決定するための手段と、第１の幅とフィンガの個数（Ｆ）とを用いて構成された１又は２以上のトランジスタを含むトランジスタレベル結線図を生成するための手段と、レイアウトを生成するための手段であって、レイアウトが、Ｐ個のデバイスセルを含み、各デバイスセルが、フィンガの個数（Ｆ）に対応する複数のゲートを含み、各ゲートが、第１の幅を有し、デバイスセルが、２次元アレイに構成される生成するための手段とを含むシステム。
実施形態２６６．トランジスタを生成するコンピュータ実装方法であって、生成されることになるトランジスタを指定し、オン抵抗を含む情報を受信する段階と、オン抵抗から面積(area)を計算する段階と、面積と予め定められた長さとに基づいて合計幅を決定する段階と、合計幅、予め定められた最大幅、及びフィンガの予め定められた最大個数に基づいてデバイスセルの個数（Ｐ）及びフィンガの個数（Ｆ）を決定する段階と、フィンガの個数（Ｆ）に基づいてデバイスセルの第１の寸法に沿う第１の長さを決定する段階と、デバイスセルの第２の寸法に沿う第２の長さを第１の長さと第２の長さとのプログラミングされた比に基づいて決定する段階と、第２の寸法に基づいて第１のゲート幅を決定する段階と、第１のゲート幅とフィンガの個数（Ｆ）とを用いてトランジスタレベル結線図内に１又は２以上のトランジスタを構成する段階とを含むコンピュータ実装方法。
実施形態２６７．トランジスタレベル結線図が、デバイスセルの個数（Ｐ）に等しい乗数属性（Ｍ）を有する１つのトランジスタを含む実施形態２６６の方法。
実施形態２６８．トランジスタレベル結線図が、並列に構成されたＰ個のトランジスタを含む実施形態２６６の方法。
実施形態２６９．デバイスセルの個数（Ｐ）が、完全平方である実施形態２６６の方法。
実施形態２７０．回路を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになるトランジスタを指定し、少なくともオン抵抗を含む情報を受信する段階、オン抵抗から面積を計算する段階、面積と予め定められた長さとに基づいて合計幅を決定する段階、合計幅、予め定められた最大幅、及びフィンガの予め定められた最大個数に基づいてデバイスセルの個数（Ｐ）及びフィンガの個数（Ｆ）を決定する段階、フィンガの個数（Ｆ）に基づいてデバイスセルの第１の寸法に沿う第１の長さを決定する段階、デバイスセルの第２の寸法に沿う第２の長さを第１の長さと第２の長さとのプログラミングされた比に基づいて決定する段階、第２の寸法に基づいて第１のゲート幅を決定する段階、及び第１のゲート幅とフィンガの個数（Ｆ）とを用いてトランジスタレベル結線図内に１又は２以上のトランジスタを構成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態２７１．コンピュータシステムによって実行された時にコンピュータシステムに、生成されることになるトランジスタを指定し、少なくともオン抵抗を含む情報を受信させ、オン抵抗から面積を計算させ、面積と予め定められた長さとに基づいて合計幅を決定させ、合計幅、予め定められた最大幅、及びフィンガの予め定められた最大個数に基づいてデバイスセルの個数（Ｐ）及びフィンガの個数（Ｆ）を決定させ、フィンガの個数（Ｆ）に基づいてデバイスセルの第１の寸法に沿う第１の長さを決定させ、デバイスセルの第２の寸法に沿う第２の長さを第１の長さと第２の長さとのプログラミングされた比に基づいて決定させ、第２の寸法に基づいて第１のゲート幅を決定させ、かつ第１のゲート幅とフィンガの個数（Ｆ）とを用いてトランジスタレベル結線図内に１又は２以上のトランジスタを構成させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態２６６－２６９のいずれか１又は２以上と組み合わされた実施形態２７０のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態２６６－２６９のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態２７１の非一時的コンピュータ可読ストレージ媒体。
実施形態２７２．トランジスタを生成するためのシステムであって、生成されることになるトランジスタを指定し、オン抵抗を含む情報を受信するための手段と、オン抵抗から面積を計算するための手段と、面積と予め定められた長さとに基づいて合計幅を決定するための手段と、合計幅、予め定められた最大幅、及びフィンガの予め定められた最大個数に基づいてデバイスセルの個数（Ｐ）及びフィンガの個数（Ｆ）を決定するための手段と、フィンガの個数（Ｆ）に基づいてデバイスセルの第１の寸法に沿う第１の長さを決定するための手段と、デバイスセルの第２の寸法に沿う第２の長さを第１の長さと第２の長さとのプログラミングされた比に基づいて決定するための手段と、第２の寸法に基づいて第１のゲート幅を決定するための手段と、第１のゲート幅とフィンガの個数（Ｆ）とを用いてトランジスタレベル結線図内に１又は２以上のトランジスタを構成するための手段とを含むシステム。
実施形態２７３．複数のトランジスタのための複数のデータセットを生成する段階であって、各データセットが、複数のトランジスタのうちの特定のトランジスタに対する複数のゲート幅に関して得られたオン抵抗の値を含む生成する段階と、１又は２以上の回帰係数を含む複数の係数セットを複数のデータセットの各々に適用された回帰方程式に基づいて生成する段階と、オン抵抗と複数のトランジスタのうちのトランジスタとを指定する情報を受信する段階と、複数のトランジスタのうちの指定トランジスタに基づいて複数の係数セットのうちの１つの係数セットを選択する段階と、オン抵抗と選択された係数セットとに基づいてゲート幅を決定する段階とを含むコンピュータ実装方法。
実施形態２７４．回路を生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、複数のトランジスタのための複数のデータセットを生成する段階であって、各データセットが、複数のトランジスタのうちの特定のトランジスタに対する複数のゲート幅に関して得られたオン抵抗の値を含む生成する段階、１又は２以上の回帰係数を含む複数の係数セットを複数のデータセットの各々に適用された回帰方程式に基づいて生成する段階、オン抵抗と複数のトランジスタのうちのトランジスタとを指定する情報を受信する段階、複数のトランジスタのうちの指定トランジスタに基づいて複数の係数セットのうちの１つの係数セットを選択する段階、及びオン抵抗と選択された係数セットとに基づいてゲート幅を決定する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態２７５．コンピュータシステムによって実行された時にコンピュータシステムに、複数のトランジスタのうちの特定のトランジスタに対する複数のゲート幅に関して得られたオン抵抗の値を各データセットが含む複数のトランジスタのための複数のデータセットを生成させ、１又は２以上の回帰係数を含む複数の係数セットを複数のデータセットの各々に適用された回帰方程式に基づいて生成させ、オン抵抗と複数のトランジスタのうちのトランジスタとを指定する情報を受信させ、複数のトランジスタのうちの指定トランジスタに基づいて複数の係数セットのうちの１つの係数セットを選択させ、かつオン抵抗と選択された係数セットとに基づいてゲート幅を決定させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態２７６．回路を生成するためのシステムであって、複数のトランジスタのための複数のデータセットを生成するための手段であって、各データセットが、複数のトランジスタのうちの特定のトランジスタに対する複数のゲート幅に関して得られたオン抵抗の値を含む生成するための手段と、１又は２以上の回帰係数を含む複数の係数セットを複数のデータセットの各々に適用された回帰方程式に基づいて生成するための手段と、オン抵抗と複数のトランジスタのうちのトランジスタとを指定する情報を受信するための手段と、複数のトランジスタのうちの指定トランジスタに基づいて複数の係数セットのうちの１つの係数セットを選択するための手段と、オン抵抗と選択された係数セットとに基づいてゲート幅を決定するための手段とを含むシステム。
実施形態２７７．トランジスタを生成するコンピュータ実装方法であって、生成されることになるトランジスタを指定する情報を受信する段階と、情報の少なくとも一部分に基づいて予め定められたレイアウトパラメータを取り出す段階と、幅と、フィンガの個数と、デバイスセルの個数とを含む生成されることになるトランジスタの属性を情報及びレイアウトパラメータに基づいて決定する段階と、属性に基づいて構成された１又は２以上のトランジスタ結線図を含む生成されることになるトランジスタのトランジスタレベル結線図を生成する段階と、生成されることになるトランジスタのレイアウトをトランジスタレベル結線図から生成する段階であって、レイアウトが、個数のデバイスセルを含み、各デバイスセルが、属性に基づいてレイアウト配置命令によってレイアウト内に自動的に位置決めされる生成する段階とを含むコンピュータ実装方法。
実施形態２７８．トランジスタを生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、生成されることになるトランジスタを指定する情報を受信する段階、情報の少なくとも一部分に基づいて予め定められたレイアウトパラメータを取り出す段階、幅と、フィンガの個数と、デバイスセルの個数とを含む生成されることになるトランジスタの属性を情報及びレイアウトパラメータに基づいて決定する段階、属性に基づいて構成された１又は２以上のトランジスタ結線図を含む生成されることになるトランジスタのトランジスタレベル結線図を生成する段階、及び生成されることになるトランジスタのレイアウトをトランジスタレベル結線図から生成する段階であって、レイアウトが、個数のデバイスセルを含み、各デバイスセルが、属性に基づいてレイアウト配置命令によってレイアウト内に自動的に位置決めされる生成する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態２７９．コンピュータシステムによって実行された時にコンピュータシステムに、生成されることになるトランジスタを指定する情報を受信させ、情報の少なくとも一部分に基づいて予め定められたレイアウトパラメータを取り出させ、幅と、フィンガの個数と、デバイスセルの個数とを含む生成されることになるトランジスタの属性を情報及びレイアウトパラメータに基づいて決定させ、属性に基づいて構成された１又は２以上のトランジスタ結線図を含む生成されることになるトランジスタのトランジスタレベル結線図を生成させ、かつレイアウトが、個数のデバイスセルを含み、各デバイスセルが、属性に基づいてレイアウト配置命令によってレイアウト内に自動的に位置決めされる生成されることになるトランジスタのレイアウトをトランジスタレベル結線図から生成させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態２８０．トランジスタを生成するためのシステムであって、生成されることになるトランジスタを指定する情報を受信するための手段と、情報の少なくとも一部分に基づいて予め定められたレイアウトパラメータを取り出すための手段と、幅と、フィンガの個数と、デバイスセルの個数とを含む生成されることになるトランジスタの属性を情報及びレイアウトパラメータに基づいて決定するための手段と、属性に基づいて構成された１又は２以上のトランジスタ結線図を含む生成されることになるトランジスタのトランジスタレベル結線図を生成するための手段と、生成されることになるトランジスタのレイアウトをトランジスタレベル結線図から生成するための手段であって、レイアウトが、個数のデバイスセルを含み、各デバイスセルが、属性に基づいてレイアウト配置命令によってレイアウト内に自動的に位置決めされる生成するための手段とを含むシステム。
実施形態２８１．トランジスタレイアウトを生成するコンピュータ実装方法であって、１又は２以上のトランジスタをトランジスタの属性に基づいて複数のレイアウトインスタンスに変換する段階と、トランジスタのためのレイアウトを形成するために複数のレイアウトインスタンスを２次元アレイとして位置決めする予め定められたレイアウトスクリプトを実行する段階とを含むコンピュータ実装方法。
実施形態２８２．レイアウトスクリプトが、トランジスタを含む回路結線図に関連付けられる実施形態２８１の方法。
実施形態２８３．トランジスタが、電界効果トランジスタである実施形態２８１の方法。
実施形態２８４．トランジスタが、電力電界効果トランジスタである実施形態２８３の方法。
実施形態２８５．トランジスタに対する合計ゲート幅に基づいて第１のゲート幅と、フィンガの個数（Ｆ）と、デバイスセルの個数（Ｐ）とを決定する段階を更に含む実施形態２８１の方法。
実施形態２８６．１又は２以上のトランジスタが、同じ属性を有する並列に構成された複数のトランジスタであり、各トランジスタの乗数属性が、１に等しい実施形態２８１の方法。
実施形態２８７．１又は２以上のトランジスタが、１よりも大きい乗数属性を有する単一トランジスタである実施形態２８１の方法。
実施形態２８８．レイアウトインスタンスの個数（Ｐ）が、完全平方である実施形態２８１の方法。
実施形態２８９．レイアウトインスタンスのアスペクト比が、プログラム可能である実施形態２８１の方法。
実施形態２９０．レイアウトスクリプトが、第１のレイアウトインスタンスに対する初期位置を指定する少なくとも１つのレイアウト配置命令を含む実施形態２８１の方法。
実施形態２９１．単一レイアウト配置命令が、複数のレイアウトインスタンスを配置する実施形態２９０の方法。
実施形態２９２．少なくとも１つのレイアウト配置命令が、レイアウトインスタンス間のｘステップ及びｙステップを指定する実施形態２９０の方法。
実施形態２９３．少なくとも１つのレイアウト配置命令が、２次元アレイに対する列の個数及び行の個数を指定する実施形態２９０の方法。
実施形態２９４．トランジスタレイアウトを生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、１又は２以上のトランジスタをトランジスタの属性に基づいて複数のレイアウトインスタンスに変換する段階、及びトランジスタのためのレイアウトを形成するために複数のレイアウトインスタンスを２次元アレイとして位置決めする予め定められたレイアウトスクリプトを実行する段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態２９５．コンピュータシステムによって実行された時にコンピュータシステムに、１又は２以上のトランジスタをトランジスタの属性に基づいて複数のレイアウトインスタンスに変換させ、かつトランジスタのためのレイアウトを形成するために複数のレイアウトインスタンスを２次元アレイとして位置決めする予め定められたレイアウトスクリプトを実行させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態２８１－２９３のいずれか１又は２以上と組み合わされた実施形態２９４のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態２８１－２９３のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態２９５の非一時的コンピュータ可読ストレージ媒体。
実施形態２９６．トランジスタレイアウトを生成するためのコンピュータシステムであって、１又は２以上のトランジスタをトランジスタの属性に基づいて複数のレイアウトインスタンスに変換するための手段と、トランジスタのためのレイアウトを形成するために複数のレイアウトインスタンスを２次元アレイとして位置決めする予め定められたレイアウトスクリプトを実行するための手段とを含むコンピュータシステム。
実施形態２９７．回路レイアウトを生成するコンピュータ実装方法であって、回路レイアウトに変換されることになる回路結線図を指定する段階と、回路結線図に関連付けられたレイアウトスクリプトを受信する段階であって、レイアウトスクリプトが、回路結線図から生成された複数のレイアウトインスタンスを位置決めするように構成される受信する段階と、回路結線図を複数のレイアウトインスタンスに変換する段階と、回路レイアウトを生成するためにレイアウトスクリプトに基づいて複数のレイアウトインスタンスを位置決めする段階とを含むコンピュータ実装方法。
実施形態２９８．回路結線図が、アナログ回路又は混合信号回路のためのトランジスタレベル結線図である実施形態２９７の方法。
実施形態２９９．複数のレイアウトインスタンスのうちの１又は２以上が、部分回路結線図のための予め定められたレイアウトである実施形態２９７の方法。
実施形態３００．レイアウトスクリプトが、特定のレイアウトインスタンスが格納されたライブラリへの参照子を含む実施形態２９９の方法。
実施形態３０１．複数のレイアウトインスタンスの第１のサブセットが、複数の抵抗器に対応する実施形態２９７の方法。
実施形態３０２．複数のレイアウトインスタンスの第１のサブセットが、複数のコンデンサーに対応する実施形態２９７の方法。
実施形態３０３．レイアウトスクリプトが、複数のレイアウトインスタンスの各々に対する特定の配置を指定する実施形態２９７の方法。
実施形態３０４．回路結線図が、複数の回路結線図のうちの第１の回路結線図に対応し、レイアウトスクリプトが、複数の回路結線図の各々に対するレイアウトインスタンスを位置決めするように構成される実施形態２９７の方法。
実施形態３０５．複数の回路結線図が、第１の機能を実施する実施形態３０４の方法。
実施形態３０６．レイアウトスクリプトが、異なる回路結線図からのレイアウトインスタンスに対して複数の配置作動を実施し、第１の回路結線図に対応するレイアウトインスタンスに対する配置作動が実行され、他の回路結線図に対応するレイアウトインスタンスに対する配置作動が実行されない実施形態３０４の方法。
実施形態３０７．レイアウトスクリプトが、レイアウトインスタンスのうちの１又は２以上を位置決めするために複数のレイアウト配置命令を含む実施形態２９７の方法。
実施形態３０８．複数のレイアウト配置命令が、各レイアウト配置命令に対応する配置作動を実施するための対応するコードを含む実施形態３０７の方法。
実施形態３０９．コードが、レイアウト配置命令スクリプトである実施形態３０８の方法。
実施形態３１０．レイアウト配置命令が、１又は２以上のレイアウトインスタンスの配置を指定する位置決めパラメータを受信する実施形態３０７の方法。
実施形態３１１．レイアウト配置命令のサブセットが、複数のレイアウトインスタンスのうちの特定のレイアウトインスタンスへの参照子を含む実施形態３０７の方法。
実施形態３１２．参照子が、セル名称である実施形態３１１の方法。
実施形態３１３．参照子が、インスタンス名称である実施形態３１１の方法。
実施形態３１４．１又は２以上のレイアウト配置命令が、複数のレイアウトインスタンスのうちの１又は２以上の対応するレイアウトインスタンスのための配置場所を指定する実施形態３０７の方法。
実施形態３１５．１又は２以上のレイアウト配置命令が、特定のレイアウトインスタンスと、特定のレイアウトインスタンスを位置決めするためのｘ軸座標及びｙ軸座標とを指定する実施形態３０７の方法。
実施形態３１６．１又は２以上のレイアウト配置命令が、特定のレイアウトインスタンスが格納されたライブラリ名称を更に指定する実施形態３１３の方法。
実施形態３１７．１又は２以上のレイアウト配置命令が、特定のレイアウトインスタンスの回転を更に指定する実施形態３１５の方法。
実施形態３１８．複数のレイアウト配置命令のうちの第１のレイアウト配置命令が、複数のレイアウトインスタンスの第１のサブセットを位置決めする実施形態３０７の方法。
実施形態３１９．複数のレイアウトインスタンスの第１のサブセットが、部分回路結線図のための予め定められたレイアウトである実施形態３１８の方法。
実施形態３２０．複数のレイアウトインスタンスの第１のサブセットが、受動的レイアウト構成要素である実施形態３１８の方法。
実施形態３２１．複数の受動的レイアウト構成要素が、抵抗器レイアウト構成要素である実施形態３２０の方法。
実施形態３２２．複数の受動的構成要素が、コンデンサーレイアウト構成要素である実施形態３２０の方法。
実施形態３２３．第１のレイアウト配置命令が、複数の軸線のうちの１つに沿うステップ方向を指定する実施形態３１８の方法。
実施形態３２４．第１のレイアウト配置命令が、開始位置とレイアウトインスタンスの第１のサブセット間のステップとを指定する実施形態３１８の方法。
実施形態３２５．ステップが、レイアウトインスタンスの第１のサブセットの隣接境界間の距離を指定する実施形態３２４の方法。
実施形態３２６．ステップが、レイアウトインスタンスの第１のサブセットの第１の軸線に沿う境界の長さよりも大きいか又はそれに等しい実施形態３２４の方法。
実施形態３２７．第１のレイアウト配置命令が、軸線に沿ってレイアウトインスタンスを連続的に配置するための最大距離を更に指定する実施形態３１８の方法。
実施形態３２８．最大距離が、複数のレイアウトインスタンスのうちの１つの長さに関連付けられる実施形態３２７の方法。
実施形態３２９．レイアウトインスタンスが、開始位置から距離に基づく第２の位置まで第１の軸線に沿って連続的に配置され、レイアウトインスタンスの第１の部分が開始位置と第２の位置間の空間を張る時に、レイアウトインスタンスの第２の部分が、第２の軸線に沿って開始位置からオフセットされた第３の位置と距離に基づく第４の位置との間で第１の軸線に沿って連続的に配置される実施形態３２７の方法。
実施形態３３０．レイアウト配置インスタンスの第１のサブセットが、レイアウト配置インスタンスの少なくとも第１のサブグループと、レイアウト配置インスタンスの第２のサブグループとを含み、第１のレイアウト配置命令が、レイアウトインスタンスの第１のサブグループと第２のサブグループの間のステップを更に指定する実施形態３１８の方法。
実施形態３３１．第１のレイアウト配置命令に続く第２のレイアウト配置命令が、第１のレイアウト配置命令の最終位置から始まる１又は２以上の位置に複数のレイアウトインスタンスのうちの１又は２以上のレイアウトインスタンスを配置する実施形態３１８の方法。
実施形態３３２．レイアウト配置命令のうちの１又は２以上が、条件付きステートメントを含む実施形態３０７の方法。
実施形態３３３．少なくとも１つのレイアウト配置命令が、位置が占有されたかを決定する実施形態３３２の方法。
実施形態３３４．１又は２以上の第１のレイアウト配置命令が、位置が占有された場合に実行される実施形態３３３の方法。
実施形態３３５．１又は２以上の第１のレイアウト配置命令が、位置が占有されていない場合に実行される実施形態３３３の方法。
実施形態３３６．少なくとも１つのレイアウト配置命令が、１又は２以上の指定レイアウトインスタンスがレイアウトに含まれているかを決定し、１又は２以上の第１のレイアウト配置命令が、指定インスタンスがレイアウトに含まれている場合に実行され、１又は２以上の第２のレイアウト配置命令が、１又は２以上の指定レイアウトインスタンスがレイアウトにない場合に実行される実施形態３３２の方法。
実施形態３３７．回路レイアウトを生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、回路レイアウトに変換されることになる回路結線図を指定する段階、回路結線図から生成された複数のレイアウトインスタンスを位置決めするように構成された回路結線図に関連付けられたレイアウトスクリプトを受信する段階、回路結線図を複数のレイアウトインスタンスに変換する段階、及び回路レイアウトを生成するためにレイアウトスクリプトに基づいて複数のレイアウトインスタンスを位置決めする段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態３３８．コンピュータシステムによって実行された時にコンピュータシステムに、回路レイアウトに変換されることになる回路結線図を指定させ、回路結線図から生成された複数のレイアウトインスタンスを位置決めするように構成された回路結線図に関連付けられたレイアウトスクリプトを受信させ、回路結線図を複数のレイアウトインスタンスに変換させ、かつ回路レイアウトを生成するためにレイアウトスクリプトに基づいて複数のレイアウトインスタンスを位置決めさせるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態２９７－３３６のいずれか１又は２以上と組み合わされた実施形態３３７のコンピュータシステム。
コンピュータシステムによって実行された時にコンピュータシステムに実施形態２９７－３３６のいずれか１又は２以上を実施させるコンピュータ実行可能命令が格納された実施形態３３８の非一時的コンピュータ可読ストレージ媒体。
実施形態３３９．回路レイアウトを生成するためのコンピュータシステムであって、回路レイアウトに変換されることになる回路結線図を指定するための手段と、回路結線図から生成された複数のレイアウトインスタンスを位置決めするように構成された回路結線図に関連付けられたレイアウトスクリプトを受信するための手段と、回路結線図を複数のレイアウトインスタンスに変換するための手段と、回路レイアウトを生成するためにレイアウトスクリプトに基づいて複数のレイアウトインスタンスを位置決めするための手段とを含むコンピュータシステム。
実施形態３４０．回路レイアウトを生成するコンピュータ実装方法であって、結線図から生成された複数のレイアウトインスタンスをレイアウトキャンバスに受信する段階と、結線図に関連付けられたレイアウトスクリプトを受信する段階であって、レイアウトスクリプトが、結線図から生成された複数のレイアウトインスタンスを配置するための複数のレイアウト配置命令を含む受信する段階と、複数のレイアウト配置命令を用いて複数のレイアウトインスタンスを位置決めする段階とを含むコンピュータ実装方法。
実施形態３４１．回路レイアウトを生成するためのコンピュータシステムであって、１又は２以上のプロセッサと、コンピュータシステムによって実行された時に、結線図から生成された複数のレイアウトインスタンスをレイアウトキャンバスに受信する段階、結線図に関連付けられたレイアウトスクリプトを受信する段階であって、レイアウトスクリプトが、結線図から生成された複数のレイアウトインスタンスを配置するための複数のレイアウト配置命令を含む受信する段階、及び複数のレイアウト配置命令を用いて複数のレイアウトインスタンスを位置決めする段階を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体とを含むコンピュータシステム。
実施形態３４２．コンピュータシステムによって実行された時にコンピュータシステムに、結線図から生成された複数のレイアウトインスタンスをレイアウトキャンバスに受信させ、レイアウトスクリプトが、結線図から生成された複数のレイアウトインスタンスを配置するための複数のレイアウト配置命令を含む結線図に関連付けられたレイアウトスクリプトを受信させ、かつ複数のレイアウト配置命令を用いて複数のレイアウトインスタンスを位置決めさせるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
実施形態３４３．回路レイアウトを生成するためのシステムであって、結線図から生成された複数のレイアウトインスタンスをレイアウトキャンバスに受信するための手段と、結線図に関連付けられたレイアウトスクリプトを受信するための手段であって、レイアウトスクリプトが、結線図から生成された複数のレイアウトインスタンスを配置するための複数のレイアウト配置命令を含む受信するための手段と、複数のレイアウト配置命令を用いて複数のレイアウトインスタンスを位置決めするための手段とを含むシステム。
以上の説明は、本発明の開示の様々な実施形態を特定の実施形態の態様を実施することができる方法の例と共に例示するものである。上述の例は、唯一の実施形態であると見なすべきではなく、かつ以下の特許請求の範囲によって定められる特定の実施形態の柔軟性及び利点を例示するために提示するものである。上述の開示及び以下の特許請求の範囲に基づいて、特許請求の範囲によって定められる本発明の開示の範囲から逸脱することなく他の配置、実施形態、実施、及び均等物を使用することができる。
１０１ 機能回路構成要素
１０２ 発生器ソフトウエアシステム
１０３ 回路結線図
１０４ パラメータ
１１０、１１１、１１２ 部分回路結線図

Claims (344)

  1. 回路を生成するコンピュータ実装方法であって、
    生成されることになる前記回路を指定するパラメータを受信する段階、
    前記回路に含められることになる予め定められた部分回路結線図を前記パラメータに基づいて選択する段階、
    前記予め定められた部分回路結線図間の接続を前記パラメータに基づいて決定する段階、
    前記部分回路結線図と前記予め定められた部分回路結線図間の接続とを指定する、生成されることになる前記回路のための回路仕様を生成する段階、及び
    生成されることになる前記回路に関連付けられたレイアウトスクリプトを生成する段階、
    を含む、回路仕様を生成する段階と、
    前記回路仕様に指定された予め定められた部分回路結線図を選択する段階、
    前記回路結線図を形成するために前記予め定められた部分回路結線図を接続する段階、
    前記回路結線図を複数のレイアウトインスタンスに変換する段階、及び
    前記回路レイアウトを生成するために、生成されることになる前記回路に関連付けられた前記レイアウトスクリプトに基づいて前記レイアウトインスタンスを位置決めする段階、
    を含む、前記回路仕様を回路結線図及び回路レイアウトに変換する段階と、
    を含む、コンピュータ実装方法。
  2. 前記予め定められた部分回路結線図は、予め定められたアナログ部分回路結線図を含む、請求項１に記載の方法。
  3. 前記パラメータは、１又は２以上の機能回路構成要素を指定し、
    前記１又は２以上の機能回路構成要素は、対応する予め定められた部分回路結線図を有する、
    、請求項１に記載の方法。
  4. 前記１又は２以上の機能回路構成要素に対応する１又は２以上の記号を生成する段階を更に含み、
    前記記号は、前記選択された予め定められた部分回路結線図をカプセル封入する、
    、請求項３に記載の方法。
  5. 前記レイアウトスクリプトは、複数のレイアウト配置命令を含む、請求項１に記載の方法。
  6. 前記レイアウトスクリプトは、複数の回路結線図からのレイアウトインスタンスを位置決めするように構成される、請求項１に記載の方法。
  7. 前記複数の回路結線図は、同じ機能回路構成要素に関連付けられる、請求項６に記載の方法。
  8. 回路仕様を生成する段階は、第１のソフトウエアシステム上で実施され、該回路仕様を回路結線図及び回路レイアウトに変換する段階は、第２のソフトウエアシステム上で実施される、請求項１に記載の方法。
  9. 前記第２のソフトウエアシステムは、電子設計自動化ソフトウエアシステムである、請求項８に記載の方法。
  10. 回路を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになる前記回路を指定するパラメータを受信する段階、
    前記回路に含められることになる予め定められた部分回路結線図を前記パラメータに基づいて選択する段階、
    前記予め定められた部分回路結線図間の接続を前記パラメータに基づいて決定する段階、
    前記部分回路結線図と前記予め定められた部分回路結線図間の接続とを指定する、生成されることになる前記回路のための回路仕様を生成する段階、及び
    生成されることになる前記回路に関連付けられたレイアウトスクリプトを生成する段階、
    を含む、回路仕様を生成する段階と、
    前記回路仕様に指定された予め定められた部分回路結線図を選択する段階、
    前記回路結線図を形成するために前記予め定められた部分回路結線図を接続する段階、
    前記回路結線図を複数のレイアウトインスタンスに変換する段階、及び
    前記回路レイアウトを生成するために、生成されることになる前記回路に関連付けられた前記レイアウトスクリプトに基づいて前記レイアウトインスタンスを位置決めする段階、
    を含む、前記回路仕様を回路結線図及び回路レイアウトに変換する段階と、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  11. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになる前記回路を指定するパラメータを受信し、
    前記回路に含められることになる予め定められた部分回路結線図を前記パラメータに基づいて選択し、
    前記予め定められた部分回路結線図間の接続を前記パラメータに基づいて決定し、
    前記部分回路結線図と前記予め定められた部分回路結線図間の前記接続とを指定する、生成されることになる前記回路のための回路仕様を生成し、かつ
    生成されることになる前記回路に関連付けられたレイアウトスクリプトを生成する、
    ことを含む、回路仕様を生成することと、
    前記回路仕様に指定された予め定められた部分回路結線図を選択し、
    前記回路結線図を形成するために前記予め定められた部分回路結線図を接続し、
    前記回路結線図を複数のレイアウトインスタンスに変換し、かつ
    前記回路レイアウトを生成するために、生成されることになる前記回路に関連付けられた前記レイアウトスクリプトに基づいて前記レイアウトインスタンスを位置決めする、
    ことを含む、前記回路仕様を回路結線図及び回路レイアウトに変換することと、
    を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  12. 回路を生成するコンピュータ実装方法であって、
    少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信する段階と、
    前記少なくとも１つのソフトウエアシステムにより、前記回路仕様パラメータに基づいて複数の部分回路結線図を選択する段階と、
    前記少なくとも１つソフトウエアシステムにより、前記少なくとも１つの機能回路構成要素のための回路結線図を形成するために前記部分回路結線図を組み合わせる段階と、
    を含む、コンピュータ実装方法。
  13. 前記少なくとも１つの機能回路構成要素は、アナログ機能回路構成要素である、請求項１２に記載の方法。
  14. 前記部分回路結線図は、アナログ部分回路結線図を含む、請求項１２に記載の方法。
  15. 前記部分回路結線図は、予め定められたアナログ部分回路結線図を含む、請求項１２に記載の方法。
  16. 前記選択された複数の部分回路結線図は、第２の複数の予め定められたアナログ部分回路結線図のサブセットである、請求項１５に記載の方法。
  17. 前記第２の複数の予め定められたアナログ部分回路結線図は、前記少なくとも１つの機能アナログ回路構成要素に対応する、請求項１６に記載の方法。
  18. 前記複数の部分回路結線図は、異なる回路を用いて同じ機能を実施するための代替部分回路結線図を含む、請求項１６に記載の方法。
  19. 前記部分回路結線図は、異なる電気特質を有する複数のアナログピンを含む、請求項１２に記載の方法。
  20. 前記異なる電気特質は、異なる電圧又は電流作動範囲である、請求項１９に記載の方法。
  21. 前記部分回路結線図は、複数のピンを含み、前記組み合わせる段階は、該部分回路結線図の該ピンをマッピングする段階を含む、請求項１２に記載の方法。
  22. 前記複数のピンのうちの１又は２以上のピンが、アナログピンである、請求項２１に記載の方法。
  23. 前記マッピングする段階は、少なくとも１つのピンマップに基づいている、請求項２１に記載の方法。
  24. 異なるピンマップが、選択された部分回路結線図の異なる組合せのための前記複数の部分回路結線図ピンの間の接続を指定する、請求項２３に記載の方法。
  25. 前記少なくとも１つのピンマップは、前記選択された部分回路結線図に基づいている、請求項２３に記載の方法。
  26. 前記ピンマップは、前記部分回路結線図のピンの間の接続を指定する、請求項２３に記載の方法。
  27. 前記ピンマップは、前記部分回路結線図のピンの間の接続と前記回路結線図の入力又は出力とを指定する、請求項２３に記載の方法。
  28. 接続されたピンが、予め決められた互換性を有する、請求項２１に記載の方法。
  29. 前記ピンをマッピングする段階が、前記回路結線図内で該ピンを接続する段階を含む、請求項２１に記載の方法。
  30. 前記マッピングする段階は、複数の予め定められた規則に基づいて前記少なくとも１つのソフトウエアシステムによって自動的に行われる、請求項２１に記載の方法。
  31. 前記回路仕様パラメータに関する異なる値が、前記少なくとも１つの機能回路構成要素に対して異なる特質を有する異なるアナログ回路結線図を発生する、請求項１２に記載の方法。
  32. 異なる対応する機能回路構成要素に関する異なる回路仕様パラメータセットが、異なる対応する予め定められた部分回路結線図セットを有する、請求項１２に記載の方法。
  33. 異なる回路仕様パラメータセットに関する異なる値が、異なる機能回路構成要素に対応する予め定められた部分回路結線図の複数のセットのうちの１つから予め定められた部分回路結線図の異なるサブセットを選択する、請求項３２に記載の方法。
  34. 前記複数の回路仕様パラメータは、物理特質を指定するパラメータ又は電気特質を指定するパラメータのうちの１又は２以上を含む、請求項１２に記載の方法。
  35. 前記選択された部分回路を指定するネットリストを生成する段階を更に含む、請求項１２に記載の方法。
  36. 前記ネットリストは、ｖｅｒｉｌｏｇファイルである、請求項３５に記載の方法。
  37. 前記部分回路結線図は、前記少なくとも１つの機能回路構成要素のための前記回路結線図を形成するために該少なくとも１つの機能回路構成要素に関連付けられた規則セットに従って組み合わされる、請求項１２に記載の方法。
  38. 異なる機能回路構成要素に対応する異なる回路仕様パラメータが、異なる部分回路結線図セットを組み合わせるための異なる関連規則セットを用いて処理される、請求項１２に記載の方法。
  39. 異なる機能回路構成要素が、予め定められた部分回路結線図の対応する独特なセットを有する、請求項１２に記載の方法。
  40. 予め定められた部分回路結線図の各独特なセットが、前記対応する機能回路構成要素に対してのみ使用される１又は２以上の独特な予め定められたアナログ部分回路結線図を含む、請求項３９に記載の方法。
  41. 予め定められた部分回路結線図の各独特なセットが、複数の対応する機能回路構成要素に対して使用される１又は２以上の予め定められたアナログ部分回路結線図を含む、請求項３９に記載の方法。
  42. 前記回路仕様パラメータは、変数及び対応する値を含む、請求項１２に記載の方法。
  43. 前記変数及び前記値は、テキストとして受信される、請求項４２に記載の方法。
  44. 前記回路仕様パラメータは、前記回路結線図の特質を指定するコードを含む、請求項１２に記載の方法。
  45. 前記コードの異なる値が、異なる部分回路結線図を選択する、請求項４４に記載の方法。
  46. 回路を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信する段階と、
    前記少なくとも１つのソフトウエアシステムにより、前記回路仕様パラメータに基づいて複数の部分回路結線図を選択する段階と、
    前記少なくとも１つソフトウエアシステムにより、前記少なくとも１つの機能回路構成要素のための回路結線図を形成するために前記部分回路結線図を組み合わせる段階と、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  47. コンピュータシステムによって実行された時に該コンピュータシステムに、
    少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信させ、
    前記少なくとも１つのソフトウエアシステムにより、前記回路仕様パラメータに基づいて複数の部分回路結線図を選択させ、かつ
    前記少なくとも１つソフトウエアシステムにより、前記少なくとも１つの機能回路構成要素のための回路結線図を形成するために前記部分回路結線図を組み合わさせる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  48. 回路を生成するためのシステムであって、
    少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信するための手段と、
    前記少なくとも１つのソフトウエアシステムにより、前記回路仕様パラメータに基づいて複数の部分回路結線図を選択するための手段と、
    前記少なくとも１つソフトウエアシステムにより、前記少なくとも１つの機能回路構成要素のための回路結線図を形成するために前記部分回路結線図を組み合わせるための手段と、
    を含む、システム。
  49. 回路を生成するコンピュータ実装方法であって、
    少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信する段階と、
    前記少なくとも１つのソフトウエアシステムにより、前記少なくとも１つの機能回路構成要素のための回路レイアウトを形成するために前記回路仕様パラメータに基づいて複数の部分回路レイアウトを組み合わせる段階と、
    を含む、コンピュータ実装方法。
  50. 前記部分回路レイアウトは、アナログ部分回路レイアウトである、請求項４９に記載の方法。
  51. 前記部分回路レイアウトは、予め定められたアナログ部分回路レイアウトである、請求項４９に記載の方法。
  52. 前記複数の予め定められたアナログ部分回路レイアウトのサブセットが、前記少なくとも１つの機能アナログ回路構成要素に対応する、請求項５１に記載の方法。
  53. 前記複数の部分回路レイアウトは、異なる回路を用いて同じ機能を実施するための代替部分回路レイアウトを含む、請求項４９に記載の方法。
  54. 前記回路仕様パラメータに関する異なる値が、前記少なくとも１つの機能回路構成要素に対して異なる特質を有する異なるアナログ回路レイアウトを発生する、請求項４９に記載の方法。
  55. 異なる対応する機能回路構成要素に対する異なる回路仕様パラメータセットが、異なる対応する予め定められた部分回路レイアウトセットを有する、請求項４９に記載の方法。
  56. 各回路仕様パラメータセットに対する異なる値が、異なる機能回路構成要素に対応する複数の予め定められた部分回路レイアウトセットのうちの１つからの予め定められた部分回路レイアウトの異なるサブセットを組み合わせる、請求項５５に記載の方法。
  57. 前記複数の回路仕様パラメータは、物理特質を指定するパラメータ又は電気特質を指定するパラメータのうちの１又は２以上を含む、請求項４９に記載の方法。
  58. 前記回路仕様パラメータは、変数及び対応する値を含む、請求項４９に記載の方法。
  59. 前記回路仕様パラメータは、変数を含み、値が、テキストとして受信される、請求項５８に記載の方法。
  60. 前記回路仕様パラメータは、前記回路レイアウトの特質を指定するコードを含む、請求項４９に記載の方法。
  61. 前記コードの異なる値が、異なる部分回路レイアウトを選択する、請求項６０に記載の方法。
  62. 前記組み合わせる段階は、前記部分回路レイアウトを前記回路レイアウトに配置するための複数のレイアウト配置命令に基づいている、請求項４９に記載の方法。
  63. 前記部分回路レイアウトのうちの少なくとも１つが、第１の高さ及び第１の幅を有し、他方の部分回路レイアウトのうちの少なくとも１つが、該第１の高さとは異なる第２の高さと該第２の幅とは異なる第２の幅とを有する、請求項６２に記載の方法。
  64. 前記レイアウト配置命令は、予め定められる、請求項６２に記載の方法。
  65. 前記レイアウト配置命令は、外部データ記録からの配置データにアクセスする、請求項６２に記載の方法。
  66. 前記レイアウト配置命令は、外部データ記録内に予め定められる、請求項６２に記載の方法。
  67. 前記レイアウト配置命令は、ｘ，ｙ座標系に従って前記部分回路レイアウトを配置する、請求項６２に記載の方法。
  68. 異なる対応するレイアウト配置命令に関連付けられた異なる部分回路レイアウトセットから異なる回路レイアウトを形成することができる、請求項６２に記載の方法。
  69. 前記複数のレイアウト配置命令は、１又は２以上の部分回路レイアウトを特定の座標に配置する１又は２以上のレイアウト配置命令を含む、請求項６２に記載の方法。
  70. 前記複数のレイアウト配置命令は、１又は２以上の部分回路レイアウトを回転させる１又は２以上のレイアウト配置命令を含む、請求項６２に記載の方法。
  71. 前記複数のレイアウト配置命令は、シーケンスになっており、
    特定の部分回路レイアウトが、前記レイアウト配置命令の前記シーケンスに基づいて直列に配置される、
    、請求項６２に記載の方法。
  72. 前記複数のレイアウト配置命令は、前記部分回路レイアウトの前記配置を指定するデータにアクセスする実行可能命令を含む、請求項６２に記載の方法。
  73. 前記データは、各部分回路レイアウトに対して実行されることになる１又は２以上のレイアウト配置命令を指定する、請求項７２に記載の方法。
  74. 前記データは、複数の前記部分回路レイアウトを配置するためのｘ軸及びｙ軸座標を指定する、請求項７２に記載の方法。
  75. 前記データは、前記部分回路レイアウトのうちの１又は２以上に対する回転を指定する、請求項７２に記載の方法。
  76. 前記回路仕様パラメータに関する異なる値が、対応するレイアウト配置命令を用いて異なる部分回路レイアウトを組み合わせ、
    実行される特定のレイアウト配置命令が、特定の回路仕様パラメータ値から生成された特定のアナログ回路レイアウトに固有である、
    、請求項６２に記載の方法。
  77. 前記回路レイアウトを形成するために部分回路レイアウトの特定の組合せに基づいて複数のレイアウト配置命令セットのうちの１つを実行する段階を更に含み、
    部分回路レイアウトの異なる組合せが、対応する異なるレイアウト配置命令を有する、
    、請求項６２に記載の方法。
  78. 回路を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信する段階、及び
    少なくとも１つのソフトウエアシステムにより、前記少なくとも１つの機能回路構成要素のための回路レイアウトを形成するために前記回路仕様パラメータに基づいて複数の部分回路レイアウトを組み合わせる段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  79. コンピュータシステムによって実行された時に該コンピュータシステムに、
    少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信させ、かつ
    少なくとも１つのソフトウエアシステムにより、前記少なくとも１つの機能回路構成要素のための回路レイアウトを形成するために前記回路仕様パラメータに基づいて複数の部分回路レイアウトを組み合わさせる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  80. 回路を生成するためのシステムであって、
    少なくとも１つのコンピュータ上で実行される少なくとも１つのソフトウエアシステムにより、少なくとも１つの機能回路構成要素に対応する複数の回路仕様パラメータを受信するための手段と、
    少なくとも１つのソフトウエアシステムにより、前記少なくとも１つの機能回路構成要素のための回路レイアウトを形成するために前記回路仕様パラメータに基づいて複数の部分回路レイアウトを組み合わせるための手段と、
    を含む、システム。
  81. 回路を生成するコンピュータ実装方法であって、
    生成されることになる回路の第１のモデルを生成する段階と、
    前記第１のモデルに対応する回路仕様パラメータを生成する段階と、
    前記回路仕様パラメータに基づいて複数の部分回路結線図を選択する段階と、
    生成されることになる前記回路のための回路結線図を形成するために前記部分回路結線図を組み合わせる段階と、
    を含み、
    前記組み合わされた部分回路結線図は、前記第１のモデルに対応するトランジスタレベルモデルを形成する、
    、コンピュータ実装方法。
  82. 前記第１のモデルは、挙動モデルである、請求項８１に記載の方法。
  83. 前記第１のモデルの複数の挙動レベル模擬実験が、前記トランジスタレベルモデルに対する対応する複数のトランジスタレベル模擬実験と実質的に適合する、請求項８１に記載の方法。
  84. 前記第１のモデルは、該第１のモデルに対する複数の挙動を生成するように前記回路仕様パラメータに基づいて構成可能であり、
    前記第１のモデル及び前記トランジスタレベルモデルに対する模擬実験が、該第１のモデル及び該トランジスタレベルモデルが同じパラメータを有する時に実質的に適合する、
    、請求項８１に記載の方法。
  85. 前記第１のモデルの複数の挙動レベル模擬実験が、前記トランジスタレベルモデルに対する対応する複数のトランジスタレベル模擬実験に適合する、請求項８１に記載の方法。
  86. 前記部分回路結線図は、予め定められたアナログ部分回路結線図を含む、請求項８１に記載の方法。
  87. 前記回路結線図を複数のレイアウトインスタンスに変換する段階と、
    回路レイアウトを生成するためにレイアウトスクリプトに基づいて前記レイアウトインスタンスを位置決めする段階と、
    を更に含む、請求項８１に記載の方法。
  88. 回路を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになる回路の第１のモデルを生成する段階、
    前記第１のモデルに対応する回路仕様パラメータを生成する段階、
    前記回路仕様パラメータに基づいて複数の部分回路結線図を選択する段階、及び
    生成されることになる前記回路のための回路結線図を形成するために前記部分回路結線図を組み合わせる段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含み、
    前記組み合わされた部分回路結線図は、前記第１のモデルに対応するトランジスタレベルモデルを形成する、
    、コンピュータシステム。
  89. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになる回路の第１のモデルを生成することと、
    前記第１のモデルに対応する回路仕様パラメータを生成することと、
    前記回路仕様パラメータに基づいて複数の部分回路結線図を選択することと、
    前記生成されることになる回路のための回路結線図を形成するために前記部分回路結線図を組み合わせることと、
    を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体であって、
    前記組み合わされた部分回路結線図は、前記第１のモデルに対応するトランジスタレベルモデルを形成する、
    、非一時的コンピュータ可読ストレージ媒体。
  90. 回路を生成するためのシステムであって、
    生成されることになる回路の第１のモデルを生成するための手段と、
    前記第１のモデルに対応する回路仕様パラメータを生成するための手段と、
    前記回路仕様パラメータに基づいて複数の部分回路結線図を選択するための手段と、
    前記生成されることになる回路のための回路結線図を形成するために前記部分回路結線図を組み合わせるための手段と、
    を含み、
    前記組み合わされた部分回路結線図は、前記第１のモデルに対応するトランジスタレベルモデルを形成する、
    、システム。
  91. 回路を生成するコンピュータ実装方法であって、
    生成されることになる回路を指定する情報を受信する段階と、
    前記情報に基づいて１又は２以上の部分回路結線図に対応する１又は２以上のピンリストを選択する段階であって、各ピンリストが、対応する部分回路結線図のための部分回路結線図ピンを含む前記選択する段階と、
    前記情報に基づいて少なくとも１つの記号に対する複数の予め定められたピンのサブセットを選択する段階と、
    前記部分回路結線図ピンと前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセットとの間の接続を確立する段階と、
    １又は２以上の部分回路結線図に対応する前記１又は２以上のピンリストからの部分回路結線図ピン、
    前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセット、及び
    前記部分回路結線図ピンと前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセットとの間の前記接続、
    を含む回路仕様を生成する段階と、
    を含む、コンピュータ実装方法。
  92. 回路結線図を生成するためにＥＤＡツール内で前記回路仕様を処理する段階を更に含む、請求項９１に記載の方法。
  93. 前記ピンリスト及び記号は、第１の機能回路構成要素に対応する、請求項９１に記載の方法。
  94. 異なる機能回路構成要素が、異なる関連の部分回路結線図ピンリストと機能回路構成要素記号に対する予め定められたピンとを有する、請求項９３に記載の方法。
  95. 前記回路仕様から生成された回路のためのレイアウトインスタンスを自動的に位置決めするように構成されたレイアウトスクリプトを前記情報に基づいて取り出す段階を更に含む、請求項９１に記載の方法。
  96. 前記情報は、パラメータを含む、請求項９１に記載の方法。
  97. パラメータ限界を取り出す段階と、
    前記パラメータを検証するために該パラメータを前記パラメータ限界と比較する段階と、
    を更に含む、請求項９６に記載の方法。
  98. 構成要素値を決定する段階と、
    複数の構成要素記号に関連付けられた識別子内に前記構成要素値を符号化する段階と、
    を更に含み、
    前記回路仕様は、前記複数の構成要素記号を更に含む、
    、請求項９１に記載の方法。
  99. 回路を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになる回路を指定する情報を受信する段階、
    前記情報に基づいて１又は２以上の部分回路結線図に対応する１又は２以上のピンリストを選択する段階であって、各ピンリストが、対応する部分回路結線図のための部分回路結線図ピンを含む前記選択する段階、
    前記情報に基づいて少なくとも１つの記号に対する複数の予め定められたピンのサブセットを選択する段階、
    前記部分回路結線図ピンと前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセットとの間の接続を確立する段階、及び
    １又は２以上の部分回路結線図に対応する前記１又は２以上のピンリストからの部分回路結線図ピン、
    前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセット、及び
    前記部分回路結線図ピンと前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセットとの間の前記接続、
    を含む回路仕様を生成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  100. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになる回路を指定する情報を受信することと、
    １又は２以上の部分回路結線図に対応する１又は２以上のピンリストであって、各ピンリストが、対応する部分回路結線図のための部分回路結線図ピンを含む前記１又は２以上のピンリストを前記情報に基づいて選択することと、
    前記情報に基づいて少なくとも１つの記号に対する複数の予め定められたピンのサブセットを選択することと、
    前記部分回路結線図ピンと前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセットとの間の接続を確立することと、
    １又は２以上の部分回路結線図に対応する前記１又は２以上のピンリストからの部分回路結線図ピン、
    前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセット、及び
    前記部分回路結線図ピンと前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセットとの間の前記接続、
    を含む回路仕様の生成することと、
    を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  101. 回路を生成するためのシステムであって、
    生成されることになる回路を指定する情報を受信するための手段と、
    １又は２以上の部分回路結線図に対応する１又は２以上のピンリストであって、各ピンリストが、対応する部分回路結線図のための部分回路結線図ピンを含む前記１又は２以上のピンリストを前記情報に基づいて選択するための手段と、
    前記情報に基づいて少なくとも１つの記号に対する複数の予め定められたピンのサブセットを選択するための手段と、
    前記部分回路結線図ピンと前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセットとの間の接続を確立するための手段と、
    １又は２以上の部分回路結線図に対応する前記１又は２以上のピンリストからの部分回路結線図ピン、
    前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセット、及び
    前記部分回路結線図ピンと前記少なくとも１つの記号に対する前記複数の予め定められたピンの前記サブセットとの間の前記接続、
    を含む回路仕様を生成するための手段と、
    を含む、システム。
  102. 回路構成要素を生成するコンピュータ実装方法であって、
    生成されることになる構成要素の合計属性値を受信する段階と、
    前記生成されることになる構成要素に対する第２の属性値を少なくとも前記合計属性値に基づいて決定する段階と、
    前記合計属性値を有する前記構成要素を形成するために組み合わされることになる前記第２の属性値を有する該構成要素の少なくとも１つの個数Ｎを決定する段階と、
    前記第２の属性値を用いて構成された複数の構成要素を含むトランジスタレベル結線図を生成する段階と、
    前記合計属性値を生成するように構成された前記構成要素に対応するＮ個のレイアウトインスタンスを含むレイアウトを生成する段階と、
    を含む、コンピュータ実装方法。
  103. 前記生成されることになる構成要素は、トランジスタ、抵抗器、又はコンデンサーのうちの１つである、請求項１０２に記載の方法。
  104. 前記合計属性値を生成するために前記Ｎ個の構成要素の構成を指定する回路仕様を生成する段階を更に含み、
    前記トランジスタレベル結線図は、前記回路仕様に基づいて生成される、
    、請求項１０２に記載の方法。
  105. 少なくとも１つのレイアウトパラメータを受信する段階を更に含み、
    前記生成されることになる構成要素に対する前記第２の属性値は、前記少なくとも１つのレイアウトパラメータに基づいて決定される、
    、請求項１０２に記載の方法。
  106. レイアウトパラメータが、前記生成されることになる構成要素の少なくとも１つの寸法に沿う長さを指定する、請求項１０５に記載の方法。
  107. レイアウトパラメータが、抵抗器レイアウトセグメント長さを指定する、請求項１０５に記載の方法。
  108. レイアウトパラメータが、単位コンデンサーの第１の寸法に沿う予め定められた最大長さを指定する、請求項１０５に記載の方法。
  109. 前記合計属性値は、生成されることになる抵抗器に対する合計抵抗である、請求項１０２に記載の方法。
  110. 前記合計属性値は、生成されることになるコンデンサーに対する合計キャパシタンスである、請求項１０２に記載の方法。
  111. 前記合計属性値は、生成されることになるトランジスタに対するオン抵抗に基づいて決定された合計ゲート幅である、請求項１０２に記載の方法。
  112. 回路構成要素を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになる構成要素の合計属性値を受信する段階、
    前記生成されることになる構成要素に対する第２の属性値を少なくとも前記合計属性値に基づいて決定する段階、
    前記合計属性値を有する前記構成要素を形成するために組み合わされることになる前記第２の属性値を有する該構成要素の少なくとも１つの個数Ｎを決定する段階、
    前記第２の属性値を用いて構成された複数の構成要素を含むトランジスタレベル結線図を生成する段階、及び
    前記合計属性値を生成するように構成された前記構成要素に対応するＮ個のレイアウトインスタンスを含むレイアウトを生成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  113. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになる構成要素の合計属性値を受信することと、
    前記生成されることになる構成要素に対する第２の属性値を少なくとも前記合計属性値に基づいて決定することと、
    前記合計属性値を有する前記構成要素を形成するために組み合わされることになる前記第２の属性値を有する該構成要素の少なくとも１つの個数Ｎを決定することと、
    前記第２の属性値を用いて構成された複数の構成要素を含むトランジスタレベル結線図を生成することと、
    前記合計属性値を生成するように構成された前記構成要素に対応するＮ個のレイアウトインスタンスを含むレイアウトを生成することと、
    を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  114. 回路構成要素を生成するためのシステムであって、
    生成されることになる構成要素の合計属性値を受信するための手段と、
    前記生成されることになる構成要素に対する第２の属性値を少なくとも前記合計属性値に基づいて決定するための手段と、
    前記合計属性値を有する前記構成要素を形成するために組み合わされることになる前記第２の属性値を有する該構成要素の少なくとも１つの個数Ｎを決定するための手段と、
    前記第２の属性値を用いて構成された複数の構成要素を含むトランジスタレベル結線図を生成するための手段と、
    前記合計属性値を生成するように構成された前記構成要素に対応するＮ個のレイアウトインスタンスを含むレイアウトを生成するための手段と、
    を含む、システム。
  115. 回路を生成するコンピュータ実装方法であって、
    生成されることになるアナログ回路構成要素を指定する情報を受信する段階と、
    前記情報の少なくとも一部分に基づいてレイアウトパラメータを取り出す段階と、
    前記生成されることになるアナログ回路構成要素の属性を前記情報及び前記レイアウトパラメータに基づいて決定する段階と、
    前記属性を用いて構成される前記アナログ回路構成要素のうちの１又は２以上を含む前記アナログ回路のトランジスタレベル結線図を生成する段階と、
    前記トランジスタレベル結線図からレイアウトを生成する段階であって、該レイアウトが、前記１又は２以上のアナログ回路構成要素に対応する複数のレイアウトインスタンスを含み、各レイアウトインスタンスが、該アナログ回路構成要素の前記属性に基づいてレイアウトスクリプトによって該レイアウトに自動的に位置決めされる前記生成する段階と、
    を含む、コンピュータ実装方法。
  116. 回路を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになるアナログ回路構成要素を指定する情報を受信する段階、
    前記情報の少なくとも一部分に基づいてレイアウトパラメータを取り出す段階、
    前記生成されることになるアナログ回路構成要素の属性を前記情報及び前記レイアウトパラメータに基づいて決定する段階、
    前記属性を用いて構成される前記アナログ回路構成要素のうちの１又は２以上を含む前記アナログ回路のトランジスタレベル結線図を生成する段階、及び
    前記トランジスタレベル結線図からレイアウトを生成する段階であって、該レイアウトが、前記１又は２以上のアナログ回路構成要素に対応する複数のレイアウトインスタンスを含み、各レイアウトインスタンスが、該アナログ回路構成要素の前記属性に基づいてレイアウトスクリプトによって該レイアウトに自動的に位置決めされる前記生成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  117. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになるアナログ回路構成要素を指定する情報を受信することと、
    前記情報の少なくとも一部分に基づいてレイアウトパラメータを取り出すことと、
    前記生成されることになるアナログ回路構成要素の属性を前記情報及び前記レイアウトパラメータに基づいて決定することと、
    前記属性を用いて構成される前記アナログ回路構成要素のうちの１又は２以上を含む前記アナログ回路のトランジスタレベル結線図を生成することと、
    レイアウトが、前記１又は２以上のアナログ回路構成要素に対応する複数のレイアウトインスタンスを含み、各レイアウトインスタンスが、該アナログ回路構成要素の前記属性に基づいてレイアウトスクリプトによってレイアウトに自動的に位置決めされる、レイアウトを前記トランジスタレベル結線図から生成することと、
    を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  118. 回路を生成するためのシステムであって、
    生成されることになるアナログ回路構成要素を指定する情報を受信するための手段と、
    前記情報の少なくとも一部分に基づいてレイアウトパラメータを取り出すための手段と、
    前記生成されることになるアナログ回路構成要素の属性を前記情報及び前記レイアウトパラメータに基づいて決定するための手段と、
    前記属性を用いて構成される前記アナログ回路構成要素のうちの１又は２以上を含む前記アナログ回路のトランジスタレベル結線図を生成するための手段と、
    前記トランジスタレベル結線図からレイアウトを生成するための手段であって、該レイアウトが、前記１又は２以上のアナログ回路構成要素に対応する複数のレイアウトインスタンスを含み、各レイアウトインスタンスが、該アナログ回路構成要素の前記属性に基づいてレイアウトスクリプトによって該レイアウトに自動的に位置決めされる前記生成するための手段と、
    を含む、システム。
  119. 電子構成要素結線図を生成するコンピュータ実装方法であって、
    生成されることになる電子回路を指定する情報を受信する段階と、
    前記情報に基づいて前記電子回路の少なくとも１つの構成要素に対する構成要素値を決定する段階と、
    複数の構成要素記号を生成する段階と、
    前記構成要素記号の各々に関連付けられた識別子内に前記構成要素値を符号化する段階と、
    前記構成要素記号間の接続を確立する段階と、
    前記構成要素記号を直列に又は並列に構成するための回路仕様を生成する段階と、
    を含む、コンピュータ実装方法。
  120. 前記識別子は、記号名称を含む、請求項１１９に記載の方法。
  121. 前記構成要素は、抵抗器であり、
    前記構成要素値は、抵抗を含む、
    、請求項１１９に記載の方法。
  122. 前記構成要素は、コンデンサーであり、
    前記構成要素値は、キャパシタンスを含む、
    、請求項１１９に記載の方法。
  123. 前記構成要素は、トランジスタであり、
    前記構成要素値は、ゲート幅を含む、
    、請求項１１９に記載の方法。
  124. 前記構成要素値は、フィンガの個数を更に含む、請求項１２３に記載の方法。
  125. 電子構成要素結線図を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになる電子回路を指定する情報を受信する段階、
    前記情報に基づいて前記電子回路の少なくとも１つの構成要素に対する構成要素値を決定する段階、
    複数の構成要素記号を生成する段階、
    前記構成要素記号の各々に関連付けられた識別子内に前記構成要素値を符号化する段階、
    前記構成要素記号間の接続を確立する段階、及び
    前記構成要素記号を直列に又は並列に構成するための回路仕様を生成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  126. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになる電子回路を指定する情報を受信させ、
    前記情報に基づいて前記電子回路の少なくとも１つの構成要素に対する構成要素値を決定させ、
    複数の構成要素記号を生成させ、
    前記構成要素記号の各々に関連付けられた識別子内に前記構成要素値を符号化させ、
    前記構成要素記号間の接続を確立させ、かつ
    前記構成要素記号を直列に又は並列に構成するための回路仕様を生成させる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  127. 電子構成要素結線図を生成するためのシステムであって、
    生成されることになる電子回路を指定する情報を受信するための手段と、
    前記情報に基づいて前記電子回路の少なくとも１つの構成要素に対する構成要素値を決定するための手段と、
    複数の構成要素記号を生成するための手段と、
    前記構成要素記号の各々に関連付けられた識別子内に前記構成要素値を符号化するための手段と、
    前記構成要素記号間の接続を確立するための手段と、
    前記構成要素記号を直列に又は並列に構成するための回路仕様を生成するための手段と、
    を含む、システム。
  128. 電子構成要素結線図を生成するコンピュータ実装方法であって、
    １又は２以上の対応する識別子を含む１又は２以上の構成要素を指定する回路仕様を受信する段階と、
    前記１又は２以上の構成要素に対する１又は２以上の結線図記号を生成する段階であって、該１又は２以上の結線図記号が、前記１又は２以上の対応する識別子に関連付けられる前記生成する段階と、
    前記１又は２以上の記号に関連付けられた前記識別子を読み取る段階と、
    前記１又は２以上の構成要素のための結線図表現を対応する記号の中に挿入する段階であって、該構成要素のための該結線図表現の１又は２以上の属性が、該記号に関連付けられた前記識別子に基づいて設定される前記挿入する段階と、
    を含む、コンピュータ実装方法。
  129. 前記識別子は、属性値を符号化する、請求項１２８に記載の方法。
  130. 前記識別子は、記号名称を含む、請求項１２８に記載の方法。
  131. 前記記号名称は、１又は２以上の属性値を符号化する、請求項１３０に記載の方法。
  132. 前記構成要素は、抵抗器であり、
    前記１又は２以上の属性は、抵抗を含む、
    、請求項１２８に記載の方法。
  133. 前記構成要素は、コンデンサーであり、
    前記１又は２以上の属性は、キャパシタンスを含む、
    、請求項１２８に記載の方法。
  134. 前記構成要素は、トランジスタであり、
    前記１又は２以上の属性は、ゲート幅を含む、
    、請求項１２８に記載の方法。
  135. 前記１又は２以上の属性は、フィンガの個数を更に含む、請求項１３４に記載の方法。
  136. 電子構成要素結線図を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    １又は２以上の対応する識別子を含む１又は２以上の構成要素を指定する回路仕様を受信する段階、
    前記１又は２以上の構成要素に対する１又は２以上の結線図記号を生成する段階であって、該１又は２以上の結線図記号が、前記１又は２以上の対応する識別子に関連付けられる前記生成する段階、
    前記１又は２以上の記号に関連付けられた前記識別子を読み取る段階、及び
    前記１又は２以上の構成要素のための結線図表現を対応する記号の中に挿入する段階であって、該構成要素のための該結線図表現の１又は２以上の属性が、該記号に関連付けられた前記識別子に基づいて設定される前記挿入する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  137. コンピュータシステムによって実行された時に該コンピュータシステムに、
    １又は２以上の対応する識別子を含む１又は２以上の構成要素を指定する回路仕様を受信させ、
    １又は２以上の結線図記号が前記１又は２以上の対応する識別子に関連付けられた前記１又は２以上の構成要素に対する該１又は２以上の結線図記号を生成させ、
    前記１又は２以上の記号に関連付けられた前記識別子を読み取らせ、かつ
    前記構成要素のための結線図表現の１又は２以上の属性が、記号に関連付けられた前記識別子に基づいて設定される該１又は２以上の構成要素のための該結線図表現を対応する該記号の中に挿入させる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  138. 電子構成要素結線図を生成するためのシステムであって、
    １又は２以上の対応する識別子を含む１又は２以上の構成要素を指定する回路仕様を受信するための手段と、
    前記１又は２以上の構成要素に対する１又は２以上の結線図記号を生成するための手段であって、該１又は２以上の結線図記号が、前記１又は２以上の対応する識別子に関連付けられる前記生成するための手段と、
    前記１又は２以上の記号に関連付けられた前記識別子を読み取るための手段と、
    前記１又は２以上の構成要素のための結線図表現を対応する記号の中に挿入するための手段であって、該構成要素のための該結線図表現の１又は２以上の属性が、該記号に関連付けられた前記識別子に基づいて設定される前記挿入するための手段と、
    を含む、システム。
  139. 抵抗器を生成するコンピュータ実装方法であって、
    第１の抵抗器値を受信する段階と、
    前記抵抗器値を複数の抵抗器レイアウトセグメントに変換する段階と、
    前記第１の抵抗器値を形成するために１又は２以上のレイアウト配置命令に基づいて前記複数の抵抗器レイアウトセグメントを自動的に配置する段階と、
    を含む、コンピュータ実装方法。
  140. 第１の抵抗器レイアウトセグメントが、初期位置に配置され、他の抵抗器レイアウトセグメントが、該初期位置からオフセットされた位置に配置される、請求項１３９に記載の方法。
  141. 前記オフセットは、各抵抗器レイアウトセグメントの幅に基づいている、請求項１４０に記載の方法。
  142. 前記オフセットは、隣接レイアウトセグメント間の予め定められた分離に更に基づいている、請求項１４１に記載の方法。
  143. 前記予め定められた分離は、設計規則検査（ＤＲＣ）値に基づいている、請求項１４２に記載の方法。
  144. 抵抗器レイアウトセグメントが、各抵抗器レイアウトセグメントの長さに沿って並列に配置される、請求項１４０に記載の方法。
  145. 抵抗器レイアウトセグメントが、前記１又は２以上のレイアウト配置命令内で指定された量だけ回転される、請求項１４０に記載の方法。
  146. 抵抗器レイアウトセグメントが、前記１又は２以上のレイアウト配置命令内で指定された極性に従って軸線に沿って連続的に配置される、請求項１４０に記載の方法。
  147. 各抵抗器レイアウトセグメントが、独特な識別子を有し、
    方法が、前記独特な識別子に基づいて前記抵抗器レイアウトセグメントを選別する段階と、各抵抗器レイアウトセグメントを連続的に配置する段階とを更に含む、
    、請求項１３９に記載の方法。
  148. 前記抵抗器レイアウトセグメントの第１の部分が、直列に構成され、該抵抗器レイアウトセグメントの第２の部分が、並列に構成される、請求項１３９に記載の方法。
  149. 前記抵抗器レイアウトセグメントのうちの少なくとも第１の複数のものが、同じ長さ及び幅を有する、請求項１３９に記載の方法。
  150. 抵抗器を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    第１の抵抗器値を受信する段階、
    前記抵抗器値を複数の抵抗器レイアウトセグメントに変換する段階、及び
    前記第１の抵抗器値を形成するために１又は２以上のレイアウト配置命令に基づいて前記複数の抵抗器レイアウトセグメントを自動的に配置する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  151. コンピュータシステムによって実行された時に該コンピュータシステムに、
    第１の抵抗器値を受信させ、
    前記抵抗器値を複数の抵抗器レイアウトセグメントに変換させ、かつ
    前記第１の抵抗器値を形成するために１又は２以上のレイアウト配置命令に基づいて前記複数の抵抗器レイアウトセグメントを自動的に配置させる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  152. 抵抗器を生成するためのシステムであって、
    第１の抵抗器値を受信するための手段と、
    前記抵抗器値を複数の抵抗器レイアウトセグメントに変換するための手段と、
    前記第１の抵抗器値を形成するために１又は２以上のレイアウト配置命令に基づいて前記複数の抵抗器レイアウトセグメントを自動的に配置するための手段と、
    を含む、システム。
  153. 抵抗器を生成するコンピュータ実装方法であって、
    第１の抵抗器値を受信する段階と、
    前記第１の抵抗器値を近似的に生成するために、
    直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する第１の個数、及び
    並列に構成されることになる抵抗器セグメントのうちの第２の複数のものを指定する第２の個数、
    のうちの一方又は両方を決定する段階と、
    前記第１の個数の抵抗器セグメントを直列に及び／又は前記第２の個数の抵抗器セグメントを並列に構成するための回路仕様の生成する段階と、
    を含む、コンピュータ実装方法。
  154. 前記第１の抵抗器値は、一連の値にわたって変化する、請求項１５３に記載の方法。
  155. 前記第１の抵抗器値は、関連の抵抗器構成要素タイプを有するパラメータとして受信される、請求項１５３に記載の方法。
  156. 抵抗器セグメントのための少なくとも１つの予め定められた物理的寸法を受信する段階を更に含み、
    抵抗器セグメントのうちの前記第１及び第２の複数のものは、各々が前記少なくとも１つの予め定められた物理的寸法を有し、
    直列に構成されることになる抵抗器セグメントの前記第１の個数及び並列に構成されることになる抵抗器セグメントの前記第２の個数を前記決定する段階は、前記少なくとも１つの予め定められた物理的寸法に基づいている、
    、請求項１５３に記載の方法。
  157. 前記少なくとも１つの予め定められた物理的寸法は、予め定められた抵抗器セグメント長さを含む、請求項１５６に記載の方法。
  158. 前記少なくとも１つの予め定められた物理的寸法は、予め定められた抵抗器セグメント幅を含む、請求項１５７に記載の方法。
  159. 前記抵抗器セグメントのための前記少なくとも１つの予め定められた物理的寸法は、前記第１の抵抗器値に関連付けられる、請求項１５６に記載の方法。
  160. 異なる抵抗器値を有する異なる抵抗器が、異なる対応する予め定められた抵抗器セグメント長さを有する、請求項１５３に記載の方法。
  161. 前記第１の抵抗器値に関連付けられた抵抗率を受信する段階を更に含み、
    直列に構成されることになる抵抗器セグメントの前記第１の個数及び並列に構成されることになる抵抗器セグメントの前記第２の個数を前記決定する段階は、前記抵抗率に基づいている、
    、請求項１５３に記載の方法。
  162. 前記第１の抵抗器値は、ユーザによって指定される、請求項１５３に記載の方法。
  163. １又は２以上のパラメータを受信する段階を更に含み、
    前記第１の抵抗器値は、前記パラメータに基づいて決定される、
    、請求項１５３に記載の方法。
  164. 前記回路仕様は、前記複数の抵抗器セグメントに対応する複数の構成要素及び該複数の構成要素間の接続を指定する、請求項１５３に記載の方法。
  165. 前記回路仕様は、ネットリストである、請求項１６４に記載の方法。
  166. 前記回路仕様を第１のソフトウエアシステムから該回路仕様に基づいて結線図を生成する第２のソフトウエアシステムに送信する段階を更に含む、請求項１５３に記載の方法。
  167. 前記回路仕様内の前記抵抗器セグメントに対応する構成要素に対する識別子内に符号化された該複数の抵抗器セグメントのための予め定められた長さ及び予め定められた幅を前記第２のソフトウエアシステムによって受信する段階を更に含む、請求項１６６に記載の方法。
  168. 前記識別子は、記号名称である、請求項１６７に記載の方法。
  169. 前記識別子は、更に抵抗器タイプを符号化する、請求項１６７に記載の方法。
  170. 第１の格納場所から前記複数の抵抗器セグメントのための予め定められた長さ及び予め定められた幅を前記第２のソフトウエアシステムによって受信する段階を更に含む、請求項１６６に記載の方法。
  171. 前記第１及び第２の個数の抵抗器セグメントのための結線図記号を含む結線図を前記回路仕様に基づいて生成する段階を更に含む、請求項１５３に記載の方法。
  172. 前記結線図記号は、複数のピンを含む空の結線図記号であり、
    方法が、前記結線図記号の各々に抵抗器を自動的に挿入し、かつ該抵抗器の端子を該結線図記号の前記ピンを用いて接続する段階を更に含む、
    、請求項１７１に記載の方法。
  173. 結線図記号名称を前記抵抗器の属性にマッピングする段階を更に含む、請求項１７１に記載の方法。
  174. 直列の前記第１の個数の抵抗器セグメント及び並列の前記第２の個数の抵抗器セグメントのための複数の多角形を含むレイアウトを生成する段階を更に含む、請求項１５３に記載の方法。
  175. 前記多角形を前記レイアウトに位置決めするために複数の予め定められたレイアウト配置命令を実行する段階を更に含む、請求項１７４に記載の方法。
  176. 抵抗器を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    第１の抵抗器値を受信する段階、
    前記第１の抵抗器値を近似的に生成するために、
    直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する第１の個数、及び
    並列に構成されることになる抵抗器セグメントのうちの第２の複数のものを指定する第２の個数、
    のうちの一方又は両方を決定する段階、及び
    前記第１の個数の抵抗器セグメントを直列に及び／又は前記第２の個数の抵抗器セグメントを並列に構成するための回路仕様を生成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  177. コンピュータシステムによって実行された時に該コンピュータシステムに、
    第１の抵抗器値を受信させ、
    前記第１の抵抗器値を近似的に生成するために、
    直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する第１の個数、及び
    並列に構成されることになる抵抗器セグメントのうちの第２の複数のものを指定する第２の個数、
    のうちの一方又は両方を決定させ、かつ
    前記第１の個数の抵抗器セグメントを直列に及び／又は前記第２の個数の抵抗器セグメントを並列に構成するための回路仕様を生成させる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  178. 抵抗器を生成するためのシステムであって、
    第１の抵抗器値を受信するための手段と、
    前記第１の抵抗器値を近似的に生成するために、
    直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する第１の個数、及び
    並列に構成されることになる抵抗器セグメントのうちの第２の複数のものを指定する第２の個数、
    のうちの一方又は両方を決定するための手段と、
    前記第１の個数の抵抗器セグメントを直列に及び／又は前記第２の個数の抵抗器セグメントを並列に構成するための回路仕様を生成するための手段と、
    含む、システム。
  179. 抵抗器を生成するコンピュータ実装方法であって、
    抵抗器値を受信する段階と、
    複数の構成要素の構成を指定する回路仕様を生成する段階と、
    前記回路仕様に基づいて、該回路仕様に基づいて互いに結合された前記複数の構成要素に対応する複数の結線図記号を生成する段階であって、該複数の結線図記号が抵抗器セグメントなしで生成される前記生成する段階と、
    前記結線図記号の各々に抵抗器セグメントを自動的に挿入し、かつ前記抵抗器の端子を該結線図記号のピンを用いて接続する段階と、
    を含み、
    前記複数の構成要素及び挿入された抵抗器セグメントが、前記抵抗器値を有する抵抗器ネットワークのための結線図を形成する、
    、コンピュータ実装方法。
  180. 前記記号は、前記回路仕様に応答して空の記号として生成される、請求項１７９に記載の方法。
  181. 前記抵抗器に属性を割り当てる段階を更に含む、請求項１７９に記載の方法。
  182. 前記抵抗器に対する属性が、前記回路仕様内に符号化される、請求項１８１に記載の方法。
  183. 前記抵抗器に対する属性が、格納場所から取り出される、請求項１８１に記載の方法。
  184. 前記回路仕様は、第１のソフトウエアシステムによって生成され、前記結線図は、第２のソフトウエアシステムによって生成される、請求項１７９に記載の方法。
  185. 前記第２のソフトウエアシステムは、電子設計自動化ソフトウエアシステムである、請求項１８４に記載の方法。
  186. 抵抗器を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    抵抗器値を受信する段階、
    複数の構成要素の構成を指定する回路仕様を生成する段階、
    前記回路仕様に基づいて、該回路仕様に基づいて互いに結合された前記複数の構成要素に対応する複数の結線図記号を生成する段階であって、該複数の結線図記号が抵抗器セグメントなしで生成される前記生成する段階、及び
    前記結線図記号の各々に抵抗器セグメントを自動的に挿入し、かつ前記抵抗器の端子を該結線図記号のピンを用いて接続する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含み、
    前記複数の構成要素及び挿入された抵抗器セグメントが、前記抵抗器値を有する抵抗器ネットワークのための結線図を形成する、
    、コンピュータシステム。
  187. コンピュータシステムによって実行された時に該コンピュータシステムに、
    抵抗器値を受信させ、
    複数の構成要素の構成を指定する回路仕様を生成することと、
    前記回路仕様に基づいて、該回路仕様に基づいて互いに結合された前記複数の構成要素に対応する複数の結線図記号であって、抵抗器セグメントなしで生成される前記複数の結線図記号を生成することと、
    前記結線図記号の各々に抵抗器セグメントを自動的に挿入させ、かつ前記抵抗器の端子を該結線図記号のピンを用いて接続することと、
    を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体であって、
    前記複数の構成要素及び挿入された抵抗器セグメントが、前記抵抗器値を有する抵抗器ネットワークのための結線図を形成する、
    、非一時的コンピュータ可読ストレージ媒体。
  188. 抵抗器を生成するためのシステムであって、
    抵抗器値を受信するための手段と、
    複数の構成要素の構成を指定する回路仕様を生成するための手段と、
    前記回路仕様に基づいて、該回路仕様に基づいて互いに結合された前記複数の構成要素に対応する複数の結線図記号を生成するための手段であって、該複数の結線図記号が抵抗器セグメントなしで生成される前記生成するための手段と、
    前記結線図記号の各々に抵抗器セグメントを自動的に挿入し、かつ前記抵抗器の端子を該結線図記号のピンを用いて接続するための手段と、
    を含み、
    前記複数の構成要素及び挿入された抵抗器セグメントが、前記抵抗器値を有する抵抗器ネットワークのための結線図を形成する、
    、システム。
  189. 抵抗器を生成するコンピュータ実装方法であって、
    第１の抵抗器値を受信する段階と、
    少なくとも１つの予め定められた物理的寸法を有する抵抗器セグメントに対応する複数の構成要素の構成を指定する回路仕様を生成する段階と、
    前記回路仕様に基づいて、前記第１の抵抗器値を生成するために該回路仕様に基づいて互いに結合された前記複数の構成要素に対応する前記抵抗器セグメントを含む結線図を生成する段階と、
    前記抵抗器セグメントに対応する複数の多角形を含むレイアウトを前記結線図に基づいて生成する段階であって、該複数の多角形が、該抵抗器セグメントの前記少なくとも１つの予め定められた物理的寸法に基づいて該レイアウトに自動的に配置される前記生成する段階と、
    を含む、コンピュータ実装方法。
  190. 抵抗器を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    第１の抵抗器値を受信する段階、
    少なくとも１つの予め定められた物理的寸法を有する抵抗器セグメントに対応する複数の構成要素の構成を指定する回路仕様を生成する段階、
    前記回路仕様に基づいて、前記第１の抵抗器値を生成するために該回路仕様に基づいて互いに結合された前記複数の構成要素に対応する前記抵抗器セグメントを含む結線図を生成する段階、
    前記抵抗器セグメントに対応する複数の多角形を含むレイアウトを前記結線図に基づいて生成する段階であって、該複数の多角形が、該抵抗器セグメントの前記少なくとも１つの予め定められた物理的寸法に基づいて該レイアウトに自動的に配置される生成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  191. コンピュータシステムによって実行された時に該コンピュータシステムに、
    第１の抵抗器値を受信することと、
    少なくとも１つの予め定められた物理的寸法を有する抵抗器セグメントに対応する複数の構成要素の構成を指定する回路仕様を生成することと、
    前記回路仕様に基づいて、前記第１の抵抗器値を生成するために該回路仕様に基づいて互いに結合された前記複数の構成要素に対応する前記抵抗器セグメントを含む結線図を生成することと、
    前記結線図に基づいて、前記抵抗器セグメントに対応する複数の多角形を含むレイアウトであって、該複数の多角形が、該抵抗器セグメントの前記少なくとも１つの予め定められた物理的寸法に基づいて該レイアウトに自動的に配置される前記レイアウトを生成することと、
    を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  192. 抵抗器を生成するためのシステムであって、
    第１の抵抗器値を受信するための手段と、
    少なくとも１つの予め定められた物理的寸法を有する抵抗器セグメントに対応する複数の構成要素の構成を指定する回路仕様を生成するための手段と、
    前記回路仕様に基づいて、前記第１の抵抗器値を生成するために該回路仕様に基づいて互いに結合された前記複数の構成要素に対応する前記抵抗器セグメントを含む結線図を生成するための手段と、
    前記抵抗器セグメントに対応する複数の多角形を含むレイアウトであって、該複数の多角形が、該抵抗器セグメントの前記少なくとも１つの予め定められた物理的寸法に基づいて該レイアウトに自動的に配置される前記レイアウトを前記結線図に基づいて生成するための手段と、
    含む、システム。
  193. コンデンサーを生成するコンピュータ実装方法であって、
    生成されることになるコンデンサーに対する合計キャパシタンスを受信する段階と、
    前記合計キャパシタンスを形成するために組み合わされることになる単位キャパシタンスを有する単位コンデンサーの個数Ｎを決定する段階と、
    前記単位キャパシタンスを有するＮ個の単位コンデンサー結線図であって、前記合計キャパシタンスを生成するように構成される前記Ｎ個の単位コンデンサー結線図を含むトランジスタレベル結線図を生成する段階と、
    前記コンデンサーを生成するように構成されたＮ個のコンデンサーレイアウト要素を含むレイアウトを生成する段階と、
    を含む、コンピュータ実装方法。
  194. 前記合計キャパシタンスは、生成されることになる回路を指定する情報に基づいて生成される、請求項１９３に記載の方法。
  195. 前記合計キャパシタンスは、生成されることになる前記回路に対する予め定められた回路モデルに基づいて生成される、請求項１９４に記載の方法。
  196. 前記合計キャパシタンスは、コンデンサー機能回路構成要素に対応するパラメータとして受信される、請求項１９３に記載の方法。
  197. 前記合計キャパシタンスを予め定められた最大キャパシタンスと比較する段階を更に含み、
    前記Ｎ個の単位コンデンサー結線図は、前記合計キャパシタンスが前記予め定められた最大キャパシタンスよりも大きい時に並列に構成される、
    、請求項１９３に記載の方法。
  198. 前記合計キャパシタンスを予め定められた最小キャパシタンスと比較する段階を更に含み、
    前記Ｎ個の単位コンデンサー結線図は、前記合計キャパシタンスが前記予め定められた最小キャパシタンスよりも小さい時に直列に構成される、
    、請求項１９３に記載の方法。
  199. 単位コンデンサーの前記個数Ｎは、１つ（１）よりも大きいか又はそれに等しい整数である、請求項１９３に記載の方法。
  200. 前記Ｎ個の単位コンデンサーの第１の寸法に対応する第１の長さを該第１の寸法に沿う予め定められた最大長さよりも短いか又はそれに等しいように構成する段階と、
    少なくとも前記単位キャパシタンス及び前記第１の長さに基づいて前記Ｎ個の単位コンデンサーの第２の寸法に対応する第２の長さを決定する段階と、
    を更に含む、請求項１９３に記載の方法。
  201. 前記第１の長さは、前記第１の寸法に沿う前記予め定められた最大長さに設定される、請求項２００に記載の方法。
  202. 前記第１の長さ及び第２の長さは、該第１の長さ及び該第２の長さの予め定められたアスペクト比を生成するように構成される、請求項２００に記載の方法。
  203. 前記第１の長さ及び前記第２の長さのアスペクト比が予め決められたアスペクト比を満足するまで調節された第２の長さを生成するように該第１の長さを反復的に調節する段階を更に含む、請求項２００に記載の方法。
  204. 前記第１の長さは、最初は前記予め定められた最大長さであり、該第１の長さは、反復的に短縮される、請求項２０３に記載の方法。
  205. 前記Ｎ個の単位コンデンサーに対応するＮ個の構成要素を含む回路仕様を生成する段階を更に含む、請求項２００に記載の方法。
  206. 前記回路仕様は、ネットリストである、請求項２０５に記載の方法。
  207. 前記Ｎ個の単位コンデンサーの１又は２以上の属性が、前記回路仕様内に符号化される、請求項２０５に記載の方法。
  208. 前記Ｎ個の単位コンデンサー結線図は、前記第１の長さに設定された第１の属性及び前記第２の長さに設定された第２の属性を有する、請求項２００に記載の方法。
  209. 前記Ｎ個のコンデンサーレイアウト要素は、前記第１の長さに等しい第１の寸法と前記第２の長さに等しい第２の寸法とを有する多角形を含む、請求項２００に記載の方法。
  210. トランジスタレベル結線図を前記生成する段階は、
    Ｎ個の結線図記号を生成する段階と、
    前記Ｎ個の結線図記号の各々の中にコンデンサー記号構成要素を自動的に挿入する段階と、
    を含む、
    、請求項１９３に記載の方法。
  211. コンデンサーを生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになるコンデンサーに対する合計キャパシタンスを受信する段階、
    前記合計キャパシタンスを形成するために組み合わされることになる単位キャパシタンスを有する単位コンデンサーの個数Ｎを決定する段階、
    前記単位キャパシタンスを有して前記合計キャパシタンスを生成するように構成されたＮ個の単位コンデンサー結線図を含むトランジスタレベル結線図を生成する段階、及び
    前記コンデンサーを生成するように構成されたＮ個のコンデンサーレイアウト要素を含むレイアウトを生成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  212. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになるコンデンサーに対する合計キャパシタンスを受信することと、
    前記合計キャパシタンスを形成するために組み合わされることになる単位キャパシタンスを有する単位コンデンサーの個数Ｎを決定することと、
    前記単位キャパシタンスを有して前記合計キャパシタンスを生成するように構成されたＮ個の単位コンデンサー結線図を含むトランジスタレベル結線図を生成することと、
    前記コンデンサーを生成するように構成されたＮ個のコンデンサーレイアウト要素を含むレイアウトを生成することと、
    を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  213. コンデンサーを生成するためのシステムであって、
    生成されることになるコンデンサーに対する合計キャパシタンスを受信するための手段と、
    前記合計キャパシタンスを形成するために組み合わされることになる単位キャパシタンスを有する単位コンデンサーの個数Ｎを決定するための手段と、
    前記単位キャパシタンスを有して前記合計キャパシタンスを生成するように構成されたＮ個の単位コンデンサー結線図を含むトランジスタレベル結線図を生成するための手段と、
    前記コンデンサーを生成するように構成されたＮ個のコンデンサーレイアウト要素を含むレイアウトを生成するための手段と、
    を含む、システム。
  214. 抵抗器分割器を生成するコンピュータ実装方法であって、
    生成されることになる抵抗器分割器を指定するパラメータを受信する段階と、
    前記抵抗器分割器の１又は２以上の出力タップの間の抵抗器に対応する複数の抵抗器値を決定する段階と、
    各抵抗器値に対して、前記複数の抵抗器値の各々を生成するために複数の抵抗器セグメントを決定する段階と、
    前記複数の抵抗器値を形成するために各複数の抵抗器セグメントを構成するための回路仕様を生成する段階と、
    前記抵抗器分割器を生成するために前記複数の抵抗器セグメントを含むトランジスタレベル結線図を生成する段階と、
    を含む、コンピュータ実装方法。
  215. 複数の抵抗器セグメントを決定する段階は、直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する少なくとも１つの第１の個数を決定する段階を含む、請求項２１４に記載の方法。
  216. 複数の抵抗器セグメントを決定する段階は、並列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する少なくとも１つの第１の個数を決定する段階を含む、請求項２１４に記載の方法。
  217. 複数の抵抗器セグメントを決定する段階は、直列に構成されることになる抵抗器セグメントのうちの第１の複数のものを指定する少なくとも１つの第１の個数及び並列に構成されることになる抵抗器セグメントのうちの第２の複数のものを指定する少なくとも１つの第２の個数を決定する段階を含む、請求項２１４に記載の方法。
  218. 前記パラメータは、前記抵抗器分割器の合計抵抗を指定し、
    前記複数の抵抗器値は、前記抵抗器分割器の前記合計抵抗に基づいて決定される、
    、請求項２１４に記載の方法。
  219. 前記パラメータは、１又は２以上の出力タップを指定し、
    前記複数の抵抗器値は、出力タップの個数に１つ（１）を加えたものに等しい、
    、請求項２１４に記載の方法。
  220. 前記パラメータは、各出力タップでの電圧を指定し、
    前記複数の抵抗器値は、出力タップの個数と各出力タップでの前記電圧とに基づいて決定される、
    、請求項２１９に記載の方法。
  221. 前記パラメータは、各出力タップでの電圧を１又は２以上の百分率として指定し、
    前記複数の抵抗器値は、出力タップの個数と入力、複数の出力タップ、及び下部のうちの２つにわたる百分率の差とに基づいて決定される、
    、請求項２１９に記載の方法。
  222. 前記パラメータは、有効化を指定し、
    方法が、１又は２以上の部分回路結線図を前記回路仕様内で指定する段階を更に含み、
    前記指定された部分回路結線図は、前記抵抗器分割器を有効化又は無効化にするための入力を受信するように構成される、
    、請求項２１４に記載の方法。
  223. 前記部分回路結線図は、スイッチを含む、請求項２２２に記載の方法。
  224. 前記スイッチは、前記抵抗器分割器の入力と該抵抗器分割器の上部抵抗器セグメントの１又は２以上の端子との間に結合される、請求項２２３に記載の方法。
  225. 前記スイッチは、前記抵抗器分割器の基準入力と該抵抗器分割器の下部抵抗器セグメントの１又は２以上の端子との間に結合される、請求項２２３に記載の方法。
  226. 前記スイッチは、前記抵抗器分割器の出力タップと該抵抗器分割器の中間抵抗器セグメントの１又は２以上の端子との間に結合される、請求項２２３に記載の方法。
  227. 抵抗器分割器を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになる抵抗器分割器を指定するパラメータを受信する段階、
    前記抵抗器分割器の１又は２以上の出力タップの間の抵抗器に対応する複数の抵抗器値を決定する段階、
    各抵抗器値に対して、前記複数の抵抗器値の各々を生成するために複数の抵抗器セグメントを決定する段階、
    前記複数の抵抗器値を形成するために各複数の抵抗器セグメントを構成するための回路仕様を生成する段階、及び
    前記抵抗器分割器を生成するために前記複数の抵抗器セグメントを含むトランジスタレベル結線図を生成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  228. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになる抵抗器分割器を指定するパラメータを受信することと、
    前記抵抗器分割器の１又は２以上の出力タップの間の抵抗器に対応する複数の抵抗器値を決定することと、
    各抵抗器値に対して、前記複数の抵抗器値の各々を生成するために複数の抵抗器セグメントを決定することと、
    前記複数の抵抗器値を形成するために各複数の抵抗器セグメントを構成するための回路仕様を生成することと、
    前記抵抗器分割器を生成するために前記複数の抵抗器セグメントを含むトランジスタレベル結線図を生成することと、
    を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  229. 抵抗器分割器を生成するためのシステムであって、
    生成されることになる抵抗器分割器を指定するパラメータを受信するための手段と、
    前記抵抗器分割器の１又は２以上の出力タップの間の抵抗器に対応する複数の抵抗器値を決定し、かつ各抵抗器値に対して該複数の抵抗器値の各々を生成するために複数の抵抗器セグメントを決定するための手段と、
    前記複数の抵抗器値を形成するために各複数の抵抗器セグメントを構成するための回路仕様を生成するための手段と、
    前記抵抗器分割器を生成するために前記複数の抵抗器セグメントを含むトランジスタレベル結線図を生成するための手段と、
    を含む、システム。
  230. トランジスタを生成するコンピュータ実装方法であって、
    生成されることになるトランジスタを指定し、該生成されることになるトランジスタのオン抵抗を含む情報を受信する段階と、
    前記生成されることになるトランジスタのゲートの合計幅を少なくとも前記オン抵抗に基づいて決定する段階と、
    第１の幅、フィンガの個数（Ｆ）、及びデバイスセルの個数（Ｐ）を前記合計幅に基づいて決定する段階と、
    前記第１の幅と前記フィンガの個数（Ｆ）とを用いて構成された１又は２以上のトランジスタを含むトランジスタレベル結線図を生成する段階と、
    レイアウトを生成する段階であって、該レイアウトが、Ｐ個のデバイスセルを含み、各デバイスセルが、前記フィンガの個数（Ｆ）に対応する複数のゲートを含み、各ゲートが、前記第１の幅を有し、該デバイスセルが２次元アレイに構成される前記生成する段階と、
    を含む、コンピュータ実装方法。
  231. トランジスタレベル結線図が、前記デバイスセルの個数（Ｐ）に等しい乗数属性（Ｍ）を有する１つのトランジスタを含む、請求項２３０に記載の方法。
  232. トランジスタレベル結線図が、並列に構成されたＰ個のトランジスタを含む、請求項２３０に記載の方法。
  233. 前記Ｐ個のデバイスセルは、プログラム可能なアスペクト比を有する、請求項２３０に記載の方法。
  234. 前記アスペクト比は、０．５よりも大きくかつ１よりも小さい、請求項２３３に記載の方法。
  235. 前記アスペクト比は、約３分の２と約４分の３の間である、請求項２３３に記載の方法。
  236. 前記２次元アレイは、デバイスセルの等しい個数の行と列を含む、請求項２３０に記載の方法。
  237. 前記デバイスセルの個数（Ｐ）は、完全平方である、請求項２３０に記載の方法。
  238. 前記第１の幅、前記フィンガの第１の個数、及び前記デバイスセルの個数（Ｐ）は、最大幅とフィンガの最大個数とに基づいて決定される、請求項２３０に記載の方法。
  239. デバイスセルの現在の個数と、前記最大幅と、前記フィンガの最大個数とに基づいて取得可能な前記フィンガの個数（Ｆ）を決定するために複数の増加値にわたって前記デバイスセルの個数（Ｐ）を増大することにより、該デバイスセルの個数（Ｐ）及び該フィンガの個数（Ｆ）を決定する段階を更に含む、請求項２３８に記載の方法。
  240. 複数の値にわたって前記デバイスセルの個数（Ｐ）を反復的に増大する段階と、
    前記合計幅が、Ｐの現在値、前記最大幅、及び前記フィンガの最大個数から取得可能であるかを決定する段階と、
    前記合計幅が、前記Ｐの現在値、前記最大幅、及び前記フィンガの最大個数から取得可能でない場合に、該Ｐの値を増加させて前記決定する段階を繰り返す段階と、
    前記合計幅が、前記Ｐの現在値、前記最大幅、及び前記フィンガの最大個数から取得可能である場合に、前記デバイスセルの個数（Ｐ）を該Ｐの現在値に設定し、かつ前記フィンガの個数（Ｆ）を該最大幅及び該Ｐの現在値に基づいて設定する段階と、
    を更に含む、請求項２３８に記載の方法。
  241. 前記フィンガの個数（Ｆ）と予め定められたオフセット値のうちの第１の複数のものとに基づいてデバイスセルの第１の寸法に沿う第１の長さを決定する段階を更に含む、請求項２３９に記載の方法。
  242. 前記複数の予め定められたオフセット値は、トランジスタタイプに基づいて選択される、請求項２４１に記載の方法。
  243. 前記第１の長さと予め定められたアスペクト比とに基づいて前記デバイスセルの第２の長さを決定する段階を更に含む、請求項２４１に記載の方法。
  244. 前記アスペクト比は、プログラム可能である、請求項２４３に記載の方法。
  245. 前記第２の長さと少なくとも１つの第２の予め定められたオフセット値とに基づいて前記第１の幅を決定する段階を更に含む、請求項２４３に記載の方法。
  246. 前記最大幅及びフィンガの最大個数は、予め定められた値である、請求項２３８に記載の方法。
  247. 前記第１の幅と前記フィンガの個数（Ｆ）とを有する１又は２以上のトランジスタを指定する回路仕様を生成する段階を更に含み、
    前記回路仕様は、前記トランジスタレベル結線図を生成するのに使用される、
    、請求項２３０に記載の方法。
  248. 生成されることになるトランジスタを指定する前記情報は、デバイスタイプを指定し、
    前記回路仕様は、前記デバイスタイプに基づいて１又は２以上のｐタイプトランジスタ又はｎタイプトランジスタを指定する、
    、請求項２４７に記載の方法。
  249. 生成されることになるトランジスタを指定する前記情報は、最大ドレイン対ソース電圧を指定し、
    前記回路仕様は、前記最大ドレイン対ソース電圧に基づいて複数のトランジスタのうちの１つを指定する、
    、請求項２４７に記載の方法。
  250. 生成されることになるトランジスタを指定する前記情報は、最大ゲート対ソース電圧を指定し、
    前記回路仕様は、前記最大ゲート対ソース電圧に基づいて複数のトランジスタのうちの１つを指定する、
    、請求項２４７に記載の方法。
  251. 前記生成されることになるトランジスタの前記ゲートの前記合計幅を少なくとも前記オン抵抗に基づいて決定する段階は、
    前記生成されることになるトランジスタのトランジスタタイプに基づいて回帰係数の複数のセットのうちの１つのセットを選択する段階と、
    前記合計幅を前記オン抵抗と回帰係数の前記選択セットとに基づいて決定する段階と、
    を含む、
    、請求項２３０に記載の方法。
  252. 前記トランジスタタイプは、電力トランジスタである、請求項２５１に記載の方法。
  253. 前記トランジスタタイプは、信号トランジスタである、請求項２５１に記載の方法。
  254. 生成されることになるトランジスタを指定する前記情報は、レプリカトランジスタを指定し、
    前記トランジスタレベル結線図は、前記１又は２以上のトランジスタの１又は２以上のゲートに結合されたゲートと、該１又は２以上のトランジスタの１又は２以上のドレインに結合されたドレインとを有するレプリカトランジスタを含む、
    、請求項２３０に記載の方法。
  255. 生成されることになるトランジスタを指定する前記情報は、レプリカ利得を指定し、
    前記レプリカトランジスタの幅が、前記生成されることになるトランジスタの前記合計幅に基づいて決定される、
    、請求項２５４に記載の方法。
  256. 生成されることになるトランジスタを指定する前記情報は、ケルビン接続を指定し、
    前記トランジスタレベル結線図は、前記１又は２以上のトランジスタの１又は２以上のソースに結合されたケルビンソース端子と、該１又は２以上のトランジスタの１又は２以上のドレインに結合されたケルビンドレイン端子とを含む、
    、請求項２３０に記載の方法。
  257. 前記トランジスタレベル結線図は、前記ケルビンソース端子と前記１又は２以上のトランジスタの前記１又は２以上のソース端子との間に構成された第１の抵抗器と、該ケルビンドレイン端子と該１又は２以上のトランジスタの前記１又は２以上のドレインとの間に構成された第２の抵抗器とを更に含む、請求項２５６に記載の方法。
  258. レイアウトを前記生成する段階は、１又は２以上のレイアウト配置命令を実行する段階を含み、
    前記レイアウト配置命令は、前記Ｐ個のデバイスセルを初期位置と該初期位置から整数個のｘ軸オフセット及びｙ軸オフセットだけオフセットされたＰ－１個の他の位置とに連続的に配置する、
    、請求項２３０に記載の方法。
  259. 前記実行されるレイアウト配置命令は、トランジスタタイプに基づいて実行される、請求項２５８に記載の方法。
  260. 前記ｘ軸オフセット及びｙ軸オフセットは、前記第１の幅及び前記フィンガの個数（Ｆ）に基づいて計算される、請求項２５８に記載の方法。
  261. レイアウトを前記生成する段階は、前記デバイスセルの２次元アレイにわたって複数の金属化ストリップを自動的に配置する段階を更に含む、請求項２５８に記載の方法。
  262. 各デバイスセルにわたる金属化ストリップの個数が、前記第１の幅及び予め定められた最大ストリップ幅に基づいて決定される、請求項２６１に記載の方法。
  263. 前記金属化ストリップは、前記生成されることになるトランジスタのトランジスタタイプに基づいて選択された予め定められたオフセットに基づいて配置される、請求項２６１に記載の方法。
  264. トランジスタを生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになるトランジスタを指定し、該生成されることになるトランジスタのオン抵抗を含む情報を受信する段階、
    前記生成されることになるトランジスタのゲートの合計幅を少なくとも前記オン抵抗に基づいて決定する段階、
    第１の幅、フィンガの個数（Ｆ）、デバイスセルの個数（Ｐ）を前記合計幅に基づいて決定する段階、
    前記第１の幅と前記フィンガの個数（Ｆ）とを用いて構成された１又は２以上のトランジスタを含むトランジスタレベル結線図を生成する段階、及び
    レイアウトを生成する段階であって、該レイアウトが、Ｐ個のデバイスセルを含み、各デバイスセルが、前記フィンガの個数（Ｆ）に対応する複数のゲートを含み、各ゲートが、前記第１の幅を有し、該デバイスセルが、２次元アレイに構成される前記生成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  265. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになるトランジスタを指定し、該生成されることになるトランジスタのオン抵抗を含む情報を受信することと、
    前記生成されることになるトランジスタのゲートの合計幅を少なくとも前記オン抵抗に基づいて決定することと、
    第１の幅、フィンガの個数（Ｆ）、及びデバイスセルの個数（Ｐ）を前記合計幅に基づいて決定することと、
    前記第１の幅と前記フィンガの個数（Ｆ）とを用いて構成された１又は２以上のトランジスタを含むトランジスタレベル結線図を生成することと、
    レイアウトが、Ｐ個のデバイスセルを含み、各デバイスセルが、前記フィンガの個数（Ｆ）に対応する複数のゲートを含み、各ゲートが、前記第１の幅を有し、該デバイスセルが、２次元アレイに構成される該レイアウトを生成することと、
    を行わせる、コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  266. トランジスタを生成するためのシステムであって、
    生成されることになるトランジスタを指定し、該生成されることになるトランジスタのオン抵抗を含む情報を受信するための手段と、
    前記生成されることになるトランジスタのゲートの合計幅を少なくとも前記オン抵抗に基づいて決定するための手段と、
    第１の幅、フィンガの個数（Ｆ）、及びデバイスセルの個数（Ｐ）を前記合計幅に基づいて決定するための手段と、
    前記第１の幅と前記フィンガの個数（Ｆ）とを用いて構成された１又は２以上のトランジスタを含むトランジスタレベル結線図を生成するための手段と、
    レイアウトを生成するための手段であって、該レイアウトが、Ｐ個のデバイスセルを含み、各デバイスセルが、前記フィンガの個数（Ｆ）に対応する複数のゲートを含み、各ゲートが、前記第１の幅を有し、該デバイスセルが、２次元アレイに構成される前記生成するための手段と、
    を含む、システム。
  267. トランジスタを生成するコンピュータ実装方法であって、
    生成されることになるトランジスタを指定し、オン抵抗を含む情報を受信する段階と、
    オン抵抗から面積を計算する段階と、
    前記面積と予め定められた長さとに基づいて合計幅を決定する段階と、
    前記合計幅、予め定められた最大幅、及びフィンガの予め定められた最大個数に基づいてデバイスセルの個数（Ｐ）及びフィンガの個数（Ｆ）を決定する段階と、
    前記フィンガの個数（Ｆ）に基づいてデバイスセルの第１の寸法に沿う第１の長さを決定する段階と、
    前記デバイスセルの第２の寸法に沿う第２の長さを前記第１の長さと該第２の長さとのプログラミングされた比に基づいて決定する段階と、
    前記第２の寸法に基づいて第１のゲート幅を決定する段階と、
    前記第１のゲート幅と前記フィンガの個数（Ｆ）とを用いてトランジスタレベル結線図内に１又は２以上のトランジスタを構成する段階と、
    を含む、コンピュータ実装方法。
  268. 前記トランジスタレベル結線図は、前記デバイスセルの個数（Ｐ）に等しい乗数属性（Ｍ）を有する１つのトランジスタを含む、請求項２６７に記載の方法。
  269. 前記トランジスタレベル結線図は、並列に構成されたＰ個のトランジスタを含む、請求項２６７に記載の方法。
  270. 前記デバイスセルの個数（Ｐ）は、完全平方である、請求項２６７に記載の方法。
  271. 回路を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになるトランジスタを指定し、少なくともオン抵抗を含む情報を受信する段階、
    オン抵抗から面積を計算する段階、
    前記面積と予め定められた長さとに基づいて合計幅を決定する段階、
    前記合計幅、予め定められた最大幅、及びフィンガの予め定められた最大個数に基づいてデバイスセルの個数（Ｐ）及びフィンガの個数（Ｆ）を決定する段階、
    前記フィンガの個数（Ｆ）に基づいてデバイスセルの第１の寸法に沿う第１の長さを決定する段階、
    前記デバイスセルの第２の寸法に沿う第２の長さを前記第１の長さと該第２の長さとのプログラミングされた比に基づいて決定する段階、
    前記第２の寸法に基づいて第１のゲート幅を決定する段階、及び
    前記第１のゲート幅と前記フィンガの個数（Ｆ）とを用いてトランジスタレベル結線図内に１又は２以上のトランジスタを構成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  272. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになるトランジスタを指定し、少なくともオン抵抗を含む情報を受信させ、
    オン抵抗から面積を計算させ、
    前記面積と予め定められた長さとに基づいて合計幅を決定させ、
    前記合計幅、予め定められた最大幅、及びフィンガの予め定められた最大個数に基づいてデバイスセルの個数（Ｐ）及びフィンガの個数（Ｆ）を決定させ、
    前記フィンガの個数（Ｆ）に基づいてデバイスセルの第１の寸法に沿う第１の長さを決定させ、
    前記デバイスセルの第２の寸法に沿う第２の長さを前記第１の長さと該第２の長さとのプログラミングされた比に基づいて決定させ、
    前記第２の寸法に基づいて第１のゲート幅を決定させ、かつ
    前記第１のゲート幅と前記フィンガの個数（Ｆ）とを用いてトランジスタレベル結線図内に１又は２以上のトランジスタを構成させる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  273. トランジスタを生成するためのシステムであって、
    生成されることになるトランジスタを指定し、オン抵抗を含む情報を受信するための手段と、
    オン抵抗から面積を計算するための手段と、
    前記面積と予め定められた長さとに基づいて合計幅を決定するための手段と、
    前記合計幅、予め定められた最大幅、及びフィンガの予め定められた最大個数に基づいてデバイスセルの個数（Ｐ）及びフィンガの個数（Ｆ）を決定するための手段と、
    前記フィンガの個数（Ｆ）に基づいてデバイスセルの第１の寸法に沿う第１の長さを決定するための手段と、
    前記デバイスセルの第２の寸法に沿う第２の長さを前記第１の長さと該第２の長さとのプログラミングされた比に基づいて決定するための手段と、
    前記第２の寸法に基づいて第１のゲート幅を決定するための手段と、
    前記第１のゲート幅と前記フィンガの個数（Ｆ）とを用いてトランジスタレベル結線図内に１又は２以上のトランジスタを構成するための手段と、
    を含む、システム。
  274. 複数のトランジスタのための複数のデータセットを生成する段階であって、各データセットが、該複数のトランジスタのうちの特定のトランジスタに対する複数のゲート幅に関して得られたオン抵抗の値を含む前記生成する段階と、
    １又は２以上の回帰係数を含む複数の係数セットを前記複数のデータセットの各々に適用された回帰方程式に基づいて生成する段階と、
    オン抵抗と前記複数のトランジスタのうちのトランジスタとを指定する情報を受信する段階と、
    前記複数のトランジスタのうちの指定トランジスタに基づいて前記複数の係数セットのうちの１つの係数セットを選択する段階と、
    前記オン抵抗と前記選択された係数セットとに基づいてゲート幅を決定する段階と、
    を含む、コンピュータ実装方法。
  275. 回路を生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    複数のトランジスタのための複数のデータセットを生成する段階であって、各データセットが、該複数のトランジスタのうちの特定のトランジスタに対する複数のゲート幅に関して得られたオン抵抗の値を含む前記生成する段階、
    １又は２以上の回帰係数を含む複数の係数セットを前記複数のデータセットの各々に適用された回帰方程式に基づいて生成する段階、
    オン抵抗と前記複数のトランジスタのうちのトランジスタとを指定する情報を受信する段階、
    前記複数のトランジスタのうちの指定トランジスタに基づいて前記複数の係数セットのうちの１つの係数セットを選択する段階、及び
    前記オン抵抗と前記選択された係数セットとに基づいてゲート幅を決定する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  276. コンピュータシステムによって実行された時に該コンピュータシステムに、
    複数のトランジスタのうちの特定のトランジスタに対する複数のゲート幅に関して得られたオン抵抗の値を各データセットが含む該複数のトランジスタのための複数のデータセットを生成させ、
    １又は２以上の回帰係数を含む複数の係数セットを前記複数のデータセットの各々に適用された回帰方程式に基づいて生成させ、
    オン抵抗と前記複数のトランジスタのうちのトランジスタとを指定する情報を受信させ、
    前記複数のトランジスタのうちの指定トランジスタに基づいて前記複数の係数セットのうちの１つの係数セットを選択させ、かつ
    前記オン抵抗と前記選択された係数セットとに基づいてゲート幅を決定させる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  277. 回路を生成するためのシステムであって、
    複数のトランジスタのための複数のデータセットを生成するための手段であって、各データセットが、該複数のトランジスタのうちの特定のトランジスタに対する複数のゲート幅に関して得られたオン抵抗の値を含む前記生成するための手段と、
    １又は２以上の回帰係数を含む複数の係数セットを前記複数のデータセットの各々に適用された回帰方程式に基づいて生成するための手段と、
    オン抵抗と前記複数のトランジスタのうちのトランジスタとを指定する情報を受信するための手段と、
    前記複数のトランジスタのうちの前記指定トランジスタに基づいて前記複数の係数セットのうちの１つの係数セットを選択するための手段と、
    前記オン抵抗と前記選択された係数セットとに基づいてゲート幅を決定するための手段と、
    を含む、システム。
  278. トランジスタを生成するコンピュータ実装方法であって、
    生成されることになるトランジスタを指定する情報を受信する段階と、
    前記情報の少なくとも一部分に基づいて予め定められたレイアウトパラメータを取り出す段階と、
    幅と、フィンガの個数と、デバイスセルの個数とを含む前記生成されることになるトランジスタの属性を前記情報及び前記レイアウトパラメータに基づいて決定する段階と、
    前記属性に基づいて構成された１又は２以上のトランジスタ結線図を含む前記生成されることになるトランジスタのトランジスタレベル結線図を生成する段階と、
    前記生成されることになるトランジスタのレイアウトを前記トランジスタレベル結線図から生成する段階であって、該レイアウトが、前記個数のデバイスセルを含み、各デバイスセルが、前記属性に基づいてレイアウト配置命令によって該レイアウト内に自動的に位置決めされる前記生成する段階と、
    を含む、コンピュータ実装方法。
  279. トランジスタを生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    生成されることになるトランジスタを指定する情報を受信する段階、
    前記情報の少なくとも一部分に基づいて予め定められたレイアウトパラメータを取り出す段階、
    幅と、フィンガの個数と、デバイスセルの個数とを含む前記生成されることになるトランジスタの属性を前記情報及び前記レイアウトパラメータに基づいて決定する段階、
    前記属性に基づいて構成された１又は２以上のトランジスタ結線図を含む前記生成されることになるトランジスタのトランジスタレベル結線図を生成する段階、及び
    前記生成されることになるトランジスタのレイアウトを前記トランジスタレベル結線図から生成する段階であって、該レイアウトが、前記個数のデバイスセルを含み、各デバイスセルが、前記属性に基づいてレイアウト配置命令によって該レイアウト内に自動的に位置決めされる前記生成する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  280. コンピュータシステムによって実行された時に該コンピュータシステムに、
    生成されることになるトランジスタを指定する情報を受信させ、
    前記情報の少なくとも一部分に基づいて予め定められたレイアウトパラメータを取り出させ、
    幅と、フィンガの個数と、デバイスセルの個数とを含む前記生成されることになるトランジスタの属性を前記情報及び前記レイアウトパラメータに基づいて決定させ、
    前記属性に基づいて構成された１又は２以上のトランジスタ結線図を含む前記生成されることになるトランジスタのトランジスタレベル結線図を生成させ、かつ
    レイアウトが、前記個数のデバイスセルを含み、各デバイスセルが、前記属性に基づいてレイアウト配置命令によって該レイアウト内に自動的に位置決めされる前記生成されることになるトランジスタの該レイアウトを前記トランジスタレベル結線図から生成させる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  281. トランジスタを生成するためのシステムであって、
    生成されることになるトランジスタを指定する情報を受信するための手段と、
    前記情報の少なくとも一部分に基づいて予め定められたレイアウトパラメータを取り出すための手段と、
    幅と、フィンガの個数と、デバイスセルの個数とを含む前記生成されることになるトランジスタの属性を前記情報及び前記レイアウトパラメータに基づいて決定するための手段と、
    前記属性に基づいて構成された１又は２以上のトランジスタ結線図を含む前記生成されることになるトランジスタのトランジスタレベル結線図を生成するための手段と、
    前記生成されることになるトランジスタのレイアウトを前記トランジスタレベル結線図から生成するための手段であって、該レイアウトが、前記個数のデバイスセルを含み、各デバイスセルが、前記属性に基づいてレイアウト配置命令によって該レイアウト内に自動的に位置決めされる前記生成するための手段と、
    を含む、システム。
  282. トランジスタレイアウトを生成するコンピュータ実装方法であって、
    １又は２以上のトランジスタを該トランジスタの属性に基づいて複数のレイアウトインスタンスに変換する段階と、
    前記トランジスタのためのレイアウトを形成するために前記複数のレイアウトインスタンスを２次元アレイとして位置決めする予め定められたレイアウトスクリプトを実行する段階と、
    を含む、コンピュータ実装方法。
  283. 前記レイアウトスクリプトは、前記トランジスタを含む回路結線図に関連付けられる、請求項２８２に記載の方法。
  284. トランジスタが、電界効果トランジスタである、請求項２８２に記載の方法。
  285. トランジスタが、電力電界効果トランジスタである、請求項２８４に記載の方法。
  286. 前記トランジスタに対する前記合計ゲート幅に基づいて第１のゲート幅と、フィンガの個数（Ｆ）と、デバイスセルの個数（Ｐ）とを決定する段階を更に含む、請求項２８２に記載の方法。
  287. 前記１又は２以上のトランジスタは、同じ属性を有する並列に構成された複数のトランジスタであり、
    各トランジスタの乗数属性が、１に等しい、
    、請求項２８２に記載の方法。
  288. 前記１又は２以上のトランジスタは、１よりも大きい乗数属性を有する単一トランジスタである、請求項２８２に記載の方法。
  289. 前記レイアウトインスタンスの個数（Ｐ）が、完全平方である、請求項２８２に記載の方法。
  290. 前記レイアウトインスタンスのアスペクト比が、プログラム可能である、請求項２８２に記載の方法。
  291. 前記レイアウトスクリプトは、第１のレイアウトインスタンスに対する初期位置を指定する少なくとも１つのレイアウト配置命令を含む、請求項２８２に記載の方法。
  292. 単一レイアウト配置命令が、前記複数のレイアウトインスタンスを配置する、請求項２９１に記載の方法。
  293. 前記少なくとも１つのレイアウト配置命令は、前記レイアウトインスタンス間のｘステップ及びｙステップを指定する、請求項２９１に記載の方法。
  294. 前記少なくとも１つのレイアウト配置命令は、前記２次元アレイに対する列の個数及び行の個数を指定する、請求項２９１に記載の方法。
  295. トランジスタレイアウトを生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    １又は２以上のトランジスタを該トランジスタの属性に基づいて複数のレイアウトインスタンスに変換する段階、及び
    前記トランジスタのためのレイアウトを形成するために前記複数のレイアウトインスタンスを２次元アレイとして位置決めする予め定められたレイアウトスクリプトを実行する段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  296. コンピュータシステムによって実行された時に該コンピュータシステムに、
    １又は２以上のトランジスタを該トランジスタの属性に基づいて複数のレイアウトインスタンスに変換させ、かつ
    前記トランジスタのためのレイアウトを形成するために前記複数のレイアウトインスタンスを２次元アレイとして位置決めする予め定められたレイアウトスクリプトを実行させる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  297. トランジスタレイアウトを生成するためのコンピュータシステムであって、
    １又は２以上のトランジスタを該トランジスタの属性に基づいて複数のレイアウトインスタンスに変換するための手段と、
    前記トランジスタのためのレイアウトを形成するために前記複数のレイアウトインスタンスを２次元アレイとして位置決めする予め定められたレイアウトスクリプトを実行するための手段と、
    を含む、コンピュータシステム。
  298. 回路レイアウトを生成するコンピュータ実装方法であって、
    前記回路レイアウトに変換されることになる回路結線図を指定する段階と、
    前記回路結線図に関連付けられたレイアウトスクリプトを受信する段階であって、該レイアウトスクリプトが、該回路結線図から生成された複数のレイアウトインスタンスを位置決めするように構成される前記受信する段階と、
    前記回路結線図を前記複数のレイアウトインスタンスに変換する段階と、
    前記回路レイアウトを生成するために前記レイアウトスクリプトに基づいて前記複数のレイアウトインスタンスを位置決めする段階と、
    を含む、コンピュータ実装方法。
  299. 前記回路結線図は、アナログ回路又は混合信号回路のためのトランジスタレベル結線図である、請求項２９８に記載の方法。
  300. 前記複数のレイアウトインスタンスのうちの１又は２以上が、部分回路結線図のための予め定められたレイアウトである、請求項２９８に記載の方法。
  301. 前記レイアウトスクリプトは、特定のレイアウトインスタンスが格納されたライブラリへの参照子を含む、請求項３００に記載の方法。
  302. 前記複数のレイアウトインスタンスの第１のサブセットが、複数の抵抗器に対応する、請求項２９８に記載の方法。
  303. 前記複数のレイアウトインスタンスの第１のサブセットが、複数のコンデンサーに対応する、請求項２９８に記載の方法。
  304. 前記レイアウトスクリプトは、前記複数のレイアウトインスタンスの各々に対する特定の配置を指定する、請求項２９８に記載の方法。
  305. 前記回路結線図は、複数の回路結線図のうちの第１の回路結線図に対応し、
    前記レイアウトスクリプトは、前記複数の回路結線図の各々に対するレイアウトインスタンスを位置決めするように構成される、
    、請求項２９８に記載の方法。
  306. 前記複数の回路結線図は、第１の機能を実施する、請求項３０５に記載の方法。
  307. 前記レイアウトスクリプトは、異なる回路結線図からのレイアウトインスタンスに対して複数の配置作動を実施し、
    前記第１の回路結線図に対応するレイアウトインスタンスに対する配置作動が実行され、他の回路結線図に対応するレイアウトインスタンスに対する配置作動が実行されない、
    、請求項３０５に記載の方法。
  308. 前記レイアウトスクリプトは、前記レイアウトインスタンスのうちの１又は２以上を位置決めするために複数のレイアウト配置命令を含む、請求項２９８に記載の方法。
  309. 前記複数のレイアウト配置命令は、各レイアウト配置命令に対応する配置作動を実施するための対応するコードを含む、請求項３０８に記載の方法。
  310. 前記コードは、レイアウト配置命令スクリプトである、請求項３０９に記載の方法。
  311. 前記レイアウト配置命令は、前記１又は２以上のレイアウトインスタンスの配置を指定する位置決めパラメータを受信する、請求項３０８に記載の方法。
  312. 前記レイアウト配置命令のサブセットが、前記複数のレイアウトインスタンスのうちの特定のレイアウトインスタンスへの参照子を含む、請求項３０８に記載の方法。
  313. 前記参照子は、セル名称である、請求項３１２に記載の方法。
  314. 前記参照子は、インスタンス名称である、請求項３１２に記載の方法。
  315. １又は２以上のレイアウト配置命令が、前記複数のレイアウトインスタンスのうちの１又は２以上の対応するレイアウトインスタンスのための配置場所を指定する、請求項３０８記載の方法。
  316. １又は２以上のレイアウト配置命令が、特定のレイアウトインスタンスと、該特定のレイアウトインスタンスを位置決めするためのｘ軸座標及びｙ軸座標とを指定する、請求項３０８記載の方法。
  317. １又は２以上のレイアウト配置命令が、前記特定のレイアウトインスタンスが格納されたライブラリ名称を更に指定する、請求項３１６記載の方法。
  318. １又は２以上のレイアウト配置命令が、前記特定のレイアウトインスタンスの回転を更に指定する、請求項３１６記載の方法。
  319. 前記複数のレイアウト配置命令のうちの第１のレイアウト配置命令が、前記複数のレイアウトインスタンスの第１のサブセットを位置決めする、請求項３０８記載の方法。
  320. 前記複数のレイアウトインスタンスの前記第１のサブセットは、部分回路結線図のための予め定められたレイアウトである、請求項３１９記載の方法。
  321. 前記複数のレイアウトインスタンスの前記第１のサブセットは、受動的レイアウト構成要素である、請求項３１９記載の方法。
  322. 前記複数の受動的レイアウト構成要素は、抵抗器レイアウト構成要素である、請求項３２１記載の方法。
  323. 前記複数の受動的構成要素は、コンデンサーレイアウト構成要素である、請求項３２１記載の方法。
  324. 第１のレイアウト配置命令が、複数の軸線のうちの１つに沿うステップ方向を指定する、請求項３１９記載の方法。
  325. 前記第１のレイアウト配置命令は、開始位置とレイアウトインスタンスの前記第１のサブセット間のステップとを指定する、請求項３１９記載の方法。
  326. 前記ステップは、レイアウトインスタンスの前記第１のサブセットの隣接境界間の距離を指定する、請求項３２５記載の方法。
  327. 前記ステップは、レイアウトインスタンスの前記第１のサブセットの第１の軸線に沿う境界の長さよりも大きいか又はそれに等しい、請求項３２５記載の方法。
  328. 前記第１のレイアウト配置命令は、軸線に沿ってレイアウトインスタンスを連続的に配置するための最大距離を更に指定する、請求項３１９記載の方法。
  329. 前記最大距離は、前記複数のレイアウトインスタンスのうちの１つの長さに関連付けられる、請求項３２８記載の方法。
  330. 前記レイアウトインスタンスは、前記開始位置から前記距離に基づく第２の位置まで第１の軸線に沿って連続的に配置され、該レイアウトインスタンスの第１の部分が該開始位置と該第２の位置間の空間を張る時に、該レイアウトインスタンスの第２の部分が、第２の軸線に沿って該開始位置からオフセットされた第３の位置と該距離に基づく第４の位置との間で該第１の軸線に沿って連続的に配置される、請求項３２８記載の方法。
  331. レイアウト配置インスタンスの前記第１のサブセットは、レイアウト配置インスタンスの少なくとも第１のサブグループと、レイアウト配置インスタンスの第２のサブグループとを含み、
    前記第１のレイアウト配置命令は、レイアウトインスタンスの第１のサブグループと第２のサブグループの間のステップを更に指定する、
    、請求項３１９記載の方法。
  332. 前記第１のレイアウト配置命令に続く第２のレイアウト配置命令が、該第１のレイアウト配置命令の最終位置から始まる１又は２以上の位置に前記複数のレイアウトインスタンスのうちの１又は２以上のレイアウトインスタンスを配置する、請求項３１９記載の方法。
  333. 前記レイアウト配置命令のうちの１又は２以上が、条件付きステートメントを含む、請求項３０８記載の方法。
  334. 少なくとも１つのレイアウト配置命令が、位置が占有されたかを決定する、請求項３３３記載の方法。
  335. １又は２以上の第１のレイアウト配置命令が、前記位置が占有された場合に実行される、請求項３３４記載の方法。
  336. １又は２以上の第１のレイアウト配置命令が、前記位置が占有されていない場合に実行される、請求項３３４記載の方法。
  337. 少なくとも１つのレイアウト配置命令が、１又は２以上の指定レイアウトインスタンスが前記レイアウトに含まれているかを決定し、
    １又は２以上の第１のレイアウト配置命令が、前記指定インスタンスが前記レイアウトに含まれている場合に実行され、
    １又は２以上の第２のレイアウト配置命令が、前記１又は２以上の指定レイアウトインスタンスが前記レイアウトにない場合に実行される、
    、請求項３３３記載の方法。
  338. 回路レイアウトを生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    前記回路レイアウトに変換されることになる回路結線図を指定する段階、
    前記回路結線図から生成された複数のレイアウトインスタンスを位置決めするように構成された該回路結線図に関連付けられたレイアウトスクリプトを受信する段階、
    前記回路結線図を前記複数のレイアウトインスタンスに変換する段階、及び
    前記回路レイアウトを生成するために前記レイアウトスクリプトに基づいて前記複数のレイアウトインスタンスを位置決めする段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  339. コンピュータシステムによって実行された時に該コンピュータシステムに、
    前記回路レイアウトに変換されることになる回路結線図を指定させ、
    前記回路結線図から生成された複数のレイアウトインスタンスを位置決めするように構成された該回路結線図に関連付けられたレイアウトスクリプトを受信させ、
    前記回路結線図を前記複数のレイアウトインスタンスに変換させ、かつ
    前記回路レイアウトを生成するために前記レイアウトスクリプトに基づいて前記複数のレイアウトインスタンスを位置決めさせる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  340. 回路レイアウトを生成するためのコンピュータシステムであって、
    前記回路レイアウトに変換されることになる回路結線図を指定するための手段と、
    前記回路結線図から生成された複数のレイアウトインスタンスを位置決めするように構成された該回路結線図に関連付けられたレイアウトスクリプトを受信するための手段と、
    前記回路結線図を前記複数のレイアウトインスタンスに変換するための手段と、
    前記回路レイアウトを生成するために前記レイアウトスクリプトに基づいて前記複数のレイアウトインスタンスを位置決めするための手段と、
    を含む、コンピュータシステム。
  341. 回路レイアウトを生成するコンピュータ実装方法であって、
    結線図から生成された複数のレイアウトインスタンスをレイアウトキャンバスに受信する段階と、
    前記結線図に関連付けられたレイアウトスクリプトを受信する段階であって、該レイアウトスクリプトが、該結線図から生成された複数のレイアウトインスタンスを配置するための複数のレイアウト配置命令を含む前記受信する段階と、
    前記複数のレイアウト配置命令を用いて前記複数のレイアウトインスタンスを位置決めする段階と、
    を含む、コンピュータ実装方法。
  342. 回路レイアウトを生成するためのコンピュータシステムであって、
    １又は２以上のプロセッサと、
    コンピュータシステムによって実行された時に、
    結線図から生成された複数のレイアウトインスタンスをレイアウトキャンバスに受信する段階、
    前記結線図に関連付けられたレイアウトスクリプトを受信する段階であって、該レイアウトスクリプトが、該結線図から生成された複数のレイアウトインスタンスを配置するための複数のレイアウト配置命令を含む前記受信する段階、及び
    前記複数のレイアウト配置命令を用いて前記複数のレイアウトインスタンスを位置決めする段階、
    を含む方法をコンピュータシステムに実施させるコンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体と、
    を含む、コンピュータシステム。
  343. コンピュータシステムによって実行された時に該コンピュータシステムに、
    結線図から生成された複数のレイアウトインスタンスをレイアウトキャンバスに受信させ、
    レイアウトスクリプトが、前記結線図から生成された複数のレイアウトインスタンスを配置するための複数のレイアウト配置命令を含む該結線図に関連付けられた該レイアウトスクリプトを受信させ、かつ
    前記複数のレイアウト配置命令を用いて前記複数のレイアウトインスタンスを位置決めさせる、
    コンピュータ実行可能命令が格納された非一時的コンピュータ可読ストレージ媒体。
  344. 回路レイアウトを生成するためのシステムであって、
    結線図から生成された複数のレイアウトインスタンスをレイアウトキャンバスに受信するための手段と、
    前記結線図に関連付けられたレイアウトスクリプトを受信するための手段であって、該レイアウトスクリプトが、該結線図から生成された複数のレイアウトインスタンスを配置するための複数のレイアウト配置命令を含む前記受信するための手段と、
    前記複数のレイアウト配置命令を用いて前記複数のレイアウトインスタンスを位置決めするための手段と、
    を含む、システム。
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