JP2022524691A - 耐反り性を有するファンアウトパッケージ - Google Patents

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アガルワル ラフール
チェン チーハオ
エス． バガヴァット ミリンド
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Advanced Micro Devices Inc
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Abstract

様々な成形ファンアウト半導体チップデバイスが開示される。一態様では、内部導体構造（２３８）を有する第１の成形層（２３７）と、第１の成形層上に配置され、内部導体構造に電気的に接続された再配線層（ＲＤＬ）構造（２０５）と、ＲＤＬ構造上に配置され、ＲＤＬ構造に電気的に接続された半導体チップ（２１５）と、ＲＤＬ構造上に配置され、半導体チップを少なくとも部分的に封入する第２の成形層（２１０）と、を含む半導体チップデバイスが提供される。【選択図】図４

Description

従来のファンアウト型半導体チップパッケージは、ポリイミド等のポリマー内に介在する１層以上のメタライゼーションによって構成された再配線層（ＲＤＬ）構造上に搭載された半導体チップで構成されている。このチップは、ハンダバンプを介してＲＤＬ構造の導体構造に電気的に接続されている。チップは、平らな上面を形成するように平坦化された成形材料に包み込まれている。ＲＤＬ構造の下面には、ファンアウトパッケージをシステム基板等の他の回路基板に接続するためのハンダボールが取り付けられている。シリコンは、半導体チップによく使われており、ある一定の熱膨張率「ＣＴＥ」を示す。一般的な成形材料及びポリイミドは、シリコンのＣＴＥとは大きく異なるＣＴＥを有することがある。ＣＴＥの不一致の問題を少しでも軽減するために、通常、半導体チップとその下にあるＲＤＬ構造との間にアンダーフィル材料が挿入される。
本発明の上記及び他の利点は、以下の詳細な説明を読み、図面を参照することで明らかになるであろう。
例示的な従来の成形ファンアウトパッケージの斜視図である。 断面２－２で得られる図１の断面図である。 図２と同様の断面図であるが、従来のパッケージが反る代替のシナリオを示す図である。 成形半導体チップファンアウトパッケージの例示的な構成の断面図である。 図１に示す半導体チップデバイスを製造するための例示的な処理を示す断面図である。 図５と同様の断面図であるが、例示的な半導体チップデバイスを製造するための例示的な追加の処理を示す図である。 図６と同様の断面図であるが、例示的な成形層の製造を示す図である。 図７と同様の断面図であるが、例示的な成形物の薄型化を示す図である。 図８と同様の断面図であるが、例示的なＲＤＬ構造の製造を示す図である。 成形層及びキャリアウェハを備えた例示的な再構成ウェハを示す図である。 図９と同様の断面図であるが、例示的な半導体チップの取り付けを示す図である。 図１１と同様の断面図であるが、例示的な成形を示す図である。 図１２と同様の断面図であるが、例示的な任意の成形物の薄型化を示す図である。 回路基板への半導体チップデバイスの例示的な取り付けを示す断面図である。 ＲＤＬ構造層の複数のセットを含む代替の例示的な半導体チップデバイスの構成の断面図である。 例示的なＲＤＬ構造の製造を示す断面図である。 図１６と同様の断面図であるが、半導体チップのＲＤＬ構造への例示的な取り付けを示す図である。 図１７と同様の断面図であるが、ＲＤＬ構造上の例示的な成形を示す図である。 図１８と同様の断面図であるが、成形層の例示的な任意の薄型化を示す図である。 図１９と同様の断面図であるが、例示的なキャリアウェハの分離を示す図である。 図２０と同様の断面図であるが、ＲＤＬ構造層の第２のセットの例示的な製造を示す図である。 図２１と同様の断面図であるが、回路基板上の複数のＲＤＬ層セットパッケージの例示的な取り付けを示す図である。 別の代替の例示的な成形ファンアウトパッケージ構成を示す断面図である。 別のＲＤＬ構造及び成形層に取り付けられた２つの例示的な成形ファンアウトパッケージを示す断面図である。 図２４と同様の断面図であるが、複数のファンアウトパッケージ上に追加の層を成形することを示す図である。
従来のファンアウトパッケージは、反りの問題が発生しやすい。反りの原因は、一般に、半導体チップ、アンダーフィル、半導体チップを封入する成形材料、及び、チップ搭載されたＲＤＬ構造を構成するポリマー層のＣＴＥが一致していないことによる。さらに、従来のファンアウトパッケージの様々な構成要素の間で剛性（modulii）に違いがあり、これも反りの一因となる。従来のファンアウト実装では反りの問題が発生する傾向があるため、従来の典型的なＲＤＬ構造は、２層又は３層のＲＤＬの層に限定され、従来のパッケージのフットプリント又はサイズは、ある程度の最大サイズに制限されるため、最適とはいえない。反りに関するもう１つの問題は、成形ファンアウトパッケージでは、成形材料が半導体チップの５つの側面にあるが、６つの側面全てにあるわけではないという事実である。第６の側面は、チップのＲＤＬ構造に面している側面であり、そのスペースに成形物が入り込むことはない。
開示される構成は、反りの問題に対処して、ＲＤＬの層を２層又は３層よりも多くすることを可能にし、成形ファンアウトパッケージの反りの問題を抑制するように設計されている。開示される構成のいくつかは、反りに対抗するために内部導体構造を含む第２の成形層を使用する。他の構成では、半導体チップが搭載される前後に製造されるＲＤＬ層の複数のセットを使用する。さらに他の構成では、ファンアウト構成上にファンアウトを設けた構成を利用する。
本発明の一態様によれば、半導体チップデバイスは、内部導体構造を有する第１の成形層と、第１の成形層上に配置され、内部導体構造と電気的に接続された再配線層（ＲＤＬ）構造と、ＲＤＬ構造上に配置され、ＲＤＬ構造と電気的に接続された半導体チップと、ＲＤＬ構造上に配置され、半導体チップを少なくとも部分的に封入する第２の成形層と、を含む。
内部導体構造が導電性ピラーを備える、半導体チップデバイスである。
内部導体構造と電気的に接続され、半導体チップを回路基板に電気的に接続するように構成された複数のインターコネクトを備える、半導体チップデバイスである。
ＲＤＬ構造がｎ個の再配線層を備える、半導体チップデバイスである。
本発明の別の態様によれば、半導体チップデバイスを製造する方法が提供される。方法は、内部導体構造を有する第１の成形層を形成することと、第１の成形層上に、内部導体構造と電気的に接続される再配線層（ＲＤＬ）構造を形成することと、ＲＤＬ構造上に、ＲＤＬ構造と電気的に接続される半導体チップを搭載することと、ＲＤＬ構造上に、半導体チップを少なくとも部分的に封入する第２の成形層を形成することと、を含む。
内部導体構造が導電性ピラーを備える、方法である。
複数のインターコネクトを内部導体構造に電気的に接続することであって、インターコネクトが、半導体チップを回路基板に電気的に接続するように構成されている、ことを含む、方法である。
ＲＤＬ構造がｎ個の再配線層を備える、方法である。
第２の成形層を薄くすることを含む、方法である。
本発明の別の態様によれば、半導体チップデバイスを製造する方法が提供される。方法は、ｎ個の再配線層（ＲＤＬ）構造層の第１のセットを形成することであって、ＲＤＬ構造層の第１のセットが、第１の側面と、第１の側面と反対の第２の側面と、を有する、ことと、第１の側面に半導体チップを搭載することと、半導体チップを搭載した後に、ｎ個のＲＤＬ構造層の第１のセットの第２の側面にｍ個のＲＤＬ構造層の第２のセットを形成することと、を含む。
ｍ個のＲＤＬ構造層の第２のセットを形成する前に、ｎ個のＲＤＬ構造層の第１のセットに、半導体チップを少なくとも部分的に封入する成形層を形成することを含む、方法である。
成形層を薄くすることを含む、方法である。
ｎ個のＲＤＬ構造層の第１のセットをキャリアウェハに形成することを含む、方法である。
本発明の別の態様によれば、半導体チップは、内部導体構造を有する第１の成形層と、第１の成形層上に配置され、内部導体構造へのファンアウト接続を含む第１の再配線層（ＲＤＬ）構造と、第１のＲＤＬ構造上に配置され、第１のＲＤＬ構造へのファンアウト接続を含む第２のＲＤＬ構造と、第２のＲＤＬ構造上に配置され、第２のＲＤＬ構造と電気的に接続された半導体チップと、ＲＤＬ構造上に配置され、半導体チップを少なくとも部分的に封入する第２の成形層と、を備える。
内部導体構造が導電性ピラーを備える、半導体チップデバイスである。
第１のＲＤＬ構造がｎ個の再配線層を備え、第２のＲＤＬ構造がｍ個の再配線層を備える、半導体チップデバイスである。
本発明の別の態様によれば、半導体チップデバイスを製造する方法が提供される。方法は、内部導体構造を有する第１の成形層を形成することと、第１の成形層上に、内部導体構造へのファンアウト接続を含む第１の再配線層（ＲＤＬ）構造を形成することと、第１のＲＤＬ構造上に、第１のＲＤＬ構造へのファンアウト接続を含む第２のＲＤＬ構造を形成することと、第２のＲＤＬ構造上に、第２のＲＤＬ構造と電気的に接続する半導体チップを搭載することと、ＲＤＬ構造上に、半導体チップを少なくとも部分的に封入する第２の成形層を形成することと、を含む。
複数のインターコネクトを内部導体構造に電気的に接続することであって、インターコネクトが、半導体チップを回路基板に電気的に接続するように構成されていることを含む、方法である。
内部導体構造が導電性ピラーを備える、方法である。
第１のＲＤＬ構造がｎ個の再配線層を備え、第２のＲＤＬ構造がｍ個の再配線層を備える、方法である。
以下に説明する図面において、同一の要素が複数の図に現れる場合には、符号が繰り返される。次に、図面、特に図１を参照すると、その図には、再配線層（ＲＤＬ）構造１０５と、ＲＤＬ構造１０５上に成形された成形層１１０と、成形層１１０に封入された半導体チップ１１５と、を含む例示的な従来の成形ファンアウトパッケージ１００の斜視図が示されている。半導体チップ１１５の一部を明らかにするために、成形層１１０の一部が切り取られて示されている。ＲＤＬ構造１０５は、そこから下方に突出する複数のハンダボール１２０を含む。図１は、成形ファンアウトパッケージ１００のような従来の成形ファンアウトパッケージで発生し得る反りの状況を示している。本明細書では、反りの状況を説明するのに役立つように、直交座標系１２２が簡潔に描かれている。ここでは、ＲＤＬ構造１０５及び成形層１１０の両方が上方向又は＋ｚ方向の反りを示しているが、この反りは、成形ファンアウトパッケージ１００の空間的な向きに応じて上向き又は下向きであると見なされ得る。反りの量は、成形ファンアウトパッケージ１００の角１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ及び縁１２７ａ，１２７ｂ，１２７ｃ，１２７ｄで最も深刻になり得る。
従来のファンアウトパッケージ１００の詳細は、断面２－２で得られる図１の断面図である図２を参照することによって理解することができる。ＲＤＬ構造１０５は、ポリイミド等の誘電材料が介在した複数の導体トレース１３０及び階層間ビア１３５を含む１層以上のメタライゼーション層で構成されている。ＲＤＬ構造１０５の下面には、ハンダマスク材料によって構成されたハンダマスク１４０が形成されており、ハンダマスク１４０には、ハンダボール１２０が突出してＲＤＬ構造１０５のメタライゼーションに接触する複数の開口部１４５がパターン形成されている。半導体チップ１１５は、複数のハンダバンプ１５０を介してＲＤＬ構造１０５に電気的に接続されている。半導体チップ１１５とＲＤＬ構造１０５とのＣＴＥの違いに起因する熱応力の問題に対処するために、チップ１１５とＲＤＬ構造１０５との間のギャップにアンダーフィル材料１５５が配置されている。
上述したように、従来のファンアウトパッケージ１００の反りの一因となる複数の物理的メカニズムが存在する。これらには、（１）半導体チップ１１５の５つの側面１４７ａ，１４７ｂ，１４７ｃ，１４７ｄ，１４７ｅのみに接触するが、その第６の側面１４７ｆ（図１ではラベル表示されていない）には接触しない成形層１１０のエポキシ系材料が存在することに起因する応力の不均衡と、（２）成形層１１０と、ＲＤＬ構造１０５の誘電体と、半導体チップ１１５との間の可変収縮率、剛性（modulii）の差、ガラス転移温度Ｔｇの差、及び、ＣＴＥの差と、が含まれる。従来のパッケージ１００の上向きの反りは、半導体チップ１１５、並びに、ＲＤＬ構造１０５のトレース１３０及びビア１３５の反りを発生させる可能性もあることに留意されたい。図１及び図２に示す＋ｚ方向の反りによって、ハンダボール１２０、特に、成形ファンアウトパッケージ１００の角１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ及び縁１２７ａ，１２７ｂ，１２７ｃ，１２７ｄの近くに配置されたハンダボール、又は、角１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ及び縁１２７ａ，１２７ｂ，１２７ｃ，１２７ｄに配置されたハンダボールが、下地となる回路基板（図示省略）から層間剥離する場合がある。
従来のパッケージ１００の反りの深刻さ及び方向は、温度に依存することを理解されたい。したがって、例えば、図１及び図２に示されている上側の反りは、成形ファンアウトパッケージ１００のある温度範囲を通じて発生する反りを表すことができる。しかしながら、その温度範囲の上又は下では、従来の成形ファンアウトパッケージ１００は、異なる反りの挙動を示す可能性がある。例えば、図２と同様の断面図であるが、異なる反りパターン、すなわち、ＲＤＬ構造１０５、成形層１１０、半導体チップ１１５、トレース１３０、ビア１３５、ハンダマスク１４０、及び、アンダーフィル１５５等のように、成形ファンアウトパッケージ１００の様々な構成要素の下向き又は－ｚ方向の反りを示す図３に示すように、この反りのシナリオでは、ハンダボール１２０、特に、成形ファンアウトパッケージ１００の角１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ及び縁１２７ａ，１２７ｂ，１２７ｃ，１２７ｄよりもパッケージ１００の中心１５６に近い位置にあるハンダボール１２０が、下地となる回路基板（図示省略）から層間剥離する場合がある。
次に、新しい例示的な成形ファンアウトパッケージ２００の構成を、断面図である図４を参照することによって理解することができる。ファンアウトパッケージ２００は、ＲＤＬ構造２０５と、その上に成形された成形層２１０と、成形層２１０に少なくとも部分的に収容された半導体チップ２１５と、を含む。チップ２１５のような複数の半導体チップが成形層２１０内に成形され得ることを理解されたい。ＲＤＬ構造２０５は、ｎ（ｎは１以上）個のＲＤＬ層を含む。ｎ個のＲＤＬ層の各々は、導体トレース２３０を含むメタライゼーション層で構成されている。連続するメタライゼーション層は、１つ以上の層において誘電材料２３６が介在するビア２３５によって相互接続されている。誘電材料２３６は、ポリベンゾオキサゾールとすることができるが、ベンゾシクロブテン、高温若しくは低温ポリイミド、又は、他のポリマー等のように、他のポリマー材料を使用してもよい。ファンアウトパッケージ２００には、パッケージの反りの問題を抑制するための複数の特徴が組み込まれている。その１つは、ＲＤＬ構造１０５の下面に成形される第２の成形層２３７を組み込むことである。第２の成形層２３７は、この例示的な構成では背の高い導電性ピラーである複数の内部導体構造２３８を含む。導体構造２３８は、下方に突出しており、複数のハンダボール２２０にオーミック接続されている。ピラー２３８の上端は、ＲＤＬ構造２０５の導体トレース２３０の１つ以上にオーミック接続されている。成形層２３７の下面にはハンダマスク２４０が形成されており、ハンダマスク２４０は、導体構造２３８と接触するハンダボール２２０の配置に対応するように適切にパターン形成されている。半導体チップ２１５は、ハンダバンプ、ハンダマイクロバンプ、導電性ピラー、又は、他のタイプのインターコネクトであり得る複数のインターコネクト２５０を介して、ＲＤＬ構造２０５に電気的に接続することが可能である。ＣＴＥの違いの問題を軽減するために、アンダーフィル２５５を、チップ２１５とＲＤＬ構造２０５との間に介在することができる。成形層２３７は、成形ファンアウトパッケージ２００が上向き又は下向きに反る傾向を抑制するための補強構造を提供する。反りを抑制するために、成形層２３７を、所望の厚さｚ１で、ある程度の曲げ剛性を提供する特定の材料で製造することができる。さらに、成形層２１０を、ある程度の厚さｚ２で、所望の曲げ剛性を提供する材料から製造することができる。成形層２１０の厚さｚ２は、チップ２１５の厚さｚ３以上であってもよいし、チップ２１５の厚さｚ３と同じであってもよいことを理解されたい。また、成形層２１０を成形し、成形後の研削を行って、半導体チップ２１５の上面２５７を露出させるか、半導体チップ２１５をｚ３未満の厚さに薄くすることも可能である。
成形層２１０，２３７用に選択され材料は、適用可能な成形温度で適切な粘性を示し、成形プロセスの時点で存在するハンダ構造の何れかの融点よりも低い成形温度を有することが望ましい。例示的な構成では、成形層２１０，２３７用の材料は、約１６５℃の成形温度を有し得る。２つの商用バリアントとしては、ＳｕｍｉｔｏｍｏのＥＭＥ－Ｇ７５０及びＧ７６０がある。
ＲＤＬ構造２０５及び成形層２３７の導体構造、並びに、開示された任意の代替物を、銅、アルミニウム、銀、金、プラチナ、パラジウム等、及び、これら又は他の合金等の様々な導体材料によって構成することができる。インターコネクト２２０，２５０及び開示された任意の代替物は、ハンダによって構成されているか、又は、ハンダを組み込んでいる場合には、錫－銀、錫－銀－銅等の様々な周知のハンダ組成物によって構成されてもよい。本明細書に開示された導体構造を製造するために、周知のメッキ、化学的気相成長、物理的気相成長又は他の適用技術を用いることができる。
成形ファンアウトパッケージ２００を形成するための例示的な処理を、図５、図６、図７、図８、図９、図１０、図１１、図１２及び図１３を参照し、最初に断面図である図５を参照することによって理解することができる。初期段階では、図４に示す導体構造２３８及び成形層２３７の製造を対象とする。先ず、図５に着目する。以下のステップは、後続の図と併せて以下により詳細に説明するように、ウェハレベルで実施可能であることを理解されたい。最初に、キャリアウェハ２６２に剥離層２６０を被着させる。剥離層２６０は、光活性化、熱活性化若しくは他のタイプの接着剤であってもよいし、分離時にその上に取り付けられた構造を破壊的に損傷することなくキャリアウェハ２６２を除去することができる何らかの形態のテープであってもよい。キャリアウェハ２６２は、様々なタイプのガラス又はシリコン等の半導体によって構成することができる。次に、剥離層２６０上にメッキシード層２６４を堆積させる。メッキシード層２６４は、銅等のメッキシード層に適している様々な材料によって構成することができる。メッキシード層２６４を、必要に応じて、物理気相成長法又は無電解メッキ法によって塗布することができる。次に、レジストマスク２６６がシード層２６４に塗布され、複数の開口部２６８を含むようにリソグラフィによってパターン形成される。次に、メッキ処理を用いて開口部２６８に導電性材料を充填し、図６に示す導体構造２３８を形成する。図６に示すように、メッキ処理を経て導電性ピラー２３８を形成した後に、アッシング、溶剤剥離又はこれらの組み合わせによってレジストマスク２６６を除去する。レジストマスク２６６を除去した後に、フラッシュウェットエッチング等のエッチング処理を実行して、導体構造２３８の側方にある剥離層２６０上のメッキシード層２６４の一部を除去する。キャリアウェハ２６２は、これらの動作のための構造的サポートを提供する。
次に、図７に示すように、成形層２３７が、本明細書の他の場所に開示されている例示的な材料を用いて、圧縮成形により、導体構造２３８上及び剥離層２６０の露出部分に成形される。成形層２３７は、メッキした導体構造２３８の高さよりも高い初期厚さｚ４で成形されていることに留意されたい。次に、図８に示すように、成形層２３７を研削処理する。研削処理では、成形層の厚さを、図７に示すｚ４から研削後の厚さｚ１に減少させる。また、この研削処理により、導体構造２３８の上面が露出する。キャリアウェハ２６２は、これらの動作のための構造的サポートを提供する。製造プロセスのこの段階では、成形層２３７と導体構造２３８との組み合わせは、或る程度の＋ｚ方向の反りを示すことが予想される。反りの大きさ及び方向は、曲線２６９によって概略的且つ定性的に示されている。
次に、ＲＤＬ構造２０５の製造について説明する。図９を参照すると、ＲＤＬ構造２０５は、一連の処理ステップで成形層２３７上に製造される。上述したように、ＲＤＬ構造２０５は、複数の導電性ビア２３５によって相互接続された１つ以上の層に複数の導体トレース２３０を含む。トレース２３０は、マスクへのメッキ若しくは全面的なメッキ、又は、堆積と、それに続くマスク配置と、それに続くエッチング定義等のように、アディティブ法（additive process）又はサブトラクティブ法（subtractive process）の何れかによって形成することができる。誘電材料２３６の１つ以上の層は、スピンコートされてもよいし、別の方法で堆積されてもよいし、ベーク（baked）されてもよいし、別の方法で硬化されてもよい。ＲＤＬ構造２０５の誘電材料２３６が、光活性化合物を含む本明細書の他の箇所で開示されているポリマー材料等のフォトイメージャブル材料（photoimageable materials）によって構成されている場合には、複数の誘電体層２３６の必要な開口部を、その後のトレース及びビア２３０，２３５のメッキ又は他の堆積に対応することができるように、周知のリソグラフィ処理によって形成することができる。キャリアウェハ２６２は、これらの動作のための構造的サポートを提供する。製造プロセスのこの段階では、ＲＤＬ構造２０５、成形層２３７及び導体構造２３８の組み合わせは、図７に示す状態よりも大きいある程度の＋ｚ方向の反りを示すことが予想される。反りの大きさ及び方向は、曲線２７０によって概略的且つ定性的に示されている。
上述したように、図５、図６、図７、図８及び図９に関連して説明した処理は、ウェハレベルベースで実行することができる。これに関連して、図１０に一時的に着目する。図１０は、例示的なキャリアウェハ２６２と、キャリアウェハ２６２上に形成された成形層２３７と、成形層２３７に被着した１つ以上の誘電体層２３６と、を示す図である。図４～図９に示すＲＤＬ構造２０５は、成形層２３７上にまとめて製造されたいくつかのＲＤＬ構造の１つである。実際に、成形層２３７は、図１０では見えないが、図４及び図７～図９に示される導体構造２３８の個別のグループで同様に構成されている。１つ以上の半導体チップ２１５を所定のＲＤＬ構造２０５に搭載することができることに留意されたい。
図１１に示すように、ＲＤＬ構造２０５の製造に続いて、半導体チップ２１５がその上に取り付けられ、複数のインターコネクト２５０を介してＲＤＬ構造２０５への電気的接続が確立される。アンダーフィル２５５は、チップ２１５が取り付けられた後に毛細管現象を利用して塗布されるか、チップ２１５を配置する前に塗布されてもよい。この処理は、図１０に示す個々のＲＤＬ構造２０５上に複数の半導体チップ２１５を搭載することができるように、ウェハレベルベースで実施することができることに再度留意されたい。製造プロセスのこの段階では、半導体チップ２１５、ＲＤＬ構造２０５、成形層２３７及び導体構造２３８の組み合わせが、或る程度の－ｚ方向の反りを示すことが予想される。反りの大きさ及び方向は、曲線２７１によって概略的且つ定性的に示されている。
次に、図１２に示すように、成形層２１０をＲＤＬ構造２０５上に成形して、半導体チップ２１５及びアンダーフィル２５５の露出部分を少なくとも部分的に封入する。これも、ウェハレベルで実行することが可能である。成形層２１０は、周知の圧縮成形技術を用いて成形することができ、或る程度の初期厚さｚ５で成形することができる。
次に、図１３に示すように、成形層２１０を研削処理して、厚さをｚ５からｚ２に減少する。この研削処理は、成形層２１０の一部を半導体チップ２１５上に残すようにしてもよいし、半導体チップ２１５の上面２５７に達するようにしてもよいし、半導体チップ２１５の上面２５７の一部を実際に研削してもよい。製造プロセスのこの段階では、成形層２１０、半導体チップ２１５、ＲＤＬ構造２０５、成形層２３７及び導体構造２３８の組み合わせが、－ｚ方向又は＋ｚ方向の何れにおいても無視できる反り（線２７２によって概略的且つ定性的に表される）を示すことが予想される。所望の無視できる反りを達成するために、成形層２１０，２３７の材料が所望の剛性（modulii）で選択され、成形層２１０のオーバーモールド量が制御される。成形層２１０のオーバーモールド量は、成形層の厚さｚ２と、ｙ軸に沿って測定された成形層２１０の長さと、の積である。もちろん、成形層の厚さｚ２は、研削しない成形層の厚さｚ５（図１２を参照）の特定の値を選択することによって、及び／又は、成形層の厚さｚ５の特定の値を特定のレベルのグラインドバック（grind back）と組み合わせることによって設定してもよい。
次に、図１３及び図１４に示すように、成形ファンアウトパッケージ２００は、剥離層２６０を活性化させることによって、図１３に示すキャリアウェハ２６２から取り出され、ハンダマスク２４０は、成形層２３７の下面に塗布され、導体構造２３８に通じる開口部を提供するように適切にパターン形成され得る。その後、ハンダボール２２０を、メッキ若しくはステンシルとその後に続くリフローによって、又は、ピックアンドプレースとその後に続くリフローによって、導体構造２３８に付けることができる。
製造プロセスのこの段階では、成形ファンアウトパッケージ２００は、或る程度の－ｚ方向の反りを示すことが予想される。反りの大きさ及び方向は、曲線２７３によって概略的且つ定性的に示されている。次に、完成した成形ファンアウトパッケージ２００を、パッケージ基板、システム基板又は他のタイプの回路基板であり得る別の回路基板２７４に取り付けることができる。また、回路基板２７４は、図示したハンダボール等のインターコネクト２７６を含み得る。オプションで、ピン又はランド等の他のタイプのインターコネクトを使用してもよい。回路基板２７４の機械的挙動及びインターコネクト２２０のリフロー後の冷却により、成形ファンアウトパッケージ２００の－ｚ方向の反りの大部分が相殺されることが予想される。
次に、別の代替的な例示的な成形ファンアウトパッケージ３００の構成を、図４と同様の断面図である図１５を参照することによって理解することができる。この例示的な成形ファンアウトパッケージ３００の構成は、図４に示す成形ファンアウトパッケージ２００といくつかの属性を共有する。これに関連して、ファンアウトパッケージ３００は、ＲＤＬ構造３０５と、ＲＤＬ構造３０５上に成形された成形層３１０であって、ＲＤＬ構造３０５上に搭載され、複数のインターコネクト３５０によってＲＤＬ構造３０５に接続され、アンダーフィル３５５によってＣＴＥの違いに対して緩衝される半導体チップ３１５を少なくとも部分的に収容する成形層３１０と、を含む。一方、図４に示す成形層２３７及び背の高い導体構造２３８を使用する代わりに、反りを抑制するために、第１のＲＤＬ構造３０５上に第２のＲＤＬ構造３５３が形成される。ＲＤＬ構造３０５は、ｎ（ｎは、１以上）個のＲＤＬ層のセットを含む。図４に示すＲＤＬ構造２０５と同様に、ｎ個のＲＤＬ層の各々は、導体トレース３３０を含むメタライゼーション層で構成されている。連続するメタライゼーション層は、１つ以上の層内に誘電材料３３６が介在するビア３３５によって相互接続されている。ＲＤＬ構造３５３の構造は、ｍ個のＲＤＬ層のセットを含み、ここで、ｍは、１以上であり、数ｎと同じであってもよいし異なっていてもよい。ＲＤＬ構造３５３も同様に、複数の導体トレース３５４と、複数のビア３５６と、１つ以上の誘電材料３５８の層と、を含む。
パッケージ３００を回路基板等の他の回路構造に電気的に接続するためのインターコネクト３６３は、１つ以上の導電性トレース３５４とオーミック接触してＲＤＬ構造３５３に取り付けられている。２つの積層ＲＤＬ構造３０５，３５３を使用することによって、電力、接地及び信号のためのより多くの可能な電気経路を提供するだけでなく、パッケージ３００が、何らかの理由で受ける可能性のある望ましくない反りを抑制するように調整することもできる。
図１５に示すデュアルＲＤＬファンアウトパッケージ３００を製造するための例示的な処理は、図１６、図１７、図１８、図１９、図２０及び図２１を参照し、最初に図１６を参照することによって理解することができる。最初に、剥離層３６０がキャリアウェハ３６２に塗布され、その後、その上に、図４に示すＲＤＬ構造２０５について上述した技術を用いて、ＲＤＬ構造３０５が形成される。剥離層３６０及びキャリアウェハ３６２は、上記の剥離層２６０及びキャリアウェハ２６０と同様に構成することができる。
次に、図１７に示すように、半導体チップ３１５をＲＤＬ構造３０５上に取り付け、インターコネクト３５０を介してＲＤＬ構造３０５に電気的に接続する。
アンダーフィル３５５は、図４に示すアンダーフィル２５５について上述した技術を用いて塗布することができる。キャリアウェハ３６２は、これらの動作のための構造的サポートを提供する。
次に、図１８に示すように、成形層３１０をＲＤＬ構造３０５上に成形することにより、半導体チップ３１５及びアンダーフィル３５５が少なくとも部分的に封入する。成形層３１０は、チップ３１５の上面３５７を覆うように、或る程度の初期厚さｚ６で成形することができる。キャリアウェハ３６２は、これらの動作のための構造的サポートを提供する。
次に、図１９に示すように、成形層３１０を研削処理して、厚さをｚ６からｚ７に減少する。研削後の厚さｚ７は、半導体チップ３１５の上面３５７が成形層３１０で覆われた状態を維持するように選択することができ、上面３５７がちょうど露出するように選択することができ、又は、研削処理によって半導体チップ３１５の上部の一部を除去するように選択することもできる。キャリアウェハ３６２は、これらの動作のための構造的サポートを提供する。
次に、図２０に示すように、図１９に示すキャリアウェハ３６２を、ＲＤＬ構造３０５と成形層３１０及びチップ３１５との組み合わせから除去する。キャリアウェハ３６２を除去した状態で、ＲＤＬ構造３０５と成形層３１０及びチップ３１５との組み合わせを、図２０に示す向きから反転させ、ＲＤＬ構造３０５の製造に用いたのと同じ技術を用いて、図２１に示すように、ＲＤＬ構造３０５上にＲＤＬ構造３５３を形成する。このように、複数の材料堆積パターン形成及び他のステップ等を用いて、導体トレース３５４、導電性ビア３５６及び１つ以上の絶縁層３５８が設けられる。
次に、図２２に示すように、ＲＤＬ構造３５３にインターコネクト３６３を付けて、成形ファンアウトパッケージ３００を完成させる。インターコネクト３６３は、図４に示すインターコネクト２２０と同様に構成して付けることができる。成形ファンアウトパッケージ３００は、その後、回路基板３７４に取り付けることができ、この回路基板３７４は、上記の回路基板２７４と同様であってもよく、したがって、上記のタイプのインターコネクト３７６を含み得る。
より多くの数のＲＤＬ層を提供し、パッケージの反りの問題を抑制し得る、別の新しい成形ファンアウトパッケージ４００の構成を、図２３、図２４及び図２５を参照し、最初に図２３を参照することによって理解することができる。ここで、成形ファンアウトパッケージ４００は、ＲＤＬ構造４０５上に搭載され、少なくとも部分的に成形層４１０内に収容された２つの小規模の成形ファンアウトパッケージ４０２，４０４を含み得る。ＲＤＬ構造４０５は、複数の導体構造４３８を含む成形層４３７上に配置されている。成形層４３７及び導体構造４３８は、図４に示す上記の成形層２３７及び導体構造体２３８と同じタイプの材料から構成され、同じ方法で製造することができる。実際に、成形層４３７の下面にハンダマスク４４０を形成することができ、導体構造４３８に複数のインターコネクト４２０を接続することができる。成形ファンアウトパッケージ４００を、別の回路基板４７４に取り付け、本明細書の他の箇所で説明するインターコネクト２２０のようなインターコネクト４２０を介して、回路基板４７４に相互接続することができる。また、回路基板４７４は、インターコネクト４７６を含むことができ、上記の回路基板２７４，３７４のように構成することができる。成形パッケージ４０２，４０４の各々は、半導体チップ４８４（又は、複数のチップ）と、ＲＤＬ構造４８６と、アンダーフィル４８７と、複数のインターコネクト４８８と、チップ４７４を少なくとも部分的に封入する成形層４９０と、ＲＤＬ構造４８６に接続するためのインターコネクト４９２と、を含むことを理解されたい。ＲＤＬ構造４０５，４８６は、図４及び図１５に関連して上述したＲＤＬ構造２０５，３０５，３５３のように構成することができる。インターコネクトは、本明細書の他の箇所で説明したインターコネクト２５０のようなものであってもよい。パッケージ４０２，４０４は、ＲＤＬ構造４０５と、成形層４３７と、ピラー４３８とを共有する。この目的のために、パッケージ４０２，４０４は、ＲＤＬ構造４０５よりも相対的に小さくすることができるが、その一方で、上記の図４に示す成形ファンアウトパッケージ２００の構成では、半導体チップ２１５は、少なくとも横方向のサイズ又はフットプリントが、下層のＲＤＬ構造２０５及び成形層２３７のフットプリントに近くなっている。図２３、図２４及び図２５に示す構成におけるこのサイズ差は、ＲＤＬ構造４０５及び成形層４３７のサイズをスケールアップするか、成形ファンアウトパッケージ４０２，４０４のサイズをスケールダウンするか、又は、これらの２つの組み合わせによって達成し得る。
図２３に示すマルチダイファンアウトパッケージ４００を製造するための例示的な処理を、図２４及び図２５を参照することによって理解することができる。
最初に、キャリアウェハ４６２に剥離層４６０を被着させる。その後、図４に示す成形層２３７及び導体構造２３８の製造に関連して上述した技術を用いて、剥離層４６０及びキャリアウェハ４６２上に成形層４３７が製造され、その中に導体構造４３８が形成される。その後、図４に示すＲＤＬ構造２０５に関連して上述した技術を用いて、成形層４３７上にＲＤＬ構造４０５が再び形成される。その後、成形パッケージ４０２，４０４が、ＲＤＬ構造４０５上に取り付けられる。例えば、成形パッケージ４０２は、必要に応じて、ＲＤＬ構造４８６をウェハレベルで最初に製造することによって製造できることを理解されたい。その後、半導体チップ４８４のＲＤＬ構造４８６上への取り付けと、その後に続くアンダーフィルを被着するためのアンダーフィル材料プロセスと、成形層４９０の成形と、インターコネクト４９２のＲＤＬ構造４８６上への取り付けと、が行われる。同様のプロセスが、パッケージ４０４にも適用され得る。ＲＤＬ構造４８６、アンダーフィル４８７及び成形層４９０の製造は、上記のＲＤＬ２０５及び成形層２１０上にチップ２１５を製造するために使用される処理と同様であり得る。
次に、図２５に示すように、成形パッケージ４０２，４０４を少なくとも部分的に封入するために、成形層４１０が形成される。成形層４１０を被着する処理は、上記の成形層２１０を被着するために使用される処理と同様であり得る。その後、キャリアウェハ４６２を、剥離層４６０の不活性化又は他の方法によって除去することができ、図４に示すハンダマスク２４０及びインターコネクト２２０について上述した同じタイプの技術を使用して、図２３に示すように、ハンダマスク４４０及びインターコネクト４２０を、成形層４３７内の導体構造４３８に取り付けることができる。
本発明は、様々な修正及び代替形態を受け入れる余地があり得るが、特定の実施形態が、図面に例として示されており、本明細書で詳細に説明されている。しかしながら、本発明は、開示された特定の形態に限定されることを意図していないことを理解されたい。むしろ、本発明は、添付の特許請求の範囲によって定義される本発明の趣旨及び範囲内にある全ての変更、均等物及び代替物をカバーするものである。

Claims (20)

  1. 半導体チップデバイスであって、
    内部導体構造を有する第１の成形層（２３７）と、
    前記第１の成形層上に配置され、前記内部導体構造（２３８）と電気的に接続された再配線層（ＲＤＬ）構造（２０５）と、
    前記ＲＤＬ構造上に配置され、前記ＲＤＬ構造と電気的に接続された半導体チップ（２１５）と、
    前記ＲＤＬ構造上に配置され、前記半導体チップを少なくとも部分的に封入する第２の成形層（２１０）と、を備える、
    半導体チップデバイス。
  2. 前記内部導体構造が導電性ピラーを備える、
    請求項１の半導体チップデバイス。
  3. 前記内部導体構造と電気的に接続され、前記半導体チップを回路基板に電気的に接続するように構成された複数のインターコネクト（２２０）を備える、
    請求項１の半導体チップデバイス。
  4. 前記ＲＤＬ構造がｎ個の再配線層を備える、
    請求項１の半導体チップデバイス。
  5. 半導体チップデバイスを製造する方法であって、
    内部導体構造（２３８）を有する第１の成形層（２３７）を形成することと、
    前記第１の成形層上に、前記内部導体構造と電気的に接続される再配線層（ＲＤＬ）構造（２０５）を形成することと、
    前記ＲＤＬ構造上に、前記ＲＤＬ構造と電気的に接続される半導体チップ（２１５）を搭載することと、
    前記ＲＤＬ構造上に、前記半導体チップを少なくとも部分的に封入する第２の成形層（２１０）を形成することと、を含む、
    方法。
  6. 前記内部導体構造が導電性ピラーを備える、
    請求項５の方法。
  7. 複数のインターコネクト（２２０）を前記内部導体構造に電気的に接続することであって、前記インターコネクトが、前記半導体チップを回路基板に電気的に接続するように構成されている、ことを含む、
    請求項５の方法。
  8. 前記ＲＤＬ構造がｎ個の再配線層を備える、
    請求項５の方法。
  9. 前記第２の成形層を薄くすることを含む、
    請求項５の方法。
  10. 半導体チップデバイスを製造する方法であって、
    ｎ個の再配線層（ＲＤＬ）構造層の第１のセットを形成することであって、前記ＲＤＬ構造層の第１のセットが、第１の側面と、前記第１の側面と反対の第２の側面と、を有する、ことと、
    前記第１の側面に半導体チップ（３１５）を搭載することと、
    前記半導体チップを搭載した後に、前記ｎ個のＲＤＬ構造層の第１のセットの前記第２の側面にｍ個のＲＤＬ構造層の第２のセットを形成することと、を含む、
    方法。
  11. 前記ｍ個のＲＤＬ構造層の第２のセットを形成する前に、前記ｎ個のＲＤＬ構造層の第１のセットに、前記半導体チップを少なくとも部分的に封入する成形層（３１０）を形成することを含む、
    請求項１０の方法。
  12. 前記成形層を薄くすることを含む、
    請求項１１の方法。
  13. 前記ｎ個のＲＤＬ構造層の第１のセットをキャリアウェハ（３６２）に形成することを含む、
    請求項１０の方法。
  14. 半導体チップデバイスであって、
    内部導体構造（４３８）を有する第１の成形層（４３７）と、
    前記第１の成形層上に配置され、前記内部導体構造へのファンアウト接続を含む第１の再配線層（ＲＤＬ）構造（４０５）と、
    前記第１のＲＤＬ構造上に配置され、前記第１のＲＤＬ構造へのファンアウト接続を含む第２のＲＤＬ構造（４８６）と、
    前記第２のＲＤＬ構造（４８６）上に配置され、前記第２のＲＤＬ構造（４８６）と電気的に接続された半導体チップ（４８４）と、
    前記ＲＤＬ構造（４８６）上に配置され、前記半導体チップを少なくとも部分的に封入する第２の成形層（４９０）と、を備える、
    半導体チップデバイス。
  15. 前記内部導体構造が導電性ピラーを備える、
    請求項１４の半導体チップデバイス。
  16. 前記第１のＲＤＬ構造がｎ個の再配線層を備え、前記第２のＲＤＬ構造がｍ個の再配線層を備える、
    請求項１４の半導体チップデバイス。
  17. 半導体チップデバイスを製造する方法であって、
    内部導体構造（４３８）を有する第１の成形層（４３７）を形成することと、
    前記第１の成形層上に、前記内部導体構造へのファンアウト接続を含む第１の再配線層（ＲＤＬ）構造（４０５）を形成することと、
    前記第１のＲＤＬ構造上に、前記第１のＲＤＬ構造へのファンアウト接続を含む第２のＲＤＬ構造（４８６）を形成することと、
    前記第２のＲＤＬ構造（４８６）上に、前記第２のＲＤＬ構造（４８６）と電気的に接続する半導体チップ（４８４）を搭載することと、
    前記ＲＤＬ構造（４８６）上に、前記半導体チップを少なくとも部分的に封入する第２の成形層（４９０）を形成することと、を含む、
    方法。
  18. 複数のインターコネクト（４２０）を前記内部導体構造に電気的に接続することであって、前記インターコネクトが、前記半導体チップを回路基板に電気的に接続するように構成されている、ことを含む、
    請求項１７の方法。
  19. 前記内部導体構造が導電性ピラーを備える、
    請求項１７の方法。
  20. 前記第１のＲＤＬ構造がｎ個の再配線層を備え、前記第２のＲＤＬ構造がｍ個の再配線層を備える、
    請求項１７の方法。
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