JP2022518709A - メモリセルを含む集積回路 - Google Patents

Abstract

複数の流体作動装置を駆動するための集積回路は、複数のメモリセルと、選択回路と、設定ロジックと、制御ロジックとを含む。各メモリセルは流体作動装置に対応している。選択回路は、流体作動装置を選択するとともに、選択された流体作動装置に対応するメモリセルを選択する。設定ロジックは、複数のメモリセルへのアクセスを有効又は無効にする。制御ロジックは、設定ロジックの状態に基づいて、選択された流体作動装置を作動させ、又は、選択された流体作動装置に対応するメモリセルにアクセスする。【選択図】図１Ａ

Description

流体噴射システムの一例としてのインクジェット印刷システムは、プリントヘッド、プリントヘッドに液体インクを供給するインク供給源、及びプリントヘッドを制御する電子制御装置を含む場合がある。プリントヘッドは、流体噴射装置の一例として、複数のノズル又はオリフィスを通って、紙のシートのような印刷媒体に向かってインクの液滴を噴射して、印刷媒体に印刷する。例によっては、オリフィスは、少なくとも１つの列又はアレイを成して配置され、プリントヘッドと印刷媒体が互いに相対的に移動されるときに、オリフィスからのインクの適当に順序付けられた噴射により、文字又は他の画像が印刷媒体上に印刷される場合がある。

複数の流体作動装置を駆動するための集積回路の一例を示すブロック図である。 複数の流体作動装置を駆動するための集積回路の別の例を示すブロック図である。 複数の流体作動装置を駆動するか、又は対応するメモリセルにアクセスするための回路の一例を示す概略図である。 流体噴射装置に関連するメモリにアクセスするための集積回路の一例を示すブロック図である。 流体噴射装置に関連するメモリにアクセスするための集積回路の別の例を示すブロック図である。 流体噴射ダイの一例を示す図である。 流体噴射ダイの一例を示す図である。 流体噴射ダイの一部の一例を示す拡大図である。 図５Ａの流体噴射ダイのメモリセルのグループの一例を示すブロック図である。 流体噴射ダイの一部の別の例を示す拡大図である。 図６Ａの流体噴射ダイのメモリセルのグループの一例を示すブロック図である。 流体噴射システムの一例を示すブロック図である。

［詳細な説明］
以下の詳細な説明では、本明細書の一部を形成する添付の図面が参照される。添付の図面には、本開示を実施することができる種々の特定の例が、例として示されている。本開示の範囲から逸脱することなく、他の例を利用することができ、構造的又は論理的な変更を行うことができることを理解されたい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本開示の範囲は、添付の特許請求の範囲によって定義される。本明細書に記載された様々な例の特徴は、特に断りのない限り、部分的又は全体的に互いに組み合わされてもよいことを理解されたい。

サーマルインクジェット（ＴＩＪ）ダイのような流体噴射ダイは、細長いシリコン片である場合がある。ダイが使用するシリコン領域はダイのコストに関連しているため、ダイから削除できる機能は、可能であれば削除し、又は複数の目的を持つように変更する必要がある。ダイ上で不揮発性メモリ（ＮＶＭ）を使用することにより、熱挙動、オフセット、領域情報、カラーマップ、ノズル数のような情報を、ダイからプリンタに転送できる。さらに、ＮＶＭは、インク使用量ゲージ、ノズルの状態情報のような情報をプリンタからダイに転送することにも、使用される場合がある。メモリは、種々の記憶要素、読み取り／書き込みマルチプレクサ、及びイネーブル／アドレス回路から構成される。小さなメモリの場合、メモリが使用する領域全体の大部分を、非記憶回路が占める場合があり、小さなメモリは、領域の使用が非常に非効率になる。

したがって、本明細書に開示されるのは、流体作動装置に対応するメモリセルを含む集積回路（例えば、流体噴射ダイ）である。同じ回路ロジックが、受信したアドレス及びノズルデータに基づいて、選択された流体作動装置を作動させること、又は、選択された対応するメモリセルにアクセスすることに使用される。集積回路から、単一の接触パッドを介して、各メモリセルに記憶されたデータを読み取ることができる。メモリセルは、対応する流体作動装置に隣接して集積回路の長さに沿って分散される場合がある。

本明細書で使用される場合、「論理ハイ」信号は、論理「１」又は「オン」信号、すなわち、集積回路に供給される論理電力にほぼ等しい電圧（例えば、約５．６Ｖのような約１．８Ｖ～１５Ｖの電圧）の信号である。本明細書で使用される場合、「論理ロー」信号は、論理「０」又は「オフ」信号、すなわち、集積回路に供給される論理電力の論理電力接地帰路にほぼ等しい電圧（例えば、約０Ｖの電圧）の信号である。

図１Ａは、複数の流体作動装置を駆動するための集積回路１００の一例を示すブロック図である。集積回路１００は、複数の流体作動装置１０２_０～１０２_Ｎを含み、ここで、「Ｎ」は、流体作動装置の任意の適当な数である。集積回路１００は、複数のメモリセル１０４_０～１０４_Ｎ、選択回路１０６、制御ロジック（論理回路）１０８、及び設定ロジック１１０をさらに含む。各流体作動装置１０２_０～１０２_Ｎは、信号経路１０１_０～１０１_Ｎを介して制御ロジック１０８にそれぞれ電気的に結合されている。各メモリセル１０４_０～１０４_Ｎは、信号経路１０３_０～１０３_Ｎを介して制御ロジック１０８にそれぞれ電気的に結合されている。制御ロジック１０８は、信号経路１０７を介して選択回路１０６に電気的に結合されるとともに、信号経路１０９を介して設定ロジック１１０に電気的に結合されている。

一例において、各流体作動装置１０２_０～１０２_Ｎは、流体滴を噴射するためのノズル又は流体ポンプを含む。各メモリセル１０４_０～１０４_Ｎは、流体作動装置１０２_０～１０２_Ｎにそれぞれ対応している。一例において、各メモリセル１０４_０～１０４_Ｎは、不揮発性メモリセル（例えば、フローティングゲートトランジスタ、プログラム可能なヒューズなど）を含む。選択回路１０６は、流体作動装置１０２_０～１０２_Ｎを選択するとともに、選択された流体作動装置１０２_０～１０２_Ｎに対応するメモリセル１０４_０～１０４_Ｎを選択する。選択回路１０６は、アドレス信号及びノズルデータ信号に応答して、流体作動装置１０２_０～１０２_Ｎ及び対応するメモリセル１０４_０～１０４_Ｎを選択するために、アドレスデコーダ、作動ロジック、及び／又は他の適当な論理回路を含む場合がある。設定ロジック１１０は、複数のメモリセル１０４_０～１０４_Ｎへのアクセスを有効又は無効にする。設定ロジック１１０は、複数のメモリセル１０４_０～１０４_Ｎへのアクセスを有効又は無効にするためのメモリデバイス又は他の適当な論理回路を含む場合がある。

制御ロジック１０８は、設定ロジック１１０の状態に基づいて、選択された流体作動装置１０２_０～１０２_Ｎを作動させ、又は、選択された流体作動装置に対応するメモリセル１０４_０～１０４_Ｎにアクセスする。制御ロジック１０８は、集積回路１００の動作を制御するために、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、又は他の適当な論理回路を含む場合がある。選択回路１０６、制御ロジック１０８、及び設定ロジック１１０は、図１Ａでは別個のブロックに示されているが、他の例では、選択回路１０６、制御ロジック１０８、及び／又は設定ロジック１１０は、単一のブロック又は異なる数のブロックを成すように組み合わされてもよい。

図１Ｂは、複数の流体作動装置を駆動するための集積回路１２０の別の例を示すブロック図である。集積回路１２０は、複数の流体作動装置１０２_０～１０２_Ｎ、複数のメモリセル１０４_０～１０４_Ｎ、選択回路１０６、及び制御ロジック１０８を含む。さらに、集積回路１２０は、書き込み回路１３０、センサー１３２、及び設定レジスタ１３６を含む。一例において、図１Ａの集積回路１００の設定ロジック１１０は、設定レジスタ１３６を含む。

この例では、選択回路１０６は、アドレスデコーダ１２２と、作動ロジック１２４とを含む。アドレスデコーダ１２２は、データインターフェース１２６を介してアドレス及びデータを受信する。アドレスデコーダ１２２は、作動ロジック１２４に電気的に結合されている。作動ロジック１２４は、発射インターフェース１２８を介して発射信号を受信する。各メモリセル１０４_０～１０４_Ｎは、検知インターフェース１３４を介して書き込み回路１３０に電気的に結合されている。センサー１３２は、信号経路１３１を介して制御ロジック１０８に電気的に結合されるとともに、検知インターフェース１３４にも電気的に結合されている。

アドレスデコーダ１２２は、アドレスに応答して、流体作動装置１０２_０～１０２_Ｎを選択するとともに、選択された流体作動装置１０２_０～１０２_Ｎに対応するメモリセル１０４_０～１０４_Ｎを選択する。アドレスは、データインターフェース１２６を介して受信される場合がある。作動ロジック１２４は、データ信号及び発射信号に基づいて、選択された流体作動装置１０２_０～１０２_Ｎ及び選択された流体作動装置１０２_０～１０２_Ｎに対応するメモリセル１０４_０～１０４_Ｎを作動させる。データ信号は、提供されたアドレスに対してどの流体作動装置（複数可）が選択されるかを示すノズルデータを含む場合がある。データ信号は、データインターフェース１２６を介して受信される場合がある。発射信号は、選択された流体作動装置がいつ作動されるか（すなわち、発射されるか）、又は対応するメモリセルがいつアクセスされるかを示している。発射信号は、発射インターフェース１２８を介して受信される場合がある。データインターフェース１２６、発射インターフェース１２８、及び検知インターフェース１３４の各々は、集積回路１２０との間で信号を送信及び／又は受信するための接触パッド、ピン、バンプ、ワイヤ、又は他の適当な電気インターフェースであってもよい。インターフェース１２６、１２８、及び１３４の各々は、流体噴射システム（例えば、図７を参照して以下で説明される流体噴射システム５００のようなホスト印刷装置）に電気的に結合される場合がある。

設定レジスタ１３６は、複数のメモリセル１０４_０～１０４_Ｎへのアクセスを有効又は無効にするためのデータを記憶している。制御ロジック１０８は、設定レジスタ１３６に記憶されたデータに基づいて、選択された流体作動装置１０２_０～１０２_Ｎを作動させ、又は選択された流体作動装置１０２_０～１０２_Ｎに対応するメモリセル１０４_０～１０４_Ｎにアクセスする。一例において、設定レジスタ１３６は、複数のメモリセル１０４_０～１０４_Ｎへの書き込みアクセス又は読み取りアクセスを可能にするためのデータをさらに記憶している。別の例では、設定レジスタ１３６は、センサー１３２を有効又は無効にするためのデータをさらに記憶している。

設定レジスタ１３６は、メモリデバイス（例えば、不揮発性メモリ、シフトレジスタなど）であってもよく、任意の適当な数のビット（例えば、１２ビットのような４ビット～２４ビット）を含む場合がある。特定の例では、設定レジスタ１３６は、集積回路１２０をテストし、集積回路１２０の基板内の亀裂を検出し、集積回路１２０のタイマーを有効にし、集積回路１２０のアナログ遅延を設定し、集積回路１２０の動作を確認し、又は集積回路１２０の他の機能を設定するための設定データをさらに記憶している場合がある。

メモリセル１０４_０～１０４_Ｎに記憶されたデータは、選択されたメモリセル１０４_０～１０４_Ｎが制御ロジック１０８によってアクセスされたときに、検知インターフェース１３４を介して読み取ることができる。さらに、書き込み回路１３０は、選択されたメモリセル１０４_０～１０４_Ｎが制御ロジック１０８によってアクセスされたときに、選択されたメモリセルにデータを書き込むことができる。センサー１３２は、接合デバイス（例えば、サーマルダイオード）、抵抗デバイス（例えば、亀裂検出器）、又は、集積回路１２０の状態を検知するための別の適当なデバイスであってもよい。センサー１３２は、検知インターフェース１３４を通して読み取ることができる。

図２は、複数の流体作動装置を駆動し、又は対応するメモリセルにアクセスするための回路２００の一例を示す概略図である。一例において、回路２００は、図１Ａの集積回路１００又は図１Ｂの集積回路１２０の一部である。回路２００は、１６個の流体作動装置の１つのグループ及び１６個のメモリセルの対応するグループを示している。図１Ａの集積回路１００又は図１Ｂの集積回路１２０のような集積回路は、流体作動装置及び対応するメモリセルの任意の適当な数のグループを含む場合がある。１６個の作動装置と対応するメモリセルのグループが図２に示されているが、他の例では、各グループ内の流体作動装置及び対応するメモリセルの数は、異なる場合がある。

回路２００は、複数の流体作動装置２０２_０～２０２_１５と、複数のメモリセル２０４_０～２０４_１５と、論理ゲート２２２_０～２２２_１５を含むアドレスデコーダと、論理ゲート２２７及び２２４_０～２２４_１５を含む作動ロジックと、メモリ書き込み電圧レギュレータ２３０、トランジスタ２３８及び２４０、及び接触（すなわち、検知）パッド２４１を含む書き込み回路とを含む。論理ゲート２２７の第１の入力は、ノズルデータ信号経路２２６を介してノズルデータを受信する。論理ゲート２２７の第２の入力は、発射信号経路２２８を介して発射信号を受信する。論理ゲート２２７の出力は、信号経路２２９を介して、各論理ゲート２２４_０～２２４_１５の第１の入力に電気的に結合されている。各論理ゲート２２２_０～２２２_１５の入力は、アドレス信号経路２２１を介してアドレス信号を受信する。各論理ゲート２２２_０～２２２_１５の出力は、信号経路２２３_０～２２３_１５を介して、各論理ゲート２２４_０～２２４_１５の第２の入力にそれぞれ電気的に結合されている。各論理ゲート２２４_０～２２４_１５の出力は、信号経路２２５_０～２２５_１５をそれぞれ介して、流体作動装置２０２_０～２０２_１５に電気的に結合されるとともに、メモリセル２０４_０～２０４_１５にも電気的に結合されている。

各流体作動装置２０２_０～２０２_１５は、論理ゲート２０８、トランジスタ２１０、及び発射抵抗器２１２を含む。本明細書では、流体作動装置２０２_０が図示説明されているが、他の流体作動装置２０２_１～２０２_１５も、同様の回路を含む。論理ゲート２０８の第１の入力は、信号経路２２５_０に電気的に結合されている。論理ゲート２０８の第２の入力（反転）は、メモリイネーブル信号経路２０７を介してメモリイネーブル信号を受信する。論理ゲート２０８の出力は、信号経路２０９を介してトランジスタ２１０のゲートに電気的に結合されている。トランジスタ２１０のソース－ドレイン経路の一方の側は、共通ノード又は接地ノード２１４に電気的に結合されている。トランジスタ２１０のソース－ドレイン経路の他方の側は、信号経路２１１を介して発射抵抗器２１２の一方の側に電気的に結合されている。発射抵抗器２１２の他方の側は、供給電圧ノード（例えば、ＶＰＰ）２１５に電気的に結合されている。

各メモリセル２０４_０～２０４_１５は、トランジスタ２１６及び２１８ならびにフローティングゲートトランジスタ２２０を含む。本明細書ではメモリセル２０４_０が図示及び説明されているが、他のメモリセル２０４_１～２０４_１５も、同様の回路を含む。トランジスタ２１６のゲートは、信号経路２２５_０に電気的に結合されている。トランジスタ２１６のソース－ドレイン経路の一方の側は、共通又は接地ノード２１４に電気的に結合されている。トランジスタ２１６のソース－ドレイン経路の他方の側は、信号経路２１７を介してトランジスタ２１８のソース－ドレイン経路の一方の側に電気的に結合されている。トランジスタ２１８のゲートは、メモリイネーブル信号経路２０７を介してメモリイネーブル信号を受信する。トランジスタ２１８のソース－ドレイン経路の他方の側は、信号経路２１９を介してフローティングゲートトランジスタ２２０のソース－ドレイン経路の一方の側に電気的に結合されている。フローティングゲートトランジスタ２２０のソース－ドレイン経路の他方の側は、信号経路２３４を介してメモリ書き込み電圧レギュレータ２３０及びトランジスタ２３８のソース－ドレイン経路の一方の側に電気的に結合されている。

メモリ書き込み電圧レギュレータ２３０は、メモリ書き込み信号経路２３２を介してメモリ書き込み信号を受信する。トランジスタ２３８のゲート及びトランジスタ２４０のゲートは、メモリ読み取り信号経路２３６を介してメモリ読み取り信号を受信する。トランジスタ２３８のソース－ドレイン経路の他方の側は、信号経路２３９を介してトランジスタ２４０のソース－ドレイン経路の一方の側に電気的に結合されている。トランジスタ２４０のソース－ドレイン経路の他方の側は、検知パッド２４１に電気的に結合されている。

ノズルデータ信号経路２２６上のノズルデータ信号、発射信号経路２２８上の発射信号、及びアドレス信号経路２２１上のアドレス信号は、流体作動装置２０２_０～２０２_１５又は対応するメモリセル２０４_０～２０４_１５を作動させるために使用される。メモリイネーブル信号経路２０７上のメモリイネーブル信号は、流体作動装置２０２_０～２０２_１５が作動されるか否か、又は対応するメモリセル２０４_０～２０４_１５がアクセスされるか否かを決定する。論理ハイのメモリイネーブル信号に応答して、トランジスタ２１８がオンになり、メモリセル２０４_０～２０４_１５へのアクセスが可能になる。さらに、論理ハイのメモリイネーブル信号に応答して、論理ゲート２０８は、論理ロー信号を出力してトランジスタ２１０をオフにし、信号経路２２５_０～２２５_１５に渡された発射信号に応答して流体作動装置２０２_０～２０２_１５が発射されることが防止される。論理ローのメモリイネーブル信号に応答して、トランジスタ２１８はオフになり、メモリセル２０４_０～２０４_１５へのアクセスは不可能になる。さらに、論理ローのメモリイネーブル信号に応答して、論理ゲート２０８は、信号経路２２５_０～２２５_１５に渡された発射信号により流体作動装置２０２_０～２０２_１５が発射されることを可能にする。一例において、メモリイネーブル信号は、図１Ｂの設定レジスタ１３６のような設定レジスタに記憶されたデータビットに基づく場合がある。別の例では、メモリイネーブル信号は、アドレスやノズルデータと一緒に回路２００が受信したデータビットに基づく場合がある。メモリイネーブル信号は、図１Ａの設定ロジック１１０のような設定ロジックによって、メモリセル２０４_０～２０４_１５を有効又は無効にするために使用される。

ノズルデータ信号は、流体作動装置２０２_０～２０２_１５と対応するメモリセル２０４_０～２０４_１５のどちらが選択されるかを示している。一例において、ノズルデータ信号は、流体作動装置２０２_０～２０２_１５又は対応するメモリセル２０４_０～２０４_１５を選択するための論理ハイの信号と、流体作動装置２０２_０～２０２_１５又は対応するメモリセル２０４_０～２０４_１５の選択を解除するための論理ローの信号とを含む。論理ゲート２２７は、論理ハイのノズルデータ信号に応答し、論理ハイの発射信号に応答して、論理ハイの信号を信号経路２２９に渡す。論理ゲート２２７は、論理ローのノズルデータ信号又は論理ローの発射信号に応答して、論理ローの信号を信号経路２２９に渡す。

アドレス信号は、流体作動装置２０２_０～２０２_１５又は対応するメモリセル２０４_０～２０４_１５の中から１つを選択する。アドレス信号に応答して、論理ゲート２２２_０～２２２_１５のうちの１つは、論理ハイの信号を対応する信号経路２２３_０～２２３_１５に渡す。他の論理ゲート２２２_０～２２２_１５は、論理ローの信号を対応する信号経路２２３_０～２２３_１５に渡す。

各論理ゲート２２４_０～２２４_１５は、信号経路２２９上の論理ハイの信号及び対応する信号経路２２３_０～２２３_１５上の論理ハイの信号に応答して、論理ハイの信号を対応する信号経路２２５_０～２２５_１５に渡す。各論理ゲート２２４_０～２２４_１５は、信号経路２２９上の論理ローの信号又は対応する信号経路２２３_０～２２３_１５上の論理ローの信号に応答して、論理ローの信号を対応する信号経路２２５_０～２２５_１５に渡す。したがって、論理ローのメモリイネーブル信号及び信号経路２２５_０～２２５_１５上の論理ハイの信号に応答して、対応する流体作動装置２０２_０～２０２_１５が、対応する発射抵抗器２１２を作動させることによって発射される。論理ハイのメモリイネーブル信号及び信号経路２２５_０～２２５_１５上の論理ハイの信号に応答して、対応するメモリセル２０４_０～２０４_１５が、アクセスのために選択される。

あるメモリセル２０４_０～２０４_１５がアクセスのために選択された状態で、メモリ書き込み電圧レギュレータ２３０が、メモリ書き込み信号経路２３２上のメモリ書き込み信号によって有効にされると、信号経路２３４に電圧が印加され、フローティングゲートトランジスタ２２０にデータビットを書き込むことができる。さらに、あるメモリセル２０４_０～２０４_１５がアクセスのために選択された状態で、メモリ読み取り信号経路２３６上のメモリ読み取り信号に応答して、トランジスタ２３８及び２４０が、オンにされる場合がある。トランジスタ２３８及び２４０をオンにすることで、フローティングゲートトランジスタ２２０に記憶されたデータビットを、検知パッド２４１を通して（例えば、検知パッド２４１に結合されたホスト印刷装置によって）読み取ることができる。一例において、メモリ書き込み信号及びメモリ読み取り信号は、図１Ｂの設定レジスタ１３６のような設定レジスタに記憶されたデータに基づく場合がある。別の例では、メモリ書き込み信号及びメモリ読み取り信号は、アドレス及びノズルデータとともに回路２００が受信したデータに基づく場合がある。メモリ書き込み信号及びメモリ読み取り信号は、図１Ａの設定ロジック１１０のような設定ロジックによって、読み取り信号又は書き込み信号を有効にするために使用される。

図３Ａは、流体噴射装置に関連するメモリにアクセスするための集積回路３００の一例を示すブロック図である。この例では、流体作動装置を、メモリとは別の集積回路上に配置することができる。集積回路３００は、複数のメモリセル３０４_０～３０４_Ｎと、アドレスデコーダ３２２と、作動ロジック３２４と、設定ロジック３１０とを含む。各メモリセル３０４_０～３０４_Ｎは、信号経路３０３_０～３０３_Ｎを介して作動ロジック３２４にそれぞれ電気的に結合されている。作動ロジック３２４は、アドレスデコーダ３２２に電気的に結合され、さらに、信号経路３０９を介して設定ロジック３１０にも電気的に結合され、発射インターフェース３２８を介して発射信号を受信する。アドレスデコーダ３２２は、データインターフェース３２６を介してデータ信号を受信する。データインターフェース３２６及び発射インターフェース３２８の各々は、集積回路３００との間で信号を送信及び／又は受信するための接触パッド、ピン、バンプ、ワイヤ、又は他の適当な電気インターフェースであってもよい。インターフェース３２６及び３２８の各々は、流体噴射システム（例えば、ホスト印刷装置）に電気的に結合される場合がある。

一例において、各メモリセル３０４_０～３０４_Ｎは、不揮発性メモリセル（例えば、フローティングゲートトランジスタ、プログラム可能なヒューズなど）を含む。アドレスデコーダ３２２は、アドレスに応答してメモリセル３０４_０～３０４_Ｎを選択する。このアドレスは、データインターフェース３２６を介して受信される場合がある。作動ロジック３２４は、データインターフェース３２６上のデータ信号及び発射インターフェース３２８上の発射信号に基づいて、選択されたメモリセル３０４_０～３０４_Ｎを作動させる。設定ロジック３１０は、複数のメモリセル３０４_０～３０４_Ｎへのアクセスを有効又は無効にする。

図３Ｂは、流体噴射装置に関連するメモリにアクセスするための集積回路３２０の別の例を示すブロック図である。集積回路３２０は、複数のメモリセル３０４_０～３０４_Ｎと、アドレスデコーダ３２２と、作動ロジック３２４とを含む。さらに、集積回路３２０は、書き込み回路３３０と、設定レジスタ３３６とを含む。一例において、図３Ａの集積回路３００の設定ロジック３１０は、設定レジスタ３３６を含む。各メモリセル３０４_０～３０４_Ｎは、検知インターフェース３３４を介して書き込み回路３３０に電気的に結合されている。

設定レジスタ３３６は、複数のメモリセル３０４_０～３０４_Ｎへのアクセスを有効又は無効にするためのデータを記憶することができる。さらに、設定レジスタ３３６は、複数のメモリセル３０４_０～３０４_Ｎへの書き込みアクセス又は読み取りアクセスを可能にするためにデータを記憶することができる。検知インターフェース３３４は、ホスト印刷装置の単一の接点に接続するために、複数のメモリセル３０４_０～３０４_Ｎの各々に結合された単一のインターフェースを提供する。一例において、検知インターフェース３３４は、単一の接触パッドを含む。

メモリセル３０４_０～３０４_Ｎに記憶されたデータは、選択されたメモリセル３０４_０～３０４_Ｎがアドレスデコーダ３２２及び作動ロジック３２４によってアクセスされたときに、検知インターフェース３３４を介して読み取ることができる。さらに、書き込み回路３３０は、選択されたメモリセル３０４_０～３０４_Ｎがアドレスデコーダ３２２及び作動ロジック３２４によってアクセスされたときに、選択されたメモリセル３０４_０～３０４_Ｎにデータを書き込むことができる。

図４Ａは、流体噴射ダイ４００の一例を示し、図４Ｂは、流体噴射ダイ４００の両端部を示す拡大図である。一例において、流体噴射ダイ４００は、図１Ａの集積回路１００、図１Ｂの集積回路１２０、又は図２の回路２００を含む。ダイ４００は、接触パッドの第１の列４０２、接触パッドの第２の列４０４、及び流体作動装置４０８の列４０６を含む。接触パッドの第２の列４０４は、接触パッドの第１の列４０２と整列され、接触パッドの第１の列４０２から距離（すなわち、Ｙ軸に沿った距離）を置いて配置されている。流体作動装置４０８の列４０６は、接触パッドの第１の列４０２及び接触パッドの第２の列４０４に対して縦方向に配置されている。また、流体作動装置４０８の列４０６は、接触パッドの第１の列４０２と接触パッドの第２の列４０４との間に配置されている。一例において、流体作動装置４０８は、流体滴を噴射するためのノズル又は流体ポンプである。

一例において、接触パッドの第１の列４０２は、６つの接触パッドを含む。接触パッドの第１の列４０２は、次の接触パッドを順番に含む場合がある。すなわち、データ接触パッド４１０、クロック接触パッド４１２、論理電力接地帰路接触パッド４１４、多目的入出力（すなわち、検知）接触パッド４１６、第１の高電圧電源接触パッド４１８、及び第１の高電圧電源接地帰路接触パッド４２０である。したがって、接触パッドの第１の列４０２は、第１の列４０２の上部にデータ接触パッド４１０を含み、第１の列４０２の下部に第１の高電圧電源接地帰路接触パッド４２０を含み、第１の高電圧電源接地帰路接触パッド４２０の直ぐ上に第１の高電圧電源接触パッド４１８を含む。接触パッド４１０、４１２、４１４、４１６、４１８、及び４２０が特定の順序で示されているが、他の例では、これらの接触パッドは、異なる順序で配置されてもよい。

一例において、接触パッドの第２の列４０４は、６つの接触パッドを含む。接触パッドの第２の列４０４は、次の接触パッドを順番に含む場合がある。すなわち、第２の高電圧電源接地帰路接触パッド４２２、第２の高電圧電源接触パッド４２４、論理リセット接触パッド４２６、論理電力供給接触パッド４２８、モード接触パッド４３０、及び発射接触パッド４３２である。したがって、接触パッドの第２の列４０４は、第２の列４０４の上部に第２の高電圧電源接地帰路接触パッド４２２を含み、第２の高電圧電源接地帰路接触パッド４２２の直ぐ下に第２の高電圧電源接触パッド４２４を含み、第２の列４０４の下部に発射接触パッド４３２を含む。接触パッド４２２、４２４、４２６、４２８、４３０、及び４３２が特定の順序で示されているが、他の例では、これらの接触パッドは、異なる順序で配置されてもよい。

データ接触パッド４１０（例えば、図１Ｂのデータインターフェース１２６）は、流体作動装置（例えば、図１Ｂの選択回路１０６により選択される）、メモリビット（例えば、図１Ｂの選択回路１０６により選択される）、温度センサー、設定モード（例えば、図１Ｂの設定レジスタ１３６により選択される）等を選択するためのシリアルデータのダイ４００への入力に、使用することができる。また、データ接触パッド４１０は、メモリビット、設定モード、ステータス情報などを読み取るためのダイ４００からのシリアルデータの出力にも、使用することができる。クロック接触パッド４１２は、データ接触パッド４１０上のシリアルデータをダイの中にシフトさせ、又は、ダイからシリアルデータをデータ接触パッド４１０にシフトさせてとり出すための、ダイ４００へのクロック信号の入力に使用することができる。論理電力接地帰路接触パッド４１４は、ダイ４００に供給される論理電力の接地帰路（例えば、約０Ｖ）を提供する。一例において、論理電力接地帰路接触パッド４１４は、ダイ４００の半導体（例えば、シリコン）基板４４０に電気的に結合される。多目的入出力接触パッド４１６（例えば、図１Ｂの検知インターフェース１３４や図２の検知パッド２４１）は、ダイ４００のアナログ検知モード及び／又はデジタル試験モードの場合に使用される場合がある。一例において、多目的入出力接触パッド４１６は、図１Ｂの各メモリセル１０４_０～１０４_Ｎ、書き込み回路１３０、及びセンサー１３２に電気的に結合される場合がある。

第１の高電圧電源接触パッド４１８及び第２の高電圧電源接触パッド４２４は、ダイ４００への高電圧（例えば、約３２Ｖ）の供給に使用することができる。第１の高電圧電源接地帰路接触パッド４２０及び第２の高電圧電源接地帰路接触パッド４２２は、高電圧電源の電力接地帰路（例えば、約０Ｖ）を提供するために使用される場合がある。高電圧電源接地帰路接触パッド４２０及び４２２は、ダイ４００の半導体基板４４０に直接電気的に接続されていない。高電圧電源接触パッド４１８及び４２４ならびに高電圧電源接地帰路接触パッド４２０及び４２２を最も内側の接触パッドとして有する接触パッドのこの特定の順序によれば、ダイ４００への電力供給を向上させることができる。第１の列４０２の下部及び第２の列４０４の上部に高電圧電源接地帰路接触パッド４２０及び４２２をそれぞれ有することにより、製造の信頼性を向上させ、インク短絡保護を向上させることができる。

論理リセット接触パッド４２６は、ダイ４００の動作状態を制御するための論理リセット入力として使用される場合がある。論理電力供給接触パッド４２８は、ダイ４００への論理電力（例えば、５．６Ｖのような約１．８Ｖ～１５Ｖ）の供給に使用される場合がある。モード接触パッド４３０は、ダイ４００の設定モード（すなわち、機能モード）を有効／無効にするアクセスを制御するための論理入力として使用される場合がある。発射接触パッド４３２（例えば、図１Ｂの発射インターフェース１２８）は、データ接触パッド４１０からロードされたデータをラッチし、ダイ４００の流体作動装置又はメモリ要素を有効にするための論理入力として使用される場合がある。

ダイ４００は、長さ４４２（Ｙ軸に沿って）、厚さ４４４（Ｚ軸に沿って）、及び幅４４６（Ｘ軸に沿って）を有する細長い基板４４０を含む。一例において、長さ４４２は、幅４４６の少なくとも２０倍である。幅４４６は、１ｍｍ以下であってもよいし、厚さ４４４は、５００ミクロン（マイクロメートル）未満であってもよい。流体作動装置４０８（例えば、流体作動ロジック）及び接触パッド４１０～４３２は、細長い基板４４０上に設けられ、細長い基板の長さ４４２に沿って配置される。流体作動装置４０８は、細長い基板４４０の長さ４４２よりも短いスワスの長さ４５２を有する。一例において、スワスの長さ４５２は、少なくとも１．２ｃｍである。接触パッド４１０～４３２は、流体作動ロジックに電気的に結合される場合がある。接触パッドの第１の列４０２は、細長い基板４４０の第１の長手方向端部４４８の近くに配置される場合がある。接触パッドの第２の列４０４は、第１の長手方向端部４４８とは反対側の細長い基板４４０の第２の長手方向端部４５０の近くに配置される場合がある。

図５Ａは、図４Ａ及び図４Ｂの流体噴射ダイ４００のさらなる例として、流体噴射ダイ４００ａの中央部分を示す拡大図である。図４Ａ及び４Ｂを参照して前述したように、流体噴射ダイ４００ａは、細長い基板４４０の長さに沿って列を成して配置された複数のノズル４０８を含む。さらに、流体噴射ダイ４００は、複数のノズル４０８に隣接してグループ４６０を成して配置された複数のメモリセルを含む。図５Ｂに示されるように、メモリセルの各グループ４６０は、第１のメモリセル４６２_０及び第２のメモリセル４６２_１を含む場合がある。各メモリセル４６２は、ノズル４０８に対応する。前述のように、流体噴射ダイ４００の流体作動ロジックは、選択されたノズル４０８から流体を噴射し、又は、選択されたノズル４０８に対応するメモリセル４６２にアクセスする。

一例において、複数のノズルのうちの各ノズル４０８は、対応するメモリセル４６２を有する。別の例では、複数のノズルのうちの１つおきのノズル４０８は、対応するメモリセル４６２を有する。別の例では、複数のメモリセルは、各ノズル４０８に対応する単一のメモリセル４６２を含む場合がある。別の例では、複数のメモリセルは、各ノズル４０８に対応する少なくとも２つのメモリセル４６２を含む。複数のメモリセル４６２は、複数のグループ４６０を成して配置される場合があり、各グループ４６０が、少なくとも２つのメモリセル４６２を含む場合がある。複数のグループ４６０は、細長い基板４４０の長さに沿って互いに間隔を置いて配置されている。

図６Ａは、図４Ａ及び図４Ｂの流体噴射ダイ４００のさらなる例として、流体噴射ダイ４００ｂの中央部分を示す拡大図である。流体噴射ダイ４００ｂは、細長い基板４４０の長さに沿って第１の列を成して配置された複数のノズル４０８ａと、細長い基板４４０の長さに沿って第２の列を成して配置された複数のノズル４０８ｂとを含む。第１の列は、第２の列に隣接している。第１の列のノズル４０８ａは、第２の列のノズル４０８ｂに対してオフセットされる場合がある。さらに、流体噴射ダイ４００ｂは、複数のノズル４０８ａ及び４０８ｂに隣接して、グループ４７０を成して配置された複数のメモリセルを含む。グループ４７０は、細長い基板４４０の長さに沿って互いに間隔を置いて配置されている。

図６Ｂに示されるように、各グループ４７０は、３つのバンク４８２_１～４８２_３を成して配置された６つのメモリセルを含む場合がある。第１のバンク４８２_１は、第１のメモリセル４７２_１－０及び第２のメモリセル４７２_１－１を含む。第２のバンク４８２_２は、第１のメモリセル４７２_２－０及び第２のメモリセル４７２_２－１を含む。第３のバンク４８２_３は、第１のメモリセル４７２_３－０及び第２のメモリセル４７２_３－１を含む。各バンク４８２_１～４８２_３は、バンクイネーブル信号経路４８０_１～４８０_３上のバンクイネーブル信号にそれぞれ応答して選択される場合がある。

一例において、複数のメモリセルは、各ノズル４０８ａ及び／又は４０８ｂに対応する３つのメモリセル４７２を含む。各ノズルに対応する第１のメモリセル（例えば、メモリセル４７２_１－０）は、メモリセルの第１のバンク（例えば、バンク４８２_１）に配置され、第２のメモリセル（例えば、メモリセル４７２_２－０）は、メモリセルの第２のバンク（例えば、バンク４８２_２）に配置され、各ノズルに対応する第３のメモリセル（例えば、メモリセル４７２_３－０）は、メモリセルの第３のバンク（例えば、バンク４８２_３）に配置される。流体作動ロジックは、選択されたノズル４０８ａ及び／又は４０８ｂから流体を噴射し、又は、選択されたノズル及び選択されたメモリセルのバンクに対応するメモリセル４７２にアクセスする。

一例において、バンク１、バンク２、及びバンク３のイネーブル信号は、図１Ｂの設定レジスタ１３６のような設定レジスタに記憶されたデータに基づく場合がある。別の例では、バンク１、バンク２、及びバンク３のイネーブル信号は、アドレス及びノズルデータとともに流体噴射ダイ４００ｂが受信したデータに基づく場合がある。これらのイネーブル信号は、図１Ａの設定ロジック１１０のような設定ロジックによって、選択された４８２_１～４８２_３をイネーブルするために使用される。

図７は、流体噴射システム５００の一例を示すブロック図である。流体噴射システム５００は、プリントヘッドアセンブリ５０２のような流体噴射アセンブリと、インク供給アセンブリ５１０のような流体供給アセンブリとを含む。図示の例では、流体噴射システム５００は、サービスステーションアセンブリ５０４と、キャリッジアセンブリ５１６と、印刷媒体搬送アセンブリ５１８と、電子制御装置５２０とをさらに含む。以下の説明は、インクに関する流体処理のためのシステム及びアセンブリの例を提供するが、開示されたシステム及びアセンブリは、インク以外の流体の処理にも適用可能である。

プリントヘッドアセンブリ５０２は、図４Ａ及び図４Ｂを参照して上で図示説明された少なくとも１つのプリントヘッド又は流体噴射ダイ４００を含み、これは、複数のオリフィス又はノズル４０８を通してインク又は流体の液滴を噴射する。一例において、液滴は、印刷媒体５２４に印刷するために、印刷媒体５２４のような媒体に向けられる。一例において、印刷媒体５２４は、紙、カードストック、ＯＨＰフィルム、マイラー、布のような任意のタイプの適当なシート材料を含む。別の例では、印刷媒体５２４は、粉末床のような３次元（３Ｄ）印刷用の媒体、又は、リザーバ若しくは容器のようなバイオプリンティング及び／又は新薬発見試験用の媒体を含む。一例において、ノズル４０８は、少なくとも１つの列又はアレイを成して配置され、プリントヘッドアセンブリ５０２と印刷媒体５２４が互いに相対的に移動されるときに、ノズル４０８からのインクの適当に順序付けられた噴射により、文字、記号、及び／又は他のグラフィックス又は画像が、印刷媒体５２４に印刷される。

インク供給アセンブリ５１０は、プリントヘッドアセンブリ５０２にインクを供給し、インクを貯蔵するためのリザーバ５１２を含む。したがって、一例において、インクは、リザーバ５１２からプリントヘッドアセンブリ５０２へと流れる。一例において、プリントヘッドアセンブリ５０２及びインク供給アセンブリ５１０は、インクジェット又は流体ジェットプリントカートリッジ又はペンに一緒に収容されている。別の例では、インク供給アセンブリ５１０は、プリントヘッドアセンブリ５０２から分離されており、供給チューブ及び／又はバルブのようなインターフェース接続５１３を介してプリントヘッドアセンブリ５０２にインクを供給する。

キャリッジアセンブリ５１６は、プリントヘッドアセンブリ５０２を印刷媒体搬送アセンブリ５１８に対して相対的に位置決めし、印刷媒体搬送アセンブリ５１８は、印刷媒体５２４をプリントヘッドアセンブリ５０２に対して相対的に位置決めする。したがって、プリントヘッドアセンブリ５０２と印刷媒体５２４との間の領域に、ノズル４０８に隣接して印刷ゾーン５２６が定義される。一例において、プリントヘッドアセンブリ５０２は、走査型プリントヘッドアセンブリであり、キャリッジアセンブリ５１６は、プリントヘッドアセンブリ５０２を印刷媒体搬送アセンブリ５１８に対して相対的に移動させる。別の例では、プリントヘッドアセンブリ５０２は、非走査型プリントヘッドアセンブリであり、キャリッジアセンブリ５１６は、プリントヘッドアセンブリ５０２を印刷媒体搬送アセンブリ５１８に対して所定の位置に固定する。

サービスステーションアセンブリ５０４は、プリントヘッドアセンブリ５０２、より具体的には、ノズル４０８の機能を維持するために、プリントヘッドアセンブリ５０２のスピッティング（吹き返し）、拭き取り、キャッピング、及び／又はプライミングを提供する。例えば、サービスステーションアセンブリ５０４は、余分なインクを拭き取り、ノズル４０８をクリーニングするために、定期的にプリントヘッドアセンブリ５０２上を通過するゴムブレード又はワイパーを含む場合がある。さらに、サービスステーションアセンブリ５０４は、不使用期間中にノズル４０８が乾燥するのを防ぐために、プリントヘッドアセンブリ５０２を覆うキャップを含む場合がある。さらに、サービスステーションアセンブリ５０４は、スピトゥーン（廃インクトレイ）を含む場合があり、プリントヘッドアセンブリ５０２は、その中にインクを噴射することで、リザーバ５１２が適当なレベルの圧力及び流動性を維持することを保証し、ノズル４０８が詰まったりノズル４０８からインクが垂れたりしないことを保証する場合がある。サービスステーションアセンブリ５０４の機能には、サービスステーションアセンブリ５０４とプリントヘッドアセンブリ５０２との間の相対運動も含まれる場合がある。

電子制御装置５２０は、通信経路５０３を介してプリントヘッドアセンブリ５０２と通信し、通信経路５０５を介してサービスステーションアセンブリ５０４と通信し、通信経路５１７を介してキャリッジアセンブリ５１６と通信し、通信経路５１９を介して印刷媒体搬送アセンブリ５１８と通信する。一例において、プリントヘッドアセンブリ５０２がキャリッジアセンブリ５１６に取り付けられている場合、電子制御装置５２０とプリントヘッドアセンブリ５０２は、通信経路５０１を介してキャリッジアセンブリ５１６経由で通信することができる。一実施形態において、電子制御装置５２０はさらに、新しい（又は使用済みの）インク供給源を検出することができるように、インク供給アセンブリ５１０とも通信する場合がある。

電子制御装置５２０は、コンピュータのようなホストシステムからデータ５２８を受信し、データ５２８を一時的に記憶するためのメモリを含む場合がある。データ５２８は、電子、赤外線、光学的、又は他の情報転送経路に沿って流体噴射システム５００に送信される場合がある。データ５２８は、例えば、印刷される文書及び／又はファイルに相当する。したがって、データ５２８は、流体噴射システム５００の印刷ジョブを形成し、少なくとも１つの印刷ジョブコマンド及び／又はコマンドパラメータを含む。

一例において、電子制御装置５２０は、ノズル４０８からのインク滴の噴射のためのタイミング制御を含む、プリントヘッドアセンブリ５０２の制御を提供する。したがって、電子制御装置５２０は、印刷媒体５２４上に文字、記号、及び／又は他のグラフィックス又は画像を形成する、噴射されたインク滴のパターンを定義する。タイミング制御、したがって噴射されるインク滴のパターンは、印刷ジョブコマンド及び／又はコマンドパラメータによって決定される。一例において、電子制御装置５２０の一部を形成するロジック及び駆動回路は、プリントヘッドアセンブリ５０２上に配置される。別の例では、電子制御装置５２０の一部を形成するロジック及び駆動回路は、プリントヘッドアセンブリ５０２以外の場所に配置される。

特定の例が本明細書で図示説明されているが、本開示の範囲から逸脱することなく、図示説明された特定の例の代わりに、様々な代替及び／又は均等の実施形態が使用されてもよい。この出願は、本明細書で説明した特定の例の如何なる改変や又は変形もカバーすることを意図している。したがって、本開示は、特許請求の範囲及びその均等によってのみ制限されることが意図されている。

Claims (28)

1. 複数の流体作動装置を駆動するための集積回路であって、
   各メモリセルが流体作動装置に対応する、複数のメモリセルと、
   流体作動装置を選択するとともに、前記選択された流体作動装置に対応するメモリセルを選択するための選択回路と、
   前記複数のメモリセルへのアクセスを有効又は無効にするための設定ロジックと、
   前記設定ロジックの状態に基づいて、前記選択された流体作動装置を作動させ、又は、前記選択された流体作動装置に対応する前記メモリセルにアクセスするための制御ロジックと
   を含む、集積回路。
2. 前記選択回路は、アドレスに応答して、流体作動装置を選択するとともに、前記選択された流体作動装置に対応するメモリセルを選択するためのアドレスデコーダを含む、請求項１に記載の集積回路。
3. 前記選択回路は、データ信号及び発射信号に基づいて、選択された流体作動装置、及び前記選択された流体作動装置に対応するメモリセルを作動させる作動ロジックを含む、請求項１又は請求項２に記載の集積回路。
4. 前記複数のメモリセルに結合された書き込み回路
   をさらに含む、請求項１～３の何れか一項に記載の集積回路。
5. 前記設定ロジックは、前記複数のメモリセルへのアクセスを有効又は無効にするためのデータを記憶している設定レジスタを含み、
   前記制御ロジックは、前記設定レジスタに記憶された前記データに基づいて、前記選択された流体作動装置を作動させ、又は前記選択された流体作動装置に対応するメモリセルにアクセスする、請求項１～４の何れか一項に記載の集積回路。
6. 前記設定レジスタは、前記複数のメモリセルへの書き込みアクセス又は読み取りアクセスを可能にするためのデータを記憶している、請求項５に記載の集積回路。
7. センサーをさらに含み、
   前記設定レジスタは、前記センサーを有効又は無効にするためのデータを記憶している、請求項５又は請求項６に記載の集積回路。
8. 集積回路であって、
   長さ、厚さ、及び幅を有する細長い基板を含み、前記長さが、前記幅の少なくとも２０倍であり、
   前記細長い基板上に、
   前記細長い基板の前記長さに沿って列を成して配置された複数のノズルと、
   前記複数のノズルに隣接して配置された複数のメモリセルであって、各メモリセルがノズルに対応している、複数のメモリセルと、
   選択されたノズルから流体を噴射し、又は、前記選択されたノズルに対応するメモリセルにアクセスするための流体作動ロジックと
   が設けられている、集積回路。
9. 前記複数のノズルの各ノズルは、対応するメモリセルを有する、請求項８に記載の集積回路。
10. 前記複数のノズルのうちの１つおきのノズルが、対応するメモリセルを有する、請求項８に記載の集積回路。
11. 前記複数のメモリセルは、各ノズルに対応する単一のメモリセルを含む、請求項８～１０の何れか一項に記載の集積回路。
12. 前記複数のメモリセルは、複数のグループを成して配置され、各グループが少なくとも２つのメモリセルを含み、前記複数のグループが互いに間隔を置いて配置されている、請求項８～１１の何れか一項に記載の集積回路。
13. 前記複数のメモリセルは、各ノズルに対応する少なくとも２つのメモリセルを含む、請求項８に記載の集積回路。
14. 各ノズルに対応する第１のメモリセルが、メモリセルの第１のバンクに配置され、各ノズルに対応する第２のメモリセルが、メモリセルの第２のバンクに配置される、請求項１３に記載の集積回路。
15. 前記複数のメモリセルは、各ノズルに対応する３つのメモリセルを含む、請求項８に記載の集積回路。
16. 前記複数のメモリセルは、複数のグループを成して配置され、各グループが６つのメモリセルを含み、前記複数のグループが互いに間隔を置いて離れて配置されている、請求項１５に記載の集積回路。
17. 各ノズルに対応する第１のメモリセルが、メモリセルの第１のバンクに配置され、各ノズルに対応する第２のメモリセルが、メモリセルの第２のバンクに配置され、各ノズルに対応する第３のメモリセルが、メモリセルの第３のバンクに配置される、請求項１５又は請求項１６に記載の集積回路。
18. 前記流体作動ロジックは、前記選択されたノズルから流体を噴射し、又は、前記選択されたノズルに対応するメモリセル及び選択されたバンクのメモリセルにアクセスする、請求項１４又は請求項１７に記載の集積回路。
19. 複数の流体作動装置を駆動するための集積回路であって、
    各メモリセルが流体作動装置に対応する、複数のメモリセルと、
    前記複数のメモリセルの各々に結合された単一のインターフェースであって、ホスト印刷装置の単一の接点に接続するための単一のインターフェースと、
    流体作動装置を選択するとともに、前記選択された流体作動装置に対応するメモリセルを選択するための選択回路と、
    前記複数のメモリセルへのアクセスを有効又は無効にするためのデータを記憶している設定レジスタと、
    前記設定レジスタに記憶された前記データに基づいて、前記選択された流体作動装置を作動させ、又は、前記選択された流体作動装置に対応する前記メモリセルにアクセスするための制御ロジックと
    を含む、集積回路。
20. 前記単一のインターフェースに結合された書き込み回路であって、前記メモリセルにデータを書き込むための書き込み回路
    をさらに含む、請求項１９に記載の集積回路。
21. 各メモリセルが、不揮発性メモリセルを含む、請求項１９又は請求項２０に記載の集積回路。
22. 前記単一のインターフェースは、単一の接触パッドを含む、請求項１９～２１の何れか一項に記載の集積回路。
23. 流体噴射装置に関連するメモリにアクセスするための集積回路であって、
    複数のメモリセルと、
    アドレスに応答してメモリセルを選択するためのアドレスデコーダと、
    データ信号及び発射信号に基づいて、選択されたメモリセルを作動させる作動ロジックと、
    前記複数のメモリセルへのアクセスを有効又は無効にするための設定ロジックと
    を含む、集積回路。
24. 前記設定ロジックは、前記複数のメモリセルへのアクセスを有効又は無効にするためのデータを記憶している設定レジスタを含み、
    前記設定レジスタは、前記複数のメモリセルへの書き込みアクセス又は読み取りアクセスを可能にするためのデータを記憶している。請求項２３に記載の集積回路。
25. 前記複数のメモリセルの各々に結合された単一のインターフェースであって、ホスト印刷装置の単一の接点に接続するための単一のインターフェース
    をさらに含む、請求項２３又は請求項２４に記載の集積回路。
26. 前記単一のインターフェースに結合された書き込み回路であって、前記メモリセルにデータを書き込むための書き込み回路
    をさらに含む、請求項２５に記載の集積回路。
27. 各メモリセルが、不揮発性メモリセルを含む、請求項２３～２６の何れか一項に記載の集積回路。
28. 前記単一のインターフェースは、単一の接触パッドを含む、請求項２５～２７の何れか一項に記載の集積回路。
    
    

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