JP2022517405A - カスタマイズビットを含む集積回路 - Google Patents

Abstract

複数の流体作動装置を駆動するための集積回路は、複数の第１の不揮発性メモリセルと、の制御ロジックとを含む。各第１の不揮発性メモリセルは、カスタマイズビットを記憶している。制御ロジックは、カスタマイズビットに基づいて集積回路の動作を設定する。【選択図】図１Ａ

Description

流体噴射システムの一例としてのインクジェット印刷システムは、プリントヘッド、プリントヘッドに液体インクを供給するインク供給源、及びプリントヘッドを制御する電子制御装置を含む場合がある。プリントヘッドは、流体噴射装置の一例として、複数のノズル又はオリフィスを通って、紙のシートのような印刷媒体に向かってインクの液滴を噴射して、印刷媒体に印刷する。例によっては、オリフィスは、少なくとも１つの列又はアレイを成して配置され、プリントヘッドと印刷媒体が互いに相対的に移動されるときに、オリフィスからのインクの適当に順序付けられた噴射により、文字又は他の画像が印刷媒体上に印刷される場合がある。

複数の流体作動装置を駆動するための集積回路の一例を示すブロック図である。 複数の流体作動装置を駆動するための集積回路の別の例を示すブロック図である。 アドレス変更器の一例を示している。 複数の流体作動装置を駆動するための集積回路の別の例を示すブロック図である。 カスタマイズビットを記憶しているメモリセルにアクセスするための回路の一例を示す概略図である。 ロックビットを記憶するメモリセルにアクセスするための回路の一例を示す概略図である。 流体噴射装置の一例を示す図である。 流体噴射ダイの一例を示す図である。 流体噴射ダイの一例を示す図である。 流体噴射システムの一例を示すブロック図である。 複数の流体作動装置を駆動するための集積回路を動作させるための方法の例を示すフロー図である。 複数の流体作動装置を駆動するための集積回路を動作させるための方法の例を示すフロー図である。 複数の流体作動装置を駆動するための集積回路を動作させるための方法の例を示すフロー図である。

［詳細な説明］
以下の詳細な説明では、本明細書の一部を形成する添付の図面が参照される。添付の図面には、本開示を実施することができる種々の特定の例が、例として示されている。本開示の範囲から逸脱することなく、他の例を利用することができ、構造的又は論理的な変更を行うことができることを理解されたい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本開示の範囲は、添付の特許請求の範囲によって定義される。本明細書に記載された様々な例の特徴は、特に断りのない限り、部分的又は全体的に互いに組み合わされてもよいことを理解されたい。

集積回路（例えば、半導体ダイ）を、さまざまな地理的地域によって、顧客の購買の有無によって、又は他の理由から、異なる動作にすることには利点があるかもしれない。個別に追跡し、又は個別に管理しなければならない、異なる動作をするように設計された複数の物理的集積回路を製造するよりも、（製造中などに）いくつかの不揮発性メモリビットを集積回路に書き込むことにより、集積回路の動作を変更する方が、容易な場合がある。

したがって、本明細書に開示されるのは、各メモリセルがカスタマイズビットを記憶している複数のメモリセルを含む集積回路（例えば、流体噴射ダイ）である。一例において、カスタマイズビットを使用すれば、カスタマイズビットをノズルデータストリームからのアドレスと合計して、変更されたアドレスを生成することによって、ダイに入力されたアドレスを変更することができる。変更されたアドレスは、変更されたアドレスに基づいて、流体作動装置を発射し、又は流体作動装置に対応するメモリセルにアクセスするために使用される場合がある。以下説明されるように、他の例では、カスタマイズビットは、集積回路の他の動作の設定に使用される場合がある。

本明細書で使用される場合、「論理ハイ」信号は、論理「１」又は「オン」信号、すなわち、集積回路に供給される論理電力にほぼ等しい電圧（例えば、約５．６Ｖのような約１．８Ｖ～１５Ｖの電圧）の信号である。本明細書で使用される場合、「論理ロー」信号は、論理「０」又は「オフ」信号、すなわち、集積回路に供給される論理電力の論理電力接地帰路にほぼ等しい電圧（例えば、約０Ｖの電圧）の信号である。

図１Ａは、複数の流体作動装置を駆動するための集積回路１００の一例を示すブロック図である。集積回路１００は、複数のメモリセル１０２_０～１０２_Ｎを含む。ここで、「Ｎ」は、メモリセルの任意の適当な数（例えば、４つのメモリセル）である。集積回路１００は、制御ロジック１０６をさらに含む。制御ロジック１０６は、信号経路１０１_０～１０１_Ｎをそれぞれ介して各メモリセル１０２_０～１０２_Ｎに電気的に結合されている。

各第１のメモリセル１０２_０～１０２_Ｎは、カスタマイズビットを記憶している。各第１のメモリセル１０２_０～１０２_Ｎは、不揮発性メモリセル（例えば、フローティングゲートトランジスタ、プログラム可能なヒューズ、ライトワンスメモリセルなど）を含む場合がある。制御ロジック１０６は、集積回路１００の動作を制御するために、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、又は他の適当な論理回路を含む場合がある。制御ロジック１０６は、複数のメモリセル１０２_０～１０２_Ｎへの外部読み取りアクセスを禁止することができる。図３を参照して以下に説明するように、ロックビットを書き込むことなどによって、カスタマイズビットがメモリセル１０２_０～１０２_Ｎに書き込まれると、複数のメモリセル１０２_０～１０２_Ｎへの書き込みアクセスは、無効にされる場合がある。

制御ロジック１０６は、カスタマイズビットに基づいて集積回路１００の動作を設定することができる。一例において、この動作は、カスタマイズビットに基づいて集積回路１００に入力されたアドレスを変更することであってもよい。別の例では、集積回路のさらに別のメモリセル（例えば、図１Ｂを参照して以下に説明されるメモリセル１３０）又はさらに別のメモリセルのサブセットへの読み取り及び／又は書き込みアクセスが、カスタマイズビットに基づいて禁止又は許可される場合がある。さらに別の例では、データストリーム（例えば、ノズルデータストリーム）又は集積回路１００によって受信されたデータストリームの少なくとも一部が、カスタマイズビットに基づいて反転される場合がある。データストリーム又はデータストリームの一部は、データストリームパスに沿って任意の場所で反転させることができる。複数のカスタマイズビットを使用して、複数の反転ポイントを設けることができる。

さらに別の例では、集積回路１００の設定レジスタ（図示せず）に記憶されたビットの作用が、カスタマイズビットに基づいて変更される場合がある。例えば、集積回路１００の機能の遅延を設定するための設定レジスタ内の遅延ビットが、カスタマイズビットに基づいて反転及び／又は符号化される場合がある。いずれの場合でも、単一のカスタマイズビット又は複数のカスタマイズビットのサブセットを使用して、集積回路１００の単一の動作を設定することができる。したがって、カスタマイズビットを使用すれば、集積回路１００の複数の動作を設定することができ、各動作が、異なるカスタマイズビットに基づいて設定される。

図１Ｂは、複数の流体作動装置を駆動するための集積回路１２０の別の例を示すブロック図である。集積回路１２０は、複数の第１のメモリセル１０２_０～１０２_３と、制御ロジック１０６とを含む。さらに、集積回路１２０は、流体作動装置１２８と、複数の第２のメモリセル１３０とを含む。この例では、制御ロジック１０６は、アドレス変更器１２２を含む。アドレス変更器１２２は、アドレス信号経路１２４に電気的に結合され、信号経路１０１_０～１０１_３をそれぞれ介して各第１のメモリセル１０２_０～１０２_３に電気的に結合され、さらに、変更されたアドレス信号経路１２６を介して流体作動装置１２８及び複数の第２のメモリセル１３０に電気的に結合されている。複数の第２のメモリセル１３０の各々は、不揮発性メモリセル（例えば、フローティングゲートトランジスタ、プログラム可能なヒューズなど）を含む。一例において、流体作動装置１２８は、流体滴を噴射するためのノズル又は流体ポンプを含む。

この例では、４つのカスタマイズビットを記憶するための４つのメモリセル１０２_０～１０２_３がある。これらのカスタマイズビットは、集積回路１２０を１６個の一意の集積回路のうちの１つとして定義する。１６個の一意の集積回路の各々は、記憶されたカスタマイズビットによって異なる動作をする。

アドレス変更器１２２は、アドレス信号経路１２４を介してアドレスを受信する。一例において、このアドレスは、図７を参照して以下で説明される流体噴射システム７００のようなホスト印刷装置から集積回路１２０に入力されるノズルデータストリームの一部である。アドレス変更器１２２はさらに、各第１のメモリセル１０２_０～１０２_３から記憶されたカスタマイズビットを受信する。アドレス変更器１２２は、カスタマイズビットに基づいて集積回路１２０に入力されたアドレスを変更し、変更されたアドレスを信号経路１２６上に提供する。一例において、制御ロジック１０６は、変更されたアドレスに基づいて流体作動装置１２８を発射する。別の例では、制御ロジック１０６は、変更されたアドレスに基づいて第２のメモリセル１３０にアクセスする。

図２は、アドレス変更器１２２の一例を示している。この例では、アドレス変更器１２２は、４ビット加算器である。４ビット加算器１２２の第１の入力は、信号経路１２４を介して４つのアドレスビット（ＡＤＤＲ０、ＡＤＤＲ１、ＡＤＤＲ２、及びＡＤＤＲ３）を受け取る。４ビット加算器１２２の第２の入力は、信号経路１０１_０～１０１_３をそれぞれ介して４つのカスタマイズビット（ＣＵＳＴ０、ＣＵＳＴ１、ＣＵＳＴ２、及びＣＵＳＴ３）を受け取る。４ビット加算器１２２は、４つのアドレスビットと４つのカスタマイズビットを合計して、４つのビットを含む変更されたアドレスを信号経路１２６上に生成する。一例において、この合計の結果として得られた最上位ビットは、破棄される。

図３は、複数の流体作動装置を駆動するための集積回路２００の別の例を示すブロック図である。集積回路２００は、複数の第１のメモリセル２０２_０～２０２_Ｎと、複数の第１の記憶要素２０４_０～２０４_Ｎと、制御ロジック２０６とを含む。さらに、集積回路２００は、第２のメモリセル２２２と、第２の記憶要素２２４と、書き込み回路２３０と、読み取り回路２３２とを含む。制御ロジック２０６は、信号経路２０１_０～２０１_Ｎをそれぞれ介して各第１のメモリセル２０２_０～２０２_Ｎに電気的に結合され、信号経路２０３_０～２０３_Ｎをそれぞれ介して各第１の記憶要素２０４_０～２０４_Ｎに電気的に結合され、さらに、リセット信号経路２１０に電気的に結合されている。各第１のメモリセル２０２_０～２０２_Ｎは、信号経路２０８_０～２０８_Ｎを介して、対応する第１の記憶要素２０４_０～２０４_Ｎにそれぞれ電気的に結合されている。

また、制御ロジック２０６は、信号経路２２１を介して第２のメモリセル２２２にも電気的に結合され、信号経路２２３を介して記憶要素２２４にも電気的に結合されている。第２のメモリセル２２２は、信号経路２２８を介して記憶要素２２４に電気的に結合されている。各第１のメモリセル２０２_０～２０２_Ｎ、第２のメモリセル２２２、書き込み回路２３０、及び読み取り回路２３２は、単一のインターフェース（例えば、一本のワイヤ）２３４に電気的に結合されている。読み取り回路２３２は、インターフェース（例えば、検知インターフェース）２３６に電気的に結合されている。

リセット信号経路２１０は、リセットインターフェースに電気的に結合される場合がある。リセットインターフェースは、集積回路２００との間で信号を送信及び／又は受信するためのコンタクトパッド、ピン、バンプ、ワイヤ、又は他の適当な電気インターフェースであってよい。リセットインターフェースは、流体噴射システム（例えば、図７を参照して以下で説明される流体噴射システム７００のようなホスト印刷装置）に電気的に結合される場合がある。検知インターフェース２３６は、集積回路２００との間で信号を送信及び／又は受信するためのコンタクトパッド、ピン、バンプ、ワイヤ、又は他の適当な電気インターフェースであってよい。検知インターフェース２３６は、流体噴射システム（例えば、図７の流体噴射システム７００のようなホスト印刷装置）に電気的に結合される場合がある。

各第１のメモリセル２０２_０～２０２_Ｎは、カスタマイズビットを記憶している。各第１のメモリセル２０２_０～２０２_Ｎは、不揮発性メモリセル（例えば、フローティングゲートトランジスタ、プログラム可能なヒューズなど）を含む。各第１の記憶要素２０４_０～２０４_Ｎは、デジタルロジック（論理回路）によって直接使用できる論理信号（すなわち、論理ハイ信号又は論理ロー信号）を出力するラッチ又は他の適当な回路を含む。制御ロジック２０６は、集積回路２００の動作を制御するためのマイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、又は他の適当な論理回路を含む場合がある。

制御ロジック２０６は、リセット信号経路２１０上のリセット信号に応答して（例えば、リセット信号の第１のエッジに応答して）、各第１のメモリセル２０２_０～２０２_Ｎに記憶されたカスタマイズビットを読み取り、（例えば、リセット信号の第２のエッジに応答して）各カスタマイズビットを対応する第１の記憶要素２０４_０～２０４_Ｎにラッチする。一例において、制御ロジック２０６は、ラッチされたカスタマイズビットに基づいて集積回路２００の動作を設定する。一例において、この動作は、ラッチされたカスタマイズビットに基づいて、集積回路２００に入力されたアドレスを変更することができる。他の例では、前述のように、集積回路２００の他の動作が、ラッチされたカスタマイズビットに基づいて変更される場合がある。

第２のメモリセル２２２は、ロックビットを記憶している。第２のメモリセル２２２は、不揮発性メモリセル（例えば、フローティングゲートトランジスタ、プログラム可能なヒューズなど）を含む。第２の記憶要素２２４は、デジタルロジックによって直接使用できる論理信号（すなわち、論理ハイ信号又は論理ロー信号）を出力するラッチ又は他の適当な回路を含む。制御ロジック２０６は、リセット信号に応答して（例えば、リセット信号の第１のエッジに応答して）、第２のメモリセル２２２に記憶されたロックビットを読み取り、（例えば、リセット信号の第２のエッジに応答して）そのロックビットを第２の記憶要素２２４にラッチする。さらに、制御ロジック２０６は、ラッチされたロックビットに基づいて、複数の第１のメモリセル２０２_０～２０２_Ｎへの書き込みを許可又は禁止する。一例において、制御ロジック２０６はさらに、ラッチされたロックビットに基づいて第２のメモリセル２２２への書き込みを許可又は禁止する。例えば、「０」のロックビットが第２のメモリセル２２２に記憶されている場合、第１のメモリセル２０２_０～２０２_Ｎに記憶されているカスタマイズビットを変更することができる。「１」ロックビットが第２のメモリセル２２２に書き込まれると、第１のメモリセル２０２_０～２０２_Ｎに記憶されたカスタマイズビットは変更できなくなり、また、第２のメモリセル２２２に記憶されたロックビットも変更できなくなる。

書き込み回路２３０は、単一のインターフェース２３４を介して、対応するカスタマイズビットを複数の第１のメモリセル２０２_０～２０２_Ｎの各々に書き込む。また、書き込み回路２３０は、単一のインターフェース２３４を介して第２のメモリセル２２２にロックビットを書き込むこともできる。一例において、書き込み回路２３０は、カスタマイズビットを第１のメモリセル２０２_０～２０２_Ｎに書き込み、ロックビットを第２のメモリセル２２２に書き込むための電圧レギュレータ及び／又は他の適当な論理回路を含む場合がある。

読み取り回路２３２は、（例えば、検知インターフェース２３６を介した）外部アクセスが、単一のインターフェース２３４を介して、複数の第１のメモリセル２０２_０～２０２_Ｎの各々のカスタマイズビットを読み取ることを可能にする。また、読み取り回路２３２は、（例えば、検知インターフェース２３６を介した）外部アクセスが、単一のインターフェース２３４を介して、第２のメモリセル２２２のロックビットを読み取ることを可能にする。一例において、読み取り回路２３２は、検知インターフェース２３６を介した第１のメモリセル２０２_０～２０２_Ｎ及び第２のメモリセル２２２への外部読み取りアクセスを可能にするためのトランジスタスイッチ又は他の適当な論理回路を含む場合がある。一例において、制御ロジック２０６は、ラッチされたロックビットに基づいて、複数の第１のメモリセル２０２_０～２０２_Ｎ、及び第２のメモリセル２２２への外部読み取りアクセスを許可又は禁止する。例えば、「０」のロックビットが第２のメモリセル２２２に記憶されている場合、第１のメモリセル２０２_０～２０２_Ｎに記憶されたカスタマイズビット及び第２のメモリセル２２２に記憶されたロックビットは、読み取り回路２３２を介して読み取ることができる。「１」のロックビットが第２のメモリセル２２２に書き込まれると、第１のメモリセル２０２_０～２０２_Ｎに記憶されたカスタマイズビット及び第２のメモリセル２２２に記憶されたロックビットは、読み取り回路２３２を介して読み取ることができなくなる。

図４Ａは、カスタマイズビットを記憶しているメモリセルにアクセスするための回路３００の一例を示す概略図である。一例において、回路３００は、図１Ａの集積回路１００、図１Ｂの集積回路１２０、又は図３の集積回路２００の一部である。回路３００は、メモリセル３０２と、ラッチ３０４と、内部（リセット）読み取り電圧レギュレータ３０６と、書き込み電圧レギュレータ３０８と、インバータ３１０と、ＡＮＤゲート３１２、３１６と、ＯＲゲート３１４、３１８と、トランジスタ３２０、３２２と、検知パッド３２４とを含む。メモリセル３０２は、フローティングゲートトランジスタ３３０、及びトランジスタ３３２、３３４、３３６を含む。

インバータ３１０の入力は、ロック信号経路３４０に電気的に結合されている。インバータ３１０の出力は、信号経路３１１を介してＡＮＤゲート３１２の第１の入力に電気的に結合されている。ＡＮＤゲート３１２の第２の入力は、カスタマイズビットイネーブル信号経路３３８に電気的に結合されている。ＡＮＤゲート３１２の第３の入力は、選択信号（ノズルデータストリームからのＹ個のアドレスビットのうちの１つに対応するＡＤＤＲ［Ｘ］。ただし、「Ｙ」は任意の適当なビット数（例えば、４））経路３４２に電気的に結合される。ＡＮＤゲート３１２の出力は、信号経路３１３を介してＯＲゲート３１４の第１の入力に電気的に結合されている。ＯＲゲート３１４の第２の入力は、リセット信号経路３４４に電気的に結合されている。ＯＲゲート３１４の出力は、信号経路３１５を介して、メモリセル３０２のトランジスタ３３２のゲート、及びラッチ３０４のゲート（Ｇ）入力に電気的に結合されている。

ＡＮＤゲート３１６の第１の入力は、書き込みイネーブル信号経路３４６に電気的に結合されている。ＡＮＤゲート３１６の第２の入力は、発射信号経路３４８に電気的に結合されている。ＡＮＤゲート３１６の出力は、信号経路３１７を介してメモリセル３０２のトランジスタ３３４のゲートに電気的に結合されている。ＯＲゲート３１８の第１の入力は、発射信号経路３４８に電気的に結合されている。ＯＲゲート３１８の第２の入力は、リセット信号経路３４４に電気的に結合されている。ＯＲゲート３１８の出力は、信号経路３１９を介してメモリセル３０２のトランジスタ３３６のゲートに電気的に結合されている。

内部（リセット）読み取り電圧レギュレータ３０６の入力は、リセット信号経路３４４に電気的に結合されている。内部（リセット）読み取り電圧レギュレータ３０６の出力は、信号経路３２３を介して、メモリセル３０２のフローティングゲートトランジスタ３３０のソース－ドレイン経路の一方の側に電気的に結合されている。書き込み電圧レギュレータ３０８の入力は、メモリ書き込み信号経路３５０に電気的に結合されている。書き込み電圧レギュレータ３０８の出力は、信号経路３２３を介して、メモリセル３０２のフローティングゲートトランジスタ３３０のソース－ドレイン経路の一方の側に電気的に結合されている。検知パッド３２４は、トランジスタ３２０のソース－ドレイン経路の一方の側に電気的に結合されている。トランジスタ３２０のゲート及びトランジスタ３２２のゲートは、読み取りイネーブル信号経路３５２に電気的に結合されている。トランジスタ３２０のソース－ドレイン経路の他方の側は、信号経路３２１を介してトランジスタ３２２のソース－ドレイン経路の一方の側に電気的に結合されている。トランジスタ３２２のソース－ドレイン経路の他方の側は、信号経路３２３を介して、メモリセル３０２のフローティングゲートトランジスタ３３０のソース－ドレイン経路の一方の側に電気的に結合されている。

フローティングゲートトランジスタ３３０のソース－ドレイン経路の他方の側は、信号経路３３１を介して、トランジスタ３３２のソース－ドレイン経路の一方の側及びラッチ３０４のデータ（Ｄ）入力に電気的に結合されている。ラッチ３０４の別の入力は、プリセット信号経路３５４に電気的に結合されている。ラッチ３０４の出力（Ｑ）は、カスタマイズビット信号経路３５６に電気的に結合されている。トランジスタ３３２のソース－ドレイン経路の他方の側は、信号経路３３３を介して、トランジスタ３３４のソース－ドレイン経路の一方の側及びトランジスタ３３６のソース－ドレイン経路の一方の側に電気的に結合されている。トランジスタ３３４のソース－ドレイン経路の他方の側は、共通又は接地ノード３３５に電気的に結合されている。トランジスタ３３６のソース－ドレイン経路の他方の側は、共通又は接地ノード３３５に電気的に結合されている。

回路３００は、カスタマイズビットを記憶するための１つのメモリセル３０２と、１つの対応するラッチ３０４とを有しているが、回路３００は、所望の数のカスタマイズビットを記憶するための任意の適当な数のメモリセル３０２と、対応するラッチ３０４とを含む場合がある。各カスタマイズビットについて、各メモリセル及び対応するラッチは、メモリセル３０２及びラッチ３０４について説明したもと同様の形でアクセスされる場合がある。

回路３００は、カスタマイズイネーブル信号経路３３８上のカスタマイズイネーブル信号を受信し、ロック信号経路３４０上のロック信号を受信し、選択信号経路３４２上のアドレス又は選択信号を受信し、リセット信号経路３４４上のリセット信号を受信し、書き込みイネーブル信号経路３４６上の書き込みイネーブル信号を受信し、発射信号経路３４８上の発射信号を受信し、メモリ書き込み信号経路３５０上のメモリ書き込み信号を受信し、読み取りイネーブル信号経路３５２上の読み取りイネーブル信号を受信し、そして、プリセット信号経路３５４上のプリセット信号を受信する。プリセット信号は、テスト中にラッチ３０４を上書きして、ラッチ３０４から所望の論理レベルを出力するために使用される場合がある。カスタマイズイネーブル信号及びロック信号は、カスタマイズビットを記憶しているメモリセルへの書き込みアクセス及び外部読み取りアクセスを有効又は無効にするために使用される場合がある。アドレス信号は、カスタマイズビットを記憶しているメモリセルの１つを選択するために使用される場合がある。カスタマイズイネーブル信号、書き込みイネーブル信号、メモリ書き込み信号、読み取りイネーブル信号、及びプリセット信号は、設定レジスタ（図示せず）に記憶されたデータに基づくか、又はホスト印刷装置から受信したデータに基づく場合がある。ロック信号は、図３の記憶要素２２４のようなラッチから出力される内部信号である。

アドレス信号は、データインターフェースなどを介してホスト印刷装置から受信される。リセット信号は、リセットインターフェースを介してホスト印刷装置から受信される場合がある。発射信号は、発射インターフェースを介してホスト印刷装置から受信される場合がある。データインターフェース、リセットインターフェース、及び発射インターフェースの各々は、回路３００との間で信号を送信及び／又は受信するための接触パッド、ピン、バンプ、ワイヤ、又は他の適当な電気インターフェースを含む場合がある。データインターフェース、リセットインターフェース、発射インターフェース、及び検知パッド３２４の各々は、流体噴射システム（例えば、図７の流体噴射システム７００のようなホスト印刷装置）に電気的に結合される場合がある。

インバータ３１０は、ロック信号を受信し、信号経路３１１に反転ロック信号を出力する。論理ハイのカスタマイズイネーブル信号、論理ハイの反転ロック信号、及び論理ハイの選択信号に応答して、ＡＮＤゲート３１２は、信号経路３１３上に論理ハイの信号を出力する。論理ローのカスタマイズイネーブル信号、論理ローの反転ロック信号、又は論理ローの選択信号に応答して、ＡＮＤゲート３１２は、信号経路３１３に論理ローの信号を出力する。

信号経路３１３上の論理ハイの信号又は論理ハイのリセット信号に応答して、ＯＲゲート３１４は、信号経路３１５上に論理ハイの信号を出力する。信号経路３１３上の論理ローの信号及び論理ローのリセット信号に応答して、ＯＲゲート３１４は、信号経路３１５上に論理ローの信号を出力する。論理ハイの書き込みイネーブル信号及び論理ハイの発射信号に応答して、ＡＮＤゲート３１６は、信号経路３１７上に論理ハイの信号を出力する。論理ローの書き込みイネーブル信号又は論理ローの発射信号に応答して、ＡＮＤゲート３１６は、信号経路３１７上に論理ローの信号を出力する。論理ハイの発射信号又は論理ハイのリセット信号に応答して、ＯＲゲート３１８は、信号経路３１９上に論理ハイの信号を出力する。論理ローの発射信号及び論理ローのリセット信号に応答して、ＯＲゲート３１８は、信号経路３１９上に論理ローの信号を出力する。

信号経路３１５上の論理ハイの信号に応答して、トランジスタ３３２がオンにされ（すなわち、導通され）、メモリセル３０２へのアクセスが可能になる。信号経路３１５上の論理ローの信号に応答して、トランジスタ３３２がオフにされ、メモリセル３０２へのアクセスが無効になる。信号経路３１７上の論理ハイの信号に応答して、トランジスタ３３４がオンにされ、メモリセル３０２への書き込みアクセスが可能になる。信号経路３１７上の論理ローの信号に応答して、トランジスタ３３４がオフにされ、メモリセル３０２への書き込みアクセスが無効になる。信号経路３１９上の論理ハイの信号に応答して、トランジスタ３３６がオンにされ、メモリセル３０２への読み取りアクセスが可能になる。信号経路３１９上の論理ローの信号に応答して、トランジスタ３３６がオフにされ、メモリセル３０２への読み取りアクセスが無効になる。一例において、トランジスタ３３４は比較的強いデバイスであり、トランジスタ３３６は比較的弱いデバイスである。このように、比較的強いデバイスを使用して書き込みアクセスを可能にし、比較的弱いデバイスを使用して読み取りアクセスを可能にすることにより、信号経路３３１上の電圧をラッチするためのマージンを向上させることができる。

論理ハイのリセット信号に応答して、内部（リセット）読み取り電圧レギュレータ３０６は、信号経路３２３に読み取り電圧バイアスを出力することが可能になる。論理ローのリセット信号に応答して、内部（リセット）読み取り電圧レギュレータ３０６は、無効にされる。したがって、論理ローから論理ハイへ遷移するリセット信号に応答して、トランジスタ３３２及び３３６がオンになり、内部（リセット）読み取り電圧レギュレータ３０６は、フローティングゲートトランジスタ３３０の状態（すなわち、記憶されたカスタマイズビットを表す抵抗）を読み取ることが可能になる。フローティングゲートトランジスタ３３０の状態は、ラッチ３０４のデータ（Ｄ）入力に渡される（すなわち、記憶されたカスタマイズビットを表す電圧として）。論理ハイから論理ローへのリセット信号の遷移に応答して、フローティングゲートトランジスタ３３０に記憶されたカスタマイズビットは、ラッチ３０４によってラッチされ、トランジスタ３３２及び３３６がオフになり、内部（リセット）読み取り電圧レギュレータ３０６は、無効にされる。その結果、ラッチ３０４の出力（Ｑ）にカスタマイズビットを得て、したがって、カスタマイズビット信号経路３５６上にカスタマイズビットを得て、他のデジタルロジックで利用することができる。

論理ハイの読み取りイネーブル信号に応答して、トランジスタ３２０及び３２２がオンにされ、検知パッド３２４を介したメモリセル３０２への外部アクセスが可能になる。論理ローの読み取りイネーブル信号に応答して、トランジスタ３２０及び３２２はオフにされ、検知パッド３２４を介したメモリセル３０２への外部アクセスは無効になる。したがって、論理ハイのカスタマイズイネーブル信号、論理ローのロック信号、論理ハイのアドレス信号、論理ハイの読み取りイネーブル信号、及び論理ハイの発射信号に応答して、トランジスタ３２０、３２２、３３２、及び３３６がオンにされ、外部回路は、検知パッド３２４を介してフローティングゲートトランジスタ３３０を読み取ることが可能になる。

論理ハイのメモリ書き込み信号に応答して、書き込み電圧レギュレータ３０８は、信号経路３２３に書き込み電圧を印加することが可能になる。論理ローのメモリ書き込み信号に応答して、書き込み電圧レギュレータ３０８は無効にされる。したがって、論理ハイのカスタマイズイネーブル信号、論理ローのロック信号、論理ハイのアドレス信号、論理ハイの書き込みイネーブル信号、論理ハイのメモリ書き込み信号、及び論理ハイの発射信号に応答して、トランジスタ３３２、３３４、３３６がオンにされ、書き込み電圧レギュレータ３０８は、フローティングゲートトランジスタ３３０に書き込むことが可能になる。

図４Ｂは、ロックビットを記憶しているメモリセルにアクセスするための回路３７０の一例を示す概略図である。一例において、回路３７０は、図３の集積回路２００の一部である。回路３７０は、図４Ａを参照して上で図示説明された回路３００に類似しているが、回路３７０では、メモリセル３０２がメモリセル３７２に置き換えられ、ラッチ３０４がラッチ３７４に置き換えられている。メモリセル３７２は、ロックビットを記憶しており、ラッチ３７４は、リセット信号に応答してロックビットをラッチする。

メモリセル３７２は、上で説明したメモリセル３０２と同様である。ラッチ３７４は、上で説明したラッチ３０４に類似しているが、ラッチ３７４は、プリセット信号入力を有していない。ラッチ３７４の出力（Ｑ）は、ロック信号経路３４０上にロック信号を提供する。ロック信号経路３４０は、インバータ３１０への入力である（図４Ａのインバータ３１０も参照）。ＡＮＤゲート３１２に入力される選択信号の代わりに、ノズルデータロックビット信号が、ノズルデータロックビット信号経路３７６を介してＡＮＤゲート３１２に入力される。ノズルデータロックビット信号は、メモリセル３７２の選択に使用される場合がある。ノズルデータロックビット信号は、データインターフェースなどを介してホスト印刷装置から受信したデータに基づく場合がある。前述のように、メモリセル３７２は、図４Ａのメモリセル３０２と同様に、書き込み又は読み取りアクセスのために有効にされる場合がある。

図５は、流体噴射装置５００の一例を示している。流体噴射装置５００は、検知インターフェース５０２と、第１の流体噴射アセンブリ５０４と、第２の流体噴射アセンブリ５０６とを含む。第１の流体噴射アセンブリ５０４は、キャリア５０８と、複数の細長い基板５１０、５１２、５１４（例えば、図６を参照して以下で説明される流体噴射ダイ）とを含む。キャリア５０８は、各細長い基板５１０、５１２、５１４のインターフェース（例えば、検知インターフェース）に結合され、かつ、検知インターフェース５０２に結合された電気配線５１６を含む。第２の流体噴射アセンブリ５０６は、キャリア５２０と、細長い基板５２２（例えば、流体噴射ダイ）とを含む。キャリア５２０は、細長い基板５２２のインターフェース（例えば、検知インターフェース）に結合され、かつ、検知インターフェース５０２に結合された電気配線５２４を含む。一例において、第１の流体噴射アセンブリ５０４は、カラー（例えば、シアン、マゼンタ、及び黄色）のインクジェット又は流体ジェットプリントカートリッジ又はペンであり、第２の流体噴射アセンブリ５０６は、黒色のインクジェット又は流体ジェットプリントカートリッジ又はペンである。

一例において、各細長い基板５１０、５１２、５１４、５２２は、図１Ａの集積回路１００、図１Ｂの集積回路１２０、図３の集積回路２００、あるいは、図４Ａ及び図４Ｂの回路３００及び／又は回路３７０を含む。したがって、検知インターフェース５０２は、各細長い基板の検知インターフェース２３６（図３）又は検知パッド３２４（図４Ａ及び図４Ｂ）に電気的に結合される場合がある。各細長い基板５１０、５１２、５１４、５２２のメモリセルは、検知インターフェース５０２及び電気配線５１６、５２４を介してアクセスされる場合がある。

一例において、第１の流体噴射アセンブリ５０４の各細長い基板５１０、５１２、５１４のカスタマイズビットは、各細長い基板間で異なる。一例において、各細長い基板５１０、５１２、５１４、５２２は、４つのカスタマイズビットを記憶するための４つの不揮発性メモリセルを含む。したがって、カスタマイズビットは、流体噴射アセンブリ５０４を４０９６個の一意の流体噴射装置のうちの１つとして定義し、流体噴射アセンブリ５０６を１６個の一意の流体噴射装置のうちの１つとして定義することができる。

図６Ａは、流体噴射ダイ６００の一例を示す図であり、図６Ｂは、流体噴射ダイ６００の両端部を示す拡大図である。一例において、流体噴射ダイ６００は、図１Ａの集積回路１００、図１Ｂの集積回路１２０、図３の集積回路２００、あるいは、図４Ａ及び図４Ｂの回路３００及び／又は３７０を含む。ダイ６００は、接触パッドの第１の列６０２と、接触パッドの第２の列６０４と、流体作動装置６０８の列６０６とを含む。

接触パッドの第２の列６０４は、接触パッドの第１の列６０２と整列され、接触パッドの第１の列６０２から距離（すなわち、Ｙ軸に沿った距離）を置いて配置されている。流体作動装置６０８の列６０６は、接触パッドの第１の列６０２及び接触パッドの第２の列６０４に対して縦方向に配置されている。また、流体作動装置６０８の列６０６は、接触パッドの第１の列６０２と接触パッドの第２の列６０４との間に配置されている。一例において、流体作動装置６０８は、流体滴を噴射するためのノズル又は流体ポンプである。

一例において、接触パッドの第１の列６０２は、６つの接触パッドを含む。接触パッドの第１の列６０２は、次の接触パッドを順番に含む場合がある。すなわち、データ接触パッド６１０、クロック接触パッド６１２、論理電力接地帰路接触パッド６１４、多目的入出力（例えば、検知）接触パッド６１６、第１の高電圧電源接触パッド６１８、及び第１の高電圧電源接地帰路接触パッド６２０である。したがって、接触パッドの第１の列６０２は、第１の列６０２の上部にデータ接触パッド６１０を含み、第１の列６０２の下部に第１の高電圧電源接地帰路接触パッド６２０を含み、第１の高電圧電源接地帰路接触パッド６２０の直ぐ上に第１の高電圧電源接触パッド６１８を含む。接触パッド６１０、６１２、６１４、６１６、６１８、及び６２０が特定の順序で示されているが、他の例では、これらの接触パッドは、異なる順序で配置されてもよい。

一例において、接触パッドの第２の列６０４は、６つの接触パッドを含む。接触パッドの第２の列６０４は、次の接触パッドを順番に含む場合がある。すなわち、第２の高電圧電源接地帰路接触パッド６２２、第２の高電圧電源接触パッド６２４、論理リセット接触パッド６２６、論理電力供給接触パッド６２８、モード接触パッド６３０、及び発射接触パッド６３２である。したがって、接触パッドの第２の列６０４は、第２の列６０４の上部に第２の高電圧電源接地帰路接触パッド６２２を含み、第２の高電圧電源接地帰路接触パッド６２２の直ぐ下に第２の高電圧電源接触パッド６２４を含み、第２の列６０４の下部に発射接触パッド６３２を含む。接触パッド６２２、６２４、６２６、６２８、６３０、及び６３２が特定の順序で示されているが、他の例では、これらの接触パッドは、異なる順序で配置されてもよい。

データ接触パッド６１０は、流体作動装置、メモリビット、温度センサー、設定モード（例えば、設定レジスタにより選択される）等を選択するためのシリアルデータのダイ６００への入力に、使用することができる。また、データ接触パッド６１０は、メモリビット、設定モード、ステータス情報（例えば、ステータスレジスタを介して読み取られる）等を読み取るためのダイ６００からのシリアルデータの出力にも、使用することができる。クロック接触パッド６１２は、データ接触パッド６１０上のシリアルデータをダイの中にシフトさせ、又は、ダイからシリアルデータをデータ接触パッド６１０にシフトさせてとり出すための、ダイ６００へのクロック信号の入力に使用することができる。論理電力接地帰路接触パッド６１４は、ダイ６００に供給される論理電力の接地帰路（例えば、約０Ｖ）を提供する。一例において、論理電力接地帰路接触パッド６１４は、ダイ６００の半導体（例えば、シリコン）基板６４０に電気的に結合される。多目的入出力接触パッド６１６は、ダイ６００のアナログ検知モード及び／又はデジタル試験モードの場合に使用される場合がある。一例において、多目的入出力接触（例えば、検知）パッド６１６は、図３の検知インターフェース２３６、又は、図４Ａ及び図４Ｂの検知パッド３２４２を提供することができる。

第１の高電圧電源接触パッド６１８及び第２の高電圧電源接触パッド６２４は、ダイ６００への高電圧（例えば、約３２Ｖ）の供給に使用することができる。第１の高電圧電源接地帰路接触パッド６２０及び第２の高電圧電源接地帰路接触パッド６２２は、高電圧電源の電力接地帰路（例えば、約０Ｖ）を提供するために使用される場合がある。高電圧電源接地帰路接触パッド６２０及び６２２は、ダイ６００の半導体基板６４０に直接電気的に接続されていない。高電圧電源接触パッド６１８及び６２４ならびに高電圧電源接地帰路接触パッド６２０及び６２２を最も内側の接触パッドとして有する接触パッドのこの特定の順序によれば、ダイ６００への電力供給を向上させることができる。第１の列６０２の下部及び第２の列６０４の上部に高電圧電源接地帰路接触パッド６２０及び６２２をそれぞれ有することにより、製造の信頼性を向上させ、インク短絡保護を向上させることができる。

論理リセット接触パッド６２６は、ダイ６００の動作状態を制御するための論理リセット入力として使用される場合がある。一例において、論理リセット接触パッド６２６は、図３のリセット信号経路２１０、又は、図４Ａ及び図４Ｂのリセット信号経路３４４に電気的に結合される場合がある。論理電力供給接触パッド６２８は、ダイ６００への論理電力（例えば、５．６Ｖのような約１．８Ｖ～１５Ｖ）の供給に使用される場合がある。モード接触パッド６３０は、ダイ６００の設定モード（すなわち、機能モード）を有効／無効にするアクセスを制御するための論理入力として使用される場合がある。発射接触パッド６３２は、データ接触パッド６１０からロードされたデータをラッチし、ダイ６００の流体作動装置又はメモリ要素を有効にするための論理入力として使用される場合がある。一例において、発射接触パッド６３２は、図４Ａ及び図４Ｂの発射信号経路３４８に電気的に結合される場合がある。

ダイ６００は、長さ６４２（Ｙ軸に沿って）、厚さ６４４（Ｚ軸に沿って）、及び幅６４６（Ｘ軸に沿って）を有する細長い基板６４０を含む。一例において、長さ６４２は、幅６４６の少なくとも２０倍である。幅６４６は、１ｍｍ以下であってもよいし、厚さ６４４は、５００ミクロン（マイクロメートル）未満であってもよい。流体作動装置６０８（例えば、流体作動ロジック）及び接触パッド６１０～６３２は、細長い基板６４０上に設けられ、細長い基板の長さ６４２に沿って配置される。流体作動装置６０８は、細長い基板６４０の長さ６４２よりも短いスワス６５２を有する。一例において、スワスの長さ６５２は、少なくとも１．２ｃｍである。接触パッド６１０～６３２は、流体作動ロジックに電気的に結合される場合がある。接触パッドの第１の列６０２は、細長い基板６４０の第１の長手方向端部６４８の近くに配置される場合がある。接触パッドの第２の列６０４は、第１の長手方向端部６４８とは反対側の細長い基板６４０の第２の長手方向端部６５０の近くに配置される場合がある。

図７は、流体噴射システム７００の一例を示すブロック図である。流体噴射システム７００は、プリントヘッドアセンブリ７０２のような流体噴射アセンブリと、インク供給アセンブリ７１０のような流体供給アセンブリとを含む。図示の例では、流体噴射システム７００は、サービスステーションアセンブリ７０４と、キャリッジアセンブリ７１６と、印刷媒体搬送アセンブリ７１８と、電子制御装置７２０とをさらに含む。以下の説明は、インクに関する流体処理のためのシステム及びアセンブリの例を提供するが、開示されたシステム及びアセンブリは、インク以外の流体の処理にも適用可能である。

プリントヘッドアセンブリ７０２は、図６Ａ及び図６Ｂを参照して上で図示説明された少なくとも１つのプリントヘッド又は流体噴射ダイ６００を含み、これは、複数のオリフィス又はノズル６０８を通してインク又は流体の液滴を噴射する。一例において、液滴は、印刷媒体７２４に印刷するために、印刷媒体７２４のような媒体に向けられる。一例において、印刷媒体７２４は、紙、カードストック、ＯＨＰフィルム、マイラー、布のような任意のタイプの適当なシート材料を含む。別の例では、印刷媒体７２４は、粉末床のような３次元（３Ｄ）印刷用の媒体、又は、リザーバ若しくは容器のようなバイオプリンティング及び／又は新薬発見試験用の媒体を含む。一例において、ノズル６０８は、少なくとも１つの列又はアレイを成して配置され、プリントヘッドアセンブリ７０２と印刷媒体７２４が互いに相対的に移動されるときに、ノズル６０８からのインクの適当に順序付けられた噴射により、文字、記号、及び／又は他のグラフィックス又は画像が、印刷媒体７２４に印刷される。

インク供給アセンブリ７１０は、プリントヘッドアセンブリ７０２にインクを供給し、インクを貯蔵するためのリザーバ７１２を含む。したがって、一例において、インクは、リザーバ７１２からプリントヘッドアセンブリ７０２へと流れる。一例において、プリントヘッドアセンブリ７０２及びインク供給アセンブリ７１０は、インクジェット又は流体ジェットプリントカートリッジ又はペンに一緒に収容されている。別の例では、インク供給アセンブリ７１０は、プリントヘッドアセンブリ７０２から分離されており、供給チューブ及び／又はバルブのようなインターフェース接続７１３を介してプリントヘッドアセンブリ７０２にインクを供給する。

キャリッジアセンブリ７１６は、プリントヘッドアセンブリ７０２を印刷媒体搬送アセンブリ７１８に対して相対的に位置決めし、印刷媒体搬送アセンブリ７１８は、印刷媒体７２４をプリントヘッドアセンブリ７０２に対して相対的に位置決めする。したがって、プリントヘッドアセンブリ７０２と印刷媒体７２４との間の領域に、ノズル６０８に隣接して印刷ゾーン７２６が定義される。一例において、プリントヘッドアセンブリ７０２は、走査型プリントヘッドアセンブリであり、キャリッジアセンブリ７１６は、プリントヘッドアセンブリ７０２を印刷媒体搬送アセンブリ７１８に対して相対的に移動させる。別の例では、プリントヘッドアセンブリ７０２は、非走査型プリントヘッドアセンブリであり、キャリッジアセンブリ７１６は、プリントヘッドアセンブリ７０２を印刷媒体搬送アセンブリ７１８に対して所定の位置に固定する。

サービスステーションアセンブリ７０４は、プリントヘッドアセンブリ７０２、より具体的には、ノズル６０８の機能を維持するために、プリントヘッドアセンブリ７０２のスピッティング（吹き返し）、拭き取り、キャッピング、及び／又はプライミングを提供する。例えば、サービスステーションアセンブリ７０４は、余分なインクを拭き取り、ノズル６０８をクリーニングするために、定期的にプリントヘッドアセンブリ７０２上を通過するゴムブレード又はワイパーを含む場合がある。さらに、サービスステーションアセンブリ７０４は、不使用期間中にノズル６０８が乾燥するのを防ぐために、プリントヘッドアセンブリ７０２を覆うキャップを含む場合がある。さらに、サービスステーションアセンブリ７０４は、スピトゥーン（廃インクトレイ）を含む場合があり、プリントヘッドアセンブリ７０２は、その中にインクを噴射することで、リザーバ７１２が適当なレベルの圧力及び流動性を維持することを保証し、ノズル６０８が詰まったりノズル６０８からインクが垂れたりしないことを保証する場合がある。サービスステーションアセンブリ７０４の機能には、サービスステーションアセンブリ７０４とプリントヘッドアセンブリ７０２との間の相対運動も含まれる場合がある。

電子制御装置７２０は、通信経路７０３を介してプリントヘッドアセンブリ７０２と通信し、通信経路７０５を介してサービスステーションアセンブリ７０４と通信し、通信経路７１７を介してキャリッジアセンブリ７１６と通信し、通信経路７１９を介して印刷媒体搬送アセンブリ７１８と通信する。一例において、プリントヘッドアセンブリ７０２がキャリッジアセンブリ７１６に取り付けられている場合、電子制御装置７２０とプリントヘッドアセンブリ７０２は、通信経路７０１を介してキャリッジアセンブリ７１６経由で通信することができる。一実施形態において、電子制御装置７２０はさらに、新しい（又は使用済みの）インク供給源を検出することができるように、インク供給アセンブリ７１０とも通信する場合がある。

電子制御装置７２０は、コンピュータのようなホストシステムからデータ７２８を受信し、データ７２８を一時的に記憶するためのメモリを含む場合がある。データ７２８は、電子、赤外線、光学的、又は他の情報転送経路に沿って流体噴射システム７００に送信される場合がある。データ７２８は、例えば、印刷される文書及び／又はファイルに相当する。したがって、データ７２８は、流体噴射システム７００の印刷ジョブを形成し、少なくとも１つの印刷ジョブコマンド及び／又はコマンドパラメータを含む。

一例において、電子制御装置７２０は、ノズル６０８からのインク滴の噴射のためのタイミング制御を含む、プリントヘッドアセンブリ７０２の制御を提供する。したがって、電子制御装置７２０は、印刷媒体７２４上に文字、記号、及び／又は他のグラフィックス又は画像を形成する、噴射されたインク滴のパターンを定義する。タイミング制御、したがって噴射されるインク滴のパターンは、印刷ジョブコマンド及び／又はコマンドパラメータによって決定される。一例において、電子制御装置７２０の一部を形成するロジック及び駆動回路は、プリントヘッドアセンブリ７０２上に配置される。別の例では、電子制御装置７２０の一部を形成するロジック及び駆動回路は、プリントヘッドアセンブリ７０２以外の場所に配置される。

図８Ａ～図８Ｃは、複数の流体作動装置を駆動するための集積回路を動作させるための方法８００の例を示すフロー図である。一例において、方法８００は、図１Ａの集積回路１００、図１Ｂの集積回路１２０、図３の集積回路２００、図４Ａの回路３００、及び／又は、図４Ｂの回路３７０によって実施される場合がある。図８Ａに示されるように、方法８００は、８０２において、対応する複数の第１の不揮発性メモリセルに記憶された複数のカスタマイズビットを読み取ることを含む。方法８００は、８０４において、ノズルデータストリームからアドレスを受信することを含む。方法８００は、８０６において、カスタマイズビットとアドレスを合計して、変更されたアドレスを生成することを含む。

一例において、複数のカスタマイズビットは、４つのカスタマイズビットを含み、アドレスは４つのビットを含む。この場合、カスタマイズビットとアドレスを合計することは、カスタマイズビットとアドレスを合計して、４つのビットを含む変更されたアドレスを生成することを含む場合があり、合計の結果として得られた最上位ビットは破棄される。図８Ｂに示されるように、方法８００は、８０８において、変更されたアドレスに基づいて流体作動装置を発射することをさらに含む場合がある。図８Ｃに示されるように、方法８００は、８１０において、変更されたアドレスに基づいて、複数の第２の不揮発性メモリセルのうちのある第２の不揮発性メモリセルにアクセスすることをさらに含む場合がある。

特定の例が本明細書で図示説明されているが、本開示の範囲から逸脱することなく、図示説明された特定の例の代わりに、様々な代替及び／又は均等の実施形態が使用されてもよい。この出願は、本明細書で説明した特定の例の如何なる改変や又は変形もカバーすることを意図している。したがって、本開示は、特許請求の範囲及びその均等によってのみ制限されることが意図されている。

Claims (20)

1. 複数の流体作動装置を駆動するための集積回路であって、
   各第１の不揮発性メモリセルがカスタマイズビットを記憶している、複数の第１の不揮発性メモリセルと、
   前記カスタマイズビットに基づいて当該集積回路の動作を設定するための制御ロジックと
   を含む、集積回路。
2. 前記動作は、前記カスタマイズビットに基づいて前記集積回路に入力されたアドレスを変更することである、請求項１に記載の集積回路。
3. 前記制御ロジックは、前記変更されたアドレスに基づいて流体作動装置を発射する、請求項２に記載の集積回路。
4. 複数の第２の不揮発性メモリセル
   をさらに含み、
   前記制御ロジックは、変更されたアドレスに基づいて第２の不揮発性メモリセルにアクセスする、請求項２又は請求項３に記載の集積回路。
5. 前記動作は、
   前記集積回路のさらに別のメモリセルへのアクセスを禁止又は許可すること、
   前記集積回路によって受信されたデータストリームの少なくとも一部を反転させること、又は
   前記集積回路の設定レジスタに記憶されたビットの作用を変更すること
   のうちの少なくとも１つを含む、請求項１に記載の集積回路。
6. 前記複数の第１の不揮発性メモリセルは、４つのメモリセルを含み、
   前記カスタマイズビットは、前記集積回路を１６個の一意の集積回路のうちの１つとして定義する、請求項１～５の何れか一項に記載の集積回路。
7. 前記カスタマイズビットが前記第１の不揮発性メモリセルに書き込まれると、前記複数の第１の不揮発性メモリセルへの書き込みアクセスは、無効にされる、請求項１～６の何れか一項に記載の集積回路。
8. 前記制御ロジックは、前記複数の第１の不揮発性メモリセルへの外部読み取りアクセスを禁止する、請求項１～７の何れか一項に記載の集積回路。
9. 流体噴射装置であって、
   キャリアと、
   前記キャリア上に互いに平行に配置された複数の流体噴射ダイであって、各流体噴射ダイが、長さ、厚さ、及び幅を有し、前記長さが、前記幅の少なくとも２０倍である、複数の流体噴射ダイと
   を含み、
   各流体噴射ダイは、
   複数の流体作動装置と、
   複数の第１の不揮発性メモリセルであって、各第１の不揮発性メモリセルが、カスタマイズビットを記憶している、複数の第１の不揮発性メモリセルと、
   前記カスタマイズビットに基づいて前記流体噴射ダイの動作を設定するための制御ロジックと
   を含み、
   前記カスタマイズビットが、前記流体噴射ダイの各々の間で異なる、流体噴射装置。
10. 各流体噴射ダイについて、前記動作は、前記カスタマイズビットに基づいて前記流体噴射ダイに入力されたアドレスを変更することである、請求項９に記載の流体噴射装置。
11. 各流体噴射ダイについて、前記制御ロジックは、前記変更されたアドレスに基づいて前記流体作動装置を発射する、請求項１０に記載の流体噴射装置。
12. 各流体噴射ダイは、複数の第２の不揮発性メモリセルを含み、
    各流体噴射ダイについて、前記制御ロジックは、前記変更されたアドレスに基づいて第２の不揮発性メモリセルにアクセスする、請求項１０又は請求項１１に記載の流体噴射装置。
13. 各流体噴射ダイについて、前記複数の第１の不揮発性メモリセルは、４つのメモリセルを含み、
    前記複数の流体噴射ダイの前記カスタマイズビットは、前記流体噴射装置を４０９６個の一意の流体噴射装置のうちの１つとして定義する、請求項９～１２の何れか一項に記載の流体噴射装置。
14. 各流体噴射ダイについて、前記カスタマイズビットが第１の不揮発性メモリセルに書き込まれると、前記複数の第１の不揮発性メモリセルへの書き込みアクセスは、無効にされる、請求項９～１３の何れか一項に記載の流体噴射装置。
15. 各流体噴射ダイについて、前記複数の第１の不揮発性メモリセルは、ライトワンスメモリセルである、請求項９～１３の何れか一項に記載の流体噴射装置。
16. 各流体噴射ダイについて、前記制御ロジックは、前記複数の第１の不揮発性メモリセルへの外部読み取りアクセスを禁止する、請求項９～１５の何れか一項に記載の流体噴射装置。
17. 複数の流体作動装置を駆動するために集積回路を動作させるための方法であって、
    対応する複数の第１の不揮発性メモリセルに記憶された複数のカスタマイズビットを読み取り、
    ノズルデータストリームからアドレスを受信し、
    前記カスタマイズビットと前記アドレスを合計して、変更されたアドレスを生成すること
    を含む、方法。
18. 前記変更されたアドレスに基づいて流体作動装置を発射すること
    をさらに含む、請求項１７に記載の方法。
19. 前記変更されたアドレスに基づいて、複数の第２の不揮発性メモリセルのうちのある第２の不揮発性メモリセルにアクセスすること
    をさらに含む、請求項１７又は請求項１８に記載の方法。
20. 前記複数のカスタマイズビットは、４つのカスタマイズビットを含み、前記アドレスは、４つのビットを含み、
    前記カスタマイズビットと前記アドレスを合計することは、前記カスタマイズビットと前記アドレスを合計して、４つのビットを含む変更されたアドレスを生成することを含み、前記合計の結果として得られた最上位ビットは破棄される、請求項１７～１９の何れか一項に記載の方法。
    
    

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