JP2022517715A - Ｍｔｊデバイスにおけるテーパ状ビア構造 - Google Patents
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Abstract
ＭＲＡＭまたはＭＴＪベースのメモリ・セル用の底部電極構造は、底部のＣＤが頂部のＣＤよりも小さくなるようにテーパを含む。底部電極コンタクト構造を作製する方法は、重合度を高めたプラズマ化学を使用して誘電体層をエッチングすることを含む。本方法によって作製された製品が得られる。
Description
本発明は、新規の集積回路およびこれらの回路を製造するための方法を含む。一実施形態では、本発明は、磁気ランダム・アクセス・メモリ（ＳＴＴ－ＭＲＡＭ）アレイにおいて使用される磁気トンネル接合（ＭＴＪ）ベースのデバイスを製造するための方法を含む。
コンピュータ・メモリには、不揮発性メモリと揮発性メモリの２つの主要なカテゴリがある。本発明は、不揮発性メモリに関し、すなわち、揮発性メモリが情報を保持するために持続したエネルギーの入力を必要とするのに対して、その必要がないメモリに関する。不揮発性メモリ・デバイスでは、メモリ状態を、電力消費なしに数日から数十年にわたって保持することができる。不揮発性メモリ・デバイスの例としては、リード・オンリー・メモリ（ＲＯＭ）、フラッシュ電気的消去可能リード・オンリー・メモリ、強誘電体ランダム・アクセス・メモリ（ＦＲＡＭ（登録商標））、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）、および相変化メモリ（ＰＣＭ）が挙げられる。
不揮発性組み込みメモリ、例えば、不揮発性を有するオンチップ組み込みメモリは、エネルギーおよび計算の効率を可能にすることができる。しかしながら、大きな書き込みスイッチング電流および選択トランジスタの要件に対応するために、従来のスピン・トルク注入磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ－ＭＲＡＭ：spin torque transfer magnetoresistive random access memory）の集積には、密度に限界がある場合がある。具体的には、従来のＳＴＴ－ＭＲＡＭには、十分なスピン電流を供給するために、駆動トランジスタ要件に起因したセルサイズの制限がある。さらに、このようなメモリは、従来の磁気トンネル接合（ＭＴＪ）ベースのデバイスの大きな書き込み電流（＞１００μＡ）および電圧（＞０．７Ｖ）の要件に関連付けられている。
メモリをマイクロプロセッサ上に直接集積することで、物理的に離れた論理チップおよびメモリ・チップと比較して、はるかに広帯域なバスおよび高速動作が可能になるという利点がもたらされる。ＤＲＡＭおよびＮＡＮＤフラッシュなどの従来の電荷ベースのメモリ技術は、現在、電荷配置および検知の要件がますます精密になることに起因する深刻なスケーラビリティの問題に直面している。電荷ベースのメモリを高性能論理チップに直接組み込むことは、将来の技術ノードにとってあまり魅力的ではない。しかしながら、スピン・トルク注入磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ－ＭＲＡＭ）は、情報担体として電荷ではなく抵抗率に依存しているため、従来の電荷ベースのメモリと比較してはるかに小さい形状にスケーリングできる可能性がある。しかしながら、ＳＴＴ－ＭＲＡＭメモリが組み込まれた高性能論理チップの利点を得るには、ＳＴＴ－ＭＲＡＭと動作可能に関連付けられた適切な集積化された論理手段を含む構造、ならびに適切な製造方法が必要である。
一実施形態では、本発明は、スピン・トルク注入磁気ランダム・アクセス・メモリ（ＳＴＴ－ＭＲＡＭ）アレイを論理プロセッサに集積する方法を含む。
本発明の別の実施形態は、本方法において１つまたは複数の磁気トンネル接合（ＭＴＪ）を最初に用いること、すなわち、ＭＴＪファースト・アプローチによって（ＳＴＴ－ＭＲＡＭ）アレイを論理プロセッサ内に集積する方法を含む。本発明のさらなる実施形態は、前述の方法から得られる構造を含む。
ＭＲＡＭデバイスは、アレイ内に複数のＭＴＪを含み、各ピラーが、前もって製造されたＣＭＯＳトランジスタに接続する底部電極上にある（底部電極は、典型的には、ダマシン・プロセス（誘電体内にビアおよびトレンチをエッチングし、トレンチに金属を堆積させる）によってパターニングされた配線工程（Back End Of Line）［ＢＥＯＬ］金属相互配線に接続する）。いくつかのＭＴＪがＭＲＡＭセルを構成する。ピラーとは、円筒形状にパターニングされた磁気素子のスタックを指し、電極は、ＭＴＪデバイスを通して電流を伝達するために使用される導電性材料を含み、ＭＴＪおよびＭＲＡＭデバイスではよく知られている構造であり、これについては以下で論じる。
別の実施形態では、本発明は、ダマシン・パターニングによって形成されたテーパ状ＶＡ構造を含み、本構造は、垂直側壁を有するものと比較して、後述し、図面に示すように、特により狭いピッチにおいて、位置合わせのためのより大きなプロセス・ウィンドウを提供する。テーパ状構造の追加の利点は、ＶＡ内へのオーバエッチングの場合に、露出した金属の面積対誘電体（the exposed metal area vs. dielectric）が垂直側壁ＶＡのものよりも低い、様々な位置ずれのシナリオで見ることができる。
Ａｌｌｅｎｓｐａｃｈらの米国特許第１０，１０９，７８６号には、本明細書で言及される「スピン注入トルク」または「ＳＴＴ」および「磁気トンネル接合」または「ＭＴＪ」技術が記載および定義され、Ｋｉｍの米国特許第８，２８３，１８６号にも、本明細書で言及される「スピン注入トルク」または「ＳＴＴ」技術が記載および定義され、Ｑｉらの米国特許第６，６９７，２９４号には、本明細書で言及される「磁気抵抗ランダム・アクセス・メモリ」またはＭＲＡＭ技術が記載および定義されている。
以下の追加の特許および公開出願は、本発明の分野における現行技術の例を提供する。Ｈｓｕらの米国特許第９，５６４，５７７号、Ｌｉｕらの米国特許第８，４５０，７２２号、Ｃｈｕａｎｇらの米国特許第９，８１８，９３５号、Ｓｕｎｇらの米国特許出願第２０１７／０２２２１２８号、Ｇａｍｂｉｎｏらの米国特許第６，２２２，２１９号、Ｌｅｅらの国際公開第２０１７／１５５５０８号、およびＸｉａらの米国特許第９，７９９，８２４号である。
添付の図面は、必ずしも縮尺通りには描かれていないが、それでもなお本発明を説明し、本発明の様々な実施形態を例示するために含まれており、本明細書（すなわち、「明細書」および「特許請求の範囲」）とともに、本発明の原理を説明する役割も果たす。
本発明は、前述の必要性に対処する方法によって製造される構造体、製造品、プロセス、および製品を含む。
前述および他の利点を達成するために、また、本明細書で具現化され、広範に説明される本発明の目的に従って、以下の詳細な説明は、様々な形態で具現化することができる本発明の開示された例を含む。
本明細書に記載の具体的なプロセス、化合物、組成物、および構造の詳細は、特許請求の範囲の基礎、および当業者に本発明を任意の新規かつ有用な仕方で用いることを教示するための基礎を含むだけでなく、本発明をどのように作製および使用するかの説明も提供する。以下の明細書、特許請求の範囲、本開示の要約、および図面は、本発明の様々な特徴、目的、および利点、ならびにそれらがどのように実現および取得され得るかを説明しているだけでなく、これらの特徴、目的、および利点は、本発明を実施することによっても明らかになるであろう。
本発明は、ピッチが下方にスケーリングするにつれて、様々なモジュール、すなわち、本発明に従って製造されたデバイスの位置合わせが、サブトラクティブ・パターニング（subtractive patterning）・スキームにとってより問題になることを考慮に入れている。「ピッチ」とは、２つの個々のデバイス特徴、この場合はＭＴＪピラー間の間隔を指し、各特徴の中心から測定される。一例として、直径５０ｎｍのピラーに対する１００ｎｍのピッチとは、実際には各ピラーの外壁間に５０ｎｍのスペースがあることを意味する。そのようなモジュールの１つは、ＳＴＴ－ＭＲＡＭなどのメモリ・セル技術で利用される「ＶＡ」または底部電極／ランディング・パッドを備える。このモジュールは、メモリ素子を堆積させるための適切な表面を提供し、下にある金属レベルへの接触を提供するため、重要である。従来技術のＶＡは、再スパッタリングされた材料がメモリ素子の側壁に堆積する可能性があり、すなわち、再スパッタリングにおいて、本発明のテーパ状ＶＡのより小さな底面と比較して、従来技術のＶＡのより大きな底面が、より大きな導電性材料源を提供するため、潜在的な歩留まり低下要因（yield detractor）ともなる。ＳＴＴ－ＭＲＡＭの場合、これは、デバイスを動作不能にするトンネル障壁両端間の短絡をもたらす可能性がある。
「再スパッタリング」とは、スタックをパターニングするために使用される高エネルギー・イオンへの曝露に起因して、底部電極表面からの原子が物理的に移動することを意味する。移動した原子は、次いで、ＭＴＪデバイスの側壁に付着する可能性がある。図１、図３、図５、図７、および図９は、このプロセスを示す。
一態様では、本発明は、ＶＡの形成に用いられる誘電体層をエッチングすることを含む方法によって、底部電極コンタクト構造の面積が低減されたテーパ状ＶＡを作製する方法を含む。本方法は、プラズマの重合度を高める有機ガス・プラズマ化学の使用を含む。有機ガス・プラズマ放電では、エッチングと堆積反応が同時に生じる。例えば、特定の条件下での一般式ＧｘＨｙＦｚのフルオロカーボン・ガスは、プラズマによって処理された表面上にフルオロカーボン・ポリマー層を堆積させる。一実施形態では、ＣＦ４：ＣＨＦ３を含む混合物を使用する。これらのフルオロカーボンは、１：４の比率で使用するが、それぞれまたは両方を約１０～約２０パーセント変化させることによって、その比率を変えることができる。
典型的には、誘電体層に開口部をエッチングする際に、開口部の垂直側壁を確保するように条件が選択されるが、動作圧力、ソースおよびバイアス電力、化学比などのパラメータを調整することで、開口部の側壁へのポリマー膜の堆積を増加させることができ、したがって、底部のＣＤがより小さなテーパ状開口部を作成することができる。次いで、テーパ状開口部を導電性金属で充填してＶＡを形成する。
テーパは、バイアス電力を下げて高エネルギー・イオンの異方性の寄与を減らすことによって、および、圧力を上げてプラズマのイオン化度を減らすことによって、形成される。これらの調整は両方とも、中性核種とラジカル核種との反応によるフルオロカーボン膜の堆積の促進をもたらし、この堆積は、これらの核種の等方性角度分布に起因して、エッチングされたビア構造の側壁で優勢的に起こる。エッチングが垂直方向に進むにつれて、フルオロカーボン膜がビアの側壁に堆積し続けるため、結果としてテーパ状構造になる。
図において、Ｍｘポストに面するＶＡの表面積がＶＡの底部を構成し、ハードマスクに面するＶＡの表面積がＶＡの頂部を構成する。従来技術のＶＡの頂部および底部の表面積は、実質的に同じであるのに対して、本発明では、ＶＡの底部の表面積は、ＶＡの頂部の表面積よりも実質的に小さい。本明細書および添付の図面全体を通してＶＡを説明する際に、「頂部」および「底部」のこれらの定義が使用される。従来技術のＶＡと比較すると、本発明のＶＡは、再スパッタリングのための底部における導電性材料の利用可能な面積を減少させ、下にある層への潜在的または実際の深刻なオーバエッチングを実質的に減少させる。従来技術のＶＡの底部の比較的大きな表面積は、「潜在的な歩留まり低下要因」を構成する。
一実施形態では、本発明は、ダマシン・パターニングによって形成されたテーパ状ＶＡ構造を含み、本構造は、特に狭いピッチ、すなわちセル間の距離がより小さい場合に、垂直側壁を有するものと比較して、位置合わせのためのより大きなプロセス・ウィンドウを提供する。ＭＲＡＭデバイスの場合、狭いピッチは、約１００ｎｍ未満のピッチを含む。
本明細書および添付の図面は、テーパ状ＶＡ構造の前述ならびに追加の利点、例えば、図に示すような様々な位置ずれのシナリオを説明および図示しており、ＶＡ内へのオーバエッチングの場合、誘電体と比較した露出金属面積が垂直側壁ＶＡのものよりも低い。これは、金属表面が、デバイスのトンネル障壁上に付着することによって短絡を引き起こす可能性がある導電性材料を生成する唯一の表面であることを意味する。したがって、誘電体に対する露出金属の比率が低い場合は、短絡を引き起こす可能性が低くなる。垂直側壁は、誘電体に対する露出金属の比率がより高いため、短絡を引き起こす可能性が高くなる。
ボイドを生成し、それによって電極の抵抗値を増加させる可能性がある垂直側壁と比較して、テーパ状ＶＡ構造は、標準的な堆積技法による金属充填を容易にする。本発明は、これらのボイドを最小限に抑えるか、または実質的に排除する。
図１および図２は、ＶＡとハードマスクと下にある金属（Ｍｘ）との間の完全な位置合わせの場合を示し、本発明（図１）と従来技術（図２）のＶＡ構造の位置合わせに違いはない。これは、ＶＡ構造の頂部のＣＤが図１および図２で同じであり、図１のテーパが底部のＣＤの減少をもたらすと仮定している。「ＣＤ」は、この場合は直径を含む「限界寸法」を指すが、一般には、特定のマスク・セットに対する最小の取得可能な特徴も指すか、または実質的に含む。さらに、線である金属レベルとは対照的に、ホールの特徴であるＶＡのパターニングにはより大きな制約がある。したがって、ＶＡの良好な真円度を達成するために、直径は、下にある金属線またはポストのＣＤを上回ることが予想される。これらの図１および図２のパラメータは、他の図３～図１０に適用される。
図３および図４は、底部金属レベルに対するＶＡの深刻な位置ずれの場合に、垂直側壁を有するＶＡ構造が２つのＭｘレベルに同時に接触し、デバイスの正しい機能を妨げるシナリオを示す。テーパ状ＶＡ構造は、接触がなされることを可能にしながらも誤差に対するマージンを増加させる。
図５および図６は、この構造の第２の利点が、パターニング中にＶＡ内へのかなりのＯＥ（オーバエッチング）が生じるプロセスに対して生じることを示す。オーバエッチングは、エッチングの規定されたエンドポイント後の時間を含み、通常、膜の不均一性を考慮するために、または表面に存在する可能性のある残留物を除去するために追加され、「エンドポイント」は、層がエッチングされたことを示すある種の（通常は発光分光法または質量分析法からの）信号を含む（例えば、ＭＴＪスタックの底部における元素が質量分析法によってもはや検出されなくなった場合、それは、エッチングが完了したことの指標である）。図５および図６は、シナリオ１をさらに示す。ハードマスクは、位置ずれしているが、ＶＡＭｘは、適切に位置合わせされている。ＯＥが進行するにつれて、露出したＶＡ金属に対する誘電体の比率は、程度はわずかであるが、テーパ状ＶＡ構造の方が高く、このことが破線の円で示されている。材料は、トレンチの底部から再スパッタされ（矢印で示す）、ＭＴＪの側壁に付着する可能性がある。ＭｇＯトンネル障壁に付着する導電性材料は、短絡を引き起こす可能性がある。したがって、短絡の確率を低くするためには、金属に対する露出した誘電体の比率が高い方が好ましい。
図７および図８は、ハードマスクは、Ｍｘに位置合わせされているが、ＶＡは、位置ずれしているシナリオ２を示す。ＯＥが進行するにつれて、露出したＶＡ金属に対する誘電体の比率は、テーパ状ＶＡ構造の方が高いことが明らかになる（破線の円で示されるように、シナリオ１よりも程度が大きい）。材料は、トレンチの底部から再スパッタされ（矢印で示す）、ＭＴＪの側壁に付着する可能性がある。ＭｇＯトンネル障壁に付着する導電性材料は、短絡を引き起こす可能性がある。したがって、短絡の確率を低くするためには、金属に対する露出した誘電体の比率が高い方が好ましい。
図９および図１０は、ＶＡおよびハードマスクの両方がＭｘに対して位置ずれしているシナリオ３を示す。ＯＥが進行するにつれて、露出したＶＡ金属に対する誘電体の比率は、テーパ状ＶＡ構造の方が高いことが明らかである（破線の円で示されているシナリオ２よりも程度が大きい）。ＯＥの進行は、ＭＴＪの側壁に付着する可能性のある、トレンチの底部からの材料の再スパッタ（矢印で示す）も引き起こす。ＭｇＯトンネル障壁に付着する導電性材料は、短絡を引き起こす可能性がある。したがって、金属に対する露出した誘電体の比率が高いほど、短絡の確率が低くなる。
図１１～図１７は、本明細書に記載の本発明に従って形成されたＶＡ構造（例えば、図１０）をＭＴＪスタックで覆うことを示す。ここで、図１１～図１７のこのＶＡ構造を「ＢＥＯＬ誘電体／Ｍｘ金属」として説明する。
図１１は、第２のプロセス・フローの概要におけるマイクロ回路デバイスまたはモジュールの層の断面の側面図を示し、ここでは、本発明のＶＡ構造とコンタクトするための底部電極を、このＶＡ構造上にＳｉＮ（またはＳｉＯｘ）、ＡＲＣ、およびＰＲ層を順次堆積させることによって構築する。このモジュールは、ＣＭＯＳとＢＥＯＬとの相互配線がすでにパターニングされた２００ｍｍウエハを構成する。このウエハを使用して、ＳｉＮ（またはＳｉＯｘ）を貫通するビア（ホール）パターンを転写して、縮小されたＣＤ底部電極を生成する。図において、ＡＲＣ＝反射防止コーティング、ＰＲ＝フォトレジスト、ＣＭＯＳ＝相補型金属酸化膜半導体、ＢＥＯＬ＝配線工程である。
図１２は、第２のプロセス・フローの概要におけるマイクロ回路デバイスまたはモジュールの層の断面の側面図を示し、ここでは、プラズマ中で不活性ガスに対して高い比率のＣＨＦ３／ＣＦ４を使用してＳｉＮ（またはＳｉＯｘ）をプラズマエッチングすることによって、図１１のモジュールを処理して図示する開口部を作成する。これにより、開口部にテーパ状プロファイルが作成され、その初期のＣＤが縮小される。しかしながら、ガスの化学的性質を調整して、開口部に非テーパ状プロファイルを得ることができる。
図１３は、第２のプロセス・フローの概要におけるマイクロ回路デバイスまたはモジュールの層の断面の側面図を示し、ここでは、下流プラズマ（downstream plasma）を使用してＰＲ／ＡＲＣ層を剥離することによって図１２のモジュールを処理し、続いて、ウエハまたはモジュールをＤＨＦ（希フッ化水素酸）にさらして、ビアまたは開口部の底部からＲＩＥ（反応性イオンエッチング）残留物を除去する。底部ＴａＮ（Ｃｕのキャッピング層）上に絶縁性ＲＩＥ残留物が存在すると、電気的にオープンになる。電気的にオープンとは、絶縁材料（この場合はＲＩＥ残留物）の存在により、電流の経路が分断されることを指す。
図１４は、第２のプロセス・フローの概要におけるマイクロ回路デバイスまたはモジュールの層の断面の側面図を示し、ここでは、ビアまたは開口部を導電性金属（例えば、ＴａＮ）で充填することによって図１３のモジュールを処理し、次いで、これを研磨して縮小したＣＤ底部電極（すなわち、底部のＣＤが頂部のＣＤよりも小さいテーパ状構造）を作成する。これにより、図５～図７に関して前述したように、構造が露出した場合、誘電体に対する金属の比率の低下がもたらされる。
図１５は、本発明のＭＴＪを形成するためのＭＴＪパターニングを含む第２のプロセス・フローの概要におけるマイクロ回路デバイスまたはモジュールの層の断面の側面図を示し、ここでは、まず、対向するＭｘ金属ポストを誘電体マトリックス内に有するＳｉＮ基板の表面上に磁気トンネル接合（ＭＴＪスタック）を堆積させる。次いで、ＭＴＪスタック上に、ハードマスクおよび頂部電極として機能するＴａＮ層を堆積させる。ピラー・マスク（ホール・マスクのネガ像）を使用してＭＴＪピラーを画定する。この場合のピラーは、円筒形状（ホールの反転）、すなわち、普通ならば中実の層内に円筒空間を構成するのに対して、このピラーは、普通ならば空の空間／面内に中実の人工物（artifact）を構成する。
図１６は、ＭＴＪパターニングにおけるマイクロ回路デバイスまたはモジュールの層の断面の側面図を示し、ここでは、Ｃｌ：ＪＣＨＦ３化学を使用してＬＴＯおよびＴａＮをエッチングすることによって、図１５のモジュールを処理する。Ｒｕキャップは、Ｃｌ／Ｆ化学に対する優れた停止層として機能し、これらの反応物の拡散に起因する損傷からＭＴＪ層を保護する。次いで、ウエハを下流プラズマ（Ｈ２０／Ｎ２）にさらして、残留表面Ｃｌを不動態化する。次に、０２プラズマを使用してＯＰＬを剥離し、続いて、残留Ｃｌ腐食を防止するための重要な工程であるＤＩ水（脱イオン水）でのリンスを行う。
図１７は、ＭＴＪパターニングにおけるマイクロ回路デバイスまたはモジュールの層の断面の側面図を示し、ここでは、メタノールまたは低分子量アルカノール（例えば、１～約４個の炭素原子を有するアルカノール）スパッタ反応性イオンエッチングまたはＩＢＥ（アルゴン）を使用して実行される物理的スパッタリング・プロセスを使用してＭＴＪスタックをエッチングすることによって、図１６のモジュールを処理する。ＩＢＥまたはイオン・ビーム・エッチングは、イオン化された不活性ガス（例えば、原子番号２、１０、１８、３６、５４、および８６を有するいわゆる希ガス）を使用する物理的エッチング・プロセスを含み、イオン・エネルギーは、一連の抽出グリッドを通して精密に制御されるため、表面に到達するすべての入射イオンが多かれ少なかれ規定されたエネルギー値を有する。ＩＢＥは、プラズマおよびＲＩＥプロセスで見られる様々な中性核種、電子などを含まないという点で、プラズマまたはＲＩＥとは異なる。
本明細書全体を通して、本発明者らは、様々な材料の等価物、ならびに元素、材料、化合物、組成物、条件、プロセス、構造などの組合せを記載しており、個別に記載されていたとしても、これらの等価物の組合せ、例えば、２成分、３成分、または４成分の組合せ、あるいはそれ以上の組合せ、ならびにそのような等価な元素、材料、組成物、条件、プロセス、構造などの任意の比率または任意のやり方での組合せも含む。
さらに、本明細書全体を通して記載されている本発明を説明する様々な数値範囲は、範囲の下限と範囲の上限との任意の組合せ、および任意の単一の数値、または範囲の下限の範囲もしくは範囲の上限の範囲を狭める任意の単一の数値も含み、これらの範囲のいずれかに該当する範囲も含む。
数値範囲を説明するために使用される値を含む数値などの、本明細書の任意の請求項または任意のパラメータに適用される「約」、「実質的な」、または「実質的に」という用語は、パラメータのわずかな変動を意味する。別の実施形態では、「約」、「実質的な」、または「実質的に」という用語は、数値パラメータを定義するために用いられる場合、例えば、最大５パーセント、１０パーセント、もしくは１５パーセント、またはそれよりも幾分高い変動を含む。
インターネットサイトを含むすべての科学雑誌記事およびその他の記事、ならびにこの明細書または出願人の発明開示陳述書が言及する発行済みおよび係属中の特許は、インターネットサイトを含むそのような科学雑誌記事およびその他の記事ならびにそのような特許で引用されている参考文献を含めて、すべてまたはいずれかが、前述の明細書だけでなく、以下の特許請求の範囲および本開示の要約にも、全体的または部分的に関係するか、または適用することができるため、この明細書に引用される目的のために、また、インターネットサイトを含むそのような科学雑誌記事およびその他の記事、ならびに特許およびそこに引用される参考文献に含まれるすべての他の開示のために、その全体が参照により本明細書に組み込まれる。
本発明の方法によって形成された構造物または製造品における金属同士の接触の正確な性質は、金属が接触する点で金属が合金または金属の混合物を形成するのか、あるいは実質的に、合金または混合金属の形成があるとしても実質的にはない金属同士の接触であるのかを記述することが困難になるため、本発明を方法による製品として請求する。
本明細書において単数形で作成されたいかなる記述も、複数形も含み、その逆も同様である。本明細書における任意の人称代名詞の使用は、本明細書で名前を挙げた発明者を指す。
本発明者らは、一部の実施形態を参照して本発明を説明したが、均等論によって定義された他の実施形態は、前述の明細書、以下の特許請求の範囲、および本開示の要約、ならびに添付の図面の広い範囲および思想に該当するものとして含まれることが意図されている。
Claims (8)
- 底部の限界寸法「ＣＤ」が頂部のＣＤよりも小さくなるように、側壁およびテーパ状の開口部を含む、ＭＴＪベースのメモリ・セル用のテーパ状ＶＡ底部電極コンタクト構造を形成するための方法であって、重合度を高めたフルオロカーボンプラズマ化学を使用して誘電体層をエッチングして前記テーパ状の開口部を形成することと、前記開口部内に導電性金属をスパッタリングすることと、を含み、それによって、前記構造が、前記側壁への前記導電性金属のコーティングを最小限に抑えるか、または実質的にコーティングを行わない、方法。
- 位置合わせ公差の向上およびスパッタ堆積の低減を得るように、ＭＴＪベースのメモリ・セル用のテーパ状ＶＡ底部電極コンタクト構造を形成するための方法であって、前記ＭＴＪベースのメモリ・セルが側壁を有し、前記方法が、側壁を有する前記ＭＴＪベースのメモリ・セルを形成するために誘電体層をエッチングすることを含み、前記エッチングが、重合度を高めたプラズマ化学を使用して前記誘電体層内にテーパの状開口部を得ることを含み、前記テーパ状の開口部の底部のＣＤが前記テーパ状の開口部の頂部のＣＤよりも小さい、前記得ることと、前記テーパ状の開口部内に導電性金属をスパッタリングすることと、を含み、それによって、前記テーパ状の開口部の前少した記減ＣＤが、前記ＭＴＪベースのメモリ・セルの前記側壁上への前記導電性金属の再堆積を実質的に最小限に抑えるか、または実質的に排除する、方法。
- 前記プラズマが、フルオロカーボンまたはフルオロカーボンの混合物を含む、請求項１または請求項２に記載の方法。
- 前記プラズマがＣｘＨｙＦｚフルオロカーボンを含み、ここで、ｘが１～約２の値を有し、ｙが１～約３の値を有し、ｚが１～約４の値を有する、請求項１または請求項２に記載の方法。
- 前記プラズマが、ＣＦ４およびＣＨＦ３フルオロカーボンを含む混合物を含む、請求項１または請求項２に記載の方法。
- 前記プラズマが、約１：４±約１０～約２０パーセントの比率でＣＦ４およびＣＨＦ３フルオロカーボンを含む混合物を含む、請求項４に記載の方法。
- 前記金属が、導電性金属、金属混合物、金属合金、または金属化合物を含む、請求項１または請求項２に記載の方法。
- 請求項１から７のいずれかの方法によって作製された製品。
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