JP2022517599A - 通信する印刷構成要素 - Google Patents

Abstract

印刷構成要素用の集積回路は、多数のメモリビットを含む。集積回路は、多数のメモリビットの少なくとも１つのメモリビット及び噴射パルスグループの噴射アクチュエータを選択するための選択回路を含むことができる。集積回路は、多数のメモリビットの少なくとも１つのメモリビットに書き込み電圧を供給するためのメモリ電圧調整器を含むことができる。【選択図】図１５

Description

プリンタ及びプリンタカートリッジは、インクを媒体へ送るための多数の技術を使用することができる。インクは、デバイスにわたる温度差により影響を受ける当該デバイスを用いて媒体に付着され得る。印刷品質は、プリンタが印刷するように命令される入力に一致する印刷ジョブの出力により、部分的に求められ得る。

特定の例が、以下の詳細な説明および図面に関連して説明される。

例示的な印刷構成要素システムのブロック図である。 例示的なマルチダイ印刷構成要素システムのブロック図である。 例示的なマルチペン印刷構成要素システムのブロック図である。 例示的な回路設計図のブロック図である。 例示的なマルチペンセンサのアーキテクチャのブロック図である。 例示的な印刷回路のアーキテクチャのブロック図である。 通信している交換可能なプリントヘッドカートリッジから格納データを伝えるための例示的な方法の流れ図である。 通信している交換可能なプリントヘッドカートリッジから格納データを伝えるようにプロセッサに命令するための命令を含む例示的な持続性コンピュータ可読媒体のブロック図である。 メモリセルにアクセスするための例示的な方法の流れ図である。 構成レジスタ書き込み用の例示的な信号セットを示す図である。 複数のイネーブルにされたレジスタ及びノズルデータを用いたメモリビットの例示的なアクセスの系統図である。 メモリセルにアクセスする論理回路の一例を示す回路図である。 イネーブルにされたアクセスステートに応答してメモリセルにアクセスするための例示的な方法の流れ図である。 例示的な回路およびメモリビット書き込み方法のブロック図である。 メモリ電圧調整器を用いて、書き込み電圧をメモリビットの選択された組み合わせに供給するための例示的な方法の流れ図である。 各流体アクチュエータと関連付けられた複数のメモリビットを有する集積回路の別の例を示すブロック図である。

詳細な説明
インク又は薬剤のような流体を、紙面、粉末、流体チャンバなどのような媒体に提供することは、流体アクチュエータ（流体作動装置）を用いて、ノズルを介して流体を押し出すことを含むことができる。一例において、流体アクチュエータの制御は、集積回路上に位置するメモリビットにより調整され得る。一例において、集積回路は、恐らくはシリコンから作成された印刷ダイである。多数のノズル、対応する流体アクチュエータ、及び操作するための対応するメモリビットが存在することができる。これらメモリビットは、バスにより並列に通信可能に接続され得る。バスは、単一レーンのアナログバスであることができる。本開示において、バスは、メモリビットの全ての組み合わせを並列に測定（判断）することができる。更に、単一レーンのアナログバスを使用することは、より複雑なバス配線、トレース、又は全般的な印刷ダイの構成を整理整頓することを可能にする。複数のメモリビットを並列に測定するために単一レーンのバスを使用することは、マルチバスのダイアーキテクチャの必要性を回避する。更に、開示されたシステムは、単一レーンのアナログバスを用いて、複数の印刷ダイにわたってメモリビットを接続するためのフレームワーク（枠組み、構造）を提供する。また、必要とされるバスレーンの数の低減は、外部測定パッドの数も低減することができ、その理由は、全てのメモリビット、区画、分割部分が単一パッドを用いて測定され得るからである。一例において、パッドは、プリンタ側のコンタクトに接続するためにダイの外部にある。一例において、パッドは、アナログ信号を伝えるためのアナログ信号パッドである。

本明細書で使用される限り、測定が行われている特定のメモリビットは、単一レーンのバスを用いて選択され得る。一例において、単一レーンのバスは、高速データ経路であり、トレース、配線または構成要素間の電子通信接続の他の手段であることができる。メモリビットは、データパケット内のプリミティブデータの一部として伝送される情報を用いて選択され得る。一例において、データパケットは、噴射パルスグループと呼ばれ得る。一例において、メモリビットの特定の選択は、噴射パルスグループを表すためのプリミティブデータを用いて行われる。また、データパケット又は噴射パルスグループは、特定の流体アクチュエータをアドレス指定する又は選択するために集積回路を介して伝達される。流体アクチュエータをアドレス指定するための１つの方法は、プリミティブ番号およびアドレス番号を含む。幾つかの例において、各流体アクチュエータに対応するメモリビットが存在することができる。他の例において、存在する流体アクチュエータより多い又は少ないメモリビットが存在することができる。

メモリビットは、複数のメモリビット及び流体アクチュエータを選択するための同じ選択レーン及び選択ロジック（論理回路）を用いて選択され得る。一例において、流体アクチュエータの選択用の情報を伝えるデータパケットは更に、これら特定の流体アクチュエータに対応するメモリビットを選択するためのデータ（プリミティブ番号およびアドレス番号を含む）を含む。

例えば、単一レーンのアナログバスを用いて、このようにアドレス指定するシステムの使用により、複数のメモリビットが、パッドへ向かう単一レーンのアナログバスに沿って選択され且つ読み出されることが可能になる。一例において、パッドは、メモリビット信号に加えて、センサ状態を伝えるためのセンサパッドである。

同じデータラインを用いて、多数の流体作動デバイスを駆動することができる。更に、単一レーンのアナログバスを使用することにより、同じダイ内に位置する及び同じアドレス上に位置する複数のメモリビットが、同じパッドから一度に一つずつ又は並列の組み合わせで選択され且つ読み出されることが可能になる。別の例において、単一のアナログバスを用いることにより、同じプリントヘッド上の異なるシリコンダイ内の複数のメモリビットが、同じ選択レーンから選択され且つ読み出されることが可能になる。メモリビットは異なるダイに位置することができる。各ダイは、異なる色に対応することができる。例えば、１つのペンは、１つの色のペンであることができ、３つのシリコン印刷ダイを含むことができる。他のペンは、黒色インクペンに位置することができ、単一のシリコン印刷ダイを有することができる。単一のアナログバスを用いることにより、別個の色のペン及び黒色ペンのような、印刷システム内の複数のプリントヘッドにわたる複数のシリコンダイにわたった複数のメモリビットが、同じパッドから選択され且つ読み出されることが可能になる。アドレスによるメモリビットの選択において、各一意のシリコンダイは、異なるアドレス番号でメモリビットを選択することができるが、同じダイ内のメモリビットは、同じアドレスで選択され得る。

集積回路は印刷ダイであることができる。集積回路は、揮発性または不揮発性メモリ（NVM）ビットであるメモリビットを使用することができる。一例において、集積回路に使用されるメモリは、ワンタイムプログラマブル（OTP）であり、アナログパッドを用いて外部から読み出され得る。例えば、メモリビット（単数または複数）は、様々な測定の条件および組み合わせの下で、予期される又は予測可能なアナログ応答を提供することができる。複数のメモリビットにアクセスする及び複数のメモリビットからの読み出しを行うことに対するこのより微妙に異なる手法に起因して、プリントヘッドの特徴要素に対するアクセスは、無許可のアクセス又は操作からいっそう保護される。更に、測定の増大した精度は、印刷構成要素の機能のより具体的な状態（ステータス）監視を可能にする。更に、一例において、単一レーンのバスを用いて組み合わせて、並列に及び／又は同時に複数のメモリビットをアドレス指定する又は当該メモリビットを読み出すことは、アドレス指定または読み出し操作の数を低減することができ、それにより動作が早められる。更に、及び対照的に、並列読み出しを試みるために複数レーンのバスを用いることは、印刷ダイ上の空間に押し寄せる可能性がある複数の回路線を使用する。更に、プリントヘッド（単数または複数）に別の配線を追加することには、関連したコストの増加および信頼性の低下が付いてくる。

印刷構成要素またはプリント構成要素は着脱可能であることができる。着脱可能な印刷構成要素は、プリンタから取り外される又はプリンタへ挿入され得る。また、FIRE（噴射）信号に基づいて、どのノズルがインクを吐出するかを選択するために使用される同じ回路は、集積回路のメモリにアクセスするためにも使用され得る。ノズルを選択する及びメモリビットを選択するための回路は共用され得る。回路の共用は、使用される回路面積の最小化を部分的に可能にする。更に、線（ライン）を共用するこれら２つの構成要素間の偶発的な信号伝達は、偶発的な動作またはメモリ変更の危険をもたらす可能性がある。本開示は、メモリに対するアクセスを許可する前に、アクセス順序を用いることにより、偶発的な信号伝達から保護することが意図された方法およびデバイスを含む。

上述のように、プリンタ回路は、流体作動回路とメモリセル回路との間の共用線を含むことができる。一例において、オンダイの複雑性を低減するために、インクジェットノズルを選択するために使用される高速データ経路の大部分は、メモリ素子も選択するために多目的にされる。メモリビット選択の特定の技術は、メモリビットが印刷中に偶発的に選択されないことを保証するために、メモリアクセス順序を用いた安全装置を可能にすることができる。印刷中に偶発的に選択されるメモリビットは、破損されて、プリントヘッドメモリにおいて使用できない可能性がある。

本教示は、プリントヘッドのような集積回路において、読み出し及び書き込みモードでメモリにアクセスするために使用されるアクセスモード順序を示す。一例において、プリントヘッドは、シリコンダイのようなダイを含むことができる。シリコンダイは、シリコンの長い部片であることができる。サイズ及びそれ故に未処理のシリコンのコストを低減するために、回路のサイズ又は外形（プロファイル）は、同じ信号伝達線を共用する複数の構成要素により、低減され得る。例えば、ノズルの選択は、メモリビットの設定に使用される同じハードウェアを使用することができる。一例において、メモリビット又はメモリセルは、不揮発性メモリ（NVM）であることができる。NVMの使用は、プリントヘッドからプリンタへ情報を伝達するために使用され得る。ダイからの亀裂および温度の測定値のような情報の伝達は、検出された状態に従って、プリントヘッドに対する命令の計算と調整を可能にする。一例において、プリンタに伝達されるべき、NVMに含まれる情報は、ダイの熱挙動、ダイのオフセット、領域情報、カラーマップ、ノズルの数、ノズル機能、様々な領域におけるダイ温度、亀裂検出、及び他の情報を含むことができる。

ノイズ又は共用される構成要素に対する意図されない信号伝達ではなくて、適切なデータがNVMにセーブされることを保証するために、アクセス順序が使用される。アクセス順序は、印刷選択データも伝える及び実行する回路により、メモリに偶発的に書き込むことを防止することができる。質を損なわずに回路を共用するための能力は、大幅な回路面積の節約を可能にする。構成要素を共用することは、例えば、流体アクチュエータとNVMビットの双方を選択するためのデータ経路の共用を含むことができる。

偶発的なメモリアクセスを防止するための別の方法は、FIRE信号の立ち下がりエッジ時にアクセス順序をリセットすることである。これは、MODE（モード）パッド上の信号またはノイズの障害がアクセス順序の最初の段階に制限されることを保証し、この場合、メモリビットはさらされない。それよりむしろ、メモリビットにアクセスするためのプロセスは、悪意の又は間違った信号伝達なしに、迅速に抜け出る前に一時的に開始することができる。

一例において、メモリアクセスモードを可能にするための順序は、６つのステップを有することができる。例示的な第１のステップにおいて、構成レジスタが、メモリモードをイネーブルにするためにアクセスされ得る。例示的な第２のステップにおいて、噴射パルスグループ（FPG）データをロードすることは、FPGヘッダに設定されている不揮発性メモリイネーブル（NVM－イネーブル）ビットと共に書き込まれるべきビット（単数または複数）を含むことができる。本明細書で使用される限り、FPGは、噴射のためにプリミティブを選択するために使用されるデータパケットを意味することができる。本明細書で使用される限り、プリミティブは、ノズルのような、流体作動デバイスのグループを意味することができる。一例において、NVM－イネーブルビットは、フローティングゲートアバランシェ酸化金属半導体（FAMOS）素子のような、メモリ素子に格納されたイネーブル化ビットを意味することができる。例示的な第３のステップにおいて、FIREパッドのパルスは、０信号から１信号へ、そして０に戻るように下がり、それは、FIRE線に沿ったロー（低）からハイ（高）そしてローの信号伝達順序に対応する。FIRE信号は、流体アクチュエータを作動させるようにトリガするだけでなく、データをクリアすることにより、メモリ回路の構成およびメモリレジスタにも影響を及ぼすことができる。データのこのクリア又はリセットは、最初のアクセスが代わりに同じ線に沿った偶発的な信号伝達によるものであった場合に、偶発的なメモリアクセスを防止することに役立つ。例示的な第４のステップは、メモリモードをイネーブルにするための別の構成レジスタアクセスを含む。例示的な第５のステップは、ひとたび先の４つのステップが実行されたならば、単に可視にされるMemory Configuration Register（メモリ構成レジスタ）に対する書き込みを含む。最後に、一例において、０信号から１信号へ、そして０に戻るように下がるFIREパッドのパルスが存在することができる。この第２のFIRE（噴射）信号がハイ信号状態で駆動されている持続時間の間に、ビット（単数または複数）が、メモリ素子から読み出され得る、又はメモリ素子に書き込まれ得る。

噴射パルスグループをロードすることに関して、メモリビットは、流体アクチュエータの噴射パルスグループのプリミティブデータを選択するために使用されるものと同じ高速データ経路を用いて、選択される。これは、個々の流体アクチュエータと同じ精度でもって、メモリビットがプリミティブ番号とアドレス番号により、同様に選択され得ることを意味する。一例において、FIREパッドがハイ（１）からロー（０）に遷移するときはいつも、構成レジスタのNVM－イネーブルビットがクリアされ得る。上述されたように、当該クリアは、偶発的なアクセスの機会（可能性）を低減する。構成レジスタのNVM－イネーブルビットがクリアされる場合、メモリ構成レジスタの全ビットもクリアされる。従って、立ち下がるFIRE信号は、NVMに対するアクセスを更にディスエーブルにする。NVMにアクセスするためには、構成レジスタのNVM－イネーブルビットが、シフトデータのNVM－イネーブルビットと共に、設定されなければならない。これら最初の状況に関して、発生の順序は、FIRE信号が立ち上がる前にそれらの双方が生じる限り、互いに交換可能である。FIRE信号が立ち上がる又はハイの状態になる際、この信号により、シフトデータからのNVM－イネーブルビットが、集積化された印刷ダイの内部のラッチを設定することを可能にする。一例において、ひとたびその内部ラッチが設定されたならば、構成レジスタのNVM－イネーブルビットが１に書き換えられることができ、その理由は、NVM－イネーブルビットが立ち下がるFIRE信号によりクリアされたからである。この例において、NVM－イネーブルビットが０である時はいつでも、メモリ構成レジスタがクリアされる。構成レジスタに設定されているNVM－イネーブルビットと共に、設定内部ラッチを用いて、メモリ構成レジスタは、書き込みのためにイネーブルにされる。

一例において、メモリ構成レジスタは、構成レジスタ接続に並列に動作することができるが、複合条件が特定の順序に適合された後でのみ、ビットを書き込むことに制限されるという点で、シャドウレジスタである。従って、メモリ構成レジスタは、ドットデータストリームのビット、並びに構成レジスタのビットを介して、イネーブルにされることができ、次いでそれは、シフトするためにメモリ構成レジスタをイネーブルにする。更に、一例において、メモリ構成レジスタは、NVMモードの最後のイネーブルとして使用されることができ、及び読み出し／書き込み及び列または特別メモリビットを選択するためにも使用され得る。

幾つかの順序が示されるが、他のより複雑なシリアル書き込みプロトコルが、本明細書で開示された技術の範囲内で企図される。他の複雑なアクセス技術を用いて、NVMが通常（非NVM）動作中に偶発的にアクセスされることができないことを更に保証することができる。また、本明細書で説明されるアクセス順序およびプロトコルは更に、構成レジスタに対して本質的にシャドウな並列レジスタであるメモリ制御レジスタを取り除いたような、多数の方法で変更され得る。更に、信号伝達に関して本明細書で説明される例において、MODEパッド信号も、メモリ構成レジスタのメモリアクセスを呼び出すためにFIRE信号に取って代わるために使用され得る。

図１は、例示的な印刷構成要素システム１００のブロック図である。当該簡易図は、技術を示すための文脈を提供するために、構成要素を含む及び排除する。

印刷構成要素は、複数のペン及びカートリッジを保持するための印刷カートリッジ、又は印刷システムの他の構成要素を構成するための印刷ハードウェアであることができる。一例において、印刷構成要素は、印刷システムにおいて着脱可能および交換可能であることができる。印刷構成要素は、詰め替え式デバイスであることができる。印刷構成要素は、インクのような流体用の、タンク、チャンバ、又は容器を含むことができる。印刷構成要素は、流体用の交換可能な容器を含むことができる。

印刷構成要素は、集積回路１０２を含むことができる。集積回路１０２は使い捨てすることができる。印刷構成要素および集積回路１０２は、双方が同時に配置されるように物理的に結合され得る。一例において、印刷構成要素および集積回路１０２は、一方が配置されて及び交換されることができると同時に、他方が印刷システムに存続するように、物理的に切断できる場合がある。集積回路１０２は、流体が吐出される多数のノズルを含むことができる。集積回路１０２は、流体アクチュエータが印刷媒体の方向に流体を駆動する多数の流体供給ノズルを含むことができる。印刷媒体は、数ある中でも、用紙、プラスチック及び金属であることができる。一例において、集積回路１０２は、圧電噴射、サーマル噴射、又はプリントヘッドに沿った複数の分散点を用いる他の印刷技術を通じて動作することができる。

集積回路１０２は、多数のメモリビットを含むことができる。一例において、集積回路１０２は、メモリビットＡ１０４、メモリビットＢ１０６、メモリビットＣ１０８、メモリビットＤ１１０、メモリビットＥ１１２、及びメモリビットＦ１１４を含むことができる。ひとまとめにして、これらメモリビットは、多数のメモリビットと呼ばれ得る。

多数のメモリビットは、単一レーンのアナログバス１１６により、集積回路１０２の外部に位置するパッド１１８に導電的に結合され得る。一例において、パッド１１８は、印刷構成要素の外面に位置することができる。多数のメモリビットをパッド１１８に導電的に結合することは、配線またはトレースを介した電気接続を含むことができる。一例において、結合は、パッド１１８にアナログ情報を提供する他の通信手段によることができる。

メモリビット、又はメモリビットの特定の組み合わせが、一度にそろって選択されて、アクセスされて、又は読み出され得る。選択されたメモリビットの組み合わせは、同時に読み出し、アクセス又は動作のために、個別的に識別されて選択され得る。一例において、メモリビット、又はメモリビットの組み合わせは、メモリアクセスモード及び単一レーンのアナログバス１１６を用いて選択される。一例において、メモリビットは、構成レジスタのアクセスを用いてイネーブルにされたメモリアクセスモードにより選択される。一例において、メモリアクセスモードの構成は、レジスタ以外の他のデータ構造および構成方式を通じて行われ得る。複数のメモリビットを並列に選択し、操作し、活性化し、又は読み出すためにメモリアクセスモード及び単一レーンのアナログバスを使用することは、測定（判定）されるべき各メモリビットの所望のプリミティブ及びアドレスを選択するためにシリアルデータ経路を通じて行われる。ひとたびメモリビットがシリアルデータ経路を介して伝達されるプリミティブ及びアドレス情報の使用を通じて選択されるならば、メモリビットは、パッド１１８までの共用される単一レーンのアナログバス１１６を介して同時にアクセスされ、又は読み出され得る。

一例において、メモリビットの読み出しは、既知の電流が選択されたメモリビットに印加された際に、測定されるべき電圧出力という結果になることができる。一例において、メモリビットの読み出しは、既知の電圧が選択されたメモリビットに印加された際に、測定されるべき電流出力という結果になることができる。同様に、既知の入力に対するこれら測定値は、同時に測定されているメモリビットの組み合わせに対して行われ得る。測定のために選択されたメモリビットの一意の組み合わせは、メモリビットの特定の組み合わせに対して予測可能であり且つ割り当て可能であることができる。従って、メモリビットの組み合わせの測定は、どれぐらいの数のビットが選択されて、且つ選択されたビットのどれぐらいの数がプログラミングされるかに依存した応答で、並列に行われ得る。一例において、プログラミングされたメモリビットは、プログラミングされていないメモリビットとは異なるように応答することができる。かくして、既知のアナログ信号がメモリビット又はメモリビットの組み合わせに印加された場合に、接続されたパッド１１８は、アナログ出力信号を検出することができ、当該アナログ出力信号は、選択されたメモリビットの特定の組み合わせ及びこれらメモリビットがプログラミングされているか否かを伝達する測定値を作成するために使用され得る。

パッド１１８がアナログバス１１６から信号を受信する際、電気信号は、印刷構成要素のコンタクトに更に伝達され、最終的に評価回路に伝達され得る。パッド１１８により伝達される電気信号は、多数のメモリビットを表す電気信号であり、より具体的には、当該信号は、多数のメモリビットの選択された全てのビットの組み合わせを表す。

メモリビットは、電流を強制的に送り込む又は電圧を強制的に送り込むことにより、測定され得る。強制的に送り込まれた電流または電圧に応じた出力アナログ信号は、単一のメモリビット及びメモリビットの組み合わせの双方に対して異なる。一例において、集積回路１０２は、集積回路または印刷ダイ毎に、一千個のメモリビットを含むことができる。本開示において、多数のメモリビットのそれぞれは、アナログバス１１６に接続され得る。この接続を通じて、一千個のビットのそれぞれは、共通アドレスに基づいて並列に個別的に又はサブセットで選択されて、パッドに接続され得る。一例において、パッドは、プリントヘッドの集積回路上にある又はオンダイである。メモリビットは、フローティングゲート金属酸化膜半導体電界効果トランジスタ（MOSFET）であることができ、プログラミングされていない場合には比較的高い抵抗値の特性を示し、プログラミングされている場合には比較的低い抵抗値の特性を示すことができる。これら抵抗特性を利用することにより、既知の応答関係は、電流、電圧および抵抗に関連するオームの法則を用いて確立されることが可能になる。

例えば、電流が印加される場合、電圧が読み出され得る又は測定され得る。選択されたメモリビットにわたって既知の電流を印加するために、内部または外部電流源が使用され得る。一例において、外部電流源は、単一レーンのアナログバスに沿ってパッドを介して提供され得る。既知の電流は、選択されたメモリビット又はビットの組み合わせにわたって並列に印加される。各メモリは並列に配線され、既知の電流に応答して、プログラミングされている各追加のメモリビットは、出力電圧応答を低減する。これはオームの法則に従っており、この場合、並列に配線されている抵抗（即ち、プログラミングされたメモリビット）の数が増加するにつれて、出力電圧は予想通りに減少する。従って、測定された出力電圧に基づいて、情報は、選択された又はプログラミングされたメモリビットの組み合わせに関して区別され得る。

対応する方法において、メモリビットの測定のための入力として、既知の電圧が印加される場合、電流が測定され得る。選択されたメモリビットにわたって既知の電圧を印加するために、内部電圧または外部電圧が使用され得る。一例において、外部電圧は、単一レーンのアナログバスに沿ってパッドを介して提供され得る。既知の電圧は、選択されたメモリビット又はビットの組み合わせにわたって並列に印加される。各メモリは並列に配線され、既知の電圧に応答して、プログラミングされている各追加のメモリビットは、出力電流応答を増大する。これはオームの法則に従っており、この場合、並列に配線されている抵抗（即ち、プログラミングされたメモリビット）の数が増加するにつれて、出力電流は、既知の一定電圧に対して予想通りに増加する。従って、測定された出力電流に基づいて、情報は、選択された又はプログラミングされたメモリビットの組み合わせに関して区別され得る

図２は、例示的なマルチダイ印刷構成要素システム２００のブロック図である。同様に付番された要素は、図１に関連して説明されたとおりである。

図２の印刷構成要素において、メモリビットＡ１０４、メモリビットＢ１０６及びメモリビットＣ１０８は全て、印刷ダイＡ２０２に位置することができる。一例において、印刷ダイＡ２０２の印刷ダイは、集積回路の形態であることができる。印刷ダイＡ２０２の印刷ダイは、シリコンの印刷ダイであることができる。更に、図２の印刷構成要素において、メモリビットＤ１１０、メモリビットＥ１１２、及びメモリビットＦ１１４は全て、印刷ダイＢ２０４に位置することができる。一例において、印刷ダイＢ２０４の印刷ダイは、集積回路の形態であることができる。印刷ダイＢ２０４の印刷ダイは、シリコンの印刷ダイであることができる。

印刷構成要素の構成は、印刷ダイＡ２０２のような第１のダイ上のメモリビットＡ１０４のような第１のメモリビットの位置、及び印刷ダイＢ２０４のような第２のダイ上のメモリビットＤ１１０のような第２のメモリビットの位置を可能にすることができる。印刷ダイ間で分割されたメモリビットを有するこの構成において、アナログバス１１６は依然として、単一レーンの経路における複数のダイにわたるメモリビットのそれぞれをパッド１１８に接続することができる。アナログバス１１６が複数のダイにわたって並列に接続された状態のままであるので、複数のダイのメモリビットは、全てのメモリビットが図１で看取されたようにダイにより分離されていない場合と同じで、並列に同時に読み出され得る。例えば、既知の電圧が、印刷ダイＡ２０２及び印刷ダイＢ２０４の双方のメモリビットに同時に印加され得る。既知の電圧が双方のダイにわたるメモリビットに印加されるので、メモリビットの組み合わせは、パッド１１８に接続された単一レーンのアナログバスを介して並列に読み出され得る。

一例において、印刷ダイＡ２０２は、赤色のような第１の流体タイプを吐出することができる。印刷ダイＢ２０４は、青色のような第２の流体タイプを吐出することができる。複数のメモリビットからの測定、選択および読み出しは依然として、複数の印刷ダイにわたって行われることができ、当該複数の印刷ダイのそれぞれは、他の印刷ダイとは異なる色を印刷する。一例において、印刷ダイＡ２０２及び印刷ダイＢ２０４は、１つ又は多数のプリントヘッド２０６上に配置され得る。

図３は、例示的なマルチペン印刷構成要素システム３００のブロック図である。同様に付番された要素は、図１及び図２に関連して説明されたとおりである。

図３の印刷構成要素は、１つ又は多数のプリントヘッド２０６を含む印刷ペンＡ３０２を含む。また、図３の印刷構成要素は、別個の印刷ペンＢ３０４も含む。本明細書で使用される限り、印刷ペンは、キャリッジ、保持具、分離器、印刷ケーシング、印刷カートリッジ又は他の分離する製品またはデバイスであることができる。印刷ペンＢ３０４は、印刷ダイＣ３１０及び印刷ダイＤ３１２にそれぞれ配置されたメモリビットＧ３０６及びメモリビットＨ３０８と共に示される。印刷ペンＢ３０４のメモリビット及び印刷ダイは、印刷ペンＡ３０２のメモリビット及び印刷ダイと機能が同じであるが、物理的に互いから区別される。メモリビットＧ３０６及びメモリビットＨ３０８は、メモリビットＡ１０４、メモリビットＢ１０６、メモリビットＣ１０８、メモリビットＤ１１０、メモリビットＥ１１２、及びメモリビットＦ１１４と並列に、アナログバス１１６により接続され得る。印刷ペンＡ３０２及び印刷ペンＢ３０４の双方のメモリビットは、アナログバス１１６を介してパッド１１８に通信可能に結合される。

このマルチペン印刷構成要素システム３００において、メモリビットは、印刷ダイと印刷ペンとの間で分割されることができ、アナログバス１１６は、単一レーンの経路において複数の印刷ペンにおける複数のダイにわたるメモリビットのそれぞれを、パッド１１８に接続することができる。アナログバス１１６が複数のダイにわたって並列に接続された状態のままであるので、メモリビットは、全てのメモリビットが図１で看取されたようにダイにより分離されていない場合と同じで、並列に同時に読み出され得る。例えば、既知の電圧が、印刷ペンＡ３０２の印刷ダイＡ２０２及び印刷ペンＢ３０４の印刷ダイＣ３１０の双方のメモリビットに同時に印加され得る。ダイ及び印刷ペンにわたるメモリビットの組み合わせは、パッド１１８に接続された単一レーンのアナログバスを介して並列に読み出され得る。

図４は、例示的な回路設計図４００のブロック図である。多数の構成要素が、本技術の説明を容易にするために図示されていない場合がある。更に、図示された矢印は、構成要素によるデータの押し込み又は引き出しを排他的に示す方法でデータの流れを制限しないが、代わりに本開示の技術に関連した情報の一般的な流れを示す。

回路設計図４００は、プリンタ集積回路４０４又は特定用途向け集積回路（ASIC）を含む別個のプリンタ４０２を可能にすることができる。プリンタ４０２は、印刷構成要素４０６から送受信されるべきメッセージ及びデータを処理する又は当該メッセージ及びデータと相互作用するためにプリンタ集積回路４０４を使用することができる。一例において、印刷構成要素４０６は、着脱可能または詰め替え可能である印刷カートリッジであることができる。印刷構成要素４０６は、印刷ペン、プリンタカートリッジ、プリントヘッドであることができ、又は多数のプリントヘッドを含むことができる。印刷構成要素４０６において、FIRE（噴射）パッド４０８、CLK（クロック）パッド４１０、DATA（データ）パッド４１２、及びMODE（モード）パッド４１４が存在することができる。これらパッドは、プリンタからのデジタル信号、アナログ信号、又は電気信号を印刷構成要素４０６に伝達するプリンタコンタクトであることができる。CLKパッド４１０は、クロックパッドを意味することができる。一例において、CLKパッド４１０、DATAパッド４１２、及びMODEパッド４１４は、ダイ又はプリントヘッドを構成することができるダイ構成レジスタ４１６に情報を提供し、当該情報は、噴射パルスグループ４１８において流体アクチュエータを選択すること、噴射パルスグループのメモリを読み出すために外部センサスイッチ４２０をイネーブルにすること、及び亀裂検出抵抗４２２のスイッチのような、ダイの他の抵抗をイネーブルにすることを含む。

噴射パルスグループ４１８は、流体アクチュエータ及び選択され得るそれらの関連したメモリビット４２４のグループ化である。選択に応じて、メモリビット４２４は、流体アクチュエータがFIREパッド４０８からのFIRE信号に応答して噴射するか否かを制御することができる。FIREパッド４０８は、噴射パルスグループ４１８のメモリビット４２４のデータを選択して駆動するためにラッチダイオードを使用することができる。

また、メモリビット４２４は、温度および機能性のような流体アクチュエータの機能に関する情報も格納することができる。より完全に後述されるように、メモリビット４２４は、イネーブルにされているメモリモード並びにプリミティブデータに示されているアクセス、並びにFIREパッド４０８からのFIRE信号を通じてアクセスをイネーブルにすることを含むことができる。本明細書で使用される限り、プリミティブは、流体アクチュエータのグループ及びそれらの関連したメモリビット４２４を意味することができる。

亀裂検出抵抗４２２用のスイッチは、ノズル４２８の中間に前後に織り交ぜることができる亀裂検出抵抗４２６をイネーブルにすることができる。一例において、流体は、インクであり、ノズル４２８はノズルであることができる。

印刷構成要素４０６は、Ｎダイオード４３２をイネーブルにするためのＮスイッチ４３０、Ｍダイオード４３６をイネーブルにするためのＭスイッチ４３４、及びＳダイオード４４０をイネーブルにするためのＳスイッチ４３８を含む多数の他の構成要素を含むことができる。

これら構成要素、メモリビット、亀裂検出抵抗、スイッチ及びダイオードのそれぞれは、SENSE（検出）パッド４４４に接続された単一レーンのアナログSENSEバス４４２に接続され得る。一例において、SENSEパッドは、プリンタ集積回路４０４と接続して機能するパッドであることができる。一例において、プリンタ集積回路４０４は、多数の構成要素および抵抗にわたって応答のアナログ測定値を求めるために、SENSEパッド４４４を介して電流または電圧を駆動することができる。SENSEパッド４４４又はダイ構成レジスタ４１６又はFIREパッド４０８を介して駆動されているこれらアナログ信号は、バイアス又は接地され得る。プリンタ集積回路４０４は、それ自体のアナログバイアス、及びプリンタ４０２内の及びプリンタ構成要素４０６からのアナログ・デジタル変換を含むことができる。一例において、アナログ・デジタル変換の除去は、印刷ダイからこの動作および構成要素を移動することができる。更に、プリンタ集積回路４０４は、メモリビット４２４の組み合わせのような構成要素の電圧を測定するために電流を強制的に送り込むことができる。また、プリンタ集積回路４０４は、オンダイのセンサ及び流体アクチュエータに対応する選択されたメモリビットを監視するために、組み合わされたメモリビット４２４の電流を測定するために電圧を強制的に送り込むことができる。

本開示において、多数のメモリビット４２４が、同じ選択レーンを用いて複数のメモリビット及び流体アクチュエータを選択するために使用される選択ロジックにより、選択され得る。更に、プリンタ集積回路４０４から来る電気信号は、印刷構成要素４０６に対する外部電流力であることができる。外部電流力の印加は、選択された単一のメモリビット４２４に対して測定される電圧に比べて、多数のメモリビット４２４に対するSENSEパッド４４４のようなパッド上に、より低い測定される電圧を生じることができる。これは、抵抗（例えば、選択されたメモリビット４２４）の数が増加するにつれて、一組の及び既知の入力電流に対する出力電圧が減少するからである。

同様に、プリンタ集積回路４０４から来る電気信号は、印刷構成要素４０６に印加される外部電圧力であることができる。外部電圧力の印加は、選択された単一のメモリビット４２４に対して測定される電流引き込みと比べた場合、多数のメモリビット４２４に対するSENSEパッド４４４のようなパッドにより測定される際に、より大きい測定される電流引き込みという結果になることができる。これは、抵抗（例えば、選択されたメモリビット４２４）の数が増加するにつれて、一組の及び既知の入力電圧に対する電流引き込みが増加するからである。

一例において、印刷構成要素４０６は、ノズル４２８に近接した流体アクチュエータに対応するメモリビット４２４を含む。更に、SENSEパッド４４４のようなパッドは、多数のメモリビット４２４を組み合わせて亀裂検出抵抗４２６からの電気信号を伝達するために導電的に接続され得る。更に、この導電接続は、単一レーンのアナログSENSEバス４４２を介してである。一例において、メモリビット４２４は、多数のノズル４２８に近接した流体アクチュエータに対応し、亀裂検出抵抗４２６は、ノズル４２８の中間に配線される。

図５は、例示的なマルチペンセンサのアーキテクチャ５００のブロック図である。同様に付番された要素は、図４に関連して説明されたとおりである。

プリンタダイのような集積回路は、黒色インク及びカラーインク用の多数のシリコンダイへ分離され得る。一例において、各ダイは、それら自体の色を割り当てられ得る。一例において、各色は、他のダイから離れた対応するダイを有することができる。ダイは、別個の印刷ペンに配置され得る。

図５において、シアン印刷ダイ５０４、マゼンタ印刷ダイ５０６及びイエロー印刷ダイ５０８を保持するカラー印刷ペン５０２が存在することができる。印刷ダイのＲＢＹ（赤、青、黄）の組み合わせを含む他のカラー印刷ダイは、互換性がある。カラー印刷ペン５０２で看取されるように、印刷ダイのそれぞれは、物理的に分離した印刷ダイであるが、単一レーンのアナログSENSEバス４４２は、カラー印刷ペン５０２におけるカラーダイの全てにわたって共通のままである。

マルチペンセンサのアーキテクチャ５００において、黒色印刷ダイ５１２を保持する黒色印刷ペン５１０のような、単色印刷ペンが存在することができる。単一レーンのアナログSENSEバス４４２は、黒色印刷ダイ５１２並びに別個の印刷ペンのカラー印刷ダイに直列に接続する。従って、SENSEパッド４４４を介して強制的に送り込まれる信号は、カラー印刷ペン５０２及び単色印刷ペン５１０を含む複数の物理的に分離した印刷ペンに位置する印刷ダイから測定値を集めることができる。一例において、印刷ペン５０２及び５１０は、着脱可能であることができる。

一例において、SENSEパッド４４４のような単一の検出コンタクトパッドは、SENSEパッド４４４のような単一の検出コンタクトパッドを介して単一のアナログ信号の組みあわせで多数のメモリビットを伝えるために導電的に結合された単一レーンのアナログバス４４２から、格納されたデータ（格納データとも称する）を伝えるために使用され得る。一例において、多数のメモリビットの第１のメモリビットは、シアン印刷ダイ５０４のような第１のシリコンダイに位置することができ、多数のメモリビットの第２のメモリビットは、マゼンタ印刷ダイ５０６のような第２のシリコンダイに位置することができる。

一例において、メモリ回路は、シアン印刷ダイ５０４のような、第１の流体タイプと関連付けられる第１のシリコンダイ、及びマゼンタ印刷ダイ５０６のような、第２の流体タイプと関連付けられる第２のシリコンダイを含むことができる。また、メモリ回路は、カラー印刷ペン５０２のような第１の印刷ペンに位置する第１のシリコンダイ、及び単色印刷ペン５１０のような第２の印刷ペンに位置する第２のシリコンダイを含むことができる。一例において、データ（DATA）パッド４１２は、各印刷ダイに対して別個であることができるが、MODEパッド接続、CLKパッド接続、及びFIREパッド接続は、印刷ダイにより共用される。

図６は、例示的な印刷回路のアーキテクチャ６００のブロック図である。同様に付番された要素は、図４に関連して説明されたとおりである。

印刷回路のアーキテクチャ６００は、構成レジスタ６０２、メモリ構成レジスタ６０４、ステータスレジスタ６０６、及びウォッチドッグ６０８を含むことができる。用語レジスタが使用されるが、他の記憶素子も企図される。構成レジスタ６０２は、データパッド４１２、モードパッド４１４、及びCLKパッド４１０を含む多数のパッドにより設定され得る。構成レジスタは、テストする、亀裂検出する、ウォッチドッグ６０８をイネーブルにする、遅延バイアス６１０を含むアナログ遅延、メモリビット４２４を介したメモリアクセス、及びSENSEパッド４４４を介した検出の確認を通じた妥当性検査のために、制御（CONTROL）信号を設定するために使用され得る。構成レジスタ６０２の他の構成は、テスト選択、検出パッド４４４のテスト、特定ノズル用回路の電圧遅延を含むことができる。これら遅延の１つの理由は、近くのノズルから同時に吐出する多過ぎる液滴からの流体干渉を避けることを含むことができる。また、構成レジスタ６０２は、メモリビットイネーブルを介したメモリビット４２４のアクセスのためのビットを含む及び設定することもできる。構成レジスタ６０２は、亀裂検出のイネーブル化およびウォッチドッグのイネーブル化を含むことができる。

一例において、メモリ構成レジスタ６０４は少なくとも３つのビットを含み、１つは、示された列における全てのメモリ列ビットがアクセスされ得るように、列イネーブルを示す。また、メモリ構成レジスタ６０４は、読み出しモード又は書き込みモードを示すためのメモリ書き込みイネーブルも含む。また、メモリ構成レジスタ６０４は、領域化されたメモリビット４２４に対するアクセスをイネーブルにするための領域イネーブルも含むことができる。

ステータスレジスタ６０６は、DATAパッド４１２、CLKパッド４１０及びMODEパッドにより示されたようなステータスを含むことができる。ステータスレジスタ６０６は、プリントヘッドのステータス情報を報告することができる。一例において、ステータスレジスタ６０６の１つのビットは、入力パッドを監視し、FIRE信号が適切に機能していない可能性があるような状態（ステータス）の時を示すためのウォッチドッグビットであることができる。一例において、また、ステータスレジスタは、他の情報を示すための改訂ビットも含むことができる。一例において、ステータスレジスタは、適切な位置合わせのためにウェハーテスト中に使用され得る。

ウォッチドッグ６０８は、FIREパッド４０８からのFIRE信号が特定の時間閾値を過ぎてハイレベルで駆動されている場合に、障害がクリアされるまで、内部FIRE信号がディスエーブルにされることを保証する。障害をクリアするためのメカニズムは、ウォッチドッグ６０８をターンオフすることによる、又は外部ダイリセットを通じてである。例えば、構成レジスタを０に設定することも、ステータスレジスタにおけるウォッチドッグの障害検出ビットをクリアする。

印刷回路のアーキテクチャ６００は、数ある中でも、VDD、LGND、Nreset、PGND及びVPPを含む他のパッドを含む。VDDは、共通ロジック電力線（VDD）を意味することができ、LGNDは、共通ロジック接地線を意味することができる。Nresetは、トリップされたウォッチドッグ６０８のリセットを意味することができる。PGNDパッドは、流体アクチュエータに接続された接地を含むことができる。VPPパッドは、流体アクチュエータに接続された共用電力（VPP）バスを意味することができる。

上述されたように、遅延バイアス６１０は、ノズル及びサーマルデータ６１２に格納された噴射時間を調整することができる。ノズル及びサーマルデータ６１２は、主としてクロック線、データ線、及び噴射線に基づいて設定され得る。サーマルデータは、ノズルアレイにわたるプリントヘッドダイの温度を意味することができる。温度差は、縞状化につながる可能性があり、そのためノズルアレイの異なる部分の温度は、印刷ダイ温度の一貫性の維持を通じて、印刷品質を改善することができる。

ノズル及びサーマルデータ６１２は、フリップフロップ及びラッチのような回路記憶素子に格納されることができ、サーマルインクジェット抵抗６１４のような流体アクチュエータを通じて行われ得る。一例において、また、ノズル及びサーマルデータは、特定の順序がたどられる場合にメモリビットに対するアクセスも提供する。同じノズル及びサーマルデータを用いるメモリビット４２４の特定のアクセス順序は、図９～図１３に関連して更に後述される。メモリビットがアクセスされる場合、メモリビット４２４は、メモリ構成レジスタ６０４により制御されたメモリ電圧生成器６１６でもって書き込まれ得る。

図７は、通信している交換可能なプリントヘッドカートリッジから格納データを伝えるための例示的な方法７００の流れ図である。ブロック７０２において、方法７００は、多数のメモリビットを選択することを含む。一例において、多数のメモリビットのそれぞれは、シリコンダイ上に位置する流体アクチュエータに対応する。多数のメモリビットは、多数の流体アクチュエータに対応することができ、この場合、多数の流体アクチュエータは多数のシリコンダイ上に位置する。ブロック７０４において、方法７００は、入力アナログ電気信号を多数のメモリビットに供給することを含む。

ブロック７０６において、方法７００は、多数のメモリビットに通信可能に接続された単一の検出コンタクトパッド上の出力アナログ電気信号を測定することを含み、多数のメモリビットに対して組み合わせて測定がなされる。一例において、出力アナログ電気信号は、単一の検出コンタクトパッド上の単一のメモリビットの比較電圧を基準として、多数のメモリビットを組み合わせて測定する単一の検出コンタクトパッド上のより低い電圧であると測定される。出力アナログ電気信号は、単一の検出コンタクトパッド上の単一のメモリビットの比較電流を基準として、多数のメモリビットを組み合わせて測定する単一の検出コンタクトパッド上のより高い電流であると測定され得る。

理解されるべきは、図７のブロック図は、方法７００が図７に示された動作の全てを含むべきであることを示すことが意図されていない。むしろ、方法７００は、より少ない要素、又は図７に示されていない追加の要素を含むことができる。

図８は、通信している交換可能なプリントヘッドカートリッジから格納データを伝えるようにプロセッサに命令するための命令を含む例示的な持続性コンピュータ可読媒体８００のブロック図である。コンピュータ可読媒体８００は、コンピュータ可読媒体８００から受信された命令を実行するためのプロセッサ８０２を含むことができる。命令は、コンピュータ可読媒体８００に格納され得る。これら命令は、通信している交換可能なプリントヘッドカートリッジから格納データを伝えるようにプロセッサ８０２に命令することができる。命令は、電気信号、光信号、又は類似したコンピューティング環境においてデータの伝送用の通信の任意の他の適切な手段として、バス８０４を介して伝達され得る。

コンピュータ可読媒体８００は、多数のメモリビットを選択するためのメモリビットセレクタ８０６を使用することができる。一例において、多数のメモリビットはそれぞれ、シリコンダイ上に位置する流体アクチュエータに対応する。多数のメモリビットは、多数の流体アクチュエータに対応することができ、この場合、多数の流体アクチュエータは、多数のシリコンダイ上に位置する。

コンピュータ可読媒体８００は、多数のメモリビットに入力アナログ電気信号を供給するためにアナログ入力プロバイダ８０８を使用することができる。コンピュータ可読媒体８００は、多数のメモリビットに通信可能に接続された単一の検出コンタクトパッド上の出力アナログ電気信号を測定するためのアナログ出力測定器８１０を使用することができ、当該測定は、多数のメモリビットに対して組み合わせてなされる。一例において、出力アナログ電気信号は、単一の検出コンタクトパッド上の単一のメモリビットの比較電圧を基準として、多数のメモリビットを組み合わせて測定する単一の検出コンタクトパッド上のより低い電圧であると測定される。出力アナログ電気信号は、単一の検出コンタクトパッド上の単一のメモリビットの比較電流を基準として、多数のメモリビットを組み合わせて測定する単一の検出コンタクトパッド上のより高い電流であると測定され得る。

理解されるべきは、図８のブロック図は、コンピュータ可読媒体８００が図８に示された構成要素の全てを含むべきであることを示すことが意図されていない。むしろ、コンピュータ可読媒体８００は、より少ない要素、又は図８に示されていない追加の要素を含むことができる。

図９は、メモリセルにアクセスするための例示的な方法９００の流れ図である。ブロック９０２及び９０４を含む幾つかのステップの順序は、任意の順序で実行され得るが、ブロック９０６～９１６のような他のステップは、示された順序で実行される。更に、特定のビット、信号、レジスタのような回路構成要素が命名されているが、これらの特定の要素は、同じ結果も有することができるより一般的な構成要素および要素の単なる一例である。

ブロック９０２において、メモリにアクセスするための方法９００は、NVM－イネーブルビットを構成レジスタに書き込むことを含む。本明細書で使用される限り、NVM－イネーブルビットは、メモリ素子として働くことができるフローティングゲートアバランシェ酸化金属半導体（FAMOS）素子をイネーブルにするためのビットを意味することができる。上述されたように、情報のビットの少なくとも２つの状態間で格納および切り換えを行うことができる他のメモリ素子も使用され得る。構成レジスタへのNVM－イネーブルビットの書き込みは、レジスタ以外の他の記憶素子の他の例も意味することができる。構成レジスタは、プリントヘッドダイ内の構成回路用のNVM－イネーブルビットのような情報を受信および格納することができる他の回路またはデータ構成方法と置き換えられ得る。

ブロック９０４において、方法９００は、データラインでもってノズルデータをロードすることを含み、この場合、ノズルデータは、データストリームにおいてNVM－イネーブルビットを設定するための情報、並びにノズルの特定のアドレスを用いてアクセスするために不揮発性メモリ（NVM）ビットを選択するための情報を含む。本明細書で使用される限り、印刷ダイへ電気信号を供給する多数の線（ライン）が存在することができ、それらの１つは、データ線であることができる。データ線は、やがて来るFIRE信号に応答してどのノズルが噴射されるべきであるかの選択のような、一連の流体作動デバイスに情報を供給することができる。次にどのノズルが噴射されるべきであるかの選択は、ノズルに対応するNVMビットに格納され得る。一例において、データ線により供給される選択データは、ノズル選択データの対応するNVM－イネーブルビットも含む。一例において、NVM－イネーブルビットは、ノズル選択データのヘッダ又はフッタで伝達され得る。上述されたように、９０２及び９０４は、何れかの順序で行われ得る。これら２つのステップの結果は、NVM－イネーブルビットが構成レジスタへ書き込まれ、NVM－イネーブルビットがデータ線に設定されることである。

ブロック９０６において、FIRE信号は、集積回路のFIREパッドから駆動され、最初に信号ハイに駆動され、次いでローに駆動される。本明細書で使用される限り、FIRE信号は、FIREパッドに対する電気接続を通じて各ノズルに送信される信号である。これらノズルは、プリミティブと呼ばれるグループに、一緒になるようにグループ化され得る。ノズルに加えて、レジスタのビットもFIRE線に接続され、それにより、噴射される際、構成レジスタにおいてとられている動作という結果になる。上述されたように、用語のレジスタの使用は、１つの特定の具現化形態であり、本明細書において、他の記憶素子が企図される。本明細書で使用される限り、ハイそしてローに駆動される信号は、電流または電圧であることに関わらず、信号の強度にほぼ対応する信号の振幅を意味する。一例において、FIRE信号をハイに駆動することは、１の値として解釈されることができるが、ローを駆動する又は全く駆動しないFIRE信号は、０の値を有するとして解釈され得る。一例において、FIRE信号は、０から１そして０に駆動する。信号伝達の変化は、噴射ノズルが行われるべきであるような動作の時を示すことができる。ハイからローへのFIREパッドの駆動は、構成レジスタのNVM－イネーブルビットをクリアしたが、内部ラッチは、集積回路内で設定された。将来の信号伝達と組みあわされたこの内部ラッチは、メモリビットアクセスをイネーブルにすることができる。

ブロック９０８において、方法９００は、NVM－イネーブルビットを構成レジスタに書き込むことを含む。これは、ブロック９０２と同じステップであるが、この場合、当該ステップは、内部ラッチが設定された後に行われ、NVM－イネーブルビットは、構成レジスタにおいてクリアされていた。NVM－イネーブルビットを再び構成レジスタへ書き込むことは、NVM－イネーブルビットがデータ線を介して伝達されている間に、メモリアクセスビットに対するアクセスをイネーブルにする。

ブロック９１０において、方法９００は、メモリアクセスビットをメモリ構成レジスタに書き込むことを含む。本明細書で使用される限り、メモリ構成レジスタは、構成レジスタから分離した別の記憶素子であることができる。幾つかの例において、構成レジスタより少ないビットが、メモリ構成レジスタに存在する。ひとたびメモリアクセスビットがメモリ構成レジスタへ書き込まれたならば、集積回路のメモリがアクセスされ得る。メモリ構成レジスタのイネーブルにされるビットは、NVMまたはFAMOSメモリ素子がアクセスされることを可能にする制御信号として働くことができる。

判断ブロック９１２において、判断は、メモリ構成レジスタのビットにより示された制御信号に基づいて行われる。メモリ構成レジスタのビットがメモリ書き込みを示す場合、方法９００は、ブロック９１４に進む。メモリ構成レジスタのビットがメモリ書き込みを示さない場合、方法９００はブロック９１６に進む。

ブロック９１４において、FIREパッドは、所望の書き込み時間の間にハイに駆動され、次いでローに駆動される。一例において、FIREパッドの駆動は、FIRE線において、０信号を提供し、次いで１信号を提供し、次いで０信号を提供することを含むことができる。信号の値は、FIRE線上の電流または電圧に対応することができる。書き込み時間の持続時間中、FAMOSのようなメモリ素子が、アクセスされ得る。FAMOS又は他のメモリ素子にアクセスすることは、情報をFAMOS又はメモリ素子へ書き込むことを含むことができる。

ブロック９１６において、FIREパッドは、ハイに駆動されることができ、電圧または電流が測定のためにSENSE線に強制的に送り込まれ、FIRE線をロー信号に戻す。本明細書で使用される限り、SENSE線は、センサパッドのようなパッドに接続されたセンサ線を意味することができる。SENSE線は、印刷ダイの亀裂または温度のような、集積回路の状態を検出するために使用され得る。ブロック９１４又はブロック９１６を通って進むかに関わらず、FIRE信号の立ち下がりエッジがメモリ構成レジスタをクリアし、構成レジスタのNVM－イネーブルビットをクリアする。

図１０は、構成レジスタ書き込み用の例示的な信号セット１０００を示す図である。上述されたように、レジスタ以外の他のデータ構成および格納構造が企図される。一例において、他の記憶素子が、レジスタの代わりに使用され得る。信号セットは、ノズルのような流体作動デバイスにデータを供給するために使用される同じ線を用いて、構成レジスタにアクセスすることに関する１つの方式を示すために提供される。

信号セット１０００は、MODE線１００２、FIRE線１００４、CLK線１００６、及びデータ線１００８を含むことができる。本明細書で使用される限り、MODE線が接続され得る。本明細書で使用される限り、線は、電気信号の金属トレースのような、信号伝達媒体を意味することができる。電気信号に関して、他のタイプの導電線もまた可能である。同様に、電気信号以外の信号が送信される場合、適切な伝達媒体も使用され得る。MODE線１００２は、モードを示すことができ、ダイ構成レジスタを含むダイのような集積回路に接続することができる。FIRE線１００４は、集積回路の構成レジスタおよび流体作動デバイスに接続されることができ、流体作動デバイスが動作するべき時を命令することができる。この動作は、印刷媒体へ向けて、選択された流体アクチュエータに対応するインク滴を散布することを含むことができる。また、構成レジスタに接続されたFIRE信号に応答して行われる動作は、レジスタ又はメモリにおいてビットを書き込む又はクリアすることも含むことができる。

CLK線１００６は、各クロック刻みの立ち上がり動作で動作をイネーブルにする構成クロック信号を示す。DATA線１００８は、特定の印刷ダイおよびその関連したレジスタ及びメモリビットに対する構成データ線であることができる。構成データは、特定の条件が満たされる場合、DATA線１００８から直接的に受信され得る。

例えば、構成レジスタは、MODE線１００２上の信号がハイ１０１０に遷移し、DATA線１００８も１の信号値を示すハイ信号１０１２を提供する場合、書き込み動作のためにイネーブルにされ得る。構成レジスタが２つの線により動作をイネーブルにした後、更なるデータが、立ち上がり動作Ａ１０１４、立ち上がり動作Ｂ１０１６、立ち上がり動作Ｃ１０１８、及び立ち上がり動作Ｄ１０２０で看取されるようなCLK信号の立ち上がりエッジに合わせて、イネーブルにされたシリアルレジスタへシフトされ得る。これら立ち上がり動作のそれぞれと合わせて、DATA線１００８からのデータは、構成レジスタに伝達され得る。例えば、構成レジスタの三番目の位置のビット１０２２に対するデータは、CLK線１００６上の立ち上がり動作Ａ１０１４の時にDATA線１００８がハイを信号伝達している際に、レジスタへシフトされ得る。同様に、構成レジスタの二番目の位置のビット１０２４に対するデータは、CLK線１００６上の立ち上がり動作Ｂ１０１６の時にDATA線１００８がローを信号伝達している際に、レジスタへシフトされ得る。一例において、構成レジスタの一番目の位置のビット１０２６に対するデータは、CLK線１００６上の立ち上がり動作Ｃ１０１８の時にDATA線１００８がハイを信号伝達している際に、構成レジスタへシフトされ得る。一例において、構成レジスタのゼロ番目の位置のビット１０２８に対するデータは、CLK線１００６上の立ち上がり動作Ｄ１０２０の時にDATA線１００８がハイを信号伝達している際に、レジスタへシフトされ得る。この例は、４ビット長の構成レジスタの書き込みを示し、ひいてはCLK線１００６上の対応する立ち上がり動作と共にDATA線１００８上に示され得るデータの４つの位置を示す。上述されたように、他の長さの構成レジスタの書き込みのサイズは、構成レジスタのサイズに依存して、より長い又はより短くすることができる。同様に、類似した信号伝達は、他のメモリ構成に書き込むために使用されることができ、メモリのサイズと構造に従って、伝達されるデータの長さと量も変化することができる。一例において、CLKの立ち上がりエッジは、データをシリアル構成レジスタへシフトし、古い／余分なビットは、MSBitのような末端から出るようにシフトされる。

図１１は、複数のイネーブルにされたレジスタ及びノズルデータを用いたメモリビットの例示的なアクセス１１００の系統図である。同様に付番された要素は、図１０で説明されたとおりである。更に、図１１に記載されたように、構成レジスタ１１０２に対する接続に対して、MODE線１００２、FIRE線１００４、CLK線１００６及びDATA線１００８もメモリ構成レジスタ１１０４に通信可能に接続され得る。NVM－イネーブルビットのような、メモリアクセスデータビットは、ノズルデータに含まれ得るので、ノズルデータ１１０６からのこのビットは、少なくとも図９又は図１３で概説された方法を用いて、メモリ構成レジスタ１１０４に書き込まれ得る。メモリアクセス又はメモリアクセス書き込みモードをイネーブルにすることに加えて、構成レジスタ１１０２は、亀裂検出、ウォッチドッグイネーブル化、アナログ遅延、及び構成要素の妥当性検査のような、集積回路の要素をテストするための制御信号１１０８としての機能を果たすためのビットも有することができる。

メモリ構成レジスタ１１０４は、ノズルデータ１１０６からのビットのような、ドットデータストリームのビット、並びに構成レジスタ１１０２の構成レジスタメモリビット１１１０を介して、イネーブルにされる。全ての３つ（即ち、ノズルデータ１１０６のビット、構成レジスタメモリビット１１１０、及びメモリビット構成レジスタ１１０４）がイネーブルにされる場合、メモリ構成レジスタ１１０４が、メモリ制御ビット１１１２にアクセスするためにイネーブルにされる。FIRE線１００４が立ち下がりエッジを信号伝達する場合、メモリ構成レジスタ１１０４のビット、並びに構成レジスタ１１０２の構成レジスタメモリビット１１１０がクリアされる。

図１２は、メモリセルにアクセスする論理回路１２００の一例を示す回路図である。多くの構成要素は、図示された構成要素の説明を容易にするために示されていない。更に、ここで図示された論理回路は、同じダイ回路の一部であることができ、物理的に別個であることができ、異なる状態にある間に異なるタスクを実行する同じ回路であることもできる。例えば、流体作動回路は、一例において構成回路から物理的に分離されることができ、別の例において、それらは、異なる状態の同じ回路であることができる。

論理回路１２００は、流体作動回路１２０２を含むことができる。本明細書で使用される限り、流体作動回路１２０２は、流体作動デバイス１２０６を介した流体の散布を制御するために選択情報１２０４を使用する回路であることができる。一例において、流体作動回路１２０２は、集積回路上に又は集積回路内に配置され得る。流体作動デバイス１２０６は、プリミティブのグループのうちの１つのプリミティブであることができる。本明細書で使用される限り、プリミティブは、印刷媒体へ向けて、インクのような流体を吐出または変位させる流体散布ノズルのグループ化を意味することができる。流体作動回路１２０２の選択データ１２０４は、どのノズルがFIRE信号に応じて噴射され得るかを示すためのアドレス線およびプリミティブ番号または領域番号により、特定のノズルを選択するために使用され得る。

また、選択情報１２０４は、データステートビット１２０８も含むことができる。データステートビット１２０８は、選択情報１２０４のパケットのヘッダ又はフッタに格納され得る。また、データステートビットは、０又は１に対応することもできる。一例において、データステートビットの０は、データステートビットがメモリセル１２１０にアクセスするためにプロセスを開始しようと試みていないことを示すことができる。データステートビット１２０８に格納された１は、データステートビットがメモリセル１２１０にアクセスするためにプロセスを開始することを示すことができる。しかしながら、メモリセル１２１０にアクセスするために、データステートビット１２０８、構成回路１２１２、及びメモリ回路１２１４は全て、FIRE信号が集積回路を介して配置される際にイネーブルにされなければならない。本明細書で使用される限り、構成回路１２１２は、図１１の構成レジスタ１１０２、並びに他のビット変換回路タイプを含むことができる。本明細書で使用される限り、メモリ回路１２１４は、図１１のメモリ構成レジスタ１１０４、並びに他のビット変換回路タイプを含むことができる。

構成回路１２１２は、イネーブルにされた状態とディスエーブルにされた状態の１つに設定され得る、及びそれらの間で切り替えることができる構成アクセスステートを有するように構成され得る。一例において、構成回路１２１２は、構成ステートビット１２１６に応答して、構成アクセスステートをイネーブル及びディスエーブルにするように構成され得る。一例において、構成ステートビット１２１６は、構成レジスタに格納され得る。流体作動回路１２０２は、選択情報１２０４を流体作動デバイス１２０６に伝達することができるが、同じデータ及び回路内で、選択情報１２０４は、構成アクセスステートをイネーブルにするように設定されたデータステートビット１２０８を含む。従って、構成ステートビット１２１６は、構成回路１２１２がディスエーブルにされた状態からイネーブルにされた状態に変化するように、設定または変更され得る。一例において、データステートビット１２０８は、ハイの値または１に設定されることができ、このデータは、イネーブル状態が構成回路１２１２に反映されるように、ミラーリングされ得る、マッチングされ得る、又はシフトされ得る。一例において、このミラーリング、マッチング又はシフトは、データステートビット１２０８の値または信号をミラーリングすることができる構成ステートビット１２１６により、始められ得る。

メモリ回路１２１４は、イネーブルにされた状態とディスエーブルにされた状態の１つに設定され得る、及びそれらの間で切り替えることができるメモリアクセスステートを有するように構成され得る。一例において、メモリ回路１２１４は、メモリステートビット１２１８に応答してメモリアクセスステートをイネーブル又はディスエーブルにするように構成される。一例において、メモリステートビット１２１８は、データステートビット１２０８及び構成ステートビット１２１６の双方がハイを信号伝達する、それぞれが１の値を有する、又は双方がCLK信号の立ち上がり動作またはFIRE信号の立ち上がり動作の時にイネーブルにされることを示すことに応答して、変更され得る。

一例において、メモリセル１２１０は、メモリ回路１２１４のメモリアクセスステート及び構成回路１２１２の構成アクセスステートをイネーブルにさせることにより、アクセス可能にされる。一例において、データステートビット１２０８、並びに構成回路１２１２の構成ステートビット１２１６及びメモリ回路１２１４のメモリステートビット１２１８がイネーブルにされる場合に、メモリセル１２１０がアクセスされ得る。一例において、メモリセルは、イネーブルにされているメモリアクセスステート、イネーブルにされている構成アクセスステート、及び設定されているデータステートビットを含む選択情報を伝達するための流体作動回路に応答して、アクセスされ得る。一例において、データステートビットは、構成回路１２１２及びメモリ回路１２１４のイネーブル化と共に、メモリアクセスステートに設定されなければならない。これらステートの３つ全てがイネーブルにされない限り禁止されているアクセスは、共用された回路（共用回路）上に存在する場合がある偶発的な信号ノイズがメモリへ偶発的に書き込まれないことを保証する。流体作動回路１２０２は、FIRE信号上に印刷を示すために或る期間にわたって多数のノズルを選択していることができる選択データ１２０４を含むので、この共用回路は、これら多くの信号がメモリセル１２１０のデータに影響を及ぼさないことを保証するために確実にされなければならない。従って、説明された順序、及びメモリセル１２１０にアクセスするためにイネーブルにされなければならない多数のステートビットは、メモリセルのデータの保護を可能にし、並びにメモリセルのアクセスが意図された際に許可されることを確実にする。

一例において、メモリセル１２１０は、FIRE信号の持続時間の間にアクセスされる。メモリセル１２１０のアクセスは、メモリセル１２１０に書き込むこと、又はメモリセル１２１０の変更または読み出しであることができる。一例において、FIRE信号の立ち下がりエッジは、メモリアクセスステートをディスエーブルにされた状態に設定し、構成アクセスステートをディスエーブルにされた状態に設定する。ディスエーブルにされた状態の設定は、構成ステートビット１２１６及びメモリステートビット１２１８を０に、又はロー信号にリセットすることにより、又は任意の格納された値を取り除くことにより、達成され得る。

一例において、メモリステートビット１２１８、構成ステートビット１２１６、及びデータステートビット１２０８は、同じインターフェースパッド上で受信されることになる。一例において、これは、DATAパッド、CLKパッド、FIREパッド、又は特定の具現化形態に依存する他のものであることができる。本明細書で使用される限り、これらパッドのそれぞれは、電気信号が様々な論理回路１２００に供給される線に対応する。一例において、集積回路のCLKまたはクロック信号は、メモリアクセスステートをイネーブルにするためにメモリステートビット１２１８をトリガし、且つ構成アクセスステートをイネーブルにするために構成ステートビット１２１６をトリガする。図１０に示されたように、これは立ち上がり動作で生じることができる。一例において、メモリアクセスステートをイネーブルにするためにメモリステートビット１２１８を、及び構成アクセスステートをイネーブルにするために構成ステートビット１２１６をトリガすることは、クロック信号の立ち下がりエッジで生じることもできる。

図１３は、イネーブルにされたアクセスステートに応答して、メモリセルにアクセスするための例示的な方法１３００の流れ図である。図示された順序は、図示された要素の説明を容易にするために、集積回路により実行される動作を含む又は省かれる場合がある。

ブロック１３０２において、方法１３００は、イネーブルにされた状態およびディスエーブルにされた状態の一方に設定され得るメモリアクセスステートを有するように集積回路を構成することから始まる。一例において、構成回路は、構成ステートビットに応答して構成アクセスステートをイネーブル又はディスエーブルにする。

ブロック１３０４において、方法１３００は、流体作動回路でもって、データステートビットを含む選択情報を流体作動デバイスに伝達することを含む。一例において、メモリ回路は、メモリステートビットに応答して、メモリアクセスステートをイネーブル又はディスエーブルにする。

ブロック１３０６において、方法１３００は、各メモリセルがイネーブルにされているメモリアクセスステート及び設定されているデータステートビットによりアクセス可能であるように、メモリセルアレイを構成することを含む。一例において、メモリセルにアクセスすることは、データステートビット及びメモリアクセスステートの双方もイネーブルにされていることに加えて、構成アクセスステートがイネーブルにされていることを含む。メモリセルは、FIRE信号の持続時間の間にアクセスされ得る。一例において、FIRE信号の立ち下がりエッジが、メモリアクセスステートをディスエーブルにされた状態に設定し、且つ構成アクセスステートをディスエーブルにされた状態に設定する。一例において、メモリステートビット、構成ステートビット、及びデータステートビットは、同じインターフェースパッド上で受信されることになる。方法１３００は更に、クロック信号に応答して、メモリアクセスステートをイネーブルにするためにメモリ構成ビットをトリガし且つ構成アクセスステートをイネーブルにするために構成ステートビットをトリガすることを含むことができる。

一例において、メモリにアクセスするために、ステップは、流体作動デバイスのデータストリームの一部であるデータを用いて、イネーブルビットを設定することを含む。また、一例において、構成レジスタビットを書き込む。これら２つのステップに続いて、内部イネーブルビットが設定されることを可能にするために且つ構成ビットがクリアされることを可能にするために、FIRE信号をハイに駆動する。構成ビットが２回目に設定される場合、内部イネーブルビットは上述されたように設定されており、メモリ構成レジスタは、読み出し／書き込み条件、並びに２つのタイプのメモリビットのどちらがアクセスされ得るかをセットアップするために書き込まれ得る。

図１４は、例示的な回路およびメモリビット書き込み方法１４００のブロック図である。同様に付番された要素は、図４に関連して説明されたとおりである。

メモリ電圧調整器１４０２は、メモリ及び構成レジスタを介してメモリ書き込みモードをイネーブルにする単一のFIRE信号の立ち上がり動作に応答して、メモリビット４２４に電圧を供給することができる。書き込みモードをイネーブルにする例は、少なくとも図９～図１３に関連して看取され得る。メモリ電圧調整器１４０２は、流体アクチュエータと共用される共用電源（VPP）１４０４から電力を受け入れることができる。VPPパッド１４０４は、流体アクチュエータに接続された共用電力（VPP）バスを意味することができる。一例において、流体アクチュエータはノズルである。メモリ電圧調整器は、選択された流体アクチュエータに対応するメモリビットに書き込むことができる。

並列に書き込まれるべきメモリビットは、噴射パルスグループプリミティブデータの一部として、高速データ経路を用いて選択され得る。一例において、メモリビットは、流体アクチュエータと同様に、プリミティブ番号およびアドレス番号により選択される。プリミティブ番号およびアドレス番号によるメモリビットの選択により、同じダイ内に位置する且つ同じアドレス上に位置する複数のメモリビットが、並列に選択されて書き込まれることが可能になる。また、プリミティブ番号およびアドレス番号によるメモリビットの選択により、同じプリントヘッド上の異なるシリコンダイ内の複数のメモリビットが、並列に選択されて書き込まれることも可能になる。一例において、異なるシリコンダイは、３つのシリコンダイを有する、カラーペンのような単一のペン内に存在することができる。また、プリミティブ番号およびアドレス番号によるメモリビットの選択および並列書き込みは、複数のシリコンダイにわたる複数のメモリビットの選択も可能にする。これらシリコンダイは、カラーペン及び黒色ペンのメモリビットの並列書き込みのような、印刷システム内の複数のプリントヘッドにわたって存在することもできる。

アドレスによりビットを選択する場合、各一意のシリコンダイは、異なるアドレス番号上のビット（単数）を選択することができるが、同じダイ内のビット（複数）は、同じアドレスで選択される。これは、ダイ内またはプリントヘッド内のスライバ（薄片）にわたって並列に多数のビットを書き込むことにより、ペンの製造テスト時間を低減する。更に、本教示は、書き込み時間を制御するためにFIREパッド信号を用いることにより、プログラミングレベルの制御を改善する。

一例において、FIRE信号は、メモリ電圧調整器１４０２に実際に行かない。代わりに、メモリ電圧調整器１４０２は、メモリアクセスモードステートによりイネーブルにされ、ダイは、図９～図１３に示された順序を用いて参入する。ひとたびメモリ電圧調整器１４０２がイネーブルにされるならば、FIRE信号の立ち上がり動作がメモリをイネーブルにすることができる。メモリビットをイネーブルにすることにより、電流がメモリ電圧調整器１４０２からメモリビットの選択された組み合わせを流れることが可能になり、かくしてそれらを並列にプログラミングすることを可能にする。

図１５は、メモリ電圧調整器を用いて、書き込み電圧をメモリビットの選択された組み合わせに提供するための例示的な方法１５００の流れ図である。図示された順序は、図示された要素の説明を容易にするために、集積回路により実行される動作を含む又は省かれる場合がある。

ブロック１５０２において、方法１５００は、複数のメモリビットの少なくとも１つのメモリビット及び噴射パルスグループの噴射アクチュエータを選択することを含む。一例において、メモリビットの組み合わせを選択することは、単一の噴射パルスグループで行われる。多数の流体作動デバイスは、メモリにアクセスするために同じデータ線で駆動され得る。一例において、メモリビットの選択された組み合わせのそれぞれは、単一のFIRE信号の立ち上がり動作に応答して、同時に又は並列に何れか１つを書き込まれる。一例において、メモリビットの選択された組み合わせの第１のメモリビットは、第１のシリコンダイ上に位置し、メモリビットの選択された組み合わせの第２のメモリビットは、第２のシリコンダイ上に位置する。一例において、第１のシリコンダイは、第１の印刷ペンに位置し、第２のシリコンダイは、第２の印刷ペンに位置する。一例において、多数のメモリビットのそれぞれは、流体アクチュエータに対応する。一例において、多数のメモリビットの選択された組み合わせは、単一の噴射パルスグループのプリミティブ番号およびアドレス番号により選択されたデータにおいて識別される。

ブロック１５０４において、方法１５００は、メモリ電圧調整器でもって、複数のメモリビットの少なくとも１つのメモリビットに書き込み電圧を供給することを含む。一例において、メモリ電圧調整器は、単一のFIRE信号の持続時間中に、多数のメモリビットの選択された組み合わせに書き込み電圧を供給する。

図１６は、各流体アクチュエータと関連付けられた複数のメモリビットを有する集積回路１６００の別の例を示すブロック図である。要素間の接続は、信号経路、トレース、又は他の導電接続または通信接続であることができる。集積回路１６００は、複数の流体作動デバイス１６０２_０～１６０２_Ｎ、複数のメモリセル１６０４_０Ａ～１６０４_ＮＢ、選択回路１６０６、及び制御ロジック１６０８を含むことができる。更に、集積回路１６００は、書き込み回路１６１０、センサ１６１２、及び構成レジスタ１６１４を含む。

この例において、選択回路１６０６は、アドレス復号器１６１６及び活性化ロジック１６１８を含む。アドレス復号器１６１６は、データインターフェース１６２０を介して、アドレス及びデータを受信する。アドレス復号器１６１６は、活性化ロジック１６１８に電気結合される。活性化ロジック１６１８は、噴射インターフェース１６２２を介して噴射信号を受信する。各メモリセル１６０４_０Ａ～１６０４_ＮＢは、検出インターフェース１６２４を介して、書き込み回路１６１０に電気結合される。センサ１６１２は、信号経路を介して制御ロジック１６０８に電気結合され、及び検出インターフェース１６２４に電気結合される。

アドレス復号器１６１６は、アドレスに応じて、流体作動デバイス１６０２_０～１６０２_Ｎ、及び選択された流体作動デバイス１６０２_０～１６０２_Ｎに対応するメモリセル１６０４_０Ａ～１６０４_ＮＢを選択する。図示されたように、各流体作動デバイス１６０２_Ｎは、複数のメモリセル１６０４_ＮＡ～１６０４_ＮＢを有する。一例において、流体作動デバイス１６０２_Ｎ毎の複数のメモリセル１６０４_ＮＡ～１６０４_ＮＢは、構成レジスタ１６１４の外部に位置することができる。

アドレスは、データインターフェース１６２０を介して受信され得る。一例において、活性化ロジック１６１８は、データ信号および噴射信号に基づいて、選択された流体作動デバイス１６０２_０～１６０２_Ｎ、及び選択された流体作動デバイス１６０２_０～１６０２_Ｎに対応するメモリセル１６０４_０Ａ～１６０４_ＮＢを活性化する。データ信号は、供給されたアドレスに対するどの流体作動デバイス（単数または複数）が選択されるべきであるかを示すノズルデータを含むことができる。データ信号は、データインターフェース１６２０を介して受信され得る。噴射信号は、選択された流体作動デバイスがいつ活性化（即ち、噴射）されるべきであるか、又は対応するメモリセルがいつアクセスされるべきであるかを示す。噴射信号は、噴射インターフェース１６２２を介して受信され得る。データ（DATA）インターフェース１６２０、噴射（FIRE）インターフェース１６２２、及び検出（SENSE）インターフェース１６２４のそれぞれは、コンタクトパッド、ピン、バンプ、ワイヤ、又は集積回路１６００へ及び／又は集積回路１６００から信号を伝達するための別の適切な電気インターフェースであることができる。インターフェース１６２０、１６２２及び１６２４のそれぞれは、流体吐出システムに電気結合され得る。

構成レジスタ１６１４は、複数のメモリセル１６０４_０Ａ～１６０４_ＮＢに対するアクセスをイネーブル又はディスエーブルにするためのデータを格納する。制御ロジック１６０８は、構成レジスタ１６１４に格納されたデータに基づいて、選択された流体作動デバイス１６０２_０～１６０２_Ｎを活性化する、又は選択された流体作動デバイス１６０２_０～１６０２_Ｎに対応するメモリセル１６０４_０Ａ～１６０４_ＮＢにアクセスする。一例において、構成レジスタ１６１４は、複数のメモリセル１６０４_０Ａ～１６０４_ＮＢに対応する複数のビットを有することができる。別の例において、構成レジスタ１６１４は、センサ１６１２もイネーブル又はディスエーブルにするためにデータを格納する又は伝達する。

構成レジスタ１６１４は、メモリデバイス（例えば、不揮発性メモリ、シフトレジスタなど）であることができ、任意の適切な数のビット（例えば、４ビット～２４ビット、例えば１２ビット）を含むことができ、流体作動デバイス１６０２_０～１６０２_Ｎのそれぞれ毎に複数のビットを含むことができる。特定の例において、構成レジスタ１６１４は、集積回路１６００をテストする、集積回路１６００の基板内の亀裂を検出する、集積回路１６００のタイマをイネーブルにする、集積回路１６００のアナログ遅延を設定する、集積回路１６００の動作を妥当性検査する、又は集積回路１６００の他の機能を構成するための、構成データも格納することができる。

メモリセル１６０４_０Ａ～１６０４_ＮＢに格納されたデータは、選択されたメモリセル１６０４_０Ａ～１６０４_ＮＢが制御ロジック１６０８によりアクセスされた際に、検出インターフェース１６２４を介して読み出され得る。更に、書き込み回路１６１０は、選択されたメモリセル１６０４_０Ａ～１６０４_ＮＢが制御ロジック１６０８によりアクセスされた際に、選択されたメモリセルにデータを書き込むことができる。センサ１６１２は、接合デバイス（例えば、熱ダイオード）、抵抗デバイス（例えば、亀裂検出器）、又は集積回路１６００の状態（ステート）を検出するための別の適切なデバイスであることができる。センサ１６１２は、検出インターフェース１６２４を介して読み出され得る。

本教示は、様々な変更形態および代替形態が可能である場合があるが、上述された技術は、一例として示されている。理解されるべきは、当該技術は、本明細書で開示された特定の例に制限されることが意図されていない。むしろ、本教示は、以下の特許請求の範囲内に入る、代替態様、変更態様、及び等価物の全てを含む。

Claims (26)

1. 印刷構成要素用の集積回路であって、
   複数のメモリビットと、
   前記複数のメモリビットの少なくとも１つのメモリビット及び噴射パルスグループの噴射アクチュエータを選択するための選択回路と、
   前記複数のメモリビットの前記少なくとも１つのメモリビットに書き込み電圧を供給するためのメモリ電圧調整器とを含む、集積回路。
2. 前記メモリビットのそれぞれは、FIRE信号の立ち上がり動作に応答して書き込まれる、請求項１に記載の集積回路。
3. 前記少なくとも１つのメモリビット及び前記噴射アクチュエータは、データ線を介して選択され、書き込まれた前記少なくとも１つのメモリビット及び噴射作動の双方は、噴射線を介して活性化される、請求項１又は２に記載の集積回路。
4. メモリビットの選択された組み合わせの第１のメモリビットは、第１のシリコンダイ上に位置し、メモリビットの選択された組み合わせの第２のメモリビットは、第２のシリコンダイ上に位置する、請求項１～３の何れか１項に記載の集積回路。
5. 前記第１のシリコンダイは、第１の印刷ペンに位置し、前記第２のシリコンダイは、第２の印刷ペンに位置する、請求項１～４の何れか１項に記載の集積回路。
6. 前記複数のメモリビットの少なくとも１つのそれぞれが、流体アクチュエータと関連付けられる、請求項１～５の何れか１項に記載の集積回路。
7. 前記複数のメモリビットの選択された組み合わせは、単一の噴射パルスグループのプリミティブ番号およびアドレス番号により選択されたデータにおいて識別される、請求項１～６の何れか１項に記載の集積回路。
8. 前記メモリ電圧調整器は、単一のFIRE信号の持続時間中に前記複数のメモリビットの選択された組み合わせに書き込み電圧を供給する、請求項１～７の何れか１項に記載の集積回路。
9. 前記複数のメモリビットの選択された組み合わせは、構成レジスタの複数のビットにより更に細分化される、請求項１～８の何れか１項に記載の集積回路。
10. 交換可能なプリントヘッドカートリッジにおいて格納データを書き込むための方法であって、
    複数のメモリビットの少なくとも１つのメモリビット及び噴射パルスグループの噴射アクチュエータを選択し、
    メモリ電圧調整器でもって、前記複数のメモリビットの前記少なくとも１つのメモリビットに書き込み電圧を供給することを含む、方法。
11. メモリビットのそれぞれは、FIRE信号の立ち上がり動作に応答して書き込まれる、請求項１０に記載の方法。
12. 前記少なくとも１つのメモリビット及び前記噴射アクチュエータは、データ線を介して選択され、書き込まれた前記少なくとも１つのメモリビット及び噴射作動の双方は、噴射線を介して活性化される、請求項１０又は１１に記載の方法。
13. 第１のシリコンダイは、第１の印刷ペンに位置し、第２のシリコンダイは、第２の印刷ペンに位置する、請求項１０、１１又は１２に記載の方法。
14. 前記複数のメモリビットは、流体アクチュエータと関連付けられる、請求項１０～１３の何れか１項に記載の方法。
15. 前記複数のメモリビットの選択された組み合わせは、構成レジスタの複数のビットにより、更に細分化される、請求項１０～１４の何れか１項に記載の方法。
16. 前記メモリ電圧調整器は、単一のFIRE信号の持続時間中に前記複数のメモリビットの選択された組み合わせに書き込み電圧を供給する、請求項１０～１５の何れか１項に記載の方法。
17. 効果可能なプリントヘッドカートリッジと関連付けられた集積回路であって、
    複数のメモリビットと、
    噴射パルスグループの噴射アクチュエータの単一のアクチュエータと関連付けられた２つ以上のメモリビットを選択するための選択回路と、
    前記複数のメモリビットの少なくとも１つのメモリビットに書き込み電圧を供給するためのメモリ電圧調整器とを含む、集積回路。
18. 前記メモリビットのそれぞれは、FIRE信号の立ち上がり動作に応答して書き込まれる、請求項１７に記載の集積回路。
19. 前記少なくとも１つのメモリビット及び前記噴射アクチュエータは、データ線を介して選択され、書き込まれた前記少なくとも１つのメモリビット及び噴射作動の双方は、噴射線を介して活性化される、請求項１７又は１８に記載の集積回路。
20. メモリビットの選択された組み合わせの第１のメモリビットは、第１のシリコンダイ上に位置し、メモリビットの選択された組み合わせの第２のメモリビットは、第２のシリコンダイ上に位置する、請求項１７、１８又は１９に記載の集積回路。
21. 前記第１のシリコンダイは、第１の印刷ペンに位置し、前記第２のシリコンダイは、第２の印刷ペンに位置する、請求項１７～２０の何れか１項に記載の集積回路。
22. 前記複数のメモリビットの少なくとも１つのそれぞれが、流体アクチュエータと関連付けられる、請求項１７～２１の何れか１項に記載の集積回路。
23. 前記複数のメモリビットの選択された組み合わせは、単一の噴射パルスグループのプリミティブ番号およびアドレス番号により選択されたデータにおいて識別される、請求項１７～２２の何れか１項に記載の集積回路。
24. 前記メモリ電圧調整器は、単一のFIRE信号の持続時間中に前記複数のメモリビットの選択された組み合わせに書き込み電圧を供給する、請求項１７～２３の何れか１項に記載の集積回路。
25. 前記複数のメモリビットの選択された組み合わせは、構成レジスタの複数のビットにより更に細分化される、請求項１７～２４の何れか１項に記載の集積回路。
26. メモリ構成レジスタは、構成レジスタ接続に並列なシャドウレジスタである、請求項１７～２５の何れか１項に記載の集積回路。

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