JP2022502967A

JP2022502967A - ネットワーク機器及び変換装置

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Publication number: JP2022502967A
Application number: JP2021518774A
Authority: JP
Inventors: 躍武李
Original assignee: New H3C Technologies Co Ltd
Current assignee: New H3C Technologies Co Ltd
Priority date: 2018-11-27
Filing date: 2019-11-26
Publication date: 2022-01-11
Anticipated expiration: 2039-11-26
Also published as: JP7116255B2; EP3890258A1; US11765102B2; EP3890258B1; US20220014479A1; EP3890258A4; WO2020108467A1; CN110611625B; CN110611625A

Abstract

ネットワーク機器は、スイッチチップ及びＣＰＵを含み、前記スイッチチップは、ＣＰＵインターフェースを少なくとも含み、前記ＣＰＵは、媒体アクセスコントローラ及びバッファ（Ｂｕｆｆｅｒ）を少なくとも含む。前記ネットワーク機器は、変換装置を更に含む。前記変換装置は、前記スイッチチップから前記ＣＰＵインターフェースを介して前記ＣＰＵへアップロードされた第１パケットを受信し、前記第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを前記第１パケットの指定位置にマイグレーションして第２パケットを取得し、前記第２パケットの巡回冗長検査（ＣＲＣ）符号を算出し、前記ＣＲＣ符号を利用して第２パケットに付加されたＣＲＣ符号を置換し、第３パケットを取得し、前記第３パケットを前記ＣＰＵ上のＢｕｆｆｅｒへ送信してバッファリングさせるように構成される。前記指定位置は、前記第１パケットの前記イーサネットヘッダ以外の位置である。【選択図】図１

Description

ネットワーク機器は、一般的にスイッチチップ及びＣＰＵを含む。スイッチチップは、ＣＰＵへパケットを送信する際、プライベートプロトコルに従ってプライベート情報ヘッダをパケットのイーサネットヘッダに追加してから、プライベート情報ヘッダが付加されたパケットをＣＰＵへ送信する。このように、ＣＰＵがパケットのプライベート情報ヘッダからパケット特徴を取得することは、便利になる。パケット特徴に関する情報は、パケットの所属するＶＬＡＮ、パケットのＱｏＳ、パケットを受信したペリフェラルインターフェースのインターフェース情報等を含んでもよい。

異なるスイッチチップで採用されたプライベートプロトコルが異なる可能性があるため、ＣＰＵは、パケットを受信した後、パケットのイーサネットヘッダにプライベート情報ヘッダが付加されたことに起因し、パケットを正常に認識できなくなる。このように、ＣＰＵによるパケットの分流は、影響されてしまった。

ここでの図面は、明細書に組み込まれて明細書の一部を構成し、本発明に合致する実施例を示しつつ、明細書の記載とともに本発明の仕組みを解釈するために用いられる。
本発明に係るネットワーク機器の構成図である。本発明に係るプライベート情報ヘッダが指定位置にある模式図である。本発明の実施例１に係るネットワーク機器の構成図である。本発明に係るパケットがプライベート情報ヘッダを付加するフォーマットの模式図である。本発明の実施例２に係るネットワーク機器の構成図である。本発明の実施例３に係るネットワーク機器の構成図である。本発明の実施例４に係るネットワーク機器の構成図である。本発明に係る変換装置の構成図である。本発明に係る変換装置の別の構成図である。

本発明の目的、解決手段及びメリットがより明瞭になるように、以下では、図面及び具体的な実施例を組み合わせて本発明を詳細に記述する。

図１に示すように、本発明に係るネットワーク機器の構成図において、当該ネットワーク機器は、スイッチチップ１０１、ＣＰＵ１０２及び変換装置１０３を含んでもよい。ここで、変換装置１０３は、ソフトウェアにて実施されてもよく、ハードウェアにて実施されてもよい。変換装置１０３がソフトウェアにて実施されるときに、当該変換装置１０３は、プロセッサと記憶媒体とを含む装置に適用可能であり、プロセッサによって記憶媒体における機器実行可能コードを読み取ることで変換装置１０３の機能を実現する。変換装置１０３がハードウェアにて実施されるときに、例えば、当該変換装置１０３は、ＦＰＧＡチップであってもよい。本発明では、変換装置１０３の実現方式について具体的に限定しない。

図１に示すように、スイッチチップ１０１にＣＰＵインターフェース１０１＿１が配備され、当該インターフェースを介してＣＰＵ１０２へパケットをアップロードしたり、ＣＰＵ１０２からのパケットを受信したりすることが可能である。ＣＰＵ１０２は、媒体アクセスコントローラ（ＭＡＣ：ＭｅｄｉａＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ）１０２＿１及びバッファ（Ｂｕｆｆｅｒ）１０２＿２を少なくとも含む。

図１において、変換装置１０３は、スイッチチップ１０１からＣＰＵインターフェース１０１＿１を介して送信された、ＣＰＵ１０２にアップロードすべき第１パケットを受信し、前記第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを前記第１パケットの指定位置にマイグレーションして第２パケットを取得し、第２パケットの巡回冗長検査（ＣＲＣ：ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ）符号を算出し、算出されたＣＲＣ符号を利用して第２パケットに付加されたＣＲＣ符号を置換し、第３パケットを取得し、前記第３パケットを前記ＣＰＵ上のＢｕｆｆｅｒへ送信してバッファリングさせる。説明すべきことは、上記第１パケット〜第３パケットが単に区分の便宜上でネーミングされたものであり、限定用のものではない。

応用では、通常、パケットのイーサネットヘッダを分析することでパケットを認識する。イーサネットヘッダは、データリンク層ヘッダ（レイヤ２ヘッダとも呼称され）、ＩＰヘッダ（レイヤ３ヘッダとも呼称され）、ＴＣＰ／ＵＤＰヘッダ（レイヤ４ヘッダとも呼称され）を含んでもよい。これを基に、本実施例において、上記指定位置は、イーサネットヘッダ以外の位置であってもよい。

一実施例として、パケットの既存コンテンツへ影響しない前提で、上記指定位置がパケットのイーサネットペーロード（Ｐａｙｌｏａｄ）における最後のＮ個の空きバイトであることは、例示されてもよい。Ｎは、プライベート情報ヘッダが占有するバイト数である。図２は、プライベート情報ヘッダが指定位置にある模式図を例示する。

これで、図１に示すネットワーク機器の構成記述は、完了する。

図１に示すネットワーク機器の構成から分かるように、本発明の実施例において、変換装置１０３は、もともとパケットイーサネットヘッダに付加されたプライベート情報ヘッダをパケットにおけるイーサネットヘッダ以外の位置にマイグレーションする。このように、パケットにプライベート情報ヘッダが付加されても、ＣＰＵによるパケットの認識へ影響することはなく、更に、ＣＰＵによるパケットの正常な分流へも影響しない。

以下では、４つの具体的な実施例によって本発明の実施例に係るネットワーク機器の構成を説明する。

実施例１

図３を参照すると、図３は、本発明の実施例に係るネットワーク機器の構成図である。図３に示すように、当該ネットワーク機器は、スイッチチップ３０１、ＣＰＵ３０２及び変換装置３０３を含んでもよい。本実施例に示すネットワーク機器が１つのスイッチチップを含むことを例とする。

図３に示すように、スイッチチップ３０１は、ＣＰＵインターフェース３０１＿１及びペリフェラルインターフェース３０１＿２を含んでもよい。ここで、ペリフェラルインターフェース３０１＿２の数は、１以上である。ペリフェラルインターフェースは、スイッチチップ３０１の外部のパケットを受信し、スイッチチップ３０１の外部へパケットを送信する。

図３に示すように、ＣＰＵ３０２は、媒体アクセスコントローラ３０２＿１、バッファ３０２＿２、メモリ３０２＿３、ＣＰＵコア３０２＿４及び分流モジュール３０２＿５を少なくとも含む。ＣＰＵコア３０２＿４の数は、１以上である。

本実施例において、図３に示すように、変換装置３０３は、ＣＰＵインターフェース３０１＿１と媒体アクセスコントローラ３０２＿１との間に接続されている。変換装置３０３は、一方のインターフェースＰｏｒｔ３０３＿１がＣＰＵインターフェース３０１＿１に接続され、他方のインターフェースＰｏｒｔ３０３＿２が媒体アクセスコントローラ３０２＿１に接続されている。

上記構成を基に、以下では、パケットが如何にしてスイッチチップ３０１からＣＰＵ３０２に伝送されたかを記述する。

図３に示すように、スイッチチップ３０１は、ペリフェラルインターフェースＰｏｒｔ３０１＿２を介してパケットを受信する。記述の便宜上、ここでのパケットは、パケット３１と記されてもよい。

スイッチチップ３０１は、パケット３１がＣＰＵ３０２へアップロードすべきであると特定したときに、設定されたプライベート情報ヘッダ付加方式に従って、パケット３１のイーサネットヘッダにプライベート情報ヘッダを付加する。図４に示すように、当該プライベート情報ヘッダは、宛先ＭＡＣアドレス及びソースＭＡＣアドレスの後に付加されてもよい。ここでのプライベート情報ヘッダは、パケット３１の所属するＶＬＡＮ、パケット３１のＱｏＳ、及びＰｏｒｔ３０１＿２のインターフェース情報等という、パケット特徴情報を含んでもよい。記述の便宜上、ここで、プライベート情報ヘッダが付加されたパケット３１は、パケット３２と記される。

スイッチチップ３０１は、ＣＰＵインターフェース３０１＿１を介してパケット３２を送信する。

変換装置３０３のインターフェースＰｏｒｔ３０３＿１は、ＣＰＵインターフェース３０１＿１に接続されている。スイッチチップ３０１がＣＰＵインターフェース３０１＿１を介してパケット３２を送信したときに、変換装置３０３は、インターフェースＰｏｒｔ３０３＿１を介してパケット３２を受信する。

変換装置３０３は、インターフェースＰｏｒｔ３０３＿１を介してパケット３２を受信し、ローカルに記録されたプライベート情報ヘッダ認識方式に基づいて、パケット３２のイーサネットヘッダからプライベート情報ヘッダを認識してから、パケット３２に対して以下の処理を行う。つまり、変換装置３０３は、認識されたプライベート情報ヘッダをイーサネットヘッダからパケット３２の指定位置にマイグレーションし、プライベート情報ヘッダのマイグレーション後でパケット３２のＣＲＣ符号を再度算出し、パケット３２に付加されたＣＲＣ符号を当該再度算出されたＣＲＣ符号に更新する。ここで、プライベート情報ヘッダ認識方式は、スイッチチップ３０１がプライベート情報ヘッダを付加する方式に対応し、変換装置３０３に予め配置されたものであってもよく、または、変換装置３０３がスイッチチップ３０１のチップ識別子に基づいて特定したものであってもよい。

本実施例では、指定位置がパケット３２のＰａｙｌｏａｄにおける最後のＮ個の空きバイトであることを例とし、Ｎが、プライベート情報ヘッダが占有するバイト数である。

記述の便宜上、変換装置３０３によって処理されたパケット３２をパケット３３と記す。

変換装置３０３は、インターフェースＰｏｒｔ３０３＿２を介してパケット３３を送信する。

変換装置３０３のインターフェースＰｏｒｔ３０３＿２がＣＰＵ３０２の媒体アクセスコントローラ３０２＿１に接続されるため、変換装置３０３がインターフェースＰｏｒｔ３０３＿２を介してパケット３３を送信した後、ＣＰＵ３０２の媒体アクセスコントローラ３０２＿１は、パケット３３を受信した。

媒体アクセスコントローラ３０２＿１は、パケット３３を受信した後、パケット３３を処理する。ここで、媒体アクセスコントローラ３０２＿１は、ＥｔｈｅｒｎｅｔＭＡＣ標準定義に従ってパケット３３を処理してもよく、主に、ＥｔｈｅｒｎｅｔＭＡＣ標準定義に従ってパケット３３に対してパケット化を行うことを含み、本発明において具体的に限定されない。記述の便宜上、ここで処理後のパケット３３をパケット３４と記す。

媒体アクセスコントローラ３０２＿１は、パケット３４をバッファ３０２＿２にバッファリングさせる。

これで、バッファ３０２＿２にバッファリングされたパケット３４におけるプライベート情報ヘッダは、パケット３４のＰａｙｌｏａｄの最後に位置する。

本実施例において、パケット３４におけるプライベート情報ヘッダ内のパケット特徴情報を取得する必要があるときに、ＣＰＵコア３０２＿４は、メモリ３０２＿３から指令コードを読み取り、当該指令コードを実行することでパケット３４におけるプライベート情報ヘッダ内のパケット特徴情報を取得する。メモリ３０２＿３は、上記指令コードを予め記憶する。ここでのパケット特徴情報は、上述した通り、主に、パケット３１の所属するＶＬＡＮ、パケット３１のＱｏＳ、Ｐｏｒｔ３０１＿２のインターフェース情報等である。

ＣＰＵコア３０２＿４は、パケット特徴情報を取得した後、当該取得されたパケット特徴情報に応じてパケット制御ポリシー等を設定してもよい。本実施例において、パケット特徴情報を取得した後で実行した操作は、特に限定されない。

本実施例において、パケット３４を分流する必要があるときに、分流モジュール３０２＿５は、バッファ３０２＿２からパケット３４を取得する。その際、パケット３４のプライベート情報ヘッダがパケット３４のＰａｙｌｏａｄの最後（Ｐａｙｌｏａｄにおける最後のＮ個の空きバイト）に位置し、分流モジュール３０２＿５によるパケット３４の認識及び分流へ影響しないため、分流モジュール３０２＿５は、従来の分流方式に従ってパケット３４を正常に分流することで、パケット３４を対応するパケットキューに割り当ててもよい。具体的に、分流モジュール３０２＿５がパケット３４を分流することは、分流モジュール３０２＿５がパケット３４のイーサネットヘッダにおける情報に基づいてパケット３４の優先度を特定し、パケット３４を当該優先度に対応するパケットキューに入れることを含んでもよい。本実施例において、異なるパケットキューは、同一のＣＰＵコアによってスケジューリングされてもよく、異なるＣＰＵコアによってスケジューリングされてもよい。本実施例では、具体的に限定されない。

これによって分かるように、本実施例において、変換装置３０３は、もともとパケットイーサネットヘッダに付加されたプライベート情報ヘッダをパケットにおけるイーサネットヘッダ以外のパケット認識に影響しない指定位置にマイグレーションする。このように、パケットにプライベート情報ヘッダが付加されても、当該プライベート情報ヘッダがパケットにおける、パケット認識に影響しない位置にあるため、ＣＰＵ（具体的に分流モジュール３０２＿５）によるパケットの認識及び正常な分流へ影響することはない。

これで、実施例１の記述は、完了する。

実施例２

図５を参照すると、図５は、本発明の実施例２に係るネットワーク機器の構成図である。図５に示すように、当該ネットワーク機器は、スイッチチップ５０１、ＣＰＵ５０２及び変換装置５０３を含んでもよい。本実施例に示すネットワーク機器が１つのスイッチチップを含むことを例とする。

図５に示すように、スイッチチップ５０１は、ＣＰＵインターフェース５０１＿１及びペリフェラルインターフェース５０１＿２を含んでもよい。

ＣＰＵ５０２は、媒体アクセスコントローラ５０２＿１、バッファ５０２＿２、メモリ５０２＿３、ＣＰＵコア５０２＿４及び分流モジュール５０２＿５を少なくとも含む。

本実施例において、スイッチチップ５０１のＣＰＵインターフェース５０１＿１は、ＣＰＵ５０２の媒体アクセスコントローラ５０２＿１に接続されている。

本実施例において、変換装置５０３は、媒体アクセスコントローラ５０２＿１とバッファ５０２＿２との間に接続されている。

上記構成を基に、以下では、パケットが如何にしてスイッチチップ５０１からＣＰＵ５０２に伝送されたかを説明する。

図５に示すように、スイッチチップ５０１は、ペリフェラルインターフェースＰｏｒｔ５０１＿２を介してパケットを受信する。記述の便宜上、ここでのパケットをパケット５１と記してもよい。

スイッチチップ５０１は、パケット５１がＣＰＵ５０２へアップロードすべきであると特定したときに、上記スイッチチップ３０１と類似する処理方式に従ってパケット５１のイーサネットヘッダにプライベート情報ヘッダを追加する。当該追加するプライベート情報ヘッダは、図４に示される。記述の便宜上、ここで、プライベート情報ヘッダが付加されたパケット５１をパケット５２と記す。

スイッチチップ５０１は、ＣＰＵインターフェース５０１＿１を介してパケット５２を送信する。

スイッチチップ５０１のＣＰＵインターフェース５０１＿１は、ＣＰＵ５０２の媒体アクセスコントローラ５０２＿１に接続されている。スイッチチップ５０１がＣＰＵインターフェース５０１＿１を介してパケット５２を送信したときに、ＣＰＵ５０２の媒体アクセスコントローラ５０２＿１は、パケット５２を受信する。

媒体アクセスコントローラ５０２＿１は、パケット５２を受信した後、パケット５２を処理する。ここで、媒体アクセスコントローラ５０２＿１のパケット５２に対する処理方式は、実施例１における媒体アクセスコントローラ３０２＿１のパケット処理方式と類似する。記述の便宜上、ここで、処理後のパケット５２をパケット５３と記す。

媒体アクセスコントローラ５０２＿１は、バッファ５０２＿２へパケット５３を送信する。

変換装置５０３は、媒体アクセスコントローラ５０２＿１とバッファ５０２＿２との間に接続されている。媒体アクセスコントローラ５０２＿１がバッファ５０２＿２へパケット５３を送信したときに、媒体アクセスコントローラ５０２＿１とバッファ５０２＿２との間に位置する変換装置５０３は、バッファ５０２＿２に先立ってパケット５３を受信する。

変換装置５０３は、パケット５３を受信したときに、ローカルに記録されたプライベート情報ヘッダ認識方式に基づいて、パケット５３のイーサネットヘッダからプライベート情報ヘッダを認識し、その後、パケット５３に対して下記の処理を行う。つまり、変換装置５０３は、認識されたプライベート情報ヘッダをイーサネットヘッダからパケット５３の指定位置にマイグレーションして、プライベート情報ヘッダをマイグレーションした後でパケット５３のＣＲＣ符号を再度算出し、パケット５３に付加されたＣＲＣ符号を当該再度算出されたＣＲＣ符号に更新する。本実施例では、指定位置がパケット５３のＰａｙｌｏａｄにおける最後のＮ個の空きバイトであることを例とし、Ｎは、プライベート情報ヘッダが占有するバイト数である。

記述の便宜上、変換装置５０３によって処理されたパケット５３をパケット５４と記す。

変換装置５０３は、パケット５４をバッファ５０２＿２にバッファリングさせる。これで、バッファ５０２＿２にバッファリングされたパケット５４におけるプライベート情報ヘッダは、パケット５４のＰａｙｌｏａｄの最後に位置する。

本実施例において、パケット５４におけるプライベート情報ヘッダ内のパケット特徴情報を取得する必要があるときに、ＣＰＵコア５０２＿４は、ＣＰＵコア３０２＿４で実行されたもののような操作を実行することにより、パケット５４におけるプライベート情報ヘッダ内のパケット特徴情報を取得する。

本実施例において、パケット５４を分流する必要があるときに、分流モジュール５０２＿５は、分流モジュール３０２＿５で実行されたもののような操作を実行することにより、パケット５４を分流する。

これによって分かるように、本実施例において、変換装置５０３は、もともとパケットイーサネットヘッダに付加されたプライベート情報ヘッダをパケットにおけるイーサネットヘッダ以外の、パケット認識に影響しない指定位置にマイグレーションする。このように、パケットにプライベート情報ヘッダが付加されても、当該プライベート情報ヘッダがパケットにおける、パケット認識に影響しない位置にあるため、ＣＰＵ（具体的に分流モジュール３０２＿５）によるパケットの認識及び正常な分流へ影響することはない。

これで、実施例２の記述は、完了する。

実施例３

図６を参照すると、図６は、本発明の実施例３に係るネットワーク機器の構成図である。図６に示すように、当該ネットワーク機器は、スイッチチップ６０１及びＣＰＵ６０２を含んでもよい。本実施例３に示すネットワーク機器が１つのスイッチチップを含むことを例とする。

本実施例３において、スイッチチップ６０１の構成は、スイッチチップ３０１、スイッチチップ５０１の構成と類似するため、ここで繰り返し説明しない。

本実施例３において、ＣＰＵ６０２は、モジュール６００、バッファ６０２＿１、メモリ６０２＿２、ＣＰＵコア６０２＿３及び分流モジュール６０２＿４を少なくとも含む。モジュール６００は、媒体アクセスコントローラ６００＿１及び変換装置６００＿２によって構成される。

本実施例３において、以下の原則１に従ってモジュール６００に媒体アクセスコントローラ６００＿１、変換装置６００＿２を設けてもよい。原則１は、変換装置６００＿２が媒体アクセスコントローラ６００＿１に先立ってスイッチチップ６０１からのパケットを受信することを要求する。

これを基に、変換装置６００＿２は、スイッチチップ６０１からのパケットを受信したときに、実施例１における変換装置がパケットを処理する方式でパケットを処理する。最終的にバッファ６０２＿１にバッファリングされたパケットにおけるプライベート情報ヘッダは、パケットの指定位置（例えばＰａｙｌｏａｄの最後）にある。

本実施例３において、ＣＰＵコア６０２＿３、分流モジュール６０２＿４は、それぞれ実施例１又は２におけるＣＰＵコア、分流モジュールがパケットを処理する方式で処理する。

これで、実施例３の記述は、完了する。

説明すべきことは、本実施例において、以下の原則２でモジュール６００に媒体アクセスコントローラ６００＿１、変換装置６００＿２を設けてもよい。原則２は、媒体アクセスコントローラ６００＿１が変換装置６００＿２に先立ってスイッチチップ６０１からのパケットを受信することを要求する。このような場合に、変換装置６００＿２は、スイッチチップ６０１からのパケットを受信したときに、実施例２における変換装置がパケットを処理する方式でパケットを処理する。最終的にバッファ６０２＿１にバッファリングされたパケットにおけるプライベート情報ヘッダは、パケットの指定位置（例えばＰａｙｌｏａｄの最後）にある。

上記実施例１〜実施例３では、ネットワーク機器が１つのスイッチチップを含むことを例とするが、ネットワーク機器がＭ（Ｍは、１よりも大きい）個のスイッチチップを含むときに、処理方式は、ネットワーク機器が１つのスイッチチップを含む場合と類似する。以下では、実施例４によって記述する。

実施例４

本実施例４では、ネットワーク機器が２つのスイッチチップを含むことを例とする。図７を参照すると、図７は、本発明の実施例４に係るネットワーク機器の構成図である。図７に示すネットワーク機器の構成図において、当該ネットワーク機器は、スイッチチップ７０１ａ、スイッチチップ７０１ｂ、ＣＰＵ７０２及び変換装置７０３を含んでもよい。

本実施例４では、スイッチチップ７０１ａ、スイッチチップ７０１ｂの構成が類似し、何れもＣＰＵインターフェース及びペリフェラルインターフェースを含む。スイッチチップ７０１ａ上のＣＰＵインターフェースは、ＣＰＵインターフェース７０１＿ａ１と記され、スイッチチップ７０１ｂ上のＣＰＵインターフェースは、ＣＰＵインターフェース７０１＿ｂ１と記される。

図７に示すように、ＣＰＵ７０２は、媒体アクセスコントローラ７０２＿１、バッファ７０２＿２、メモリ７０２＿３、ＣＰＵコア７０２＿４及び分流モジュール７０２＿５を少なくとも含む。

本実施例４では、変換装置７０３がスイッチチップとＣＰＵとの間に接続されていることを例とする。図７に示すように、スイッチチップ７０１ａのＣＰＵインターフェース７０１＿ａ１は、変換装置７０３の一方端インターフェース（Ｐｏｒｔ７０３＿１と記す）に接続され、変換装置７０３の他方端インターフェース（Ｐｏｒｔ７０３＿２と記す）は、ＣＰＵ７０２の媒体アクセスコントローラ７０２＿１に接続されている。スイッチチップ７０１ｂのＣＰＵインターフェース７０１＿ｂ１は、変換装置７０３の一方端インターフェース（Ｐｏｒｔ７０３＿３と記す）に接続され、変換装置７０３の他方端インターフェース（Ｐｏｒｔ７０３＿４と記す）は、ＣＰＵ７０２の媒体アクセスコントローラ７０２＿１に接続されている。

図７に示すように、変換装置７０３は、インターフェースＰｏｒｔ７０３＿１を介してスイッチチップ７０１ａからのパケットを受信したときに、ローカルに記録された、インターフェースＰｏｒｔ７０３＿１に対応するプライベート情報ヘッダ認識方式に従って、パケットのイーサネットヘッダからプライベート情報ヘッダを認識し、その後、実施例１における変換装置のパケット処理方式でパケットを処理する。最終的に、ＣＰＵ７０２上のバッファ７０２＿２にバッファリングされた、スイッチチップ７０１ａからのパケットにおけるプライベート情報ヘッダは、パケットの指定位置（イーサネットヘッダ以外の、パケット認識に影響しない位置、例えば、Ｐａｙｌｏａｄの最後）にある。変換装置７０３がインターフェースＰｏｒｔ７０３＿３を介してスイッチチップ７０１ｂからのパケットを受信する処理方式も類似する。

これによって分かるように、本実施例４において、ネットワーク機器が幾つかのスイッチチップを含むかに関わらず、最終的に、変換装置２０３は、各スイッチチップからのパケットのプライベート情報ヘッダを、イーサネットヘッダからパケットにおけるイーサネットヘッダ以外の、パケット認識に影響しない指定位置へ統一でマイグレーションする。このように、パケットにプライベート情報ヘッダが付加されても、当該プライベート情報ヘッダがパケットにおける、パケット認識に影響しない位置にあるため、ＣＰＵ（具体的に分流モジュール３０２＿５）によるパケットの認識及び正常な分流へ影響することはない。

これで、実施例４の記述は、完了する。

説明すべきことは、実施例４において単に変換装置７０３がスイッチチップとＣＰＵとの間に接続されることを例とし、変換装置の位置も実施例２、実施例３の記述通りであってもよく、本発明では、具体的に限定しない。

以上は、本発明を記述した。以下では、本発明に係る変換装置を記述する。

図８を参照すると、図８は、本発明に係る変換装置の構成図である。図８に示す変換装置（８００と記す）は、ネットワーク機器に用いられ、ここでのネットワーク機器は、スイッチチップ８０１及びＣＰＵ８０２を含んでもよい。図８に示すように、変換装置８００は、スイッチチップ８０１とＣＰＵ８０２との間に接続されている。

図８に示すように、変換装置８００は、以下の手段を含んでもよい。

第１受信手段８００＿１は、第１パケットを受信する。第１パケットは、スイッチチップ８０１からＣＰＵ８０２へアップロードされたパケットである。

第１処理手段８００＿２は、第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを前記第１パケットの指定位置にマイグレーションして第２パケットを取得し、第２パケットの巡回冗長検査（ＣＲＣ）符号を算出し、前記ＣＲＣ符号を利用して第２パケットに付加されたＣＲＣ符号を置換し、第３パケットを取得し、前記ＣＰＵへ前記第３パケットを送信し、前記指定位置は、前記第１パケットにおける前記イーサネットヘッダ以外の位置である。

一実施例として、第１処理手段８００＿２が第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを第１パケットの指定位置にマイグレーションすることは、
ローカルに記録されたプライベート情報ヘッダ認識方式に基づいて、前記第１パケットのイーサネットヘッダから前記プライベート情報ヘッダを認識することと、
前記プライベート情報ヘッダを前記第１パケットのイーサネットヘッダから前記第１パケットの指定位置にマイグレーションすることと、を含む。
一実施例として、前記指定位置は、前記パケットのイーサネットペーロード（Ｐａｙｌｏａｄ）における最後のＮ個のバイトであり、前記Ｎは、前記プライベート情報ヘッダが占有するバイト数である。

これで、図８に示す変換装置の構成図は、完了する。

図９を参照すると、図９は、本発明に係る別の変換装置の構成図である。図９に示す変換装置（９００と記す）は、ネットワーク機器に用いられ、ここでのネットワーク機器は、スイッチチップ９０１及びＣＰＵ９０２を含んでもよい。スイッチチップ９０１は、ＣＰＵインターフェース９０１＿１を少なくとも含み、ＣＰＵ９０２は、媒体アクセスコントローラ９０２＿１及びバッファ９０２＿２を少なくとも含む。

図９に示すように、変換装置９００は、媒体アクセスコントローラ９０２＿１とバッファ９０２＿２との間に接続されている。

図９に示すように、変換装置９００は、以下の手段を含んでもよい。

第２受信手段９００＿１は、第１パケットを受信する。第１パケットは、スイッチチップ９０１からＣＰＵインターフェース９０１＿１を介してＣＰＵ９０２へアップロードされて媒体アクセスコントローラ９０２＿１によって処理されたパケットである。

第２処理手段９００＿２は、前記第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを前記第１パケットの指定位置にマイグレーションして第２パケットを取得し、第２パケットの巡回冗長検査（ＣＲＣ）符号を算出し、前記ＣＲＣ符号を利用して第２パケットに付加されたＣＲＣ符号を置換し、第３パケットを取得し、前記第３パケットを前記Ｂｕｆｆｅｒへ送信してバッファリングさせ、前記指定位置は、前記イーサネットヘッダ以外の位置である。

一実施例として、第２処理手段９００＿２が第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを第１パケットの指定位置にマイグレーションすることは、
ローカルに記録されたプライベート情報ヘッダ認識方式に基づいて、前記第１パケットのイーサネットヘッダから前記プライベート情報ヘッダを認識することと、
前記プライベート情報ヘッダを前記第１パケットのイーサネットヘッダから前記第１パケットの指定位置にマイグレーションすることとを含む。

一実施例として、前記指定位置は、前記パケットのイーサネットペーロード（Ｐａｙｌｏａｄ）における最後のＮ個のバイトであり、前記Ｎは、前記プライベート情報ヘッダが占有するバイト数である。

これで、図９に示す変換装置の構成図は、完了する。

上述したのは、本発明の好適な実施例に過ぎず、本発明を制限するためのものではない。本発明の精神及び原則内でなされた如何なる変更、均等物による置換、改良等も、本発明の保護範囲内に含まれる。

Claims

ＣＰＵインターフェースを少なくとも含むスイッチチップと、媒体アクセスコントローラ、バッファ（Ｂｕｆｆｅｒ）を少なくとも含む中央処理装置（ＣＰＵ）とを備えるネットワーク機器であって、
前記ネットワーク機器は、変換装置を更に含み、
前記変換装置は、
前記スイッチチップから前記ＣＰＵインターフェースを介して前記ＣＰＵへアップロードされた第１パケットを受信し、
前記第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを前記第１パケットの指定位置にマイグレーションして第２パケットを取得し、
前記第２パケットの巡回冗長検査（ＣＲＣ）符号を算出し、
前記ＣＲＣ符号を利用して前記第２パケットに付加されたＣＲＣ符号を置換し、第３パケットを取得し、
前記第３パケットを前記ＣＰＵ上のＢｕｆｆｅｒへ送信してバッファリングさせるように構成され、
前記指定位置は、前記第１パケットの前記イーサネットヘッダ以外の位置であることを特徴とするネットワーク機器。
前記変換装置は、前記ＣＰＵインターフェースと前記媒体アクセスコントローラとの間に接続され、
前記第３パケットを前記ＣＰＵ上のＢｕｆｆｅｒへ送信してバッファリングさせることは、
受信された前記第３パケットを前記媒体アクセスコントローラが処理して前記Ｂｕｆｆｅｒへバッファリングさせるように、前記媒体アクセスコントローラへ前記第３パケットを送信することを含むことを特徴とする請求項１に記載のネットワーク機器。
前記変換装置は、前記媒体アクセスコントローラと前記Ｂｕｆｆｅｒとの間に接続され、
前記第１パケットは、前記スイッチチップから前記ＣＰＵインターフェースを介して前記ＣＰＵへアップロードされ、前記媒体アクセスコントローラによって処理されたパケットであることを特徴とする請求項１に記載のネットワーク機器。
前記変換装置と前記媒体アクセスコントローラは、同一のモジュールに統合されていることを特徴とする請求項１から３の何れか一項に記載のネットワーク機器。
前記変換装置は、前記第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを前記第１パケットの指定位置にマイグレーションすることは、
ローカルに記録されたプライベート情報ヘッダ認識方式に基づいて、前記第１パケットのイーサネットヘッダから前記プライベート情報ヘッダを認識することと、
前記プライベート情報ヘッダを前記第１パケットのイーサネットヘッダから前記第１パケットの指定位置にマイグレーションすることと、を含むことを特徴とする請求項１に記載のネットワーク機器。
前記プライベート情報ヘッダ認識方式は、前記変換装置に予め配置され、または、
前記プライベート情報ヘッダ認識方式は、前記変換装置が前記スイッチチップのチップ識別子に基づいて特定したものであることを特徴とする請求項５に記載のネットワーク機器。
前記指定位置は、前記パケットのイーサネットペーロード（Ｐａｙｌｏａｄ）における最後のＮ個のバイトであり、
前記Ｎは、前記プライベート情報ヘッダが占有するバイト数であることを特徴とする請求項１に記載のネットワーク機器。
前記ＣＰＵは、メモリ及びＣＰＵコアを更に含み、
前記メモリは、指令コードを記憶し、
前記ＣＰＵコアは、前記プライベート情報ヘッダにおける情報を取得する際に、前記メモリから前記指令コードを読み取って実行することにより、前記第３パケットの指定位置から前記プライベート情報ヘッダにおける情報を取得することを実施することを特徴とする請求項１から７の何れか一項に記載のネットワーク機器。
ネットワーク機器に用いられる変換装置であって、
前記ネットワーク機器は、スイッチチップ及びＣＰＵを含み、前記変換装置は、前記スイッチチップと前記ＣＰＵとの間に接続され、
前記変換装置は、
前記スイッチチップから前記ＣＰＵへアップロードされたパケットである第１パケットを受信し、
前記第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを前記第１パケットの指定位置にマイグレーションして第２パケットを取得し、
前記第２パケットの巡回冗長検査（ＣＲＣ）符号を算出し、
前記ＣＲＣ符号を利用して前記第２パケットに付加されたＣＲＣ符号を置換し、第３パケットを取得し、
前記ＣＰＵへ前記第３パケットを送信するように構成され、
前記指定位置は、前記第１パケットの前記イーサネットヘッダ以外の位置であることを特徴とする変換装置。
前記第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを前記第１パケットの指定位置にマイグレーションすることは、
ローカルに記録されたプライベート情報ヘッダ認識方式に基づいて、前記第１パケットのイーサネットヘッダから前記プライベート情報ヘッダを認識することと、
前記プライベート情報ヘッダを前記第１パケットのイーサネットヘッダから前記第１パケットの指定位置にマイグレーションすることと、を含むことを特徴とする請求項９に記載の変換装置。
ネットワーク機器に適用される変換装置であって、
前記ネットワーク機器は、スイッチチップとＣＰＵを含み、前記スイッチチップは、ＣＰＵインターフェースを少なくとも含み、前記ＣＰＵは、媒体アクセスコントローラ及びバッファ（Ｂｕｆｆｅｒ）を少なくとも含み、
前記変換装置は、前記媒体アクセスコントローラと前記Ｂｕｆｆｅｒとの間に接続され、
前記変換装置は、
前記スイッチチップから前記ＣＰＵインターフェースを介して前記ＣＰＵへアップロードされて前記媒体アクセスコントローラによって処理されたパケットである第１パケットを受信し、
前記第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを前記第１パケットの指定位置にマイグレーションして第２パケットを取得し、
前記第２パケットの巡回冗長検査（ＣＲＣ）符号を算出し、
前記ＣＲＣ符号を利用して前記第２パケットに付加されたＣＲＣ符号を置換し、第３パケットを取得し、
前記第３パケットを前記Ｂｕｆｆｅｒへ送信してバッファリングさせるように構成され、
前記指定位置は、前記第１パケットの前記イーサネットヘッダ以外の位置であることを特徴とする変換装置。
前記第１パケットのイーサネットヘッダにおけるプライベート情報ヘッダを前記第１パケットの指定位置にマイグレーションすることは、
ローカルに記録されたプライベート情報ヘッダ認識方式に基づいて、前記第１パケットのイーサネットヘッダから前記プライベート情報ヘッダを認識することと、
前記プライベート情報ヘッダを前記第１パケットのイーサネットヘッダから前記第１パケットの指定位置にマイグレーションすることと、を含むことを特徴とする請求項１１に記載の変換装置。