JP2022180423A - タングステン用モリブデンテンプレート - Google Patents

タングステン用モリブデンテンプレート Download PDF

Info

Publication number
JP2022180423A
JP2022180423A JP2022141888A JP2022141888A JP2022180423A JP 2022180423 A JP2022180423 A JP 2022180423A JP 2022141888 A JP2022141888 A JP 2022141888A JP 2022141888 A JP2022141888 A JP 2022141888A JP 2022180423 A JP2022180423 A JP 2022180423A
Authority
JP
Japan
Prior art keywords
layer
tungsten
molybdenum
template
containing layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022141888A
Other languages
English (en)
Inventor
ヴァン・クリーンプト・パトリック・エイ．
A Van Cleemput Patrick
ソンバー・シュルティ・ヴィヴェク
Vivek Thombare Shruti
ダネク・ミハル
Danek Michal
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2022180423A publication Critical patent/JP2022180423A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)
  • Manufacture And Refinement Of Metals (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】論理およびメモリ用途ならびに関連する製作方法のための低抵抗メタライゼーションスタック構造が提供される。【解決手段】基板上のフィーチャにモリブデン（Ｍｏ）含有層３０８を設けることと、Ｍｏ含有層上にタングステン（Ｗ）含有層を堆積し、それによってフィーチャを充填することとを含む方法によって実施されてもよい。いくつかの実施形態では、前記方法は、Ｗ含有層を堆積する前に、Ｍｏ含有層をアニールすることをさらに含む。Ｍｏ含有層は、Ｗ粒子成長のためのテンプレートであってもよい。【選択図】図３Ｂ

Description

［参照による援用］
本出願の一部として、本明細書と同時にＰＣＴ出願願書が提出される。この同時出願されたＰＣＴ出願願書に明記され、本出願が利益または優先権を主張する各出願は、参照によりその全体があらゆる目的で本明細書に組み込まれる。
化学気相堆積（ＣＶＤ）技術を使用したタングステン（Ｗ）膜堆積は、半導体製作ステップの不可欠な部分である。例えば、タングステン膜は、水平相互接続、隣接する金属層間のビア、およびシリコン基板上の第１の金属層とデバイスとの間の接点といった形態における低抵抗率電気接続として使用される場合がある。タングステン膜はまた、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）用の埋め込みワードライン（ｂＷＬ）アーキテクチャの形成、３Ｄ ＮＡＮＤ用のワードライン、およびロジック用途を含む、様々なメモリ用途においても使用される場合がある。しかしながら、フィーチャサイズおよび膜厚の継続的な減少により、薄膜化に対する高抵抗率を含む様々な課題がもたらされる。
本明細書にて提供される背景の説明は、本開示の内容を概ね提示することを目的とする。この背景技術のセクションで説明される範囲内における、現時点で名前を挙げられている発明者らによる研究、ならびに出願の時点で先行技術として別途みなされ得ない説明の態様は、明示または暗示を問わず、本開示に対抗する先行技術として認められない。
本明細書では、低抵抗率バルク導体を形成する方法が提供される。前記方法は、大きな粒子サイズを有する薄い低抵抗率遷移金属層上にバルク導電性膜を形成することを含む。バルク導電性膜は、低抵抗率遷移金属膜の粒子に追従することにより、大きな粒子サイズとなる。また、テンプレート層およびバルク膜を含むデバイスも提供される。
本開示の一態様は、基板上のフィーチャにモリブデン（Ｍｏ）含有層を設けることと、Ｍｏ含有層上にタングステン（Ｗ）含有層を堆積し、それによってフィーチャを充填することとを含む方法によって実施されてもよい。いくつかの実施形態では、前記方法は、Ｗ含有層を堆積する前に、Ｍｏ含有層をアニールすることをさらに含む。Ｍｏ含有層は、Ｗ粒子成長のためのテンプレートであってもよい。いくつかの実施形態では、Ｍｏ含有層は、１（原子）％未満の不純物を有する元素Ｍｏである。Ｍｏ含有層は、比較的薄く、例えば、１～１０ｎｍ、または１～５ｎｍの厚さであってもよい。Ｗ含有層は、Ｍｏ含有層よりも少なくとも５倍、１０倍、または２０倍厚くてもよい。いくつかの実施形態では、Ｍｏ含有層は、酸化ケイ素層または酸化アルミニウム層などの誘電体層の上にある。いくつかの実施形態では、Ｍｏ含有層は、窒化チタン層などのバリア層の上にある。いくつかの実施形態では、Ｍｏ含有層は、フッ素不純物を含まない。
いくつかの実施形態では、Ｍｏ含有層の平均結晶子サイズは、少なくとも２０ｎｍである。いくつかの実施形態では、Ｗ含有層の平均結晶子は、少なくとも２０ｎｍである。
前記方法は、Ｍｏ含有層を堆積することをさらに含んでもよい。いくつかの実施形態では、Ｍｏ含有層は、１つまたは複数の塩化モリブデン前駆体から堆積される。例には、五塩化モリブデン（ＭｏＣｌ5）、二塩化二酸化モリブデン（ＭｏＯ2Ｃｌ2）、および四塩化酸化モリブデン（ＭｏＯＣｌ4）が挙げられる。いくつかの実施形態では、Ｍｏ含有層を堆積することは、塩化モリブデン前駆体が水素によって還元される原子層堆積プロセスを実施することを含む。
いくつかの実施形態では、Ｗ含有層は、六フッ化タングステンを使用して堆積される。Ｗ含有層は、核形成層を堆積することなく堆積されてもよい。いくつかの実施形態では、Ｗ含有層は、原子層堆積（ＡＬＤ）によって堆積される。いくつかの実施形態では、タングステン含有膜は、化学気相堆積（ＣＶＤ）によって堆積される。
本開示の別の態様は、基板上に導電性テンプレート層を形成することを含む方法であって、テンプレート層は、１～５ｎｍであることと、導電性テンプレート層をアニールし、導電性テンプレート層で粒子サイズを増加させることと、テンプレート層上にバルク導電層を形成することとを含み、バルク導電層内の粒子は、導電性テンプレート層の粒子に追従することを含む方法によって実施されてもよい。いくつかの実施形態では、導電性テンプレート層は、モリブデンである。バルク導電層は、タングステン、コバルト、ルテニウム、ニッケルのうちの１つと、タングステン、コバルト、ルテニウム、ニッケルのうちの少なくとも１つを含む合金とからなる群から選択されてもよい。いくつかの実施形態では、導電性テンプレート層は、フィーチャを満たすように堆積され、バルク導電層は、フィーチャをバルク導電性材料で充填するように堆積される。
本開示の別の態様は、ギャップによって分離された複数の酸化物層を有する部分的に製作された３Ｄ ＮＡＮＤ構造を提供することと、ギャップにモリブデンテンプレート層を共形的に堆積することとを含む方法によって実施されてもよく、モリブデンテンプレート層は、約１～１０ｎｍの厚さである。いくつかの実施形態では、モリブデンテンプレート層は、酸化物表面上に直接堆積される。いくつかの実施形態では、モリブデンテンプレート層は、１～５ｎｍの厚さである。前記方法は、ギャップをタングステンで充填することをさらに含んでもよい。
本開示の別の態様は、部分的に製作された半導体基板の３Ｄ構造をタングステンで充填する方法であって、３Ｄ構造は、側壁と、側壁内の複数の開口部であって、開口部を通して流体的にアクセス可能な複数の内部領域を有する複数のフィーチャにつながる複数の開口部とを備え、前記方法は、第１の層が３Ｄ構造の複数のフィーチャを共形的に満たすように３Ｄ構造内にモリブデンの第１の層を堆積することを含み、Ｍｏ含有層上にタングステン（Ｗ）を堆積し、それによってフィーチャをタングステンで充填することとを含む方法によって実施されてもよい。
本開示の別の態様は、各々が基板を収容するように構成された１つまたは複数のチャンバと、１つまたは複数のチャンバの各々における支持基板と、ガスを１つまたは複数のチャンバの各々に導くように構成されたガス入口と、各チャンバ内の基板支持体を加熱するように構成されたヒータと、モリブデン前駆体を１つまたは複数のチャンバに注入し、モリブデン前駆体を注入した後、タングステン前駆体を１つまたは複数のチャンバに注入するためのプログラム命令を含むコントローラとを備える装置によって実施されてもよい。
本開示の別の態様は、酸化物層によって分離された複数のタングステンワードラインと、タングステン－酸化物界面におけるモリブデン薄膜とを含む３Ｄ ＮＡＮＤ構造によって実施されてもよい。いくつかの実施形態では、モリブデン薄膜は、１～５ｎｍの厚さである。
これらおよび他の態様は、図を参照して以下で論じられる。
図１Ａは、様々な実施形態に記載のモリブデン（Ｍｏ）テンプレートおよびタングステン（Ｗ）導体を含む材料スタックの概略例である。 図１Ｂは、様々な実施形態に記載のモリブデン（Ｍｏ）テンプレートおよびタングステン（Ｗ）導体を含む材料スタックの概略例である。
図２は、Ｍｏテンプレート上にＷ埋め込みワードライン（ｂＷＬ）を含むＤＲＡＭアーキテクチャの概略例である。
図３Ａは、３Ｄ ＮＡＮＤ構造におけるＷワードラインの概略例である。
図３Ｂは、Ｍｏテンプレート層を含むＷワードラインの材料スタックを図示する。
図４は、導電性材料を堆積する方法における動作を示すプロセスフロー図である。
図５は、フィーチャをタングステンで充填する方法における動作を示すプロセスフロー図である。
図６は、モリブデンテンプレート上に堆積されたタングステン膜の画像を示す。
図７は、８００℃でアニールした後の様々な厚さのＭｏ膜についての抵抗率の低下を示すグラフである。
図８は、本明細書に記載の実施形態による堆積プロセスを実施するのに適したプロセスシステムのブロック図である。
以下の説明では、提示された実施形態の完全な理解を提供するために、多くの具体的な詳細が記載されている。開示された実施形態は、これらの具体的な詳細の一部またはすべてがなくても実施されてよい。他の例では、開示された実施形態を不必要に不明瞭にしないために周知のプロセス動作は、詳細には説明されていない。開示された実施形態が具体的な実施形態と併せて説明されることになるが、開示された実施形態を限定することを意図するものではないことを理解されたい。
本明細書では、論理およびメモリ用途のための低抵抗メタライゼーションスタック構造が提供される。図１Ａおよび図１Ｂは、タングステン成長のためのテンプレートとしてモリブデン（Ｍｏ）を含む材料スタックの概略例である。図１Ａおよび図１Ｂは、特定のスタックにおける材料の順序を示しており、図２、図３Ａ、および図３Ｂに関して以下でさらに説明するように、任意の適切なアーキテクチャおよび用途で使用してもよい。図１Ａの例では、基板１０２は、その上に堆積されたＭｏ層１０８を有する。基板１０２は、シリコンまたは他の半導体ウエハ、例えば、２００ｍｍウエハ、３００ｍｍウエハ、または４５０ｍｍウエハであってもよく、誘電体材料、導電性材料、または半導電性材料などの材料の１つまたは複数の層がその上に堆積されたウエハを含む。前記方法はまた、ガラス、プラスチックなどの他の基板上にメタライゼーションスタック構造を形成するために適用されてもよい。
図１Ａでは、誘電体層１０４は、基板１０２上にある。誘電体層１０４は、基板１０２の半導体（例えば、Ｓｉ）表面上に直接堆積されてもよく、または任意の数の介在層が存在してもよい。誘電体層の例には、ドープおよび非ドープの酸化ケイ素、窒化ケイ素、および酸化アルミニウムの層が挙げられ、具体的な例では、ドープまたは非ドープ層ＳｉＯ2およびＡｌ2Ｏ3が挙げられる。また、図１Ａでは、拡散バリア層１０６は、Ｍｏ層１０８と誘電体層１０４との間に配置されている。拡散バリア層の例には、窒化チタン（ＴｉＮ）、チタン／窒化チタン（Ｔｉ／ＴｉＮ）、窒化タングステン（ＷＮ）、および炭窒化タングステン（ＷＣＮ）が挙げられる。拡散バリアのさらなる例は、以下でさらに説明されるように、多成分Ｍｏ含有膜である。タングステン（Ｗ）層１１０は、Ｍｏ層１０８上に堆積され、構造の主要な導体である。以下でさらに論じられるように、Ｍｏ層１０８は、タングステン成長のためのテンプレートを提供する。いくつかの実施形態では、結果として、Ｗ層１１０は、タングステン核形成層がなくても堆積される。
図１Ｂは、材料スタックの別の例を示す。この例では、スタックは、基板１０２と、誘電体層１０４とを含み、Ｍｏ層１０８が介在する拡散バリア層がなくても誘電体層１０４上に直接堆積されている。図１Ａの例のように、Ｗ層１１０は、Ｍｏ層１０８上に堆積され、構造の主要な導体である。タングステン成長のためのテンプレートとして大きな粒子を有するモリブデンを使用することによって、大きな粒子と低抵抗率を有するタングステンを形成できる。さらに、抵抗率は、より高い抵抗率のタングステン核形成層を排除することによって改善され得る。
図１Ａおよび図１Ｂはメタライゼーションスタックの例を示しているが、前記方法および結果として得られるスタックは、そのように限定されない。例えば、いくつかの実施形態では、Ｍｏは、タングステン成長のためのテンプレートとしてＳｉまたは他の半導体基板上に直接堆積されてもよい。
さらに、Ｍｏテンプレート上でのＷ成長が上記の例において説明されているが、Ｍｏ層は、他の金属の低抵抗成長のためのテンプレートとして機能する場合があり、他の金属とは、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、およびＭｏＷなどのこれらの金属を含む合金が挙げられる。
上述し以下でさらに説明される材料スタックは、様々な実施形態において用いられてもよい。図２、図３Ａ、および図３Ｂは、スタックを用いることが可能な構造の例を提供する。図２は、シリコン基板２０２内にＷ埋め込みワードライン（ｂＷＬ）２１０を含むＤＲＡＭアーキテクチャの概略例を図示する。Ｗ ｂＷＬ２１０は、シリコン基板２０２にエッチングされたトレンチ内に形成される。トレンチを満たすものは、共形Ｍｏ層２０８、および共形バリア層２０６とシリコン基板２０２との間に配置された絶縁層２０４である。図２の例では、絶縁層２０４は、酸化ケイ素材料または窒化ケイ素材料などの高ｋ誘電体材料から形成されたゲート酸化物層であってもよい。いくつかの実施形態では、ＴｉＮまたはタングステン含有層などの共形バリア層は、Ｍｏ層２０８と絶縁層２０４との間に挿入されてもよい。
図３Ａは、３Ｄ ＮＡＮＤ構造３２３におけるＷワードライン３１０の概略例を図示する。Ｗワードライン３１０は、酸化物層３１１によって分離されている。図３Ｂには、酸化アルミニウム（Ａｌ2Ｏ3）の層３０４およびＭｏ層３０８を含む、Ｗワードライン３１０と酸化物層３１１との間の界面の詳細が示されている。上述のように、Ｗワードライン３１０は、タングステン核形成層がなくてもＭｏ層３０８上に堆積されてもよい。いくつかの実施形態では、Ｍｏ層３０８は、本明細書に記載のように、酸化物層３１１上に、またはＴｉＮもしくは他のバリア層上に直接堆積されてもよい。Ｍｏ層は、例えば、約１０ｎｍ～１００ｎｍのＷワードライン層の堆積に対して、約１０Å～１００Å、または１０Å～５０Åであってもよい。
図４は、導電性材料を堆積する方法における動作を示すプロセスフロー図である。動作４０２において、テンプレート層が形成される。以下でさらに説明するように、これは、化学気相堆積（ＣＶＤ）および原子層堆積（ＡＬＤ）などの気相堆積技術を含むことができる。テンプレート層は、モリブデンなどの比較的大きな粒子成長を有する材料である。いくつかの実施形態において、この層は、比較的薄く、１０ｎｍ以下または５０ｎｍ以下であってもよい。一般に、この層は、下層の構造上で継続的に成長するのに十分な厚さである。例示的な厚さは、１ｎｍ～５ｎｍ、または２ｎｍ～５ｎｍの範囲である。テンプレート層は、図２および図３Ｂの例のように、下層の構造に一致してもよい。３Ｄ ＮＡＮＤ構造などの課題となる構造の場合、ＡＬＤを使用して共形層を形成してもよい。テンプレート層が形成さる場合の例示的な表面には、誘電体層およびバリア層の表面が含まれる。特定の実施形態では、テンプレート層は、フッ素非含有前駆体から堆積されてもよい。これにより、フッ素が下層の構造に移動することを防止できる。
いくつかの実施形態では、テンプレート層は、動作４０２においてアニールされる。層の熱アニールは、粒子サイズを増加させ、抵抗率を低くすることができる。モリブデンに対するアニール温度の例は、７００℃～１１００℃の範囲である。一般に、アニールは、溶融温度またはそれに近い温度で実施される。アニールは、炉内で、または急速熱アニールによって実施されてもよい。様々な実施形態によれば、アニールは、水素（Ｈ2）雰囲気、窒素（Ｎ2）雰囲気、または真空を含む、任意の適切な雰囲気において実施されてもよい。いくつかの実施形態では、膜は、アニール前に還元環境に曝露され、任意の酸化物形成物を除去することが可能である。テンプレートがアニール前に空気に曝露される場合、酸化物は、特に形成される可能性がある。動作４０６において、バルク層は、テンプレート層上に形成される。テンプレート上に堆積された結果、粒子サイズが大きくなる。バルク層は、一般に、構造の主要な導体である。テンプレート上にバルク層を堆積することによって、六フッ化タングステン（ＷＦ6）または六フッ化モリブデン（ＭｏＦ6）などのより安価なおよび／または容易に入手可能な前駆体が使用されてもよい。構造に応じて、ＡＬＤ法またはＣＶＤ法が使用されてもよい。一例では、ＷＦ6およびＨ2は、タングステンを堆積するために使用される。他のバルク膜の堆積については、以下でさらに説明する。
Ｍｏテンプレート層を形成する方法は、ＣＶＤ堆積およびＡＬＤ堆積などの気相堆積技術を含む。ＡＬＤ技術では、還元剤（または他の共反応物）、任意選択のパージガス、およびＭｏ含有前駆体のパルスが反応チャンバに順次注入され、反応チャンバからパージされる。あるいは、Ｍｏ層の堆積は、還元剤およびＭｏ含有前駆体を堆積チャンバに流し、フィーチャにＭｏ層を堆積するＣＶＤプロセスによって発生させることができる。不活性キャリアガスを使用して反応物ストリームの１つまたは複数を送給してもよく、これは事前に混合されていてもいなくてもよい。ＡＬＤプロセスとは異なり、この動作には一般に、所望の量が堆積されるまで継続的に反応物を流す必要がある。特定の実施態様では、ＣＶＤ動作は、複数の段階で行われてもよく、反応物の継続的かつ同時に流れる複数の期間が、１つまたは複数の反応物の流れが迂回する期間によって分離される。
Ｍｏ含有前駆体は、六フッ化モリブデン（ＭｏＦ6）、五塩化モリブデン（ＭｏＣｌ5）、二塩化二酸化モリブデン（ＭｏＯ2Ｃｌ2）、四塩化酸化モリブデン（ＭｏＯＣｌ4）、およびモリブデンヘキサカルボニル（Ｍｏ（ＣＯ）6）を含む。モリブデンシリルシクロペンタジエニルおよびモリブデンシリルアリル錯体などの有機金属前駆体が使用されてもよい。Ｍｏ含有前駆体は、ハロゲン化物前駆体であってもよく、これは、ＭｏＦ6およびＭｏＣｌ5、ならびに安定分子を形成することができる２つ以上のハロゲンを有する混合ハロゲン化物前駆体を含む。混合ハロゲン化物前駆体の一例は、安定分子を形成し得るＭｏＣｌxＢｒyであり、ｘおよびｙは、０よりも大きい任意の数である。
特定の実施形態では、Ｍｏ層は、誘電体層またはＴｉＮもしくは他のバリア層上に直接堆積される。ＡＬＤプロセスでは、共反応物、任意選択のパージガス、およびＭｏ含有前駆体のパルスが反応チャンバに順次注入され、反応チャンバからパージされる。いくつかの実施形態では、薄いＭｏ層は、共反応物としてホウ素含有還元剤（例えば、Ｂ2Ｈ6）、シリコン含有還元剤（例えば、ＳｉＨ4）、または水素（Ｈ2）の１つまたは複数を使用して堆積される。例えば、１つまたは複数のＳ／Ｍｏサイクル、（ここでＳ／Ｍｏとは、シランのパルスおよびそれに続くＭｏ含有前駆体のパルスを指す）を用いて、タングステン堆積のためのテンプレートとして機能する薄いＭｏ層を堆積してもよい。別の例では、１つまたは複数のＢ／Ｍｏサイクル（ここでＢ／Ｍｏとは、ジボランのパルスおよびそれに続くＭｏ含有前駆体のパルスを指す）を用いて、堆積されるタングステン層上に薄いＭｏ層を堆積してもよい。Ｂ／ＭｏサイクルとＳ／Ｍｏサイクルは両方とも、Ｍｏ層を堆積するために使用されてもよく、例えば、ｘ（Ｂ／Ｍｏ）＋ｙ（Ｓ／Ｍｏ）、ｘおよびｙは、整数である。またさらに、１つまたは複数のＨ2／Ｍｏサイクルを使用して、Ｂ／Ｍｏサイクルおよび／またはＳ／Ｍｏサイクルの有無にかかわらず、薄いＭｏ層を堆積してもよい。
Ｍｏ層の厚さおよび堆積されるＭｏ層の構造に応じて、Ｍｏ層の堆積は、Ｍｏ核形成層の堆積およびそれに続くバルク層による堆積を含むことができる。いくつかの実施形態では、これは、核形成層のＡＬＤ堆積およびそれに続くバルク層のＣＶＤ堆積を含むことができる。
いくつかの実施形態では、Ｍｏテンプレート層の堆積は、還元剤層を形成し、続いて還元剤層をＭｏ含有前駆体に曝露することを含むことができる。還元剤層は、元素シリコン（Ｓｉ）、元素ホウ素（Ｂ）、元素ゲルマニウム（Ｇｅ）、またはそれらの混合物を含んでもよく、もしくは本質的に元素シリコン（Ｓｉ）、元素ホウ素（Ｂ）、元素ゲルマニウム（Ｇｅ）、またはそれらの混合物からなる場合もある。例えば、還元剤層は、ＳｉおよびＢを含んでもよい。Ｂの量を調節することにより、低抵抗率であっても還元剤層の高い堆積速度を達成できる。
Ｍｏ堆積中の基板温度は、３００℃～８００℃であってもよい。基板温度は、熱収支および析出化学種に依拠することになる。熱収支は、用途に依拠するが、高い堆積温度がメモリ用途では問題にならない場合がある一方、論理用途では熱収支を超える可能性がある。
図５は、フィーチャ充填のためのプロセスの一例を示す。図５のプロセスは、例えば、タングステンワードラインの充填に使用されてもよい。動作５０２において、Ｍｏテンプレートは、塩素含有Ｍｏ前駆体を使用してＡＬＤによって堆積される。ＡＬＤプロセスを使用して、課題となる３Ｄ ＮＡＮＤ構造に対する共形性およびステップカバレッジを達成できる。ＡＬＤサイクルを使用して、例えば、誘電体層またはバリア層の表面上に約１０Å～５０ÅのＭｏ層を堆積してもよい。いくつかの実施形態では、ＡＬＤサイクルは、ホウ素またはシリコンを膜に組み込むことなく、還元剤としてＨ2を使用する。さらに、ＡＬＤサイクルは、塩化物含有前駆体を使用する。これにより、下層の誘電体層がフッ素に曝露されることを防止する。塩素含有Ｍｏ前駆体の場合、例えば、４５０℃～８００℃、およびいくつかの実施形態では、少なくとも５００℃、または５５０℃～６５０℃の比較的高い堆積温度が使用されてもよい。これらの前駆体におけるＭｏ－Ｃｌ結合が比較的強いため、高温により堆積が促進される。
次に、動作５０４において、Ｍｏテンプレートは、アニールされる。上述のように、アニールの前に、酸化物を除去するための還元ステップが行われてもよい。これにより、空気または他の酸化剤への曝露の結果として形成された二酸化モリブデン（ＭｏＯ2）または三酸化モリブデン（ＭｏＯ3）を除去できる。特にＭｏＯ3は、７９５℃の融点を有し、除去しない場合、アニール中に溶融する可能性がある。次に、動作５０６において、バルク層は、Ｍｏテンプレート上に堆積され、ワードラインまたは他の導体を形成する。タングステン充填は、ＷＦ6などのフッ素化前駆体を含むことができ、Ｍｏ層が、誘電体へのフッ素の移動に対するバリアを提供する。３Ｄ ＮＡＮＤ構造の場合、動作５０６は、ＡＬＤ堆積においてＷＦ6とＨ2の交互のパルスを含んでもよい。いくつかの実施形態では、堆積は、タングステン核形成層を形成することなく実施されてもよい。タングステンの例示的な厚さは、５０Å～３００Åの範囲である。いくつかの実施形態によれば、Ｗ：Ｍｏの厚さの比は、１：１～１５：１、例えば、２：１～１０：１、または２：１～５：１であってもよい。
上述のように、図４を参照して論じられた方法は、テンプレート上に他の低抵抗率バルク膜を堆積するために使用されてもよい。このような膜は、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、およびニッケル（Ｎｉ）を含むことができる。コバルト前駆体の例には、ジカルボニルシクロペンタジエニルコバルト、コバルトカルボニル、コバルトアミジネート前駆体、コバルトジアザジエニル錯体、およびコバルトアミジネート／グアニジネート前駆体が挙げられる。酸化反応に使用してもよいルテニウム前駆体の例には、（エチルベンジル）（１－エチル－１，４－シクロヘキサジエニル）Ｒｕ（０）、（１－イソプロピル－４－メチルベンジル）（１，３－シクロヘキサジエニル）Ｒｕ（０）、２，３－ジメチル－１，３－ブタジエニル）Ｒｕ（０）トリカルボニル、（１，３－シクロヘキサジエニル）Ｒｕ（０）トリカルボニル、および（シクロペンタジエニル）（エチル）Ｒｕ（ＩＩ）ジカルボニルが挙げられる。非酸化反応物と反応するルテニウム前駆体の例は、ビス（５－メチル－２，４－ヘキサンジケトナト）Ｒｕ（ＩＩ）ジカルボニルおよびビス（エチルシクロペンタジエニル）Ｒｕ（ＩＩ）である。ニッケル前駆体の例には、シクロペンタジエニルアリルニッケル（ＣｐＡｌｌｙｌＮｉ）およびＭｅＣｐ2Ｎｉが挙げられる。
上記の説明では、ＡＬＤを使用して、バルクタングステンまたは他のバルク材料を堆積してもよい。特に、ＡＬＤを使用して、横方向の粒子成長を有するタングステンまたは他の金属を堆積してもよい。このようにして堆積された金属は、より大きな横方向の粒子成長を含む、ＣＶＤまたはスパッタリングなどの技術で得られるよりもはるかに大きな粒子成長を有する。いくつかの実施形態では、少なくとも１００Åの幅の粒子が成長する。横方向の粒子成長を提供できる例示的なＷ ＡＬＤ堆積条件には、３００℃～５００℃の基板温度、または５００℃未満および１０ｔｏｒｒ～５０ｔｏｒｒのチャンバ圧力が挙げられる。
用途の例には、３Ｄ ＮＡＮＤワードライン充填およびＤＲＡＭ ｂＷＬ充填が挙げられる。これらの用途では、モリブデンの単一のテンプレート層（または他のテンプレート層）を使用して、フィーチャの残りの部分をタングステン（または他の主要な導体）で充填してもよい。Ｍｏの他のテンプレート層は、窒化チタン（ＴｉＮ）などの層、または酸化シリコン（例えば、ＳｉＯ2）、酸化アルミニウム（例えば、Ａｌ2Ｏ3）、酸化ハフニウム（例えば、ＨｆＯ2）、および酸化ジルコニウム（例えば、ＺｒＯ2）などの酸化物上に堆積されてもよい。
実験
モリブデン膜をＡｌ2Ｏ3上に直接成長させ、続いてアニールし、そしてタングステンを堆積させた。図６は、Ｍｏ膜上のＷ膜の画像を示す。画像は、Ｗ粒子が下のＭｏ粒子からテンプレートを形成していることを示す。
いくつかの実施形態では、熱アニールは、Ｍｏ堆積後に実施される。これにより、Ｍｏ粒子の成長および抵抗率の低下が可能となる。Ｍｏの融点がＷの融点よりも低いため、Ｍｏ膜の場合、低温で粒子の成長およびそれに伴う抵抗率の減少が生じる。アニール温度の例は、７００℃～１１００℃の範囲である。アニールは、炉内で、または急速熱アニールによって実施されてもよい。様々な実施形態によれば、アニールは、水素（Ｈ2）雰囲気、窒素（Ｎ2）雰囲気、または真空を含む、任意の適切な雰囲気において実施されてもよい。
様々な実施形態によれば、Ｍｏ膜は、堆積とアニールとの間で空気に曝露されてもされなくてもよい。空気または他の酸化環境に曝露される場合、還元環境をアニール中またはアニール前に用いて、曝露の結果として形成された二酸化モリブデン（ＭｏＯ2）または三酸化モリブデン（ＭｏＯ3）を除去してもよい。特にＭｏＯ3は、７９５℃の融点を有し、除去しない場合、アニール中に溶融する可能性がある。
以下の表１は、２つのＷ膜（ＡおよびＢ）および２つのＭｏ膜（ＣおよびＤ）を比較している。
Figure 2022180423000002
膜Ａは、ＷＦ6を使用して堆積されたタングステン膜である。膜Ｂは、ＷＣｌ5およびＷＣｌ6を使用して堆積されたタングステン膜である。膜Ｃは、ＭｏＣｌ5を使用して堆積されたモリブデン膜であり、膜Ｄは、ＭｏＯＣｌ4を使用して堆積されたモリブデン膜である。膜Ｄは、堆積後のアニールを受けた。特に、抵抗率は、膜ＡおよびＢよりも膜ＣおよびＤの方が低くなっている。抵抗率は、厚さと共に減少し、２５μΩ－ｃｍ（膜Ｃ）および１７μΩ－ｃｍ（膜Ｄ）が４０μΩ－ｃｍ（膜Ａ）に直接匹敵する。Ｏ含有前駆体で堆積された膜Ｄは、低いＯを示す。膜ＣおよびＤの応力は、膜ＡおよびＢの応力に匹敵する。
図７は、８００℃でアニール後にＷＣＮ上に堆積された様々な厚さのＭｏ膜についての抵抗率の低下を示すグラフである。比較のために、ＷＣＮ上のＷ膜の抵抗率も示されている。抵抗率の大幅な減少が観察される。抵抗率の減少は、粒子の成長によるものである。以下の表２は、堆積後およびアニール後のＣＶＤ Ｍｏ膜におけるＭｏ粒子についての相および平均粒子サイズを示す。
Figure 2022180423000003
 Ｈ2雰囲気において８００℃で１時間と、５分間行った炉アニールが、同等の結果を示した。
装置
開示された実施形態の実施には、任意の適切なチャンバを使用してもよい。例示的な堆積装置は、様々なシステム、例えば、カリフォルニア州フリーモントのＬａｍ Ｒｅｓｅａｒｃｈ社から入手可能なＡＬＴＵＳ（商標）およびＡＬＴＵＳ（商標）Ｍａｘ、または様々な他の市販の利用可能なプロセスシステムのいずれかを含む。プロセスは、複数の堆積ステーションで並行して実施できる。
いくつかの実施形態では、モリブデンテンプレート堆積プロセスは、単一の堆積チャンバ内に位置決めされた２つ、５つ、またはさらに多くの堆積ステーションの１つである第１のステーションで実施される。いくつかの実施形態では、プロセスのための様々なステップは、堆積チャンバの２つの異なるステーションで実施される。例えば、基板は、基板表面に局所的な雰囲気を作り出す個々のガス供給システムを使用して、第１のステーション内でＨ2に曝露されてもよく、次に基板を第２のステーションに移送してＭｏＯＣｌ5などの前駆体に曝露し、テンプレート層を堆積してもよい。いくつかの実施形態では、基板は次に、水素の２回目の曝露のために第１のステーションに戻されてもよい。次いで基板は、ＭｏＯＣｌ5（または他の塩化タングステン）への曝露のために第２のステーションに移送されてもよい。これを必要に応じて繰り返してＭｏテンプレート堆積を完了し、同じまたは異なるステーション内でタングステン堆積を進めてもよい。そして、１つまたは複数のステーションを使用して、上述のようにタングステン堆積を実施することができる。
図８は、本明細書に記載の実施形態による堆積プロセスを実施するのに適したプロセスシステムのブロック図である。システム８００は、移送モジュール８０３を含む。移送モジュール８０３は、プロセス中の基板が様々なリアクタモジュール間を移動するときの基板の汚染リスクを最小化するために、清潔な加圧環境を提供する。本明細書に記載の実施形態によれば、移送モジュール８０３には、核形成層堆積（パルス核形成層（ＰＮＬ）堆積と呼ばれる場合がある）、ならびにＡＬＤ堆積およびＣＶＤ堆積を実施することが可能なマルチステーションリアクタ８０９が取り付けられている。チャンバ８０９は、これらの動作を順次実施可能な複数のステーション８１１、８１３、８１５、および８１７を含んでもよい。例えば、チャンバ８０９は、ステーション８１１および８１３がＰＮＬ堆積またはＡＬＤ堆積を実施し、ステーション８１３および８１５がＣＶＤを実施するように構成され得る。各堆積ステーションは、加熱されたウエハ台座およびシャワーヘッド、分散プレートまたは他のガス入口を含んでもよい。
また、移送モジュール８０３には、プラズマによる前洗浄または化学的（非プラズマ）前洗浄を実施可能な１つまたは複数のシングルステーションモジュールまたはマルチステーションモジュール８０７が取り付けられてもよい。モジュールはまた、様々な他のプロセス、例えば、還元剤浸漬に使用されてもよい。システム８００はまた、プロセス前およびプロセス後のウエハを格納する１つまたは複数（この場合では２つ）のウエハソースモジュール８０１を含む。大気移送チャンバ８１９内の大気ロボット（図示せず）は、最初にウエハをソースモジュール８０１から取り出してロードロック８２１へ移送する。移送モジュール１１０３内のウエハ移送デバイス（一般的には、ロボットアームユニット）は、ウエハをロードロック８２１から移送モジュール８０３に取り付けられたモジュールに移動させたり、モジュール間で移動させたりする。
特定の実施形態では、システムコントローラ８２９を用いて、堆積中のプロセス条件を制御する。コントローラは、典型的には、１つまたは複数のメモリデバイスと、１つまたは複数のプロセッサとを含むことになる。プロセッサは、ＣＰＵまたはコンピュータ、アナログおよび／またはデジタル入出力接続、ステッピングモータコントローラボードなどを含んでもよい。
コントローラは、堆積装置の活動のすべてを制御してもよい。システムコントローラは、タイミング、ガスの混合、チャンバ圧力、チャンバ温度、ウエハ温度、使用される場合には無線周波数（ＲＦ）電力レベル、ウエハチャック位置または台座位置、および特定のプロセスの他のパラメータを制御するための一連の命令を含むシステム制御ソフトウェアを実行する。いくつかの実施形態では、コントローラに関連するメモリデバイスに格納された他のコンピュータプログラムを用いてもよい。
典型的には、コントローラに関連するユーザインターフェースが存在することになる。ユーザインターフェースは、ディスプレイ画面、装置および／またはプロセス条件のグラフィカルソフトウェアディスプレイ、ならびにポインティングデバイス、キーボード、タッチスクリーン、マイクロフォンなどのユーザ入力デバイスを含んでもよい。
システム制御論理は、任意の適切な方法で構成されてもよい。一般に、論理は、ハードウェアおよび／またはソフトウェアにおいて設計または構成され得る。駆動回路を制御するための命令は、ハードコードされるか、またはソフトウェアとして提供されてもよい。命令は、「プログラミング」によって提供されてもよい。そのようなプログラミングには、デジタル信号プロセッサのハードコードされた論理、特定用途向け集積回路、およびハードウェアとして実装された特定のアルゴリズムを有する他のデバイスが挙げられ、あらゆる形式の論理を含むことが理解される。プログラミングはまた、汎用プロセッサで実行可能なソフトウェアまたはファームウェア命令も含むことが理解される。システム制御ソフトウェアは、任意の適切なコンピュータ可読プログラミング言語でコード化されてもよい。あるいは、制御論理は、コントローラにハードコードされてもよい。これらの目的のために、特定用途向け集積回路、プログラム可能論理デバイス（例えば、フィールドプログラマブルゲートアレイ、すなわちＦＰＧＡ）などが使用されてもよい。以下の説明では、「ソフトウェア」または「コード」が使用される場合、機能的に同等のハードコードされた論理が代わりに利用されてもよい。
プロセスシーケンスにおける堆積および他のプロセスを制御するためのコンピュータプログラムコードは、任意の従来のコンピュータ可読プログラミング言語、例えば、アセンブリ言語、Ｃ、Ｃ＋＋、パスカル、フォートランなどで書かれることができる。コンパイルされたオブジェクトコードまたはスクリプトは、プログラムに識別されたタスクを実施するためにプロセッサによって実行される。
コントローラパラメータは、例えば、プロセスガス組成および流量、温度、圧力、冷却ガス圧力、ならびにチャンバ壁温度などのプロセス条件に関連している。これらのパラメータは、レシピの形態でユーザに提供され、ユーザインターフェースを利用して入力することができる。
プロセスを監視するための信号は、システムコントローラのアナログおよび／またはデジタル入力接続によって提供されてもよい。プロセスを制御するための信号は、堆積装置のアナログおよびデジタル出力接続で出力される。
システムソフトウェアは、多くの異なる方法で設計または構成されてもよい。例えば、様々なチャンバ構成要素サブルーチンまたは制御オブジェクトは、本明細書に記載の堆積プロセスを実行するために必要なチャンバ構成要素の動作を制御するために書かれてもよい。この目的のためのプログラムまたはプログラムのセクションの例には、基板位置決めコード、プロセスガス制御コード、圧力制御コード、ヒータ制御コード、およびプラズマ制御コードが挙げられる。
いくつかの実施態様では、コントローラ８２９は、システムの一部であり、そのようなシステムが上述した例の一部であってもよい。そのようなシステムは、１つまたは複数のプロセスツール、１つまたは複数のチャンバ、１つまたは複数のプロセス用プラットフォーム、および／または特定のプロセス構成要素（ウエハ台座、ガス流システムなど）を含む半導体プロセス装置を含むことができる。これらのシステムは、半導体ウエハまたは基板のプロセス前、プロセス中、およびプロセス後のシステム動作を制御するための電子機器と一体化されてもよい。そのような電子機器は、「コントローラ」と呼ばれることがあり、１つまたは複数のシステムの様々な構成要素または副部品を制御してもよい。コントローラ８２９は、プロセス要件および／またはシステムのタイプに応じて、本明細書に開示されるプロセスのいずれかを制御するようにプログラムされてもよい。そのようなプロセスとしては、プロセスガスの送給、温度設定（例えば、加熱および／または冷却）、圧力設定、真空設定、電力設定、一部のシステムにおける無線周波数（ＲＦ）発生器設定、ＲＦ整合回路設定、周波数設定、流量設定、流体送給設定、位置および動作設定、ツールに対するウエハの搬入と搬出、ならびに、特定のシステムに接続または連動する他の搬送ツールおよび／またはロードロックに対するウエハの搬入と搬出が含まれる。
広義には、コントローラは、命令を受信し、命令を発し、動作を制御し、洗浄動作を可能にし、エンドポイント測定を可能にするなどの様々な集積回路、ロジック、メモリ、および／またはソフトウェアを有する電子機器として定義されてもよい。集積回路は、プログラム命令を記憶するファームウェアの形式のチップ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）として定義されたチップ、および／または１つまたは複数のマイクロプロセッサ、すなわちプログラム命令（例えば、ソフトウェア）を実行するマイクロコントローラを含んでもよい。プログラム命令は、様々な個々の設定（またはプログラムファイル）の形式でコントローラに通信される命令であって、特定のプロセスを半導体ウエハ上で、または半導体ウエハ用に、またはシステムに対して実施するための動作パラメータを定義してもよい。いくつかの実施形態では、動作パラメータは、プロセスエンジニアによって定義されるレシピの一部であって、１つまたは複数の層、材料、金属、酸化物、ケイ素、二酸化ケイ素、表面、回路、および／またはウエハダイの製作中に１つまたは複数のプロセスステップを実現できる可能性がある。
いくつかの実施態様では、コントローラ８２９は、システムと統合または結合されるか、他の方法でシステムにネットワーク接続されるコンピュータの一部であってもよく、またはそのようなコンピュータに結合されてもよく、またはそれらの組み合わせであってもよい。例えば、コントローラ８２９は、「クラウド」内にあってもよいし、ファブホストコンピュータシステムの全てもしくは一部であってもよい。これにより、ウエハプロセスのリモートアクセスが可能となる。コンピュータは、システムへのリモートアクセスを可能にして、製作動作の現在の進捗状況を監視し、過去の製作動作の履歴を調査し、複数の製作動作から傾向または性能基準を調査し、現在のプロセスのパラメータを変更し、現在のプロセスに続くプロセスステップを設定するか、または新しいプロセスを開始してもよい。いくつかの例では、リモートコンピュータ（例えば、サーバ）は、ネットワークを通じてプロセスレシピをシステムに提供することができる。そのようなネットワークは、ローカルネットワークまたはインターネットを含んでもよい。リモートコンピュータは、パラメータおよび／または設定のエントリまたはプログラミングを可能にするユーザインターフェースを含んでもよく、そのようなパラメータおよび／または設定は、その後リモートコンピュータからシステムに通信される。いくつかの例では、コントローラは、命令をデータの形式で受信する。そのようなデータは、１つまたは複数の動作中に実施される各プロセスステップのためのパラメータを特定するものである。パラメータは、実施されるプロセスのタイプ、およびコントローラが連動または制御するように構成されるツールのタイプに特有のものであってもよいことを理解されたい。したがって、上述したように、コントローラは、例えば、互いにネットワーク接続され、本明細書で説明されるプロセスおよび制御などの共通の目的に向けて協働する１つまたは複数の個別のコントローラを含むことによって分散されてもよい。このような目的のための分散型コントローラの例としては、（例えば、プラットフォームレベルで、またはリモートコンピュータの一部として）遠隔配置され、チャンバ上のプロセスを制御するように結合する１つまたは複数の集積回路と通信する、チャンバ上の１つまたは複数の集積回路が挙げられるであろう。
限定されるものではないが、例示的なシステムは、プラズマエッチングチャンバまたはモジュール、堆積チャンバまたはモジュール、スピンリンスチャンバまたはモジュール、金属めっきチャンバまたはモジュール、洗浄チャンバまたはモジュール、ベベルエッジエッチングチャンバまたはモジュール、物理気相堆積（ＰＶＤ）チャンバまたはモジュール、ＣＶＤチャンバまたはモジュール、ＡＬＤチャンバまたはモジュール、原子層エッチング（ＡＬＥ）チャンバまたはモジュール、イオン注入チャンバまたはモジュール、追跡チャンバまたはモジュール、ならびに半導体ウエハの製作および／または製造に関連するまたは使用されてもよい任意の他の半導体プロセスシステムを含んでもよい。
上述のように、ツールによって実施される１つまたは複数のプロセスステップに応じて、コントローラは、１つまたは複数の他のツール回路もしくはモジュール、他のツール構成要素、クラスタツール、他のツールインターフェース、隣接するツール、近接するツール、工場全体に位置するツール、メインコンピュータ、別のコントローラ、または半導体製造工場内のツール場所および／もしくはロードポートに対してウエハの容器を搬入および搬出する材料搬送に使用されるツールと通信してもよい。
コントローラ８２９は、様々なプログラムを含んでもよい。基板位置決めプログラムは、基板を台座またはチャック上にロードし、基板とガス入口および／またはターゲットなどのチャンバの他の部分との間隔を制御するために使用されるチャンバ構成要素を制御するためのプログラムコードを含んでもよい。プロセスガス制御プログラムは、チャンバ内の圧力を安定化するために、ガス組成と流量を制御するためのコード、および任意で堆積前にガスをチャンバ内に流すためのコードを含んでもよい。圧力制御プログラムは、例えば、チャンバの排気システムのスロットル弁を調節することによってチャンバ内の圧力を制御するためのコードを含んでもよい。ヒータ制御プログラムは、基板を加熱するために使用される加熱ユニットへの電流を制御するためのコードを含んでもよい。あるいは、ヒータ制御プログラムは、ウエハチャックへの熱伝達ガス（ヘリウムなど）の送給を制御してもよい。
堆積中に監視可能なチャンバセンサの例には、マスフローコントローラ、圧力計などの圧力センサ、および台座またはチャック内に位置する熱電対が挙げられる。適切にプログラムされたフィードバックおよび制御アルゴリズムをこれらのセンサからのデータと共に使用して、所望のプロセス条件を維持してもよい。
以上、シングルチャンバまたはマルチチャンバの半導体プロセスツールにおける本開示の実施形態の実施について説明した。
以上、シングルチャンバまたはマルチチャンバの半導体プロセスツールにおける開示された実施形態の実施について説明した。本明細書で説明される装置およびプロセスは、例えば、半導体デバイス、ディスプレイ、ＬＥＤ、太陽光パネルなどの製作または製造のために、リソグラフィパターニングツールまたはプロセスと併せて使用されてもよい。典型的には、必須ではないが、そのようなツール／プロセスは、共通の製作施設において共に使用または実施されることになる。膜のリソグラフィパターニングは、典型的には、以下のステップの一部またはすべてを含み、各ステップが数多くの可能なツールを提供される：（１）スピンオンツールまたはスプレーオンツールを使用して、ワークピース（すなわち、基板）にフォトレジストを塗布するステップ、（２）ホットプレートまたは炉またはＵＶ硬化ツールを使用してフォトレジストを硬化するステップ、（３）ウエハステッパなどのツールを用いて可視光またはＵＶ光またはＸ線光にフォトレジストを露光するステップ、（４）ウェットベンチなどのツールを使用して、レジストを選択的に除去し、それによってレジストをパターニングするようにレジストを現像するステップ、（５）ドライエッチングツールまたはプラズマ支援エッチングツールを使用することによって、下層の膜またはワークピースにレジストパターンを転写するステップ、および（６）ＲＦまたはマイクロ波プラズマレジストストリッパなどのツールを使用してレジストを除去するステップ。
上記の説明および特許請求の範囲において、数値範囲は、範囲の終点を含む。例えば、「１～５ｎｍの厚さ」は、１ｎｍおよび５ｎｍを含む。同様に、ダッシュで表される範囲は、範囲の終点を含む。
結論
前述の実施形態は、明確な理解のために多少詳しく説明されてきたが、一定の変更および修正が添付の特許請求の範囲の範囲内で実施されてもよいことは明らかであろう。本実施形態のプロセス、システム、および装置の実施には多くの別の方法があることに注意されたい。したがって、本実施形態は、限定ではなく例示と見なされるべきであり、本実施形態は、本明細書に述べられる詳細に限定されるべきではない。
結論
前述の実施形態は、明確な理解のために多少詳しく説明されてきたが、一定の変更および修正が添付の特許請求の範囲の範囲内で実施されてもよいことは明らかであろう。本実施形態のプロセス、システム、および装置の実施には多くの別の方法があることに注意されたい。したがって、本実施形態は、限定ではなく例示と見なされるべきであり、本実施形態は、本明細書に述べられる詳細に限定されるべきではない。本開示は以下の適用例としても実現できる。
［適用例１］
基板上のフィーチャにモリブデン（Ｍｏ）含有層を堆積することと、
前記Ｍｏ含有層上にタングステン（Ｗ）を堆積し、それによって前記フィーチャをタングステンで充填することと
を含む、方法。
［適用例２］
適用例１に記載の方法であって、
タングステンを堆積する前に、前記Ｍｏ含有層を熱アニールすることをさらに含む、方法。
［適用例３］
適用例１に記載の方法であって、
前記Ｍｏ含有層は、Ｗ粒子成長のためのテンプレートである、方法。
［適用例４］
適用例１に記載の方法であって、
前記Ｍｏ含有層は、１（原子）％未満の不純物を有する元素Ｍｏである、方法。
［適用例５］
適用例１に記載の方法であって、
前記Ｍｏ含有層は、１～１０ｎｍの厚さである、方法。
［適用例６］
適用例１に記載の方法であって、
前記Ｍｏ含有層は、誘電体層の上にある、方法。
［適用例７］
適用例１に記載の方法であって、
前記Ｍｏ含有層は、フッ素不純物を含まない、方法。
［適用例８］
適用例１に記載の方法であって、
前記Ｍｏ含有層を堆積することをさらに含む、方法。
［適用例９］
適用例８に記載の方法であって、
前記Ｍｏ含有層は、１つまたは複数の塩化モリブデン前駆体から堆積される、方法。
［適用例１０］
適用例９に記載の方法であって、
前記１つまたは複数の塩化モリブデン前駆体は、五塩化モリブデン（ＭｏＣｌ 5 ）、二塩化二酸化モリブデン（ＭｏＯ 2 Ｃｌ 2 ）、および四塩化酸化モリブデン（ＭｏＯＣｌ 4 ）から選択される、方法。
［適用例１１］
適用例８に記載の方法であって、
前記Ｍｏ含有層を堆積することは、塩化モリブデン前駆体が水素によって還元される原子層堆積プロセスを実施することを含む、方法。
［適用例１２］
適用例１に記載の方法であって、
前記タングステンは、六フッ化タングステンを使用して堆積される、方法。
［適用例１３］
適用例１に記載の方法であって、
前記Ｍｏ含有層の平均結晶子サイズは、少なくとも２０ｎｍである、方法。
［適用例１４］
適用例１に記載の方法であって、
前記タングステンの平均結晶子は、少なくとも２０ｎｍである、方法。
［適用例１５］
適用例１に記載の方法であって、
前記タングステンは、核形成層を堆積することなく堆積される、方法。
［適用例１６］
適用例１に記載の方法であって、
前記タングステンは、原子層ＡＬＤによって堆積される、方法。
［適用例１７］
部分的に製造された半導体基板の３Ｄ構造をタングステンで充填する方法であって、前記３Ｄ構造は、側壁と、前記側壁内の複数の開口部であって、前記開口部を通して流体的にアクセス可能な複数の内部領域を有する複数のフィーチャにつながる複数の開口部とを備え、前記方法は、
モリブデンの第１の層が前記３Ｄ構造の前記複数のフィーチャを共形的に満たすように、前記３Ｄ構造内に前記第１の層を堆積することと、
Ｍｏ含有層上にタングステン（Ｗ）を堆積し、それによって前記フィーチャをタングステンで充填することと
を含む、方法。
［適用例１８］
基板上に導電性テンプレート層を形成することであって、前記導電性テンプレート層は、１～５ｎｍの厚さであることと、
前記導電性テンプレート層をアニールし、前記導電性テンプレート層で粒子サイズを増加させることと、
前記テンプレート層上にバルク導電層を形成することであって、前記バルク導電層内の粒子は、前記導電性テンプレート層の粒子に追従することと
を含む、方法。
［適用例１９］
適用例１８に記載の方法であって、
前記導電性テンプレート層は、モリブデンである、方法。
［適用例２０］
適用例１９に記載の方法であって、
前記バルク導電層は、タングステン、コバルト、ルテニウム、ニッケルのうちの１つと、タングステン、コバルト、ルテニウム、ニッケルのうちの少なくとも１つを含む合金とからなる群から選択される、方法。
［適用例２１］
ギャップによって分離された複数の酸化物層を有する部分的に製作された３Ｄ ＮＡＮＤ構造を提供することと、
前記ギャップにモリブデンテンプレート層を共形的に堆積することと
を含む、方法。
［適用例２２］
適用例２１に記載の方法であって、
前記モリブデンテンプレート層は、約１～１０ｎｍの厚さである、方法。
［適用例２３］
適用例２１に記載の方法であって、
前記モリブデンテンプレート層は、酸化物表面上に直接堆積される、方法。
［適用例２４］
適用例２１に記載の方法であって、
前記モリブデンテンプレート層は、１～５ｎｍの厚さである、方法。
［適用例２５］
適用例２１に記載の方法であって、
前記ギャップをタングステンで充填することをさらに含む、方法。
［適用例２６］
各々が基板を収容するように構成された１つまたは複数のチャンバと、
前記１つまたは複数のチャンバの各々における支持基板と、
ガスを前記１つまたは複数のチャンバの各々に導くように構成されたガス入口と、
各チャンバ内の前記基板支持体を加熱するように構成されたヒータと、
モリブデン前駆体を前記１つまたは複数のチャンバに注入し、
前記モリブデン前駆体を注入した後、タングステン前駆体を前記１つまたは複数のチャンバに注入する
ためのプログラム命令を含むコントローラと
を備える、装置。
［適用例２７］
酸化物層によって分離された複数のタングステンワードラインと、
タングステン－酸化物界面におけるモリブデン薄膜と
を備える、３Ｄ ＮＡＮＤ構造。

Claims (27)

  1. 基板上のフィーチャにモリブデン（Ｍｏ）含有層を堆積することと、
    前記Ｍｏ含有層上にタングステン（Ｗ）を堆積し、それによって前記フィーチャをタングステンで充填することと
    を含む、方法。
  2. 請求項１に記載の方法であって、
    タングステンを堆積する前に、前記Ｍｏ含有層を熱アニールすることをさらに含む、方法。
  3. 請求項１に記載の方法であって、
    前記Ｍｏ含有層は、Ｗ粒子成長のためのテンプレートである、方法。
  4. 請求項１に記載の方法であって、
    前記Ｍｏ含有層は、１（原子）％未満の不純物を有する元素Ｍｏである、方法。
  5. 請求項１に記載の方法であって、
    前記Ｍｏ含有層は、１～１０ｎｍの厚さである、方法。
  6. 請求項１に記載の方法であって、
    前記Ｍｏ含有層は、誘電体層の上にある、方法。
  7. 請求項１に記載の方法であって、
    前記Ｍｏ含有層は、フッ素不純物を含まない、方法。
  8. 請求項１に記載の方法であって、
    前記Ｍｏ含有層を堆積することをさらに含む、方法。
  9. 請求項８に記載の方法であって、
    前記Ｍｏ含有層は、１つまたは複数の塩化モリブデン前駆体から堆積される、方法。
  10. 請求項９に記載の方法であって、
    前記１つまたは複数の塩化モリブデン前駆体は、五塩化モリブデン（ＭｏＣｌ5）、二塩化二酸化モリブデン（ＭｏＯ2Ｃｌ2）、および四塩化酸化モリブデン（ＭｏＯＣｌ4）から選択される、方法。
  11. 請求項８に記載の方法であって、
    前記Ｍｏ含有層を堆積することは、塩化モリブデン前駆体が水素によって還元される原子層堆積プロセスを実施することを含む、方法。
  12. 請求項１に記載の方法であって、
    前記タングステンは、六フッ化タングステンを使用して堆積される、方法。
  13. 請求項１に記載の方法であって、
    前記Ｍｏ含有層の平均結晶子サイズは、少なくとも２０ｎｍである、方法。
  14. 請求項１に記載の方法であって、
    前記タングステンの平均結晶子は、少なくとも２０ｎｍである、方法。
  15. 請求項１に記載の方法であって、
    前記タングステンは、核形成層を堆積することなく堆積される、方法。
  16. 請求項１に記載の方法であって、
    前記タングステンは、原子層ＡＬＤによって堆積される、方法。
  17. 部分的に製造された半導体基板の３Ｄ構造をタングステンで充填する方法であって、前記３Ｄ構造は、側壁と、前記側壁内の複数の開口部であって、前記開口部を通して流体的にアクセス可能な複数の内部領域を有する複数のフィーチャにつながる複数の開口部とを備え、前記方法は、
    モリブデンの第１の層が前記３Ｄ構造の前記複数のフィーチャを共形的に満たすように、前記３Ｄ構造内に前記第１の層を堆積することと、
    Ｍｏ含有層上にタングステン（Ｗ）を堆積し、それによって前記フィーチャをタングステンで充填することと
    を含む、方法。
  18. 基板上に導電性テンプレート層を形成することであって、前記導電性テンプレート層は、１～５ｎｍの厚さであることと、
    前記導電性テンプレート層をアニールし、前記導電性テンプレート層で粒子サイズを増加させることと、
    前記テンプレート層上にバルク導電層を形成することであって、前記バルク導電層内の粒子は、前記導電性テンプレート層の粒子に追従することと
    を含む、方法。
  19. 請求項１８に記載の方法であって、
    前記導電性テンプレート層は、モリブデンである、方法。
  20. 請求項１９に記載の方法であって、
    前記バルク導電層は、タングステン、コバルト、ルテニウム、ニッケルのうちの１つと、タングステン、コバルト、ルテニウム、ニッケルのうちの少なくとも１つを含む合金とからなる群から選択される、方法。
  21. ギャップによって分離された複数の酸化物層を有する部分的に製作された３Ｄ ＮＡＮＤ構造を提供することと、
    前記ギャップにモリブデンテンプレート層を共形的に堆積することと
    を含む、方法。
  22. 請求項２１に記載の方法であって、
    前記モリブデンテンプレート層は、約１～１０ｎｍの厚さである、方法。
  23. 請求項２１に記載の方法であって、
    前記モリブデンテンプレート層は、酸化物表面上に直接堆積される、方法。
  24. 請求項２１に記載の方法であって、
    前記モリブデンテンプレート層は、１～５ｎｍの厚さである、方法。
  25. 請求項２１に記載の方法であって、
    前記ギャップをタングステンで充填することをさらに含む、方法。
  26. 各々が基板を収容するように構成された１つまたは複数のチャンバと、
    前記１つまたは複数のチャンバの各々における支持基板と、
    ガスを前記１つまたは複数のチャンバの各々に導くように構成されたガス入口と、
    各チャンバ内の前記基板支持体を加熱するように構成されたヒータと、
    モリブデン前駆体を前記１つまたは複数のチャンバに注入し、
    前記モリブデン前駆体を注入した後、タングステン前駆体を前記１つまたは複数のチャンバに注入する
    ためのプログラム命令を含むコントローラと
    を備える、装置。
  27. 酸化物層によって分離された複数のタングステンワードラインと、
    タングステン－酸化物界面におけるモリブデン薄膜と
    を備える、３Ｄ ＮＡＮＤ構造。
JP2022141888A 2018-11-19 2022-09-07 タングステン用モリブデンテンプレート Pending JP2022180423A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862769479P 2018-11-19 2018-11-19
US62/769,479 2018-11-19
PCT/US2019/062067 WO2020106649A1 (en) 2018-11-19 2019-11-18 Molybdenum templates for tungsten
JP2021527153A JP2022509621A (ja) 2018-11-19 2019-11-18 タングステン用モリブデンテンプレート

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021527153A Division JP2022509621A (ja) 2018-11-19 2019-11-18 タングステン用モリブデンテンプレート

Publications (1)

Publication Number Publication Date
JP2022180423A true JP2022180423A (ja) 2022-12-06

Family

ID=70773331

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021527153A Pending JP2022509621A (ja) 2018-11-19 2019-11-18 タングステン用モリブデンテンプレート
JP2022141888A Pending JP2022180423A (ja) 2018-11-19 2022-09-07 タングステン用モリブデンテンプレート

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2021527153A Pending JP2022509621A (ja) 2018-11-19 2019-11-18 タングステン用モリブデンテンプレート

Country Status (5)

Country Link
US (2) US20220013365A1 (ja)
JP (2) JP2022509621A (ja)
KR (2) KR20210081436A (ja)
CN (1) CN113169056A (ja)
WO (1) WO2020106649A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200140391A (ko) 2018-05-03 2020-12-15 램 리써치 코포레이션 3d nand 구조체들에 텅스텐 및 다른 금속들을 증착하는 방법
CN113366144B (zh) 2019-01-28 2023-07-07 朗姆研究公司 金属膜的沉积
KR20210127262A (ko) 2019-03-11 2021-10-21 램 리써치 코포레이션 몰리브덴-함유 막들의 증착을 위한 전구체들
US20220277961A1 (en) * 2021-02-26 2022-09-01 Applied Materials, Inc. Low Resistivity Metal Contact Stack
US11869806B2 (en) 2021-05-07 2024-01-09 Applied Materials, Inc. Methods of forming molybdenum contacts
US20230290679A1 (en) * 2022-03-09 2023-09-14 Applied Materials, Inc. Tungsten molybdenum structures

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271084B1 (en) * 2001-01-16 2001-08-07 Taiwan Semiconductor Manufacturing Company Method of fabricating a metal-insulator-metal (MIM), capacitor structure using a damascene process
US9076843B2 (en) * 2001-05-22 2015-07-07 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US7955972B2 (en) * 2001-05-22 2011-06-07 Novellus Systems, Inc. Methods for growing low-resistivity tungsten for high aspect ratio and small features
JP2005026380A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 不揮発性メモリを含む半導体装置及びその製造方法
ATE480873T1 (de) * 2005-12-20 2010-09-15 Nxp Bv Vertikale phasenwechsel-speicherzelle und herstellungsverfahren dafür
US7910907B2 (en) * 2006-03-15 2011-03-22 Macronix International Co., Ltd. Manufacturing method for pipe-shaped electrode phase change memory
US20070232015A1 (en) * 2006-04-04 2007-10-04 Jun Liu Contact for memory cell
JP4267013B2 (ja) * 2006-09-12 2009-05-27 エルピーダメモリ株式会社 半導体装置の製造方法
KR100873890B1 (ko) * 2006-11-17 2008-12-15 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법 및 이를 포함하는상변화 메모리 장치 및 그 제조 방법
TWI324823B (en) * 2007-02-16 2010-05-11 Ind Tech Res Inst Memory device and fabrications thereof
KR100883412B1 (ko) * 2007-05-09 2009-02-11 삼성전자주식회사 자기 정렬된 전극을 갖는 상전이 메모리소자의 제조방법,관련된 소자 및 전자시스템
US7655567B1 (en) * 2007-07-24 2010-02-02 Novellus Systems, Inc. Methods for improving uniformity and resistivity of thin tungsten films
US8058170B2 (en) * 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
US9159571B2 (en) * 2009-04-16 2015-10-13 Lam Research Corporation Tungsten deposition process using germanium-containing reducing agent
TWI449170B (zh) * 2009-12-29 2014-08-11 Ind Tech Res Inst 相變化記憶體裝置及其製造方法
US8227785B2 (en) * 2010-11-11 2012-07-24 Micron Technology, Inc. Chalcogenide containing semiconductors with chalcogenide gradient
KR101817158B1 (ko) * 2011-06-02 2018-01-11 삼성전자 주식회사 적층형 캐패시터를 포함하는 상변화 메모리 장치
US9112003B2 (en) * 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
US9627611B2 (en) * 2012-11-21 2017-04-18 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
US11549181B2 (en) * 2013-11-22 2023-01-10 Applied Materials, Inc. Methods for atomic layer deposition of SiCO(N) using halogenated silylamides
US9551074B2 (en) * 2014-06-05 2017-01-24 Lam Research Corporation Electroless plating solution with at least two borane containing reducing agents
US9548266B2 (en) * 2014-08-27 2017-01-17 Nxp Usa, Inc. Semiconductor package with embedded capacitor and methods of manufacturing same
US10727122B2 (en) * 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
US9953984B2 (en) * 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
US10170320B2 (en) * 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US9613818B2 (en) * 2015-05-27 2017-04-04 Lam Research Corporation Deposition of low fluorine tungsten by sequential CVD process
US9754824B2 (en) * 2015-05-27 2017-09-05 Lam Research Corporation Tungsten films having low fluorine content
US10121671B2 (en) * 2015-08-28 2018-11-06 Applied Materials, Inc. Methods of depositing metal films using metal oxyhalide precursors
US20170062714A1 (en) * 2015-08-31 2017-03-02 Intel Corporation Thermally regulated electronic devices, systems, and associated methods
US9659998B1 (en) * 2016-06-07 2017-05-23 Macronix International Co., Ltd. Memory having an interlayer insulating structure with different thermal resistance
US10573522B2 (en) * 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
US9899372B1 (en) * 2016-10-31 2018-02-20 International Business Machines Corporation Forming on-chip metal-insulator-semiconductor capacitor
US10453744B2 (en) * 2016-11-23 2019-10-22 Entegris, Inc. Low temperature molybdenum film deposition utilizing boron nucleation layers
US10510590B2 (en) * 2017-04-10 2019-12-17 Lam Research Corporation Low resistivity films containing molybdenum
US11177127B2 (en) * 2017-05-24 2021-11-16 Versum Materials Us, Llc Functionalized cyclosilazanes as precursors for high growth rate silicon-containing films
US11049714B2 (en) * 2017-09-19 2021-06-29 Versum Materials Us, Llc Silyl substituted organoamines as precursors for high growth rate silicon-containing films
US10381411B2 (en) * 2017-12-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing conformal wrap around phase change material and method of manufacturing the same
US20220044929A1 (en) * 2018-05-22 2022-02-10 Versum Patents Us, Llc Functionalized cyclosilazanes as precursors for high growth rate silicon-containing films
US10505111B1 (en) * 2018-07-20 2019-12-10 International Business Machines Corporation Confined phase change memory with double air gap
US10510951B1 (en) * 2018-10-24 2019-12-17 Taiwan Semicondutor Manufacturing Co., Ltd. Low temperature film for PCRAM sidewall protection
US11362277B2 (en) * 2018-11-14 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall protection for PCRAM device
US10763432B2 (en) * 2018-12-13 2020-09-01 Intel Corporation Chalcogenide-based memory architecture
US10903273B2 (en) * 2019-01-04 2021-01-26 International Business Machines Corporation Phase change memory with gradual conductance change
US11145690B2 (en) * 2019-09-26 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2022509621A (ja) 2022-01-21
CN113169056A (zh) 2021-07-23
WO2020106649A1 (en) 2020-05-28
US20220359211A1 (en) 2022-11-10
US20220013365A1 (en) 2022-01-13
KR20210081436A (ko) 2021-07-01
KR20220129105A (ko) 2022-09-22

Similar Documents

Publication Publication Date Title
CN110731003B (zh) 含钼的低电阻率的膜
KR102386744B1 (ko) 작은 임계 치수의 피쳐에서 텅스텐 컨택 저항을 개선하는 방법
JP6799903B2 (ja) 基板上にタングステンを堆積する方法およびその装置
JP2022180423A (ja) タングステン用モリブデンテンプレート
KR20210027507A (ko) 순수 금속 막의 증착
CN111357083A (zh) 自限制生长
KR20160140458A (ko) 저 불소 함량을 가진 텅스텐 막들
KR20150072377A (ko) 매우 낮은 저항률의 텅스텐을 증착하는 방법
US20210313183A1 (en) Multi-layer feature fill
US11970776B2 (en) Atomic layer deposition of metal films
JP2023527774A (ja) 低抵抗率の接点および相互接続
TW202317798A (zh) 鉬的沉積
TW202237880A (zh) 低電阻脈衝cvd鎢
JP2024501844A (ja) フィーチャ内でのモリブデン堆積
WO2023038905A1 (en) Process gas ramp during semiconductor processing
WO2022182590A1 (en) Non-metal incorporation in molybdenum on dielectric surfaces
TW202239998A (zh) 低電阻接觸窗及互連線

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221006

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231226

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20240319