JP2022176875A - 集積回路チップ及びその形成方法 - Google Patents

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Abstract

Figure 2022176875000001
【課題】ボンディングパッド構造がビア密度の高い柱状構造まで延設された集積回路（ＩＣ）チップを提供する。
【解決手段】ＩＣチップにおいて、相互接続構造１０６は、基板の表側に設けられ、複数のボンディングワイヤ１１０ｂと、柱状構造を形成するボンディングビア１１２ｂと、を備える。ボンディングビアは、第１のボンディングワイヤから第２のボンディングワイヤまで延設される。ボンディングパッド構造１０２は、基板の表側の反対側の裏側に挿入され、第１のボンディングワイヤまで延設される。基板の上面に平行する面上に向かう第１又は第２のボンディングワイヤの突出部は、第１の面積を有し、この平面上に向かうボンディングビアの突出部は、第１の面積の１０％以上の第２の面積を有し、ビア密度が高くなるようにする。
【選択図】図１

Description

本開示は、ボンディングパッド構造がビア密度の高い柱状構造まで延設される集積回路（ＩＣ）チップに関連する。
多くの今日の電子機器には、光学イメージを、光学イメージを表すデジタルデータに変換する相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサが含まれる。電子機器において共通して使用される１つの種別のＣＭＯＳイメージセンサには、裏側照明（ＢＳＩ）イメージセンサがある。ＢＳＩイメージセンサは、半導体基板の表側に相互接続構造を備え、半導体基板の表側の反対側の裏側からの放射線を受光するように構成される。この配置により、放射線が、相互接続構造における導電特徴に邪魔されることなく、半導体基板における光検出器に作用するようにする。
集積回路（ＩＣ）チップは、半導体基板の表側に設けられる相互接続構造と、半導体基板の表側の反対側の裏側に設けられるボンディングパッド構造と、を備えてもよい。このようなＩＣチップは、例えば、裏側照明（ＢＳＩ）イメージセンサに対応してもよい。相互接続構造は、複数のワイヤレベル及び複数のビアレベルに各々グループ化される複数のワイヤと複数のワイヤ間ビアとを備える。ワイヤレベルは、ビアレベルと交互に積み重ねられ、柱状構造を形成する。ボンディングパッド構造は、半導体基板を通じて柱状構造まで延設され、柱状構造を通じて、半導体基板の表側の半導体素子に電気的に連結する。
ＩＣチップにおける課題とは、柱状構造のワイヤ間ビアは、トップビアレベルと半導体基板との間の密度が低くなり得るということである。例えば、ワイヤ間ビアは、約１パーセント未満又は何らか他の好適な値の密度を有してもよい。ビア密度は、ビアレベル毎に判定され、所与のビアレベルにおけるワイヤ間ビアと隣接したワイヤとの各々に対する、ビア面積のワイヤ面積に対する比率に対応する。ビア面積は、例えば、ワイヤ間ビアのトップレイアウト面積に対応してもよく、ワイヤ面積は、例えば、隣接したワイヤのトップレイアウト面積に対応してもよい。さらに、トップビアレベルと半導体基板との間のワイヤレベルは、薄い厚さを有してもよく、これは、ＩＣチップが継続してサイズダウンされるのに合わせて、より小さくなることのみが予期される。例えば、ワイヤレベルは、約１０００オングストローム未満、又は他の何らかの好適な値の厚さを有してもよい。ワイヤの厚さが薄いことと、ビア密度が低いこととの組み合わせにより、結果として、柱状構造は、ボンディングパッド構造の近くで弱くなるため、柱状構造が、ボンディングパッド構造にかかるせん断力に応じて、剥離や引いては不具合の可能性を高めてしまう。
本開示の種々の実施形態は、ボンディングパッド構造がトップビアレベルと半導体基板との間のビアレベルでビア密度の高い柱状構造まで延設されるＩＣチップに関する。このような高いビア密度は、例えば、約１０％超又は何らか他の好適な値のビア密度に対応してもよい。すなわち、本開示は、例えば、以下のとおりである。
［１］集積回路（ＩＣ）チップであって、半導体基板と、前記半導体基板の表側に設けられる相互接続構造であって、前記相互接続構造は、第１のボンディングワイヤ、第２のボンディングワイヤ、及び柱状構造を形成する１つ以上のボンディングビアを備え、前記柱状構造では、前記１つ以上のボンディングビアが、前記第１及び第２のボンディングワイヤを分離し、前記第１のボンディングワイヤから前記第２のボンディングワイヤまで延設される前記相互接続構造と、前記半導体基板の前記表側の反対側の裏側に挿入され、前記半導体基板を通じて前記第１のボンディングワイヤまで延設されるパッド構造と、を備え、前記半導体基板の上面に平行な面上への前記第１又は第２のボンディングワイヤの第１の突出部は、第１の面積を有し、前記平面上への前記１つ以上のボンディングビアの第２の突出部は、前記第１の面積の１０％以上である第２の面積を有する。
［２］前記第２の面積は、前記第１の面積の４０％以上である［１］に記載のＩＣチップ。
［３］前記第１のボンディングワイヤの厚さは、約１０００オングストローム未満である［１］又は［２］に記載のＩＣチップ。
［４］前記第２の突出部は、前記第１の突出部に完全に重なり合う［１］～［３］のいずれか１つに記載のＩＣチップ。
［５］前記第１の突出部は、前記第１のボンディングワイヤに対応し、前記平面上への前記第２のボンディングワイヤの第３の突出部は、第３の面積を有し、前記第２の面積は、前記第３の面積の１０％以上である［１］～［４］のいずれか１つに記載のＩＣチップ。
［６］前記第１及び第３の突出部は、同一である［５］に記載のＩＣチップ。
［７］前記第１及び第３の突出部は、異なる［５］に記載のＩＣチップ。
［８］前記相互接続構造は、複数のワイヤレベルと複数のビアレベルとに各々グループ化される複数のワイヤと複数のビアとを備え、前記ワイヤレベル及び前記ビアレベルは、交互に積み重ねられ、前記複数のワイヤは、異なるワイヤレベルに前記第１及び第２のボンディングワイヤを備え、前記複数のビアは、単一のビアレベルに前記１つ以上のボンディングビアを備える［１］～［７］のいずれか１つに記載のＩＣチップ。
［９］前記第１のボンディングワイヤは、前記複数のワイヤレベルのうちの前記半導体基板に最も近いワイヤレベル内にある［８］に記載のＩＣチップ。
［１０］前記半導体基板上に設けられる画素アレイと、前記画素アレイにおいて前記半導体基板の前記表側上に設けられ、前記柱状構造に電気的に連結される半導体素子と、をさらに備える［８］又は［９］に記載のＩＣチップ。
［１１］集積回路（ＩＣ）チップであって、素子領域、及び前記素子領域を包囲する周辺領域を備える基板と、前記素子領域に設けられた半導体素子と、前記基板上に設けられ、前記半導体素子と電気的に連結される相互接続構造であって、前記相互接続構造は、第１のワイヤ、第２のワイヤ、及び前記周辺領域に柱状構造を形成する１つ以上のビアを備え、前記１つ以上のビアは、前記第２のワイヤから延設され、界面にて前記第１のワイヤの表面と直接接触する前記相互接続構造と、前記柱状構造と縦方向に積み重ねられ、前記柱状構造まで延設されるボンディングパッド構造と、を備え、前記第１のワイヤの前記表面は、第１の面積を有し、前記界面は、前記第１の面積の約１０％以上である第２の面積を有するＩＣチップ。
［１２］前記相互接続構造は、前記基板の下方側に設けられ、前記ボンディングパッド構造は、前記基板の上側から露出し、前記ボンディングパッド構造は、前記基板を通じて前記第１のワイヤまで延設される［１１］に記載のＩＣチップ。
［１３］前記１つ以上のビアは、前記第１及び第２のワイヤを分離する単一のビアのみを有し、前記単一のビアのトップレイアウトは、縁から縁まで中実の内部を備えた矩形である［１１］又は［１２］に記載のＩＣチップ。
［１４］前記１つ以上のビアは、前記第１及び第２のワイヤを分離する単一のビアのみを有し、前記単一のビアのトップレイアウトは、格子形状である［１１］又は［１２］に記載のＩＣチップ。
［１５］前記１つ以上のビアは、複数の行及び複数の列に複数のビアを備える［１１］又は［１２］に記載のＩＣチップ。
［１６］前記１つ以上のビアは、平行に長尺を有する複数の線形ビアを備える［１１］又は［１２］に記載のＩＣチップ。
［１７］前記ＩＣチップは、３次元（３Ｄ）ＩＣチップであり、前記基板、前記半導体素子、及び前記相互接続構造は、第１のＩＣチップを形成し、前記ＩＣチップは、前記第１及び第２のワイヤの下に配置され、前記第１及び第２のワイヤと電気的に連結される第２のＩＣチップをさらに備える［１１］～［１６］のいずれか１つに記載のＩＣチップ。
［１８］集積回路（ＩＣ）チップの形成方法であって、基板の表側に延設されたトレンチ隔離構造を形成することと、前記表側で前記トレンチ隔離構造に重ね合わせて、第１のボンディングワイヤ、前記第１のボンディングワイヤに重ね合わせられる第２のボンディングワイヤ、及び前記第１のボンディングワイヤから前記第２のボンディングワイヤまで延設された１つ以上のボンディングビアを備える相互接続構造を形成することと、前記基板の前記表側の反対側の裏側から、前記トレンチ隔離構造を通じて前記第１のボンディングワイヤまで延設されるパッド構造を形成することと、を備え、前記第１又は第２のボンディングワイヤのトップレイアウトは、第１の面積を有し、前記１つ以上のボンディングビアのトップレイアウトは、前記第１の面積の１０％以上の第２の面積を有する方法。
［１９］前記相互接続構造は、前記基板の前記表側において半導体素子から延設されるコンタクトビアのレベルを有し、前記方法は、前記基板の前記表側において前記相互接続構造を被覆するパッシベーション層を蒸着することをさらに備え、前記第１及び第２のボンディングワイヤと、前記１つ以上のボンディングビアは、部分的に、前記コンタクトビアの前記レベルから前記パッシベーション層まで連続して延設される柱状外形を有する構造を形成する［１８］に記載の方法。
［２０］前記基板の前記表側において半導体素子と、前記基板から離間するように前記半導体素子から延設されるコンタクトビアと、を形成することと、前記表側において前記半導体素子と前記コンタクトビアとを被覆する金属間誘電（ＩＭＤ）層を蒸着することと、前記ＩＭＤ層をパターニングすることにより、共通の高さにて、前記トレンチ隔離構造及び前記半導体素子に各々重なり合う第１のワイヤ開口と、前記コンタクトビアを露出する第２のワイヤ開口とを形成することと、前記第１及び第２のワイヤ開口を埋める金属層を蒸着することと、前記金属層の上面が前記ＩＭＤ層の上面と同じ高さになるまで、前記金属層に平坦化を施し、前記第１のワイヤ開口に前記第１のボンディングワイヤを形成することと、をさらに備える［１８］又は［１９］に記載の方法。
本開示によると、ボンディングパッド構造がビア密度の高い柱状構造まで延設される集積回路（ＩＣ）チップを提供することができる。ビア密度が高いため、柱状構造は、ワイヤレベルの厚さが薄くても強固である。柱状構造が強固であるため、ボンディングパッド構造にかかるせん断力は、柱状構造の剥離や引いては不具合を生じる可能性が低い。これにより、引いては、ワイヤボンディング又はボンディングパッド構造へのボンディング時の収率を増加させ得る。さらに、この可能性が低いため、ＩＣチップは、そうでなかった場合に実現できるよりもさらに、サイズダウンされ得る。
本開示の態様は、以下の詳細な説明を添付の図面とともに読むことで最もよく理解される。なお、当分野の標準的な慣行により、種々の特徴が正寸でない。実際のところ、種々の特徴の寸法は、検討を明確に行うため、任意で増減され得る。
図１は、ボンディングパッド構造がビア密度の高い柱状構造まで延設される集積回路（ＩＣ）チップのいくつかの実施形態の横断面図を示している。 図２は、図１の柱状構造を形成するワイヤ間ボンディングビアのレベルのいくつかの実施形態のトップレイアウト図を示している。 図３は、柱状構造のレイアウトが変動する図１のＩＣチップのいくつかの代替実施形態の横断面図を示している。 図４は、図３の柱状構造を形成するワイヤ間ボンディングビアのレベルのいくつかの実施形態のトップレイアウト図を示している。 図５は、柱状構造のレイアウトが変動する図３のＩＣチップのいくつかの代替実施形態の横断面図を示している。 図６は、図５の柱状構造を形成するワイヤ間ボンディングビアのレベルのいくつかの実施形態のトップレイアウト図を示している。 図７は、図６のワイヤ間ボンディングビアのレベルのいくつかの代替実施形態のトップレイアウト図を示している。 図８は、柱状構造のレイアウトが変動する図１のＩＣチップのいくつかの代替実施形態の横断面図を示している。 図９Ａ及び図８Ｂは、図８の柱状構造を形成するワイヤ間ボンディングビアのレベルのいくつかの実施形態のトップレイアウト図を示している。 図１０は、柱状構造のレイアウトが変動する図１のＩＣチップのいくつかの代替実施形態の横断面図を示している。 図１１Ａ及び図１１Ｂは、図１０の柱状構造を形成するワイヤ間ボンディングビアのレベルのいくつかの実施形態のトップレイアウト図を示している。 図１２は、図１１Ｂのワイヤ間ボンディングビアのレベルのいくつかの代替実施形態のトップレイアウト図を示している。 図１３は、柱状構造のレイアウトが変動する図１のＩＣチップのいくつかの代替実施形態の横断面図を示している。 図１４は、ＩＣチップが半導体素子をさらに備える図１のＩＣチップのいくつかの代替実施形態の横断面図を示している。 図１５は、図１４のＩＣチップのいくつかの実施形態のトップレイアウト図を示している。 図１６Ａ～図１６Ｄは、図１４のＩＣチップのいくつかの代替実施形態の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図１７～図３５は、ボンディングパッド構造が、ビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図を示している。 図３６は、図１７～図３５の方法のいくつかの実施形態のブロック図を提供している。 図３７～４２は、ボンディングパッド構造がビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの代替実施形態の一連の横断面図を提供している。 図３７～４２は、ボンディングパッド構造がビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの代替実施形態の一連の横断面図を提供している。 図３７～４２は、ボンディングパッド構造がビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの代替実施形態の一連の横断面図を提供している。 図３７～４２は、ボンディングパッド構造がビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの代替実施形態の一連の横断面図を提供している。 図３７～４２は、ボンディングパッド構造がビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの代替実施形態の一連の横断面図を提供している。 図３７～４２は、ボンディングパッド構造がビア密度の高い柱状構造まで延設されるＩＣチップを形成する方法のいくつかの代替実施形態の一連の横断面図を提供している。 図４３は、図３７～図４２の方法のいくつかの実施形態のブロック図を提供している。
本開示は、本開示の異なる特徴を実施するための多数の異なる実施形態又は例を提供する。本開示を簡易化するために、構成要素及び配置の具体例を以下に説明する。当然のことながら、これらは、単なる例であり、限定を意図するものでない。例えば、以下の説明において、第２の特徴の上方又は上に第１の特徴を形成することには、第１及び第２の特徴が直接接触して形成される実施形態が含まれてもよく、第１及び第２の特徴の間に追加の特徴が形成され、第１及び第２の特徴が直接しなくてもよい実施形態が含まれてもよい。さらに、本開示では、種々の例において、参照数字、及び／又は、符号を反復することがある。この反復は、簡易さ及び明確さを目的とするものであって、それ自体が、検討される種々の実施形態、及び／又は、構成の間の関係を指定するものでない。
さらに、本明細書中、図に示される１つの要素又は特徴の他の要素又は特徴に対する関係の説明を容易にするために、「下側」、「下」、「下方」、「上」、「上方」等の空間的に相対的な用語を使用することがある。これらの空間的に相対的な用語は、図中に描かれる向きに加え、使用中又は動作中の装置の異なる向きを包含することが意図される。装置は、他の向きを向いていてもよく（９０度又は他の向きに回転されてもよく）、本明細書中において使用される空間的に相対的な表現は、これに応じて同様に解釈されてもよい。
図１を参照すると、ボンディングパッド構造１０２がビア密度の高い柱状構造１０４まで延設されるＩＣチップのいくつかの実施形態の横断面図１００が提供される。柱状構造１０４は、相互接続構造１０６によって形成され、これは、半導体基板１０８の表側１０８ｆｓに設けられる。
相互接続構造１０６は、柱状構造１０４を形成する複数のボンディングワイヤ１１０ｂと複数のワイヤ間ボンディングビア１１２ｂとを備える。ボンディングワイヤ１１０ｂとワイヤ間ボンディングビア１１２ｂは、導電性を備え、例えば、銅、アルミニウム、アルミニウム銅、何らか他の好適な金属、又は前述の任意の組み合わせであるか、又はこれからなってもよい。ボンディングワイヤ１１０ｂとワイヤ間ボンディングビア１１２ｂは、各々、交互に積み重ねられる複数のワイヤレベルＭ１～Ｍ４と複数のビアレベルＶ１～Ｖ３の間に配線される。
半導体基板１０８に最も近いワイヤレベルは、第１のワイヤレベルＭ１に対応し、半導体基板１０８から最も遠いワイヤレベルは、第４のワイヤレベルＭ４に対応する。さらに、半導体基板１０８から最も遠いワイヤレベルは、トップワイヤレベルＴＭとして知られることもある。半導体基板１０８に最も近いビアレベルは、第１のビアレベルＶ１に対応し、半導体基板１０８から最も遠いビアレベルは、第３のビアレベルＶ３に対応する。さらに、半導体基板１０８から最も遠いビアレベルは、トップビアレベルＴＶとして知られることもある。
ワイヤ間ボンディングビア１１２ｂは、半導体基板１０８とトップビアレベルＴＶとの間のビアレベルＶ１及びＶ２に高密度を有する。ビア密度は、ビアレベル毎に決定され、所与のビアレベルにおけるワイヤ間ボンディングビア１１２ｂと隣接するボンディングワイヤ１１０ｂとの各々に対する、ビア面積のワイヤ面積に対する比率に対応する。ビア面積は、例えば、所与のビアレベルにおけるワイヤ間ボンディングビア１１２ｂのトップレイアウト面積に対応してもよく、ワイヤ面積は、例えば、隣接するボンディングワイヤ１１０ｂのトップレイアウト面積に対応してもよい。所与のビアレベルにおける高密度は、例えば、約１０％超、約２０％超、約４０％超、又は約８０％超の密度、及び／又は、約１０％～３０％、約３０％～５０％、約５０％～８０％、又は約８０％～９９％の密度であってもよい。しかしながら、他の好適な値にも変更可能である。
半導体基板１０８とトップビアレベルＴＶとの間のビアレベルＶ１及びＶ２において高密度であるため、柱状構造１０４は、トップビアレベルＴＶと半導体基板１０８との間のワイヤレベルＭ１～Ｍ３が薄い厚さＴｗを有するときであっても、強固である。薄い厚さとは、例えば、約１０００オングストローム、約８００オングストローム、又は何らか他の好適な値未満であってもよい。柱状構造１０４が強固であるため、ボンディングパッド構造１０２に対するせん断力により、トップビアレベルＴＶと半導体基板１０８との間のビアレベルＶ１及びＶ２にて、剥離や引いては不具合を生じる可能性が低くなる。これは、引いては、ワイヤボンディング時、或いは、その他のボンディングパッド構造１０２へのボンディング時の収率の増加に繋がり得る。さらに、剥離や引いては不具合の可能性が低いため、ＩＣチップは、そうでなかった場合に可能であるよりも、よりサイズダウンされ得る。
高密度は、例えば、ワイヤ間ボンディングビア１１２ｂ間のスペーシングＳｖ、ワイヤ間ボンディングビア１１２ｂの形状、ワイヤ間ボンディングビア１１２ｂのサイズ、又は以上の任意の組み合わせにより、達成されてもよい。いくつかの実施形態において、ワイヤ間ビアの幅Ｗｖは、約０．４～３マイクロメートル、約０．４～１マイクロメートル、約１～２マイクロメートル、約２～３マイクロメートル、又は何らか他の好適な値である。いくつかの実施形態において、スペーシングＳｖは、約１～３マイクロメートル、約１～２マイクロメートル、約２～３マイクロメートル、又は何らか他の好適な値である。幅Ｗｖが狭過ぎ、及び／又は、スペーシングＳｖが過度であると、密度は低くなり得る。
トップワイヤレベルＴＭは、残りのワイヤレベルＭ１～Ｍ３の厚さＴｗよりも厚い厚さＴｔｗを有し、残りのワイヤレベルＭ１～Ｍ３よりもボンディングパッド構造１０２から遠い。したがって、柱状構造１０４の剥離及び不具合は、残りのワイヤレベルＭ１～Ｍ３よりも、トップワイヤレベルＴＭにて、懸念が少なくなり得る。
いくつかの実施形態において、トップビアレベルＴＶにおけるワイヤ間ボンディングビア１１２ｂも、高密度を有する。このような実施形態は、例えば、トップワイヤレベルＴＭの厚さＴｔｗが薄いときに生じ得る。以上のとおり、薄い厚さは、例えば、約１０００オングストローム、約８００オングストローム、又は何らか他の好適な値未満の厚さであってもよい。他の実施形態において、トップビアレベルＴＶにおけるワイヤ間ボンディングビア１１２ｂは、低密度を有する。低密度は、例えば、前述の高密度未満の密度であってもよく、及び／又は、約１％未満又は何らか他の好適な値であってもよい。このような他の実施形態は、例えば、トップワイヤレベルＴＭの厚さＴｔｗが厚いときに生じ得る。厚い厚さとは、例えば、前述の薄い厚さを超える厚さであってもよく、及び／又は、約１２００オングストローム超又は何らか他の好適な値であってもよい。
いくつかの実施形態において、半導体基板１０８とトップビアレベルＴＶとの間のビアレベルＶ１及びＶ２におけるワイヤ間ボンディングビア１１２ｂは、異なる個々のビア密度を有する。例えば、第１のビアレベルＶ１におけるワイヤ間ボンディングビア１１２ｂは、高い第１のビア密度を有してもよく、第２のビアレベルＶ２におけるワイヤ間ボンディングビア１１２ｂは、高いものの、第１のビア密度未満、又は第１のビア密度超の第２のビア密度を有してもよい。他の実施形態において、半導体基板１０８とトップビアレベルＴＶとの間のビアレベルＶ１及びＶ２におけるワイヤ間ボンディングビア１１２ｂは、共通のビア密度を共有する。
代替実施形態において、第１のビアレベルＶ１におけるワイヤ間ボンディングビア１１２ｂは、高密度を有するが、残りのビアレベルＶ２及びＶ３におけるワイヤ間ボンディングビア１１２ｂは、低密度を有する。より一般的には、代替の実施形態において、ボンディングパッド構造１０２と同一のボンディングワイヤ１１０ｂと直接接触するワイヤ間ボンディングビア１１２ｂは、高密度を有するが、残りのワイヤ間ボンディングビア１１２ｂは、低密度を有する。
各ビアレベルにおけるワイヤ間ボンディングビア１１２ｂは、下方のボンディングワイヤと上方のボンディングワイヤとの間で隣接し、延設される。例えば、第１のワイヤレベルＭ１におけるボンディングワイヤ１１０ｂは、第１のビアレベルＶ１におけるワイヤ間ボンディングビア１１２ｂに対する上方ボンディングワイヤに対応し、第２のワイヤレベルＭ２におけるボンディングワイヤ１１０ｂは、ワイヤ間ボンディングビア１１２ｂに対する下方ボンディングワイヤに対応する。いくつかの実施形態において、任意の１つ又は各ビアレベルＶ１～Ｖ３におけるワイヤ間ボンディングビア１１２ｂは、隣接する上方ボンディングワイヤの下に完全に据えられ、及び／又は、隣接する下方ワイヤの上に完全に据えられる。さらに、いくつかの実施形態において、任意の１つ又は各ビアレベルＶ１～Ｖ３におけるワイヤ間ボンディングビア１１２ｂは、ワイヤ間ボンディングビア１１２ｂの下方で、任意のボンディングワイヤの上に完全に据えられる。
所与のビアレベル（例えば、第１のビアレベルＶ１又は他の任意のビアレベルＶ２又はＶ３）におけるワイヤ間ボンディングビア１１２ｂは、半導体基板１０８の上面又は底面に平行して延設される面上に突出するとき、ビア突出部を有する。さらに、所与のビアレベルにおけるワイヤ間ボンディングビア１１２ｂに隣接する下方ボンディングワイヤ及び上方ボンディングワイヤは、各々、この平面上に突出するとき、下方ワイヤ突出部及び上方ワイヤ突出部を有する。ビア突出部、下方ワイヤ突出部、及び上方ワイヤ突出部は、２次元（２Ｄ）突出部であり、各々、ビア面積、下方ワイヤ面積、及び上方ワイヤ面積を有する。
いくつかの実施形態において、この平面は、半導体基板１０８の上面又は底面、ボンディングワイヤ１１０ｂのうちのいずかの上面又は底面、又は何らか他の好適な面に沿って延設される。したがって、いくつかの実施形態において、ビア、下方ワイヤ、上方ワイヤの突出部は、半導体基板１０８の上面又は底面、ボンディングワイヤ１１０ｂのうちの任意のものの上面又は底面、又は何らか他の好適な面の上への突出部である。
いくつかの実施形態において、ビア面積の下方ワイヤ面積に対する第１の比率は、高く、及び／又は、ビア面積の上方ワイヤ面積に対する第２の比率は高く、所与のビアレベルにおけるビア密度が高くなるようにする。換言すると、いくつかの実施形態において、ビア面積は、下方ワイヤ面積及び／又は上方ワイヤ面積のうちの高パーセンテージであり、所与のビアレベルにおけるビア密度が高くなるようにする。比率又はパーセンテージは、例えば、約１０％、約２０％、約４０％、又は約８０％超であるとき、及び／又は約１０％～３０％、約３０％～５０％、約５０％～８０％、又は約８０％～９９％であるとき、高くてもよい。しかしながら、他の好適な値に変更可能である。いくつかの実施形態において、ビア突出部は、下方ワイヤ突出部、及び／又は、上方ワイヤ突出部と完全に重なり合う。いくつかの実施形態において、下方ワイヤ及び上方ワイヤ突出部は、同一である。他の実施形態において、下方ワイヤ突出部及び上方ワイヤ突出部は、異なる。
柱状構造１０４は、この平面上に突出するとき、柱状構造突出部を有し、柱状構造突出部は、柱状構造面積を備えた２Ｄ突出部である。いくつかの実施形態において、ビア面積の柱状構造面積に対する割合は、高く、所与のビアレベルにおけるビア密度が高くなるようにする。換言すると、いくつかの実施形態において、ビア面積は、柱状構造面積のうちの高いパーセンテージであり、所与のビアレベルにおけるビア密度が高くなるようにする。比率又はパーセンテージは、例えば、上述のときに高くなってもよい。
所与のビアレベル（例えば、第１のビアレベルＶ１又は任意の他のビアレベルＶ２又はＶ３）におけるワイヤ間ボンディングビア１１２ｂは、隣接の下方ボンディングワイヤから延設され、界面における隣接の上方ボンディングワイヤの底面と直接接触する。この界面は、界面面積を有し、底面は、表面積を有する。いくつかの実施形態において、界面面積の表面面積に対する割合は、高く、所与のビアレベルにおけるビア密度が高くなるようにする。換言すると、いくつかの実施形態において、界面面積は、表面積のうちの高いパーセンテージであり、所与のビアレベルにおけるビア密度が高くなるようにする。比率又はパーセンテージは、例えば、上述のときに高くなってもよい。
所与のビアレベル（例えば、第１のビアレベルＶ１又は任意の他のビアレベルＶ２又はＶ３）におけるワイヤ間ボンディングビア１１２ｂは、ビア面積を有するトップレイアウトを有する。さらに、ワイヤ間ボンディングビア１１２ｂに隣接する下方及び上方ボンディングワイヤは、各々、下方ワイヤ面積及び上方ワイヤ面積を有する個々のトップレイアウトを有する。いくつかの実施形態において、ビア面積の下方ワイヤ面積に対する第１の割合は高く、及び／又は、ビア面積の上方ワイヤに対する第２の割合は高く、所与のビアレベルにおけるビア密度が高くなるようにする。換言すると、いくつかの実施形態において、ビア面積は、下方ワイヤ面積、及び／又は、上方ワイヤ面積のうちの高いパーセンテージであり、所与のビアレベルにおけるビア密度が高くなるようにする。比率又はパーセンテージは、例えば、上述のときに高くなってもよい。
いくつかの実施形態において、ボンディングワイヤ１１０ｂは、共通のトップレイアウトを共有する。他の実施形態において、ボンディングワイヤ１１０ｂのうちの一部又は全部は、異なる個々のトップレイアウトを有する。いくつかの実施形態において、半導体基板１０８とトップビアレベルＴＶとの間の所与のビアレベルにおけるワイヤ間ボンディングビア１１２ｂは、半導体基板１０８とトップビアレベルＴＶとの間の他の各ビアレベルにおけるワイヤ間ボンディングビア１１２ｂと同一のトップレイアウトを有する。他の実施形態において、半導体基板１０８とトップビアレベルＴＶとの間の所与のビアレベルにおけるワイヤ間ボンディングビア１１２ｂは、半導体基板１０８とトップビアレベルＴＶとの間の他のビアレベルにおけるワイヤ間ボンディングビア１１２ｂと異なるトップレイアウトを有する。
図１を続けて参照すると、パッシベーション層１１４は、半導体基板１０８の表側１０８ｆｓ上のトップワイヤレベルＴＭの下に据えられる。さらに、層間誘電（ＩＬＤ）層１１６、複数のエッチング停止層（ＥＳＬ）１１８、複数のバッファ層１２０、及び複数の金属間誘電（ＩＭＤ）層１２２は、半導体基板１０８とパッシベーション層１１４との間に積み重ねられる。ＩＬＤ１１６は、第１のワイヤレベルＭ１と半導体基板１０８との間に設けられ、ＩＭＤ層１２２、ＥＳＬ１１８、及びバッファ層１２０は、ＩＬＤ層１１６とパッシベーション層１１４との間に設けられる。ＩＭＤ層１２２、ＥＳＬ１１８、及びバッファ層１２０は、相互接続構造１０６を包囲し、ＩＭＤ層１２２は、ＥＳＬ１１８及びバッファ層１２０により、互いから離間する。
ボンディングパッド構造１０２は、半導体基板１０８の表側１０８ｆｓの反対側の裏側１０８ｂｓに挿入され、パッド本体１０２ｂと、一対のパッド突出部１０２ｐとを備える。パッド本体１０２ｂは、パッド開口１２４を通じて、半導体基板１０８の裏側１０８ｂｓから露出する。さらに、パッド本体１０２ｂは、裏側誘電ライナ１２６と裏側誘電層１２８とにより、半導体基板１０８によって包囲され、また半導体基板１０８から離間し、裏側誘電ライナ１２６と裏側誘電層１２８のうちの後者がパッド開口１２４を形成する。
パッド突出部１０２ｐは、各々、パッド本体１０２ｂの両側に設けられる。さらに、パッド突出部１０２ｐは、トレンチ隔離構造１３０を通じて、パッド本体１０２ｂの底部から第１のワイヤレベルＭ１におけるボンディングワイヤ１１０ｂまで延設されることにより、ボンディングパッド構造１０２を柱状構造１０４に電気的に連結する。トレンチ隔離構造１３０は、相互接続構造１０６と半導体基板１０８との間で、半導体基板１０８の表側１０８ｆｓ内まで延設される。
いくつかの実施形態において、半導体基板１０８は、単結晶シリコン、シリコン・オン・インシュレータ（ＳＯＩ）基板、何らか他の好適な種別の半導体基板、又は以上の任意の組み合わせのバルク基板である。いくつかの実施形態において、半導体基板１０８は、シリコン、ゲルマニウム、何らか他の好適な半導体材料、又は以上の任意の組み合わせであるか、又はこれからなる。
いくつかの実施形態において、パッシベーション層１１４は、窒化ケイ素、酸化ケイ素、何らか他の好適な誘電体、又は以上の任意の組み合わせであるか、これからなる。いくつかの実施形態において、ＩＬＤ層１１６、及び／又は、ＩＭＤ層１２２は、無ドープシリコンガラス（ＵＳＧ）、リンケイ酸ガラス（ＰＳＧ）、酸化物、何らか他の好適な誘電体、又は以上の任意の組み合わせであるか、又はこれからなる。いくつかの実施形態において、ＥＳＬ１１８は、窒化ケイ素、炭化ケイ素、何らか他の好適な誘電体、又は以上の任意の組み合わせであるか、又はこれからなる。いくつかの実施形態において、バッファ層１２０は、酸化物、及び／又は、何らか他の好適な誘電体であるか、又はこれからなる。
いくつかの実施形態において、ボンディングパッド構造１０２は、銅、アルミニウム、アルミニウム銅、何らか他の好適な金属、又は以上の任意の組み合わせであるか、又はこれからなる。いくつかの実施形態において、裏側誘電ライナ１２６は、酸化物、及び／又は、何らか他の好適な誘電体であるか、又はこれからなる。同様に、いくつかの実施形態において、裏側誘電層１２８は、酸化物、及び／又は、何らか他の好適な誘電体であるか、又はこれからなる。
いくつかの実施形態において、トレンチ隔離構造１３０は、浅いトレンチ隔離（ＳＴＩ）構造、又は何らか他の好適なトレンチ隔離構造である。いくつかの実施形態において、トレンチ隔離構造１３０は、酸化物、及び／又は、何らか他の好適な誘電体であるか、又はこれからなる。
図１は、４つのワイヤレベルＭ１～Ｍ４と３つのビアレベルＶ１～Ｖ３を備える相互接続構造１０６を示しているが、ワイヤレベル及びビアレベルは増減するように変更可能である。さらに、ワイヤ及びビアレベルの数が異なっても、ワイヤ及びビアレベルは、図１に示されるとおり、交互に積み重ねられるままであり、ビアレベルの数は、変わらず、ワイヤレベルの数より１つ少ない。
図２を参照すると、図１の柱状構造１０４を形成するワイヤ間ボンディングビア１１２ｂのレベルのいくつかの実施形態のトップレイアウト図２００が提供されている。トップレイアウト図２００は、例えば、図１の線Ａ及び／又は線Ｂに沿ったものであってもよく、及び／又は、図１の横断面図１００は、例えば、図２の線Ｃに沿ったものであってもよい。
ワイヤ間ボンディングビア１１２ｂは、複数の行と複数の列とに設けられる。行は、トップレイアウト図２００の左右に延び、列は、トップレイアウト図２００の上下に延びる。さらに、７つの列と７つの行が図示されているが、代替実施形態において、行、及び／又は、列の数が増減するように変更可能である。ワイヤ間ボンディングビア１１２ｂは、トップレイアウト図２００の外側でワイヤ間ボンディングビア１１２ｂと隣接するボンディングワイヤ１１０ｂ（透視として図示）に重なり合う。ボンディングワイヤ１１０ｂは、例えば、図１の横断面図１００中でワイヤ間ボンディングビア１１２ｂに隣接する下方ボンディングワイヤの代表であってもよく、及び／又は、例えば、図１の横断面図１００中でワイヤ間ボンディングビア１１２ｂに隣接する上方ボンディングワイヤの代表であってもよい。いくつかの実施形態において、ボンディングワイヤ１１０ｂは、図１の柱状構造１０４を形成する各ボンディングワイヤ１１０ｂの代表である。
少なくともワイヤ間ボンディングビア１１２ｂが図１における半導体基板１０８とトップビアレベルＴＶとの間のビアレベルＶ１及びＶ２に対応するとき、図２におけるワイヤ間ボンディングビア１１２ｂの占める面積は、図２におけるボンディングワイヤ１１０ｂの占める面積のうちの高いパーセンテージであり、ワイヤ間ボンディングビア１１２ｂの密度が高くなるようにする。以上のとおり、パーセンテージ、及び／又は、密度は、約１０％超、又は何らか他の好適な値であるとき、高くてもよい。密度が高いため、柱状構造１０４の剥離及び不具合が低減され得る。
いくつかの実施形態において、図２のワイヤ間ボンディングビア１１２ｂのレイアウトは、図１における半導体基板１０８の上面又は底面に平行に伸びる面上へのワイヤ間ボンディングビア１１２ｂの突出部と同一、又は略同一である。さらに、いくつかの実施形態において、図２のボンディングワイヤ１１０ｂのレイアウトは、図１の同平面上へのボンディングワイヤ１１０ｂの突出部と同一、又は略同一である。
いくつかの実施形態において、ワイヤ間ボンディングビア１１２ｂの幅Ｗｖは、約０．４マイクロメートルであり、及び／又は、高いパーセンテージ及び高密度は、約３８％である。他の実施形態において、この幅Ｗｖは、約０．５マイクロメートルであり、及び／又は、高いパーセンテージ及び高密度は、約４５％である。他の実施形態において、この幅Ｗｖは、約０．６マイクロメートルであり、及び／又は、高いパーセンテージ及び高密度は、約５０％である。他の実施形態において、この幅Ｗｖ、高いパーセンテージ、高密度、又は以上の任意の組み合わせは、他の値を有する。
図３を参照すると、柱状構造１０４のレイアウトが変動した、図１のＩＣチップのいくつかの代替実施形態の横断面図３００が提供されている。半導体基板１０８とトップビアレベルＴＶとの間の各ビアレベルＶ１及びＶ２は、横方向において周辺ワイヤ間ボンディングビア３０４間に中央ワイヤ間ボンディングビア３０２を有する。中央ワイヤ間ボンディングビア３０２は、柱状構造１０４の幅方向中央に設けられ、中央ワイヤ間ボンディングビア３０２の幅Ｗｖは、周辺ワイヤ間ボンディングビア３０４よりも広い。周辺ワイヤ間ボンディングビア３０４は、中央ワイヤ間ボンディングビア３０２の両側に設けられ、中央ワイヤ間ボンディングビア３０２を包囲する。
図４を参照すると、図３の柱状構造１０４を形成するワイヤ間ボンディングビア１１２ｂのレベルのいくつかの実施形態のトップレイアウト図４００が提供されている。トップレイアウト図４００は、例えば、図３の線Ａ、及び／又は、線Ｂに沿ったものであってもよく、及び／又は、図３の横断面図３００は、例えば、図４の線Ｃに沿ったものであってもよい。
周辺ワイヤ間ボンディングビア３０４は、環状であり、中央ワイヤ間ボンディングビア３０２を包囲する。さらに、２つの周辺ワイヤ間ボンディングビア３０４が示されているが、代替実施形態において、周辺ワイヤ間ボンディングビアの数は増減するように変更可能である。上述のとおり、図４においてワイヤ間ボンディングビア１１２ｂの占める面積は、図４においてボンディングワイヤ１１０ｂの占める面積のうちの高いパーセンテージであってもよく、ワイヤ間ボンディングビア１１２ｂの密度が高くなるようにする。いくつかの実施形態において、周辺ワイヤ間ボンディングビア３０４の幅Ｗｖは、約２マイクロメートルであり、スペーシングＳｖは、約２マイクロメートルであり、高いパーセンテージ及び高密度は、約５２％である。他の実施形態において、幅Ｗｖ、スペーシングＳｖ、高いパーセンテージ、高密度、又は以上の任意の組み合わせは、他の値を有する。
図５を参照すると、幅Ｗｖ及びスペーシングＳｖがワイヤ間ボンディングビア１１２ｂ間で変動する、図３のＩＣチップのいくつかの代替実施形態の横断面図５００が提供されている。
図６を参照すると、図５の柱状構造１０４を形成するワイヤ間ボンディングビア１１２ｂのレベルのいくつかの実施形態のトップレイアウト図６００が提供されている。トップレイアウト図は、例えば、図５における線Ａ、及び／又は、線Ｂに沿ったものであってもよく、図５の横断面図５００は、例えば、図６の線Ｃに沿ったものであってもよい。ワイヤ間ボンディングビア１１２ｂのレベルには、ウェーハ受容試験（ＷＡＴ）パッドのレイアウトを有する単一のワイヤ間ボンディングビア１１２ｂが含まれることで、図５のワイヤ間ボンディングビア１１２ｂが、単一のワイヤ間ボンディングビア１１２ｂの異なる領域に対応する。
図６においてワイヤ間ボンディングビア１１２ｂの占める面積は、図６におけるボンディングワイヤ１１０ｂの占める面積のうちの高いパーセンテージであってもよく、ワイヤ間ボンディングビア１１２ｂの密度が高くなるようにしてもよい。いくつかの実施形態において、ワイヤ間ボンディングビア１１２ｂの幅Ｗｖは、約１マイクロメートルであり、及び／又は、高いパーセンテージ及び高密度は、約６３パーセントである。他の実施形態において、幅Ｗｖ、高いパーセンテージ、高密度、又は以上の任意の組み合わせは、他の値を有する。
図７を参照すると、単一のワイヤ間ボンディングビア１１２ｂが異なるＷＡＴパッドのレイアウトを有する、図６のワイヤ間ボンディングビア１１２ｂのレベルのいくつかの代替実施形態のトップレイアウト図７００が提供されている。上述のとおり、図７においてワイヤ間ボンディングビア１１２ｂの占める面積は、図７におけるボンディングワイヤ１１０ｂの占める面積のうちの高いパーセンテージであってもよく、ワイヤ間ボンディングビア１１２ｂの密度が高くなるようにしてもよい。いくつかの実施形態において、ワイヤ間ボンディングビア１１２ｂの幅Ｗｖは、約３マイクロメートルであり、及び／又は、高いパーセンテージ及び高密度は、約７２パーセントである。他の実施形態において、幅Ｗｖ、高いパーセンテージ、高密度、又は以上の任意の組み合わせは、他の値を有する。
図８を参照すると、柱状構造１０４のレイアウトが変動する、図１のＩＣチップのいくつかの代替実施形態の横断面図８００が提供されている。半導体基板１０８とトップビアレベルＴＶとの間の各ビアレベルＶ１及びＶ２は、横断面図８００において、単一の大きなワイヤ間ボンディングビア１１２ｂを有する。
図９Ａ及び図９Ｂを参照すると、図８の柱状構造１０４を形成するワイヤ間ボンディングビア１１２ｂのレベルのいくつかの実施形態のトップレイアウト図９００Ａ及び９００Ｂが提供されている。トップレイアウト図９００Ａ及び９００Ｂは、互いの代替であり、例えば、図８の線Ａ、及び／又は、線Ｂに沿ったものであってもよく、図８の横断面図８００は、例えば、図９Ａ及び図９Ｂにおける線Ｃに沿ったものであってもよい。
図９Ａにおいて、ワイヤ間ボンディングビア１１２ｂのレベルは、柱状構造１０４を形成するワイヤ間ボンディングビア１１２ｂを１つのみ有する。さらに、ワイヤ間ボンディングビア１１２ｂは、四角形又は矩形のレイアウトを有する。代替実施形態において、ワイヤ間ボンディングビア１１２ｂは、円形のレイアウト、三角形のレイアウト、又は何らか他の好適なレイアウトを有する。
図９Ａにおいてワイヤ間ボンディングビア１１２ｂの占める面積は、図９Ａにおけるボンディングワイヤ１１０ｂの占める面積のうちの高いパーセンテージであってもよく、ワイヤ間ボンディングビア１１２ｂの密度が高くなるようにする。いくつかの実施形態において、ワイヤ間ボンディングビア１１２ｂの幅Ｗｖは、約３マイクロメートルであり、及び／又は、高いパーセンテージ及び高密度は、約８７％である。他の実施形態において、幅Ｗｖは、約１マイクロメートルであり、及び／又は、高いパーセンテージ及び高密度は、約９６％である。他の実施形態において、幅Ｗｖ、高いパーセンテージ、高密度、又は以上の任意の組み合わせは、他の値を有する。
図９Ｂにおいて、ワイヤ間ボンディングビア１１２ｂは、線形で、且つ、横方向に平行に長尺を有する複数のワイヤ間ボンディングビア１１２ｂを有する。５つのワイヤ間ボンディングビア１１２ｂが示されているが、ワイヤ間ボンディングビア１１２ｂの数は増減するように変更可能である。
図９Ｂにおけるワイヤ間ボンディングビア１１２ｂの占める面積は、図９Ｂにおけるボンディングワイヤ１１０ｂの占める面積のうちの高いパーセンテージであってもよく、ワイヤ間ボンディングビア１１２ｂの密度が高くなるようにしてもよい。いくつかの実施形態において、ワイヤ間ボンディングビア１１２ｂの幅Ｗｖは、約２マイクロメートルであり、ワイヤ間ボンディングビア１１２ｂ間のスペーシングＳｖは、約１マイクロメートルであり、高いパーセンテージ及び高密度は、約６４パーセントである。他の実施形態において、ワイヤ間ボンディングビア１１２ｂの幅Ｗｖは、約１マクロメートルであり、ワイヤ間ボンディングビア１１２ｂ間のスペーシングＳｖは、約１マイクロメートルであり、高いパーセンテージ及び高密度は、約４７パーセントである。他の実施形態において、幅Ｗｖ、スペーシングＳｖ、高いパーセンテージ、高密度、又は以上の任意の組み合わせは、他の値を有する。
図１０を参照すると、柱状構造１０４のレイアウトが変動する、図１のＩＣチップのいくつかの代替実施形態の横断面図１０００が提供されている。半導体基板１０８とトップビアレベルＴＶとの間の各ビアレベルＶ１及びＶ２は、トップビアレベルＴＶよりも少ないワイヤ間ボンディングビア１１２ｂを備える。さらに、半導体基板１０８とトップビアレベルＴＶとの間のビアレベルＶ１及びＶ２におけるワイヤ間ボンディングビア１１２ｂは、トップビアレベルＴＶにおけるワイヤ間ボンディングビア１１２ｂに比較して、幅Ｗｖが広い。
図１１Ａ及び図１１Ｂを参照すると、図１０の柱状構造１０４を形成するワイヤ間ボンディングビア１１２ｂのレベルのいくつかの実施形態のトップレイアウト図１１００Ａ及び１１００Ｂが提供されている。トップレイアウト図１１００Ａ及び１１００Ｂは、互いの代替であり、例えば、図１０の線Ａ、及び／又は、線Ｂに沿ったものであってもよく、及び／又は、図１０の横断面図１０００は例えば、図１１Ａ及び図１１Ｂの線Ｃに沿ったものであってもよい。
図１１Ａにおいて、ワイヤ間ボンディングビア１１２ｂは、線形で、且つ、縦方向に平行に長尺を有する複数のワイヤ間ボンディングビア１１２ｂを有する。５つのワイヤ間ボンディングビア１１２ｂが示されているが、ワイヤ間ボンディングビア１１２ｂの数が増減するように変更可能である。
図１１Ａにおいてワイヤ間ボンディングビア１１２ｂの占める面積は、図１１Ａにおいてボンディングワイヤ１１０ｂの占める面積のうちの高いパーセンテージであってもよく、ワイヤ間ボンディングビア１１２ｂの密度が高くなるようにしてもよい。いくつかの実施形態において、ワイヤ間ボンディングビア１１２ｂの幅Ｗｖは、約２マイクロメートルであり、ワイヤ間ボンディングビア１１２ｂ間のスペーシングＳｖは、約１マイクロメートルであり、高いパーセンテージ及び高密度は、約６３パーセントである。他の実施形態において、ワイヤ間ボンディングビア１１２ｂの幅Ｗｖは、約１マイクロメートルであり、ワイヤ間ボンディングビア１１２ｂの間のスペーシングＳｗは、約１マイクロメートルであり、高いパーセンテージ及び高密度は、約４８パーセントである。他の実施形態において、幅Ｗｖ、スペーシングＳｖ、高いパーセンテージ、高密度、又は上の任意の組み合わせは、他の値を有する。
図１１Ｂにおいて、単一のワイヤ間ボンディングビア１１２ｂは、複数の行及び複数の列に複数の開口１１０２を包囲及び分離する格子又はメッシュ形状を有する。さらに、図１１Ｂのワイヤ間ボンディングビア１１２ｂは、単一のワイヤ間ボンディングビア１１２ｂの異なる領域に対応する。４つの列と４つの行が図示されているが、代替実施形態において、行、及び／又は、列の数は増減するように変更可能である。
図１１Ｂにおいてワイヤ間ボンディングビア１１２ｂの占める面積は、図１１Ｂにおいてボンディングワイヤ１１０ｂの占める面積のうちの高いパーセンテージであってもよく、ワイヤ間ボンディングビア１１２ｂの密度が高くなるようにしてもよい。いくつかの実施形態において、ワイヤ間ボンディングビア１１２ｂの幅Ｗｖは、約２マイクロメートルであり、ワイヤ間ボンディングビア１１２ｂのセグメント間のスペーシングＳｖは、約２マイクロメートルであり、高いパーセンテージ及び高密度は、約６７パーセントである。他の実施形態において、幅Ｗｖ、スペーシングＳｖ、高いパーセンテージ、高密度、又は以上の任意の組み合わせは、他の値を有する。
図１２を参照すると、複数の開口１１０２が追加の行及び追加の列を有する、図１１Ｂのワイヤ間ボンディングビア１１２ｂのレベルのいくつかの代替実施形態のトップレイアウト図１２００が提供されている。図１２においてワイヤ間ボンディングビア１１２ｂの占める面積は、図１２におけるボンディングワイヤ１１０ｂの占める面積のうちの高いパーセンテージを有してもよく、ワイヤ間ボンディングビア１１２ｂの密度が高くなるようにしてもよい。いくつかの実施形態において、ワイヤ間ボンディングビア１１２ｂの幅Ｗｖは、約２マイクロメートルであり、ワイヤ間ボンディングビア１１２ｂのセグメント間のスペーシングＳｖは、約３マイクロメートルであり、高いパーセンテージ及び高密度は、約５７パーセントである。他の実施形態において、幅Ｗｖ、スペーシングＳｖ、高いパーセンテージ、高密度、又は以上の任意の組み合わせは、他の値を有する。
図１３を参照すると、柱状構造１０４のレイアウトが変動する、図１のＩＣチップのいくつかの代替の横断面図１３００が提供されている。第１のビアレベルＶ１におけるワイヤ間ボンディングビア１１２ｂは、第２のビアレベルｖ２におけるワイヤ間ボンディングビア１１２ｂとは異なるレイアウトを有する。例えば、第１のビアレベルＶ１におけるワイヤ間ボンディングビア１１２ｂは、図２に示されるとおりであってもよく、第２のビアレベルＶ２におけるワイヤ間ボンディングビア１１２ｂは、図４に示されるとおりであってもよい。換言すると、図２のトップレイアウト図２００は、例えば、線Ａに沿ったものであってもよく、図４のトップレイアウト図４００は、例えば、線Ｂに沿ったものであってもよい。代替実施形態において、第１のビアレベルＶ１におけるワイヤ間ボンディングビア１１２ｂは、図５、６、７、８、９Ａ、９Ｂ、１０、１１Ａ、１１Ｂ、及び１２のいずれか１つ又は組み合わせのようなレイアウトを有し、及び／又は、第２のビアレベルＶ２におけるワイヤ間ボンディングビア１１２ｂは、図５、６、７、８、９Ａ、９Ｂ、１０、１１Ａ、１１Ｂ、及び１２のいずれか１つ又は組み合わせのようなレイアウトを有する。
図１４を参照すると、ＩＣチップが半導体素子１４０２をさらに備える、図１のＩＣチップのいくつかの代替の横断面図１４００が提供されている。半導体素子１４０２は、ＩＣチップの素子領域ＤＲに設けられ、ボンディングパッド構造１０２及び柱状構造１０４は、ＩＣチップの周辺領域ＰＲに設けられる。
半導体素子１４０２は、一対のソース／ドレイン領域１４０４、ゲート誘電層１４０６、ゲート電極１４０８、及び側壁スペーサ構造１４１０を備える。ソース／ドレイン領域１４０４は、半導体基板１０８の表側１０８ｆｓ内に向かって挿入され、いくつかの実施形態において、半導体基板１０８のドープ領域に対応する。ゲート誘電層１４０６及びゲート電極１４０８は、半導体基板１０８の表側１０８ｆｓ上に縦方向に積み重ねられてゲート積層体を形成し、ゲート積層体は、横方向にソース／ドレイン領域１４０４間に挟み込まれる。側壁スペーサ構造１４１０は、ゲート積層体の側壁上に設けられる。半導体素子１４０２は、例えば、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）又は何らか他の好適な種別の半導体素子であってもよい。さらに、そのように図示はされていないものの、半導体素子１４０２は、代替として、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）、ゲートオールアラウンド電界効果トランジスタ（ＧＡＡＦＥＴ）、ナノシート電界効果トランジスタ（ＦＥＴ）、又は何らか他の好適な種別のトランジスタであってもよい。
相互接続構造１０６は、第２のワイヤレベルＭ２にボンディングワイヤ１１０ｂを備えた柱状構造１０４に、半導体素子１４０２を電気的に連結する。代替実施形態において、相互接続構造１０６は、第２のワイヤレベルＭ２におけるボンディングワイヤ１１０ｂの代わりに、第１のワイヤレベルＭ１又は何らか他の好適なワイヤレベルにボンディングワイヤ１１０ｂを備えた柱状構造１０４に、半導体素子１４０２を電気的に連結する。相互接続構造１０６は、複数のワイヤ１１０と、複数のワイヤ間ビア１１２と、複数のコンタクトビア１４１２（１つのみを図示）と、を備える。
複数のワイヤ１１０は、ボンディングワイヤ１１０ｂを備え、複数のワイヤ間ビア１１２は、ワイヤ間ボンディングビア１１２ｂを備える。理解されているはずのとおり、ボンディングワイヤ１１０ｂ及びワイヤ間ボンディングビア１１２ｂは、ボンディングパッド構造１０２が延設される柱状構造１０４を形成するワイヤとビアとに対応する。柱状構造１０４を形成しないワイヤ及びビアは、ボンディングワイヤ及びボンディングビアとしては特徴付けられない。ワイヤ１１０、及び／又は、ワイヤ間ビア１１２は、例えば、銅、アルミニウム、アルミニウム銅、何らか他の好適な金属、又は以上の任意の組み合わせであってもよく、又はこれからなってもよい。コンタクトビア１４１２は、例えば、タングステン、及び／又は、何らか他の好適な金属であってもよく、又はこれからなってもよい。
ワイヤ１１０及びワイヤ間ビア１１２は、図１に関して説明したとおり、ワイヤレベルＭ１～Ｍ４及びビアレベルＶ１～Ｖ３の間で、各々、配置される。さらに、コンタクトビア１４１２は、コンタクトビアレベルＣＶを形成するが、これは、第０ビアレベルＶ０と称されることもある。コンタクトビアレベルＣＶは、第１のワイヤレベルＭ１と半導体基板１０８との間に設けられ、第１のワイヤレベルＭ１を半導体素子１４０２電気的に連結する。
上述のとおり、トップビアレベルＴＶと半導体基板１０８との間のワイヤ間ボンディングビア１１２ｂは、高密度を有する。さらに、いくつかの実施形態において、トップビアレベルＴＶにおけるワイヤ間ボンディングビア１１２ｂは、高密度を有する。ビア密度は、ビアレベル毎に決定され、ビア面積の、所与のビアレベル及び隣接のボンディングワイヤにおける各ワイヤ間ボンディングビア１１２ｂのワイヤ面積に対する比率に対応する。隣接のボンディングワイヤが柱状構造１０４を超えて延設される程度において、ワイヤ面積からは、柱状構造１０４を超えて延設された隣接のボンディングワイヤの部分を除外する。第２のワイヤレベルＭ２におけるボンディングワイヤ１１０ｂは、このようなボンディングワイヤの非限定的な例を提供するものである。
図１５を参照すると、図１４のＩＣチップのいくつかの実施形態のトップレイアウト図１５００が提供されている。図１４の横断面図１４００は、例えば、線Ｄに沿ったものであってもよいが、他の好適な場所に変更可能である。周辺領域ＰＲは、素子領域ＤＲを包囲し、複数のボンディングパッド構造１０２を収容する。さらに、ボンディングパッド構造１０２のうちの少なくとも一部は、素子領域ＤＲにおいて半導体素子（図示せず）に電気的に連結される。図１４の半導体素子１４０２は、このような半導体素子の非限定的な例を提供する。さらに、電気的連結は、図１４の第２のワイヤレベルＭ２いおけるワイヤ１１０を通じて、図１４の第１のワイヤレベルＭ１、図１４の第３のワイヤレベルＭ３、図１４の他の任意のワイヤレベルにおけるワイヤ１１０を通じて、達成されてもよい。
素子領域ＤＲは、複数の行及び複数の列に複数の画素センサ１５０４を備えた画素アレイ１５０２を収容する。画素センサ１５０４は、例えば、５つのトランジスタ（５Ｔ）アクティブ画素センサ（ＡＰＳ）又は何らか他の好適な種別の画素センサであってもよく、又はこれからなってもよい。さらに、５つの行及び５つの列が図示されているが、代替実施形態において、行、及び／又は、列の数が増減するように変更可能である。ボンディングパッド構造１０２が電気的に連結する素子領域ＤＲ内の半導体素子は、画素センサ１５０４の動作をサポートする回路を形成し、及び／又は、画素センサ１５０４を部分的に形成する。例えば、半導体素子は、イメージ信号プロセッサ、読取／書込回路、又は画素センサ１５０４の動作をサポートする他の好適な回路を部分的に形成してもよい。いくつかの実施形態において、図１４の半導体素子１４０２は、画素センサ１５０４の動作をサポートする回路を形成する。代替実施形態において、画素アレイ１５０２は、省略されている。このような代替実施形態において、ボンディングパッド構造１０２が電気的に連結する素子領域ＤＲ内の半導体素子は、ロジックコア等を形成してもよい。
図１６Ａ～図１６Ｄを参照すると、図１４のＩＣチップのいくつかの代替実施形態の横断面図１６００Ａ～１６００Ｄが提供されている。
図１６Ａにおいて、素子領域ＤＲは、複数の画素センサ１５０４を収容し、柱状構造１０４は、画素センサ１５０４の対応する１つに電気的に連結する。画素センサ１５０４は、トレンチ隔離構造１３０によって、互いから分離される。さらに、画素センサ１５０４は、個々の光検出器１６０２、個々のゲート積層体１６０４、及び個々のフローティング拡散ノード１６０６を備える。
光検出器１６０２及びフローティング拡散ノード１６０６は、半導体基板１０８の表側１０８ｆｓ内まで延設され、半導体基板１０８のドープ領域に対応する。例えば、光検出器１６０２及びフローティング拡散ノード１６０６は、ｎ型ドーピングを有してもよく、半導体基板１０８の包囲領域は、ｐ型ドーピングを有してもよく、逆であってもよい。ゲート積層体１６０４は、横方向において光検出器１６０２のうちの対応する１つとフローティング拡散ノード１６０６のうちの対応する１つとの間で、半導体基板１０８の表側１０８ｆｓに設けられる。ゲート積層体１６０４は、ゲート電極を半導体基板１０８から離間する個々のゲート電極及び個々のゲート誘電層を備える。図１４のゲート誘電層１４０６及び図１４のゲート電極１４０８は、ゲート誘電層及びゲート電極の非限定的な例を提供する。
画素センサ１５０４の動作中、キャリアが、光検出器１６０２において収集される。その後、ゲート積層体のゲート電極が適切にバイアス付与されたとき、対応する光検出器で収集されたキャリアが、対応するフローティング拡散ノードに移転される。したがって、ゲート積層体１６０４は、転送トランジスタ１６０８を形成されてもよい。転送トランジスタ１６０８は、例えば、ＩＧＦＥＴ又は何らか他の好適な種別のトランジスタであってもよい。
複数のカラーフィルタ１６１０及び複合格子１６１２は、半導体基板１０８の裏側１０８ｂｓ上で画素センサ１５０４の上に据えられる。カラーフィルタ１６１０は、複合格子１６１２内に挿入され、第２の波長の放射線をブロックしつつ、第１の波長の放射線を通過させるように、各々、構成される。
複合格子１６１２は、第１の格子誘電層１６１４と、第２の格子誘電層１６１６と、第１及び第２の格子誘電層１６１４及び１６１６の間の格子金属層１６１８と、を備える。格子金属層１６１８は、入射した放射線を反射して、光検出器１６０２に放射線を向かわせる。さらに、第１及び第２の格子誘電層１６１４及び１６１６は、カラーフィルタ１６１０未満の屈折率を有し、全体の内部反射（ＴＩＲ）を促進する。したがって、第１及び第２の格子誘電層１６１４及び１６１６は、ＴＩＲによって入射した放射線を反射することで、放射線を光検出器１６０２に向かわせてもよい。前述の反射により、引いては、ＩＣで受け取られる放射線の吸収を向上してもよい。
図１６Ｂにおいて、ボンディングパッド構造１０２のパッド突出部１０２ｐは、第２のワイヤレベルＭ２におけるボンディングワイヤ１１０ｂまで延設される。他の実施形態において、パッド突出部１０２ｐは、相互接続構造１０６の他の任意のワイヤレベルにおけるボンディングワイヤ１１０ｂまで延設されてもよい。
図１６Ｃにおいて、ＩＣチップは、３次元（３Ｄ）ＩＣチップであり、ともにボンディングされて電気的に連結された、第１のＩＣチップ１６２０と第２のＩＣチップ１６２２とを備える。半導体基板１０８、半導体素子１４０２、及び相互接続構造１０６は、少なくとも部分的に、第１のＩＣチップ１６２０を形成する。第２のＩＣチップ１６２２は、第１のＩＣチップ１６２０と同様の、半導体基板と、複数の半導体素子と、相互接続構造とを備える。しかしながら、図示を簡易にするために、第２のＩＣチップ１６２２の構成要素については図示を省略している。第２のＩＣチップ１６２２は、例えば、アプリケーション専用集積回路（ＡＳＩＣ）チップ、埋込メモリＩＣチップ、又は何らか他の好適な種別のＩＣチップであってもよい。
パッシベーション層１１４は、第１及び第２のＩＣチップ１６２０及び１６２２の間に設けられ、複数の再配線層１６２４と複数の再配線ビア１６２６とを収容する。再配線層１６２４および再配線ビア１６２６は、交互に積み重ねられて、第１のＩＣチップ１６２０を第２のＩＣチップ１６２２に電気的に連結する。再配線層１６２４及び再配線ビア１６２６は、例えば、アルミニウム、アルミニウム銅、銅、何らか他の好適な金属、又は以上の任意の組み合わせであるか、又はこれからなってもよい。
図１６Ｄにおいて、ボンディングパッド構造１０２は、相互接続構造１６２により、半導体基板１０８の表側１０８ｆｓにおいて、半導体基板１０８から分離されている。さらに、ボンディングパッド構造１０２は、複数のパッシベーション層１１４ａ～１１４ｄ内に挿入される。
第１のパッシベーション層１１４ａ及び第３のパッシベーション層１１４ｃは、第１及び第３のパッシベーション層１１４ａ及び１１４ｃを分離する第２のパッシベーション層１１４ｂと縦方向に積み重ねられる。いくつかの実施形態において、第１及び第３のパッシベーション層１１４ａ及び１１４ｃは、第１の材料を有し、第２のパッシベーション層１１４ｂは、第１の材料とは異なる第２の材料を有することで、第２のパッシベーション層１１４ｂがエッチング停止として機能するようにしてもよい。第１の材料は、酸化ケイ素であってもよく、又はこれからなってもよく、第２の材料は、窒化ケイ素であってもよく、又はこれからなってもよく、その逆でもよい。しかしながら、他の好適な材料に変更可能である。第４のパッシベーション層１１４ｄは、第３のパッシベーション層１１４ｃとボンディングパッド構造１０２との上に据えられ、ボンディングパッド構造１０２の側壁を、第３のパッシベーション層１１４ｃから分離する。さらに、第４のパッシベーション層１１４ｄは、パッド開口１２４を形成する。第４のパッシベーション層１１４ｄは、酸化ケイ素、及び／又は、何らか他の好適な誘電体であってもよく、又はこれからなってもよい。
いくつかの実施形態において、ボンディングパッド１０２がトップビアレベルＴＶに最も近いため、トップビアレベルＴＶにおけるワイヤ間ボンディングビア１１２ｂは、高密度を有する。このような高密度は、柱状構造１０４の強度を増加させ、柱状構造１０４における層間剥離及び不具合を低減する。さらに、いくつかの実施形態において、ボンディングパッド構造１０２に最も近いビアレベルＶ１～Ｖ３のうちの１つ又は２つ以上におけるワイヤ間ボンディングビア１１２ｂは、高密度を有することで、柱状構造１０４の強度がボンディングパッド構造１０２に近接して高くなるようにする。これは、例えば、前述の実施形態（例えば、図１）のいずれか及び他の任意の好適な実施形態に加え、図１６Ｄの実施形態に適用されてもよい。
図１４及び図１６Ａ～図１６Ｄは、図１における柱状構造１０４及びボンディングパッド構造１０２の実施形態を使用して示されているが、図３、図５、図８、図１０、及び図１３の何れかにおける柱状構造１０４、及び／又は、ボンディングパッド構造１０２の実施形態が代わりに採用されてもよい。いくつかの実施形態において、半導体基板１０８とトップビアレベルＴＶとの間のビアレベルＶ１及びＶ２におけるワイヤ間ボンディングビア１１２ｂは、図２のようなトップレイアウトを有してもよい。他の実施形態において、半導体基板１０８とトップビアレベルＴＶとの間のビアレベルＶ１及びＶ２におけるワイヤ間ボンディングビア１１２ｂは、図４、図６、図７、図９Ａ、図９Ｂ、図１１Ａ、図１１Ｂ、及び図１２の何れかのようなトップレイアウトを有してもよい。
図１７～図３５を参照すると、ボンディングパッド構造がビア密度の高い柱状構造まで延設される、ＩＣチップを形成する方法のいくつかの実施形態の一連の横断面図１７００～３５００が提供されている。以降に示されるとおり、この方法は、図１４のＩＣチップの形成を示しているが、代替として、図１、図３、図５、図８、図１０、図１３、又は図１６Ａ～図１６ＣのいずれかのＩＣチップを形成するか、又は何らか他の好適なＩＣチップを形成するために採用されてもよい。
図１７の横断面図１７００に示されるとおり、半導体素子１４０２及びトレンチ隔離構造１３０は、半導体基板１０８の裏側１０８ｂｓの反対側にある、半導体基板１０８の表側１０８ｆｓに形成される。
半導体素子１４０２は、素子領域ＤＲに形成され、一対のソース／ドレイン領域１４０４、ゲート誘電層１４０６、ゲート電極１４０８、及び側壁スペーサ構造１４１０を備える。ソース／ドレイン領域１４０４は、半導体基板１０８の表側１０８ｆｓ内に挿入され、いくつかの実施形態においては、半導体基板１０８のドープ領域に対応する。ゲート誘電層１４０６及びゲート電極１４０８は、半導体基板１０８の表側１０８ｆｓに縦方向に積み重ねられることで、ゲート積層体を形成し、ゲート積層体は、横方向においてソース／ドレイン領域１４０４間に挟み込まれる。側壁スペーサ構造１４１０は、ゲート積層体の側壁に設けられる。トレンチ隔離構造１３０は、周辺領域ＰＲに形成され、誘電体であるか、又はこれからなる。いくつかの実施形態において、周辺領域ＰＲ及び素子領域ＤＲは、図１５のようなレイアウトを有する。
図１８の横断面図１８００に示されるとおり、ＩＬＤ層１１６は、半導体素子１４０２及びトレンチ隔離構造１３０の上方において、半導体基板１０８の表側１０８ｆｓを被覆するように形成される。さらに、複数のコンタクトビア１４１２（１つのみを図示）が形成される。コンタクトビア１４１２は、個々の上面がＩＬＤ層１１６の上面と同じ高さになるように、ＩＬＤ層１１６の上部内に挿入され、コンタクトビア１４１２のうちの少なくとも１つが、半導体素子１４０２から延設される。さらに、コンタクトビア１４１２は、コンタクトビアレベルＣＶを形成し、これは、第０のビアレベルＶ０とも称され得る。
図１９の横断面図１９００に示されるとおり、下方ＥＳＬ１１８Ｉは、ＩＬＤ層１１６及びコンタクトビアレベルＣＶの上方に形成される。さらに、下方ＩＭＤ層１２２Ｉが、下方ＥＳＬ１１８Ｉの上方に形成される。これらの層は、例えば、化学気相蒸着（ＣＶＤ）、物理気相蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、何らか他の好適な蒸着プロセス、又は以上の任意の組み合わせにより、形成されてもよい。
図２０の横断面図２０００に示されるとおり、下方ＥＳＬ１１８ｌ及び下方ＩＭＤ層１１２ｌは、パターニングされて、複数のワイヤ開口２００２を形成する。複数のワイヤ開口２００２のうち、１つは、半導体素子１４０２におけるコンタクトビア１４１２の上に据えられ、これを露出して、ワイヤ開口２００２のうちの他の１つは、トレンチ隔離構造１３０の上に据えられる。このパターニングを行うプロセスは、例えば、１）フォトリソグラフィを使用し、ワイヤ開口２００２のレイアウトを伴うように、下方ＩＭＤ層１２２ｌの上方にマスクを形成することと、２）マスクを定位置にして、下方ＩＭＤ層１２２ｌに第１のエッチングを実施し、下方ＥＳＬ１１８ｌ上で停止することにより、ワイヤ開口２００２を形成することと、３）下方ＥＳＬ１１８ｌに第２のエッチングを実施し、下方ＥＳＬ１１８ｌを通じてワイヤ開口２００２を延設することと、４）マスクを除去することと、を備えてもよい。しかしながら、他の好適なプロセスに変更可能である。
図２１の横断面図２１００に示されるとおり、複数のワイヤ１１０が、各々、ワイヤ開口２００２を埋め、第１のワイヤレベルＭ１を形成するように形成される。さらに、ワイヤ１１０は、周辺領域ＰＲでトレンチ隔離構造１３０の上に据えられるボンディングワイヤ１１０ｂを備える。いくつかの実施形態において、ワイヤ１１０の厚さＴｗは、薄い。薄い厚さとは、例えば、約１０００オングストローム、約８００オングストローム、又は何らか他の好適な値未満の厚さであってもよい。ワイヤ１１０を形成するプロセスは、例えば、１）下方ＩＭＤ層１２２ｌを被覆する金属層を蒸着し、ワイヤ開口２００２を埋めることと、２）金属層の上面が下方ＩＭＤ層１２２ｌの上層と同じ高さになるまで、金属層に平坦化を施すことと、を備えてもよい。しかしながら、他の好適なプロセスに変更可能である。
図２２の横断面図２２００に示されるとおり、中間ＥＳＬ１１８ｍ、バッファ層１２０、及び中間ＩＭＤ層１２２ｍは、ワイヤ１１０の上方に積み重ねられるように形成される。バッファ層１２０は、中間ＥＳＬ１１８ｍの上に据えられ、中間ＩＭＤ層１２２ｍは、バッファ層１２０の上に据えられる。これらの層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、何らか他の好適な蒸着プロセス、又は以上の任意の組み合わせにより、形成されてもよい。
図２３の横断面図２３００に示されるとおり、中間ＥＳＬ１１８ｍ、バッファ層１２０、及び中間ＩＭＤ層１２２ｍは、複数のワイヤ開口２３０２（１つのみを図示）と複数のビア開口２３０４とを形成するようにパターニングされる。ビア開口２３０４は、ワイヤ開口２３０２と第１のワイヤレベルＭ１におけるワイヤ１１０との間に設けられる。さらに、ビア開口２３０４は、各々、ワイヤ開口２３０２から、各々、第１のワイヤレベルＭ１におけるワイヤ１１０まで延設される。周辺領域ＰＲにおけるビア開口２３０４は、高密度を有し、周辺領域ＰＲのビア開口２３０４内に以降に形成されるビアが高密度を有するようにする。高密度は、例えば、約１０％超、約２０％超、約４０％超、又は約８０％超の密度、及び／又は、約１０％～３０％、約３０％～５０％、約５０％～８０％、又は約８０％～９９％の密度であってもよい。しかしながら、他の好適な値に変更可能である。
周辺領域ＰＲにおけるビア開口２３０４の密度は、レベル毎に決定され、ビア開口２３０４と第１のワイヤレベルＭ１におけるボンディングワイヤ１１０ｂとの各々に対する、ビア面積のワイヤ面積に対する比率に対応する。ビア面積は、例えば、ビア開口２３０４のトップレイアウト面積に対応してもよく、ワイヤ面積は、例えば、ボンディングワイヤ１１０ｂのトップレイアウト面積に対応してもよい。したがって、高密度は、ビア面積のワイヤ面積に対する高い比率である。換言すると、ビア面積がワイヤ面積のうちの高いパーセンテージであるとき、高密度が生じる。以降に説明するとおり、高密度により、以降に形成されるボンディングパッド構造に付与されるせん断力からの剥離や引いては不具合を低減する。
いくつかの実施形態において、周辺領域ＰＲにおけるビア開口２３０４のトップレイアウトと、周辺領域ＰＲにおけるボンディングワイヤ１１０ｂのトップレイアウトとは、各々、図２におけるワイヤ間ボンディングビア１１２ｂのトップレイアウトと、図２におけるボンディングワイヤ１１０ｂのトップレイアウトと同様である。例えば、図２は、線Ｅに沿ったものであってもよい。代替実施形態において、周辺領域ＰＲにおけるビア開口２３０４の横断面レイアウトが、図３、図５、図８、図１０、及び図１３のいずれかと同様である。さらに、代替実施形態において、周辺領域ＰＲにおけるビア開口２３０４のトップレイアウトと、周辺領域ＰＲにおけるボンディングワイヤ１１０ｂのトップレイアウトとは、各々、図４、図６、図７、図９Ａ、図９Ｂ、図１１Ａ、図１１Ｂ、及び図１２のいずれかのワイヤ間ボンディングビア１１２ｂのトップレイアウトと、図４、図６、図７、図９Ａ、図９Ｂ、図１１Ａ、図１１Ｂ、及び図１２のいずれかのボンディングワイヤ１１０ｂのトップレイアウトと同様である。
パターニングを実施するプロセスは、例えば、１）フォトリソグラフィを使用して、ビア開口２３０４のレイアウトを伴って、中間ＩＭＤ層１２２ｍの上方に第１のマスクを形成することと、２）第１のマスクを定位置にして、中間ＩＭＤ層１２２ｍ及びバッファ層１２０に第１のエッチングを実施し、中間ＥＳＬ１１８ｍ上で停止することにより、ビア開口２３０４を形成することと、３）中間ＥＳＬ１１８ｍに第２のエッチングを実施し、中間ＥＳＬ１１８ｍを通じてビア開口２３０４を延設することと、４）第１のマスクを、フォトリソグラフィを使用してワイヤ開口２３０２のレイアウトを有する第２のマスクと交換することと、５）中間ＩＭＤ層１２２ｍに第３のエッチングを実施し、バッファ層１２０の前で停止することにより、ワイヤ開口２３０２を形成することと、６）第２のマスクを除去することと、を備えてもよい。しかしながら、他の好適なプロセスに変更可能である。
図２４の横断面図２４００に示されるとおり、複数の追加ワイヤ１１０と、複数のワイヤ間ビア１１２とが形成される。ワイヤ間ビア１１２は、各々、ビア開口２３０４を埋め込み、第１のビアレベルＶ１を形成し、追加ワイヤ１１０は、各々、ワイヤ間ビア１１２上方でワイヤ開口２３０２を埋め込み、第２のワイヤレベルＭ２を形成する。さらに、追加ワイヤ１１０は、周辺領域ＰＲにてトレンチ隔離構造１３０の上に据えられた追加ボンディングワイヤ１１０ｂを備え、ワイヤ間ビア１１２は、周辺領域ＰＲに高密度を有する複数のワイヤ間ボンディングビア１１２ｂを備える。いくつかの実施形態において、追加ワイヤ１１０の厚さＴＷは、薄い。薄い厚さとは、例えば、上述のとおりであってもよい。
ビア開口２３０４と同様に、高密度は、例えば、約１０％超又は何らか他の好適なパーセンテージの密度であってもよい。さらに、密度は、第１のビアレベルＶ１におけるワイヤ間ボンディングビア１１２ｂと第１のワイヤレベルＭ１におけるボンディングワイヤ１１０ｂとの各々に対する、ビア面積のワイヤ面積に対する比率に対応する。ビア面積は、例えば、ワイヤ間ボンディングビア１１２ｂのトップレイアウト面積に対応してもよく、ワイヤ面積は、例えば、ボンディングワイヤ１１０ｂのトップレイアウト面積に対応してもよい。或いは、ビア面積は、例えば、半導体基板１０８の上面又は底面に平行に伸びる面上に突出されるときのワイヤ間ボンディングビア１１２ｂの突出部面積に対応してもよく、ワイヤ面積は、例えば、この面上に突出されるときのボンディングワイヤ１１０ｂの突出部面積に対応する。いくつかの実施形態において、ワイヤ間ボンディングビア１１２ｂのトップレイアウトは、図２と同様である。代替実施形態において、ワイヤ間ボンディングビア１１２ｂの横断面レイアウトは、図３、図５、図８、図１０、及び図１３のいずれかと同様であり、及び／又は、ワイヤ間ボンディングビア１１２ｂのトップレイアウトは、図４、図６、図７、図９Ａ、図９Ｂ、図１１Ａ、図１１Ｂ、及び図１２のいずれかと同様である。
ワイヤ１１０を形成するプロセスは、例えば、１）中間ＩＭＤ層１１２ｍを被覆する金属層を蒸着して、ワイヤ開口２３０２を埋め込むことと、２）金属層の上面が中間ＩＭＤ層１２２ｍの上面と同じ高さになるまで、金属層に平坦化を施すことと、を備えてもよい。しかしながら、他の好適なプロセスに変更可能である。
図２５の横断面図２５００に示されるとおり、図２２～図２４に関して説明した動作が反復され、第２のビアレベルＶ２と第３のワイヤレベルＭ３とを形成する。しかしながら、第３のワイヤレベルＭ３におけるボンディングワイヤ１１０ｂは、第２のワイヤレベルＭ２におけるボンディングワイヤ１１０ｂとは異なるレイアウトを有する。いくつかの実施形態において、第３のワイヤレベルＭ３におけるボンディングワイヤ１１０ｂのレイアウトは、第１のワイヤレベルＭ１におけるボンディングワイヤ１１０ｂと同一である。代替実施形態において、図２２～図２４に関して説明した動作は、２回以上反復されて、より多くのワイヤ及びビアレベルを形成する。
図２６の横断面図２６００に示されるとおり、上方ＥＳＬ１１８ｕ及び上方ＩＭＤ層１２２ｕは、上方ＩＭＤ層１２２ｕが上方ＥＳＬ１１８ｕの上に据えられた状態で、ワイヤ１１０の上方に積み重ねて形成される。これらの層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、何らか他の好適な蒸着プロセス、又は以上の任意の組み合わせで形成されてもよい。
図２７の横断面図２７００に示されるとおり、上方ＥＳＬ１１８ｕ及び上方ＩＭＤ層１２２ｕは、パターニングされて、複数のワイヤ開口２７０２（１つのみを図示）と複数のビア開口２７０４とを形成する。ビア開口２７０４は、ワイヤ開口２７０２と、第３のワイヤレベルＭ３におけるワイヤ１１０との間に設けられる。さらに、ビア開口２７０４は、各々、ワイヤ開口２７０２から、各々、第３のワイヤレベルＭ３におけるワイヤ１１０まで延設される。パターニングを実施するプロセスは、例えば、図２３に関して説明したものと同様であってもよい。しかしながら、他の好適なプロセスに変更可能である。
図２８の横断面図２８００に示されるとおり、複数の追加ワイヤ１１０と複数のワイヤ間ビア１１２とが形成される。ワイヤ間ビア１１２は、各々、ビア開口２７０４を埋め込み、第３のビアレベルＶ３を形成するが、これは、トップビアレベルＴＶとも称されることがある。追加ワイヤ１１０は、各々、ワイヤ間ビア１１２上方のワイヤ開口２７０２を埋め込み、第４のワイヤレベルＭ４を形成するが、これは、トップワイヤレベルＴＭとも称されることがある。さらに、追加ワイヤ１１０は、周辺領域ＰＲにてトレンチ隔離構造１３０の上に据えられた追加ボンディングワイヤ１１０ｂを備え、ワイヤ間ビア１１２は、周辺領域ＰＲに複数のワイヤ間ボンディングビア１１２ｂを備える。いくつかの実施形態において、トップビアレベルＴＶにおけるワイヤ間ボンディングビア１１２ｂは、高密度を有する。他の実施形態において、トップビアレベルＴＶにおけるワイヤ間ボンディングビア１１２ｂは、低密度を有する。上述のとおり、高密度は、例えば、約１０％超又は何らか他の好適なパーセンテージの密度であってもよい。低密度は、例えば、約１％未満の密度、前述の高密度より低い密度、又は何らか他の好適な値の密度であってもよい。
ワイヤ１１０を形成するプロセスは、例えば、１）上方ＩＭＤ層１２２ｕを被覆する金属層を蒸着し、ワイヤ開口２７０２を埋め込むことと、２）金属層の上面が上方ＩＭＤ層１２２ｕの上面と同じ高さになるまで、金属層に平坦化を施すことと、を備えてもよい。しかしながら、他の好適なプロセスに変更可能である。
コンタクトビア１４１２（１つのみを図示）は、ワイヤ１１０及びワイヤ間ビア１１２と共に、全体で相互接続構造１０６を形成する。相互接続構造１０６は、半導体基板１０８上で半導体素子（例えば、半導体素子１４０２）間を電気的に連結する。さらに、周辺領域ＰＲにおけるボンディングワイヤ１１０ｂ及びワイヤ間ボンディングビア１１２ｂが、トレンチ隔離構造１３０の上に据えられる柱状構造１０４を形成する。柱状構造１０４は、この後に形成されるボンディングパッド構造に対する支持と電気的連結を提供する。第１及び第２のビアレベルＶ１及びＶ２におけるビア密度が高いため、第１、第２、及び第３のワイヤレベルＭ１～Ｍ３の厚さＴｗが小さくても、柱状構造１０４の強度は高い。強度が高いことで、せん断力が以降に形成されるボンディングパッド構造を通じて柱状構造１０４に付与されるとき、柱状構造１０４における剥離及び不具合の可能性を低減する。
図２９の横断面図２９００に示されるとおり、パッシベーション層１１４は、上方ＩＭＤ層１２２ｕ及びトップワイヤレベルＴＭの上方に形成される。パッシベーション層１１４は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、何らか他の好適な蒸着プロセス、又は以上の任意の組み合わせにより、形成されてもよい。
図３０の横断面図３０００に示されるとおり、図２９の構造が縦方向に反転されている。さらに、半導体基板１０８は、半導体基板１０８の裏側１０８ｂｓから薄化される。薄化は、例えば、化学機械研磨（ＣＭＰ）又は何らか他の好適な平坦化プロセスで実施されてもよい。
図３１の横断面図３１００に示されるとおり、半導体基板１０８の裏側１０８ｂｓがパターニングされ、トレンチ隔離構造１３０の上に据えられ、トレンチ隔離構造１３０を露出する第１のパッド開口３００２を形成する。パターニングは、例えば、フォトリソグラフィ／エッチングプロセス、又は何らか他の好適なプロセスで実施されてもよい。
図３２の横断面図３２００に示されるとおり、裏側誘電ライナ１２６は、半導体基板１０８の裏側１０８ｂｓを被覆し、第１のパッド開口３００２のライニングをするように形成される。裏側誘電ライナ１２６は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、何らか他の好適な蒸着プロセス、又は以上の任意の組み合わせで形成されてもよい。
図３３の横断面図３３００に示されるとおり、裏側誘電ライナ１２６、トレンチ隔離構造１３０、及びＩＬＤ層１１６がパターニングされ、パッド開口３００２の底部から第１のワイヤレベルＭ１におけるボンディングワイヤ１１０ｂまで延設される一対の第２のパッド開口３３０２を形成する。パターニングは、例えば、フォトリソグラフィ／エッチングプロセス、又は何らか他の好適なプロセスで実施されてもよい。
図３４の横断面図３４００に示されるとおり、ボンディングパッド構造１０２は、第１及び第２のパッド開口３００２及び３３０２に形成される。ボンディングパッド構造１０２は、パッド本体１０２ｂと、一対のパッド突出部１０２ｐと、を備える。パッド本体１０２ｂは、第１のパッド開口３００２内に設けられ、パッド突出部１０２ｐは、各々、第２のパッド開口３３０２内に設けられる。パッド突出部１０２ｐは、各々、パッド本体１０２ｂの両側に設けられ、パッド本体１０２ｂの底部から第１のワイヤレベルＭ１におけるボンディングワイヤ１１０ｂまで延設されることで、ボンディングパッド構造１０２を柱状構造１０４に電気的に連結する。
ボンディングパッド構造１０２を形成するプロセスは、例えば、１）第１のパッド開口３００２をライニングする導電層を蒸着し、第２のパッド開口３３０２を埋め込むことと、２）ボンディングパッド構造１０２内に導電層をパターニングすることと、を備えてもよい。しかしながら、他の好適なプロセスに変更可能である。パターニングは、例えば、フォトリソグラフィ／エッチングプロセス、又は何らか他の好適なパターニングプロセスで実施されてもよい。
柱状構造１０４が第１及び第２のビアレベルＶ１及びＶ２で高いビア密度を有するため、柱状構造１０４は強固である。これにより、ボンディングパッド構造１０２のせん断力に応じた、第１のビアレベルＶ１及び他のビアレベルにおける剥離の可能性を低減する。したがって、ビア密度が高いことで、素子の不具合を低減し、収率を増加させてもよい。
図３５の横断面図３５００に示されるとおり、裏側誘電層１２８は、ボンディングパッド構造１０２及び裏側誘電ライナ１２６を被覆し、第１のパッド開口３００２を埋め込むように形成される。裏側誘電層１２８を形成するプロセスは、例えば、１）裏側誘電層１２８を蒸着することと、２）裏側誘電層１２８を平坦化して、裏側誘電層１２８の頂上部を平らにすることと、を備えてもよい。しかしながら、他の好適なプロセスに変更可能である。蒸着することは、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、何らか他の好適な蒸着プロセス、又は以上の任意の組み合わせにより、実施されてもよい。平坦化は、例えば、ＣＭＰ又は何らか他の好適な平坦化により、実施されてもよい。
図３５の横断面図３５００に示されるとおり、裏側誘電層１２８がパターニングされ、ボンディングパッド構造１０２の上に据えられ、ボンディングパッド構造１０２を露出する第３のパッド開口１２４を形成する。パターニングは、例えば、フォトリソグラフィ／エッチングプロセス、又は何らか他の好適なプロセスにより、実施されてもよい。
或る方法を参照して図１７～図３５について説明したが、図１７～図３５に示される構造は、この方法に限定されるものでなく、この方法とは別に独立していてもよいことが理解されるであろう。一連の動作として、図１７～図３５を説明したが、他の実施形態において、動作の順が変更されてもよい。具体的な動作の組として、図１７～図３５を図示及び説明したが、他の実施形態において、図示、及び／又は、説明のいくつかの動作は、省略されてもよい。さらに、他の実施形態において、図示、及び／又は、説明していない動作が、含まれてもよい。
図３６を参照すると、図１７～図３５の方法のいくつかの実施形態のブロック図３６００が提供されている。
３６０２において、トレンチ隔離構造が、半導体基板の表側に向かって延設されるように形成される。例えば、図１７を参照のこと。
３６０４において、相互接続構造が、半導体基板の表側に形成され、相互接続構造は、第１のボンディングワイヤ、第２のボンディングワイヤ、及び第１のボンディングワイヤから第２のボンディングワイヤまで延設される１つ以上のワイヤ間ボンディングビアを備え、第１又は第２のボンディングワイヤのトップレイアウトは、第１の面積を有し、１つ以上のワイヤ間ボンディングビアのトップレイアウトは、第１の面積の１０％以上である第２の面積を有する。例えば、図１８～図２８を参照のこと。
３６０６において、パッシベーション層が、半導体基板の表側において相互接続構造を被覆するように形成される。例えば、図２９を参照のこと。
３６０８において、ボンディングパッド構造が、半導体基板の表側の反対側の裏側から露出するように形成され、ボンディングパッド構造が、トレンチ隔離構造を通じて、第１のボンディングワイヤまで延設される。例えば、図３０～図３５を参照のこと。
図３６のブロック図３６００は、本明細書中、一連の動作又はイベントとして図示及び説明されているが、このような動作又はイベントの図示の順は、限定の意味で解釈されてはならないことが理解されるであろう。例えば、いくつかの動作は、異なる順に発生してもよく、及び／又は、本明細書に図示、及び／又は、説明したものとは別に、他の動作又はイベントと同時に発生してもよい。さらに、本明細書に記載の１つ以上の態様又は実施形態を実施するのに、図示のすべての動作が必要とされなくてもよく、本明細書に示される動作のうちの１つ以上が、１つ以上の別の動作、及び／又は、フェーズで実施されてもよい。
図３７～図４２を参照すると、ボンディングパッド構造がビア密度の高い柱状構造まで延設されるＩＣチップの形成方法のいくつかの代替実施形態の一連の横断面図３７００～４２００が提供されている。以降に見られるとおり、この方法は、図１６ＤのＩＣチップの形成について示しているが、代替として、何らか他の好適なＩＣチップを形成するのに採用されてもよい。
図３７の横断面図３７００に示されるとおり、図１７～図２８に関して説明した動作は、トレンチ隔離構造１３０が省略される以外は、以上のように実施される。代替実施形態において、トレンチ隔離構造１３０が形成される。
図３８の横断面図３８００に示されるとおり、複数のパッシベーション層１１４ａ～１１４ｃが、半導体基板１０８の表側１０８ｆｓにおいて、相互接続構造１０６の上方に積み重ねられるように形成される。複数のパッシベーション層１１４ａ～１１４ｃは、第１のパッシベーション層１１４ａ、第１のパッシベーション層１１４ａの上に据えられる第２のパッシベーション層１１４ｂ、及び第２のパッシベーション層１１４ｂの上に据えられる第３のパッシベーション層１１４ｃを備える。さらに、第２のパッシベーション層１１４ｂは、第１及び第３のパッシベーション層１１４ａ及び１１４ｃとは異なる材料である。この形成は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、何らか他の好適な蒸着プロセス、又は以上の任意の組み合わせにより、実施されてもよい。
図３９の横断面図３９００に示されるとおり、第３のパッシベーション層１１４ｃがパターニングされ、柱状構造１０４の上に据えられ、第２のパッシベーション層１１４ｂを露出する第１のパッド開口３９０２を形成する。パターニングは、例えば、フォトリソグラフィ／エッチングプロセス、又は何らか他の好適なプロセスにより、実施されてもよい。さらに、フォトリソグラフィ／エッチングプロセスのうちのエッチングは、例えば、第２のパッシベーション層１１４ｂ上で停止され、第２のパッシベーション層１１４ｂがエッチング停止として機能するようにしてもよい。
図４０の横断面図４０００に示されるとおり、第１及び第２のパッシベーション層１１４ａ及び１１４ｂがパターニングされ、第１のパッド開口３９０２の底部からトップワイヤレベルＴＭにおけるボンディングワイヤ１１０ｂまで延設された一対の第２のパッド開口４００２を形成する。パターニングは、例えば、フォトリソグラフィ／エッチングプロセス、又は何らか他の好適なプロセスで実施されてもよい。
図４１の横断面図４１００に示されるとおり、パッド本体１０２ｂと一対のパッド突出部１０２ｐを備えるボンディングパッド構造１０２は、第１及び第２のパッド開口３９０２及び４００２に形成される。パッド突出部１０２ｐは、各々、パッド本体１０２ｂの両側に設けられ、パッド本体１０２ｂの底部からトップワイヤレベルＴＭにおけるボンディングワイヤ１１０ｂまで延設されることで、ボンディングパッド構造１０２を柱状構造１０４に電気的に連結する。ボンディングパッド構造１０２は、例えば、図３４に関して説明したとおり、形成されてもよい。
柱状構造１０４が第１及び第２のビアレベルＶ１及びＶ２において、また実施形態によっては、トップビアレベルＴＶにおいても、高いビア密度を有するため、柱状構造１０４は強固である。これにより、ボンディングパッド構造１０２に付与されているせん断力に応じた剥離の可能性を低減する。したがって、ビア密度が高いことで、素子の不具合を低減し、収率を増加させてもよい。
図４２の横断面図４２００に示されるとおり、第４のパッシベーション層１１４ｄは、第３のパッシベーション層１１４ｃ及びボンディングパッド構造１０２を被覆し、第１のパッド開口３９０２をさらにライニングするように形成される。この形成は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、何らか他の好適な蒸着プロセス、又は以上の任意の組み合わせで実施されてもよい。
図４２の横断面図４２００に示されるとおり、第４のパッシベーション層１１４ｄがパターニングされ、ボンディングパッド構造１０２を露出する第３のパッド開口１２４を形成する。パターニングは、例えば、フォトリソグラフィ／エッチングプロセス、又は何らか他の好適なプロセスにより、実施されてもよい。
或る方法を参照して図３７～図４２について説明したが、図３７～図４２に示される構造は、この方法に限定されるものでなく、この方法とは別に独立していてもよいことが理解されるであろう。一連の動作として、図３７～図４２を説明したが、他の実施形態において、動作の順が変更されてもよい。具体的な動作の組として、図３７～図４２を図示及び説明したが、他の実施形態において、図示、及び／又は、説明のいくつかの動作は、省略されてもよい。さらに、他の実施形態において、図示、及び／又は、説明していない動作が、含まれてもよい。
図４３を参照すると、図３７～図４２の方法のいくつかの実施形態のブロック図４３００が提供されている。
４３０２において、相互接続構造が、半導体基板の表側に形成され、相互接続構造は、第１のボンディングワイヤ、第２のボンディングワイヤ、及び積み重ねられて柱状構造を形成する１つ以上のボンディングビアを備え、１つ以上のボンディングビアは、第１のボンディングワイヤから第２のボンディングワイヤまで延設され、第１又は第２のボンディングワイヤのトップレイアウトは、第１の面積を有し、１つ以上のボンディングビアのトップレイアウトは、第１の面積の１０％以上である第２の面積を有する。例えば、図３７を参照のこと。
４３０４において、パッシベーション層が、半導体基板の表側において、相互接続構造を被覆するように形成される。例えば、図３８を参照のこと。
４３０６において、ボンディングパッド構造が、パッシベーション層内に形成され、半導体基板の表側から露出され、ボンディングパッド構造が、柱状構造まで延設される。例えば、図３９～図４２を参照のこと。
図４３のブロック図４３００は、本明細書中、一連の動作又はイベントとして図示及び説明されているが、このような動作又はイベントの図示の順は、限定の意味で解釈されてはならないことが理解されるであろう。例えば、いくつかの動作は、異なる順に発生してもよく、及び／又は、本明細書に図示、及び／又は、説明したものとは別に、他の動作又はイベントと同時に発生してもよい。さらに、本明細書に記載の１つ以上の態様又は実施形態を実施するのに、図示のすべての動作が必要とされなくてもよく、本明細書に示される動作のうちの１つ以上が、１つ以上の別の動作、及び／又は、フェーズで実施されてもよい。
いくつかの実施形態において、本開示は、ＩＣチップであって、半導体基板と、半導体基板の表側に設けられる相互接続構造であって、相互接続構造は、第１のボンディングワイヤ、第２のボンディングワイヤ、及び柱状構造を形成する１つ以上のボンディングビアを備え、柱状構造では、１つ以上のボンディングビアが、第１及び第２のボンディングワイヤを分離し、第１のボンディングワイヤから第２のボンディングワイヤまで延設される相互接続構造と、半導体基板の表側の反対側の裏側に挿入され、半導体基板を通じて第１のボンディングワイヤまで延設されるパッド構造と、を備え、半導体基板の上面に平行な面上への第１又は第２のボンディングワイヤの第１の突出部は、第１の面積を有し、平面上への１つ以上のボンディングビアの第２の突出部は、第１の面積の１０％以上である第２の面積を有するＩＣチップを提供する。いくつかの実施形態おいて、第２の面積は、第１の面積の４０％以上である。いくつかの実施形態において、第１のボンディングワイヤの厚さは、約１０００オングストローム未満である。いくつかの実施形態において、第２の突出部は、第１の突出部に完全に重なりあう。いくつかの実施形態において、第１の突出部は、第１のボンディングワイヤに対応し、平面上への第２のボンディングワイヤの第３の突出部は、第３の面積を有し、第２の面積は、第３の面積の１０％以上である。いくつかの実施形態においで、第１及び第３の突出部は同一である。いくつかの実施形態において、第１及び第３の突出部は、異なる。いくつかの実施形態において、相互接続構造は、複数のワイヤレベルと複数のビアレベルとに各々グループ化される複数のワイヤと複数のビアを備え、ワイヤレベル及びビアレベルは、交互に積み重ねられ、複数のワイヤは、異なるワイヤレベルに第１及び第２のボンディングワイヤを備え、複数のビアは、単一のビアレベルに１つ以上のボンディングビアを備える。いくつかの実施形態において、第１のボンディングビアは、複数のワイヤレベルのうち半導体基板に最も近いワイヤレベルに設けられる。いくつかの実施形態において、ＩＣチップは、半導体基板上に設けられる画素アレイと、画素アレイにおいて、半導体基板の表側に設けられ、柱状構造に電気的に連結される半導体素子と、をさらに備える。
他の実施形態において、本開示は、ＩＣチップであって、素子領域、及び素子領域を包囲する周辺領域を備える基板と、素子領域に設けられた半導体素子と、基板上に設けられ、半導体素子と電気的に連結される相互接続構造であって、相互接続構造は、第１のワイヤ、第２のワイヤ、及び周辺領域に柱状構造を形成する１つ以上のビアを備え、１つ以上のビアは、第２のワイヤから延設され、界面にて第１のワイヤの表面と直接接触する前記相互接続構造と、柱状構造と縦方向に積み重ねられ、柱状構造まで延設されるボンディングパッド構造と、を備え、第１のワイヤの表面は、第１の面積を有し、界面は、第１の面積の約１０％以上である第２の面積を有するＩＣチップを提供する。いくつかの実施形態において、相互接続構造は、基板の下方側に設けられ、ボンディングパッド構造は、基板の上側から露出し、ボンディングパッド構造は、基板を通じて第１のワイヤまで延設される。いくつかの実施形態において、１つ以上のビアは、第１及び第２のワイヤを分離する単一のビアのみを有し、単一のビアのトップレイアウトは、縁から縁まで中実の内部を備えた矩形である。いくつかの実施形態において、１つ以上のビアは、第１及び第２のワイヤを分離するビアを１つのみ有し、単一のビアのトップレイアウトは、格子形状である。いくつかの実施形態において、１つ以上のビアは、複数の行及び複数の列に複数のビアを備える。いくつかの実施形態において、１つ以上のビアは、平行に長尺を有する複数の線形のビアを備える。いくつかの実施形態において、ＩＣチップは３ＤのＩＣチップであり、基板、半導体素子、及び相互接続構造は、第１のＩＣチップを形成し、ＩＣチップは、第１及び第２のワイヤの下に据えられ、第１及び第２のワイヤに電気的に連結される第２のＩＣチップをさらに備える。
いくつかの実施形態において、本開示は、ＩＣチップの形成方法であって、基板の表側に延設されたトレンチ隔離構造を形成することと、表側でトレンチ隔離構造に重ね合わせて、第１のボンディングワイヤ、第１のボンディングワイヤに重ね合わせられる第２のボンディングワイヤ、及び第１のボンディングワイヤから第２のボンディングワイヤまで延設された１つ以上のボンディングビアを備える相互接続構造を形成することと、基板の表側の反対側の裏側から、トレンチ隔離構造を通じて第１のボンディングワイヤまで延設されるパッド構造を形成することと、を備え、第１又は第２のボンディングワイヤのトップレイアウトは、第１の面積を有し、１つ以上のボンディングビアのトップレイアウトは、第１の面積の１０％以上の第２の面積を有する方法を提供する。いくつかの実施形態において、相互接続構造は、基板の表側において、半導体素子から延設されたコンタクトビアのレベルを備え、この方法は、基板の表側において、相互接続構造を被覆するパッシベーション層を蒸着することをさらに備え、第１及び第２のボンディングワイヤ及び1つ以上のボンディングビアは、部分的に、コンタクトビアのレベルからパッシベーション層まで連続的に延設される柱状外形を有する構造を形成する。いくつかの実施形態において、この方法は、基板の表側において、半導体素子と、基板から離間するように半導体素子から延設されるコンタクトビアを形成することと、表側において、半導体素子及びコンタクトビアを被覆するＩＭＤ層を蒸着することと、ＩＭＤ層をパターニングして、共通の高さにて、トレンチ隔離構造及び半導体素子に各々重なり合う第１のワイヤ開口と、コンタクトビアを露出する第２のワイヤ開口とを形成することと、第１及び第２のワイヤ開口を埋め込む金属層を蒸着することと、金属層の上面がＩＭＤ層の上面と同じ高さになるまで、金属層に平坦化を施し、第１のワイヤ開口内に第１のボンディングワイヤを形成することと、を備えるＩＣチップの形成方法を提供する。
以上、当業者が本開示の態様をより理解するように、いくつかの実施形態の特徴の概要を示した。当業者は、本明細書において導入した実施形態と同一の目的を実施し、及び／又は、同一の効果を達成するために、他のプロセス及び構造を設計又は修正するための基礎として、本開示を容易に使用し得ることを理解しなければならない。当業者は、このような同等の構造が、本開示の要旨及び範囲から逸脱するものでないこと、また本開示の要旨及び範囲から逸脱することなく、本明細書の種々の変更、置換、及び代替が行われてよいことも認識しなければならない。
本開示によると、ボンディングパッド構造がビア密度の高い柱状構造まで延設される集積回路（ＩＣ）チップと、同集積回路（ＩＣ）チップの形成方法と、を提供することができる。本開示の集積回路（ＩＣ）チップ及び同形成方法は、集積回路（ＩＣ）チップと、その製造方法とに適用されてもよい。
１００、３００、５００、８００、１０００、１３００、１４００、１６００Ａ、１６００Ｂ、１６００Ｃ、１６００Ｄ、１７００、１８００、１９００、２０００、２１００、２２００、２３００、２４００、２５００、２６００、２７００、２８００、２９００、３０００、３１００、３２００、３３００、３４００、３５００、３７００、３８００、３９００、４０００、４１００、４２００：横断面図
１０２：ボンディングパッド構造
１０２ｂ：パッド本体
１０２ｐ：パッド突出部
１０４：柱状構造
１０６：相互接続構造
１０８：半導体基板
１０８ｂｓ：半導体基板の裏側
１０８ｆｓ：半導体基板の表側
１１０：ワイヤ
１１０ｂ：ボンディングワイヤ
１１２：ワイヤ間ビア
１１２ｂ：ワイヤ間ボンディングビア
１１４、１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ：パッシベーション層
１１６：層間誘電（ＩＬＤ）層
１１８：エッチング停止層（ＥＳＬ）
１１８ｌ：下方エッチング停止層（ＥＳＬ）
１１８ｍ：中間エッチング停止層（ＥＳＬ）
１１８ｕ：上方エッチング停止層（ＥＳＬ）
１２０：バッファ層
１２２：金属間誘電（ＩＭＤ）層
１２２ｌ：下方金属間誘電（ＩＭＤ）層
１２２ｍ：中間金属間誘電（ＩＭＤ）層
１２２ｕ：上方金属間誘電（ＩＭＤ）層
１２４：パッド開口
１２６：裏側誘電ライナ
１２８：裏側誘電層
１３０：トレンチ隔離構造
２００、４００、６００、７００、９００Ａ、９００Ｂ、１１００Ａ、１１００Ｂ、１２００、１５００：トップレイアウト図
３０２：中央ワイヤ間ボンディングビア
３０４：周辺ワイヤ間ボンディングビア
１１０２：開口
１４０２：半導体素子
１４０４：ソース／ドレイン領域
１４０６：ゲート誘電層
１４０８：ゲート電極
１４１０：側壁スペーサ構造
１４１２：コンタクトビア
１５０２：画素アレイ
１５０４：画素センサ
１６０２：光検出器
１６０４：ゲート積層体
１６０６：フローティング拡散ノード
１６０８：転送トランジスタ
１６１０：カラーフィルタ
１６１２：複合格子
１６１４：第１の格子誘電層
１６１６：第２の格子誘電層
１６１８：格子金属層
１６２０：第１のＩＣチップ
１６２２：第２のＩＣチップ
１６２４：再配線層
１６２６：再配線ビア
２００２、２３０２、２７０２：ワイヤ開口
２３０４、２７０４：ビア開口
３００２、３９０２：第１のパッド開口
３３０２、４００２：第２のパッド開口
３６００、４３００：ブロック図
３６０２、３６０４、３６０６、３６０８、４３０２、４３０４、４３０６：ブロック
Ａ、Ｂ、Ｃ、Ｄ、Ｅ：線
ＣＶ：コンタクトビアレベル
ＤＲ：素子領域
Ｍ１：第１のワイヤレベル
Ｍ２：第２のワイヤレベル
Ｍ３：第３のワイヤレベル
Ｍ４：第４のワイヤレベル
ＰＲ：周辺領域
Ｓｖ：スペーシング
Ｔｔｗ、Ｔｗ：厚さ
ＴＭ：トップワイヤレベル
ＴＶ：トップビアレベル
Ｖ０：第０のビアレベル
Ｖ１：第１のビアレベル
Ｖ２：第２のビアレベル
Ｖ３：第３のビアレベル
Ｗｖ：幅
本開示は、ボンディングパッド構造がビア密度の高い柱状構造まで延設される集積回路（ＩＣ）チップ及びその形成方法に関連する。

Claims (20)

  1. 集積回路（ＩＣ）チップであって、
    半導体基板と、
    前記半導体基板の表側に設けられる相互接続構造であって、前記相互接続構造は、第１のボンディングワイヤ、第２のボンディングワイヤ、及び柱状構造を形成する１つ以上のボンディングビアを備え、前記柱状構造では、前記１つ以上のボンディングビアが、前記第１及び第２のボンディングワイヤを分離し、前記第１のボンディングワイヤから前記第２のボンディングワイヤまで延設される前記相互接続構造と、
    前記半導体基板の前記表側の反対側の裏側に挿入され、前記半導体基板を通じて前記第１のボンディングワイヤまで延設されるパッド構造と、を備え、
    前記半導体基板の上面に平行な面上への前記第１又は第２のボンディングワイヤの第１の突出部は、第１の面積を有し、前記平面上への前記１つ以上のボンディングビアの第２の突出部は、前記第１の面積の１０％以上である第２の面積を有するＩＣチップ。
  2. 前記第２の面積は、前記第１の面積の４０％以上である請求項１に記載のＩＣチップ。
  3. 前記第１のボンディングワイヤの厚さは、約１０００オングストローム未満である請求項１又は２に記載のＩＣチップ。
  4. 前記第２の突出部は、前記第１の突出部に完全に重なり合う請求項１～３のいずれか一項に記載のＩＣチップ。
  5. 前記第１の突出部は、前記第１のボンディングワイヤに対応し、前記平面上への前記第２のボンディングワイヤの第３の突出部は、第３の面積を有し、前記第２の面積は、前記第３の面積の１０％以上である請求項１～４のいずれか一項に記載のＩＣチップ。
  6. 前記第１及び第３の突出部は、同一である請求項５に記載のＩＣチップ。
  7. 前記第１及び第３の突出部は、異なる請求項５に記載のＩＣチップ。
  8. 前記相互接続構造は、複数のワイヤレベルと複数のビアレベルとに各々グループ化される複数のワイヤと複数のビアとを備え、前記ワイヤレベル及び前記ビアレベルは、交互に積み重ねられ、前記複数のワイヤは、異なるワイヤレベルに前記第１及び第２のボンディングワイヤを備え、前記複数のビアは、単一のビアレベルに前記１つ以上のボンディングビアを備える請求項１～７のいずれか一項に記載のＩＣチップ。
  9. 前記第１のボンディングワイヤは、前記複数のワイヤレベルのうちの前記半導体基板に最も近いワイヤレベル内にある請求項８に記載のＩＣチップ。
  10. 前記半導体基板上に設けられる画素アレイと、
    前記画素アレイにおいて前記半導体基板の前記表側上に設けられ、前記柱状構造に電気的に連結される半導体素子と、をさらに備える請求項８又は９に記載のＩＣチップ。
  11. 集積回路（ＩＣ）チップであって、
    素子領域、及び前記素子領域を包囲する周辺領域を備える基板と、
    前記素子領域に設けられた半導体素子と、
    前記基板上に設けられ、前記半導体素子と電気的に連結される相互接続構造であって、前記相互接続構造は、第１のワイヤ、第２のワイヤ、及び前記周辺領域に柱状構造を形成する１つ以上のビアを備え、前記１つ以上のビアは、前記第２のワイヤから延設され、界面にて前記第１のワイヤの表面と直接接触する前記相互接続構造と、
    前記柱状構造と縦方向に積み重ねられ、前記柱状構造まで延設されるボンディングパッド構造と、を備え、
    前記第１のワイヤの前記表面は、第１の面積を有し、前記界面は、前記第１の面積の約１０％以上である第２の面積を有するＩＣチップ。
  12. 前記相互接続構造は、前記基板の下方側に設けられ、前記ボンディングパッド構造は、前記基板の上側から露出し、前記ボンディングパッド構造は、前記基板を通じて前記第１のワイヤまで延設される請求項１１に記載のＩＣチップ。
  13. 前記１つ以上のビアは、前記第１及び第２のワイヤを分離する単一のビアのみを有し、前記単一のビアのトップレイアウトは、縁から縁まで中実の内部を備えた矩形である請求項１１又は１２に記載のＩＣチップ。
  14. 前記１つ以上のビアは、前記第１及び第２のワイヤを分離する単一のビアのみを有し、前記単一のビアのトップレイアウトは、格子形状である請求項１１又は１２に記載のＩＣチップ。
  15. 前記１つ以上のビアは、複数の行及び複数の列に複数のビアを備える請求項１１又は１２に記載のＩＣチップ。
  16. 前記１つ以上のビアは、平行に長尺を有する複数の線形ビアを備える請求項１１又は１２に記載のＩＣチップ。
  17. 前記ＩＣチップは、３次元（３Ｄ）ＩＣチップであり、前記基板、前記半導体素子、及び前記相互接続構造は、第１のＩＣチップを形成し、前記ＩＣチップは、前記第１及び第２のワイヤの下に据えられ、前記第１及び第２のワイヤと電気的に連結される第２のＩＣチップをさらに備える請求項１１～１６のいずれか一項に記載のＩＣチップ。
  18. 集積回路（ＩＣ）チップの形成方法であって、
    基板の表側に延設されたトレンチ隔離構造を形成することと、
    前記表側で前記トレンチ隔離構造に重ね合わせて、第１のボンディングワイヤ、前記第１のボンディングワイヤに重ね合わせられる第２のボンディングワイヤ、及び前記第１のボンディングワイヤから前記第２のボンディングワイヤまで延設された１つ以上のボンディングビアを備える相互接続構造を形成することと、
    前記基板の前記表側の反対側の裏側から、前記トレンチ隔離構造を通じて前記第１のボンディングワイヤまで延設されるパッド構造を形成することと、を備え、
    前記第１又は第２のボンディングワイヤのトップレイアウトは、第１の面積を有し、前記１つ以上のボンディングビアのトップレイアウトは、前記第１の面積の１０％以上の第２の面積を有する方法。
  19. 前記相互接続構造は、前記基板の前記表側において半導体素子から延設されるコンタクトビアのレベルを有し、前記方法は、前記基板の前記表側において前記相互接続構造を被覆するパッシベーション層を蒸着することをさらに備え、前記第１及び第２のボンディングワイヤと、前記１つ以上のボンディングビアは、部分的に、前記コンタクトビアの前記レベルから前記パッシベーション層まで連続して延設される柱状外形を有する構造を形成する請求項１８に記載の方法。
  20. 前記基板の前記表側において半導体素子と、前記基板から離間するように前記半導体素子から延設されるコンタクトビアと、を形成することと、
    前記表側において前記半導体素子と前記コンタクトビアとを被覆する金属間誘電（ＩＭＤ）層を蒸着することと、
    前記ＩＭＤ層をパターニングすることにより、共通の高さにて、前記トレンチ隔離構造及び前記半導体素子に各々重なり合う第１のワイヤ開口と、前記コンタクトビアを露出する第２のワイヤ開口とを形成することと、
    前記第１及び第２のワイヤ開口を埋める金属層を蒸着することと、
    前記金属層の上面が前記ＩＭＤ層の上面と同じ高さになるまで、前記金属層に平坦化を施し、前記第１のワイヤ開口に前記第１のボンディングワイヤを形成することと、をさらに備える請求項１８又は１９に記載の方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005123587A (ja) * 2003-09-26 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2013038391A (ja) * 2011-08-04 2013-02-21 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造及び裏面照射型イメージセンサデバイス
JP2017120912A (ja) * 2015-12-29 2017-07-06 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． Ｂｓｉ接合能力改善のためのパッド領域下のサポート構造

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323416B2 (en) * 2001-03-14 2008-01-29 Applied Materials, Inc. Method and composition for polishing a substrate
JP5261926B2 (ja) * 2006-12-08 2013-08-14 株式会社デンソー 半導体装置およびその製造方法
JP5101575B2 (ja) * 2009-07-28 2012-12-19 株式会社東芝 半導体装置およびその製造方法
US8466059B2 (en) * 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
US9704827B2 (en) * 2015-06-25 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond pad structure
US10109666B2 (en) * 2016-04-13 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for backside illuminated (BSI) image sensors
US10879183B2 (en) * 2018-06-22 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10840324B2 (en) * 2018-08-28 2020-11-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
DE102020105134A1 (de) * 2019-09-27 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterpackage und herstellungsverfahren

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005123587A (ja) * 2003-09-26 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2013038391A (ja) * 2011-08-04 2013-02-21 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造及び裏面照射型イメージセンサデバイス
JP2017120912A (ja) * 2015-12-29 2017-07-06 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． Ｂｓｉ接合能力改善のためのパッド領域下のサポート構造

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