JP2022173150A - イメージセンサー及びその動作方法 - Google Patents

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Abstract

【課題】より向上された光学的及び電気的特性及び高集積度を有するイメージセンサー及びその動作方法を提供する。【解決手段】方法は、フローティング拡散領域を１次リセットさせる段階と、第１出力区間の間に第１変換利得を有する前記ＦＤ領域のリセット状態の電位をサンプリングして第１リセット信号を生成する段階と、第２出力区間の間に前記第１変換利得を有するＦＤ領域の電位をサンプリングして第１ピクセル信号を生成する段階と、第１ピクセル信号を生成した後、ＦＤ領域の第１変換利得を第２変換利得に調節する段階と、第３出力区間の間に前記第２変換利得を有するＦＤ領域の電位をサンプリングして第２ピクセル信号を生成する段階と、第２ピクセル信号を生成した後、ＦＤ領域を２次リセットさせる段階と、第４出力区間の間に第２変換利得を有するＦＤ領域のリセット状態の電位をサンプリングして第２リセット信号を生成する段階と、を含む。【選択図】図１３

Description

本発明はイメージセンサー及びその動作方法に関し、より詳細にはより向上された光学的及び電気的特性及び高集積度を有するイメージセンサー及びその動作方法に関する。
イメージセンサーは光学映像を電気信号に変換させる。最近になって、コンピュータ産業と通信産業の発達につれてデジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ等の様々な分野で性能が向上されたイメージセンサーの需要が増大している。
イメージセンサーとしては電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）及びＣＭＯＳイメージセンサーがある。この中で、ＣＭＯＳイメージセンサーは駆動方式が簡単であり、信号処理回路を単一チップに集積することができるので、製品の小型化が可能である。ＣＭＯＳイメージセンサーは電力消費もまた非常に低いので、バッテリー容量が制限的である製品に適用が容易である。また、ＣＭＯＳイメージセンサーはＣＭＯＳプロセス技術に適合して使用することができるので、製造単価を下げることができる。したがって、ＣＭＯＳイメージセンサーは技術開発と共に高解像度が具現可能になるにつれ、その使用が急激に増えている。
米国特許第１０，２２９，９４５号公報
本願発明が解決しようとする課題はより向上された光学的及び電気的特性及び高集積度を有するイメージセンサー及びその動作方法を提供することにある。
本発明が解決しようとする課題は以上で言及した課題に制限されず、言及されないその他の課題が下の記載から当業者に明確に理解されるはずである。
前記解決しようとする課題を達成するために本発明の実施形態によるイメージセンサーの動作方法は、フローティング拡散領域を１次リセットさせる段階と、第１出力区間の間に第１変換利得を有する前記フローティング拡散領域のリセット状態の電位をサンプリングして第１リセット信号を生成する段階と、第２出力区間の間に前記第１変換利得を有する前記フローティング拡散領域の電位をサンプリングして第１ピクセル信号を生成する段階と、前記第１ピクセル信号を生成した後、前記フローティング拡散領域の前記第１変換利得を第２変換利得に調節する段階と、第３出力区間の間に前記第２変換利得を有する前記フローティング拡散領域の電位をサンプリングして第２ピクセル信号を生成する段階と、前記第２ピクセル信号を生成した後、前記フローティング拡散領域を２次リセットさせる段階と、第４出力区間の間に前記第２変換利得を有する前記フローティング拡散領域のリセット状態の電位をサンプリングして第２リセット信号を生成する段階と、を含むことができる。
前記解決しようとする課題を達成するために本発明の実施形態によれば、第１及び第２電荷検出ノードの間に連結された二重変換利得トランジスタ及び第２電荷検出ノードとピクセル電源電圧との間に連結されたリセットトランジスタを含むイメージセンサーの動作方法は、前記第１及び第２電荷検出ノードを第１リセットさせる段階と、前記二重変換利得トランジスタをターンオフさせた後、前記第１電荷検出ノードで第１リセット信号を読み出す段階と、光電変換素子に蓄積された電荷を第１電荷検出ノードに伝送した後、前記第１電荷検出ノードで第１ピクセル信号を読み出す段階と、前記二重変換利得トランジスタをターンオンさせた後、前記第１電荷検出ノードで第２ピクセル信号を読み出す段階と、前記第２ピクセル信号を読み出した後、前記第１及び第２電荷検出ノードを第２リセットさせる段階と、前記第２リセット段階後、前記第１電荷検出ノードで第２リセット信号を読み出す段階と、を含むことができる。
前記解決しようとする課題を達成するために本発明の実施形態によるイメージセンサーは、第１導電型の半導体基板と、前記半導体基板内の、第２導電型の不純物を含む光電変換領域と、前記光電変換領域に蓄積された光電荷が伝達される第１フローティング拡散領域と、前記第１フローティング拡散領域と前記光電変換領域との間に連結される転送トランジスタと、前記第１フローティング拡散領域と第２フローティング拡散領域との間に連結される二重変換利得トランジスタと、前記第２フローティング拡散領域とピクセル電源電圧領域との間に連結されるリセットトランジスタと、を含み、前記リセットトランジスタのチャネル領域は、前記第２フローティング拡散領域から前記ピクセル電源電圧領域に行くほど増加する電位勾配（ｐｏｔｅｎｔｉａｌ ｇｒａｄｉｅｎｔ）を有することができる。
前記解決しようとする課題を達成するために本発明の実施形態によるイメージセンサーは、第１導電型の半導体基板と、前記半導体基板内の、第２導電型の不純物を含む光電変換領域と、前記半導体基板内の、前記光電変換領域と離隔される第１フローティング拡散領域と、前記光電変換領域と前記第１フローティング拡散領域との間の転送ゲート電極と、前記第１フローティング拡散領域と第２フローティング拡散領域との間の二重変換利得ゲート電極と、前記第２フローティング拡散領域とピクセル電源電圧領域との間のリセットゲート電極と、前記リセットゲート電極と前記半導体基板との間の第１ゲート絶縁パターンと、前記二重変換利得ゲート電極と前記半導体基板との間の第２ゲート絶縁パターンと、を含み、前記第１ゲート絶縁パターンはピクセル電源電圧領域と隣接する第１部分及び前記第２フローティング拡散領域と隣接する第２部分を含み、前記第１部分は第１厚さを有し、前記第２部分は前記第１厚さより大きい第２厚さを有し、前記第２ゲート絶縁パターンは前記第２厚さと実質的に同一な第３厚さを有することができる。
前記解決しようとする課題を達成するために本発明の実施形態によるイメージセンサーは、第１導電型の半導体基板と、前記半導体基板内に提供されて第１及び第２ピクセル領域を定義するピクセル分離構造体と、前記第１及び第２ピクセル領域の各々で前記半導体基板内に提供され、第２導電型の不純物を含む光電変換領域と、前記第１及び第２ピクセル領域の各々で前記光電変換領域と離隔されて前記半導体基板内に提供されるフローティング拡散領域と、前記第１及び第２ピクセル領域の各々で前記光電変換領域と前記フローティング拡散領域との間に提供される転送ゲート電極と、前記第１ピクセル領域の前記半導体基板上に配置されるリセットゲート電極と、前記リセットゲート電極の一側で前記第１ピクセル領域の前記半導体基板内に提供される第１ソース領域と、前記リセットゲート電極の他側で前記第１ピクセル領域の前記半導体基板内に提供される第１ドレイン領域と、前記リセットゲート電極と前記半導体基板との間の第１ゲート絶縁パターンと、前記第２ピクセル領域の前記半導体基板上に配置される二重変換利得ゲート電極と、前記二重変換利得ゲート電極の一側で前記第２ピクセル領域の前記半導体基板内に提供される第２ソース領域と、前記二重変換利得ゲート電極の他側で前記第２ピクセル領域の前記半導体基板内に提供される第２ドレイン領域と、前記二重変換利得ゲート電極と前記半導体基板との間の第２ゲート絶縁パターンと、を含み、前記第１ゲート絶縁パターンは第１ソース領域と隣接する第１部分及び第１ドレイン領域と隣接する第２部分を含み、前記第１部分は第１厚さを有し、前記第２部分は前記第１厚さより大きい第２厚さを有することができる。
本発明の実施形態によれば、リセット動作の時に発生するｋＴＣノイズを除去することができるので、イメージ信号を生成する時、第１及び第２変換利得モードが変換される時点で発生する信号対雑音比ディップ（ＳＮＲ Ｄｉｐ）を最小化することができる。また、リセット信号を一時的に格納するメモリ又はキャパシタを省略することができる。したがって、ＩＤＣＧ（ｉｎｔｒａ－ｓｃｅｎｅ ｄｕａｌ ｃｏｎｖｅｒｓｉｏｎ ｇａｉｎ）モードで読出し方式を効率化することができる。
したがって、イメージセンサーの光学的及び電気的特性及び集積度がより向上されることができる。
本発明の実施形態によるイメージ処理装置を示すブロック図である。 本発明の実施形態によるイメージセンサーを示すブロック図である。 本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。 本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。 本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。 本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。 本発明の実施形態によるイメージセンサーの断面図であって、図４のＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの断面図であって、図４のＢ－Ｂ’線に沿って切断した断面を示す。 本発明の様々な実施形態によるイメージセンサーの断面図であって、図４のＡ－Ａ’線に沿って切断した断面を示す。 本発明の様々な実施形態によるイメージセンサーの断面図であって、図４のＡ－Ａ’線に沿って切断した断面を示す。 本発明の様々な実施形態によるイメージセンサーの断面図であって、図４のＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。 本発明の実施形態によるイメージセンサーの断面図であって、図９のＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの断面図であって、図９のＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの動作を説明するためのタイミング図である。 本発明の実施形態によるイメージセンサーの動作の時、単位ピクセルの電位レベルを示す図面である。 本発明の実施形態によるイメージセンサーの動作の時、単位ピクセルの電位レベルを示す図面である。 本発明の実施形態によるイメージセンサーの動作の時、単位ピクセルの電位レベルを示す図面である。 本発明の実施形態によるイメージセンサーの動作の時、単位ピクセルの電位レベルを示す図面である。 本発明の実施形態によるイメージセンサーの動作の時、単位ピクセルの電位レベルを示す図面である。 本発明の実施形態によるイメージセンサーの動作の時、単位ピクセルの電位レベルを示す図面である。 本発明の実施形態によるイメージセンサーの動作方法を示すフロー図である。 本発明の実施形態による半導体装置を含むイメージセンサーの概略的な平面図である。 本発明の実施形態によるイメージセンサーの断面図であって、図１４のＩ－Ｉ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの断面図であって、図１４のＩ－Ｉ’線に沿って切断した断面を示す。
以下、図面を参照して本発明の実施形態によるイメージセンサーに対して詳細に説明する。
図１は本発明の実施形態によるイメージ処理装置を示すブロック図である。
図１を参照すれば、イメージ処理装置１０００はイメージセンサー１１００、イメージ信号処理ユニット１２００（ＩＳＰ（Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ））、表示装置１３００、及び格納装置１４００を含むことができる。
イメージ処理装置１０００はスマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）及びデジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）のように外部映像を獲得する電子装置のうちの１つを含むことができる。
イメージセンサー１１００は外部物体からのイメージを電気的な信号又はデータ信号に変換することができる。イメージセンサー１１００は複数のピクセルを含むことができる。複数のピクセルの各々は外部物体から反射される光を受信し、受信された光を電気的な映像信号又は写真信号に変換することができる。
イメージ信号処理ユニット１２００はイメージセンサー１１００から受信されたフレームデータＦＲ（即ち、映像データ又は写真データ）を信号処理して補正されたイメージデータＩＭＧを出力することができる。例えば、イメージ信号処理ユニット１２００は受信されたフレームデータＦＲに対して色補間（ｃｏｌｏｒ ｉｎｔｅｒｐｏｌａｔｉｏｎ）、カラー補正（ｃｏｌｏｒ ｃｏｒｒｅｃｔｉｏｎ）、ガンマ補正（ｇａｍｍａ ｃｏｒｒｅｃｔｉｏｎ）、カラー空間変換（ｃｏｌｏｒ ｓｐａｃｅ ｃｏｎｖｅｒｓｉｏｎ）、エッジ補正等のような信号処理動作を遂行してイメージデータＩＭＧを生成することができる。
表示装置１３００はイメージ信号処理ユニット１２００からのイメージデータＩＭＧをユーザが確認できるように出力することができる。例えば、表示装置１３００は液晶表示パネル（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｐａｎｅｌ）、有機発光表示パネル（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ ｐａｎｅｌ）、電気泳動表示パネル（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ ｄｉｓｐｌａｙ ｐａｎｅｌ）、エレクトロウェッティング表示パネル（ｅｌｅｃｔｒｏｗｅｔｔｉｎｇ ｄｉｓｐｌａｙ ｐａｎｅｌ）等のような様々な表示パネルのうちの少なくとも１つを含むことができる。表示装置１３００は表示パネルを通じてイメージデータＩＭＧを出力することができる。
格納装置１４００はイメージ信号処理ユニット１２００からのイメージデータＩＭＧを格納するように構成されることができる。格納装置１４００はＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等のような揮発性メモリ素子又はＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等のような不揮発性メモリ素子を含むことができる。
図２は本発明の実施形態によるイメージセンサーを示すブロック図である。
図２を参照すれば、イメージセンサー１１００はピクセルアレイ１０（Ｐｉｘｅｌ ａｒｒａｙ）、行デコーダー２０（ｒｏｗ ｄｅｃｏｄｅｒ）、行ドライバー３０（ｒｏｗ ｄｒｉｖｅｒ）、列デコーダー４０（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）、タイミング発生器５０（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）、相関二重サンプラーＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ）６０、アナログデジタルコンバータ（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）７０、及び入出力バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ）８０を含む。
ピクセルアレイ１０は行及び列に沿って配列された複数の単位ピクセルを含み、単位ピクセルに入射される光を電気信号に変換する。ピクセルアレイ１０は行デコーダー２０から提供された選択信号、リセット信号、及び転送信号のような複数の駆動信号によって駆動されることができる。
行デコーダー２０は単位ピクセルの各行別に駆動信号を提供することができる。また、駆動信号に応答してピクセルアレイ１０で変換された電気信号は相関二重サンプラー６０に提供される。
行ドライバー３０は行デコーダー２０で復号された結果に応じて多数の単位ピクセルを駆動するための多数の駆動信号をピクセルアレイ１０に提供する。単位ピクセルが行列形状に配列された場合には各行別に駆動信号が提供されることができる。
タイミング発生器５０は行及び列デコーダー２０、４０、相関二重サンプラー６０、アナログデジタルコンバータ７０、及び入出力バッファ８０を制御し、これらの動作にクロック信号（Ｃｌｏｃｋ ｓｉｇｎａｌ）、タイミングコントロール信号（Ｔｉｍｉｎｇ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）等のような制御信号（Ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓ）を供給することができる。タイミング発生器５０はロジック制御回路（Ｌｏｇｉｃ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）、位相ロックループ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ；ＰＬＬ）回路、タイミングコントロール回路（Ｔｉｍｉｎｇ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）、及び通信インターフェイス回路（Ｃｏｍｍｕｎｉｃａｔｉｏｎ ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ）等を含むことができる。
相関二重サンプラー（ＣＤＳ）６０はピクセルアレイ１０で生成された電気信号を受信してサンプル・アンド・ホールドする。相関二重サンプラー６０は特定の雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）と電気信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルの差に該当する差レベルを出力する。
アナログデジタルコンバータ（ＡＤＣ）７０は相関二重サンプラー６０から出力された差レベルに該当するアナログ信号をデジタル信号に変換して出力する。
入出力バッファ８０はアナログデジタルコンバータから出力されるデジタル信号をラッチ（ｌａｔｃｈ）し、ラッチしたデジタル信号を、列デコーダー４０での復号結果に応じて順次に映像信号処理部（図示せず）に出力する。
図３Ａ、図３Ｂ、及び図３Ｃは本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。
図３Ａを参照すれば、単位ピクセルＰは第１及び第２光電変換素子ＰＤ１、ＰＤ２、１及び第２転送トランジスタＴＸ１、ＴＸ２、及び４つのピクセルトランジスタを含むことができる。
ここで、ピクセルトランジスタはリセットトランジスタＲＸ（ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）、ソースフォロワートランジスタＳＦ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｔｒａｎｓｉｓｔｏｒ）、選択トランジスタＳＸ（ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）、及び二重変換利得トランジスタＤＣＸ（ｄｕａｌ ｃｏｎｖｅｒｓｉｏｎ ｇａｉｎ ｔｒａｎｓｉｓｔｏｒ）を含むことができる。実施形態では、各単位ピクセルＰが４つのピクセルトランジスタを含むことと開示しているが、本発明はこれに制限されず、各単位ピクセルＰ内のピクセルトランジスタの数は変わることができる。
第１及び第２光電変換素子ＰＤ１、ＰＤ２は入射光に対応する電荷を生成及び蓄積することができる。第１及び第２光電変換素子ＰＤ１、ＰＤ２は、例えば、フォトダイオード（ｐｈｏｔｏ ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ ｇａｔｅ）、ピン留めフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＰＤ）及びこれらの組み合わせであり得る。
第１及び第２転送トランジスタＴＸ１、ＴＸ２は光電変換素子ＰＤに蓄積された電荷を第１電荷検出ノードＦＤ１（即ち、第１フローティング拡散領域）に伝送する。第１及び第２転送信号ＴＧ１、ＴＧ２によって第１及び第２転送トランジスタＴＸ１、ＴＸ２が制御されることができる。
第１及び第２転送トランジスタＴＸ１、ＴＸ２は第１電荷検出ノードＦＤ１（即ち、第１フローティング拡散領域（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ））を共有することができる。
第１転送トランジスタＴＸ１は第１転送ゲート電極ＴＧ１に印加される第１転送信号ＴＧ１に応じて第１光電変換素子ＰＤ１に蓄積された電荷を第１電荷検出ノードＦＤ１（即ち、第１フローティング拡散領域）に転送する。
第２転送トランジスタＴＸ２は第２転送ゲート電極ＴＧ２に印加される第２転送信号ＴＧ２に応じて第２光電変換素子ＰＤ２に蓄積された電荷を第１電荷検出ノードＦＤ１（即ち、第１フローティング拡散領域）に転送する。
第１電荷検出ノードＦＤ１は光電変換素子ＰＤで生成された電荷が伝達されて累積的に格納する。第１電荷検出ノードＦＤ１に蓄積された光電荷の量に応じてソースフォロワートランジスタＳＦが制御されることができる。
リセットトランジスタＲＸはリセットゲート電極ＲＧに印加されるリセット信号に応じて第１電荷検出ノードＦＤ１及び第２電荷検出ノードＦＤ２に蓄積された電荷を周期的にリセットさせることができる。詳細には、リセットトランジスタＲＸのドレイン端子は二重変換利得トランジスタＤＣＸと連結されることができ、ソース端子はピクセル電源電圧ＶＰＩＸに連結される。リセットトランジスタＲＸと二重変換利得トランジスタＤＣＸがターンオンされると、ピクセル電源電圧ＶＰＩＸが第１及び第２電荷検出ノードＦＤ１、ＦＤ２に伝達される。したがって、第１及び第２電荷検出ノードＦＤ１、ＦＤ２に蓄積された電荷が排出されて第１及び第２電荷検出ノードＦＤ１、ＦＤ２がリセットされることができる。
二重変換利得トランジスタＤＣＸは第１電荷検出ノードＦＤ１と第２電荷検出ノードＦＤ２との間に連結されることができる。二重変換利得トランジスタＤＣＸは第２電荷検出ノードＦＤ２を通じてリセットトランジスタＲＸと直列に連結されることができる。即ち、二重変換利得トランジスタＤＣＸは第１電荷検出ノードＦＤ１とリセットトランジスタＲＸとの間に連結されることができる。二重変換利得トランジスタＤＣＸは二重変換利得制御信号に応答して第１電荷検出ノードＦＤ１のキャパシタンスＣＦＤ１を可変させることによって単位ピクセルＰの変換利得を可変させることができる。
具体的に、イメージ撮影の時、低照度及び低照度の光がピクセルアレイに同時に入射されるか、或いは強い光及び弱い光が同時にピクセルアレイに入射されることができる。したがって、各ピクセルは入射される光に応じて変換利得が可変されることができる。即ち、単位ピクセルは、二重変換利得トランジスタＤＣＸがターンオフ（Ｔｕｒｎ－ｏｆｆ）されて第１変換利得を有することができ、二重変換利得トランジスタＤＣＸがターンオン（Ｔｕｒｎ－ｏｎ）されて第１変換利得より大きい第２変換利得を有することができる。即ち、二重変換利得トランジスタＤＣＸの動作に応じて、第１変換利得モード（又は高照度モード）と第２変換利得モード（又は低照度モード）で異なる変換利得が提供されることができる。
二重変換利得トランジスタＤＣＸがターンオフされる時、第１電荷検出ノードＦＤ１のキャパシタンスは第１キャパシタンスＣＦＤ１に該当することができる。二重変換利得トランジスタＤＣＸがターンオンされる時、第１電荷検出ノードＦＤ１が第２電荷検出ノードＦＤ２と連結されて第１及び第２電荷検出ノードＦＤ１、ＦＤ２でキャパシタンスは第１及び第２キャパシタンスＣＦＤ１、ＣＦＤ２の和になることができる。言い換えれば、二重変換利得トランジスタＤＣＸがターンオンされる時、第１又は第２電荷検出ノードＦＤ２のキャパシタンスが増加して変換利得が減少されることができ、二重変換利得トランジスタＤＣＸがターンオフされる時、第１電荷検出ノードＦＤ１のキャパシタンスが減少して変換利得は増加されることができる。
ソースフォロワートランジスタＳＦは、ソースフォロワーゲート電極に入力される第１電荷検出ノードＦＤ１の電荷量に比例してソース－ドレイン電流を発生させるソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）とし得る。ソースフォロワートランジスタＳＦは電荷検出ノードでの電位変化を増幅し、選択トランジスタＳＸを通じて増幅された信号を出力ラインＶｏｕｔに出力する。ソースフォロワートランジスタＳＦのソース端子はピクセル電源電圧ＶＰＩＸに連結され、ソースフォロワートランジスタＳＦのドレイン端子は選択トランジスタＳＸのソース端子と連結されることができる。
選択トランジスタＳＸは行単位に読み出す単位ピクセルＰを選択することができる。選択ゲート電極に印加される選択信号ＳＧによって選択トランジスタＳＸがターンオンされる時、ソースフォロワートランジスタＳＦのドレイン電極に出力される電気信号を出力ラインＶｏｕｔに出力することができる。
図３Ｂを参照すれば、単位ピクセルＰは第１、第２、第３、及び第４光電変換素子ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、第１、第２、第３、及び第４転送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４、及び４つのピクセルトランジスタＲＸ、ＤＣＸ、ＳＦ、ＳＥＬを含むことができる。
第１乃至第４転送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４は電荷検出ノードＦＤを共有することができる。第１乃至第４転送トランジスタＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４の転送ゲート電極は第１乃至第４転送信号ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４によって制御されることができる。
図３Ｃを参照すれば、ピクセルアレイは第１及び第２ピクセルＰ１、Ｐ２を含むことができ、第１及び第２ピクセルＰ１、Ｐ２の各々は光電変換素子ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＸ、二重変換利得トランジスタＤＣＸ、ソースフォロワートランジスタＳＦ、及び選択トランジスタＳＸを含むことができる。
第１及び第２ピクセルＰ１、Ｐ２の各々で、図３Ａを参照して説明したように、二重変換利得トランジスタＤＣＸは第１電荷検出ノードＦＤ１と第２電荷検出ノードＦＤ２との間に連結されることができる。第１及び第２ピクセルＰ１、Ｐ２の第２電荷検出ノードＦＤ２が互いに連結されることができる。
図４は本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。図５Ａ及び図５Ｂは本発明の実施形態によるイメージセンサーの断面図であって、各々図４のＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。
図４、図５Ａ、及び図５Ｂを参照すれば、半導体基板１００は互いに対向する第１面１００ａ（又は前面）及び第２面１００ｂ（又は背面）を有することができる。半導体基板１００は第１導電型（例えば、ｐ型）バルク（ｂｕｌｋ）シリコン基板上に第１導電型エピタキシャル層が形成された基板であり、イメージセンサーの製造プロセス上、バルクシリコン基板が除去されてｐ型エピタキシャル層のみが残留する基板であり得る。これと異なり、半導体基板１００は第１導電型のウェル（ｗｅｌｌ）を含むバルク半導体基板であってもよい。
半導体基板１００内にピクセル領域ＰＲ１～ＰＲ４を定義するピクセル分離構造体ＰＩＳが配置されることができる。
ピクセル分離構造体ＰＩＳは第１方向Ｄ１に沿って互いに並んで延在される第１部分及び第１部分を横切って第２方向Ｄ２に沿って互いに並んで延在される第２部分を含むことができる。ピクセル分離構造体ＰＩＳは、平面視においてピクセル領域ＰＲ１～ＰＲ４の各々を囲むことができる。
ピクセル分離構造体ＰＩＳは第１面１００ａから第２面１００ｂまで延在されることができる。ピクセル分離構造体ＰＩＳは半導体基板１００の第１面１００ａで上部幅を有することができ、その底面で下部幅を有することができる。下部幅は上部幅より小さいか、或いは実質的に同一であることができる。ピクセル分離構造体ＰＩＳの幅は半導体基板１００の第１面１００ａから第２面１００ｂに行くほど、だんだん減少することができる。
ピクセル分離構造体ＰＩＳはライナー絶縁パターン１０３、半導体パターン１０５、及びキャッピング絶縁パターン１０７を含むことができる。半導体パターン１０５は半導体基板１００の一部を垂直に貫通することができ、ライナー絶縁パターン１０３は半導体パターン１０５と半導体基板１００との間に提供されることができる。キャッピング絶縁パターン１０７は半導体パターン１０５上に配置されることができ、素子分離膜ＳＴＩの上面と実質的に同一なレベルに上面を有することができる。ライナー絶縁パターン１０３及びキャッピング絶縁パターン１０７はシリコン酸化膜、シリコン酸化窒化膜、及びシリコン窒化膜のうちの少なくとも１つを含むことができる。半導体パターン１０５はアンドープのポリシリコン膜又は不純物がドープされたポリシリコン膜を含むことができる。半導体パターン１０５はエア（ａｉｒ）ギャップ又はボイド（ｖｏｉｄ）を含んでもよい。
光電変換領域１１０が各々のピクセル領域ＰＲ１～ＰＲ４で半導体基板１００内に提供されることができる。光電変換領域１１０は入射光の強さに比例して光電荷を生成することができる。光電変換領域１１０は半導体基板１００と反対の第２導電型を有する不純物を半導体基板１００内にイオン注入して形成されることができる。第１導電型の半導体基板１００と第２導電型の光電変換領域１１０の接合（ｊｕｎｃｔｉｏｎ）によってフォトダイオードが形成されることができる。
素子分離膜ＳＴＩがピクセル領域ＰＲ１～ＰＲ４の各々で半導体基板１００の第１面１００ａに第１及び第２活性部ＡＣＴ１、ＡＣＴ２を定義することができる。第１及び第２活性部ＡＣＴ１、ＡＣＴ２は第１及び第２ピクセル領域ＰＲ１、ＰＲ２の各々で互いに離隔されて配置され、互いに異なるサイズを有することができる。
各々のピクセル領域ＰＲ１～ＰＲ４で第１活性部ＡＣＴ１の様々な形状の多角形状を有することができる。各々のピクセル領域ＰＲ１～ＰＲ４で第２活性部ＡＣＴ２は一方向に長軸を有し、均一な幅を有するバー（ｂａｒ）形状を有することができる。
各々のピクセル領域ＰＲ１～ＰＲ４で接地不純物領域ＧＲが半導体基板１００内に提供されることができる。接地不純物領域ＧＲは素子分離膜ＳＴＩによって第１及び第２活性部ＡＣＴ１、ＡＣＴ２と離隔されることができる。接地不純物領域ＧＲは半導体基板１００と同一な導電型の不純物をドーピングして形成されることができる。
ピクセル領域ＰＲ１～ＰＲ４の各々の第１活性部ＡＣＴ１上に転送ゲート電極ＴＧが配置されることができる。各転送ゲート電極ＴＧは半導体基板１００内に挿入された下部部分と、下部部分と連結され、半導体基板１００の第１面１００ａ上に突出される上部部分を含むことができる。各転送ゲート電極ＴＧの下部部分は半導体基板１００の一部を垂直に貫通することができる。各転送ゲート電極ＴＧの底面は半導体基板１００の第１面１００ａより低いレベルに位置することができる。各転送ゲート電極ＴＧと半導体基板１００との間には第１ゲート絶縁パターンＧＩＬ１が介在されることができる。
各転送ゲート電極ＴＧの一側で第１活性部ＡＣＴ１内に第１フローティング拡散領域１２０が提供されることができる。第１フローティング拡散領域１２０は半導体基板１００と反対の導電型を有する不純物領域であり得る。
各々のピクセル領域ＰＲ１～ＰＲ４で、第２活性部ＡＣＴ２上にピクセルゲート電極が配置されることができる。ピクセルゲート電極は図３Ａを参照して説明したリセット、二重変換利得、ソースフォロワー、及び選択トランジスタＲＸ、ＳＦ、ＤＣＸ、ＳＥＬのうちの１つであり得る。互いに隣接するピクセル領域ＰＲ１～ＰＲ４のピクセルゲート電極ＲＧ、ＤＣＧ、ＳＦＧ、ＳＧは互いに異なるトランジスタを構成することができる。
一例として、ピクセル領域は第１乃至第４ピクセル領域ＰＲ１～ＰＲ４を含むことができ、第１乃至第４ピクセル領域ＰＲ１～ＰＲ４にリセット、二重変換利得、ソースフォロワー、及び選択トランジスタＲＸ、ＳＦ、ＤＣＸ、ＳＥＬのゲート電極ＲＧ、ＤＣＧ、ＳＦＧ、ＳＧが各々提供されることができる。
一例として、第１ピクセル領域ＰＲ１の第２活性部ＡＣＴ２上にリセットゲート電極ＲＧが配置されることができ、第２ピクセル領域ＰＲ２の第２活性部ＡＣＴ２上に二重変換利得ゲート電極ＤＣＧが配置されることができる。また、第３ピクセル領域ＰＲ３の第２活性部ＡＣＴ２上にソースフォロワーゲート電極ＳＦＧが配置されることができ、第４ピクセル領域ＰＲ４の第２活性部ＡＣＴ２上に選択ゲート電極ＳＧが配置されることができる。実施形態で、ゲート電極ＲＧ、ＤＣＧ、ＳＦＧ、ＳＧの配置はこれに限定されず、多様に変形されることができる。
リセットゲート電極ＲＧの両側で第２活性部ＡＣＴ２内に第１ソース及びドレイン領域ＳＤＲ１ａ、ＳＤＲ１ｂが提供されることができる。二重変換利得ゲート電極ＤＣＧの両側で第２活性部ＡＣＴ２内に第２ソース及びドレイン領域ＳＤＲ２ａ、ＳＤＲ２ｂが提供されることができる。ソースフォロワーゲート電極ＳＦＧの両側で第２活性部ＡＣＴ２内に第３ソース及びドレイン領域ＳＤＲ３ａ、ＳＤＲ３ｂが提供されることができる。選択ゲート電極ＳＧの両側で第２活性部ＡＣＴ２内に第４ソース及びドレイン領域ＳＤＲ４ａ、ＳＤＲ４ｂが提供されることができる。第１乃至第４ソース及びドレイン領域ＳＤＲ１ａ～ＳＤＲ４ａ、ＳＤＲ１ｂ～ＳＤＲ４ｂは半導体基板１００と反対の第２導電型の不純物をドーピングして形成されることができる。第１乃至第４ソース及びドレイン領域ＳＤＲ１ａ～ＳＤＲ４ａ、ＳＤＲ１ｂ～ＳＤＲ４ｂにコンタクトプラグが各々接続されることができる。
リセットゲート電極ＲＧの一側の第１ソース領域ＳＤＲ１ａ（即ち、ピクセル電源電圧領域）にピクセル電源電圧ＶＰＩＸが印加されることができる。リセットゲート電極ＲＧの他側の第１ドレイン領域ＳＤＲ１ｂはコンタクトプラグ及び導電ラインを通じて二重変換利得ゲート電極ＤＣＧの一側の第２ソース領域ＳＤＲ２ａと電気的に連結されることができる。即ち、第１ドレイン領域ＳＤＲ１ｂ及び第２ソース領域ＳＤＲ２ａは第２電荷検出ノードＦＤ２に電気的に共通連結されることができる。
二重変換利得ゲート電極ＤＣＧの一側の第２ドレイン領域ＳＤＲ２ｂはコンタクトプラグ及び導電ラインを通じて第１乃至第４ピクセル領域ＰＲ１～ＰＲ４の第１フローティング拡散領域１２０（即ち、第１電荷検出ノードＦＤ１）に電気的に連結されることができ、ソースフォロワーゲート電極ＳＦＧと電気的に連結されることができる。
ソースフォロワーゲート電極ＳＦＧの一側の第３ソース領域ＳＤＲ３ａにピクセル電源電圧ＶＰＩＸが印加されることができる。ソースフォロワーゲート電極ＳＦＧの一側の他側の第３ドレイン領域ＳＤＲ３ｂは選択ゲート電極ＳＧの一側の第４ソース領域ＳＤＲ４ａと電気的に連結されることができる。選択ゲート電極ＳＧの他側の第４ドレイン領域ＳＤＲ４ｂに出力ライン（図示せず）が連結されることができる。
実施形態によれば、リセットゲート電極ＲＧと半導体基板１００との間に第２ゲート絶縁パターンＧＩＬ２が配置されることができる。リセットゲート電極ＲＧ下に配置される第２ゲート絶縁パターンＧＩＬ２は第１厚さを有する第１部分ＧＩＬａ及び第１厚さより大きい第２厚さを有する第２部分ＧＩＬｂを含むことができる。第２ゲート絶縁パターンＧＩＬ２の第１部分ＧＩＬａはピクセル電源電圧ＶＰＩＸが印加される第１ソース領域ＳＤＲ１ａ（即ち、ピクセル電源電圧領域）と隣接することができ、第２部分ＧＩＬｂは第１ドレイン領域ＳＤＲ１ｂと隣接することができる。
より詳細に、第２ゲート絶縁パターンＧＩＬ２で、第１及び第２部分ＧＩＬａ、ＧＩＬｂの底面は実質的に共面をなすことができ、第１部分ＧＩＬａの上面が第２部分ＧＩＬｂの上面より低いレベルに位置することができる。他の例として、第２ゲート絶縁パターンＧＩＬ２の第２部分ＧＩＬｂ下で半導体基板１００の上面がリセスされてもよい。このような場合、第１及び第２部分の上面は実質的に共面をなすことができ、第１部分ＧＩＬａの底面が第２部分ＧＩＬｂの底面より高いレベルに位置することができる。
実施形態によれば、第２ゲート絶縁パターンＧＩＬ２の第１部分ＧＩＬａ下のチャネル領域の電位は第２部分ＧＩＬｂ下のチャネル領域の電位より高いことができる。即ち、リセットゲート電極ＲＧ下のチャネル領域で電位勾配（ｐｏｔｅｎｔｉａｌ ｇｒａｄｉｅｎｔ）が形成されることができる。言い換えれば、リセットゲート電極ＲＧ下のチャネル領域で電位が、ピクセル電源電圧ＶＰＩＸが印加される第１ソース領域ＳＤＲ１ａに隣接するほど、増加することができる。
二重変換利得ゲート電極ＤＣＧと半導体基板１００との間に第３ゲート絶縁パターンＧＩＬ３が配置されることができる。第３ゲート絶縁パターンＧＩＬ３は第２ゲート絶縁パターンＧＩＬ２の第２部分ＧＩＬｂの厚さと実質的に同一な厚さを有することができる。
ソースフォロワーゲート電極ＳＦＧと半導体基板１００との間に第４ゲート絶縁パターンＧＩＬ４が配置されることができる。選択ゲート電極ＳＧと半導体基板１００との間に第５ゲート絶縁パターン（図示せず）が配置されることができる。第４及び第５ゲート絶縁パターンの各々は第２ゲート絶縁パターンＧＩＬ２の第２部分ＧＩＬｂの厚さと実質的に同一な厚さを有することができる。
実施形態で、第１乃至第５ゲート絶縁パターンはシリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜より高い誘電率を有する高誘電（ｈｉｇｈ－ｋ）膜、又はこれらの組み合わせで成されることができる。前記高誘電膜は金属酸化物又は金属酸化窒化物で成されることができる。例えば、第１乃至第５ゲート絶縁パターンとして使用可能な高誘電膜はＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＴａＯ、ＨｆＴｉＯ、ＨｆＺｒＯ、ＺｒＯ２、Ａｌ２Ｏ３、又はこれらの組み合わせで成されることができるが、これに限定されることではない。
さらに、図面に図示しないが、半導体基板１００の第１面１００ａ上にトランジスタを覆う層間絶縁膜が積層されることができ、層間絶縁膜内にコンタクトプラグ及び導電ラインが配置されることができる。
半導体基板１００の第２面１００ｂ上に平坦絶縁膜３１０、格子構造体３２０、保護膜３３０、カラーフィルター３４０、マイクロレンズ３５０、及びパッシベーション膜３６０が配置されることができる。
詳細には、平坦絶縁膜３１０は半導体基板１００の第２面１００ｂを覆うことができる。平坦絶縁膜３１０は透明な絶縁物質でなされることができ、複数の層を含むことができる。平坦絶縁膜３１０は半導体基板１００とは異なる屈折率を有する絶縁物質で成されることができる。平坦絶縁膜３１０は金属酸化物及び／又はシリコン酸化物を含むことができる。
格子構造体３２０が平坦絶縁膜３１０上に配置されることができる。格子構造体３２０はピクセル分離構造体ＰＩＳと類似に、平面視において格子形状を有することができる。格子構造体３２０は、平面視においてピクセル分離構造体ＰＩＳと重ねられることができる。即ち、格子構造体３２０は第１方向Ｄ１に延在される第１部分及び第１部分を横切って第２方向Ｄ２に延在される第２部分を含むことができる。格子構造体３２０の幅はピクセル分離構造体ＰＩＳの最小幅と実質的に同一であるか、或いは小さいことができる。
格子構造体３２０は導電パターン及び／又は低屈折パターンを含むことができる。遮光パターンは、例えばチタニウム、タンタル、又はタングステンのような金属物質を含むことができる。低屈折パターンは遮光パターンより低い屈折率を有する物質で成されることができる。低屈折パターンは有機物質でなされることができ、約１．１乃至１．３の屈折率を有することができる。例えば、格子構造体はシリカナノパーティクルが含まれたポリマー層であり得る。
保護膜３３０が平坦絶縁膜３１０上で格子構造体３２０の表面を実質的に均一な厚さに覆うことができる。保護膜３３０は、例えばアルミニウム酸化膜とシリコン炭化酸化膜のうちの少なくとも１つの単一膜又は多重膜を含むことができる。
カラーフィルター３４０が第１及び第２ピクセル領域ＰＲ１、ＰＲ２の各々に対応されて形成されることができる。カラーフィルター３４０は格子構造体３２０によって定義される空間を満たすことができる。カラーフィルター３４０は単位ピクセルに応じて赤色、緑色、又は青色のカラーフィルターを含むか、マゼンタ、シアン、又はイエローのカラーフィルターを含むことができる。
マイクロレンズ３５０がカラーフィルター３４０上に配置されることができる。マイクロレンズ３５０は膨らんでいる形状を有し、所定の曲率半径を有することができる。マイクロレンズ３５０は光透過性樹脂で形成されることができる。
パッシベーション膜３６０がマイクロレンズ３５０の表面をコンフォーマルに覆うことができる。パッシベーション膜３６０は、例えば無機酸化物で形成されることができる。
図６、図７、及び図８は本発明の様々な実施形態によるイメージセンサーの断面図であって、図４のＡ－Ａ’線に沿って切断した断面を示す。説明の簡易化のために、先に図４、図５Ａ、及び図５Ｂを参照して説明されたイメージセンサーと同一な技術的特徴に対する説明は省略されることができる。
図６に図示された実施形態によれば、第１及び第２チャネル不純物領域ＣＨａ、ＣＨｂがリセットゲート電極ＲＧ下の半導体基板１００内に提供されることができる。第１及び第２チャネル不純物領域ＣＨａ、ＣＨｂは第１ソース領域ＳＤＲ１ａと第１ドレイン領域ＳＤＲ１ｂとの間に配置されることができる。第１チャネル不純物領域ＣＨａは第１ソース領域ＳＤＲ１ａと隣接することができ、第２チャネル不純物領域ＣＨｂは第１ドレイン領域ＳＤＲ１ｂと隣接することができる。
第１チャネル不純物領域ＣＨａは半導体基板１００と反対の第２導電型を有する不純物をドーピングして形成されることができる。第１チャネル不純物領域ＣＨａで不純物の濃度は第１ソース領域ＳＤＲ１ａに隣接するほど、増加することができる。これと異なり、第１チャネル不純物領域ＣＨａで不純物の濃度は実質的に均一であってもよい。
第２チャネル不純物領域ＣＨｂは不純物がアンドープの（ｕｎｄｏｐｅｄ）領域であり得る。これと異なり、第２チャネル不純物領域ＣＨｂは半導体基板１００と同一な第１導電型を有する不純物をドーピングして形成されることができる。その他の例として、第２チャネル不純物領域ＣＨｂは半導体基板１００と反対の第２導電型を有する不純物を含むことができ、不純物の濃度が第１チャネル不純物領域ＣＨａでより低いことができる。
このように、リセットゲート電極ＲＧ下に非対称的な第１及び第２チャネル不純物領域ＣＨａ、ＣＨｂを形成することによってリセットゲート電極ＲＧ下のチャネル領域で電位勾配（ｐｏｔｅｎｔｉａｌ ｇｒａｄｉｅｎｔ）が形成されることができる。言い換えれば、リセットゲート電極ＲＧ下のチャネル領域での電位は、ピクセル電源電圧が印加される第１ソース領域ＳＤＲ１ａに隣接するほど、増加することができる。
リセットゲート電極ＲＧ下の第２ゲート絶縁パターンＧＩＬ２は実質的に均一な厚さを有することができ、第２ゲート絶縁パターンＧＩＬ２の厚さは第３ゲート絶縁パターンＧＩＬ３の厚さと実質的に同一であることができる。
二重変換利得ゲート電極ＤＣＧ下の半導体基板１００内に第３チャネル不純物領域ＣＨｃが提供されることができる。第３チャネル不純物領域ＣＨｃは半導体基板１００と反対の第２導電型を有する不純物をドーピングして形成されることができる。一例として、第３チャネル不純物領域ＣＨｃでの不純物濃度は第１チャネル不純物領域ＣＨａでの不純物濃度と実質的に同一であることができる。
図７に図示された実施形態によれば、二重変換利得ゲート電極ＤＣＧ下の第３ゲート絶縁パターンＧＩＬ３は、第２ゲート絶縁パターンＧＩＬ２のように、第１及び第２部分ＧＩＬａ、ＧＩＬｂを含むことができる。即ち、第３ゲート絶縁パターンＧＩＬ３の第１部分ＧＩＬａは第１厚さを有することができ、第２部分ＧＩＬｂは第１厚さより大きい第２厚さを有することができる。
第３ゲート絶縁パターンＧＩＬ３の第１部分ＧＩＬａは第２ソース領域ＳＤＲ２ａと隣接することができ、第３ゲート絶縁パターンＧＩＬ３の第２部分ＧＩＬｂは第２ドレイン領域ＳＤＲ２ｂと隣接することができる。したがって、二重変換ゲート電極下のチャネル領域での電位は、第２ドレイン領域ＳＤＲ２ｂから第２ソース領域ＳＤＲ２ａに行くほど、増加することができる。
図８に図示された実施形態によれば、リセットゲート電極ＲＧ下で半導体基板１００内に第１及び第２チャネル不純物領域ＣＨａ、ＣＨｂが提供されることができ、二重変換利得ゲート電極ＤＣＧ下で半導体基板１００内に第３及び第４チャネル不純物領域ＣＨｃ、ＣＨｄが提供されることができる。
第１チャネル不純物領域ＣＨａは第１ソース領域ＳＤＲ１ａと隣接することができ、第２チャネル不純物領域ＣＨｂは第１ドレイン領域ＳＤＲ１ｂと隣接することができる。第３チャネル不純物領域ＣＨｃは第２ソース領域ＳＤＲ２ａと隣接することができ、第４チャネル不純物領域ＣＨｄは第２ドレイン領域ＳＤＲ２ｂと隣接することができる。
第１及び第３チャネル不純物領域ＣＨａ、ＣＨｃは半導体基板１００と反対の第２導電型を有する不純物を含むことができる。第１チャネル不純物領域ＣＨａでの不純物の濃度は、第１ソース領域ＳＤＲ１ａに隣接するほど、増加することができ、第３チャネル不純物領域ＣＨｃでの不純物の濃度は、第２ソース領域ＳＤＲ２ａに隣接するほど、増加することができる。
第２及び第４チャネル不純物領域ＣＨｂ、ＣＨｄは不純物がアンドープの（ｕｎｄｏｐｅｄ）領域であり得る。これと異なり、第２及び第４チャネル不純物領域ＣＨｂ、ＣＨｄは半導体基板１００と同一な第１導電型を有する不純物をドーピングして形成されることができる。その他の例として、第２及び第４チャネル不純物領域ＣＨｂ、ＣＨｄは半導体基板１００と反対の第２導電型を有する不純物を含むことができ、不純物の濃度が第１及び第３チャネル不純物領域ＣＨａ、ＣＨｃでより低いことができる。
図９は本発明の実施形態によるイメージセンサーの単位ピクセルを示す平面図である。図１０Ａ及び図１０Ｂは本発明の実施形態によるイメージセンサーの断面図であって、図９のＡ－Ａ’線に沿って切断した断面を示す。説明の簡易化のために、先に図４、図５Ａ、及び図５Ｂを参照して説明されたイメージセンサーと同一な技術的特徴に対する説明は省略されることができる。
図９、図１０Ａ、及び図１０Ｂを参照すれば、素子分離膜ＳＴＩはピクセル領域ＰＲ１～ＰＲ４の各々で第１及び第２活性部ＡＣＴ２を定義することができる。各々のピクセル領域ＰＲ１～ＰＲ４で第２活性部ＡＣＴ２上に単位ピクセルを構成する複数のピクセルトランジスタのうちの２つのピクセルトランジスタが提供されることができる。
一例として、第１及び第２ピクセル領域ＰＲ１、ＰＲ２の各々の第２活性部ＡＣＴ２上にリセットゲート電極ＲＧ及び二重変換利得ゲート電極ＤＣＧが配置されることができる。即ち、１つの第２活性部ＡＣＴ２上にリセットゲート電極ＲＧと二重変換利得ゲート電極ＤＣＧが配置されることができる。第３及び第４ピクセル領域ＰＲ３、ＰＲ４の各々の第２活性部ＡＣＴ２上にソースフォロワーゲート電極ＳＦＧ及び選択ゲート電極ＳＧが配置されることができる。
この例では、各第２活性部ＡＣＴ２上に２つのピクセルトランジスタが提供されることと説明したが、本発明はこれに制限されず、ピクセルトランジスタの配置は多様に変形されることができる。
実施形態によれば、リセットゲート電極ＲＧと二重変換利得ゲート電極ＤＣＧとの間の第２活性部ＡＣＴ２内に共通不純物領域ＣＳＤＲが提供されることができる。リセットゲート電極ＲＧの一側の第２活性部ＡＣＴ２内に第１ソース及びドレイン領域ＳＤＲ１が提供されることができ、二重変換利得ゲート電極ＤＣＧの他側の第２活性部ＡＣＴ２内に第２ソース及びドレイン領域ＳＤＲ２が提供されることができる。第１ソース及びドレイン領域ＳＤＲ１、共通不純物領域ＣＳＤＲ、及び第２ソース及びドレイン領域ＳＤＲ２は半導体基板１００と反対の導電型を有する不純物をイオン注入して形成されることができる。
さらに、図１０Ａを参照すれば、先に図５Ａを参照して説明したように、リセットゲート電極ＲＧ下の第２ゲート絶縁パターンＧＩＬ２は厚さが互いに異なる第１部分ＧＩＬａ及び第２部分ＧＩＬｂを含むことができる。
図１０Ｂを参照すれば、リセットゲート電極ＲＧ下の半導体基板１００は第１及び第２チャネル不純物領域ＣＨａ、ＣＨｂを含むことができ、二重変換利得ゲート電極ＤＣＧ下の半導体基板１００は第３チャネル不純物領域ＣＨｃを含むことができる。第１、第２、及び第３チャネル不純物領域ＣＨａ、ＣＨｂ、ＣＨｃは図６を参照して説明した実施形態と実質的に同一な特徴を含むことができる。
図１１は本発明の実施形態によるイメージセンサーの動作を説明するためのタイミング図である。図１２Ａ乃至図１２Ｆは本発明の実施形態によるイメージセンサーの動作の時、単位ピクセルの電位レベルを示す図面である。
図１１は１つの単位ピクセルでピクセル信号を獲得するのに必要である水平周期１Ｈの間の動作を示す。水平周期はイメージセンサーのコントローラが選択ラインのうちの１つを選択し、カラムライン（出力ライン）のうちの１つからピクセル信号を獲得するのに必要である時間であり得る。
実施形態によれば、選択された単位ピクセルで同一光集積時間（Ｅｆｆｅｃｔｉｖｅ Ｉｎｔｅｇｒａｔｉｏｎ Ｔｉｍｅ：以下、ＥＩＴ）の間に複数のピクセル信号Ｓ１、Ｓ２が出力されることができる。
図３Ａ、図１１、及び図１２Ａを参照すれば、第１及び第２電荷検出ノードＦＤ１、ＦＤ２、又は第１及び第２フローティング拡散領域をリセットするために、ｔ０時点からｔ１時点まではリセット信号ＲＧ及び二重変換利得制御信号ＤＣＧがハイレベルに維持される。したがって、リセットトランジスタＲＸ及び二重変換利得トランジスタＤＣＸがターンオンされ、第１及び第２電荷検出ノードＦＤ１、ＦＤ２に蓄積された電荷が放電されることができる。即ち、第１及び第２電荷検出ノードＦＤ１、ＦＤ２がリセットされることができる。
ｔ１時点で、リセット信号ＲＧがローレベルに遷移する。リセット信号ＲＧのローレベルへの遷移に応じて、リセットトランジスタＲＸがターンオフされる。そうすると、第１及び第２電荷検出ノードＦＤ１、ＦＤ２は電荷蓄積が可能な状態になる。
図１２Ａを参照すれば、リセットトランジスタＲＸがターンオフされた直後、リセットトランジスタＲＸのチャネル領域での電位勾配によって、リセットトランジスタＲＸのチャネル領域に存在する電荷はピクセル電源電圧ＶＤＤ端子に排出されることができる。したがって、第１変換利得モードで第１及び第２電荷検出ノードＦＤ１、ＦＤ２のリセットノイズ変化を減らすことができる。
リセット信号ＲＧがローレベルに遷移されることと同時に選択信号ＳＧがハイレベルに遷移される。そうすると、選択トランジスタＳＥＬがターンオンされる。選択トランジスタＳＥＬがターンオンされると、ピクセル信号の出力が可能である。
第１及び第２電荷検出ノードＦＤ１、ＦＤ２をリセットさせる間に、光電変換素子ＰＤに電荷が蓄積されることができる。
第１及び第２電荷検出ノードＦＤ１、ＦＤ２がリセットされた後、ｔ２時点に二重変換利得制御信号ＤＣＧがローレベルに遷移される。したがって、二重変換利得トランジスタＤＣＸがターンオフされることができる。二重変換利得トランジスタＤＣＸがターンオフされることによって単位ピクセルは第１変換利得を有する第１変換利得モード（又は高照度モード）で動作することができる。
ｔ３時点に転送信号ＴＧがハイレベルに遷移されることができ、転送トランジスタＴＸがターンオンされる間に光電変換素子ＰＤに集積された光電荷が第１電荷検出ノードＦＤ１に伝達されることができる。この時、電荷格納容量は第１電荷検出ノードＦＤ１のキャパシタンスに該当することができる。
図１１及び図１２Ｂを参照すれば、第１出力区間（即ち、ｔ２時点からｔ３時点）の間に第１電荷検出ノードＦＤ１での電位（即ち、第１リセット電圧Ｖｒｓｔ１）に比例する第１リセット信号Ｒ１が出力されることができる。
図１１及び図１２Ｃを参照すれば、第１リセット信号Ｒ１を読み出した後、転送トランジスタＴＸがターンオンされて第１変換利得モードで光電変換素子ＰＤに蓄積された電荷が第１電荷検出ノードに伝送されることができる。
第２出力区間（即ち、ｔ３からｔ４時点）の間に、言い換えれば、転送トランジスタＴＸがターンオフされ、二重変換利得制御信号ＤＣＧがハイレベルに遷移されるｔ４時点まで第１変換利得モードで蓄積された光電荷量（即ち、第１ピクセル電圧Ｖｐ１）に比例する第１ピクセル信号Ｓ１が出力されることができる。
図１２Ｄを参照すれば、ｔ４時点に二重変換利得制御信号ＤＣＧがハイレベルに遷移されて二重変換利得トランジスタＤＣＸがターンオンされると、単位ピクセルは第１変換利得より大きい第２変換利得を有する第２変換利得モード（又は低照度モード）で動作する。二重変換利得トランジスタＤＣＸがターンオンされることによって、第１電荷検出ノードＦＤ１の静電容量が第１及び第２電荷検出ノードＦＤ１、ＦＤ２の静電容量の和に増加されることができる。
二重変換利得トランジスタＤＣＸをターンオンさせた後、ｔ５時点に転送信号ＴＧがハイレベルに遷移されることができ、転送トランジスタＴＸがターンオンされてｔ３時点からｔ５時点の間に光電変換素子ＰＤに集積された光電荷が第１電荷検出ノードＦＤ１に２次伝達されることができる。
続いて、図１１及び図１２Ｅを参照すれば、第３出力区間（即ち、ｔ５からｔ６時点）の間に、言い換えれば、転送トランジスタＴＸがターンオフされ、リセット信号ＲＧがハイレベルに遷移されるｔ６時点まで第２変換利得モードで蓄積された光電荷量（即ち、第２ピクセル電圧Ｖｐ２）に比例する第２ピクセル信号Ｓ２が出力されることができる。
その後、ｔ６時点にリセットトランジスタＲＸがターンオンされて第１及び第２電荷検出ノードＦＤ１、ＦＤ２が再びリセットされることができる。ｔ７時点で、選択信号ＳＧがローレベルに遷移すると、選択トランジスタＳＥＬがターンオフされる。そうすると、単位ピクセルでセンシング信号の出力は遮断される。
図１１及び図１２Ｆを参照すれば、第４出力区間（即ち、ｔ６時点とｔ７時点）の間に、第１及び第２電荷検出ノードＦＤ１、ＦＤ２が２次リセットされた直後に第１電荷検出ノードＦＤ１での電位（即ち、第２ピクセル電圧Ｖｒｓｔ２）に比例する第２リセット信号Ｒ２が出力されることができる。２次リセット後に、第１及び第２電荷検出ノードＦＤ１、ＦＤ２で電荷はリセットトランジスタＲＸのチャネル領域での電位勾配によって最小化されることができる。言い換えれば、２次リセットの後に、第１及び第２電荷検出ノードＦＤ１、ＦＤ２内の電荷量は１次リセットの後の第１及び第２電荷検出ノードＦＤ１、ＦＤ２内の電荷量に比べて小さいことができる。即ち、単位ピクセルでｋＴＣノイズを最小化又は除去することができるので、第２変換利得モードでの第２リセット信号Ｒ２を第２ピクセル信号Ｓ２を読み出した後に読み出すことができる。したがって、第２リセット信号Ｒ２を格納するための別のメモリ要素（例えば、キャパシタ又はメモリ装置）が省略されることができる。
図１３は本発明の実施形態によるイメージセンサーの動作方法を示すフロー図である。本発明の実施形態によれば、単位ピクセルで第１電荷検出ノードを通じて第１及び第２変換利得モードでのサンプリング信号を得ることができる。
図１３を参照すれば、先ず、単位ピクセルの二重変換利得トランジスタ及びリセットトランジスタをターンオンさせて第１及び第２電荷検出ノードをリセットさせる第１リセット段階が遂行されることができる（Ｓ１０）。即ち、第１及び第２電荷検出ノードに残留する電荷がピクセル電源電圧端子に排出されることができる。
続いて、二重変換利得トランジスタをターンオフさせた後、第１電荷検出ノードに残留する電荷量に比例する第１リセット信号Ｒ１が読み出されることができる（Ｓ２０）。単位ピクセルは二重変換利得トランジスタをターンオフさせて第１変換利得モードに動作することができ、第１変換利得モードで、第１電荷検出ノードＦＤ１の静電容量は第１キャパシタンスＣＦＤ１で決定されることができる。即ち、第１変換利得モードで単位ピクセルの変換利得は第１キャパシタンスＣＦＤ１に対応する第１値で決定されることができる。
第１リセット信号Ｒ１を読み出した後、転送トランジスタＴＸがターンオンされて第１変換利得モードで光電変換領域に蓄積された電荷が第１電荷検出ノードに伝送されることができる。したがって、第１変換利得モードで光電変換領域に蓄積された電荷量に比例する第１ピクセル信号Ｓ１が読み出されることができる（Ｓ３０）。
第１ピクセル信号Ｓ１を読み出した後、第１変換利得モードでの第１サンプリングが相関二重サンプラーＣＤＳで遂行されることができる。即ち、第１リセット信号Ｒ１と第１ピクセル信号Ｓ１の差に対応する第１サンプリング信号が生成されることができる（Ｓ４０）。
続いて、二重変換利得トランジスタがターンオンされて単位ピクセルは第２変換利得モードで動作することができる。第２変換利得モードで第１電荷検出ノードの静電容量は第１及び第２電荷検出ノードの第１及び第２キャパシタンスの和（ＣＦＤ１＋ＣＦＤ２）で決定されることができる。したがって、単位ピクセルの変換利得は第１値より小さい第２値を有することができる。
第２変換利得モードで転送トランジスタＴＸが再びターンオンされ、第２変換利得モードで光電変換領域に蓄積された電荷が第１及び第２電荷検出ノードに伝送されることができる。したがって、第１電荷検出ノードで第２ピクセル信号Ｓ２が読み出されることができる（Ｓ５０）。
第２ピクセル信号Ｓ２を読み出した後、単位ピクセルの第１及び第２電荷検出ノードがリセットさせる第２リセット段階が遂行されることができる（Ｓ６０）。即ち、第１及び第２電荷検出ノードに蓄積された電荷がピクセル電源電圧端子に排出されることができる。
続いて、リセットトランジスタがターンオフされ、二重変換利得トランジスタがターンオンされた状態で、第１及び第２電荷検出ノードに残留する電荷量に比例する第２リセット信号Ｒ２が読み出されることができる（Ｓ７０）。
第２リセット信号Ｒ２を読み出した後、第２変換利得モードでの第２サンプリングが相関二重サンプラーＣＤＳで遂行されることができる。即ち、第２リセット信号Ｒ２と第２ピクセル信号Ｓ２の差に対応する第２サンプリング信号が生成されることができる（Ｓ８０）。
このように本発明の実施形態によれば、リセットトランジスタのチャネル領域で電位勾配を提供することによって、リセット動作の直後にフローティング拡散領域に残留する電子によるリセットノイズを減らすことができる。したがって、第１変換利得から第２変換利得に変換される時点に信号対雑音比（Ｓｉｇｎａｌ－ｔｏ－Ｎｏｉｓｅ Ｒａｔｉｏ；ＳＮＲ）が不連続になるＳＮＲディップ（ｄｉｐ）現象を減らすことができる。
ＳＮＲディップ現象が最小化されることができるので、第２変換利得モードのピクセル信号Ｓ２を先に読み出した後、第２変換利得モードのリセット信号Ｒ２を読み出すことができる。
第２ピクセル信号Ｓ２を読み出した直後、第２リセット信号Ｒ２を読み出して第２サンプリング信号を生成することができる。即ち、第１及び第２リセット信号Ｒ１、Ｒ２を連続して読み出す場合、第２リセット信号Ｒ２を一時的に格納するために要求される別のメモリ装置又はキャパシタが省略されることができる。したがって、イメージセンサーの集積度が向上されることができる。
図１４は本発明の実施形態による半導体装置を含むイメージセンサーの概略的な平面図である。図１５及び図１６は本発明の実施形態によるイメージセンサーの断面図であって、図１４のＩ－Ｉ’線に沿って切断した断面を示す。
図１４及び図１５を参照すれば、イメージセンサーはセンサーチップ１及びロジックチップ２を含むことができる。センサーチップ１はピクセルアレイ領域Ｒ１及びパッド領域Ｒ２を含むことができる。
ピクセルアレイ領域Ｒ１は互いに交差する第１方向Ｄ１及び第２方向Ｄ２に沿って２次元に配列された複数の単位ピクセルＰを含むことができる。単位ピクセルＰの各々は光電変換素子及び読出し素子を含むことができる。ピクセルアレイ領域Ｒ１の単位ピクセルＰの各々で入射光（ｉｎｃｉｄｅｎｔ ｌｉｇｈｔ）によって発生された電気信号が出力されることができる。
ピクセルアレイ領域Ｒ１は受光領域ＡＲ及び遮光領域ＯＢを含むことができる。遮光領域ＯＢは、平面視において受光領域ＡＲを囲むことができる。言い換えれば、遮光領域ＯＢが、平面視において受光領域ＡＲの上下及び左右に配置されることができる。遮光領域ＯＢには光が入射されない基準ピクセルが提供され、基準ピクセルで発生する基準電荷量を基準に受光領域ＡＲの単位ピクセルでセンシングされる電荷量を比較することによって、単位ピクセルで感知される電気信号サイズを算出することができる。
パッド領域Ｒ２に制御信号及び光電信号等を入出力するのに利用される複数の導電パッドＣＰが配置されることができる。パッド領域Ｒ２は外部素子との電気的接続が容易になるように、平面視においてピクセルアレイ領域Ｒ１を囲むことができる。導電パッドＣＰは単位ピクセルＰで発生した電気信号を外部装置に入出力することができる。
センサーチップ１は、垂直方向に、読出し回路層Ｌ２と光透過層Ｌ３との間の光電変換層Ｌ１を含むことができる。センサーチップ１の光電変換層Ｌ１は、先に説明したように、半導体基板１００、ピクセル領域を定義するピクセル分離構造体ＰＩＳ、及びピクセル領域内に提供された光電変換領域１１０を含むことができる。
受光領域ＡＲでセンサーチップ１は先に説明されたイメージセンサーと同一な技術的特徴を含むことができる。
ピクセル分離構造体ＰＩＳは遮光領域ＯＢの半導体基板１００内に配置されることができる。ピクセル分離構造体ＰＩＳのうち一部分は遮光領域ＯＢでコンタクトプラグと電気的に連結されることができる。
平坦絶縁膜３１０が受光領域ＡＲから遮光領域ＯＢ及びパッド領域Ｒ２まで延在されることができる。
遮光領域ＯＢで、遮光パターンＯＢＰが平坦絶縁膜３１０上に配置されることができる。遮光パターンＯＢＰは遮光領域ＯＢに提供された光電変換領域１１０に光が入射されることを遮断することができる。遮光領域ＯＢの基準ピクセル領域で光電変換領域１１０は光電信号を出力せず、ノイズ信号を出力することができる。該ノイズ信号は熱発生又は暗電流等によって生成される電子によって発生することができる。遮光パターンＯＢＰは、例えばタングステン、銅、アルミニウム、又はこれらの合金のような金属を含むことができる。
フィルタリング膜３４５が遮光パターンＯＢＰ上に提供されることができる。フィルタリング膜３４５はカラーフィルター３４０と異なる波長の光を遮断することができる。例えば、フィルタリング膜３４５は赤外線を遮断することができる。フィルタリング膜３４５はブルーカラーフィルターを含むことができるが、これに制約されない。
遮光領域ＯＢで、第１貫通導電パターン５１１が半導体基板１００を貫通して読出し回路層Ｌ２の金属配線２２１及びロジックチップ２の配線構造体１１１１と電気的に連結されることができる。第１貫通導電パターン５１１は互いに異なるレベルに位置する第１底面及び第２底面を有することができる。第１埋め込みパターン５２１が第１貫通導電パターン５１１の内部に提供されることができる。第１埋め込みパターン５２１は低屈折物質を含み、絶縁特性を有することができる。
パッド領域Ｒ２で、半導体基板１００の第２面１００ｂに導電パッドＰＡＤが提供されることができる。導電パッドＰＡＤは半導体基板１００の第２面１００ｂ内に埋め込まれることができる。一例として、導電パッドＰＡＤはパッド領域Ｒ２で半導体基板１００の第２面１００ｂに形成されたパッドトレンチ内に提供されることができる。導電パッドＰＡＤは、アルミニウム、銅、タングステン、チタニウム、タンタル、又はこれらの合金のような金属を含むことができる。イメージセンサーの実装工程で、ボンディングワイヤが導電パッドＰＡＤにボンディングされることができる。導電パッドＰＡＤはボンディングワイヤを通じて外部装置と電気的に連結されることができる。
パッド領域Ｒ２で、第２貫通導電パターン５１３が半導体基板１００を貫通してロジックチップ２の配線構造体１１１１と電気的に連結されることができる。第２貫通導電パターン５１３は半導体基板１００の第２面１００ｂ上まで延在されて導電パッドＰＡＤと電気的に連結されることができる。第２貫通導電パターン５１３の一部分が導電パッドＰＡＤの底面及び側壁を覆うことができる。第２埋め込みパターン５２３が第２貫通導電パターン５１３の内部に提供されることができる。第２埋め込みパターン５２３は低屈折物質を含み、絶縁特性を有することができる。パッド領域Ｒ２で、ピクセル分離構造体ＰＩＳが第２貫通導電パターン５１３周囲に提供されることができる。
ロジックチップ２はロジック半導体基板２００、ロジック回路ＴＲ、ロジック回路と連結される配線構造体１１１１、及びロジック層間絶縁膜１１００を含むことができる。ロジック層間絶縁膜１１００の中で最上層膜はセンサーチップ１の読出し回路層Ｌ２と接合されることができる。ロジックチップ２は第１貫通導電パターン５１１及び第２貫通導電パターン５１３を通じてセンサーチップ１と電気的に連結されることができる。
この例では、センサーチップ１とロジックチップ２は第１及び第２貫通導電パターン５１１、５１３を通じて互いに電気的に連結されることと説明したが、本発明はこれに制限されない。
図１６に図示された実施形態によれば、図１５に図示された第１及び第２貫通導電パターンは省略されることができ、センサーチップ１とロジックチップ２の最上部メタル層に提供されるボンディングパッドＢＰ１、ＢＰ２を互いに直接接合させることによって、センサーチップ１とロジックチップ２が電気的に連結されてもよい。
詳細に、イメージセンサーのセンサーチップ１は読出し回路層Ｌ２の最上部メタル層に提供された第１ボンディングパッドＢＰ１を含むことができ、ロジックチップ２は配線構造体１１１１の最上層メタル層に提供された第２ボンディングパッドＢＰ２を含むことができる。第１及び第２ボンディングパッドＢＰ１、ＢＰ２は、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、及びチタニウム窒化物（ＴｉＮ）のうちの少なくとも１つを含むことができる。
センサーチップ１の第１ボンディングパッドＢＰ１とロジックチップ２の第２ボンディングパッドＢＰ２はハイブリッドボンディング（ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ）方式に互いに直接電気的に連結されることができる。ハイブリッドボンディングとは同種物質を含む２つの構成物がそれらの界面で融合するボンディングを意味する。例えば、第１及び第２ボンディングパッドＢＰ１、ＢＰ２が銅（Ｃｕ）で成された場合、銅（Ｃｕ）－銅（Ｃｕ）ボンディングによって物理的及び電気的に連結されることができる。また、センサーチップ１の絶縁膜表面とロジックチップ２の絶縁膜表面が誘電体－誘電体ボンディングによって接合されることができる。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも他の具体的な形態に実施されることができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことと理解しなければならない。
１００ 半導体基板
１０３ ライナー絶縁パターン
１０５ 半導体パターン
１０７ キャッピング絶縁パターン
１１０ 光電変換領域
１２０ 第１フローティング拡散領域
３１０ 平坦絶縁膜
３２０ 格子構造体
３３０ 保護膜
３４０ カラーフィルター
３５０ マイクロレンズ
３６０ パッシベーション膜
ＡＣＴ１、ＡＣＴ２ 活性部
ＤＣＧ 二重変換利得ゲート電極
ＧＩＬ１、ＧＩＬ２、ＧＩＬ３ ゲート絶縁パターン
ＧＲ 接地不純物領域
ＰＩＳ ピクセル分離構造体
ＰＲ１～ＰＲ４ ピクセル領域
ＳＦＧ ソースフォロワーゲート電極
ＳＴＩ 素子分離膜
ＴＧ 転送ゲート電極

Claims (20)

  1. 第１及び第２電荷検出ノードの間に連結された二重変換利得トランジスタ及び第２電荷検出ノードとピクセル電源電圧との間に連結されたリセットトランジスタを含むイメージセンサーの動作方法において、
    前記第１及び第２電荷検出ノードを第１リセットさせる段階と、
    前記二重変換利得トランジスタをターンオフさせた後、前記第１電荷検出ノードで第１リセット信号を読み出す段階と、
    光電変換素子に蓄積された電荷を前記第１電荷検出ノードに伝送した後、前記第１電荷検出ノードで第１ピクセル信号を読み出す段階と、
    前記二重変換利得トランジスタをターンオンさせた後、前記第１電荷検出ノードで第２ピクセル信号を読み出す段階と、
    前記第２ピクセル信号を読み出した後、前記第１及び第２電荷検出ノードを第２リセットさせる段階と、
    前記第２リセット段階の後、前記第１電荷検出ノードで第２リセット信号を読み出す段階と、を含むイメージセンサーの動作方法。
  2. 前記第２ピクセル信号を読み出す前に、前記第１ピクセル信号と前記第１リセット信号を利用して第１サンプリング信号を生成する段階と、
    前記第２リセット信号を読み出した後、前記第２ピクセル信号と前記第２リセット信号を利用して第２サンプリング信号を生成する段階と、をさらに含む請求項１に記載のイメージセンサーの動作方法。
  3. 前記第１リセット信号及び前記第１ピクセル信号を読み出す段階で、単位ピクセルは、第１変換利得を有し、
    前記第２ピクセル信号及び前記第２リセット信号を読み出す段階で、単位ピクセルは、前記第１変換利得より小さい第２変換利得を有する、請求項１又は２に記載のイメージセンサーの動作方法。
  4. 前記リセットトランジスタは、そのチャネル領域で、前記ピクセル電源電圧に隣接するほど増加する電位勾配（ｐｏｔｅｎｔｉａｌ ｇｒａｄｉｅｎｔ）を有するように構成される、請求項１に記載のイメージセンサーの動作方法。
  5. 前記第２リセット段階の後の前記第１電荷検出ノードでの電位は、前記第１リセット段階の後の前記第１電荷検出ノードでの電位より小さい、請求項１に記載のイメージセンサーの動作方法。
  6. 第１導電型の半導体基板と、
    前記半導体基板内で第２導電型の不純物を含む光電変換領域と、
    前記光電変換領域に蓄積された光電荷が伝達される第１フローティング拡散領域と、
    前記第１フローティング拡散領域と前記光電変換領域との間に連結される転送トランジスタと、
    前記第１フローティング拡散領域と第２フローティング拡散領域との間に連結される二重変換利得トランジスタと、
    前記第２フローティング拡散領域とピクセル電源電圧領域との間に連結されるリセットトランジスタと、を含み、
    前記リセットトランジスタのチャネル領域は、前記第２フローティング拡散領域から前記ピクセル電源電圧領域に行くほど増加する電位勾配（ｐｏｔｅｎｔｉａｌ ｇｒａｄｉｅｎｔ）を有する、イメージセンサー。
  7. 前記二重変換利得トランジスタのチャネル領域は、前記第１フローティング拡散領域から前記第２フローティング拡散領域に行くほど増加する電位勾配を有する、請求項６に記載のイメージセンサー。
  8. 前記リセットトランジスタは、
    前記半導体基板の上のリセットゲート電極と、
    前記リセットゲート電極と前記半導体基板との間の第１ゲート絶縁パターンと、を含み、
    前記第１ゲート絶縁パターンは、前記ピクセル電源電圧領域と隣接する第１部分及び前記第２フローティング拡散領域と隣接する第２部分を含み、前記第１部分は、第１厚さを有し、前記第２部分は、前記第１厚さより大きい第２厚さを有する、請求項６に記載のイメージセンサー。
  9. 前記リセットトランジスタは、
    前記半導体基板の上のリセットゲート電極と、
    前記リセットゲート電極と前記半導体基板との間の第１ゲート絶縁パターンと、
    前記リセットゲート電極下で前記半導体基板内に提供される第１チャネル不純物領域と、を含み、
    前記第１チャネル不純物領域は、前記ピクセル電源電圧領域と隣接する第１領域及び前記第２フローティング拡散領域と隣接する第２領域を含み、前記第１領域での不純物濃度が前記第２領域での不純物濃度より高い、請求項６に記載のイメージセンサー。
  10. 前記第１領域は、前記第２導電型の不純物を含み、
    前記第２領域は、不純物がアンドープである、請求項９に記載のイメージセンサー。
  11. 前記二重変換利得トランジスタは、
    前記半導体基板の上の二重変換利得ゲート電極と、
    前記二重変換利得ゲート電極と前記半導体基板との間の第２ゲート絶縁パターンと、
    前記二重変換利得ゲート電極下で前記半導体基板内に提供される第２チャネル不純物領域と、を含み、
    前記第２チャネル不純物領域での不純物濃度は、前記第１チャネル不純物領域の前記第２領域での不純物濃度と実質的に同一である、請求項９に記載のイメージセンサー。
  12. 前記リセットトランジスタは、
    前記半導体基板の上のリセットゲート電極と、
    前記リセットゲート電極と前記半導体基板との間の第１ゲート絶縁パターンと、
    前記リセットゲート電極下で前記半導体基板内に提供される第１チャネル不純物領域と、を含み、
    前記第１チャネル不純物領域は、前記ピクセル電源電圧領域と隣接する第１領域及び前記第２フローティング拡散領域と隣接する第２領域を含み、
    前記第１領域は、前記第２導電型の不純物を含み、
    前記第２領域は、前記第１導電型の不純物を含む、請求項６に記載のイメージセンサー。
  13. 前記半導体基板内に提供されて第１及び第２ピクセル領域を定義するピクセル分離構造体と、
    前記第１及び第２ピクセル領域の各々で、前記半導体基板内に配置されて活性部を定義する素子分離膜と、をさらに含み、
    前記リセットトランジスタは、前記第１ピクセル領域の前記活性部上に提供され、
    前記二重変換利得トランジスタは、前記第２ピクセル領域の前記活性部上に提供される、請求項６に記載のイメージセンサー。
  14. 前記リセットトランジスタは、前記第１ピクセル領域の前記活性部を横切るリセットゲート電極、前記リセットゲート電極の一側の第１ソース領域、及び前記リセットゲート電極の他側の第１ドレイン領域を含み、
    前記二重変換利得トランジスタは、前記第１ピクセル領域の前記活性部を横切る二重変換利得ゲート電極、前記二重変換利得ゲート電極の一側の第２ソース領域、及び前記二重変換利得ゲート電極の他側の第２ドレイン領域を含み、
    前記ピクセル電源電圧領域は、前記第１ソース領域と連結され、前記第２ドレイン領域は、前記第１フローティング拡散領域に連結され、前記第１ドレイン領域及び前記第２ソース領域は、前記第２フローティング拡散領域に共通に連結される請求項１３に記載のイメージセンサー。
  15. 前記二重変換利得トランジスタがターンオンされている間に、ピクセル信号を読み出した後、前記リセットトランジスタをターンオンさせて前記第１及び第２フローティング拡散領域をリセットさせる請求項６乃至１４のいずれか一項に記載のイメージセンサー。
  16. 第１導電型の半導体基板と、
    前記半導体基板内の、第２導電型の不純物を含む光電変換領域と、
    前記半導体基板内の、前記光電変換領域と離隔される第１フローティング拡散領域と、
    前記光電変換領域と前記第１フローティング拡散領域との間の転送ゲート電極と、
    前記第１フローティング拡散領域と第２フローティング拡散領域との間の二重変換利得ゲート電極と、
    前記第２フローティング拡散領域とピクセル電源電圧領域との間のリセットゲート電極と、
    前記リセットゲート電極と前記半導体基板との間の第１ゲート絶縁パターンと、
    前記二重変換利得ゲート電極と前記半導体基板との間の第２ゲート絶縁パターンと、を含み、
    前記第１ゲート絶縁パターンは、ピクセル電源電圧領域と隣接する第１部分及び前記第２フローティング拡散領域と隣接する第２部分を含み、前記第１部分は、第１厚さを有し、前記第２部分は、前記第１厚さより大きい第２厚さを有し、
    前記第２ゲート絶縁パターンは、前記第２厚さと実質的に同一な第３厚さを有する、イメージセンサー。
  17. 前記半導体基板内に提供されて第１及び第２ピクセル領域を定義するピクセル分離構造体と、
    前記第１及び第２ピクセル領域の各々で、前記半導体基板内に配置されて活性部を定義する素子分離膜と、をさらに含み、
    前記二重変換利得ゲート電極は、前記第１ピクセル領域の前記活性部上に配置され、
    前記リセットゲート電極は、前記第２ピクセル領域の前記活性部上に配置される、請求項１６に記載のイメージセンサー。
  18. 前記ピクセル分離構造体は、平面視において前記光電変換領域を囲む、請求項１７に記載のイメージセンサー。
  19. 前記第１及び第２ピクセル領域に各々対応するカラーフィルターと、
    前記カラーフィルター上のマイクロレンズと、をさらに含み、
    前記半導体基板は、第１面及び該第１面に対向する第２面を有し、
    前記リセットゲート電極及び前記二重変換利得ゲート電極は、前記第１面上に配置され、
    前記カラーフィルター及び前記マイクロレンズは、前記第２面上に配置される、請求項１７に記載のイメージセンサー。
  20. 前記半導体基板内に提供されてピクセル領域を定義するピクセル分離構造体と、
    前記ピクセル領域で、前記半導体基板内に配置されて活性部を定義する素子分離膜と、をさらに含み、
    前記リセットゲート電極及び前記二重変換利得ゲート電極は、前記活性部上に互いに離隔されて配置され、
    前記第２フローティング拡散領域は、前記リセットゲート電極と前記二重変換利得ゲート電極との間の前記活性部内に提供され、
    前記ピクセル電源電圧領域及び前記第１フローティング拡散領域は、前記第２フローティング拡散領域と離隔されて前記活性部内に提供される、請求項１６に記載のイメージセンサー。
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